CN214125272U - 交错模数转换器系统 - Google Patents

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Abstract

本公开的实施例涉及一种交错模数转换器系统。该交错模数转换器系统包括：第一模数转换器，具有用于在第一时间段期间对模拟信号进行采样的输入，用于提供数字信号的输出以及用于接收第一电源电压的电源端子；第二模数转换器，具有用于在第二时间段期间对模拟信号进行采样的输入，用于提供数字信号的输出以及用于接收第二电源电压的电源端子；第一偏差估计器，用于估计第一模数转换器的偏差值；第二偏差估计器，用于估计第二模数转换器的偏差值；以及比较器，用于比较偏差值，响应于比较器的第一输出值而调整第一电源电压，并且响应于比较器的第二输出值而调整第二电源电压。

Description

交错模数转换器系统
技术领域
本公开一般涉及消除模数转换器(ADC)中的偏差失配(skew mismatch)的系统和方法。
背景技术
时间交错是一种技术，其允许使用多个ADC以比每个单个数据转换器的操作采样速率更快的速率将模拟输入信号处理成数字输出信号。时间交错包括对M个相同ADC的并行阵列进行时分复用(如图1中所示)，以实现更高的净采样速率102(fs，其中采样周期Ts＝1/fs)，即使该阵列中的每个ADC实际上以fs/M的较低速率进行采样(和转换)。因此，例如，可以通过使四个10比特/100MSPS(每秒百万次采样)ADC交错来实现10比特/400MSPS ADC。
图1是包括多个ADC的交错ADC 100，包括ADC1、ADC2...ADCM。ADC 100可以包括任意数目的ADC。ADC的输入耦合在一起，以通过模拟开关前端电路装置104选择性地接收输入电压VIN。通过数字输出多路复用器电路装置106将ADC的输出对应地选择性地耦合在一起，以生成表示输入模拟信号VIN的复合输出数字信号DOUT。交错ADC 100具有fs的有效采样速率102，而每个单个ADC具有fs/M的采样速率。
在图1中，模拟输入VIN(t)由“M”个ADC采样，并且产生组合的数字输出数据系列DOUT。ADC1首先对VIN(t0)采样，然后开始将其转换成n比特数字表示。Ts秒之后，ADC2对VIN(t0+Ts)进行采样，并且开始将其转换成n比特数字表示形式。然后，Ts秒后，ADC3将对VIN(t0+2Ts)进行采样，等等。在ADCM对VIN(t0+(M-1)×Ts)进行采样之后，下一个采样周期将从ADC1对VIN(t0+M×Ts)采样开始。
当ADC的n比特输出以与采样操作相同的顺序依次可用时，这些数字n比特字由图1右侧所示的解复用器收集。在这里，生成重新组合的数据输出序列DOUT(t0+L)、DOUT(t0+L+Ts)、DOUT(t0+L+2Ts)...。“L”表示每个单个ADC的固定转换时间，并且该重新组合的数据序列是具有采样速率fs的n比特数据系列。因此，尽管各个ADC(通常被称为“通道”)是以fs/M采样的n比特ADC，但交错ADC 100等效于以fs采样的单个n比特ADC。输入模拟信号VIN由交错ADC100中的ADC分别处理，然后在输出处重新集合以形成输入VIN的高数据速率表示DOUT。
图2示出了针对M＝4情况的具有单个时钟信号的时钟方案的一个示例。交错ADC中每个单个ADC的采样速率是fs/M，所得到的时间交错ADC的采样速率102是fs。
如所示的，虽然可以相对于交错ADC中的单个ADC的采样速率增加交错ADC的采样速率，但是由于单个ADC之间性能的相对差异，数字输出信号的精确度可能会降低。例如，各个ADC之间的偏移(offset)、增益和偏差(skew)(当通道中的一些通道早于或晚于指定时间间隔采样时，出现采样时间偏差)的相对差异都可能降低交错ADC的整体重新集合数字输出信号的精确度。
实用新型内容
基于上述，本公开旨在克服或者减轻上述现有技术中存在的至少一个或多个技术问题。
在本公开的第一方面，提供一种交错模数转换器(“ADC”)系统包括：第一ADC，具有被配置成在第一时间段期间对模拟信号进行采样的输入，被配置成在第一时间段期间提供表示模拟信号的数字信号的输出，以及被配置成接收第一电源电压的电源端子；第二ADC，具有被配置成在不同于第一时间段的第二时间段期间对模拟信号进行采样的输入，被配置成在第二时间段期间提供表示模拟信号的数字信号的输出，以及被配置成接收第二电源电压的电源端子；第一偏差估计器，被配置成估计第一ADC的偏差值；第二偏差估计器，被配置成估计第二ADC的偏差值；以及比较器电路，被配置成将第一ADC的偏差值与第二ADC的偏差值进行比较，响应于比较器电路的第一输出值而调整第一电源电压，并且响应于比较器电路的第二输出值而调整第二电源电压。
在一些实施例中，第一偏差估计器可以包括与第一ADC相关联的第一偏差估计器寄存器，并且其中第二偏差估计器可以包括与第二ADC相关联的第二偏差估计器寄存器。
在一些实施例中，ADC系统还可以包括：第一电压调节器，被配置成向第一ADC提供第一电源电压；以及第二电压调节器，被配置成向第二ADC提供第二电源电压。
在一些实施例中，第一电压调节器包括具有LDO控制寄存器的低压差(LDO)电压调节器，并且其中第二电压调节器包括具有LDO控制寄存器的低压差(LDO)电压调节器。
在一些实施例中，比较器电路包括数字处理器。
在一些实施例中，比较器电路被配置成：在ADC系统的初始操作模式期间，调整第一电源电压或第二电源电压中的至少一个。
在一些实施例中，比较器电路被配置成：在检测到ADC系统的环境条件改变之后，重新调整第一电源电压或第二电源电压中的至少一个。
在本公开的第二方面，提供一种交错模数转换器(“ADC”)系统，其包括：多个ADC，具有输入、输出和电源端子，该输入被配置成在专用时间段期间对模拟信号进行采样，该输出被配置成在专用时间段期间提供表示模拟信号的数字信号，以及该电源端子被配置成接收电源电压；多个偏差估计器，被配置成估计多个ADC中的每个ADC的偏差值；以及比较器电路，被配置成比较多个ADC的偏差值中的至少两个偏差值，并且响应于比较器电路的输出信号而调整ADC中的至少一个ADC的电源电压。
在一些实施例中，多个偏差估计器中的每个偏差估计器包括与多个ADC中的对应一个ADC相关联的偏差估计器寄存器。
在一些实施例中，ADC系统还包括多个电压调节器，多个电压调节器被配置成向多个ADC提供电源电压。
在一些实施例中，多个电压调节器中的每个电压调节器包括具有LDO控制寄存器的低压差(LDO)电压调节器。
在一些实施例中，比较器电路包括数字处理器。
在一些实施例中，比较器电路被配置成：在ADC系统的初始操作模式期间，调整电源电压中的至少一个电源电压。
在一些实施例中，比较器电路被配置成：在检测到ADC系统的环境条件改变之后，重新调整电源电压中的至少一个电源电压。
附图说明
图1是示例性交错ADC系统的示意图；
图2是图1的示例性交错ADC系统的时序图；
图3是包括数字校准电路装置的示例性交错ADC系统的示意图；
图4是根据一个实施例的包括数字校准电路装置的交错ADC系统的示意图；
图5是与图4的交错ADC系统相关联的数字信号处理电路装置的示意图；
图6是根据一个实施例的与图4的交错ADC系统相关联的时序图；
图7是根据另一实施例的与图4的交错ADC系统相关联的时序图；
图8是用于包括两个交错ADC的交错ADC系统的实施例方法的流程图；
图9是用于包括多个交错ADC的交错ADC系统的实施例方法的流程图；以及
图10A和图10B一起构成了比图8中图示的流程图更详细的用于实施例交错ADC系统的流程图。
除非另外指示，否则不同附图中的对应数字和符号通常指代对应的部分。绘制附图以清楚地图示实施例的相关方面，并且不一定按比例绘制。
具体实施方式
实施例方法和电路估计交错ADC中的各个ADC之间的相对偏差，并且根据相对偏差估计来调整与各个ADC相关联的电源电压，以平衡相对偏差。例如，在包括两个ADC的交错ADC中，如果第一ADC的偏差大于第二ADC的偏差，则增加第一ADC的电源电压。备选地，如果第二ADC的偏差大于第一ADC的偏差，则增加第二ADC的电源电压。
图3是包括数字校准电路装置的示例性交错ADC系统300的示意图。交错ADC包括模拟部分302，模拟部分302包括多个单个转换器ADC，所述多个单个转换器ADC包括ADC1和ADC2。转换器ADC1具有用于接收第一模拟输入信号的输入和用于提供第一数字输出信号的输出。转换器ADC2具有用于接收第二模拟输入信号的输入和用于提供第二数字输出信号的输出。数字输出信号被组合以提供复合数字输出信号DIN。针对ADC1的电源电压由低压差(LDO)电压调节器LDO1提供，并且针对ADC2的电源电压由低压差电压调节器LDO2提供。在交错ADC系统300中，没有调整用于ADC1和ADC2的电源电压。转换器ADC1和ADC2接收时钟信号CLKDIG，该时钟信号CLKDIG是来自多路复用器308的非反相时钟信号或反相时钟信号306。在图3的模拟部分302中未示出模拟开关前端电路装置和数字输出多路复用器电路装置，为清楚起见已将其省略。
每个转换器ADC1和ADC2又可以包括与图1中所示的多个交错ADC系统类似地并行布置的一个或多个子ADC。
交错ADC 300还包括数字部分304，数字部分304包括：数字校准电路装置310；格式化块312，用于在数字输出316处提供最终的数字输出信号；以及存储块314，用于提供关于数字输出信号的分析数据。数字校准块可以包括针对交错ADC中的每个单个ADC的数字估计和校正电路装置。例如，数字校准电路装置310可以包括偏移估计和校正、增益估计和校正以及偏差估计和校正。许多数字估计和校正方法在本领域中是已知的，并且因此不再详细描述。偏差估计电路可以以软件、数字电路或模拟电路或这些实施方式的组合来实施。
图4和图5进一步描述了如下的特征，该特征用于通过调整各个ADC(和/或子ADC)的电源电压来调整交错ADC系统中的各个ADC(和/或子ADC)的偏差。图4包括用于通过如下的方式来调整电源的电压的机制：通过调整用于提供电源电压的电源寄存器(这在图3的电路中是不可能的)，以及通过调整用于估计各个ADC(和/或子ADC)中的每个ADC的偏差的偏差估计寄存器。图4中所示的数字校准电路装置至少包括偏差估计器电路，但是在某些实施例中，也可以包括图3中所示的数字校准特征中的一些或全部的数字校准特征。尽管图3和图4的方面之间存在某些相似之处，但使用了不同的标识数字来指示由图4和图5中所示的电路提供的可调电源偏差平衡功能。图5示出了根据实施例的包括微处理器的数字处理电路，该微处理器用于将偏差估计寄存器与图4的电源控制寄存器链接，以提供偏差平衡功能。
因此，图4是根据一个实施例的包括数字校准电路装置的交错ADC系统400的示意图，该交错ADC系统400包括模拟部分402和数字部分404。模拟部分402包括多个单个ADC，其包括ADC1和ADC2。在图4的模拟部分402中未示出模拟开关前端电路装置和数字输出多路复用器电路装置，为清楚起见已将其省略。
数字部分404包括：数字校准电路装置410、用于提供最终数字输出信号416的格式化块412、以及存储块414。
在一个实施例中，模拟部分402包括用于调整ADC1的电源电压的LDO1控制寄存器418，该LDO1控制寄存器418可以包括用于调整与转换器ADC1相关联的每个子ADC的电源电压的多个子寄存器。在一个实施例中，模拟部分402还包括用于控制ADC2的偏差的LDO2控制寄存器420，该LDO2控制寄存器420还可以包括用于调整与转换器ADC2相关联的每个子ADC的电源电压的多个子寄存器。
在一个实施例中，数字校准电路装置410包括用于估计ADC1的偏差的偏差估计器寄存器422，该偏差估计器寄存器422可以包括用于估计与转换器ADC1相关联的每个子ADC的偏差的多个子寄存器。在一个实施例中，数字校准电路装置410还包括用于估计ADC2的偏差的偏差估计器寄存器424，该偏差估计器寄存器424还可以包括用于估计与转换器ADC2相关联的每个子ADC的偏差的多个子寄存器。
图5是与图4的交错ADC系统相关联的数字信号处理电路装置500的示意图。数字处理电路装置包括之前描述的ADC1偏差估计器寄存器422和ADC2偏差估计器寄存器424、微处理器502以及之前描述的LDO1控制寄存器418和之前描述的LDO2控制寄存器420。微处理器从偏差估计器寄存器422和424接收寄存器数据，并且比较相对偏差数据。如果与ADC1偏差估计器寄存器422相关联的偏差数据(ADC1的偏差)大于与ADC2偏差估计器寄存器424相关联的偏差数据(ADC2的偏差)，则增加LDO1控制寄存器418的数字值(LDO1的电压)。如果与ADC2偏差估计器寄存器424相关联的偏差数据(ADC2的偏差)大于与ADC1偏差估计器寄存器422相关联的偏差数据(ADC1的偏差)，则增加LDO2控制寄存器420的数字值(LDO2的电压)。以该方式，可以平衡ADC1和ADC2之间的相对偏差，从而使交错ADC的数字输出信号中的误差最小化。
“偏差”可以被定义为超前或滞后于基准采样时间。下面参考图6和图7描述与基准采样时间有关的超前和滞后偏差，以及用于平衡交错ADC系统中的相对偏差的电源电压的调整。在一个实施例中，没有修饰词“超前”或“滞后”的“偏差”被认为是滞后偏差，可以通过增加对应ADC的电源来重新平衡该滞后偏差。“调整”电源电压因此可以包括根据需要增加或减小电源电压，以平衡交错ADC系统中的各个ADC的相对偏差。
图6示出了图4的包括两个ADC的交错ADC系统的时序图。时序图602示出了：具有在时间t1处的超前采样时间的第一转换器ADC1，在时间t2处的基准采样时间，以及具有在时间t3处的滞后采样时间的第二转换器ADC2。为了重新平衡交错ADC系统的偏差，调整ADC1的电源，以使ADC1的采样时间与ADC2的采样时间一致。对ADC1执行电源减小604，以使其采样时间现在出现在时间t3处。注意，在时序图602中，偏差性能被改善，但是转换器ADC1的采样时间和ADC2的采样时间不一定与设计的采样时间t2一致。时序图606示出了两个相同的转换器采样时间，但是利用了不同技术来调整电源电压。相反，为了重新平衡交错ADC系统的偏差，ADC2的电源被调整，以使ADC2的采样时间与ADC1的采样时间一致。对ADC2执行电源增加608，以使其采样时间现在出现在时间t1处。还应当注意，在时序图606中，偏差性能被改善，但是转换器ADC1的采样时间和ADC2的采样时间不一定与设计的采样时间t2一致。最后，时序图610示出了两个相同的转换器采样时间，但是利用了另一种技术来调整电源电压。为了重新平衡交错ADC系统的偏差，ADC1和ADC2的电源都被调整，以使ADC1的采样时间和ADC2的采样时间与基准采样时间t2一致。对ADC1执行电源减小612，以使其采样时间现在出现在时间t2处，并且对ADC2执行电源增加614，以使其采样时间现在也出现在时间t2处。还应当注意，在时序图610中，偏差性能被改善，并且转换器ADC1的采样时间和ADC2的采样时间都与设计的采样时间t2一致。
图7示出了图4的包括三个ADC的交错ADC系统的时序图。时序图702示出了：具有在时间t1处的超前采样时间的第一转换器ADC1，在时间t2处的基准采样时间，具有在时间t3处的滞后采样时间的第二转换器ADC2，以及具有在时间t4处的滞后采样时间的第三转换器ADC3。为了重新平衡交错ADC系统的偏差，ADC1的电源被调整，以使ADC1的采样时间与ADC2的采样时间一致。对ADC1执行电源减小704，以使其采样时间现在出现在时间t3处。还对ADC3执行电源增加706，以使其采样时间现在也出现在时间t3处。注意，在时序图702中，偏差性能被改善，但是转换器ADC1、ADC2和ADC3的采样时间不一定与设计的采样时间t2一致。时序图708示出了三个相同的转换器采样时间，但是利用了不同的技术来调整电源电压。为了重新平衡交错ADC系统的偏差，ADC2的电源被调整，以使ADC2的采样时间与ADC1的采样时间一致。对ADC2执行电源增加710，以使其采样时间现在出现在时间t1处。还对ADC3进行电源增加712，以使其采样时间现在也出现在时间t1处。还应当注意，在时序图708中，偏差性能被改善，但是转换器ADC1、ADC2和ADC3的采样时间不一定与设计的采样时间t2一致。最后，时序图714示出了三个相同的转换器采样时间，但是利用了另一种不同的技术来调整电源电压。为了重新平衡交错ADC系统的偏差，ADC1、ADC2和ADC3的电源都被调整，以使ADC1和ADC2、ADC3的采样时间与基准采样时间t2一致。对ADC1执行电源减小716，以使其采样时间现在出现在时间t2处，对ADC2执行电源增加718，使得其采样时间现在也出现在时间t2处，并且对电源ADC3执行电源增加720，以使其采样时间现在也出现在时间t2处。还应当注意，在时序图714中，偏差性能被改善，并且转换器ADC1、ADC2和ADC3的采样时间都与设计的采样时间t2一致。
图6和图7的时序图可以被扩展为包括任何数目的ADC和/或子ADC并且包括任何对应数目的采样时间。例如，对于图4的ADC系统，如果使用了全部32个子ADC(每个转换器ADC1和ADC2有16个子ADC)，则将有32个单独的采样时间，这32个单独的采样时间导致32个单独的偏差估计，可以利用32个单独的电源调整对该32个单独的偏差估计进行平衡。
图8是用于包括两个交错ADC的交错ADC系统的实施例方法800的流程图。该方法开始于步骤802，其中ADC1的偏差被估计。在估计了ADC1的偏差之后，在步骤804处，ADC2的偏差被估计。在步骤806处，如果ADC1的偏差大于ADC2的偏差，则在步骤808处增加ADC1的电源电压。在步骤810处，如果ADC2的偏差大于ADC1的偏差，则在步骤812处增加ADC2的电源电压。以该方式，转换器ADC1和ADC2之间的偏差可以更加均衡，因为增加的功率将增加操作速度并且降低对应ADC的偏差。方法800可以仅在操作的初始化或校准模式期间被执行一次。然而，例如，如果检测到环境条件的改变，则可以再次执行方法800。因此，在步骤814处，环境操作条件的状态被监控。如果环境操作条件没有改变，则在步骤816处达到偏差校准的末尾。如果存在环境操作条件的改变，则可以通过返回步骤802来重复方法800。
图9是用于包括多个交错ADC的交错ADC系统的实施例方法900的流程图。该方法开始于步骤902，其中交错ADC系统中的每个ADC的偏差被估计。在估计了交错ADC系统中的ADC的相对偏差之后，在步骤904处确定具有与基准偏差不同的偏差的所有ADC。在步骤906处，调整所选择的ADC中的每个ADC的电源。例如，具有较大偏差的ADC将使其电源被增加，并且具有较小偏差的ADC将使其电源被减小。所有的电源电压在步骤908处被适当调整，并且相对偏差被平衡。方法900可以仅在操作的初始化或校准模式期间被执行一次。然而，例如，如果检测到环境条件的改变，则可以再次执行方法900。因此，在步骤910处，环境操作条件的状态被监控。如果环境操作条件没有改变，则在步骤912处达到偏差校准的末尾。如果存在环境操作条件的改变，则可以通过返回步骤902来重复方法900。
与图8中图示的流程图相比，图10A和图10B一起构成了用于操作交错ADC系统的实施例方法的更详细的流程图。尽管图10A和图10B特别针对两个ADC的系统，但图10A和图10B中图示的实施例构思可以被扩展为包括具有两个以上ADC的ADC系统。
图10A示出了用于交错的两个ADC的系统的详细流程图的第一部分1000A。在步骤1002处，LDO1和LDO2寄存器被设置为默认值。在步骤1004处，测量ADC1的偏差(Skew1)和ADC2的偏差(Skew2)。在步骤1006处，计算“偏差平衡(Skew_balance)”，该偏差平衡被定义为Skew1和Skew2之间的差的绝对值(abs(Skew1-Skew2))。在步骤1008处，设置最大偏差平衡(Skew_balance_max)为0.1皮秒。在步骤1010处，确定LDO1的值是否不等于LDO1的最大值(max)，或者确定LDO2的值是否不等于LDO2的最大值，并且确定偏差平衡是否大于最大偏差平衡以及偏差平衡是否小于0.5皮秒。如果否，则方法继续路径1028到图10B。如果是，则方法继续进行到步骤1012。在步骤1012处，LDO1和LDO2再次被设置为默认值，ADC1和ADC2的偏差再次被测量。偏差平衡再次被计算为Skew1和Skew2之间的差的绝对值。方法在图10B中所示的详细流程图的第二部分100B中继续。图10A还示出了来自图10B的返回路径1026。
因此，图10B示出了用于交错的两个ADC的系统的详细流程图的第二部分1000B。在步骤1026处，确定偏差平衡是否大于最大偏差平衡，并且确定LDO1是否小于最大值和LDO2是否小于最大值。如果否，则方法沿路径1026返回到图10A中的第一部分1000A。如果是，则方法继续进行到步骤1016。在步骤1016处，如果Skew1大于Skew2，则在步骤1020处增加LDO1。如果Skew1不大于Skew2，则在步骤1018处增加LDO2。在步骤1018或步骤1020之后，方法继续进行到步骤1022，以计算新的偏差平衡值，并且方法在步骤1014处继续。来自图10A的路径1028还被示为在步骤1024处结束该方法。
尽管在图8、图9、图10A和图10B的流程图中示出了实施例方法，但是本领域技术人员将意识到，可以构造许多其他这种流程图来调整交错ADC系统中的至少一个ADC或子ADC的电源(增加或减小电源值，或者递增或递减控制寄存器)，以便平衡这些ADC的偏差，并且以便提供与模拟输入信号相对应的更准确的复合数字输出信号。
这里总结了本实用新型的示例实施例。从本文提交的整个说明书和权利要求中也可以理解其他实施例。
示例1.根据一个实施例，交错模数转换器(“ADC”)系统包括：第一ADC，具有被配置成在第一时间段期间对模拟信号进行采样的输入，被配置成在所述第一时间段期间提供表示所述模拟信号的数字信号的输出，以及被配置成接收第一电源电压的电源端子；第二ADC，具有被配置成在不同于所述第一时间段的第二时间段期间对所述模拟信号进行采样的输入，被配置成在所述第二时间段期间提供表示所述模拟信号的数字信号的输出，以及被配置成接收第二电源电压的电源端子；第一偏差估计器，被配置成估计所述第一ADC的偏差值；第二偏差估计器，被配置成估计所述第二ADC的偏差值；以及比较器电路，被配置成将所述第一ADC的所述偏差值与所述第二ADC的所述偏差值进行比较，响应于所述比较器电路的第一输出值而调整所述第一电源电压，并且响应于所述比较器电路的第二输出值而调整所述第二电源电压。
示例2.根据示例1所述的ADC系统，其中所述第一偏差估计器包括与所述第一ADC相关联的第一偏差估计器寄存器，并且其中所述第二偏差估计器包括与所述第二ADC相关联的第二偏差估计器寄存器。
示例3.根据前述示例中的任一个所述的ADC系统，还包括：第一电压调节器，被配置成向所述第一ADC提供所述第一电源电压；以及第二电压调节器，被配置成向所述第二ADC提供所述第二电源电压。
示例4.根据前述示例中的任一个所述的ADC系统，其中所述第一电压调节器包括具有LDO控制寄存器的低压差(LDO)电压调节器，并且其中所述第二电压调节器包括具有LDO控制寄存器的低压差(LDO)电压调节器。
示例5.根据前述示例中的任一个所述的ADC系统，其中所述比较器电路包括数字处理器。
示例6.根据前述示例中的任一个所述的ADC系统，其中所述比较器电路被配置成：在所述ADC系统的初始操作模式期间，调整所述第一电源电压或所述第二电源电压中的至少一个。
示例7.根据前述示例中的任一个所述的ADC系统，其中所述比较器电路被配置成：在检测到所述ADC系统的环境条件改变之后，重新调整所述第一电源电压或所述第二电源电压中的至少一个。
示例8.根据一个实施例，交错模数转换器(“ADC”)系统包括：多个ADC，具有被配置成在专用时间段期间对模拟信号进行采样的输入，被配置成在所述专用时间段期间提供表示所述模拟信号的数字信号的输出，以及被配置成接收电源电压的电源端子；多个偏差估计器，被配置成估计所述多个ADC中的每个ADC的偏差值；以及比较器电路，被配置成比较所述多个ADC的所述偏差值中的至少两个偏差值，并且响应于所述比较器电路的输出信号而调整所述ADC中的至少一个ADC的所述电源电压。
示例9.根据示例8所述的ADC系统，其中所述多个偏差估计器中的每个偏差估计器包括与所述多个ADC中的对应一个ADC相关联的偏差估计器寄存器。
示例10.根据前述示例中的任一个所述的ADC系统，还包括多个电压调节器，所述多个电压调节器被配置成向所述多个ADC提供电源电压。
示例11.根据前述示例中的任一个所述的ADC系统，其中所述多个电压调节器中的每个电压调节器包括具有LDO控制寄存器的低压差(LDO)电压调节器。
示例12.根据前述示例中任一个所述的ADC系统，其中所述比较器电路包括数字处理器。
示例13.根据前述示例中的任一个所述的ADC系统，其中所述比较器电路被配置成：在所述ADC系统的初始操作模式期间，调整所述电源电压中的至少一个电源电压。
示例14.根据前述示例中的任一个所述的ADC系统，其中所述比较器电路被配置成：在检测到所述ADC系统的环境条件改变之后，重新调整所述电源电压中的至少一个电源电压。
示例15.根据一个实施例，一种操作交错模数转换器(“ADC”)系统的方法，所述方法包括：估计所述ADC系统中的第一ADC的偏差值，其中所述第一ADC在第一时间段期间将模拟输入信号转换成数字输出信号；估计所述ADC系统中的第二ADC的偏差值，其中所述第二ADC在不同于所述第一时间段的第二时间段期间将所述模拟输入信号转换成数字输出信号；比较所述第一ADC的所述偏差值与所述第二ADC的所述偏差值；在比较所述偏差值之后生成比较信号；响应于所述比较信号的第一值而调整所述第一ADC的电源电压；以及响应于所述比较信号的第二值而调整所述第二ADC的电源电压。
示例16.根据示例15所述的方法，其中估计所述ADC系统中的第一ADC的偏差值包括生成第一偏差估计器寄存器值，并且其中估计所述ADC系统中的第二ADC的偏差值包括生成第二偏差估计器寄存器值。
示例17.根据前述示例中的任一项所述的方法，还包括：利用第一电压调节器向所述第一ADC提供第一电源电压；以及利用第二电压调节器向所述第二ADC提供第二电源电压。
示例18.根据前述示例中的任一个所述的方法，其中响应于所述比较信号的第一值而调整所述第一ADC的所述电源电压包括：调整所述第一电压调节器的寄存器，并且其中响应于所述比较信号的第二值而调整所述第二ADC的所述电源电压包括：调整所述第二电压调节器的寄存器。
示例19.根据前述示例中的任一个所述的方法，其中由数字处理器执行：比较所述第一ADC的所述偏差值和所述第二ADC的所述偏差值以及在比较所述偏差值之后生成比较信号。
示例20.根据前述示例中的任一个所述的方法，其中在所述ADC系统的初始操作模式期间执行一次如下的操作：响应于所述比较信号的第一值而调整所述第一ADC的所述电源电压，或者响应于所述比较信号的第二值而调整所述第二ADC的所述电源电压。
尽管已经针对响应于估计单个ADC的偏差而调整交错ADC系统中的单个ADC的电源来图示和描述了实施例，但是本领域技术人员将理解，也可以以与本文描述的方式类似的方式来调整各个子ADC中的所有子ADC或至少一些子ADC的电源，特别是在能够访问单个子ADC偏差估计器寄存器的实施例中。
仿真显示，相对于不包括实施例构思的交错ADC系统，实施例构思在复合数字输出信号中关于以下规格提供了显著增加的性能：SFDR(无杂散动态范围)、SNR(信噪比)和ENOB(有效比特数)。
本文描述的实施例的一个优点在于它们节省了执行数字校准所消耗的功率。另外的优点在于，本文描述的实施例不与可能引起其他系统问题的模拟电路装置的敏感内部节点相互作用。最后，一个优点是，可以根据需要代替或结合之前的偏差再平衡解决方案和校正解决方案来使用本文描述的实施例。
尽管已经参考说明性实施例描述了本实用新型，但是该描述不旨在以限制性的意义来解释。参考本描述，说明性实施例以及本实用新型的其他实施例的各种修改和组合对于本领域技术人员将是显而易见的。因此，意图是所附权利要求涵盖任何这种修改或实施例。

Claims (14)

1.一种交错模数转换器系统，其特征在于，包括：
第一模数转换器，具有输入，被配置成在第一时间段期间对模拟信号进行采样；输出，被配置成在所述第一时间段期间提供表示所述模拟信号的数字信号；以及电源端子，被配置成接收第一电源电压；
第二模数转换器，具有输入，被配置成在不同于所述第一时间段的第二时间段期间对所述模拟信号进行采样；输出，被配置成在所述第二时间段期间提供表示所述模拟信号的数字信号；以及电源端子，被配置成接收第二电源电压；
第一偏差估计器，被配置成估计所述第一模数转换器的偏差值；
第二偏差估计器，被配置成估计所述第二模数转换器的偏差值；以及
比较器电路，被配置成将所述第一模数转换器的所述偏差值与所述第二模数转换器的所述偏差值进行比较，响应于所述比较器电路的第一输出值而调整所述第一电源电压，并且响应于所述比较器电路的第二输出值而调整所述第二电源电压。
2.根据权利要求1所述的交错模数转换器系统，其特征在于，所述第一偏差估计器包括与所述第一模数转换器相关联的第一偏差估计器寄存器，并且其中所述第二偏差估计器包括与所述第二模数转换器相关联的第二偏差估计器寄存器。
3.根据权利要求1所述的交错模数转换器系统，其特征在于，所述模数转换器系统还包括：
第一电压调节器，被配置成向所述第一模数转换器提供所述第一电源电压；以及
第二电压调节器，被配置成向所述第二模数转换器提供所述第二电源电压。
4.根据权利要求3所述的交错模数转换器系统，其特征在于，所述第一电压调节器包括具有LDO控制寄存器的低压差LDO电压调节器，并且其中所述第二电压调节器包括具有LDO控制寄存器的低压差LDO电压调节器。
5.根据权利要求1所述的交错模数转换器系统，其特征在于，所述比较器电路包括数字处理器。
6.根据权利要求1所述的交错模数转换器系统，其特征在于，所述比较器电路被配置成：在所述模数转换器系统的初始操作模式期间，调整所述第一电源电压或所述第二电源电压中的至少一个。
7.根据权利要求6所述的交错模数转换器系统，其特征在于，所述比较器电路被配置成：在检测到所述模数转换器系统的环境条件改变之后，重新调整所述第一电源电压或所述第二电源电压中的至少一个。
8.一种交错模数转换器系统，其特征在于，包括：
多个模数转换器，具有输入、输出和电源端子，所述输入被配置成在专用时间段期间对模拟信号进行采样，所述输出被配置成在所述专用时间段期间提供表示所述模拟信号的数字信号，以及所述电源端子被配置成接收电源电压；
多个偏差估计器，被配置成估计所述多个模数转换器中的每个模数转换器的偏差值；以及
比较器电路，被配置成比较所述多个模数转换器的所述偏差值中的至少两个偏差值，并且响应于所述比较器电路的输出信号而调整所述模数转换器中的至少一个模数转换器的所述电源电压。
9.根据权利要求8所述的交错模数转换器系统，其特征在于，所述多个偏差估计器中的每个偏差估计器包括与所述多个模数转换器中的对应一个模数转换器相关联的偏差估计器寄存器。
10.根据权利要求8所述的交错模数转换器系统，其特征在于，所述模数转换器系统还包括多个电压调节器，所述多个电压调节器被配置成向所述多个模数转换器提供电源电压。
11.根据权利要求10所述的交错模数转换器系统，其特征在于，所述多个电压调节器中的每个电压调节器包括具有LDO控制寄存器的低压差LDO电压调节器。
12.根据权利要求8所述的交错模数转换器系统，其特征在于，所述比较器电路包括数字处理器。
13.根据权利要求8所述的交错模数转换器系统，其特征在于，所述比较器电路被配置成：在所述模数转换器系统的初始操作模式期间，调整所述电源电压中的至少一个电源电压。
14.根据权利要求13所述的交错模数转换器系统，其特征在于，所述比较器电路被配置成：在检测到所述模数转换器系统的环境条件改变之后，重新调整所述电源电压中的至少一个电源电压。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10659072B1 (en) * 2018-12-14 2020-05-19 Intel Corporation Time-interleaved analog-to-digital converter with calibration
KR20220161851A (ko) * 2021-05-31 2022-12-07 삼성전자주식회사 아날로그-디지털 변환 회로 및 이를 포함하는 수신기

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7236117B1 (en) 2004-07-20 2007-06-26 National Semiconductor Corporation Apparatus and method for ping-pong mismatch correction
US7233270B2 (en) 2005-01-28 2007-06-19 Realtek Semiconductor Corp. Receiver capable of correcting mismatch of time-interleaved parallel ADC and method thereof
US7277040B2 (en) 2005-07-01 2007-10-02 Dsp Group Inc. Analog to digital converter with ping-pong architecture
US7940198B1 (en) 2008-04-30 2011-05-10 V Corp Technologies, Inc. Amplifier linearizer
US7453389B1 (en) 2007-08-28 2008-11-18 National Semiconductor Corporation Correlated double sampling ping-pong architecture with reduced DAC capacitors
US7808408B2 (en) 2008-09-08 2010-10-05 Moblus Semiconductor, Inc. Minimizing adverse effects of skew between two analog-to-digital converters
US8558725B2 (en) * 2010-10-27 2013-10-15 Intersil Americas Inc. Robust gain and phase calibration method for a time-interleaved analog-to-digital converter
US9041570B2 (en) * 2011-09-30 2015-05-26 Nec Corporation Analog-to-digital converter and analog-to-digital conversion method
WO2015120315A1 (en) 2014-02-06 2015-08-13 Massachusetts Institute Of Technology Reducing timing-skew errors in time-interleaved adcs
US9553600B1 (en) 2016-06-20 2017-01-24 Huawei Technologies Co., Ltd. Skew detection and correction in time-interleaved analog-to-digital converters

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