JP5684080B2 - アナログ／デジタル変換器 - Google Patents

Description

本発明の実施形態は、アナログ／デジタル変換器に関する。

アナログ／デジタル変換器（「ＡＤコンバータ」）は、大きく分けると逐次比較型、並列比較型、ΔΣ型の３種類がある。そのうち並列比較型はフラッシュ型とも呼ばれ、例えばアナログ信号のフルスケールを２のｎ乗の区間に分割する（２のｎ乗−１）個の比較用電圧と、（２のｎ乗−１）個のコンパレータを使って、１回の比較でデジタル値を得ることができる。このため、並列比較型ＡＤコンバータは最も高速に動作する。

ただし、並列比較型では回路規模が極めて大きくなってしまうことが問題点として知られている。この理由は、ＡＤコンバータは、比較用電圧を生成するための抵抗ラダー、コンパレータ群およびエンコーダの３つの基本要素から構成されているが、ＡＤコンバータの変換精度は抵抗ラダーの精度とコンパレータの分解能で決まり、それぞれの精度あるいは分解能は面積が大きくなるほど向上するためである。

すなわち、並列比較型では、変換精度の向上と引き換えに回路規模が増大してしまう。逆に言えば、小さい回路面積では高分解能が実現できないことになる。

高分解能を実現するには、抵抗ラダーの分圧精度を向上させることが必要である。一般に抵抗ラダーの精度は、半導体微細加工技術の精度に依存するが、これを回避する方法として抵抗ラダーと共に抵抗ヒューズ（可変抵抗）を作りこんでおき、製造後に不要な抵抗ヒューズを一つ一つレーザー照射などで焼き切ることにより、抵抗値を調節してから出荷する方法がある。

しかしながら上記の方法では、高分解能になるほど回路規模が大型化し、ＳＯＣ（システムオンチップ）の形で他の回路と接続して動作する場合には、一つ一つ抵抗値を調整することが困難なため、結局、ＡＤコンバータの分解能は、半導体微細加工技術の精度の範囲内で制限される。また、一旦抵抗ヒューズを焼き切ってしまうと、その後の抵抗値の調整は不可能となるので、抵抗ラダーの分圧精度を十分に向上させることは困難である。

特開平０８−７９０８１号公報

本発明が解決しようとする課題は、回路規模を抑制しつつ変換精度が高いアナログ／デジタル変換器を提供することである。

実施形態のアナログ／デジタル変換器は、電圧生成部と複数の比較器とを備える。電圧生成部は、基準電圧を、複数の可変抵抗器で分圧して複数の比較用電圧を生成する。複数の可変抵抗器の各々は、直列に接続されるとともに、外部信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含む。各比較器は、複数の比較用電圧のうちの何れかの比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号を出力する。外部信号は、複数の可変抵抗器と１対１に対応する複数の制御信号で構成される。各制御信号は、対応する可変抵抗器に含まれる複数の可変抵抗素子と１対１に対応する複数のビットで表され、複数の可変抵抗素子の各々は、当該可変抵抗素子に対応するビットに応じて、２種類の抵抗値のうちの何れかの値に設定される。

並列比較型のＡＤコンバータを示す図。 ＡＤコンバータの入出力特性を示す図。 実施形態のＡＤコンバータの概略構成例を示す図。 ＡＤコンバータの詳細な構成を説明するための図。 ＭＴＪ素子の構成例を示す図。 複数のＭＴＪ素子の形成例を示す図。 複数のＭＴＪ素子の形成例を示す図。 複数のＭＴＪ素子の形成例を示す図。 各ＭＴＪ素子の磁化状態を変化させる方法の一例を説明するための図。 可変抵抗器の一例を示す図。 制御信号と抵抗値との対応関係の一例を示す図。 可変抵抗器の変形例を示す図。 ＭＴＪ素子のＩ−Ｖ特性の一例を示す図。 ＧＭＲ素子のＩ−Ｖ特性の一例を示す図。 スピン注入磁化反転方式が採用された場合を説明するための図。 特定のＭＴＪ素子を説明するための図。 ＭＴＪ素子の変形例を示す図。

以下、添付図面を参照しながら、本発明に係るアナログ／デジタル変換器（以下の説明では、「ＡＤコンバータ」と呼ぶ）の実施の形態を詳細に説明する。

本実施形態のＡＤコンバータは、並列比較型（フラッシュ型）のＡＤコンバータである。最初に、図１に示されるような並列比較型のＡＤコンバータ１の原理と分解能について説明する。図１に示すように、ＡＤコンバータ１は、電圧生成部２と、複数の比較器（コンパレータ）３と、エンコーダ４とを含んで構成される。電圧生成部２は、直列に接続された複数の抵抗Ｒ（抵抗ラダー）を含む。そして、電圧生成部２は、外部から与えられた基準電圧Ｖ_ＲＥＦを、抵抗ラダーで分圧することで複数の比較用電圧を生成する。電圧生成部２で生成された複数の比較用電圧は、それぞれ対応する比較器３に入力される。また、各比較器３には、アナログの入力信号（入力電圧）が共通に入力される。各比較器３は、当該比較器３に入力された比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号をエンコーダ４へ出力する。エンコーダ４は、各比較器３から出力されたデジタル信号をエンコード（符号化）して得られたデジタル値を出力する。

図１では、抵抗Ｒと比較器３の数は省略して描かれているが、抵抗Ｒと比較器３の数が増大するほど分解能は向上する。ＡＤコンバータの変換精度を向上させるという観点からすれば、ＡＤコンバータは、１０ビット以上の分解能を有していることが望ましいが、以下では、説明の便宜上、低ビットの分解能を有するＡＤコンバータを例に挙げて説明する場合もある。

ＡＤコンバータ１からの出力値（変換されたデジタル値）としては、基準電圧Ｖ_ＲＥＦの範囲内を均等に分割（８ビットの場合は２５６、１０ビットの場合は１０２４）して整数値化したものが読み出される。また、基準電圧として、「Ｖ_ＲＥＦ」が与えられる場合と、「±Ｖ_ＲＥＦ」が与えられる場合があるが、「Ｖ_ＲＥＦ」が与えられる場合は、「Ｖ_ＲＥＦ」を２Ｎ（Ｎは出力値のビット数）で割った値（すなわちＶ_ＲＥＦ／２Ｎ）が、図２に示す階段状の入出力特性の１つの階段ステップの高さに相当する（「±Ｖ_ＲＥＦ」が与えられる場合は、２Ｖ_ＲＥＦ／２Ｎとなる）。この場合の階段ステップ数は２のＮ乗−１個になる。３ビットを例に挙げると、図２に示すように、アナログの入力電圧は２の３乗＝８個に分割され、階段ステップ数は７個となり、０電圧も含めてそれぞれの電圧レベルがデジタル値として出力される。電圧最小単位をＬＳＢとすると、最下位ビットのみ１／２ＬＳＢ分の範囲がある。なお、ＬＳＢ（Ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）とは、本来２進数の最下位の桁を指すものである。逆に２進数の最上位の桁をＭＳＢと呼ぶ。ＡＤコンバータ１内部では、アナログの入力電圧と、基準電圧Ｖ_ＲＥＦを抵抗ラダーで分圧したものとを比較し、そこで得られたコンパレータ出力となる温度計コードを、またエンコーダ４にてバイナリコードに変換して出力（デジタル出力）する。

ここで、ＡＤコンバータ１の精度は、各比較器３による電圧比較の精度で決まる。８ビットを例に挙げると、±Ｖ_ＲＥＦ＝±０．５Ｖを印加した抵抗ラダーから取り出される比較用電圧の間隔は４ｍＶもの小さな値となる。この階段状の電圧誤差の最大値を２ｍＶ（１／２ＬＳＢ）以下に抑えなければならない。抵抗ラダーはＣＭＯＳ技術を用いた場合、一般にはＳｉ基板のフィールド（ＬＯＣＯＳやＳＴＩのＳｉＯ２などの絶縁部分）上に多結晶シリコンを用いて製造される。加工精度を高めるため、抵抗ラダーの近くにダミー抵抗を発生させるなどの工夫がされる。さらに抵抗でのジュール熱が微分非線形誤差（ＤＮＬ）や積分非線形誤差（ＩＮＬ）に影響を与えることもある。基板発熱の影響を避けるには、Ｓｉ基板のＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ Ｏｆ Ｌｉｎｅ）の層ではなく、層間絶縁膜上のＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）の層で可変抵抗を形成すればよい。

ＤＮＬの影響があると図２の階段状の線（入出力特性を示す線）が左右方向にずれた形になる。ＤＮＬの影響が積分されると、全体が階段状にうねるＩＮＬと呼ばれる形になる。通常、ＡＤコンバータ１は高分解能を実現しつつ、ＤＮＬとＩＮＬの影響を抑えて１／２ＬＳＢ以下となるように製造されなければならない。なお、基準電圧Ｖ_ＲＥＦの精度や安定度もＡＤコンバータの値の信頼性に大きな影響を与えるため、本発明ではＣＭＯＳ回路で参照電源として一般に用いられるバンドギャップ参照電源などを用いることを想定していて、基準電圧Ｖ_ＲＥＦ自身にも誤差１ビット分未満の高い精度を確保しているものとする。

以上のように、並列比較型ＡＤコンバータの性能は、入力電圧の精度によって決まる。高分解能を得るためには、特に抵抗ラダーの分圧精度が重要である。そこで、本実施形態では、抵抗ラダーを、外部信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗器で構成している。以下、具体的に説明する。

図３は、本実施形態のＡＤコンバータ１００の概略構成例を示すブロック図である。図３に示すように、ＡＤコンバータ１００は、電圧生成部１０と、比較器群２０と、エンコーダ３０と、書き換え回路４０とを含んで構成される。ここでは、ＡＤコンバータ１００は書き換え回路４０を含んで構成される例を説明するが、これに限らず、例えばＡＤコンバータ１００は書き換え回路４０を含まなくてもよい。この場合、例えばパッケージされたＡＤコンバータ１００のチップには、電圧生成部１０、比較器群２０、エンコーダ３０、および、書き換え回路４０と接続される端子が搭載される構成であってもよい。これにより、ＡＤコンバータ１００の製造後においても、端子を介して書き換え回路４０を接続することができるので、後述の抵抗調整を自由に行うことができる。

図４は、ＡＤコンバータ１００の詳細な構成を説明するための図である。この図では、書き換え回路４０の図示は省略している。図４に示すように、電圧生成部１０は、直列に接続される複数の可変抵抗器Ｒｖを含む。そして、電圧生成部１０は、外部から与えられる基準電圧Ｖ_ＲＥＦを、複数の可変抵抗器Ｒｖにより分圧して複数の比較用電圧を生成する。各可変抵抗器Ｒｖは、直列に接続されるとともに、外部信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子ｒｊを含んで構成される。この詳細な内容については後述する。

図３に示された比較器群２０は、複数の比較器（コンパレータ）２１で構成される。電圧生成部１０で生成された複数の比較用電圧は、それぞれ対応する比較器２１に入力される。また、各比較器２１には、アナログの入力信号（入力電圧）が共通に入力される。各比較器２１は、入力された比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号をエンコーダ３０へ出力する。エンコーダ３０は、各比較器２１から出力されたデジタル信号をエンコードして得られたデジタル値を出力する。各比較器２１およびエンコーダ３０には、駆動電圧Ｖｄｄが供給される。

次に、可変抵抗器Ｒｖに含まれる可変抵抗素子ｒｊについて説明する。一例として、本実施形態では、可変抵抗素子ｒｊは磁気抵抗素子である。磁気抵抗素子は薄膜形成と微細加工プロセスにより作成され、薄膜の種類が同一であれば面積抵抗率はほぼ同一である。ここでは、磁気抵抗素子の一例として、磁気トンネル接合（Magnetic Tunnel Junction、以下では「ＭＴＪ」と呼ぶ）素子を例に挙げて説明する。以下では、可変抵抗素子ｒｊをＭＴＪ素子ｒｊと表記する。

図５に示すように、ＭＴＪ素子ｒｊは、磁性膜１１、トンネル絶縁膜１２および磁性膜１３の３層構造で構成される。例えば、磁性膜１１としてＣｏＦｅＢを採用し、トンネル絶縁膜１２としてＭｇОを採用し、磁性膜１３としてＣｏＦｅＢを採用することもできる。

図５の例では、下側の磁性膜１１は、磁化方向を変更可能な磁化フリー層である。上側の磁性膜１３には、反強磁性体のＩｒＭｎを積層させ、磁化方向を変更不可能な磁化固定層とした。磁化フリー層（磁性膜１１）の磁化方向と磁化固定層（磁性膜１３）の磁化方向が同じ場合（磁化平行の場合）、図５に示すように、ＭＴＪ素子ｒｊの抵抗は低抵抗値に変化する。また、磁化フリー層の磁化方向と磁化固定層の磁化方向が反対の場合（磁化反平行の場合）、図５に示すように、ＭＴＪ素子ｒｊの抵抗は高抵抗値に変化する。このように、ＭＴＪ素子ｒｊの抵抗値は、当該ＭＴＪ素子ｒｊの磁化状態に応じて、２種類の抵抗値（高抵抗値、低抵抗値）のうちの何れかの値に変化する。

ここで、磁化平行の場合の抵抗値（低抵抗値）と磁化反平行の場合の抵抗値（高抵抗値）との比率は磁気抵抗比（以下、「ＭＲ比」と呼ぶ）と呼ばれ、以下の式（１）で定義される。
ＭＲ比＝（高抵抗値−低抵抗値）／低抵抗値 （１）
例えば磁化平行から磁化反平行への変化に伴い、抵抗値が２倍変化した場合（すなわち高抵抗値が低抵抗値の２倍の場合）は、ＭＲ比が１００％（「１」）となる。また、例えば抵抗値が１０倍変化した場合は、ＭＲ比が９００％（「９」）となる。ＭＴＪ素子の場合、室温で１００％のＭＲ比を有する素子を容易に製造することができる。

上述の磁性膜１１、トンネル絶縁膜１２および磁性膜１３の各々の膜厚は、所望のＭＲ比が得られるように設定される。例えばＣｏＦｅＢ（磁性膜１１および１３）の膜厚を３ｎｍ前後、ＭｇＯ（トンネル絶縁膜１２）の膜厚を１ｎｍ前後に設定することで、１０Ωμｍ^２程度の面積抵抗ＲＡ、１００％程度のＭＲ比を得ることができる。これらの値は成膜条件やその後の加熱プロセスで変動するため製造者が予め条件を求めておく必要がある。しかし、ＭＴＪの特質として、一度求められたＲＡやＭＲ比の再現性は極めて高い。図５に示したように、ＭＴＪは外部磁場に依存して抵抗が変化し、磁化平行の場合と磁化反平行の場合とで抵抗値は明瞭に２値状態を取る。

なお、磁性膜の材料はＣｏＦｅＢに限定されず、Ｆｅ、Ｃｏを含む合金などでも良い。所望のＭＲ比を得るためには、ホイスラー合金や酸化物磁性体などの高スピン偏極材料を用いても良い。トンネル絶縁膜もＭｇＯに限定されず、所望のＭＲ比が得られるならばＡｌＯｘなどのトンネル絶縁膜を用いても良い。なお、磁化固定のための反強磁性膜の種類はＩｒＭｎに限らないし、フリー層と固定層が上下逆であっても良い。公知のＭＲＡＭやＨＤＤ読み出しヘッドなどでＭＴＪが形成された構成をとることが可能である。

以上のように各膜の膜厚を決定して成膜を行った後に面積を決める微細加工を施し、直列接続のＭＴＪ素子ｒｊを構成する。図６の例では、サイズがＡ１、Ａ２、Ａ３のように異なる３種類のＭＴＪ素子ｒｊが形成されている。各ＭＴＪ素子ｒｊは、１回の成膜で積層される。加工後の膜を上方から俯瞰したものが図７である。この例では、Ａ２の面積はＡ１の２倍、Ａ３の面積はＡ１の４倍であり、Ａ１の面積を１とすると、Ａ２は２、Ａ３は４と表すことができる。または、図８のように、ａ１を単位面積として、ａ２はａ１が２個、ａ３はａ１が４個というように、ａ１の個数で面積を定義しても良い。この場合、それぞれのＭＴＪ素子ｒｊは必ずしも限界まで隣接してある必要はなく、互いに加工の影響を与えない程度の距離をあけて配置しても良い。こうすることで、ＭＴＪ素子ｒｊの加工ばらつきやエッジ部のプロセスダメージの影響を抑えることができる。それぞれのＭＴＪ素子ｒｊは、ＭＴＪ素子ｒｊの形成の前後の配線形成工程によって直列に接続される（図６参照）。このようにして互いに面積の異なる複数のＭＴＪ素子ｒｊの直列接続が形成される。

次に、可変抵抗器Ｒｖの抵抗値の調整方法を説明する。図３に示す書き換え回路４０は、複数の可変抵抗器Ｒｖの各々の抵抗値を、外部信号に応じて可変に設定する。本実施形態では、可変抵抗器Ｒｖに含まれるＭＴＪ素子ｒｊは、対応する信号線を流れる電流に起因して発生する磁界を受けることで磁化状態が変化（抵抗値が変化）する。書き換え回路４０は、入力される外部信号に応じて、信号線を流れる電流を制御することで、ＭＴＪ素子ｒｊの抵抗値を可変に設定する。より具体的には以下のとおりである。

図９に示すように、本実施形態では、複数のＭＴＪ素子ｒｊの各々は、行方向に並列に延在する複数のワード線１０１と、列方向に並列に延在する複数のビット線１０２との各交差に対応して形成される。図９の例では、直列に接続される複数の可変抵抗器Ｒｖの各々は、直列に接続される７個のＭＴＪ素子ｒｊで構成されている。

書き換え回路４０は、外部信号に応じて、ワード線１０１およびビット線１０２を流れる電流を制御（電流の方向や値を制御）することで、そのワード線１０１およびビット線１０２に対応するＭＴＪ素子ｒｊの磁化状態を変化させる。この例では、ＭＴＪ素子ｒｊは、対応するワード線１０１およびビット線１０２の各々を流れる電流に起因して発生する磁界（ワード線１０１およびビット線１０２から外部に漏れ出す磁界）を受けることにより、その磁化状態が変化する。

なお、図９の例では、複数のＭＴＪ素子ｒｊがマトリクス状に配列されているが、これに限らず、例えば複数のＭＴＪ素子ｒｊの各々が、１本のワード線１０１と複数のビット線１０２との各交差に対応して形成されてもよい。また、例えば複数のＭＴＪ素子ｒｊの各々が、１本のビット線１０２と複数のワード線１０１との各交差に対応して形成されてもよい。要するに、各ＭＴＪ素子ｒｊは、当該ＭＴＪ素子ｒｊに対応するワード線１０１およびビット線１０２の近傍に配置され、当該ＭＴＪ素子に対応するワード線１０１およびビット線１０２の各々を流れる電流に起因して発生する磁界を受けることで磁化状態が可変に制御される形態であればよい。

図９の例では、各ＭＴＪ素子ｒｊは、予め外部からリセット用の磁場が印加されて磁化平行の状態に設定（リセット）されている。そして、書き換え回路４０は、入力された外部信号によって「磁化反平行」が指定（後述）されたＭＴＪ素子ｒｊについては、当該ＭＴＪ素子ｒｊに対応するワード線１０１およびビット線１０２の各々に所定の電流が流れるように制御する。例えば図９において、上から数えて第２行目のワード線１０１[２]と、右から数えて第３列目のビット線１０２[３]との交差に対応するＭＴＪ素子ｒｊ[２，３]の磁化状態として「磁化反平行」が指定された場合、書き換え回路４０は、図９に示すように、第２行目のワード線１０１[２]および第３列目のビット線１０２[３]の各々に所定の電流が流れるように制御する。これにより、当該ＭＴＪ素子ｒｊ[２，３]には、第２行目のワード線１０１[２]および第３列目のビット線１０２[３]の各々を流れる電流に起因して発生する磁界（合成磁界）が与えられ、当該ＭＴＪ素子ｒｊ[２，３]の磁化状態は、磁化平行から磁化反平行に変化する。

なお、以上は一例であり、ＭＴＪ素子ｒｊの磁化状態を磁化平行あるいは磁化反平行に変化させる方法は任意である。例えば外部からリセット用の磁場を印加させずに、書き換え回路４０が、ワード線１０１およびビット線１０２を流れる電流を個別に制御することで、各ＭＴＪ素子ｒｊの磁化状態を磁化平行にリセット（個別にリセット）することもできる。

ここで、書き換え回路４０に入力される外部信号は、複数の可変抵抗器Ｒｖと１対１に対応する複数の制御信号で構成されている。各制御信号は、対応する可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子ｒｊと１対１に対応する複数のビットで表される。そして、各ＭＴＪ素子ｒｊは、当該ＭＴＪ素子ｒｊに対応するビットに応じて、２種類の抵抗値（高抵抗値、低抵抗値）のうちの何れかの値に設定される。

いま、図１０に示すように、ひとつの可変抵抗器ＲＶが、直列に接続された３個のＭＴＪ素子ｒｊ１〜ｒｊ３で構成される場合を例に挙げて説明する。図１０の例では、ＭＴＪ素子ｒｊ１のサイズ（ＭＴＪ素子を形成する膜の面積値）は上述のＡ１、ＭＴＪ素子ｒｊ２のサイズは上述のＡ２、ＭＴＪ素子ｒｊ３のサイズは上述のＡ３であるとする。抵抗値は面積値に反比例するので、磁化状態が同じ場合、ｒｊ１の抵抗値はｒｊ２の抵抗値の２倍である。また、ｒｊ１の抵抗値はｒｊ３の抵抗値の４倍である。

図１０に示す可変抵抗器Ｒｖに対応する制御信号は３ビットで表され、下位ビットから数えて第３番目のビット（最上位のビット）は、抵抗値が最も大きいＭＴＪ素子ｒｊ１に対応する。また、下位ビットから数えて第２番目のビットは、第２番目に抵抗値が大きいＭＴＪ素子ｒｊ２に対応する。さらに、下位ビットから数えて第１番目のビット（最下位のビット）は、抵抗値が最も小さいＭＴＪ素子ｒｊ３に対応する。

書き換え回路４０は、図１０の可変抵抗器Ｒｖに対応する３ビットの制御信号に応じて、当該可変抵抗器Ｒｖの抵抗値を可変に設定する。図１０の例では、ＭＴＪ素子ｒｊに対応するビットが「１」の場合は、当該ＭＴＪ素子ｒｊの磁化状態として「磁化反平行」が指定されるので、書き換え回路４０は、当該ＭＴＪ素子ｒｊの磁化状態が磁化反平行になるように、ワード線１０１およびビット線１０２を流れる電流を制御する。これにより、当該ＭＴＪ素子ｒｊの抵抗値は高抵抗値に設定される。一方、ＭＴＪ素子ｒｊに対応するビットが「０」の場合は、当該ＭＴＪ素子ｒｊの磁化状態として「磁化平行」が指定されるので、書き換え回路４０は、当該ＭＴＪ素子ｒｊの磁化状態が磁化平行になるように、ワード線１０１およびビット線１０２を流れる電流を制御する。これにより、当該ＭＴＪ素子ｒｊの抵抗値は低抵抗値に設定される。なお、これに限らず、例えばＭＴＪ素子ｒｊに対応するビットが「１」の場合は、当該ＭＴＪ素子ｒｊの磁化状態として「磁化平行」が指定され、対応するビットが「０」の場合は、当該ＭＴＪ素子ｒｊの磁化状態として「磁化反平行」が指定されてもよい。要するに、各ＭＴＪ素子ｒｊは、当該ＭＴＪ素子ｒｊに対応するビットに応じて、２種類の抵抗値（高抵抗値、低抵抗値）のうちの何れかの値に設定されるものであればよい。

ここで、図１０の可変抵抗器Ｒｖの抵抗値は、以下の式（２）で表される。
抵抗値＝Ｒｐ×Σ（１＋ＭＲ比×ａｊ）×２^Ｎ （２）
式（２）において、Ｒｐは磁化平行の場合の面積抵抗を示す。また、ａｊは下位ビットから数えてｊ番目（この例では１≦ｊ≦３）のビットに対応するＭＴＪ素子ｒｊの磁化状態を示し、磁化平行の場合は「０」、磁化反平行の場合は「１」に設定される。Ｎ（この例では０≦Ｎ≦２）はビットの桁数（重み）を示す。一例として、Ｒｐが単位面積当たり１Ω、ＭＲ比が１００％、図１０の可変抵抗器Ｒｖに対応する制御信号が「１０１」である場合を想定する。この場合、書き換え回路４０は、ＭＴＪ素子ｒｊ１の磁化状態が「磁化反平行」、ＭＴＪ素子ｒｊ２の磁化状態が「磁化平行」、ＭＴＪ素子ｒｊ３の磁化状態が「磁化反平行」となるように、ワード線１０１およびビット線１０２を流れる電流を制御する。そして、図１０の可変抵抗器Ｒｖの抵抗値は、１×｛（１＋１００％×１）×２^２＋（１＋１００％×０）×２^１＋（１＋１００％×１）×２^０｝＝１２Ωとなる。
以上のように、図１０の可変抵抗器の抵抗値は、３ビットの制御信号に応じて可変に設定される。図１１は、３ビットの制御信号と、可変抵抗器Ｒｖの抵抗値との対応関係を示す図である。この例では、３ビットの制御信号を調整することで、可変抵抗器Ｒｖの抵抗値を多段階に調整することができる。

以上に説明したように、本実施形態では、ＡＤコンバータ１００の抵抗ラダーが、外部信号に応じて抵抗値が可変に設定される複数の可変抵抗器Ｒｖで構成されるので、ＡＤコンバータの製造後においても抵抗値を調整することが可能になる。そして、各可変抵抗器Ｒｖは、直列に接続されるとともに、外部信号（制御信号）に応じて各々の抵抗値が可変に設定される複数のＭＴＪ素子ｒｊを含むので、各可変抵抗器Ｒｖの抵抗値を多段階に調整することができる。これにより、ヒューズなどを設けることなく抵抗ラダーの分圧精度を向上させることができるので、回路規模の増大を抑制しつつＡＤコンバータ１００の変換精度を向上させることができる。

また、本実施形態では、可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子ｒｊの各々を形成する膜の面積値が互いに相違する（各々の抵抗値が互いに相違する）ので、可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子ｒｊの各々を形成する膜の面積値が同じ値に設定される場合に比べて、可変抵抗器Ｒｖの抵抗値をより多段階に調整できるという利点もある。

以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。以下に変形例を記載する。以下の変形例は、任意に組み合わせることも可能である。

（１）変形例１
上述の実施形態では、各可変抵抗器Ｒｖは、直列に接続される複数の可変抵抗素子（一例としてＭＴＪ素子）ｒｊで構成されているが、これに限らず、例えば図１２に示すように、多結晶シリコンから形成される固定抵抗Ｒｓと複数の可変抵抗素子ｒｊが直列に接続される構成であってもよい。要するに、各可変抵抗器Ｒｖは、直列に接続されるとともに、外部信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含むものであればよい。例えば図１２に示す可変抵抗器Ｒｖの抵抗値として１．１ｋΩを得るのに、多結晶シリコン（固定抵抗Ｒｓ）１ｋΩと、合計抵抗値が１Ωに設定された複数の可変抵抗素子ｒｊとを組み合わせる場合を想定する。この場合、多結晶シリコンが１％の加工ばらつきを持っていて、製造後に９９９Ωであることが判明したとすると、複数の可変抵抗素子ｒｊの抵抗値が１Ωから２Ωに変化するように外部信号を設定することで、可変抵抗器Ｒｖの全体の抵抗値を１．１ｋΩに設定することができる。

（２）変形例２
上述の実施形態では、可変抵抗素子ｒｊはＭＴＪ素子である例を説明したが、これに限らず、例えば可変抵抗素子ｒｊはＧＭＲ（Giant Magneto Resistance）素子であってもよい。ＧＭＲ素子は、トンネル絶縁膜の代わりに非磁性膜が用いられる点でＭＴＪ素子と相違する。つまり、ＧＭＲ素子は、磁性膜、非磁性膜および磁性膜の３層構造で構成される。例えば、磁性膜としてＣｏを採用し、非磁性膜としてＣｕを採用することもできる。なお、磁性膜の材料はＣｏに限定されるものではなく、一般的なＦｅ、Ｃｏを含む合金の磁性膜あるいはホイスラー合金や酸化物磁性体などの高スピン偏極材料を用いることもできる。非磁性膜の材料もＣｕに限定されるものではなく、例えばＡｇやＣｒなどを採用することもできる。すなわち、従来のＨＤＤ読み出しヘッドなどに形成されるＧＭＲ素子の構成を採用することができる。

ところで、ＭＴＪ素子の場合はトンネル電流が流れるため、図１３に示すようにＩ−Ｖ特性が非線形となる。一方、ＧＭＲ素子のＩ−Ｖ特性は、図１４に示すように線形となる。上述の実施形態では２つ以上のＭＴＪ素子が直列に接続されるため、分圧されて１つのＭＴＪ素子に印加される電圧が小さくなって非線形性は緩和されるが、例えばアナログの入力信号が高周波のときにＩ−Ｖ特性の非線形性が問題となる場合は、ＭＴＪの代わりにＧＭＲ素子を用いることが好適である。これにより、図１４のような線形のＩ−Ｖ特性が得られる。また、ＭＴＪ素子は、トンネル抵抗を利用するため、その抵抗値の絶対値がトンネル絶縁膜の厚さに指数関数的に依存する。これに対し、各層が金属膜で構成されるＧＭＲ素子の方が、容易に低抵抗を得ることができる。ただし、ＧＭＲ素子の場合は一般的にＭＴＪ素子よりもＭＲ比が小さいので、ホイスラー合金などの高いスピン偏極率を有する磁性薄膜を用いてＭＲ比を高めるための工夫が必要となる。

要するに、可変抵抗素子ｒｊとして用いられる磁気抵抗素子の種類は任意である。そして、ＭＴＪ素子やＧＭＲ素子のように、磁化状態に応じて抵抗値が２値に変化する磁気抵抗素子を用いることで、可変抵抗器Ｒｖの抵抗値を可変に制御するためのデジタル制御を実現できる。

（３）変形例３
ＭＴＪ素子（磁気抵抗素子）の磁化状態を可変に制御する方法は任意である。例えばＭＴＪ素子に対して供給される電流の大きさや方向を制御することで当該ＭＴＪ素子の磁化状態を変化させるスピン注入磁化反転方式を用いることもできる。スピン注入磁化反転方式を採用する場合、図１５に示すように、ＭＴＪ素子に対して選択的に電流を供給するための選択トランジスタＴｓが設けられる。この例では、書き換え回路４０は、外部信号に応じて選択トランジスタＴｓのオンオフを制御し、ＭＴＪ素子は、オン状態に変化した選択トランジスタＴｓを介して供給される電流に応じて磁化状態が変化（抵抗値が変化）する。より具体的には以下のとおりである。

いま、図１６に示すように、特定のＭＴＪ素子ｒｊｘに着目して説明する。図１６に示すように、第１電位Ｖ１が供給される第１電源線１１１と、第２電位Ｖ２が供給される第２電源線１１２との間には、第１選択トランジスタＴｓ１、特定のＭＴＪ素子ｒｊｘおよび第２選択トランジスタＴｓ２が直列に接続されていると捉えることができる。第１選択トランジスタＴｓ１は、第１電源線１１１とＭＴＪ素子ｒｊｘとの間に配置される。第１選択トランジスタＴｓ１のゲートは、ＭＴＪ素子ｒｊｘに対応するワード線１０１に接続される。また、第２選択トランジスタＴｓ２は、第２電源線１１２とＭＴＪ素子ｒｊｘとの間に配置される。第２選択トランジスタＴｓ２のゲートは、ＭＴＪ素子ｒｊｘに対応するビット線１０２に接続される。要するに、選択トランジスタＴｓは、電源線（１１１、１１２）からの電流をＭＴＪ素子ｒｊｘへ供給するか否かを切り替える手段である。

不図示の書き換え回路４０は、ＭＴＪ素子ｒｊｘに対する電流の供給を制御することで、当該ＭＴＪ素子ｒｊｘの磁化状態を変化させる。例えば第１電源線１１１から第２電源線１１２へ向かって流れる所定の大きさの電流がＭＴＪ素子ｒｊｘに対して供給される場合を想定する。この場合、まず書き換え回路４０は、ＭＴＪ素子ｒｊｘに対応するワード線１０１およびビット線１０２を選択する。これにより、第１選択トランジスタＴｓ１および第２選択トランジスタＴｓ２の各々はオン状態に遷移するので、第１電源線１１１からＭＴＪ素子ｒｊｘを介して第２電源線１１２へ至る電流経路が形成される。そして、書き換え回路４０は、所定の大きさの電流が第１電源線１１１から第２電源線１１２へ向かって流れるように、第１電位Ｖ１および第２電位Ｖ２の各々の値を設定する（この場合Ｖ１＞Ｖ２）。これにより、第１電源線１１１から第２電源線１１２へ向かって流れる所定の大きさの電流がＭＴＪ素子ｒｊｘに対して供給され、ＭＴＪ素子ｒｊｘの磁化状態は、当該電流に応じて変化する。

また、例えば第２電源線１１２から第１電源線１１１へ向かって流れる所定の大きさの電流がＭＴＪ素子ｒｊｘに対して供給される場合を想定する。この場合、まず書き換え回路４０は、ＭＴＪ素子ｒｊｘに対応するワード線１０１およびビット線１０２を選択する。そして、書き換え回路４０は、所定の大きさの電流が第２電源線１１２から第１電源線１１１へ向かって流れるように、第１電位Ｖ１および第２電位Ｖ２の各々の値を設定する（この場合Ｖ２＞Ｖ１）。これにより、第２電源線１１２から第１電源線１１１へ向かって流れる所定の大きさの電流がＭＴＪ素子ｒｊｘに対して供給され、ＭＴＪ素子ｒｊｘの磁化状態は、当該電流に応じて変化する。

例えば、外部信号によってＭＴＪ素子ｒｊｘの磁化状態が「磁化反平行」に指定された場合、書き換え回路４０は、ＭＴＪ素子ｒｊｘの磁化状態が「磁化反平行」になるように、第１選択トランジスタＴｓ１および第２選択トランジスタＴｓ２の各々のオンオフを制御するとともに、第１電源線１１１および第２電源線１１２の各々の電位を制御する。また、例えば外部信号によってＭＴＪ素子ｒｊｘの磁化状態が「磁化平行」に指定された場合、書き換え回路４０は、ＭＴＪ素子ｒｊｘの磁化状態が「磁化平行」になるように、第１選択トランジスタＴｓ１および第２選択トランジスタＴｓ２の各々のオンオフを制御するとともに、第１電源線１１１および第２電源線１１２の各々の電位を制御する。なお、ここでは、特定のＭＴＪ素子ｒｊｘを例に挙げて説明したが、他のＭＴＪ素子ｒｊについても同様である。また、図１５および図１６の構成は一例であり、ワード線１０１やビット線１０２の接続方法はこれに限定されるものではない。要するに、ＭＴＪ素子ｒｊに対して選択的に電流を供給することで当該ＭＴＪ素子ｒｊの磁化状態が可変に設定可能な構成であればよい。

（４）変形例４
ＭＴＪ素子に含まれる磁性膜は任意であり、例えば図１７に示すように垂直磁化を有する薄膜を磁性膜として用いることもできる。この場合、ＣｏやＦｅに対してＰｔやＰｄを含有させた垂直膜を磁性膜として採用することもできるし、ＧｄやＴｂなどを含む垂直膜を磁性膜として採用することもできる。磁化状態を可変に制御する方法としては、例えば図１７に示すように、ＭＴＪ素子の真横に配置された書き込み配線を流れる電流の大きさや方向を可変に制御することで、当該ＭＴＪ素子の磁化状態を変化させることもできる。すなわち、書き込み配線を流れる電流に起因して発生する磁界（書き込み配線から外部に漏れ出す磁界）をＭＴＪ素子に与えることで、当該ＭＴＪ素子の磁化状態を変化させることができる。また、これに限らず、例えば上述のスピン注入磁化反転方式によりＭＴＪ素子の磁化状態を可変に変化させる構成であってもよい。

（５）変形例５
上述の実施形態では、可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子ｒｊの各々を形成する膜の面積値が互いに相違する（各々の抵抗値が互いに相違する）が、これに限らず、可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子ｒｊの各々を形成する膜の面積値が同じ値に設定される構成であってもよい。ただし、本実施形態のように、可変抵抗器Ｒｖに含まれる複数のＭＴＪ素子ｒｊの各々を形成する膜の面積値が互いに相違する構成を採用すれば、複数のＭＴＪ素子ｒｊの各々を形成する膜の面積値が同じ値に設定される構成に比べて、可変抵抗器Ｒｖの抵抗値をより多段階に調整できる。

（６）変形例６
上述の実施形態では、可変抵抗器Ｒｖに含まれる可変抵抗素子ｒｊの一例として、磁気抵抗素子であるＭＴＪ素子を挙げて説明したが、これに限らず、可変抵抗素子ｒｊとして採用される素子の種類は任意である。要するに、複数の可変抵抗器Ｒｖの各々は、直列に接続されるとともに、外部信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子ｒｊを含むものであればよい。そして、書き換え回路４０に入力される外部信号を構成する複数の制御信号の各々は、対応する可変抵抗器Ｒｖに含まれる複数の可変抵抗素子ｒｊと１対１に対応する複数のビットで表され、各可変抵抗素子ｒｊは、当該可変抵抗素子ｒｊに対応するビットに応じて、２種類の抵抗値のうちの何れかの値に設定される形態であればよい。なお、各可変抵抗素子Ｒｖに含まれる可変抵抗素子ｒｊの数は任意であり、製造したいＡＤコンバータ１００の分解能に応じて決定することができる。

１ ＡＤコンバータ
２ 電圧生成部
３ 比較器
４ エンコーダ
１０ 電圧生成部
１１ 磁性膜
１２ トンネル絶縁膜
１３ 磁性膜
２０ 比較器群
２１ 比較器
３０ エンコーダ
４０ 書き換え回路
１００ ＡＤコンバータ
１０１ ワード線
１０２ ビット線
１１１ 第１電源線
１１２ 第２電源線

Claims (7)

1. 基準電圧を、複数の可変抵抗器で分圧して複数の比較用電圧を生成する電圧生成部と、
   前記複数の比較用電圧のうちの何れかの前記比較用電圧とアナログの入力電圧とを比較し、その比較結果に応じたデジタル信号を出力する複数の比較器と、を備え、
   前記複数の可変抵抗器の各々は、直列に接続されるとともに、外部信号に応じて各々の抵抗値が可変に設定される複数の可変抵抗素子を含み、
   前記外部信号は、前記複数の可変抵抗器と１対１に対応する複数の制御信号で構成され、
   各前記制御信号は、対応する前記可変抵抗器に含まれる前記複数の可変抵抗素子と１対１に対応する複数のビットで表され、
   前記複数の可変抵抗素子の各々は、当該可変抵抗素子に対応する前記ビットに応じて、２種類の抵抗値のうちの何れかの値に設定される、
   アナログ／デジタル変換器。
2. 前記可変抵抗器に含まれる前記複数の可変抵抗素子の各々を形成する膜の面積値は互いに相違する、
   請求項１のアナログ／デジタル変換器。
3. 前記可変抵抗素子は磁気抵抗素子である、
   請求項１または請求項２のアナログ／デジタル変換器。
4. 前記磁気抵抗素子は、磁気トンネル接合素子である、
   請求項３のアナログ／デジタル変換器。
5. 前記磁気抵抗素子は、ＧＭＲ素子である、
   請求項３のアナログ／デジタル変換器。
6. 前記外部信号に応じて、前記磁気抵抗素子の抵抗値を可変に設定する書き換え回路をさらに備え、
   前記磁気抵抗素子は、対応する信号線を流れる電流に起因して発生する磁界を受けることで磁化状態が変化して抵抗値が変化し、
   前記書き換え回路は、前記外部信号に応じて前記信号線に流れる電流を制御する、
   請求項３のアナログ／デジタル変換器。
7. 前記外部信号に応じて、前記磁気抵抗素子の抵抗値を可変に設定する書き換え回路と、
   複数の前記磁気抵抗素子ごとに設けられ、電源線からの電流を前記磁気抵抗素子へ供給するか否かを個別に切り替える選択トランジスタと、をさらに備え、
   前記磁気抵抗素子は、オン状態に変化した、当該磁気抵抗素子に対応する前記選択トランジスタを介して供給される電流によって磁化状態が変化して抵抗値が変化し、
   前記書き換え回路は、前記外部信号に応じて前記選択トランジスタのオンオフを制御する、
   請求項３のアナログ／デジタル変換器。

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