JP6146004B2 - Ｄ／ａ変換回路 - Google Patents

Description

この発明は、抵抗変化型素子を利用したＤ／Ａ変換回路に関する。

図２１は、従来の出力可変型レギュレータの構成を示す回路図である。図２１において、分圧回路２００は、オペアンプ１００の出力信号Ｖｏｕｔをオペアンプ１００のマイナス入力端子に帰還する回路である。この分圧回路２００は、オペアンプ１００の帰還率をデジタル信号に応じて変化させるＤ／Ａ変換回路として機能する。オペアンプ１００のプラス入力端子には基準電圧ＶＲＥＦが与えられる。

図２１に示すように、分圧回路２００は、オペアンプ１００の出力端子と基準電源との間に直列に介挿された複数の固定抵抗Ｒａと、この複数の固定抵抗Ｒａにおける隣り合った抵抗間の各ノードＮｋ（ｋ＝０〜ｎ）とオペアンプ１００のマイナス入力端子との間に各々介挿された選択トランジスタＳＷｋ（ｋ＝０〜ｎ）とを有している。ここで、選択トランジスタＳＷｋ（ｋ＝０〜ｎ）の各ゲートには選択信号ＳＩＧｋ（ｋ＝０〜ｎ）が供給される。

この出力可変レギュレータでは、選択信号ＳＩＧｋ（ｋ＝０〜ｎ）のいずれか１つである選択信号ＳＩＧｋがＨレベルとされ、この選択信号ＳＩＧｋに対応した選択トランジスタＳＷｋがＯＮになると、この選択トランジスタＳＷｋを介してノードＮｋの電圧がオペアンプ１００のマイナス入力端子に帰還される。そして、出力可変型レギュレータでは、このように分圧回路２００を介してマイナス入力端子に帰還される電圧が基準電圧ＶＲＥＦとなるように、オペアンプ１００の出力電圧Ｖｏｕｔの負帰還制御が行われる。

ここで、分圧回路２００の帰還量は、ノードＮｋ（ｋ＝０〜ｎ）のうち選択トランジスタＳＷｋ（ｋ＝０〜ｎ）により選択されるノードの位置により定まる。従って、選択信号ＳＩＧｋ（ｋ＝０〜ｎ）を変化させることにより分圧回路２００の帰還量を変化させ、オペアンプ１００の出力電圧Ｖｏｕｔを調整することが可能である。この出力可変型レギュレータは、高精度に出力電圧を調整することができるため、微調整用のトリミングにも良く用いられる。

特開２００９−１８７６３１号公報

ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０． 非特許文献 電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

ところで、図２１の分圧回路２００では、固定抵抗Ｒａを抵抗値のばらつきの少ないポリシリコン等により構成する。そして、分圧回路２００により高精度のＤ／Ａ変換を行うためには、この固定抵抗Ｒａを多数使用する必要があり、これらの固有抵抗Ｒａの所要面積が非常に大きくなる問題がある。例えば、図２１において、ＶＰ＝７Ｖ、ＶＲＥＦ＝２．０Ｖ、出力電圧を５．０Ｖに設定する場合には、抵抗値１０ＫΩの固有抵抗を５０個用いて、３：２の比、すなわち、５０個の固有抵抗Ｒａを３０個と２０個に分割するノードを選択すれば、Ｖｏｕｔ＝５．０ＶのときにＶＩＮ＝２．０Ｖとなり、Ｖｏｕｔが５．０Ｖに設定される。そして、出力電圧Ｖｏｕｔの微妙な調整が可能である。すなわち、ＶＩＮとしてフィードバックするノードを図２１において例えば固有抵抗１個分だけ上にずらすと、分割点の上側の抵抗個数は２９、下側の抵抗個数は２１となるので、ＶＩＮがＶＲＥＦと同じ２．０ＶになるＶｏｕｔは、Ｖｏｕｔ＝２．０Ｖ×（２９＋２１）／２１＝４．７６Ｖとなる。以上のように、多くの固定抵抗を使用すると、出力電圧ＶＯＵＴを高精度に調整することができる。しかし、５０個もの多くの固有抵抗を使用すると、その所要面積が大きくなる問題がある。

固有抵抗の所要面積を大きくすることができない場合には、Ｄ／Ａ変換の精度を犠牲にせざるを得ない。図２２は、この発明の実施形態との対比を容易にするため、図２１の構成におけるｎを６とした場合について、固有抵抗間の各ノードＮ０〜Ｎ６における分圧比を示したものである。また、図２３は図２２に示す各分圧比を昇順に並べ、それらの各分圧比にデジタル信号値１〜７を割り当ててグラフ化したものである。この例のように、ｎ＝６の場合、７種類の分圧比が実現され、分解能は７となる。このように従来のＡ／Ｄ変換回路は、抵抗の数が少ないとＤ／Ａ変換の精度が低くなり、高精度でのＤ／Ａ変換を行うためには多数の固有抵抗を使用する必要があり、そのための所要面積が嵩むという問題があった。

この発明は以上説明した事情に鑑みてなされたものであり、高精度で面積の小さなＤ／Ａ変換回路を提供することを目的としている。

この発明は、直列接続された複数の抵抗変化型素子と、前記直列接続された複数の抵抗変化型素子の両端と電源との間に介挿された電源スイッチ手段と、前記直列接続された複数の抵抗変化型素子の各々の両端を選択的に短絡する短絡手段とを具備することを特徴とするＤ／Ａ変換回路を提供する。

この発明によれば、直列接続された複数の抵抗変化型素子に対し、電源スイッチを介して電源から電圧を与え、かつ、短絡手段により所望の抵抗変化型素子以外のものの両端を短絡することにより、所望の抵抗変化型素子の抵抗値の高／低を任意に設定することができる。従って、複数の抵抗変化型素子の抵抗値の高／低、短絡の有無を任意に設定し、この複数の抵抗変化型素子により多彩なアナログ信号を発生することができる。従って、この発明によれば、小さい面積で高精度のＤ／Ａ変換回路を実現することができる。

好ましい態様において、前記電源スイッチ手段は、読み出し電圧を発生する電源または書き込み電圧を発生する電源の一方を選択して前記直列接続された複数の抵抗変化型素子の両端に接続する。

他の好ましい態様において、前記電源スイッチ手段は、読み出し電圧を発生する電源を選択して前記直列接続された複数の抵抗変化型素子の両端に接続し、または書き込み電圧を発生する電源を選択して前記直列接続された複数の抵抗変化型素子のうち任意のものの両端に接続する。

これらの態様は、任意の抵抗変化型素子に所望の書き込み電圧を印加する動作と、直列接続された複数の抵抗変化型素子の両端に読み出し電圧を印加する動作が可能である。

他の好ましい態様において、Ｄ／Ａ変換回路は、前記短絡手段、前記電源スイッチ手段および前記書き込み電圧を発生する電源を制御する制御手段を具備し、前記制御手段は、前記短絡手段により書き込み対象である抵抗変化型素子以外の各抵抗変化型素子の両端を短絡し、前記電源スイッチ手段により前記書き込み電圧を発生する電源を選択して前記直列接続された複数の抵抗変化型素子の両端に接続し、書き込み対象であるデータに対応した極性の書き込み電圧を前記書き込み対象である抵抗変化型素子の両端に印加するデータ書き込み制御を行う。

この態様によれば、所望の抵抗変化型素子に所望の極性の書き込み電圧を印加することができるので、複数の抵抗変化型素子の抵抗値の高／低の組み合わせの種類を多数にすることができる。

他の好ましい態様において、前記制御手段は、前記電源スイッチ手段により前記読み出し電圧を発生する電源を選択して前記直列接続された複数の抵抗変化型素子の両端に接続し、またはこれに加えて前記短絡手段により前記直列接続された複数の抵抗変化型素子における１または複数の抵抗変化型素子の両端を短絡するデータ読み出し制御を行う。

この態様によれば、複数の抵抗変化型素子の抵抗値の高／低の組み合わせの種類を多数にすることに加えて、各抵抗変化型素子の短絡の有無も任意に設定することができるので、複数の抵抗変化型素子の状態の組み合わせを飛躍的に増加させることができる。

好ましい態様において、前記制御手段は、各種のデジタル信号値に対応付けて前記直列接続された複数の抵抗変化型素子の抵抗の高／低、短絡の有無を定義したテーブルを具備し、前記データ書き込み制御において前記テーブルに基づいて前記書き込み対象とする抵抗変化型素子と当該抵抗変化型素子についての前記書き込み対象であるデータを決定し、前記データ読み出し制御において前記テーブルに基づいて前記短絡手段により短絡する抵抗変化型素子を決定する。

この態様によれば、所望のデジタル値に応じて、複数の抵抗変化型素子の抵抗の高／低、短絡の有無を適切に設定することができる。

好ましい態様において、前記制御手段は、変換対象とするデジタル信号値を所定方向に順次変化させつつ、前記データ書き込み制御と前記データ読み出し制御を交互に繰り返し、前記データ書き込み制御では、前記複数の抵抗変化型素子のうち、直前のデータ読み出し制御において短絡し、かつ、今回のデータ書き込み制御において抵抗値の高／低の設定を行う抵抗変化型素子と、前回のデータ書き込み制御と今回のデータ書き込み制御とで設定する抵抗値の高／低が異なる抵抗変化型素子を選択し、この選択した抵抗変化型素子についてのみ前記書き込み電圧の印加を行う。

この態様によれば、データ書き込み制御の対象となる抵抗変化型素子の数を減らすことができるので、Ｄ／Ａ変換の所要時間を短くすることができる。

他の好ましい態様において、前記制御手段は、前記複数の抵抗変化型素子の全部または一部である複数の抵抗変化型素子を書き込み対象とし、前記複数の抵抗変化型素子における書き込み対象でない抵抗変化型素子の両端を短絡し、前記直列接続された複数の抵抗変化型素子の両端に書き込み電圧を印加することにより前記書き込み対象に対するデータ書き込みを一括して行う。

この態様によれば、抵抗変化型素子に対するデータ書き込みの所要時間を減らし、Ｄ／Ａ変換の所要時間を減らすことができる。

好ましい態様において、Ｄ／Ａ変換回路は、各々トランジスタのソースまたはドレインとなる複数の拡散領域と、これら複数の拡散領域の各間を各々横切る複数のゲート電極とにより構成された、直列接続された複数のトランジスタと、前記複数のトランジスタの各々に並列接続され、かつ、互いに直列接続された複数の抵抗変化型素子を含む回路であって、前記複数の拡散領域の上方において前記ゲート電極に沿って延びる複数の第１メタル層配線と、前記複数のゲート電極の延在方向における第１の位置において、前記複数のゲート電極のうちの奇数番目の各ゲート電極を跨ぎ、各ゲート電極の両側の２本の第１メタル層配線と各々重なるものと、前記複数のゲート電極の延在方向における第２の位置において、前記複数のゲート電極のうちの偶数番目の各ゲート電極を跨ぎ、各ゲート電極の両側の２本の第１メタル層配線と各々重なるものとからなる複数の第２メタル層配線とを有し、前記複数の拡散領域における偶数番目の拡散領域では、前記第１の位置における第１メタル層配線と第２メタル層配線との重複箇所に前記抵抗変化型素子が介挿されるとともに、前記第２の位置における第１メタル層配線と第２メタル層配線との重複箇所において第２メタル層配線、第１メタル層配線および拡散領域が接続され、奇数番目の拡散領域では、前記第２の位置における第１メタル層配線と第２メタル層配線との重複箇所に前記抵抗変化型素子が介挿されるとともに、前記第１の位置における第１メタル層配線と第２メタル層配線との重複箇所において第２メタル層配線、第１メタル層配線および活性領域が接続された回路を含み、前記複数のトランジスタのＯＮ／ＯＦＦ制御および前記直列接続された複数の抵抗変化型素子に与える電圧の制御により前記複数の抵抗変化型素子の抵抗値の高／低の設定および短絡の有無の設定を行う。

この態様によれば、複数のトランジスタの隣り合う２つのトランジスタ間でソースまたはドレインとなる拡散領域を共用することができ、かつ、複数の抵抗変化型素子を複数の拡散領域に１個ずつ配置し、しかも、その配置位置を第１の位置、第２の位置、第１の位置、〜という具合に交互に変化させることができる。従って、小さなスペースに複数のトランジスタと複数の抵抗変化型素子をレイアウトすることができ、高精度で小面積のＤ／Ａ変換回路を実現することができる。

以上の諸態様において、前記抵抗変化型素子は、磁気トンネル接合素子であってもよく、電界誘起巨大抵抗変化の発生する抵抗素子であってもよい。

この発明の第１実施形態であるＤ／Ａ変換回路を構成を示す回路図である。 同実施形態において用いるＭＴＪ素子の構成および動作を説明する図である。 同ＭＴＪ素子を用いたメモリセルのレイアウト例を示す断面図である。 同ＭＴＪ素子を用いたメモリセルの動作条件を示す図である。 同Ｄ／Ａ変換回路の動作を示すタイムチャートである。 比較例であるＤ／Ａ変換回路の動作を示す図である。 同Ｄ／Ａ変換回路のデジタル信号値と分圧比の関係を例示する図である。 同実施形態の動作を示す図である。 同実施形態の動作を示す図である。 同実施形態の動作を示す図である。 同実施形態の動作を示す図である。 同実施形態によるＤ／Ａ変換回路のデジタル信号値と分圧比の関係を示す図である。 この発明の第２実施形態であるＤ／Ａ変換回路を含むＡ／Ｄ変換回路の構成を示す回路図である。 同Ｄ／Ａ変換回路の動作を示すタイムチャートである。 同Ｄ／Ａ変換回路の一括書き込みの動作を示すタイムチャートである。 この発明の第３実施形態であるＤ／Ａ変換回路を含むＡ／Ｄ変換回路の構成を示す回路図である。 この発明の第４実施形態であるＤ／Ａ変換回路の分圧回路のレイアウト例を示す平面図である。 図１７のＡ−Ａ’線断面図である。 図１７のＢ−Ｂ’線断面図である。 図１７のＣ−Ｃ’線断面図である。 従来のＤ／Ａ変換回路を用いた電圧可変コンバータの構成を示す回路図である。 同Ｄ／Ａ変換回路の動作を示す図である。 同Ｄ／Ａ変換回路のデジタル信号値と分圧比の関係を例示する図である。

以下、図面を参照し、この発明の実施形態について説明する。以下説明する各実施形態において、トランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）である。

＜第１実施形態＞
図１はこの発明の第１実施形態であるＤ／Ａ変換回路の構成を示す回路図である。図１に示すように、本実施形態によるＤ／Ａ変換回路は、分圧回路３０１と制御回路３０２とを有する。

分圧回路３０１は、変換対象であるデジタル信号に応じた分圧比で電源ＶＤＤおよびＶＳＳ間の電圧を分圧することによりアナログ電圧ＶＯＵＴを出力する回路である。本実施形態の特徴は、この分圧回路３０１により実現される分圧比の種類の多さにある。多彩な分圧比での分圧が可能な分圧回路３０１は、高い分解能でのＤ／Ａ変換を可能にする。

この分圧回路３０１において、抵抗変化型素子Ｒｋ（ｋ＝０〜７）は直列接続されている。この直列接続された抵抗変化型素子Ｒｋ（ｋ＝０〜７）の両端は、読み出しトランジスタＳＧ０およびＳＧ１を各々介して高電位電源ＶＤＤおよび低電位電源ＶＳＳに各々接続されている。ここで、読み出しトランジスタＳＧ０およびＳＧ１の各ゲートには選択信号ＳＥＬ０およびＳＥＬ１が各々与えられる。

短絡用トランジスタＴｋ（ｋ＝０〜７）は、抵抗変化型素子Ｒｋ（ｋ＝０〜７）の各々の両端間を短絡するためのトランジスタである。これらの短絡用トランジスタＴｋ（ｋ＝０〜７）の各ゲートには、短絡指示信号ＰＡＳｋ（ｋ＝０〜７）が各々与えられる。

読み出しトランジスタＳＧ０および抵抗変化型素子Ｒ０間のノードＮ０と、抵抗変化型素子ＲｋおよびＲｋ＋１間のノードＮｋ＋１（ｋ＝０〜６）と、抵抗変化型素子Ｒ７および読み出しトランジスタＳＧ１間のノードＮ８には、書き込みトランジスタＳＷｋ（ｋ＝０〜８）のドレインが各々接続されている。これらの書き込みトランジスタＳＷｋ（ｋ＝０〜８）は、抵抗変化型素子Ｒｋ（ｋ＝０〜７）の各抵抗値の高／低の設定のために設けられたトランジスタであり、各々のゲートには選択信号ＳＩＧｋ（ｋ＝０〜８）が各々与えられる。そして、書き込みトランジスタＳＷ０、ＳＷ２、ＳＷ４、ＳＷ６およびＳＷ８の各ソースは、書き込み電圧ＶＤＬを発生する電源に接続されている。また、書き込みトランジスタＳＷ１、ＳＷ３、ＳＷ５およびＳＷ７の各ソースは、書き込み電圧ＶＳＬを発生する電源に接続されている。そして、分圧回路３０１において、ノードＮ４がアナログ電圧出力ノードとなっている。

以上の分圧回路３０１において、Ｄ／Ａ変換の動作では、読み出しトランジスタＳＧ０およびＳＧ１はＯＮ、書き込みトランジスタＳＷｋ（ｋ＝０〜８）はＯＦＦとされる。そして、抵抗変化型素子Ｒｋ（ｋ＝０〜７）のうち任意のものの両端を短絡トランジスタＴｋ（ｋ＝０〜７）により短絡することができる。従って、この分圧回路３０１では、アナログ電圧出力ノードＮ４および電源ＶＤＤ間の抵抗値とアナログ電圧出力ノードＮ４および電源ＶＳＳ間の抵抗値の組み合わせを多彩に変化させることができ、多彩な分圧比を実現することができる。

さらに本実施形態では、分圧回路３０１を構成するための抵抗素子として、固定抵抗ではなく、抵抗変化型素子Ｒｋ（ｋ＝０〜７）を使用している。この抵抗変化型素子は、ある方向に電流を流すことにより高抵抗とし、その逆方向に電流を流すことにより低抵抗とすることができる素子である。そして、本実施形態による分圧回路３０１では、抵抗変化型素子Ｒｋ（ｋ＝０〜７）の任意のものを選択し、所望の方向の電流を流すための手段として、読み出しトランジスタＳＧ０、ＳＧ１、短絡用トランジスタＴｋ（ｋ＝０〜７）に加えて、書き込みトランジスタＳＷｋ（ｋ＝０〜８）が設けられている。従って、本実施形態における分圧回路３０１では、固定抵抗を使用する場合に比べて、著しく多くの種類の分圧比を実現し、Ｄ／Ａ変換の分解能を飛躍的に向上させることができる。ここに本実施形態の最大の特徴がある。

本実施形態において、抵抗変化型素子Ｒｋ（ｋ＝０〜７）の任意のものを選択して、所望の方向の電流を流すための制御は次の通りである。例えば抵抗変化型素子Ｒ２に電流を流す場合、短絡用トランジスタＴ２をＯＦＦ、短絡用トランジスタＴ０、Ｔ１、Ｔ３〜Ｔ７をＯＮとし、抵抗変化型素子Ｒ２以外の抵抗変化型素子Ｒ０、Ｒ１、Ｒ３〜Ｒ７の両端を短絡する。また、読み出しトランジスタＳＧ０およびＳＧ１をＯＦＦとして、電源ＶＤＤおよびＶＳＳから抵抗変化型素子Ｒｋ（ｋ＝０〜７）を切り離す。そして、抵抗変化型素子Ｒ２の両端に接続された書き込みトランジスタＳＷ２およびＳＷ３のみをＯＮとし、他の書き込みトランジスタＳＷ０、ＳＷ１、ＳＷ４〜ＳＷ８をＯＦＦとする。これにより抵抗変化型素子Ｒ２のみが書き込み電圧ＶＤＬおよびＶＳＬを発生する各電源に接続された状態となる。この状態において、書き込みトランジスタＳＷ２およびＳＷ３を介して所望の極性の書き込み電圧ＶＤＬ−ＶＳＬを抵抗変化型素子Ｒ２に印加するのである。これにより抵抗変化型素子Ｒ２の抵抗値の高／低の設定を行うことができる。抵抗変化型素子Ｒ２以外の抵抗変化型素子Ｒ０、Ｒ１、Ｒ３〜Ｒ７についても同様な方法により抵抗値の高／低の設定が可能である。

次に分圧回路３０１を構成する抵抗変化型素子の具体例について説明する。本実施形態における抵抗変化型素子Ｒｋ（ｋ＝０〜７）は例えばＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子である。図２（ａ）および（ｂ）は、このＭＴＪ素子の構成と動作を示す図である。図２（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図２（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図２（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。

このＭＴＪ素子は、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）等の不揮発性メモリのメモリセルに利用される（特許文献１、非特許文献１参照）。ＭＴＪ素子によりメモリセルを構成する場合には、図２（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、トランジスタＴｓがＭＴＪ素子に直列接続される。図２（ｃ）に、上記ＭＴＪ素子Ｒ１とトランジスタＴｓが接続された等価回路を示す。

図３は、図２（ａ）および（ｂ）に示すようなメモリセルにより構成されたメモリアレイの断面構造を例示する図である。図３に示す例では、半導体基板に図２（ａ）および（ｂ）に示す選択用のトランジスタＴｓが形成されている。各トランジスタＴｓのゲートには選択電圧ＷＬが与えられる。また、トランジスタＴｓのソースは、ソース電圧ＳＬを供給するための第２層メタル配線２Ｍに接続されている。また、トランジスタＴｓのドレインは、コンタクトホールＣＳを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールＶ１を介して書き込み電圧ＢＬを供給するための第２層メタル配線２Ｍに接続されている。なお、このメモリセルは例えば非特許文献２に開示されている。図４はこのメモリセルの動作条件を示す図である。まず、抵抗変化型素子Ｒ１に対するデータ書き込みについて説明する。抵抗変化型素子Ｒ１に“０”を書き込む場合、ビット線ＢＬを１．２Ｖ、ソース線ＳＬを０Ｖとし、選択電圧ＷＬを１．２Ｖとする。この状態では、抵抗変化型素子Ｒ１の両端に約０．６Ｖの電圧が印加され、ビット線ＢＬからソース線ＳＬに約４９μＡの電流が流れる。この結果、抵抗変化型素子Ｒ１は低抵抗になり、データ“０”を記憶した状態となる。抵抗変化型素子Ｒ１に“１”を書き込む場合は、ビット線ＢＬを０Ｖ、ソース線ＳＬを１．２Ｖとし、選択電圧ＷＬを１．２Ｖとする。この結果、ソース線ＳＬからビット線ＢＬに約４９μＡの電流が流れる。これにより抵抗変化型素子Ｒ１は高抵抗に変化し、データ“１”を記憶した状態となる。データ読み出しでは、ビット線ＢＬを０．１５Ｖ、ソース線ＳＬを０Ｖ、選択電圧ＷＬを１．２Ｖとする。ここで、抵抗変化型素子Ｒ１がデータ“０”を記憶しており、低抵抗である場合、ビット線ＢＬからソース線ＳＬに向けて１５μＡの電流が流れる。一方、抵抗変化型素子Ｒ１がデータ“１”を記憶しており、高抵抗である場合、ビット線ＢＬからソース線ＳＬに向けて１０μＡの電流が流れる。従って、データ“０”の読み出し時に流れる電流１５μＡと、データ“１”の読み出し時に流れる電流１０μＡとの間の閾値（例えば１２．５μＡ）を発生し、データ読み出し時にビット線ＢＬからソース線ＳＬに向けて流れる電流をこの閾値と比較することにより、抵抗変化型素子Ｒ１に記憶されているデータが“０”か“１”を判定することができる。

以上が本実施形態において抵抗変化型素子Ｒｋ（ｋ＝０〜７）として用いられるＭＴＪ素子の概要である。図１に示す例において、抵抗変化型素子Ｒｋ（ｋ＝０〜７）は、電源ＶＤＤ側がフリー層、電源ＶＳＳ側がピン層となっている。

なお、抵抗変化型素子Ｒｋ（ｋ＝０〜７）としては、ＭＴＪ素子の他、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）のメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。

図１において、制御回路３０２は、選択信号ＳＥＬ０、ＳＥＬ１、ＳＩＧｋ（ｋ＝０〜８）、短絡指示信号ＰＡＳｋ（ｋ＝０〜７）を発生するとともに、書き込み電圧ＶＤＬおよびＶＳＬを制御することにより、Ｄ／Ａ変換対象であるデジタル信号に基づいて分圧回路３０１の分圧比を制御する回路である。本実施形態において、制御回路３０２が行う分圧比の制御は、２つの制御からなる。第１の制御は、デジタル信号値に対応した分圧比での分圧を行うのに使用する抵抗変化型素子を選択し、その抵抗変化型素子に適切な書き込み電圧を与えて、抵抗値の高／低の設定を行うデータ書き込み制御である。本実施形態では、この抵抗変化型素子に対して抵抗値の高／低の設定を行う制御をデータ書き込みと呼ぶ。抵抗変化型素子にピン層からフリー層に向かう電流を流してその抵抗変化型素子の抵抗値を高くすることはデータ“１”の書き込みである。また、抵抗変化型素子にフリー層からピン層に向かう電流を流してその抵抗変化型素子の抵抗値を低くすることはデータ“０”の書き込みである。第２の制御は、抵抗変化型素子Ｒｋ（ｋ＝０〜７）を電源ＶＤＤおよびＶＳＳ間に接続し、必要であればこれに加えてデジタル信号に対応した分圧比での分圧に使用する抵抗変化型素子以外の抵抗変化型素子の両端を短絡し、分圧回路３０１にＤ／Ａ変換を行わせるデータ読み出し制御である。

本実施形態において、制御回路３０２は、各抵抗変化型素子Ｒｋ（ｋ＝０〜７）の各々を高抵抗にするか、低抵抗にするか、それとも両端を短絡するかをデジタル信号値に対応付けて定義したテーブル３０２Ｔを記憶している。制御回路３０２は、データ書き込み制御において、テーブル３０２Ｔを参照することにより、変換対象であるデジタル信号値から高抵抗にすべき抵抗変化型素子と低抵抗にすべき抵抗変化型素子とを求め、それらの抵抗変化型素子の抵抗値の高／低を設定する制御を行う。また、制御回路３０２は、データ読み出し制御において、テーブル３０２Ｔを参照することにより、変換対象であるデジタル信号値から両端を短絡すべき抵抗変化型素子を求め、それらの抵抗変化型素子の両端を短絡する制御を行う。
以上が本実施形態の構成である。

次に本実施形態の動作を説明する。図５は本実施形態におけるデータ書き込み制御の動作を例示するタイムチャートである。この例では、抵抗変化型素子Ｒ０〜Ｒ７にそれぞれデータ“０”、“０”、“１”、“１”、“０”、“０”、“０”、“１”を書き込んでいる。

データ書き込み制御において、制御回路３０２は、選択信号ＳＥＬ０、ＳＥＬ１をＬレベルとして、読み出しトランジスタＳＧ０およびＳＧ１をＯＦＦさせ、抵抗変化型素子Ｒｋ（ｋ＝０〜７）を電源ＶＤＤおよびＶＳＳから切り離す。そして、抵抗変化型素子Ｒ０にデータ“０”を書く場合、制御回路３０２は、書き込み電圧ＶＤＬとして例えば１Ｖを、書き込み電圧ＶＳＬとして０Ｖを電源に出力させる。そして、制御回路３０２は、選択信号ＳＩＧ０、ＳＩＧ１をＨレベル、他の選択信号ＳＩＧ２〜ＳＩＧ８をＬレベルとして、書き込みトランジスタＳＷ０およびＳＷ１のみをＯＮさせ、抵抗変化型素子Ｒ０の両端に書き込み電圧ＶＤＬおよびＶＳＬを発生する電源を接続する。また、同時に、短絡指示信号ＰＡＳ０をＬレベル、その他の短絡指示信号ＰＡＳ１〜ＰＡＳ７をＨレベルとし、書き込み対象である抵抗変化型素子Ｒ０以外の抵抗変化型素子Ｒ１〜Ｒ７の両端を短絡用トランジスタＴ１〜Ｔ７により各々短絡する。

このように設定することで、抵抗変化型素子Ｒ０のフリー層（ノードＮ０）に書き込み電圧ＶＤＬ＝１Ｖ、ピン層（ノードＮ１）に書き込み電圧ＶＳＬ＝０Ｖが印加される。この結果、抵抗変化型素子Ｒ０にフリー層からピン層に向かう電流が流れ、抵抗変化型素子Ｒ０の抵抗が低くなり、データ“０”が書き込まれた状態となる。

次に、抵抗変化型素子Ｒ１にデータ“０”を書き込む場合、制御回路３０２は、書き込み電圧ＶＤＬを０Ｖ、書き込み電圧ＶＳＬを１Ｖとし、選択信号ＳＩＧ１およびＳＩＧ２のみをＨレベルとし、他の選択信号ＳＩＧ０、ＳＩＧ３〜ＳＩＧ８をＬレベルとし、短絡指示信号ＰＡＳ１のみをＬレベルとし、他の短絡指示信号ＰＡＳ０、ＰＡＳ２〜ＰＡＳ７をＨレベルとする。

このように設定することで、抵抗変化型素子Ｒ１のフリー層（ノードＮ１）に書き込み電圧ＶＳＬ＝１Ｖ、ピン層（ノードＮ２）に書き込み電圧ＶＤＬ＝０Ｖが印加される。この結果、抵抗変化型素子Ｒ１にフリー層からピン層に向かう電流が流れ、抵抗変化型素子Ｒ１の抵抗が低くなり、データ“０”が書き込まれた状態となる。

次に、抵抗変化型素子Ｒ２に“１”を書き込む場合、制御回路３０２は、書き込み電圧ＶＤＬを０Ｖ、書き込み電圧ＶＳＬを１Ｖとし、選択信号ＳＩＧ２およびＳＩＧ３のみをＨレベルとし、他の選択信号ＳＩＧ０、ＳＩＧ１、ＳＩＧ４〜ＳＩＧ８をＬレベルとし、短絡指示信号ＰＡＳ２のみをＬレベルとし、他の短絡指示信号ＰＡＳ０、ＰＡＳ１、ＰＡＳ３〜ＰＡＳ７をＨレベルとする。

このように設定することで、抵抗変化型素子Ｒ２のフリー層（ノードＮ２）に書き込み電圧ＶＤＬ＝０Ｖ、ピン層（ノードＮ３）に書き込み電圧ＶＳＬ＝１Ｖが印加される。この結果、抵抗変化型素子Ｒ２にピン層からフリー層に向かう電流が流れ、抵抗変化型素子Ｒ２の抵抗が高くなり、データ“１”が書き込まれた状態となる。
同様にして、制御回路３０２は、抵抗変化型素子Ｒ３〜Ｒ７にそれぞれ指定したデータを書き込む。

図５では、抵抗変化型素子Ｒ０からＲ７まで順次データ書き込みを行ったが、各抵抗変化型素子に対するデータ書き込みの順番はこれに限定されるものではない。また、抵抗変化型素子Ｒｋ（ｋ＝０〜７）の全てではなく、一部の抵抗変化型素子のみにデータ書き込みを行うことも可能である。例えば図１に示すテーブル３０２Ｔにおいて、変換対象であるデジタル信号値が「１」から「２」に変わった場合、抵抗変化型素子Ｒ３を高抵抗（“１”）から低抵抗（“０”）に書き換えるだけでよい。そこで、この書き換えが必要な抵抗変化型素子Ｒ３に対するデータ書き込みのみを行うのである。このような制御を可能にするため、Ｄ／Ａ変換の対象であるデジタル信号値を記憶するラッチを制御回路３０２内に設け、Ｄ／Ａ変換の際には、前回のＤ／Ａ変換の対象のデジタル信号値に対応付けられた情報と今回のＤ／Ａ変換の対象のデジタル信号値に対応付けられた情報とをテーブル３０２Ｔから読み出し、両情報を比較することにより、今回のＤ／Ａ変換においてデータ書き込みを行う抵抗変化型素子を決定すればよい。

データ書き込み制御を終えると、制御回路３０２は、データ読み出し制御を行う。このデータ読み出し制御の動作は図示していないが、次のような動作となる。まず、制御回路３０２は、選択信号ＳＥＬ０およびＳＥＬ１をＨレベルとすることにより、読み出しトランジスタＳＧ０およびＳＧ１をＯＮとし、直列接続された抵抗変化型素子Ｒｋ（ｋ＝０〜７）の両端を電源ＶＤＤおよびＶＳＳに接続する。次に抵抗変化型素子Ｒｋ（ｋ＝０〜７）のうち、デジタル信号に対応した分圧比での分圧に使用する抵抗変化型素子以外の抵抗変化型素子の両端を短絡する。具体的には、短絡指示信号ＰＡＳｋ（ｋ＝０〜７）のうち分圧の動作に使用しない抵抗変化型素子（例えばＲｋ’とする）の両端間に介挿された短絡用トランジスタＰＡＳｋ’のゲートに対する短絡指示信号ＰＡＳｋ’をＨレベルとし、当該短絡用トランジスタＰＡＳｋ’をＯＮさせる。この結果、分圧動作に使用する抵抗変化型素子に電流が流れて、電源ＶＤＤおよびＶＳＳ間の抵抗値に対するノードＮ４および電源ＶＳＳ間の抵抗値の比、すなわち、分圧比により定まるアナログ電圧ＶＯＵＴがノードＮ４から出力される。

次に本実施形態によるＤ／Ａ変換回路の分解能について説明する。
まず、比較のため、図１に示すＤ／Ａ変換回路において、抵抗変化型素子Ｒｋ（ｋ＝０〜７）を固定抵抗に置き換えた場合のＤ／Ａ変換の分解能を説明する。

この場合、分圧回路の上段（ノードＮ４および電源ＶＤＤ間）の抵抗Ｒ０〜Ｒ３、下段（ノードＮ４および電源ＶＳＳ間）の抵抗Ｒ４〜Ｒ７のうち分圧動作に用いるもの（すなわち、両端を短絡しないもの）の個数を各種変えることにより、各種の分圧比を実現することができる。図６において、分圧比番号は、上段の４個の抵抗のうち両端を短絡しない抵抗、下段の４個の抵抗のうち両端を短絡しない抵抗を各種変えた分圧回路の各種の構成に対応付けた番号である。また、図６において、例えば分圧比番号１の列を見ると、抵抗Ｒ０、Ｒ４に対応した各欄には“Ｒ”が記載され、抵抗Ｒ１〜Ｒ３、Ｒ５〜Ｒ７に対応した欄は空欄となっている。これは、分圧比番号１に対応した分圧回路の構成では、抵抗Ｒ０、Ｒ４以外の抵抗の両端が短絡されており、抵抗Ｒ０、Ｒ４のみが分圧動作に使用されることを示している。この場合、分圧回路において、上段の抵抗群の合成抵抗はＲとなり、下段の抵抗群の合成抵抗はＲとなるため、分圧比は、Ｒ／（Ｒ＋Ｒ）＝０．５０となる。他の分圧比番号に対応した構成についても同様の方法により分圧比を算出することができる。

図６において、分圧比番号１〜４は、上段において抵抗Ｒ０のみが選択された場合、分圧比番号５〜８は抵抗Ｒ０およびＲ１が選択された場合（すなわち、抵抗Ｒ０およびＲ１が直列に接続される）、分圧比番号９〜１２は抵抗Ｒ０、Ｒ１およびＲ２が選択された場合、分圧比番号１３〜１６は抵抗Ｒ０〜Ｒ３が選択された場合であり、これらの各場合において、下段の抵抗Ｒ４〜Ｒ７の選択の態様を４通り（１個のみ選択〜４個選択）に変化させている。

このように図６では分圧回路により構成される分圧回路の種類（分圧比番号の数）は１６通りあるが、分圧比番号１、６、１１、１６に対応した各分圧比はいずれも０．５０となる。また、分圧比番号２、８に対応した各分圧比はいずれも０．６７である。また、分圧比番号５、１４に対応した各分圧比はいずれも０．３３である。従って、実現される分圧比の種類は１１通りとなる。

図７は図１に示す分圧回路により実現される１１通りの分圧比を昇順に並べ、それらのデジタル信号値１〜１１を対応付けてグラフ化したものである。このように上段に４個の抵抗を有し、下段に４個の抵抗を有する分圧回路では、１１通りのデジタル信号値をアナログ電圧により表現することができる。この場合の分解能は１１となる。

これに対し、本実施形態では、分圧回路３０１が抵抗変化型素子により構成されており、分圧処理に用いる抵抗変化型素子の抵抗値を２通りに変化させることができる。従って、固定抵抗により構成された分圧回路に比べて、実現可能な分圧比の種類を著しく増加させることができる。

図８〜図１１は、本実施形態（図１）における分圧回路３０１において、上段の抵抗Ｒ０〜Ｒ３、下段の抵抗Ｒ４〜Ｒ７のうち分圧に使用するもの（両端を短絡しないもの）を各種変えるともに、分圧に使用する抵抗変化型素子の抵抗値の高／低を各種変えることにより実現される各種の分圧回路構成と、それらにより得られる分圧比を示すものである。図８において、分圧比番号５に対応した列を見ると、抵抗変化型素子Ｒ０、Ｒ６に対応した各欄には“Ｒ”が記載され、抵抗変化型素子Ｒ４、Ｒ５に対応した欄には“２Ｒ”が記載され、抵抗変化型素子Ｒ１〜Ｒ３、Ｒ７に対応した欄は空欄となっている。この場合、分圧比番号５に対応した欄に“Ｒ”が記載された抵抗変化型素子Ｒ０、Ｒ６はデータ“０”が書き込まれており、非特許文献１に基づき推測すると、その抵抗値は５ｋΩ（Ｒとする）である。また、分圧比番号５に対応した欄に“２Ｒ”が記載された抵抗変化型素子Ｒ４、Ｒ５はデータ“１”が書き込まれており、非特許文献１に基づき推測すると、その抵抗値は１０ｋΩ（Ｒ＝５ｋΩである場合、２Ｒとなる）である。そして、分圧比番号５に対応した欄に空欄となっている抵抗変化型素子Ｒ１〜Ｒ３、Ｒ７は、各々の両端が短絡されている。この分圧比番号５に対応した分圧回路構成では、上段の合成抵抗はＲ、下段の合成抵抗は５Ｒなので、分圧比は５Ｒ／（Ｒ＋５Ｒ）≒０．８３となる。他の分圧比番号に対応した構成についても同様である。

図８〜図１１において、分圧比番号１〜８は上段の合成抵抗がＲとなる場合、分圧比番号９〜１６は上段の合成抵抗が２Ｒとなる場合、分圧比番号１７〜２４は上段の合成抵抗が３Ｒとなる場合、分圧比番号２５〜３２は上段の合成抵抗が４Ｒとなる場合、分圧比番号３３〜４０は上段の合成抵抗が５Ｒとなる場合、分圧比番号４１〜４８は上段の合成抵抗が６Ｒとなる場合、分圧比番号４９〜５６は上段の合成抵抗が７Ｒとなる場合、分圧比番号５７〜６４は上段の合成抵抗が８Ｒとなる場合である。そして、図８〜図１１では、これらの各場合において、下段の合成抵抗をＲから８Ｒまでの８通りに変化させている。このように本実施形態において分圧回路３０１により構成可能な分圧回路の種類は６４通りとなる。しかし、これらの分圧回路の中には分圧比の重複するものが含まれている。それらの分圧比の重複した分圧回路を削除すると、本実施形態による分圧回路３０１により実現可能な分圧比の種類は４１通りとなる。

図１２は本実施形態による分圧回路３０１により実現される４１通りの分圧比を昇順に並べ、それらにデジタル信号値１〜４１を対応付けてグラフ化したものである。このように上段に４個の抵抗変化型素子を有し、下段に４個の抵抗変化型素子を有する分圧回路では、４１通りのデジタル信号値をアナログ電圧により表現することができる。この場合の分解能は４１となる。
このように本実施形態によれば、例えば分圧回路３０１の上段の抵抗変化型素子を４個、下段の抵抗変化型素子を４個とした場合に、分解能を４１とすることができ、固定抵抗を利用した分圧回路の分解能１１に比較して、分解能を飛躍的に増大させることができる。すなわち、同じ抵抗素子数で、約４倍の高精度を実現することができ、短絡用トランジスタ等の素子増加を考慮しても、大幅な面積縮小を実現することができる。このように本実施形態によれば、小さな面積で高精度のＤ／Ａ変換回路を構成することができる。

＜第２実施形態＞
図１３はこの発明の第２実施形態であるＡ／Ｄ変換回路の構成を示す回路図である。このＡ／Ｄ変換回路は、上記第１実施形態によるＤ／Ａ変換回路を利用した回路である。図１３に示すように、このＡ／Ｄ変換回路は、上記第１実施形態における分圧回路３０１と、制御回路３０２Ａと、オペアンプ１００とを有する。ここで、オペアンプ１００は、Ａ／Ｄ変換対象であるアナログ信号ＶＩＮと分圧回路３０１が出力するアナログ電圧ＶＲＥＦとを比較し、比較結果を示す信号ＤＥＴを出力する。制御回路３０２Ａは、デジタル信号値を順次変化させる制御を行いつつそのデジタル信号値に対応したアナログ電圧ＶＲＥＦを分圧回路３０１に出力させるための制御を行い、アナログ信号ＶＩＮと一致するアナログ電圧ＶＲＥＦを分圧回路３０１に出力させるデジタル信号値を探索し、探索結果であるデジタル信号値をＡ／Ｄ変換結果であるデジタル信号ＤＯとして出力する回路である。さらに詳述すると、制御回路３０２Ａは、図１２に示すデジタル信号値１〜４１に対応した各アナログ電圧ＶＲＥＦを、例えばデジタル信号値１に対応したものから順に分圧回路３０１に発生させる制御を行う。そして、アナログ電圧ＶＲＥＦがアナログ信号ＶＩＮと一致し、オペアンプ１００の出力信号ＤＥＴが反転したとき、その時点においてＤ／Ａ変換の対象となっているデジタル信号値をＡ／Ｄ変換結果であるデジタル信号ＤＯとして出力する。

図１４は本実施形態の動作を示すタイムチャートである。本実施形態において、制御回路３０２Ａは、デジタル信号値を１、２、３、４、…と順次カウントしつつ、デジタル信号値に対応したアナログ電圧ＶＲＥＦを分圧回路３０１に発生させるための制御、すなわち、第１実施形態において説明したデータ書き込み制御とデータ読み出し制御とを行う。このため、本実施形態では、図１４に示すように、データ書き込み制御とデータ読み出し制御が交互に繰り返されることとなる。そして、本実施形態において、データ書き込み制御では、抵抗変化型素子Ｒ０〜Ｒ７の中から、直前のデータ読み出し制御において短絡し、かつ、今回のデータ書き込み制御において抵抗値の高／低の設定を行う抵抗変化型素子と、前回のデータ書き込み制御と今回のデータ書き込み制御とで設定する抵抗値の高／低が異なる抵抗変化型素子を選択し、この選択した抵抗変化型素子のみをデータ書き込みの対象とする。

図１４において、最も左側に図示された最初のサイクルでは、抵抗変化型素子Ｒ０のみをデータ書き込みの対象とし、この抵抗変化型素子Ｒ０にデータ“０”を書き込んでいる。すなわち、書き込み電圧ＶＤＬを１Ｖ、書き込み電圧ＶＳＬを０Ｖとし、選択信号ＳＥＬ０およびＳＥＬ１をＬレベルとし、選択信号ＳＩＧ０およびＳＩＧ１のみをＨレベルとし、短絡指示信号ＰＡＳ０のみをＬレベルとして、抵抗変化型素子Ｒ０にデータ“０”を書き込んでいる。

次のサイクルでは、選択信号ＳＥＬ０およびＳＥＬ１をＨレベル、選択信号ＳＩＧ０〜ＳＩＧ８をＬレベル、短絡指示信号ＰＡＳ０〜ＰＡＳ７をデジタル信号値により定まるレベルとしてデータ読み出し制御を行っている。この場合、前サイクルにおいて抵抗変化型素子Ｒ０に対するデータ書き込みを行っているので、この抵抗変化型素子Ｒ０は、変換対象であるデジタル信号値に対応した分圧比を得るために使用する抵抗変化型素子である。従って、データ読み出し制御において、抵抗変化型素子Ｒ０に対する短絡指示信号ＰＡＳ０はＬレベルとなる。他の抵抗変化型素子Ｒ１〜Ｒ７に対する短絡指示信号ＰＡＳ１〜ＰＡＳ７（図１４ではハッチングの施された信号）がいかなるレベルとなるかは、その時点における変換対象のデジタル信号値により定まる。

次のサイクルでは、書き込み電圧ＶＤＬを０Ｖ、書き込み電圧ＶＳＬを１Ｖとし、選択信号ＳＥＬ０およびＳＥＬ１をＬレベルとし、選択信号ＳＩＧ１およびＳＩＧ２のみをＨレベルとし、短絡指示信号ＰＡＳ１のみをＬレベルとして、抵抗変化型素子Ｒ１にデータ“０”を書き込んでいる。

次のサイクルでは、データ読み出し制御を行っている。この場合、前サイクルにおいて抵抗変化型素子Ｒ１に対するデータ書き込みを行っているので、この抵抗変化型素子Ｒ１は、変換対象であるデジタル信号値に対応した分圧比を得るために使用する抵抗変化型素子である。従って、データ読み出し制御において、抵抗変化型素子Ｒ１に対する短絡指示信号ＰＡＳ１はＬレベルとなる。他の抵抗変化型素子Ｒ０、Ｒ２〜Ｒ７に対する短絡指示信号ＰＡＳ０、ＰＡＳ２〜ＰＡＳ７（図１４ではハッチングの施された信号）がいかなるレベルとなるかは、その時点における変換対象のデジタル信号値により定まる。
以下同様である。

このように、デジタル信号値を順次変化させつつ、前回のデータ書き込み時と比べて、抵抗値の高／低、短絡の有無の変化した抵抗変化型素子のみを対象としたデータ書き込み制御とデータ読み出し制御とが交互に行われる。この結果、分圧回路３０１の出力するアナログ電圧ＶＲＥＦが順次増加する。そして、ＶＲＥＦ＝ＶＩＮとなってオペアンプ３０２Ａの出力信号ＤＥＴが反転したとき、制御回路３０２Ａは、デジタル信号値のカウントアップを停止し、その時点におけるデジタル信号をＡ／Ｄ変換結果であるデジタル信号ＤＯとして出力する。

なお、図１４に示す例では、各データ書き込み制御において、１個の抵抗変化型素子に対するデータ書き込みのみを行っているが、複数の抵抗変化型素子のデータ書き込みが必要な場合は、１つのデータ書き込み制御において複数回のデータ書き込みを行うことになる。

本実施形態では、デジタル信号値を最小値からアップカウントしつつＤ／Ａ変換結果ＶＲＥＦがアナログ信号ＶＩＮと一致するまでＤ／Ａ変換を行う。このため、アナログ信号ＶＩＮの信号値によっては、Ｄ／Ａ変換の回数が多くなり、Ａ／Ｄ変換結果Ｄ０が得られるまでの所要時間が長くなることが懸念される。しかし、抵抗変化型素子に対するデータ書き込みもデータ読み出しも１０ｎｓ、すなわち、１００ＭＨｚの高速で実行可能であり、Ａ／Ｄ変換の高速化を妨げるものではない。

本実施形態によるＤ／Ａ変換回路は、分圧回路３０１を構成する全ての抵抗変化型素子にデータの一括書き込みをする機能を備えている。図１５は、この一括書き込みの動作を示すタイムチャートである。全ての抵抗変化型素子Ｒ０〜Ｒ７にデータ“０”を書く場合には、ＶＤＤ＝３Ｖ、ＶＳＳ＝０Ｖとし、選択信号ＳＥＬ０およびＳＥＬ１をＨレベル、選択信号ＳＩＧ０〜ＳＩＧ８をＬレベル、短絡指示信号ＰＡＳ０〜ＰＡＳ７をＬレベルとする。この結果、ノードＮ０とノードＮ８の間に３Ｖが印加され、全ての抵抗変化型素子Ｒ０〜Ｒ７のフリー層からピン層へ電流が流れ、全ての抵抗変化型素子にデータ“０”が書き込まれる。また、全ての抵抗変化型素子にデータ“１”を書き込む場合は、ＶＤＤ＝０Ｖ、ＶＳＳ＝３Ｖとして、同様な選択を行えば良い。

ここで、ＶＤＤ＝３Ｖとしているのは、直列接続された複数の抵抗変化型素子の各々に電流を流すのに必要な電圧を印加するためである。非特許文献１には記載されていないが、一般に、印加電圧（電流）と書き込み時間には相関があり、ＭＲＡＭの場合は、電流を流すほど、高速に書き込みを行うことができる。計算上は、０．６Ｖ×抵抗８段＝４．８Ｖの電圧を印加すれば、１０ｎｓの高速書き込みをすることができるが、かなりの高電圧を必要とするため、ここでは、制御が容易な３Ｖを印加している。そのため、書き込み時間は遅くなるが、８素子に一括してデータを書き込めるメリットの方が大きい。

また、図示はしないが、一括ではなく、一部の複数の抵抗変化型素子を選択してデータを書き込むことも可能である。例えば、短絡指示信号ＰＡＳ０〜ＰＡＳ３をＬレベル、短絡指示信号ＰＡＳ４〜ＰＡＳ７をＨレベルとすると、抵抗変化型素子Ｒ０〜Ｒ３までの一括書き込みを行うことができる。
なお、この一括書き込みの機能を上記第１実施形態のＤ／Ａ変換回路に設けてもよい。

＜第３実施形態＞
図１６はこの発明の第３実施形態であるＤ／Ａ変換回路の構成を示す回路図である。このＤ／Ａ変換回路は、分圧回路３１１と制御回路３１２とを有する。分圧回路３１１は、上記第１実施形態の分圧回路３０１から書き込みトランジスタＳＷｋ（ｋ＝１〜７）を削除した構成となっている。制御回路３１２は、変換対象であるデジタル信号に対応した分圧比での分圧を分圧回路３１１に行わせるためのデータ書き込み制御とデータ読み出し制御を行う回路である。本実施形態におけるデータ書き込み制御は上記第１実施形態において行われたデータ書き込み制御と異なる。すなわち、本実施形態におけるデータ書き込み制御では、書き込み対象である抵抗変化型素子Ｒｋに対応した短絡用トランジスタＴｋのみをＯＦＦさせ、書き込みトランジスタＳＷ０およびＳＷ８をＯＮさせ、データ“０”書き込みの場合はＶＤＬ＝１Ｖ、ＶＳＬ＝０Ｖとし、データ“１”書き込みの場合はＶＤＬ＝０Ｖ、ＶＳＬ＝１Ｖとする。

また、全ての抵抗変化型素子Ｒｋ（ｋ＝０〜７）に一括書き込みを行う場合は、短絡指示信号ＰＡＳ０〜７をＬレベルとして、データ“０”書き込みの場合は、ＶＤＬ＝１Ｖ、ＶＳＬ＝０Ｖとし、データ“１”書き込みの場合はＶＤＬ＝０Ｖ、ＶＳＬ＝１Ｖとする。
また、一部の複数の抵抗変化型素子に対する一括書き込みも可能である。例えば短絡指示信号ＰＡＳ１、ＰＡＳ３、ＰＡＳ５、ＰＡＳ７をＬレベルとし、その他の短絡指示信号をＨレベルにすれば、抵抗変化型素子Ｒ１、Ｒ３、Ｒ５、Ｒ７にデータ“０”または“１”の一括書き込みを行うことができる。

本実施形態においても上記第１実施形態と同様な効果が得られる。また、本実施形態では、書き込みトランジスタＳＷｋ（ｋ＝１〜７）が不要なので、その分だけ素子数を減らし、Ｄ／Ａ変換回路の所要面積を減らすことができる。

＜第４実施形態＞
本実施形態は、上記第１〜第３実施形態における分圧回路の構成に関するものである。図１７は分圧回路を構成する各素子のレイアウトを示す平面図である。また、図１８は図１７のＡ−Ａ’線断面図、図１９は図１７のＢ−Ｂ’線断面図、図２０は図１７のＣ−Ｃ’線断面図である。

図１７に示すように、半導体基板上に形成された複数の矩形状の活性領域（トランジスタのソースまたはドレインとなる拡散領域）の各間を短絡指示信号ＰＡＳ０、ＰＡＳ１、〜を伝送する多結晶シリコン層配線が水平方向に横切っている。この短絡指示信号ＰＡＳ０、ＰＡＳ１、〜を伝送する多結晶シリコン層配線は、短絡用トランジスタＴ０、Ｔ１、〜のゲートとなっており、活性領域はこれらのトランジスタのソースまたはドレインとなっている。短絡用トランジスタＴ０、Ｔ１、〜は、直列接続されており、互いに隣接するもの同士がソースまたはドレインとなる活性領域ＡＣＴを共有している。

このＤ／Ａ変換回路は、複数の抵抗変化型素子Ｒ０、Ｒ１、〜を有している。図１７において、各々水平方向（ゲート電極の延在方向）に延びた複数の第１メタル層配線１Ｍと、各々垂直方向（ゲート電極を跨ぐ方向）に延びた複数の第２メタル層配線２Ｍは、これらの抵抗変化型素子Ｒ０、Ｒ１、〜を直列接続するとともに、各抵抗変化型素子をトランジスタＴ０、Ｔ１、〜の各々に並列接続する役割を果たしている。

第１メタル層配線１Ｍは、トランジスタＴ０、Ｔ１、〜のソースまたはドレインである活性領域の上層において、ゲート電極の延在方向に活性領域ＡＣＴの左端から右端まで各々延びている。

第２メタル層配線２Ｍには、ゲート電極の延在方向において第１の位置（活性領域ＡＣＴの左端）にあるものと第２の位置（活性領域ＡＣＴの右端）にあるものとがある。第１の位置にある第２メタル層配線２Ｍは、複数のゲート電極のうちの奇数番目の各ゲート電極を跨ぎ、そのゲート電極の両側の２本の第１メタル層配線１Ｍと各々重なる。また、第２の位置にある第２メタル層配線２Ｍは、複数のゲート電極のうちの偶数番目の各ゲート電極を跨ぎ、各ゲート電極の両側の２本の第１メタル層配線１Ｍと各々重なる。

抵抗変化型素子Ｒ０、Ｒ１、〜は、複数の活性領域ＡＣＴの各々の上方に配置されている。さらに詳述すると、図１７において、上から偶数番目の活性領域ＡＣＴでは、第１の位置（活性領域ＡＣＴの左端）における第１メタル層配線１Ｍと第２メタル層配線２Ｍとの重複箇所に抵抗変化型素子（図示の例ではＲ０、Ｒ２、Ｒ４）が介挿されている。また、奇数番目の活性領域ＡＣＴでは、第２の位置における第１メタル層配線１Ｍと第２メタル層配線２Ｍとの重複箇所に抵抗変化型素子（図示の例ではＲ１、Ｒ３）が介挿されている。

また、図１７において、上から偶数番目の活性領域ＡＣＴでは、第２の位置（活性領域ＡＣＴ）における第１メタル層配線１Ｍと第２メタル層配線２Ｍとの重複箇所において第２メタル層配線２Ｍ、第１メタル層配線１Ｍおよび活性領域ＡＣＴが接続されている。また、奇数番目の活性領域ＡＣＴでは、第１の位置における第１メタル層配線１Ｍと第２メタル層配線２Ｍとの重複箇所において第２メタル層配線２Ｍ、第１メタル層配線１Ｍおよび活性領域ＡＣＴが接続されている。

次に図１８〜図１９を参照し、抵抗変化型素子Ｒ０、Ｒ１、〜と、第１メタル層配線１Ｍと、第２メタル層配線２Ｍと、活性領域ＡＣＴとの接続関係について説明する。

図１９および図２０における左右方向は、図１７における上下方向と一致している。図１９において、トランジスタＴ０のゲートの左側の活性領域ＡＣＴは、図１７では、トランジスタＴ０のゲートの上隣にある。このトランジスタＴ０のゲートの上隣の活性領域ＡＣＴは、コンタクトホールＣＳ、第１メタル層配線１ＭおよびスルーホールＶ１を介して図１７の短絡用トランジスタＴ０のゲートを跨ぐ第２メタル層配線２Ｍの上端部分に接続されている。そして、この第２メタル層配線２Ｍの下端部分は、図１９に示すように、スルーホールＶ２を介して抵抗変化型素子Ｒ０のフリー層に接続される。この抵抗変化型素子Ｒ１のピン層は第１メタル層配線１Ｍの左端の上に載っている。この第１メタル層配線１Ｍは、図１７では上から２番目の第１メタル層配線１Ｍである。この第１メタル層配線１Ｍの右端は、図１８に示すように、コンタクトホールＣＳを介して図１７におけるトランジスタＴ０のゲートの下隣の活性領域ＡＣＴ（すなわち、図１７において上から２番目の活性領域ＡＣＴ）に接続される。このように抵抗変化型素子Ｒ０は、トランジスタＴ０に並列接続されている。

トランジスタＴ０のゲートの下隣の活性領域ＡＣＴ（図１７において上から２番目の活性領域ＡＣＴ）に接続された第１メタル層配線１Ｍの右端部分は、図１８に示すように、スルーホールＶ１を介して第２メタル層配線２Ｍに接続される。この第２メタル層配線２Ｍは、図１７において上から２番目の第２メタル層配線であり、図２０において最も左側に図示された第２メタル層配線２Ｍである。この第２メタル層配線２Ｍは、トランジスタＴ１のゲート電極を跨ぐ。そして、この第２メタル層配線２Ｍの端部は、図２０に示すように、スルーホールＶ２を介して抵抗変化型素子Ｒ１のフリー層に接続される。この抵抗変化型素子Ｒ１のピン層は第１メタル層配線１Ｍの右端の上に載っている。この第１メタル層配線１Ｍは、図１７では上から３番目の第１メタル層配線１Ｍである。この第１メタル層配線１Ｍの左端は、コンタクトホールＣＳを介して図１７におけるトランジスタＴ１のゲートの下隣の活性領域ＡＣＴに接続される。このように抵抗変化型素子Ｒ１は、トランジスタＴ１に並列接続されている。

以下同様であり、抵抗変化型素子Ｒ２、Ｒ３、〜は、トランジスタＴ２、Ｔ３、〜に各々並列接続されている。

以上のように、本実施形態では、複数のトランジスタの隣り合う２つのトランジスタ間でソースまたはドレインとなる活性領域ＡＣＴを共用することができ、かつ、複数の抵抗変化型素子を複数の活性領域に１個ずつ配置し、しかも、その配置位置を第１の位置、第２の位置、第１の位置、〜という具合に交互に変化させている。従って、小さなスペースに複数のトランジスタと複数の抵抗変化型素子をレイアウトすることができ、高精度で小面積のＤ／Ａ変換回路を実現することができる。

＜他の実施形態＞
以上、この発明の第１〜第４実施形態を説明したが、この発明には他にも実施形態が考えられる。例えば上記各実施形態では、抵抗変化型素子からなる分圧回路をＤ／Ａ変換回路としたが、Ｄ／Ａ変換回路の構成は分圧回路に限定されるものではない。例えば複数の抵抗変化型素子を直列接続した合成抵抗と、これに電流を流し込む定電流源とを設け、デジタル信号値に応じて、各抵抗変化型素子の抵抗値の高／低、短絡の有無を設定し、その際の合成抵抗の電圧降下をデジタル信号値に対応したアナログ信号として出力するようにしてもよい。

３０１，３１１……分圧回路、３０２，３０２Ａ，３１２……制御回路、Ｒｋ（ｋ＝０〜７）……抵抗変化型素子、ＳＷｋ（ｋ＝０〜８）……書き込みトランジスタ、ＳＧ０，ＳＧ１……読み出しトランジスタ、Ｔｋ（ｋ＝０〜７）……短絡用トランジスタ、１００……オペアンプ。

Claims (11)

1. 直列接続された複数の抵抗変化型素子と、
   読み出し電圧を発生する電源または書き込み電圧を発生する電源の一方を選択して前記直列接続された複数の抵抗変化型素子の両端に接続する電源スイッチ手段と、
   前記直列接続された複数の抵抗変化型素子の各々の両端を選択的に短絡する短絡手段と、
   前記短絡手段により書き込み対象である抵抗変化型素子以外の各抵抗変化型素子の両端を短絡し、前記電源スイッチ手段により前記書き込み電圧を発生する電源を選択して前記直列接続された複数の抵抗変化型素子の両端に接続し、書き込み対象であるデータに対応した極性の書き込み電圧を前記書き込み対象である抵抗変化型素子の両端に印加するデータ書き込み制御と、前記電源スイッチ手段により前記読み出し電圧を発生する電源を選択して前記直列接続された複数の抵抗変化型素子の両端に接続し、またはこれに加えて前記短絡手段により前記直列接続された複数の抵抗変化型素子における１または複数の抵抗変化型素子の両端を短絡するデータ読み出し制御を行う制御手段と
   を具備することを特徴とするＤ／Ａ変換回路。
2. 前記抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項１に記載のＤ／Ａ変換回路。
3. 前記制御手段は、各種のデジタル信号値に対応付けて前記直列接続された複数の抵抗変化型素子の抵抗の高／低、短絡の有無を定義したテーブルを具備し、前記データ書き込み制御において前記テーブルに基づいて前記書き込み対象とする抵抗変化型素子と当該抵抗変化型素子についての前記書き込み対象であるデータを決定し、前記データ読み出し制御において前記テーブルに基づいて前記短絡手段により短絡する抵抗変化型素子を決定することを特徴とする請求項１または２に記載のＤ／Ａ変換回路。
4. 前記制御手段は、変換対象とするデジタル信号値を所定方向に順次変化させつつ、前記データ書き込み制御と前記データ読み出し制御を交互に繰り返し、前記データ書き込み制御では、前記複数の抵抗変化型素子のうち、直前のデータ読み出し制御において短絡し、かつ、今回のデータ書き込み制御において抵抗値の高／低の設定を行う抵抗変化型素子と、前回のデータ書き込み制御と今回のデータ書き込み制御とで設定する抵抗値の高／低が異なる抵抗変化型素子を選択し、この選択した抵抗変化型素子についてのみ前記書き込み電圧の印加を行うことを特徴とする請求項３に記載のＤ／Ａ変換回路。
5. 前記制御手段は、前記複数の抵抗変化型素子の全部または一部である複数の抵抗変化型素子を書き込み対象とし、前記複数の抵抗変化型素子における書き込み対象でない抵抗変化型素子の両端を短絡し、前記直列接続された複数の抵抗変化型素子の両端に書き込み電圧を印加することにより前記書き込み対象に対するデータ書き込みを一括して行うことを特徴とする請求項１または２に記載のＤ／Ａ変換回路。
6. 直列接続された複数の抵抗変化型素子と、
   読み出し電圧を発生する電源を選択して前記直列接続された複数の抵抗変化型素子の両端に接続し、または書き込み電圧を発生する電源を選択して前記直列接続された複数の抵抗変化型素子のうち任意のものの両端に接続する電源スイッチ手段と、
   前記直列接続された複数の抵抗変化型素子の各々の両端を選択的に短絡する短絡手段と、
   前記短絡手段により書き込み対象である抵抗変化型素子以外の各抵抗変化型素子の両端を短絡し、前記電源スイッチ手段により前記書き込み電圧を発生する電源を前記書き込み対象である抵抗変化型素子の両端に接続し、前記書き込み対象である抵抗変化型素子に書き込み対象であるデータに対応した極性の書き込み電圧を印加するデータ書き込み制御と、前記電源スイッチ手段により前記読み出し電圧を発生する電源を選択して前記直列接続された複数の抵抗変化型素子の両端に接続し、またはこれに加えて前記短絡手段により前記直列接続された複数の抵抗変化型素子における１または複数の抵抗変化型素子の両端を短絡するデータ読み出し制御を行う制御手段と
   を具備することを特徴とするＤ／Ａ変換回路。
7. 前記抵抗変化型素子は、磁気トンネル接合素子または電界誘起巨大抵抗変化の発生する抵抗素子であることを特徴とする請求項６に記載のＤ／Ａ変換回路。
8. 前記制御手段は、各種のデジタル信号値に対応付けて前記直列接続された複数の抵抗変化型素子の抵抗の高／低、短絡の有無を定義したテーブルを具備し、前記データ書き込み制御において前記テーブルに基づいて前記書き込み対象とする抵抗変化型素子と当該抵抗変化型素子についての前記書き込み対象であるデータを決定し、前記データ読み出し制御において前記テーブルに基づいて前記短絡手段により短絡する抵抗変化型素子を決定することを特徴とする請求項６または７に記載のＤ／Ａ変換回路。
9. 前記制御手段は、変換対象とするデジタル信号値を所定方向に順次変化させつつ、前記データ書き込み制御と前記データ読み出し制御を交互に繰り返し、前記データ書き込み制御では、前記複数の抵抗変化型素子のうち、直前のデータ読み出し制御において短絡し、かつ、今回のデータ書き込み制御において抵抗値の高／低の設定を行う抵抗変化型素子と、前回のデータ書き込み制御と今回のデータ書き込み制御とで設定する抵抗値の高／低が異なる抵抗変化型素子を選択し、この選択した抵抗変化型素子についてのみ前記書き込み電圧の印加を行うことを特徴とする請求項８に記載のＤ／Ａ変換回路。
10. 前記制御手段は、前記複数の抵抗変化型素子の全部または一部である複数の抵抗変化型素子を書き込み対象とし、前記複数の抵抗変化型素子における書き込み対象でない抵抗変化型素子の両端を短絡し、前記直列接続された複数の抵抗変化型素子の両端に書き込み電圧を印加することにより前記書き込み対象に対するデータ書き込みを一括して行うことを特徴とする請求項６または７に記載のＤ／Ａ変換回路。
11. 各々トランジスタのソースまたはドレインとなる複数の拡散領域と、これら複数の拡散領域の各間を各々横切る複数のゲート電極とにより構成された、直列接続された複数のトランジスタと、
    前記複数のトランジスタの各々に並列接続され、かつ、互いに直列接続された複数の抵抗変化型素子を含む回路であって、
    前記複数の拡散領域の上方において前記ゲート電極に沿って延びる複数の第１メタル層配線と、
    前記複数のゲート電極の延在方向における第１の位置において、前記複数のゲート電極のうちの奇数番目の各ゲート電極を跨ぎ、各ゲート電極の両側の２本の第１メタル層配線と各々重なるものと、前記複数のゲート電極の延在方向における第２の位置において、前記複数のゲート電極のうちの偶数番目の各ゲート電極を跨ぎ、各ゲート電極の両側の２本の第１メタル層配線と各々重なるものとからなる複数の第２メタル層配線とを有し、
    前記複数の拡散領域における偶数番目の拡散領域では、前記第１の位置における第１メタル層配線と第２メタル層配線との重複箇所に前記抵抗変化型素子が介挿されるとともに、前記第２の位置における第１メタル層配線と第２メタル層配線との重複箇所において第２メタル層配線、第１メタル層配線および拡散領域が接続され、奇数番目の拡散領域では、前記第２の位置における第１メタル層配線と第２メタル層配線との重複箇所に前記抵抗変化型素子が介挿されるとともに、前記第１の位置における第１メタル層配線と第２メタル層配線との重複箇所において第２メタル層配線、第１メタル層配線および活性領域が接続された回路を含み、
    前記複数のトランジスタのＯＮ／ＯＦＦ制御および前記直列接続された複数の抵抗変化型素子に与える電圧の制御により前記複数の抵抗変化型素子の抵抗値の高／低の設定および短絡の有無の設定を行うことを特徴とするＤ／Ａ変換回路。

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