CN109671452B - 用于访问阻变元件阵列中的阻变元件的装置和方法 - Google Patents

用于访问阻变元件阵列中的阻变元件的装置和方法 Download PDF

Info

Publication number
CN109671452B
CN109671452B CN201811198925.6A CN201811198925A CN109671452B CN 109671452 B CN109671452 B CN 109671452B CN 201811198925 A CN201811198925 A CN 201811198925A CN 109671452 B CN109671452 B CN 109671452B
Authority
CN
China
Prior art keywords
resistive
voltage
resistance
current
elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811198925.6A
Other languages
English (en)
Other versions
CN109671452A (zh
Inventor
罗佳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nantero Inc
Original Assignee
Nantero Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantero Inc filed Critical Nantero Inc
Publication of CN109671452A publication Critical patent/CN109671452A/zh
Application granted granted Critical
Publication of CN109671452B publication Critical patent/CN109671452B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5614—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using conductive bridging RAM [CBRAM] or programming metallization cells [PMC]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5685—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using storage elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0011—RRAM elements whose operation depends upon chemical change comprising conductive bridging RAM [CBRAM] or programming metallization cells [PMCs]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/02—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change
    • G11C13/025—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using elements whose operation depends upon chemical change using fullerenes, e.g. C60, or nanotubes, e.g. carbon or silicon nanotubes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Power Engineering (AREA)
  • Nanotechnology (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了用于访问阻变元件阵列中的阻变元件以确定阻变元件的阻态的装置和方法。根据本发明的一些方面，所述装置和方法通过各种操作访问阻变元件阵列中的阻变元件。根据本发明的一些方面，所述装置和方法提供针对特定操作定制的电流量。根据本发明的一些方面，所述装置和方法通过调整针对特定操作定制的电流量来补偿阻变元件阵列的电路状态。

Description

用于访问阻变元件阵列中的阻变元件的装置和方法
相关案例的交叉引用
本申请涉及下列美国专利，这些专利分配给本申请的受让人，并且其全部内容通过引用纳入于此：
2005年11月15日申请的题为“Two-Terminal Nanotube Devices andSystems andMethods of Making Same”的美国专利7,781,862；
2009年11月13日申请的题为“Method for Resetting a Resistive
Change Memory Element”的美国专利8,000,127。
2010年9月1日申请的题为“A Method for Adjusting a Resistive
Change Element Using a Reference”的美国专利8,619,450。
2012年12月17日申请的题为“Carbon Based Nonvolatile Cross PointMemoryIncorporating Carbon Based Diode Select Devices and MOSFET
Select Devices for Memory and Logic Applications”的美国专利9,390,790。
2015年7月29日申请的题为“DDR Compatible Memory Circuit
Architecture for Resistive Change Element Arrays”的美国专利9,412,447。
2016年1月12日申请的题为“Resistive Change Element ArraysUsingResistive Reference Elements”的美国专利9,666,272。
2016年3月24日申请的题为“1-R Resistive Change Element Arrays
Using Resistive Reference Elements”的美国专利9,715,927。
本申请涉及如下美国专利申请，该专利申请分配给本申请的受让人，并且其全部内容通过引用纳入于此：
2016年4月22日申请的题为“Methods for Enhanced State RetentionWithin aResistive Change Cel”的美国专利申请15/136,414。
背景技术
技术领域
本发明涉及阻变元件阵列，并且涉及用于访问这种阵列中的阻变元件的装置和方法。
相关技术的讨论
贯穿本说明书的关于文献的任何讨论不应该以任何方式被认为是承认此文献是广泛已知或形成本领域公知常识的一部分。
通常被本领域技术人员称为电阻RAMs的阻变装置和阵列在半导体行业中已被公众所知。这样的装置和阵列例如包括但不限于相变存储器、固体电解质存储器、金属氧化物电阻存储器、和诸如
Figure GDA0004059545700000021
的碳纳米管存储器。
阻变装置和阵列通过调节阻变元件来存储信息，一般包括可以在多个非易失性阻态之间调节的某些材料，非易失性阻态响应于在两个或更多个阻态之间在每个单独阵列单元内部施加的某些刺激。例如，阻变元件单元内部每个阻态可以对应于一个可以通过装置或阵列内部的支持电路进行编程和回读的数据值。
例如，阻变元件可以排布为在两个阻态之间切换：低阻态(其可以对应于逻辑“1”)和高阻态(其可以对应于逻辑“0”)。以此方式，阻变元件可用于存储1个二进制数字(位)的数据。
或者，又例如阻变元件可以排布为在四个阻态之间切换，以便存储2位的数据。或者，阻变元件也可以排布为在八个阻态之间切换，以便存储3位的数据。或者，阻变元件还可以排布为在2n个阻态之间切换，以便存储n位的数据。
在现有技术中，对于更高速且更低功率操作的存储器装置和阵列的需求日益增长。另外，在现有技术的范围内，对于错误操作减少的存储器装置和阵列的需求日益增长。
发明内容
本公开提供一种包括阻变元件阵列的装置，其中阻变元件阵列包括多条位线、多条字线和多个阻变元件，其中每个阻变元件具有第一端子和第二端子，每个阻变元件的第一端子电连接至多条位线中的一条位线，并且每个阻变元件的第二端子电连接至多条字线中的一条字线。该装置还包括：多个电阻基准元件，其中每个电阻基准元件具有第一端子和第二端子，每个电阻基准元件的第一端子电连接至多条位线中的一条位线，且每个电阻基准元件的第二端子电连接至多条字线中的一条字线；电连接至多个阻变元件和多个电阻基准元件的电路，该电路被配置为基于由流过电路和多个电阻基准元件之间的电流所选择的电阻，来吸入用于使多个阻变元件中的至少一个阻变元件进行操作的电流量；以及电连接至阻变元件阵列的多个读出装置。
根据本公开的另一方面，所述电阻选自多个电阻基准元件中的电阻基准元件的电阻。
根据本公开的另一方面，所述电阻选自比所述多个电阻基准元件中的电阻基准元件的多个不同电阻要多的多个不同电阻。此外，多个不同电阻的数量是3个，并且所述多个电阻基准元件中的电阻基准元件的多个不同电阻的数量是2个。
根据本公开的另一方面，所述多个电阻基准元件包括多个低电阻基准元件和多个高电阻基准元件，并且所述多个低电阻基准元件的电阻小于所述多个高电阻基准元件的电阻。
根据本公开的另一方面，所述多个电阻基准元件包括多个低电阻基准元件、多个中电阻基准元件和多个高电阻基准元件，并且所述多个低电阻基准元件的电阻小于多个中电阻基准元件的电阻，多个中电阻基准元件的电阻小于多个高电阻基准元件的电阻。
根据本公开的另一方面，所述电路还被配置为接收至少一个控制信号，并基于所述至少一个控制信号调整所述电路与所述多个电阻基准元件之间的电流。
根据本公开的另一方面，所述电路还被配置为调节用于使至少一个阻变元件进行操作的电流量，以补偿所述阻变元件阵列的电路状态。
根据本公开的另一方面，多个阻变元件中的阻变元件选自由双端纳米管开关元件、相变存储元件、金属氧化物存储元件和导电桥存储元件构成的组。
根据本公开的另一方面，多个电阻基准元件中的电阻基准元件选自由双端纳米管开关元件、相变存储元件、金属氧化物存储元件和导电桥存储元件构成的组。
根据本公开的另一方面，该装置包括多个放大器，其电连接在阻变元件阵列和多个读出装置之间，使得多个放大器电连接至阻变元件阵列，且多个读出装置电连接至多个放大器。
根据本公开的另一方面，多个电阻基准元件位于阻变元件阵列中。
本公开提供一种包括阻变元件阵列的装置，其中阻变元件阵列包括多条位线、多条字线和多个阻变元件，其中每个阻变元件具有第一端子和第二端子，每个阻变元件的第一端子电连接至多条位线中的一条位线，并且每个阻变元件的第二端子电连接至多条字线中的一条字线。该装置还包括：多个电阻基准元件，其中每个电阻基准元件具有第一端子和第二端子，每个电阻基准元件的第一端子电连接至多条位线中的一条位线,且每个电阻基准元件的第二端子电连接至多条字线中的一条字线；电连接至多个阻变元件和多个电阻基准元件的电路，该电路被配置为基于由流过电路和多个电阻基准元件之间的电流所选择的电阻，源出用于使多个阻变元件中的至少一个阻变元件进行操作的电流量；以及电连接至阻变元件阵列的多个读出装置。
根据本公开的另一方面，所述电阻选自多个电阻基准元件中的电阻基准元件的电阻。
根据本公开的另一方面，所述电阻选自比多个电阻基准元件中的电阻基准元件的多个不同电阻要多的多个不同电阻。此外，多个不同电阻的数量是3个，并且所述多个电阻基准元件中的电阻基准元件的多个不同电阻的数量是2个。
根据本公开的另一方面，多个电阻基准元件包括多个低电阻基准元件和多个高电阻基准元件，并且多个低电阻基准元件的电阻小于多个高电阻基准元件的电阻。
根据本公开的另一方面，多个电阻基准元件包括多个低电阻基准元件、多个中电阻基准元件和多个高电阻基准元件，并且多个低电阻基准元件的电阻小于多个中电阻基准元件的电阻，多个中电阻基准元件的电阻小于多个高电阻基准元件的电阻。
根据本公开的另一方面，所述电路还被配置为接收至少一个控制信号，并基于所述至少一个控制信号调整所述电路与所述多个电阻基准元件之间的电流。
根据本公开的另一方面，所述电路还被配置为调节用于使至少一个阻变元件进行操作的电流量，以补偿所述阻变元件阵列的电路状态。
根据本公开的另一方面，多个阻变元件中的阻变元件选自由双端纳米管开关元件、相变存储元件、金属氧化物存储元件和导电桥存储元件构成的组。
根据本公开的另一方面，多个电阻基准元件中的电阻基准元件选自由双端纳米管开关元件、相变存储元件、金属氧化物存储元件和导电桥存储元件构成的组。
根据本公开的另一方面，该装置还包括多个放大器，其电连接在阻变元件阵列和多个读出装置之间，使得多个放大器电连接至阻变元件阵列，且多个读出装置电连接至多个放大器。
根据本公开的另一方面，多个电阻基准元件位于阻变元件阵列中。
本公开提供了一种用于访问阻变元件阵列中的至少一个阻变元件的方法，该方法包括以下步骤：从阻变元件阵列的多个阻变元件中选择至少一个阻变元件，其中每个阻变元件电连接至阻变元件阵列中的多条位线中的一条位线和阻变元件阵列中的多条字线中的一条字线；选择用于使至少一个阻变元件进行操作的电阻；基于用于进行所述操作的电阻为所述操作提供电流量；并基于至少一个阻变元件的电阻和用于进行所述操作的电阻来确定至少一个阻变元件的阻态。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，用于进行所述操作的电阻是电阻基准元件的电阻。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，用于进行所述操作的电阻是阻变元件阵列中的电阻基准元件的电阻。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，用于进行所述操作的电阻选自多个电阻基准元件中的电阻基准元件的电阻。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，用于进行所述操作的电阻选自所述阻变元件阵列中的多个电阻基准元件中的电阻基准元件的电阻。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，用于进行所述操作的电阻选自比多个电阻基准元件中的电阻基准元件的多个不同电阻要多的多个不同电阻。此外，多个不同电阻的数量是3个，并且所述多个电阻基准元件中的电阻基准元件的多个不同电阻的数量是2个。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，用于进行所述操作的电阻选自比阻变元件阵列中的多个电阻基准元件在的电阻基准元件的多个不同电阻要多的多个不同电阻。此外，多个不同电阻的数量是3个，并且所述多个电阻基准元件中的电阻基准元件的多个不同电阻的数量是2个。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，基于用于进行所述操作的电阻为所述操作提供电流量是响应于用于使至少一个阻变元件进行操作而选择电阻的动作。
根据本公开的另一方面，用于访问阻变元件阵列中的至少一个阻变元件的方法中，还包括调整用于进行所述操作的电流量以补偿阻变元件阵列的电路状态的步骤。
根据本公开的另一方面，用于访问阻变元件阵列中的至少一个阻变元件的方法中，还包括在从阻变元件阵列的多个阻变元件中选择至少一个阻变元件之前，将多条位线和多条字线初始化为0伏的步骤。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，所述操作是读取操作，当至少一个阻变元件的电阻小于或等于用于进行读取操作的电阻时，该至少一个阻变元件的阻态被确定为低阻态，当至少一个阻变元件的电阻大于用于进行读取操作的电阻时，该至少一个阻变元件的阻态被确定为高阻态。此外，低阻状对应于逻辑1，高阻状对应于逻辑0。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，所述操作是读取操作，当至少一个阻变元件的电阻小于用于进行读取操作的电阻时，该至少一个阻变元件的阻态被确定为低阻态，当至少一个阻变元件的电阻等于或大于用于进行读取操作的电阻时，该至少一个阻变元件的阻态被确定为高阻态。此外，低阻状对应于逻辑1，高阻状对应于逻辑0。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，所述操作是置位验证操作，当至少一个阻变元件的电阻小于或等于用于进行置位验证操作的电阻时，该至少一个阻变元件的电阻状态被确定为低阻态，当至少一个阻变元件的电阻大于用于进行置位验证操作的电阻时，该至少一个阻变元件的电阻状态被确定为低阻态之外的阻态。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，所述操作是置位验证操作，当至少一个阻变元件的电阻小于用于进行置位验证操作的电阻时，该至少一个阻变元件的电阻状态被确定为低阻态，当至少一个阻变元件的电阻等于或大于用于进行置位验证操作的电阻时，该至少一个阻变元件的电阻状态被确定为低阻态之外的阻态。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，所述操作是重置验证操作，当至少一个阻变元件的电阻大于用于进行重置验证操作的电阻时，该至少一个阻变元件的电阻状态被确定为高阻态，当至少一个阻变元件的电阻等于或小于用于进行重置验证操作的电阻时，该至少一个阻变元件的电阻状态被确定为高阻态之外的阻态。
根据本公开的另一方面，在用于访问阻变元件阵列中的至少一个阻变元件的方法中，所述操作是重置验证操作，当至少一个阻变元件的电阻大于或等于用于进行重置验证操作的电阻时，该至少一个阻变元件的电阻状态被确定为高阻态，当至少一个阻变元件的电阻小于用于进行重置验证操作的电阻时，该至少一个阻变元件的电阻状态被确定为高阻态之外的阻态。
从以下结合附图提供的描述中，本公开的其他特征和优点将变得显而易见。
附图说明
图1示出了1-R阻变元件单元阵列的示例性架构的简化示意图。
图2A示出了通过使用电阻基准元件的电阻以源出一定电流量从而访问阻变元件阵列中的至少一个阻变元件的示例性架构的简化示意图。
图2B示出了图2A还包括用于增加小信号的放大器时的示例性架构的简化示意图。
图2C示出了图2A还包括用于减小电流变化的电阻器时的示例性架构的简化示意图。
图2D示出了图2A还包括用于增加小信号的放大器和用于减小电流变化的电阻器时的示例性架构的简化示意图。
图2E示出了通过使用电阻基准元件的电阻来吸入一定电流量从而访问阻变元件阵列中的至少一个阻变元件的示例性架构的简化示意图。
图2F示出了图2E还包括用于增加小信号的放大器时的示例性架构的简化示意图。
图2G示出了图2E还包括用于减小电流变化的电阻器时的示例性架构的简化示意图。
图2H示出了图2E还包括用于增加小信号的放大器和用于减小电流变化的电阻器时的示例性架构的简化示意图。
图2I示出了图2E还包括反相器时的示例性架构的简化示意图。
图3A示出了图2A的示例性架构在读取操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
图3B示出了图2A的示例性架构在置位验证操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
FIG.图3C示出了图2A的示例性架构在重置验证操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
图3D示出了图2E的示例性架构在读取操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
图3E示出了图2E的示例性架构在置位验证操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
图3F示出了图2E的示例性架构在重置验证操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
图4示出了用于访问阻变元件阵列中的至少一个阻变元件的方法的流程图。
图5A示出了通过使用基于电阻基准元件的电阻的电阻以源出一定电流量从而访问阻变元件阵列中的至少一个阻变元件的示例性架构的简化示意图。
图5B示出了图5A包括用于增加小信号的放大器时的示例性架构的简化示意图。
图5C示出了图5A还包括用于减小电流变化的电阻器时的示例性架构的简化示意图。
图5D示出了图5A还包括用于增加小信号的放大器和用于减小电流变化的电阻器时的示例性架构的简化示意图。
图5E示出了通过使用基于电阻基准元件的电阻的电阻来吸入一定电流量从而访问阻变元件阵列中的至少一个阻变元件的示例性架构的简化示意图。
图5F示出了图5E还包括用于增加小信号的放大器时的示例性架构的简化示意图。
图5G示出了图5E还包括用于减小电流变化的电阻器时的示例性架构的简化示意图。
图5H示出了图5E还包括用于增加小信号的放大器和用于减小电流变化的电阻器时的示例性架构的简化示意图。
图5I示出了图5E还包括反相器时的示例性架构的简化示意图。
图6A示出了图5A的示例性架构在读取操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
图6B示出了图5A的示例性架构在置位验证操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
图6C示出了图5A的示例性架构在重置验证操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
图6D示出了图5E的示例性架构在读取操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
图6E示出了图5E的示例性架构在置位验证操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
图6F示出了图5E的示例性架构在重置验证操作期间的电流流动简化示意图，其中示出了阻变元件阵列的简化版本以便更详细地示出电流。
具体实施方式
本公开提供了用于访问阻变元件阵列中的阻变元件以确定阻变元件的阻态的装置和方法。本公开的装置和方法通过各种操作来访问阻变元件，例如读取操作、置位验证操作、重置验证操作、测试操作和其他类型的操作。针对一特定操作，选择阻变元件阵列中的至少一个阻变元件，选择用于进行该特定操作的电阻，提供用于进行该特定操作的电流量，并确定至少一个阻变元件的阻态。用于进行该特定操作的电阻选自与至少一个阻变元件位于同一阻变元件阵列中的电阻基准元件的电阻，或者选自使用与至少一个阻变元件位于同一阻变元件阵列中的电阻基准元件所产生的多个电阻。用于进行特定操作的电流量基于用于进行特定操作的电阻。此外，通过调节为进行特定操作而提供的电流量来补偿阻变元件阵列的电路状态。为进行特定操作而提供定制的电流量可以允许使用较低电压、较低电流，可以提高特定操作的速度，并且可以在确定阻变元件的阻态时减少误差。另外，调整为进行特定操作而定制的电流量以补偿阻变元件阵列的电路状态可以允许使用较低电压、较低电流，可以提高特定操作的速度，并且可以在确定阻变元件的阻态时减少误差。
可编程为两个非易失性阻态的阻变元件的读取操作是用于确定阻变元件是低阻态(通常对应于逻辑1，置位状态)还是高阻态(通常对应于逻辑0，重置状态)的操作。另外，读取操作被用来描述在不显著改变阻态的情况下确定阻变元件的阻态的操作。可编程为两个非易失性阻态的阻变元件的置位验证操作是用于确定阻变元件是低阻态(通常对应于逻辑1，置位状态)还是低阻态之外的阻态的操作。置位验证操作需要阻变元件的电阻与用来确定阻变元件为低阻态的低阻态模型电阻之间的对应关系比阻变元件的电阻与进行读取操作时用来确定阻变元件为低阻态的低阻态模型电阻之间的对应关系更加紧密。另外，置位验证操作还用来描述如下操作：即，确定至少一个阻变元件的阻态是否是低阻态而不显著改变阻态。可编程为两个非易失性阻态的阻变元件的重置验证操作是确定阻变元件是高阻态(通常对应于逻辑0，重置状态)还是高阻态之外的阻态的操作。重置验证操作需要阻变元件的电阻与用来确定阻变元件为高阻态的高阻态模型电阻之间的对应关系比阻变元件的电阻与进行读取操作时用来确定阻变元件为高阻态的高阻态模型电阻之间的对应关系更加紧密。另外，重置验证操作也用于描述如下操作：即，确定至少一个阻变元件的阻态是否是高阻态而不显著改变阻态。
在本公开内容中，提供电流是用来描述流到某点的电流和从某点流出的电流。向某点提供电流也可以称为源出电流，从某点提供电流也可以称为吸入电流，因为源出电流和吸入电流表示出了相对于某点的电流方向。术语连接、耦合、电连接、电耦合和电通信在本公开中可互换使用，并且这些术语指的是允许电信号直接或间接地从一个组件流到另一个组件的连接。电信号从一个组件直接流到另一个组件并不排除经由不产生电能的无源装置的情况，例如电阻器、电容器和电感器。电信号从一个组件间接流到另一个部件并不排除经由诸如晶体管之类的有源装置或通过电磁感应产生电信号流的情况。另外，术语端子、触点和导体在本公开中可互换使用。此外，术语位线和字线不限于下文所述的阵列线，术语位线和字线还可以用于指代与下文所述不同的阵列线。
阻变元件单元通过在单元内使用阻变元件来存储信息。响应于电刺激，该阻变元件可以在至少两个非易失性阻态之间进行调节。典型地使用两个阻态：低阻态(一般对应于逻辑1，置位状态)和高阻态(一般对应于逻辑0，重置状态)。在此方式中，阻变元件单元内的阻变元件的电阻值可以用于存储1位信息(例如，用作为1位存储器元件)。根据本公开的其他方面，使用多于两个的阻态，其允许单个单元存储多于1位的信息。例如，阻变元件单元可以在四个非易失性阻态之间调节其阻变元件，允许在单个单元中存储2位信息。
以此方式，阻变元件(和其阵列)适合用作为电子装置(例如但不限于手机、数码相机、固态硬盘和计算机)内存储数字数据(以阻态存储逻辑值)的非易失性存储器装置。但阻变元件的使用不限于存储器应用。例如，阻变元件(及其阵列)也适合用作为开关、可重新编程的熔丝和反熔丝。实际上，本公开教导的阻变元件阵列以及高级架构也可用在逻辑装置内或模拟电路内。
通常，通过在元件上施加电刺激，在不同的阻态之间调节(编程)阻变元件。例如，可以在阻变元件上施加特定电压、电流和脉冲宽度的一个或多个编程脉冲(根据特定应用的需要)，以将阻变元件的电阻从初始电阻调节到新的期望的电阻。在上面的例子中，可以在阻变元件上施加特定电压、电流和脉冲宽度的另一个或多个编程脉冲(根据特定应用的需要)，以将阻变元件调整回初始电阻、或者根据具体应用调整为第三电阻。此外，如美国专利申请15/136,414所述，可以在阻变元件上施加脉冲序列以调节阻变元件的电阻。
参照图1，示出了阻变元件阵列100的示例性架构的简化示意图。阻变元件阵列100包括多个阻变元件单元CELL00-CELLxy，并且每个阻变元件单元包括通过两条阵列线(位线和字线)访问的阻变元件SW00-SWxy，并且不包括原位选择装置和其他限流元件。阻变元件单元CELL00-CELLxy被称为1-R阻变元件单元或nR阻变元件单元，因为阻变元件单元包括阻变元件并且不包括原位选择装置和其他限流元件。另外，阻变元件阵列100可以被称为nR阻变元件阵列上的1-R阻变元件阵列，因为阻变元件阵列100包括阻变元件单元，其包括阻变元件并且不包括原位选择装置和其他限流元件。
阻变元件SW00-SWxy可以是双端纳米管开关元件、相变存储元件、金属氧化物存储元件或导电桥存储元件以及其他材料和设计。阻变元件SW00-SWxy可以由多种材料形成，例如但不限于金属氧化物、固体电解质、相变材料诸如硫属化物玻璃、石墨烯纤维和碳纳米管纤维。例如，Bertin等的美国专利7,781,862公开了包括第一和第二导电端子和纳米管纤维制品的双端子纳米管开关装置。Bertin给出了用于在多个非易失性阻态之间调整纳米管纤维制品的电阻率的方法。在至少一个实施例中，对第一和第二导电元件中的至少一个施加电刺激，以便使电流通过纳米管纤维层。通过将此电刺激仔细控制在某组预先确定的参数(如Bertin在美国专利7,781,862所描述的)内，纳米管制品的电阻率可以在相对高的阻态和相对低的阻态之间重复地切换。在某些实施例中，这些高阻态和低阻态可以用于存储1位信息。
虽然本公开内的阻变元件单元和阻变元件的一些示例具体参考了基于碳纳米管的阻变元件单元和阻变元件，但是本公开的装置和方法不限于此。实际上，本领域技术人员清楚本公开的装置和方法适用于任何类型的阻变元件单元或阻变元件(例如但不限于相变和金属氧化物)。
每个阻变元件SW00-SWxy可编程为低阻态和高阻态，其中，低阻态的电阻例如约1MΩ(通常对应于逻辑'1'，置位状态)，高阻态的电阻例如约10MΩ(通常对应于逻辑'0'，重置状态)。每个阻变元件SW00-SWxy具有第一端子和第二端子。阻变元件SW00-SWxy的第一端子电连接至位线BL(0)-BL(x)，且阻变元件SW00-SWxy的第二端子电连接至字线WL(0)-WL(y)。阻变元件阵列100利用为了进行读取、验证、测试或编程所选择的阻变元件单元而要求的足够的电刺激来驱动位线BL(0)-BL(x)上的电压和字线WL(0)-WL(y)上的电压，从而可以寻址阵列内的各个阻变元件单元，同时防止阵列中的其他单元受到将改变其存储的阻态的任何电刺激。
如上所述，图1中详细描述的阵列架构100提供了一种电路结构，该电路结构要求每个单元仅响应两条单独的阵列线。此外，图1中详细描述的阵列架构100不要求每个阻变元件具有原位选择装置或其他限流装置，因此，阵列架构100允许双极操作(即，读取、验证、测试或编程电流可以从字线流到位线或从位线流到字线，满足特定应用或特定阻变元件技术的需要)。Bertin等人的美国专利9,390,790给出了这种阻变元件阵列的架构，并描述了用于编程和读取这种阵列内的单元的一些方法。
图1中详细描述(并且在Bertin等人的美国专利9,390,790中讨论)的该1-R阻变元件阵列架构100对于某些应用的电路架构和布局作出了进一步显著改进和简化。例如，阵列架构100内的单元尺寸的缩放仅受阻变元件本身的物理尺寸要求限制。此外，由于每个阻变元件单元仅包括一个装置(阻变元件本身)和两个互连(位线电连接至阻变元件的第一端子且字线电连接至阻变元件的第二端子)，阻变元件阵列的复杂性显著降低，对于某些应用在易于制造、成本、缩放能力的增加和电路集成方面提供了许多益处。这样，图1中详细描述的简化阵列架构100(或类似的变形，例如，图2A-2I，3A-3F，5A-5I和6A-6F中所示的阵列结构)是非常可取的，因为现有技术对于更高密度的阻变元件阵列的需求在持续增长。
参照图2A，示出了通过使用电阻基准元件的电阻以源出一定电流量从而访问阻变元件阵列中的至少一个阻变元件的示例性架构的简化示意图。示例性架构可操作用来从低电阻基准元件的低电阻、中电阻基准元件的中电阻和高电阻基准元件的高电阻中进行选择，并且如下文所述地为置位验证操作选择低电阻，为读取操作选择中电阻，为重置验证操作选择高电阻。另外，示例性架构可以通过在示例性架构中设置具有不同电阻的附加电阻基准元件来从附加电阻中进行选择。如图2A所示，示例性架构包括阻变元件阵列200、用于源出可调节电流的电路202以及多个读出装置260,262。然而，示例性架构不限于图2A且示例性架构可包括图2A中未示出的附加组件，例如电阻器、放大器和反相器，并且可以省略图2A中所示的组件，例如读出放大器。此外，示例性架构不限于图2B-2D，示例性架构可以包括图2B-2D中未示出的附加组件且可以省略图2B-2D中所示的组件。
阻变元件阵列200包括多个阻变元件单元CELL00-CELLxy，并且每个阻变元件单元包括通过两条阵列线(位线和字线)访问的阻变元件SW00-SWxy，并且不包括原位选择装置或其他限流元件。阻变元件阵列200还包括：多个低电阻基准元件RL00-RL0y，每个低电阻基准元件通过两条阵列线(一条位线和一条字线)访问；多个中电阻基准元件RI00-RI0y，每个中电阻基准元件通过两条阵列线(一条位线和一条字线)访问；以及多个高电阻基准元件RH00-RH0y，每个高电阻基准元件通过两条阵列线(一条位线和一条字线)访问。或者，多个低电阻基准元件RL00-RL0y、多个中电阻基准元件RI00-RI0y和多个高电阻基准元件RH00-RH0y中的至少一方可以位于阻变元件阵列200的外部。
阻变元件单元CELL00-CELLxy被称为1-R阻变元件单元或nR阻变元件单元，因为阻变元件单元CELL00-CELLxy包括阻变元件并且不包括原位选择装置或其他限流元件。阻变元件单元CELL00-CELLxy可以具有与上文关于图1所讨论的阻变元件阵列100中的阻变元件单元CELL00-CELLxy相同或相似的结构。另外，阻变元件阵列200可以被称为1-R阻变元件阵列或nR阻变元件阵列，因为阻变元件阵列200包括阻变元件单元，而阻变元件单元包括阻变元件并且不包括原位选择装置或其他限流元件。
低电阻基准元件RL00-RL0y、中电阻基准元件RI00-RI0y、高电阻基准元件RH00-RH0y和阻变元件SW00-SWxy都设置在阻变元件阵列200中会使低电阻基准元件RL00-RL0y、中电阻基准元件RI00-RI0y、高电阻基准元件RH00-RH0y和阻变元件SW00-SWxy面临基本相同的电路状态，例如温度、阵列线电容和阻抗、未选择单元的电阻以及阵列内的泄漏路径。将低电阻基准元件RL00-RL0y、中电阻基准元件RI00-RI0y、高电阻基准元件RH00-RH0y和阻变元件SW00-Swxy都设置在阻变元件阵列200中可以减小阻变元件阵列200的电路状态的影响，因为低电阻基准元件RL00-RL0y、中电阻基准元件RI00-RI0y、高电阻基准元件RH00-RH0y和阻变元件SW00-SWxy都面临基本相同的电路状态。另外，以相同材料构造低电阻基准元件RL00-RL0y、中电阻基准元件RI00-RI0y、高电阻基准元件RH00-RH0y和阻变元件SW00-SWxy可以减小电气特性变化的影响，该电气特性变化由低电阻基准元件RL00-RL0y、中电阻基准元件RI00-RI0y、高电阻基准元件RH00-RH0y和阻变元件SW00-SWxy以不同材料构造而引起。
如上文所述，阻变元件SW00-SWxy可以是双端纳米管开关元件、相变存储元件、金属氧化物存储元件或导电桥存储元件以及其他材料和设计。阻变元件SW00-SWxy可以由多种材料形成，例如但不限于金属氧化物、固体电解质、相变材料诸如硫属化物玻璃、石墨烯纤维和碳纳米管纤维。阻变元件SW00-SWxy可编程为低阻态和高阻态，其中，低阻态的电阻例如约1MΩ(通常对应于逻辑'1'，置位状态)，以及高阻态的电阻例如约10MΩ(通常对应于逻辑'0'，重置状态)。
低电阻基准元件RL00-RL0y可以是电阻器、双端纳米管开关元件、相变存储元件、金属氧化物存储元件或导电桥存储元件以及其他材料和设计。低电阻基准元件RL00-RL0y可以由多种材料形成，例如但不限于金属氧化物、固体电解质、相变材料诸如硫属化物玻璃、石墨烯纤维和碳纳米管纤维。低电阻基准元件RL00-RL0y的电阻是由电路设计者选择的设计变量。低电阻基准元件RL00-RL0y的电阻设定了与置位验证操作期间的低阻态对应的电阻值的上边界。电路设计者通常选择低电阻基准元件RL00-RL0y的电阻大于阻变元件SW00-SWxy的低阻态模型电阻，使得阻变元件SW00-Swxy的电阻能够大于低阻态模型电阻并且阻变元件SW00-Swxy在置位验证操作期间能够被确定为低阻态。
例如，当阻变元件SW00-SWxy的低阻态模型电阻为1MΩ时，电路设计者可以选择低电阻基准元件RL00-RL0y的电阻为2MΩ，因此，在置位验证操作期间，电阻小于或等于约2MΩ的阻变元件被确定为低阻态。这里注意，电路设计者通常选择低电阻基准元件RL00-RL0y的电阻大于阻变元件SW00-SWxy的低阻态模型电阻并且小于中电阻基准元件RI00-RI0y的电阻。还应注意，低电阻基准元件RL00-RL0y不限于具有大致相同的电阻。例如，更靠近用于源出可调节电流的电路202的低电阻基准元件的电阻可以大于远离用于源出可调节电流的电路202的低电阻基准元件的电阻。
中电阻基准元件RI00-RI0y可以是电阻器、双端纳米管开关元件、相变存储元件、金属氧化物存储元件或导电桥存储元件以及其他材料和设计。中电阻基准元件RI00-RI0y可以由多种材料形成，例如但不限于金属氧化物、固体电解质、相变材料诸如硫属化物玻璃、石墨烯纤维和碳纳米管纤维。中电阻基准元件RI00-RI0y的电阻是由电路设计者选择的设计变量。中电阻基准元件RI00-RI0y的电阻设定了与读取操作期间的低阻态对应的电阻值的边界和与读取操作期间的高阻态对应的电阻值的边界。电路设计者通常选择中电阻基准元件RI00-RI0y的电阻大于低电阻基准元件RL00-RL0y的电阻并且小于高电阻基准元件RH00-RH0y的电阻。
例如，当阻变元件SW00-SWxy的低阻态模型电阻为1MΩ并且阻变元件SW00-SWxy的高阻态模型电阻为10MΩ时，电路设计者可以选择中电阻基准元件RI00-RI0y的电阻为5.5MΩ，因此，电阻小于或等于约5.5MΩ的阻变元件在读取操作期间被确定为低阻态，并且电阻大于约5.5MΩ的阻变元件SW00-SWxy在读取操作期间被确定为高阻态。中电阻基准元件RI00-RI0y的电阻不限于是阻变元件SW00-SWxy的低阻态模型电阻与阻变元件SW00-SWxy的高阻态模型电阻之间的精确中点处的电阻，中电阻基准元件RI00-RI0y的电阻可以是低电阻基准元件RL00-RL0y的电阻与高电阻基准元件RH00-RH0y的电阻之间的任何电阻。应注意中电阻基准元件RI00-RI0y不限于具有大致相同的电阻。例如，更靠近用于源出可调节电流的电路202的中电阻基准元件的电阻可以大于远离用于源出可调节电流的电路202的中电阻基准元件的电阻。
高电阻基准元件RH00-RH0y可以是电阻器、双端纳米管开关元件、相变存储元件、金属氧化物存储元件或导电桥存储元件以及其他材料和设计。高电阻基准元件RH00-RH0y可以由多种材料形成，例如但不限于金属氧化物、固体电解质、相变材料诸如硫属化物玻璃、石墨烯纤维和碳纳米管纤维。高电阻基准元件RH00-RH0y的电阻是由电路设计者选择的设计变量。高电阻基准元件RH00-RH0y的电阻设定了用于确定与重置验证操作期间的高阻态对应的电阻值的下边界。电路设计者通常选择高电阻基准元件RH00-RH0y的电阻小于阻变元件SW00-SWxy的高阻态模型电阻，使得阻变元件SW00-Swxy的电阻能够小于高阻态模型电阻，且阻变元件SW00-Swxy能够在重置验证操作期间被确定为高阻态。
例如，当阻变元件SW00-SWxy的高阻态模型电阻为10MΩ时，电路设计者可以选择高电阻基准元件RL00-RL0y的电阻为9MΩ，因此，在重置验证操作期间，电阻大于约9MΩ的阻变元件被确定为高阻态。注意，电路设计者通常选择高电阻基准元件RH00-RH0y的电阻大于中电阻基准元件RI00-RI0y的电阻并且小于阻变元件SW00-SWxy的高阻态模型电阻。还应注意，高电阻基准元件RH00-RH0y不限于具有大致相同的电阻。例如，更靠近用于源出可调节电流的电路202的高电阻基准元件的电阻可以大于远离用于源出可调节电流的电路202的高电阻基准元件的电阻。
另外，选择低电阻基准元件RL00-RL0y的电阻小于中电阻基准元件RI00-RI0y的电阻且选择高电阻基准元件RH00-RH0y的电阻大于中电阻基准元件RI00-RI0y的电阻，从而在与置位验证操作期间的低阻态对应的电阻值和与重置验证操作期间的高阻态对应的电阻值之间设置了缓冲器。具有该缓冲器中的电阻的阻变元件在读取操作期间被确定为低阻态或在读取操作期间被确定为高阻态。然而，具有该缓冲器中的电阻的阻变元件在置位验证期间会被确定为低阻态之外的阻态，或者在重置验证操作期间被确定为高阻态之外的阻态。因此，当低电阻基准元件RL00-RL0y的电阻小于中电阻基准元件RI00-RI0y的电阻时，置位验证操作需要阻变元件SW00-SWxy的电阻与低阻态模型电阻之间的对应关系比读取操作时更加紧密，并且当高电阻基准元件RH00-RH0y的电阻大于中电阻基准元件RI00-RI0y的电阻时，重置验证操作需要阻变元件SW00-SWxy的电阻和高阻态模型电阻之间对应关系比读取操作时更加紧密。
例如，当低电阻基准元件RL00-RL0y的电阻为2MΩ，中电阻基准元件RI00-RI0y的电阻为5.5MΩ，高电阻基准元件RH00-RH0y的电阻为9MΩ时，低电阻基准元件RL00-RL0y和高电阻基准元件RH00-RH0y在约2MΩ和约9MΩ之间构造出一个缓冲器。在上面的例子中，电阻约2MΩ至约5.5MΩ的阻变元件在读取操作期间被确定为低阻态，而在置位验证操作期间被确定为低阻态之外的阻态，电阻约5.5MΩ至约9MΩ的阻变元件在读取操作期间被确定为高阻态，而在重置验证操作期间被确定为高阻态之外的阻态。电路设计者可以通过调节低电阻基准元件RL00-RL0y的电阻和高电阻基准元件RH00-RH0y的电阻来调节缓冲器。注意，低电阻基准元件RL00-RL0y的电阻和高电阻基准元件RH00-RH0y的电阻各自与中阻变元件RI00-RI0y的电阻的差不需要相等。例如，低电阻基准元件RL00-RL0y的电阻可以更接近中电阻基准元件RI00-RI0y的电阻，或者高电阻基准元件RH00-RH0y的电阻可以更接近中电阻基准元件RI00-RI0y的电阻。
每个阻变元件SW00-SWxy具有第一端子和第二端子。阻变元件SW00-SWxy的第一端子电连接至位线BL(0)-BL(x)，且阻变元件SW00-SWxy的第二端子电连接至字线WL(0)-WL(y)。每个低电阻基准元件RL00-RL0y具有第一端子和第二端子。低电阻基准元件RL00-RL0y的第一端子电连接至位线BL(L0)，并且低电阻基准元件RL00-RL0y的第二端子电连接至字线WL(0)-WL(y))。每个中电阻基准元件RI00-RI0y具有第一端子和第二端子。中电阻基准元件RI00-RI0y的第一端子电连接至位线BL(I0)，并且中电阻基准元件RI00-RI0y的第二端子电连接至字线WL(0)-WL(y))。每个高电阻基准元件RH00-RH0y具有第一端子和第二端子。高电阻基准元件RH00-RH0y的第一端子电连接至位线BL(H0)，并且高电阻基准元件RH00-RH0y的第二端子电连接至字线WL(0)-WL(y))。
阻变元件阵列200电连接至用于源出可调节电流的电路202和多个读出装置260,262。用于源出可调节电流的电路202包括差分放大器210、第一p沟道金属氧化物半导体场效应晶体管(MOSFET)220(也称为第一PMOS晶体管220)、多个p沟道MOSFET 230,232(也称为多个PMOS晶体管230,232)、以及多个n沟道MOSFET 240,242,244(也称为多个NMOS晶体管240,242,244)。差分放大器210具有正相输入端子、反相输入端子以及输出端子。第一PMOS晶体管220具有源极端子、漏极端子和栅极端子。多个PMOS晶体管230,232中的每个PMOS晶体管具有源极端子、漏极端子和栅极端子。多个NMOS晶体管240,242,244中的每个NMOS晶体管具有源极端子、漏极端子和栅极端子。多个读出装置260,262中的每个读出装置具有第一输入端子、第二输入端子和输出端子。这里注意，差分放大器210、第一PMOS晶体管220、多个PMOS晶体管230,232中的每个PMOS晶体管、多个NMOS晶体管240,242,244中的每个NMOS晶体管以及多个读出装置260,262中的每个读出装置还可以具有其他端子。
差分放大器210可以是基于两个输入电压之差产生输出电压的放大器，例如运算放大器。读出装置260,262可以是基于至少一个输入电压产生与数据值或逻辑值对应的输出电压的组件，例如读出放大器、差分放大器和模数转换器。这里注意如上文所述，多个读出装置260,262中的读出装置可另外具有其他端子，例如当读出装置为具有正输出端子和负输出端子的全差分读出放大器时，其具有其他端子。另外，用于源出可调节电流的电路202可以包括其他类型的场效应晶体管，例如碳纳米管场效应晶体管(CNTFET)、SiGE FETs、完全耗尽的绝缘体上硅FET或多栅极场效应晶体管例如FinFET来代替第一PMOS晶体管220、多个PMOS晶体管230,232和多个NMOS晶体管240,242,244。当不需要半导体衬底的场效应晶体管与基于纳米管的阻变元件一起使用时，使得芯片能够完全在绝缘体材料上制造，并且还使得场效应晶体管能够被堆叠以减少用于源出可调节电流的电路202所占据的芯片面积。
差分放大器210的反相输入端子可以电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或其他可以提供所需电压的装置，其中，控制电路例如为处理器、控制器、可编程逻辑器件以及现场可编程门阵列(FGPA)，差分放大器210的正相输入端子电连接至第一PMOS晶体管220的漏极端子和多个NMOS晶体管240,242,244中的每个NMOS晶体管的漏极端子来形成反馈回路，并且差分放大器210的输出端子电连接至第一PMOS晶体管220的栅极端子和多个PMOS晶体管230,232中的每个PMOS晶体管的栅极端子。第一PMOS晶体管220的源极端子电连接至电源、电压源、驱动电路或其他提供系统电压Vdd的装置，第一PMOS晶体管220的漏极端子电连接至多个NMOS晶体管240,242,244中的每个NMOS晶体管的漏极端子和差分放大器210的正相输入端子，并且第一PMOS晶体管220的栅极端子电连接至差分放大器210的输出端子。多个PMOS晶体管230,232中的PMOS晶体管的源极端子电连接至电源、电压源、驱动电路或其他提供系统电压Vdd的装置，多个PMOS晶体管230,232中的PMOS晶体管的漏极端子电连接至阻变元件阵列200的位线BL(0)-BL(x)，并且多个PMOS晶体管230,232中的PMOS晶体管的栅极端子电连接至差分放大器210的输出端子。多个NMOS晶体管240,242,244中的NMOS晶体管的漏极端子电连接至第一PMOS晶体管220的漏极端子和差分放大器210的正相输入端子，多个NMOS晶体管240,242,244的NMOS晶体管的源极端子电连接至阻变元件阵列200的位线BL(L0)-BL(H0)，多个NMOS晶体管240，242，244中的NMOS晶体管的栅极端子电连接至测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA，其提供用于导通和关断NMOS晶体管的控制信号S1-S3。
或者，用于源出可调节电流的电路202可另外包括多个场效应晶体管(FETs)，例如金属氧化物半导体场效应晶体管(MOSFET)、碳纳米管场效应晶体管(CNTFET)、SiGE FET、完全耗尽的绝缘体上硅FET或多个栅极场效应晶体管例如FinFET，用于控制流入位线BL(0)-BL(x)的电流。多个FET中的每个FET与多个PMOS晶体管230,232中的一个PMOS晶体管串联电连接，并且多个FET中的每个FET具有电连接至测试电路或控制电路的栅极端子，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA，提供用于导通和关断FET的控制信号。
或者，如图2C-2D所示，第一PMOS晶体管220的源极端子通过电阻器250电连接到电源、电压源、驱动电路或其他装置，以减小第一PMOS晶体管220所提供的电流量的变化。另外，如图2C-2D所示，多个PMOS晶体管230,232中的PMOS晶体管的源极端子通过多个电阻器252,254中的电阻器电连接至电源、电压源、驱动电路或其他装置，用于减小多个PMOS晶体管230,232中的PMOS晶体管所提供的电流量的变化。
回到图2A，多个读出装置260,262中的读出装置的第一输入端子电连接至阻变元件阵列200的位线BL(0)-BL(x)，多个读出装置260,262中的读出装置的第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或其他可以提供期望电压的装置，其中，控制电路例如为处理器、控制器、可编程逻辑装置和FGPA，且多个读出装置260,262中的读出装置的输出端子可以电连接至总线、缓冲器、电平移位电路、测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。
或者，如图2B和2D所示，用于增加小信号的多个放大器270,272电连接止阻变元件阵列200，并且多个读出装置260,262电连接至多个放大器270,272。多个放大器270,272中的每个放大器具有第一输入端子、第二输入端子和输出端子。多个放大器270,272中的放大器的第一输入端子电连接至阻变元件阵列200的位线BL(0)-BL(x)，多个放大器270，272中的放大器的第二输入端子可以电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者其他可以提供期望的电压的装置，该控制电路诸如为处理器、控制器、可编程逻辑器件和FGPA，并且多个放大器270,272中的放大器的输出端子电连接至多个读出装置260,262中的读出装置的第一输入端子。这里注意，多个放大器270,272中的每个放大器可以另外具有其他端子。而且，如图2B和2D所示，多个读出装置260,262中的读出装置的第二输入端子可以电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或其他可以提供所需电压的装置，该控制电路例如为处理器、控制器、可编程逻辑器件以及FGPA，且多个读出装置260,262中的读出装置的输出端子可以电连接至总线、缓冲器、电平移位电路、测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。
参照图2E，示出了通过使用电阻基准元件的电阻来吸入一定电流量从而访问阻变元件阵列中的至少一个阻变元件的示例性架构的简化示意图。示例性架构可操作用来从低电阻基准元件的低电阻、中电阻基准元件的中电阻和高电阻基准元件的高电阻中进行选择，并且如下所述，为置位验证操作选择低电阻，为读取操作选择中电阻，为重置验证操作选择高电阻。另外，示例性架构可以通过在示例性架构中包括具有不同电阻的附加电阻基准元件来从附加电阻中进行选择。如图2E所示，示例性架构包括阻变元件阵列200、用于吸入可调节电流的电路203、以及多个读出装置261,263。然而，示例性架构不限于图2E且示例性架构可包括图2E中未示出的附加组件，例如电阻器、放大器和反相器，并且可以省略图2E中所示的组件，例如读出放大器。此外，示例性架构不限于图2F-2I，示例性架构可以包括图2F-2I中未示出的附加组件且可以省略图2F-2I中所示的组件。这里注意，阻变元件阵列200的结构已在上文中进行了讨论，因此，下面不再讨论阻变元件阵列200的结构。
阻变元件阵列200电连接至用于吸入可调节电流的电路203和多个读出装置261,263。用于吸入可调节电流的电路203包括差分放大器211、第一n沟道金属氧化物半导体场效应晶体管(MOSFET)221(也称为第一NMOS晶体管221)、多个第一n沟道MOSFET 231,233(也称为多个第一NMOS晶体管231,233)、以及多个第二n沟道MOSFET 241,243,245(也称为多个第二NMOS晶体管241,243,245)。差分放大器211具有正相输入端子、反相输入端子以及输出端子。第一NMOS晶体管221具有源极端子、漏极端子和栅极端子。多个第一NMOS晶体管231,233中的每个NMOS晶体管具有源极端子、漏极端子和栅极端子。多个第二NMOS晶体管241,243,245中的每个NMOS晶体管具有源极端子、漏极端子和栅极端子。多个读出装置261,263中的每个读出装置具有第一输入端子、第二输入端子和输出端子。这里注意，差分放大器211、第一NMOS晶体管221、多个第一NMOS晶体管231,233中的每个NMOS晶体管、多个第二NMOS晶体管241,243,245中的每个NMOS晶体管以及多个读出装置261,263中的每个读出装置还可以具有其他端子。
差分放大器211可以是基于两个输入电压之间的差产生输出电压的放大器，例如运算放大器。读出装置261,263可以是基于至少一个输入电压产生与数据值或逻辑值对应的输出电压的组件，例如读出放大器、差分放大器和模数转换器。这里注意如上文所述，多个读出装置261,263中的读出装置可另外具有其他端子，例如当读出装置为具有正输出端子和负输出端子的全差分读出放大器时，其具有其他端子。另外，用于吸入可调节电流的电路203可以包括其他类型的场效应晶体管，例如碳纳米管场效应晶体管(CNTFET)、SiGEFETs、完全耗尽的绝缘体上硅FETs或多栅极场效应晶体管例如FinFETs来代替第一NMOS晶体管221、多个第一NMOS晶体管231,233和多个第二NMOS晶体管241,243,245。当不需要半导体衬底的场效应晶体管与基于纳米管的阻变元件一起使用时，使得芯片能够完全在绝缘体材料上制造，并且还使得场效应晶体管能够被堆叠以减少用于吸入可调节电流的电路203所占据的芯片面积。
差分放大器211的反相输入端子可以电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或其他可以提供所需电压的装置，该控制电路例如为处理器、控制器、可编程逻辑器件以及现场可编程门阵列(FGPA)，差分放大器211的正相输入端子电连接至第一NMOS晶体管221的漏极端子和多个第二NMOS晶体管241,243,245中的每个NMOS晶体管的源极端子来形成反馈回路，并且差分放大器211的输出端子电连接至第一NMOS晶体管221的栅极端子以及多个第一NMOS晶体管231,233中的每个NMOS晶体管的栅极端子。第一NMOS晶体管221的源极端子电连接至0伏或接地，第一NMOS晶体管221的漏极端子电连接至多个第二NMOS晶体管241,243,245中的每个NMOS晶体管的源极端子和差分放大器211的正相输入端子，第一NMOS晶体管221的栅极端子电连接至差分放大器211的输出端子。多个第一NMOS晶体管231,233中的NMOS晶体管的源极端子电连接至0伏或接地，多个第一NMOS晶体管231,233中的NMOS晶体管的漏极端子电连接至阻变元件阵列200的位线BL(0)-BL(x)，且多个第一NMOS晶体管231,233中的NMOS晶体管的栅极端子电连接至差分放大器211的输出端子。多个第二NMOS晶体管241,243,245中的NMOS晶体管的漏极端子电连接至阻变元件阵列200的位线BL(L0)-BL(H0)，多个第二NMOS晶体管241,243,245的NMOS晶体管的源极端子电连接至第一NMOS晶体管221的漏极端子和差分放大器211的正相输入端子，多个第二NMOS晶体管241，243，245中的NMOS晶体管的栅极端子电连接至测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA，其提供用于导通和关断NMOS晶体管的控制信号S4-S6。
或者，用于吸入可调节电流的电路203可另外包括多个场效应晶体管(FETs)，例如金属氧化物半导体场效应晶体管(MOSFET)、碳纳米管场效应晶体管(CNTFET)、SiGE FET、完全耗尽的绝缘体上硅FET或多个栅极场效应晶体管例如FinFET，用于控制从位线BL(0)-BL(x)流出的电流。多个FET中的每个FET与多个第一NMOS晶体管231,233中的NMOS晶体管串联电连接，并且多个FET中的每个FET具有电连接至测试电路或控制电路的栅极端子，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA，提供用于导通和关断FET的控制信号。
或者，如图2G-2H所示，第一NMOS晶体管221的源极端子经由电阻器251电连接至0伏或接地，以减小第一NMOS晶体管221所提供的电流量的变化。另外，如图2G-2H中，多个第一NMOS晶体管231,233中的NMOS晶体管的源极端子经由多个电阻器253,255中的电阻器电连接至0伏特或接地，以减小多个第一NMOS晶体管231,233中的NMOS晶体管所提供的电流量的变化。
回到图2E，多个读出装置261,263中的读出装置的第一输入端子电连接至阻变元件阵列200的位线BL(0)-BL(x)，多个读出装置261,263中的读出装置的第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或其他可以提供期望电压的装置，控制电路例如为处理器、控制器、可编程逻辑装置和FGPA，且多个读出装置261,263中的读出装置的输出端子可以电连接至总线、缓冲器、电平移位电路、测试电路或控制电路，控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。
或者，如图2F和2H所示，用于增加小信号的多个放大器271,273电连接至阻变元件阵列200，并且多个读出装置261,263电连接至多个放大器271,273。多个放大器271,273中的每个放大器具有第一输入端子、第二输入端子和输出端子。多个放大器271,273中的放大器的第一输入端子电连接至阻变元件阵列200的位线BL(0)-BL(x)，多个放大器271，273中的放大器的第二输入端子可以电连接至电源、电压源、驱动器电路、电阻分压器、测试电路、控制电路或者其他可以提供期望的电压的装置，该控制电路诸如为处理器、控制器、可编程逻辑器件和FGPA，并且多个放大器271,273中的放大器的输出端子电连接至多个读出装置261,263中的读出装置的第一输入端子。这里注意，多个放大器271,273中的每个放大器可以另外具有其他端子。而且，如图2F和2H所示，多个读出装置261,263中的读出装置的第二输入端子可以电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或其他可以提供所需电压的装置，该控制电路例如为处理器、控制器、可编程逻辑器件以及FGPA，且多个读出装置261,263中的读出装置的输出端子可以电连接至总线、缓冲器、电平移位电路、测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。
或者，如图2I所示，多个反相器281,283电连接至多个读出放大器261,263。多个反相器281,283中的每个反相器具有输入端子和输出端子。多个反相器281,283中的反相器的输入端子电连接至多个读出放大器261,263中的读出放大器的输出端子，并且多个反相器281,283中的反相器的输出端子电连接至总线、缓冲器、电平移位电路、测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。这里注意，多个反相器281,283中的每个反相器可以另外具有其他端子。
图4示出了用于访问阻变元件阵列中的至少一个阻变元件的方法的流程图400。该方法从步骤402开始，从阻变元件阵列中的多个阻变元件中选择至少一个阻变元件，其中每个阻变元件在电连接至阻变元件阵列的多条位线中的位线和阻变元件阵列的多条字线中的字线。该方法前进至步骤404，选择用于使至少一个阻变元件进行操作的电阻。该方法前进至步骤406，基于用于进行操作的电阻为该操作提供一定量的电流。该方法前进至步骤408，基于至少一个阻变元件的电阻和用于进行操作的电阻来确定至少一个阻变元件的阻态。这里注意，用于访问阻变元件阵列中的至少一个阻变元件的方法的步骤不限于以图4中所示的顺序执行。另外，该方法可以包括附加步骤，例如调整用于进行操作的电流量以补偿阻变元件阵列的电路状态以及在从阻变元件阵列中的多个阻变元件中选择至少一个阻变元件之前，将阻变元件阵列的阵列线初始化为0伏或接地。
上述关于图4所讨论的用于访问阻变元件阵列中的至少一个阻变元件的方法将在下文中对图2A，2E，5A，5E中的CELL00的读取操作、置位验证操作和重置验证操作进行讨论。此外，上述关于图4所讨论的用于访问阻变元件阵列中的至少一个阻变元件的方法将在下文中就以下内容进行讨论：对图2A的阻变元件阵列200中的字线WL(0)上的每个单元同时进行读取操作、置位验证操作和重置验证操作；对图2E的阻变元件阵列200中的字线WL(0)上的每个单元同时进行读取操作、置位验证操作和重置验证操作；对图5A的阻变元件阵列500中的字线WL(0)上的每个单元同时进行读取操作、置位验证操作和重置验证操作；对图5E的阻变元件阵列500中的字线WL(0)上的每个单元同时进行读取操作、置位验证操作和重置验证操作。在某些应用下非常期望对字线上的每个单元同时执行读取操作、置位验证操作和重置验证操作，这些应用要求进行快速数据读取操作、快速数据置位验证操作、快速数据重置验证操作、页面模式读取操作，页面模式置位验证操作或页面模式重置验证操作。应注意，用于访问阻变元件阵列中的至少一个阻变元件的方法不限于如图2A，2E，5A和5E所示的示例性架构。还应注意，用于访问阻变元件阵列中的至少一个阻变元件的方法可以由其他架构执行。
使用电阻基准元件的电阻以源出一定电流量从而访问阻变元件阵列中的至少一个阻变元件的示例性架构通过读取操作、置位验证操作和重置验证操作来访问阻变元件的情况将在下文从读取操作开始详细说明。图2A的示例性架构中的CELL00的读取操作将在下面详细说明，且图2A的示例性架构中的每个单元的读取操作可以与和CELL00的读取操作类似的方式执行。图3A是示出电流流动的简化示意图，其忽略了图2A的示例性架构中的CELL00在读取操作期间的漏电流。图3A示出了阻变元件阵列200的简化版本，从而可以更详细地示出电流。这里注意，下面要进一步详细说明的CELL00的读取操作通常描述的是流过CELL00的电流，例如从位线BL(0)流到字线WL(0)，然而，本公开的装置和方法并不限于从位线流向字线这样流过单元的电流。还应注意，可以参考图3A来说明CELL00的读取操作以及字线WL(0)上的每个单元同时执行的读取操作，因为为了CELL00的读取操作和字线WL(0)上的每个单元同时执行的读取操作，电流将流过多个PMOS晶体管230,232中的每个PMOS晶体管和字线WL(0)上的每个单元。
如上文在流程图400的步骤402中类似地讨论，通过从阻变元件阵列200中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的读取操作。通过将字线WL(0)上的电压VWL(0)驱动至0伏或接地并驱动其他字线WL(1)-WL(y)至读取电压Vread或高阻抗状态，从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)和读取电压Vread是由电路设计者选择的设计变量。这里注意，尽管字线WL(0)上的电压VWL(0)在讨论中被驱动至0伏或接地，但字线WL(0)上的电压VWL(0)不限于被驱动至0伏或接地，电路设计者可以为字线WL(0)上的电压选择其他电压电平，例如小于0伏的电压电平和大于0伏的电压电平。还应注意，虽然读取电压Vread在讨论中具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平，电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。还应注意，系统电压Vdd是由电路设计者选择的设计变量。
在CELL00的读取操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通第一PMOS晶体管220并导通NMOS晶体管242来执行，从而为CELL00的读取操作选择中电阻基准元件RI00的电阻。此外，当第一PMOS晶体管220已经导通时，在CELL00的读取操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通NMOS晶体管242来执行，从而为CELL00的读取操作选择中电阻基准元件RI00的电阻。
在第一PMOS晶体管220的栅源极电压VGS小于第一PMOS晶体管220的阈值电压VT时，第一PMOS晶体管220导通。第一PMOS晶体管220的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于第一PMOS晶体管220的栅极端子与差分放大器210的输出端子电连接，第一PMOS晶体管220的栅极电压VG是差分放大器210的输出电压Vout。第一PMOS晶体管220的源极电压VS是系统电压Vdd，因为第一PMOS晶体管220的源极端子与电源、电压源、驱动电路或其他提供系统电压Vdd的装置电连接。由此，第一PMOS晶体管220的栅源极电压VGS可以表示为VGS＝VG–VS，其中，栅极电压VG为差分放大器210的输出电压Vout，源极电压VS为系统电压Vdd。
差分放大器210的输出电压Vout由差分放大器210的增益乘以正相输入的电压和反相输入的电压之差来确定。差分放大器210的增益为1，然而，差分放大器210不限于增益为1的情况。差分放大器210的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器210的增益选择其他值，例如差分放大器210的增益大于1或者差分放大器210的增益小于1。差分放大器210的正相输入的电压是反馈电压Vfeedback，因为正相输入端子通过反馈回路电连接至第一PMOS晶体管220的漏极端子和多个NMOS晶体管240,242,244中的每个NMOS晶体管的漏极端子。差分放大器210的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路控制电路或其他提供读取电压Vread的装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器210的输出电压Vout可以表示为Vout＝增益(正相输入的电压-反相输入的电压)，其中，增益为1，正相输入的电压为反馈电压Vfeedback，反相输入的电压为读取电压Vread。
将用于确定差分放大器210的输出电压Vout的上述等式中的增益、正相输入的电压和反相输入的电压加以替换，可以得到Vout＝Vfeedback-Vread，并且将用于确定第一PMOS晶体管220的栅源极电压VGS的上述等式中的栅极电压VG用Vfeedback–Vread替换，可以得到VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，第一PMOS晶体管220的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得第一PMOS晶体管220的栅源极电压VGS小于第一PMOS晶体管220的阈值电压VT时，第一PMOS晶体管220导通。
NMOS晶体管242被测试电路或控制电路提供的控制信号S2导通，并且NMOS晶体管240和244被测试电路或控制电路提供的控制信号S1和S3截止，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。测试电路或控制电路提供电压电平使NMOS晶体管240的栅源极电压VGS小于NMOS晶体管240的阈值电压VT的控制信号S1、电压电平使NMOS晶体管242的栅源极电压VGS大于NMOS晶体管242的阈值电压VT的控制信号S2、电压电平使NMOS晶体管244的栅源极电压VGS小于NMOS晶体管244的阈值电压VT的控制信号S3。
当第一PMOS晶体管220和NMOS晶体管242导通时，中电流I220i流过第一PMOS晶体管220，电流I242经由NMOS晶体管242流入位线BL(I0)，电流IRI00b1从位线BL(I0)流过中电阻基准元件RI00，并且位线BL(I0)上的电压被驱动为反馈电压Vfeedback。图3A示出了流过第一PMOS晶体管220的中电流I220i、流过NMOS晶体管242的电流I242、以及流过中电阻基准元件RI00的电流IRI00b1。电流IRI00b1流过中电阻基准元件RI00，因为中电阻基准元件RI00的第一端子处于位线BL(I0)上的电压VBL(I0)，如上所述其为反馈电压Vfeedback，且中电阻基准元件RI00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为接地或0伏。同时忽略漏电流，电流不流过电连接至位线BL(I0)的其他中电阻基准元件RI01-RI0y，因为其他中电阻基准元件RI01-RI0y的第一端子处于反馈电压Vfeedback并且其他中电阻基准元件RI01-RI0y的第二端子处于读取电压Vread或高阻抗状态从而阻止了电流流动。这里注意，如下文所述，反馈电压Vfeedback会被调节为其电压电平约等于读取电压Vread的电压电平。
在位线BL(I0)上的电压为VBL(I0)，中电阻基准元件RI00的电阻为RRI00时，在忽略漏电流的情况下，电流IRI00b1的量可用欧姆定律近似为IRI00b1＝VBL(I0)/RRI00。例如，在电压VBL(I0)为1伏的反馈电压Vfeedback，并且中电阻基准元件RI00具有5.5MΩ的电阻值时，电流IRI00b1的量可用欧姆定律近似为IRI00b1＝1V/5.5MΩ＝1/5.5μA。由于流入位线BL(I0)的电流的量约等于从该位线BL(I0)流出的电流的量，因此在忽略漏电流的情况下，电流IRI00b1的量约等于由NMOS晶体管242提供给位线BL(I0)的电流I242的量。由于第一PMOS晶体管220与NMOS晶体管242串联电连接，因此第一PMOS晶体管220所提供的中电流I220i的量与电流I242的量接近相等，由此，电流IRI00b1的量也约等于中电流I220i的量。参照上述示例，电流IRI00b1的量为1/5.5微安，第一PMOS晶体管220所提供的中电流I220i的量为1/5.5微安。可以注意到，在漏电流大大小于电流IRI00b1的量时，漏电流不会阻止CELL00的读取操作。
类似上述流程图400的步骤406中所述，在CELL00的读取操作期间，基于用于进行操作的电阻来为该操作提供电流量通过由PMOS晶体管230提供与中电流I220i成比例的电流I230i来执行。或者，当用于源出可调节电流的电路202还包括与多个PMOS晶体管230、232串联电连接的多个FET时，如上所述，类似流程图400中的步骤406中，在CELL00的读取操作期间，基于用于进行操作的电阻为操作提供电流量是通过将与PMOS晶体管230串联电连接的FET导通并由PMOS晶体管230提供与中电流I220i的量成比例的电流I230i来执行的。如上所述，中电流I220i的量基于流过中电阻基准元件RI00的电流IRI00b1的量。
在PMOS晶体管230的栅源极电压VGS小于用于PMOS晶体管230的阈值电压VT时，PMOS晶体管230导通。PMOS晶体管230的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于PMOS晶体管230的栅极端子与差分放大器210的输出端子电连接，PMOS晶体管230的栅极电压VG是差分放大器210的输出电压Vout。PMOS晶体管230的源极电压VS是系统电压Vdd，因为PMOS晶体管230的源极端子电连接至电源、电压源、驱动电路或其他提供系统电压Vdd的装置。由此，PMOS晶体管230的栅源极电压VGS可以表示为VGS＝VG–VS，其中，栅极电压VG为差分放大器210的输出电压Vout，源极电压VS为系统电压Vdd。此外，由于PMOS晶体管230与第一PMOS晶体管220的栅极电压为差分放大器210的输出电压Vout且PMOS晶体管230与第一PMOS晶体管220的源极电压为系统电压Vdd，因此PMOS晶体管230的栅源极电压VGS约等于第一PMOS晶体管220的栅源极电压VGS。
如上所述，差分放大器210的输出电压Vout可以表示为Vout＝Vfeedback–Vread，通过在上述用于确定PMOS晶体管230的栅源极电压VGS的等式中用Vfeedback–Vread替换栅极电压VG，可以得到等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，PMOS晶体管230的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得PMOS晶体管230的栅源极电压VGS小于PMOS晶体管230的阈值电压VT时，PMOS晶体管230导通。
由PMOS晶体管230提供的电流I230s的量与由第一PMOS晶体管220提供的中电流I220i的量成比例。由PMOS晶体管230提供的电流I230i的量与由第一PMOS晶体管220提供的中电流I220i的量之间的比率是由电路设计者选择的设计变量。该电路设计者可以通过选择PMOS晶体管230的特性及第一PMOS晶体管220的特性，来选择由PMOS晶体管230提供的电流I230i的量与由第一PMOS晶体管220提供的中电流I220i的量之间的比率。通过选择宽长比约等于第一PMOS晶体管220的宽长比的PMOS晶体管230，来选择由PMOS晶体管230提供的电流I230i的量与由第一PMOS晶体管220提供的中电流I220i的量之间的比率为1。然而，该比率并不局限为1，电路设计者可以选择其它值的比率，诸如大于1的比率及小于1的比率。此外，该电路设计者可以通过选择PMOS晶体管230和第一PMOS晶体管220的其它特性来实现由PMOS晶体管230提供的电流I230i的量与由第一PMOS晶体管220提供的中电流I220i的量之间的期望的比率。例如，该电路设计者可以通过选择PMOS晶体管的其它尺寸、PMOS晶体管的布局、以及制造该PMOS晶体管的材料，来实现由PMOS晶体管230提供的电流I230i的量与由第一PMOS晶体管220提供的中电流I220i的量之间的期望的比率。应注意，在使用其它种类的场效应晶体管来代替第一PMOS晶体管220及多个PMOS晶体管230、232的情况下，该电路设计者也可以通过选择该其它种类的场效应晶体管的尺寸、布局及制备材料来实现电流之间的期望比率。
在由PMOS晶体管230提供的电流I230i的量与由第一PMOS晶体管220提供的中电流I220i的量之间的比率是基于PMOS晶体管230与第一PMOS晶体管220的宽长比来选择的情况下，该电流I230i的量可由如下等式来近似：I230i＝(IRI00b1)((PMOS 230的沟道宽度/PMOS 230的沟道长度)/(PMOS220的沟道宽度/PMOS 220的沟道长度))，其中，IRI00b1是流经中电阻基准元件RI00的电流量。例如，在电流IRI00b1为1/5.5微安，PMOS晶体管230的宽长比等于第一NMOS晶体管220的宽长比时，电流I230i＝(1/5.5μA)(1)＝1/5.5μA。
由PMOS晶体管230提供的电流I230i流入位线BL(0)，并且电流ICELL00ib1从位线BL(0)流过CELL00。图3A示出了流过PMOS晶体管230的电流I230i和流过CELL00的电流ICELL00ib1。由于CELL00内的阻变元件SW00的第一端子处于位线BL(0)上的电压VBL(0)，并且阻变元件SW00的第二端子处于字线WL(0)上的电压VWL(0)，且如上所述，电压VWL(0)为接地或0伏，因此电流ICELL00ib1流过CELL00。同时，由于其他阻变元件单元CELL01-CELL0y中的阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)，并且阻变元件SW01-SW0y的第二端子处于读取电压Vread或高阻抗状态从而阻止电流流过，因此在忽略漏电流的情况下，电流不流过位线BL(0)上的其它阻变元件单元CELL01-CELL0y。由于流入位线BL(0)的电流量约等于从该位线BL(0)流出的电流量，因此在忽略漏电流的情况下，电流ICELL00ib1的量约等于由PMOS晶体管230提供到位线BL(0)的电流I230i的量。此外，由于PMOS晶体管230提供的电流I230i的量约等于第一PMOS晶体管220提供的中电流I220i的量，且第一PMOS晶体管220提供的中电流I220i的量约等于电流IRI00b1的量，因此电流ICELL00ib1的量近似等于电流IRH00b1的量。可以注意到，在漏电流大大小于电流ICELL00ib1的量时，漏电流不会阻止CELL00的读取操作。
忽略漏电流，位线BL(0)上的电压VBL(0)可以用欧姆定律近似为VBL(0)＝ICELL00ib1 x RCELL00，其中电流ICELL00ib1是流过CELL00的电流，并且RCELL00是CELL00内的阻变元件SW00的电阻。如该等式所示，由于流过CELL00的电流通常是恒定的，因此，当阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，当ICELL00ib1＝IRI00b1＝1/5.5微安且RCELL00＝5.5MΩ时，电压VBL(0)＝1/5.5μA x 5.5MΩ＝1V。例如，当ICELL00ib1＝IRI00b1＝1/5.5微安且RCELL00＝1MΩ时，电压VBL(0)＝1/5.5μA x 1MΩ＝1/5.5V。例如，当ICELL00ib1＝IRI00b1＝1/5.5微安且RCELL00＝10MΩ时，电压VBL(0)＝1/5.5μA x 10MΩ＝10/5.5V。
应注意，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，会有漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还应注意，在位线BL(0)上的电压VBL(0)大于读取电压Vread，并且电连接到位线BL(0)上的其他阻变元件单元CELL01-CELL0y的字线WL(1)-WL(y)被驱动到读取电压Vread时，会有漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还应注意，在位线BL(0)上的电压VBL(0)由于流入位线BL(0)的漏电流而被上拉时、以及在位线BL(0)上的电压VBL(0)由于从位线BL(0)流出的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小以给出用于确定所选的阻变元件SW00的阻态的边界。
类似于上文流程图400的步骤408中讨论的，在CELL00的读取操作期间，通过比较位线BL(0)上的电压VBL(0)和读取电压Vread来确定阻变元件SW00的阻态，由此基于至少一个阻变元件的电阻和用于进行操作的电阻来确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由电流ICELL00ib1的量和阻变元件SW00的电阻确定。位线BL(0)上的电压VBL(0)示出阻变元件SW00的阻态，因为阻变元件SW00的低阻态和高阻态下的电流ICELL00ib1的量大致相同，而阻变元件SW00的电阻在高阻态和低阻态下是不同的。读取电压Vread示出用于CELL00的读取操作的中电阻基准元件RI00的电阻RRI00，因为读取电压Vread等于电流ICELL00ib1的量乘以中电阻基准元件RI00的电阻RRI00。例如，当ICELL00ib1＝1/5.5μA,RRI00＝5.5MΩ,Vread＝1/5.5μA x 5.5MΩ＝1V。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻小于或等于中电阻基准元件RI00的电阻RRI00(即RCELL00≤RRI00，其中RCELL00是CELL00内的阻变元件SW00的电阻)，并且阻变元件SW00的阻态被确定为是低阻态。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻大于中电阻基准元件RI00的电阻RRI00(即RCELL00>RRI00，其中RCELL00是CELL00内的阻变元件SW00的电阻)，并且阻变元件SW00的阻态被确定为是高阻态。
读出装置260在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者其他提供读取电压Vread的设备，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置260通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置260在输出端子上输出表明阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置260输出表明阻变元件SW00为低阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置260输出表明阻变元件SW00为高阻态的信号。例如，当ICELL00ib1＝1/5.5微安，RCELL00＝1MΩ，VBL(0)＝1/5.5V，并且Vread＝1V时，读出装置260输出表明阻变元件SW00为低阻态(通常对应于逻辑1，置位状态)的信号。例如，当ICELL00ib1＝1/5.5微安，RCELL00＝5.5MΩ，VBL(0)＝1V，并且Vread＝1V时，读出装置260输出表明阻变元件SW00为低阻态(通常对应于逻辑1，置位状态)的信号。例如，当ICELL00ib1＝1/5.5微安，RCELL00＝10MΩ，VBL(0)＝10/5.5V，并且Vread＝1V时，读出装置260输出表明阻变元件SW00为高阻态(通常对应于逻辑0，重置状态)的信号。应注意，当多个读出装置260,262电连接到多个放大器270,272时，如图2B和2D所示，多个读出装置260,262通过将放大后的电压与所选择的电压如读取电压Vread进行比较，来确定阻变元件SW00-SWxy的阻态。
或者，从图2A-2D中所示的示例性架构中省略多个读出装置260,262，并且测试电路、逻辑电路或诸如处理器、控制器、可编程逻辑器件和FGPA的控制电路电连接至位线BL(0)-BL(x)以接收位线BL(0)-BL(x)上的电压或者电连接至多个放大器270,272以接收放大后的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。例如，对于CELL00的读取操作，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器270,272，时，测试电路、逻辑电路或控制电路通过对放大后的电压与所选择的电压例如读取电压Vread或对应于所选择的电压例如读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出表明阻变元件SW00-SWxy的阻态的信号。
此外，用于源出可调节电流的电路202通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列200的电路状态。反馈电压Vfeedback反映阻变元件阵列200的电路状态，因为反馈电压Vfeedback基于的是流过第一PMOS晶体管220的中电流I220i的量并且中电流I220i的量受到阻变元件阵列200的电路状态的影响。例如，由温度、漏电流和寄生阻抗引起的中电阻基准元件RI00-RI0y的电阻变化可以影响中电流I220i的量。反馈电压Vfeedback被提供给差分放大器210的正相输入，并且如上所述，第一PMOS晶体管220的栅极电压VG是差分放大器210的输出电压Vout，并且第一PMOS晶体管220的源极电压VS是系统电压Vdd。第一PMOS晶体管220的栅源极电压VGS调节流过第一PMOS晶体管220的中电流I220i的量，并且差分放大器210调节第一PMOS晶体管220的栅源极电压VGS，使得中电流I220i的量将反馈电压Vfeedback调整为约等于读取电压Vread。并且，如上所述，由PMOS晶体管230提供的电流I230i的量与由第一PMOS晶体管220提供的中电流I220i的量成比例。因此，调节由第一PMOS晶体管220提供的中电流I220i的量以补偿阻变元件阵列200的电路状态，就会按比例地调整由PMOS晶体管230提供的电流I230i的量以补偿阻变元件阵列200的电路状态。
另外，字线WL(0)上的每个阻变元件单元CELL00-CELLx0的读取操作可以同时执行，因为多个PMOS晶体管230,232中的每个PMOS晶体管同时向位线BL(0)-BL(x)提供大致相同的电流量。多个PMOS晶体管230,232中的每个PMOS晶体管为读取操作提供大致相同的电流量，因为多个PMOS晶体管230,232中的每个PMOS晶体管具有大致相同的特性和大致相同的栅源极电压VGS。图3A示出了PMOS晶体管230向位线BL(0)提供电流I230i、PMOS晶体管232向位线BL(x)提供电流I232i、从位线BL(0)流过CELL00的电流ICELL00ib1、以及从位线BL(x)流过CELLx0的电流ICELLx0ib1。字线WL(0)上的每个阻变元件单元CELL00-CELLx0的读取操作以与上述CELL00的读取操作相似的方式执行。在需要快速数据读取操作或页面模式读取操作的某些应用中，对字线上的每个单元同时执行读取操作是非常可取的。
图2A的示例性架构中的CELL00的置位验证操作将在下面详细说明，且图2A的示例性架构中的每个单元的置位验证操作可以与和CELL00的置位验证操作类似的方式执行。图3B是示出电流流动的简化示意图，其忽略了图2A的示例性架构中的CELL00在置位验证操作期间的漏电流。图3B示出了阻变元件阵列200的简化版本，从而可以更详细地示出电流。这里注意，下面将进一步详细说明的CELL00的置位验证操作中一般描述的流过CELL00的电流是从位线BL(0)流到字线WL(0)，然而，本公开的装置和方法中流过单元的电流不限于从位线流向字线。还应注意，可以参考图3B来说明CELL00的置位验证操作以及字线WL(0)上的每个单元同时执行的置位验证操作，因为为了CELL00的置位验证操作以及字线WL(0)上的每个单元同时执行的置位验证操作，电流会流过多个PMOS晶体管230,232中的每个PMOS晶体管和字线WL(0)上的每个单元。
如上文在流程图400的步骤402中类似地讨论，通过从阻变元件阵列200中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的置位验证操作。通过将字线WL(0)上的电压VWL(0)驱动至0伏或接地并驱动其他字线WL(1)-WL(y)至读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)和读取电压Vread是由电路设计者选择的设计变量。这里注意，尽管字线WL(0)上的电压VWL(0)在讨论中被驱动至0伏或接地，但字线WL(0)上的电压VWL(0)不限于被驱动至0伏或接地，电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，例如小于0伏的电压电平和大于0伏的电压电平。还应注意，虽然读取电压Vread在讨论中具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平，并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。还应注意，系统电压Vdd是由电路设计者选择的设计变量。
在CELL00的置位验证操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通第一PMOS晶体管220并导通NMOS晶体管240来执行，从而为置位验证操作选择低电阻基准元件RL00的电阻。此外，当第一PMOS晶体管220已经导通时，在CELL00的置位验证操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通NMOS晶体管240来执行，从而为CELL00的置位验证操作选择低电阻基准元件RL00的电阻。
在第一PMOS晶体管220的栅源极电压VGS小于第一PMOS晶体管220的阈值电压VT时，第一PMOS晶体管220导通。第一PMOS晶体管220的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于第一PMOS晶体管220的栅极端子与差分放大器210的输出端子电连接，第一PMOS晶体管220的栅极电压VG是差分放大器210的输出电压Vout。第一PMOS晶体管220的源极电压VS是系统电压Vdd，因为第一PMOS晶体管220的源极端子与电源、电压源、驱动电路或其它提供系统电压Vdd的装置电连接。由此，第一PMOS晶体管220的栅源极电压VGS可以表示为VGS＝VG–VS，其中，栅极电压VG为差分放大器210的输出电压Vout，源极电压VS是系统电压Vdd。
通过将差分放大器210的增益乘以正相输入的电压与反相输入的电压之间的差值来确定差分放大器210的输出电压Vout。差分放大器210的增益为1，然而，差分放大器210的增益不限于1。差分放大器210的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器210的增益选择其他值，例如差分放大器210的增益大于1或者差分放大器210的增益小于1。差分放大器210的正相输入的电压是反馈电压Vfeedback，因为正相输入端子通过反馈回路电连接至第一PMOS晶体管220的漏极端子和多个NMOS晶体管240,242,244中的每个NMOS晶体管的漏极端子。差分放大器210的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或其他提供读取电压Vread的装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器210的输出电压Vout可以由Vout＝增益(正相输入的电压-反相输入的电压)表示，其中增益为1，正相输入的电压为反馈电压Vfeedback，反相输入的电压为读取电压Vread。
在用于确定差分放大器210的输出电压Vout的上述等式中将增益、正相输入的电压和反相输入的电压加以替换，可以得到Vout＝Vfeedback-Vread，并且通过在用于确定第一PMOS晶体管220的栅源极电压VGS的上述等式中用Vfeedback–Vread替换栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，第一PMOS晶体管220的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得第一PMOS晶体管220的栅源极电压VGS小于第一PMOS晶体管220的阈值电压VT时，第一PMOS晶体管220导通。
NMOS晶体管240被测试电路或控制电路提供的控制信号S1导通，并且NMOS晶体管242和244被测试电路或控制电路提供的信号S2-S3截止，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。测试电路或控制电路提供电压电平使得NMOS晶体管240的栅源极电压VGS大于NMOS晶体管240的阈值电压VT的控制信号S1、电压电平使得NMOS晶体管242的栅源极电压VGS小于NMOS晶体管242的阈值电压VT的控制信号S2、电压电平使得NMOS晶体管244的栅源极电压VGS小于NMOS晶体管244的阈值电压VT的控制信号S3。
当第一PMOS晶体管220和NMOS晶体管240导通时，大电流I220l流过第一PMOS晶体管220，电流I240经由NMOS晶体管240流入位线BL(L0)，电流IRL00b1从位线BL(L0)流过低电阻基准元件RL00，并且位线BL(L0)上的电压被驱动为反馈电压Vfeedback。图3B示出了流过第一PMOS晶体管220的大电流I220l、流过NMOS晶体管240的电流I240、以及流过低电阻基准元件RL00的电流IRL00b1。电流IRL00b1流过低电阻基准元件RL00，因为低电阻基准元件RL00的第一端子处于位线BL(L0)上的电压VBL(L0)，如上所述其为反馈电压Vfeedback，且低电阻基准元件RL00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为接地或0伏。同时忽略漏电流，电流不流过电连接至位线BL(I0)的其他低电阻基准元件RL01-RL0y，因为其他低电阻基准元件RL01-RL0y的第一端子处于反馈电压Vfeedback并且其他低电阻基准元件RL01-RL0y的第二端子处于读取电压Vread或高阻抗状态从而阻止电流流动。这里注意，如下文所述，反馈电压Vfeedback被调节为其电压电平近似等于读取电压Vread的电压电平。
在位线BL(L0)上的电压为VBL(L0)，低电阻基准元件RL00的电阻为RRL00时，在忽略漏电流的情况下，电流IRL00b1的量可用欧姆定律近似为IRL00b1＝VBL(L0)/RRL00。例如，在电压VBL(L0)为1伏的反馈电压Vfeedback，并且低电阻基准元件RL00具有2MΩ的电阻值时，电流IRL00b1的量可用欧姆定律近似为IRL00b1＝1V/2MΩ＝1/2μA。由于流入位线BL(L0)的电流的量约等于从该位线BL(L0)流出的电流的量，因此在忽略漏电流的情况下，电流IRL00b1的量约等于由NMOS晶体管240提供到位线BL(L0)的电流I240的量。由于第一PMOS晶体管220与NMOS晶体管240串联电连接，因此第一PMOS晶体管220提供的大电流I220l的量与电流I240的量近似相等，由此，电流IRL00b1的量也约等于大电流I220l的量。参照上述示例，电流IRL00b1的量为1/2微安，第一PMOS晶体管220提供的大电流I220l的量为1/2微安。可以注意到，在漏电流大大小于电流IRL00b1的量时，漏电流不会阻止CELL00的置位验证操作。
类似上述流程图400的步骤406中所述，在CELL00的置位验证操作期间，通过由PMOS晶体管230提供与大电流I220l成比例的电流I2301来基于用于进行操作的电阻为该操作提供电流量。或者，当用于源出可调节电流的电路202还包括与多个PMOS晶体管230、232串联电连接的多个FET时，如上所述地，在CELL00的置位验证操作期间，类似流程图400中的步骤406中所述，通过将与PMOS晶体管230串联电连接的FET导通，并由PMOS晶体管230提供与大电流I220l的量成比例的电流I230l，从而基于用于进行操作的电阻为该操作提供电流量。如上所述，大电流I220l的量基于流经低电阻基准元件RL00的电流IRL00b1的量。
在PMOS晶体管230的栅源极电压VGS小于PMOS晶体管230的阈值电压VT时，PMOS晶体管230导通。PMOS晶体管230的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于PMOS晶体管230的栅极端子与差分放大器210的输出端子电连接，PMOS晶体管230的栅极电压VG是差分放大器210的输出电压Vout。PMOS晶体管230的源极电压VS是系统电压Vdd，因为PMOS晶体管230的源极端子电连接至电源、电压源、驱动电路或其他提供系统电压Vdd的装置。由此，PMOS晶体管230的栅源极电压VGS可以表示为VGS＝VG–VS，其中，栅极电压VG为差分放大器210的输出电压Vout，源极电压VS是系统电压Vdd。此外，由于PMOS晶体管230与第一PMOS晶体管220的栅极电压为差分放大器210的输出电压Vout且PMOS晶体管230与第一PMOS晶体管220的源极电压为系统电压Vdd，因此PMOS晶体管230的栅源极电压VGS约等于第一PMOS晶体管220的栅源极电压VGS。
如上所述，差分放大器210的输出电压Vout可以表示为Vout＝Vfeedback–Vread，通过在上述用于确定PMOS晶体管230的栅源极电压VGS的等式中用Vfeedback–Vread替换栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，PMOS晶体管230的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得PMOS晶体管230的栅源极电压VGS小于PMOS晶体管230的阈值电压VT时，PMOS晶体管230导通。
由PMOS晶体管230提供的电流I230l的量与由第一PMOS晶体管220提供的大电流I220l的量成比例。由PMOS晶体管230提供的电流I230l的量与由第一PMOS晶体管220提供的大电流I220l的量之间的比例是由电路设计者选择的设计变量。该电路设计者可以通过选择PMOS晶体管230的特性及第一PMOS晶体管220的特性来选择由PMOS晶体管230提供的电流I230l的量与由第一PMOS晶体管220提供的大电流I220l的量之间的比例。通过选择宽长比约等于第一PMOS晶体管220的宽长比的PMOS晶体管230来选择由PMOS晶体管230提供的电流I230l的量与由第一PMOS晶体管220提供的大电流I220l的量之间的比率为1。然而，该比率并不局限为1，并且电路设计者可以选择其它值的比率，诸如大于1的比率及小于1的比率。此外，该电路设计者可以通过选择PMOS晶体管230和第一PMOS晶体管220的其它特性来实现由PMOS晶体管230提供的电流I230l的量与由第一PMOS晶体管220提供的大电流I220l的量之间的期望的比率。例如，该电路设计者可以通过选择PMOS晶体管的其它尺寸、PMOS晶体管的布局、以及制造该PMOS晶体管的材料来实现由PMOS晶体管230提供的电流I230l的量与由第一PMOS晶体管220提供的大电流I220l的量之间的期望的比率。应注意，在使用其它种类的场效应晶体管来代替第一PMOS晶体管220及多个PMOS晶体管230、232的情况下，该电路设计者也可以通过选择该其它种类的场效应晶体管的尺寸、布局及制备材料来实现电流之间的期望比率。
在由PMOS晶体管230提供的电流I230l的量与由第一PMOS晶体管220提供的大电流I220l的量之间的比率是基于PMOS晶体管230及第一PMOS晶体管220的宽长比来选择的情况下，该电流I230l的量可用如下等式来近似：I230l＝(IRL00b1)((PMOS 230的沟道宽度/PMOS 230的沟道长度)/(PMOS 220的沟道宽度/PMOS 220的沟道长度))，其中，IRL00b1是流经低电阻基准元件RL00的电流的量。例如，在电流IRL00b1为1/2微安，PMOS晶体管230的宽长比等于第一PMOS晶体管220的宽长比时，电流I230l＝(1/2μA)(1)＝1/2μA。
由PMOS晶体管230提供的电流I230l流入位线BL(0)，并且电流ICELL00lb1从位线BL(0)流过CELL00。图3B示出了流过PMOS晶体管230的电流I230l和流过CELL00的电流ICELL00lb1。由于CELL00内的阻变元件SW00的第一端子处于位线BL(0)上的电压VBL(0)，并且阻变元件SW00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述，电压VWL(0)为接地或0伏，因此电流ICELL00lb1流过CELL00。同时，由于其他阻变元件单元CELL01-CELL0y中的阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)并且阻变元件SW01-SW0y的第二端子处于读取电压Vread或高阻抗状态从而阻止电流流过，因此在忽略漏电流的情况下，电流不流过位线BL(0)上的其它阻变元件单元CELL01-CELL0y。由于流入位线BL(0)的电流的量约等于从该位线BL(0)流出的电流的量，因此在忽略漏电流的情况下，电流ICELL00lb1的量约等于由PMOS晶体管230提供到位线BL(0)的电流I230l的量。此外，由于PMOS晶体管230提供的电流I230l的量近似等于第一PMOS晶体管220提供的大电流I220l的量且第一PMOS晶体管220提供的大电流I220l的量近似等于电流IRL00b1的量，因此电流ICELL00lb1的量近似等于电流IRL00b1的量。应注意，当漏电流远小于电流ICELL00lb1的量时，漏电流不会阻止CELL00的置位验证操作。
忽略漏电流的情况下，位线BL(0)上的电压VBL(0)可以用欧姆定律近似为VBL(0)＝ICELL00lb1 x RCELL00，其中电流ICELL00lb1是流过CELL00的电流，并且RCELL00是CELL00内的阻变元件SW00的电阻。如该等式所示，由于流过CELL00的电流通常是恒定的，因此，当阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，当ICELL00lb1＝IRL00b1＝1/2微安且RCELL00＝2MΩ时，电压VBL(0)＝1/2μAx 5.5MΩ＝1V。例如，当ICELL00lb1＝IRL00b1＝1/2微安且RCELL00＝1MΩ时，电压VBL(0)＝1/2μA x 1MΩ＝1/2V。例如，当ICELL00lb1＝IRL00b1＝1/2微安且RCELL00＝10MΩ时，电压VBL(0)＝1/2μA x 10MΩ＝5V。
应注意，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，会有漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还应注意，在位线BL(0)上的电压VBL(0)大于读取电压Vread，并且电连接到位线BL(0)上的其他阻变元件单元CELL01-CELL0y的字线WL(1)-WL(y)被驱动到读取电压Vread时，会有漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还注意到，在位线BL(0)上的电压VBL(0)由于流入位线BL(0)的漏电流而被上拉时、以及在位线BL(0)上的电压VBL(0)由于从位线BL(0)流出的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小到给出用于确定所选的阻变元件SW00的阻态的边界。
类似于上文流程图400的步骤408中讨论的，在CELL00的置位验证操作期间，通过比较位线BL(0)上的电压VBL(0)和读取电压Vread来确定阻变元件SW00的阻态，由此基于至少一个阻变元件的电阻和用于进行操作的电阻来确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由电流ICELL00lb1的量和阻变元件SW00的电阻确定。位线BL(0)上的电压VBL(0)示出阻变元件SW00的阻态，因为阻变元件SW00在低阻态和低阻态之外的其它阻态下的电流ICELL00lb1的量大致相同，而阻变元件SW00的电阻在低阻态和除低阻态之外的其它阻态下是不同的。读取电压Vread示出用于CELL00的置位验证操作的低电阻基准元件RL00的电阻RRL00，因为读取电压Vread等于电流ICELL00lb1的量乘以低电阻基准元件RL00的电阻RRL00。例如，当ICELL00lb1＝1/2μA,RRL00＝2MΩ时,Vread＝(1/2μA)x 2MΩ＝1V。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻小于或等于低电阻基准元件RL00的电阻RRL00(即RCELL00≤RRL00，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是低阻态。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻大于低电阻基准元件RL00的电阻RRL00(即RCELL00>RRL00，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是低阻态之外的其它阻态。
读出装置260在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者其他提供读取电压Vread的装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置260通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置260在输出端子上输出表明阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置260输出表明阻变元件SW00为低阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置260输出表明阻变元件SW00为低阻态之外的阻态的信号。例如，当ICELL00lb1＝1/2微安，RCELL00＝1MΩ，VBL(0)＝1/2V，并且Vread＝1V时，读出装置260输出表明阻变元件SW00为低阻态(通常对应于逻辑1，置位状态)的信号。例如，当ICELL00lb1＝1/2微安，RCELL00＝2MΩ，VBL(0)＝1V，并且Vread＝1V时，读出装置260输出表明阻变元件SW00为低阻态(通常对应于逻辑1，置位状态)的信号。例如，当ICELL00lb1＝1/2微安，RCELL00＝10MΩ，VBL(0)＝5V，并且Vread＝1V时，读出装置260输出表明阻变元件SW00为低阻态之外的阻态的信号。应注意，当多个读出装置260,262电连接到多个放大器270,272时，如图2B和2D所示，多个读出装置260,262通过将放大后的电压与所选择的电压(诸如，读取电压Vread)进行比较来确定阻变元件SW00-SWxy的阻态。
或者，从图2A-2D中所示的示例性架构中省略多个读出装置260,262，并且测试电路、逻辑电路或者诸如处理器、控制器、可编程逻辑器件和FGPA的控制电路电连接至位线BL(0)-BL(x)以接收位线BL(0)-BL(x)上的电压或者电连接至多个放大器270,272以接收放大后的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件的阻态SW00-SWxy。例如，在CELL00的置位验证操作中，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器270,272时，测试电路、逻辑电路或控制电路通过对放大后的电压与选择的电压(例如读取电压Vread)或对应于选择的电压(例如读取电压Vread)的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出表明阻变元件SW00-SWxy的阻态的信号。
此外，用于源出可调节电流的电路202通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列200的电路状态。反馈电压Vfeedback反映阻变元件阵列200的电路状态，因为反馈电压Vfeedback是基于流过第一PMOS晶体管220的大电流I220l的量并且大电流I220l的量受到阻变元件阵列200的电路状态的影响。例如，由温度、漏电流、和寄生阻抗引起的低电阻基准元件RL00-RL0y的电阻的变化会影响大电流I220l的量。反馈电压Vfeedback被提供给差分放大器210的正相输入，并且如上所述，第一PMOS晶体管220的栅极电压VG是差分放大器210的输出电压Vout，并且第一PMOS晶体管220的源极电压VS是系统电压Vdd。第一PMOS晶体管220的栅源极电压VGS调节流过第一PMOS晶体管220的大电流I220l的量，并且差分放大器210调节第一PMOS晶体管220的栅源极电压VGS，使得大电流I220l的量将反馈电压Vfeedback调整为约等于读取电压Vread。并且，如上所述，由PMOS晶体管230提供的电流I230l的量与由第一PMOS晶体管220提供的大电流I220l的量成比例。因此，调节由第一PMOS晶体管220提供的大电流I220l的量以补偿阻变元件阵列200的电路状态，就会按比例地调整由PMOS晶体管230提供的电流I230l的量以补偿阻变元件阵列200的电路状态。
另外，字线WL(0)上的每个阻变元件单元CELL00-CELLx0的置位验证操作可以同时执行，因为多个PMOS晶体管230,232中的每个PMOS晶体管同时向位线BL(0)-BL(x)提供大致相同的电流量。多个PMOS晶体管230,232中的每个PMOS晶体管为置位验证操作提供大致相同的电流量，因为多个PMOS晶体管230,232中的每个PMOS晶体管具有大致相同的特性和大致相同的栅源极电压VGS。图3B示出了PMOS晶体管230向位线BL(0)提供电流I230l、PMOS晶体管232向位线BL(x)提供电流I232l、从位线BL(0)流过CELL00的电流ICELL00lb1、以及从位线BL(x)流过CELLx0的电流ICELLx0lb1。以与上文讨论的CELL00的置位验证操作类似的方式执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的置位验证操作。在需要快速数据置位验证操作或页面模式置位验证操作的某些应用中，对字线上的每个单元同时执行置位验证操作是非常可取的。
图2A的示例性架构中的CELL00的重置验证操作将在下面详细说明，且图2A的示例性架构中的每个单元的重置验证操作可以与CELL00的重置验证操作类似的方式执行。图3C是示出电流流动的简化示意图，其在图2A的示例性架构中的CELL00的重置验证操作期间忽略了漏电流。图3C示出了阻变元件阵列200的简化版本，从而可以更详细地示出电流。这里注意，下面将进一步详细说明的CELL00的重置验证操作通常描述的流过CELL00的电流是从位线BL(0)流到字线WL(0)，然而，本公开的装置和方法并不限于流过单元的电流是从位线流向字线的情况。还应注意，可以参考图3C来说明CELL00的重置验证操作以及字线WL(0)上的每个单元同时执行的置位验证操作，因为为了CELL00的重置验证操作和字线WL(0)上的每个单元同时执行的重置验证操作，电流流过多个PMOS晶体管230,232中的每个PMOS晶体管和字线WL(0)上的每个单元。
如上文在流程图400的步骤402中类似地讨论，通过从阻变元件阵列200中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的重置验证操作。通过将字线WL(0)上的电压VWL(0)驱动至0伏或接地并驱动其他字线WL(1)-WL(y)至读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)和读取电压Vread是由电路设计者选择的设计变量。这里注意，尽管字线WL(0)上的电压VWL(0)在讨论中被驱动至0伏或接地，但字线WL(0)上的电压VWL(0)不限于被驱动至0伏或接地，且电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，例如小于0伏的电压电平和大于0伏的电压电平。还应注意，虽然读取电压Vread在讨论中具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平，并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。还应注意，系统电压Vdd是由电路设计者选择的设计变量。
在CELL00的重置验证操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通第一PMOS晶体管220并导通NMOS晶体管244来执行，从而CELL00的重置验证操作选择高电阻基准元件RH00的电阻。此外，当第一PMOS晶体管220已经导通时，在CELL00的重置验证操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通NMOS晶体管244来执行，从而为CELL00的重置验证操作选择高电阻基准元件RH00的电阻。
在第一PMOS晶体管220的栅源极电压VGS小于第一PMOS晶体管220的阈值电压VT时，第一PMOS晶体管220导通。第一PMOS晶体管220的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于第一PMOS晶体管220的栅极端子与差分放大器210的输出端子电连接，第一PMOS晶体管220的栅极电压VG是差分放大器210的输出电压Vout。第一PMOS晶体管220的源极电压VS是系统电压Vdd，因为第一PMOS晶体管220的源极端子电连接至电源、电压源、驱动电路或其他提供系统电压Vdd的装置。由此，第一PMOS晶体管220的栅源极电压VGS可以表示为VGS＝VG–VS，其中，栅极电压VG为差分放大器210的输出电压Vout，源极电压VS是系统电压Vdd。
通过将差分放大器210的增益乘以正相输入的电压与反相输入的电压之间的差值，来确定差分放大器210的输出电压Vout。差分放大器210具有增益1，然而，差分放大器210不限于具有增益1。差分放大器210的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器210的增益选择其他值，例如差分放大器210的增益大于1或者差分放大器210的增益小于1。差分放大器210的正相输入的电压是反馈电压Vfeedback，因为正相输入端子通过反馈回路电连接至第一PMOS晶体管220的漏极端子和多个NMOS晶体管240,242,244中的每个NMOS晶体管的漏极端子。差分放大器210的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路控制电路或其他提供读取电压Vread的装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器210的输出电压Vout可以由Vout＝增益(正相输入的电压-反相输入的电压)表示，其中增益为1，正相输入的电压为反馈电压Vfeedback，反相输入的电压为读取电压Vread。
在用于确定差分放大器210的输出电压Vout的上述等式中将增益、正相输入的电压和反相输入的电压加以替换，可以得到Vout＝Vfeedback-Vread，并且通过在上述用于确定第一PMOS晶体管220的栅源极电压VGS的等式中用Vfeedback–Vread替换栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，第一PMOS晶体管220的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得第一PMOS晶体管220的栅源极电压VGS小于第一PMOS晶体管220的阈值电压VT时，第一PMOS晶体管220导通。
NMOS晶体管244被测试电路或控制电路提供的控制信号S3导通，并且NMOS晶体管240和242被测试电路或控制电路提供的信号S1-S2截止，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。测试电路或控制电路提供具有的电压电平使得NMOS晶体管240的栅源极电压VGS小于NMOS晶体管240的阈值电压VT的控制信号S1、具有的电压电平使得NMOS晶体管242的栅源极电压VGS小于NMOS晶体管242的阈值电压VT的控制信号S2、具有的电压电平使得NMOS晶体管244的栅源极电压VGS大于NMOS晶体管244的阈值电压VT的控制信号S3。
当第一PMOS晶体管220和NMOS晶体管244导通时，小电流I220s流过第一PMOS晶体管220，电流I244经由NMOS晶体管244流入位线BL(H0)，电流IRH00b1从位线BL(H0)流过高电阻基准元件RH00，并且位线BL(H0)上的电压被驱动为反馈电压Vfeedback。图3C示出了流过第一PMOS晶体管220的小电流I220s、流过NMOS晶体管244的电流I244、以及流过高电阻基准元件RH00的电流IRH00b1。电流IRH00b1流过高电阻基准元件RH00，因为高电阻基准元件RH00的第一端子处于位线BL(H0)上的电压VBL(H0)，如上所述其为反馈电压Vfeedback，且高电阻基准元件RH00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为接地或0伏。而在忽略漏电流的情况下，电流不流过电连接至位线BL(H0)的其他高电阻基准元件RH01-RH0y，因为其他高电阻基准元件RH01-RH0y的第一端子处于反馈电压Vfeedback并且其他高电阻基准元件RH01-RH0y的第二端子处于读取电压Vread或高阻抗状态从而阻止电流流动。这里注意，如下文所述，反馈电压Vfeedback被调节至其电压电平近似等于读取电压Vread的电压电平。
在位线BL(H0)上的电压为VBL(H0)，高电阻基准元件RH00的电阻为RRH00时，在忽略漏电流的情况下，电流IRH00b1的量可用欧姆定律近似为IRH00b1＝VBL(H0)/RRH00。例如，在电压VBL(H0)为1伏的反馈电压Vfeedback，并且高电阻基准元件RH00具有9MΩ的电阻值时，电流IRH00b1的量可用欧姆定律近似为IRH00b1＝1V/9MΩ＝1/9μA。由于流入位线BL(H0)的电流的量近似等于从该位线BL(H0)流出的电流的量，因此在忽略漏电流的情况下，电流IRH00b1的量近似等于由NMOS晶体管244提供到位线BL(H0)的电流I244的量。由于第一PMOS晶体管220与NMOS晶体管244串联电连接，因此第一PMOS晶体管220提供的小电流I220s的量与电流I244的量近似相等，由此，电流IRH00b1的量也约等于小电流I220s的量。参照上述示例，电流IRH00b1的量为1/9微安，第一PMOS晶体管220提供的小电流I220s的量为1/9微安。注意到在漏电流大大小于电流IRH00b1的量时，漏电流不会阻止CELL00的重置验证操作。
类似上述流程图400的步骤406中所述，在CELL00的重置验证操作期间，通过由PMOS晶体管230提供与小电流I220s成比例的电流I230s，来基于用于进行操作的电阻为该操作提供电流量。或者，当用于源出可调节电流的电路202还包括与多个PMOS晶体管230、232串联电连接的多个FET时，如上所述，类似流程图400中的步骤406中所述的，在CELL00的重置验证操作期间，通过将与PMOS晶体管230串联电连接的FET导通，并由PMOS晶体管230提供与小电流I220s的量成比例的电流I230s，从而基于用于进行操作的电阻来为该操作提供电流量。如上所述，小电流I220s的量基于流过高电阻基准元件RH00的电流IRH00b1的量。
在PMOS晶体管230的栅源极电压VGS小于PMOS晶体管230的阈值电压VT时，PMOS晶体管230导通。PMOS晶体管230的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于PMOS晶体管230的栅极端子与差分放大器210的输出端子电连接，PMOS晶体管230的栅极电压VG是差分放大器210的输出电压Vout。PMOS晶体管230的源极电压VS是系统电压Vdd，因为PMOS晶体管230的源极端子电连接至电源、电压源、驱动电路或其他提供系统电压Vdd的装置。由此，PMOS晶体管230的栅源极电压VGS可以表示为VGS＝VG–VS，其中，栅极电压VG为差分放大器210的输出电压Vout，源极电压VS是系统电压Vdd。此外，由于PMOS晶体管230与第一PMOS晶体管210的栅极电压为差分放大器210的输出电压Vout且PMOS晶体管230与第一PMOS晶体管220的源极电压为系统电压Vdd，因此PMOS晶体管230的栅源极电压VGS约等于第一PMOS晶体管220的栅源极电压VGS。
如上所述，差分放大器210的输出电压Vout可以表示为Vout＝Vfeedback–Vread，通过在上述用于确定PMOS晶体管230的栅源极电压VGS的等式中用Vfeedback–Vread替换栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，PMOS晶体管230的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得PMOS晶体管230的栅源极电压VGS小于PMOS晶体管230的阈值电压VT时，PMOS晶体管230导通。
由PMOS晶体管230提供的电流I230s的量与由第一PMOS晶体管220提供的小电流I220s的量成比例。由PMOS晶体管230提供的电流I230s的量与由第一PMOS晶体管220提供的小电流I220s的量之间的比率是由电路设计者选择的设计变量。该电路设计者可以通过选择PMOS晶体管230的特性及第一PMOS晶体管220的特性来选择由PMOS晶体管230提供的电流I230s的量与由第一PMOS晶体管220提供的小电流I220s的量之间的比率。通过选择宽长比约等于第一PMOS晶体管220的宽长比的PMOS晶体管230来选择由PMOS晶体管230提供的电流I230s的量与由第一PMOS晶体管220提供的小电流I220s的量之间的比率为1。然而，该比率并不局限为1，并且电路设计者可以选择其它值的比率，诸如大于1的比率及小于1的比率。此外，该电路设计者可以通过选择PMOS晶体管230和第一PMOS晶体管220的其它特性来实现由PMOS晶体管230提供的电流I230s的量与由第一PMOS晶体管220提供的小电流I220s的量之间的期望的比率。例如，该电路设计者可以通过选择PMOS晶体管的其它尺寸、PMOS晶体管的布局、以及制造该PMOS晶体管的材料来实现由PMOS晶体管230提供的电流I230s的量与由第一PMOS晶体管220提供的小电流I220s的量之间的期望的比率。应注意，在使用其它种类的场效应晶体管来代替第一PMOS晶体管220及多个PMOS晶体管230、232的情况下，该电路设计者也可以通过选择该其它种类的场效应晶体管的尺寸、布局及制备材料来实现电流之间的期望比率。
在由PMOS晶体管230提供的电流I230s的量与由第一PMOS晶体管220提供的小电流I220s的量之间的比率是基于PMOS晶体管230及第一PMOS晶体管220的宽长比来选择的情况下，该电流I230s的量可近似为如下等式：I230s＝(IRH00b1)((PMOS 230的沟道宽度/PMOS230的沟道长度)/(PMOS 220的沟道宽度/PMOS 220的沟道长度))，其中，IRH00b1是流经高电阻基准元件RH00的电流量。例如，在电流IRH00b1为1/9微安，PMOS晶体管230的宽长比等于第一PMOS晶体管220的宽长比时，电流I230s＝(1/9μA)(1)＝1/9μA。
由PMOS晶体管230提供的电流I230s流入位线BL(0)，并且电流ICELL00sb1从位线BL(0)流过CELL00。图3B示出了流过PMOS晶体管230的电流I230s和流过CELL00的电流ICELL00sb1。由于CELL00内的阻变元件SW00的第一端子处于位线BL(0)上的电压VBL(0)，并且阻变元件SW00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述，电压VWL(0)为接地或0伏，因此电流ICELL00sb1流过CELL00。而在忽略漏电流的情况下，电流不流过位线BL(0)上的其它阻变元件单元CELL01-CELL0y，因为其他阻变元件单元CELL01-CELL0y中的阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)并且阻变元件SW01-SW0y的第二端子处于读取电压Vread或高阻抗状态从而阻止电流流过。由于流入位线BL(0)的电流量约等于从该位线BL(0)流出的电流量，因此在忽略漏电流的情况下，电流ICELL00sb1的量约等于由PMOS晶体管230提供到位线BL(0)的电流I230s的量。此外，由于PMOS晶体管230提供的电流I230s的量近似等于第一PMOS晶体管220提供的小电流I220s的量且第一PMOS晶体管220提供的小电流I220s的量近似等于电流IRH00b1的量，因此电流ICELL00sb1的量近似等于电流IRH00b1的量。注意到在漏电流大大小于电流ICELL00sb1的量时，漏电流不会阻止CELL00的重置验证操作。
忽略漏电流的情况下，位线BL(0)上的电压VBL(0)可以用欧姆定律近似为VBL(0)＝ICELL00sb1 x RCELL00，其中电流ICELL00sb1是流过CELL00的电流，并且RCELL00是CELL00内的阻变元件SW00的电阻。如该等式所示，由于流过CELL00的电流通常是恒定的，因此，当阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，当ICELL00sb1＝IRL00b1＝1/9微安且RCELL00＝9MΩ时，电压VBL(0)＝1/9μAx 9MΩ＝1V。例如，当ICELL00sb1＝IRH00b1＝1/9微安且RCELL00＝1MΩ时，电压VBL(0)＝1/9μA x 1MΩ＝1/9V。例如，当ICELL00sb1＝IRH00b1＝1/9微安且RCELL00＝10MΩ时，电压VBL(0)＝1/9μA x 10MΩ＝10/9V。
应注意，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，会有漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还应注意，在位线BL(0)上的电压VBL(0)大于读取电压Vread，并且电连接到位线BL(0)上的其他阻变元件单元CELL01-CELL0y的字线WL(1)-WL(y)被驱动到读取电压Vread时，会有漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还可注意到，在位线BL(0)上的电压VBL(0)由于流入位线BL(0)的漏电流而被上拉时、以及在位线BL(0)上的电压VBL(0)由于从位线BL(0)流出的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小到给出用于确定所选的阻变元件SW00的阻态的边界。
在CELL00的重置验证操作期间，类似上述流程图400中的步骤408那样，通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态，从而基于至少一个阻变元件的电阻及用于进行操作的电阻来确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由电流ICELL00sb1的量和阻变元件SW00的电阻确定。位线BL(0)上的电压VBL(0)表明阻变元件SW00的阻态，因为阻变元件SW00在高阻态和除高阻态之外的阻态下的电流ICELL00sb1的量大致相同，而阻变元件SW00的电阻在高阻态和除高阻态之外的阻态下是不同的。读取电压Vread示出用于CELL00的置位验证操作的高电阻基准元件RH00的电阻RRH00，因为读取电压Vread等于电流ICELL00sb1的量乘以高电阻基准元件RH00的电阻RRH00。例如，当ICELL00sb1＝1/9μA,RRH00＝9MΩ,Vread＝(1/9μA)x 9MΩ＝1V。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻大于高电阻基准元件的电阻RRH00(即RCELL00>RRH00，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为高阻态。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻小于或等于高电阻基准元件RH00的电阻RRH00(即RCELL00≤RRH00，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是高阻态之外的其它阻态。
读出装置260在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者其他提供读取电压Vread的装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置260通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置260在输出端子上输出表明阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置260输出表明阻变元件SW00为高阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置260输出表明阻变元件SW00为高阻态之外的阻态的信号。例如，当ICELL00sb1＝1/9微安，RCELL00＝10MΩ，VBL(0)＝10/9V，并且Vread＝1V时，读出装置260输出表明阻变元件SW00为高阻态(通常对应于逻辑0，重置状态)的信号。例如，当ICELL00sb1＝1/9微安，RCELL00＝9MΩ，VBL(0)＝1V，并且Vread＝1V时，读出装置260输出表明阻变元件SW00为高阻态之外的阻态的信号。例如，当ICELL00sb1＝1/9微安，RCELL00＝1MΩ，VBL(0)＝1/9V，并且Vread＝1V时，读出装置260输出表明阻变元件SW00为高阻态之外的阻态的信号。应注意，当多个读出装置260,262电连接到多个放大器270,272时，如图2B和2D所示，多个读出装置260,262通过将放大后的电压与所选择的电压(诸如读取电压Vread)进行比较来确定阻变元件SW00-SWxy的阻态。
或者，从图2A-2D中所示的示例性架构中省略多个读出装置260,262，并且测试电路、逻辑电路或诸如处理器、控制器、可编程逻辑器件和FGPA的控制电路电连接至位线BL(0)-BL(x)以接收位线BL(0)-BL(x)上的电压或者电连接至多个放大器270,272以接收放大后的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。例如，对于CELL00的重置验证操作，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器270,272时，测试电路、逻辑电路或控制电路通过对放大后的电压与选择的电压(例如读取电压Vread)或对应于选择电压(例如读取电压Vread)的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出表明阻变元件SW00-SWxy的阻态的信号。
此外，用于源出可调节电流的电路202通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列200的电路状态。反馈电压Vfeedback反映阻变元件阵列200的电路状态，因为反馈电压Vfeedback基于流过第一PMOS晶体管220的小电流I220s的量并且小电流I220s的量受到阻变元件阵列200的电路状态的影响。例如，由温度、漏电流、和寄生阻抗引起的高电阻基准元件RH00-RH0y的电阻的变化可以影响小电流I220s的量。反馈电压Vfeedback被提供给差分放大器210的正相输入，并且如上所述，第一PMOS晶体管220的栅极电压VG是差分放大器210的输出电压Vout，并且第一PMOS晶体管220的源极电压VS是系统电压Vdd。第一PMOS晶体管220的栅源极电压VGS调节流过第一PMOS晶体管220的小电流I220s的量，并且差分放大器210调节第一PMOS晶体管220的栅源极电压VGS，使得小电流I220s的量将反馈电压Vfeedback调整为约等于读取电压Vread。并且，如上所述，由PMOS晶体管230提供的电流I230s的量与由第一PMOS晶体管220提供的小电流I220s的量成比例。因此，调节由第一PMOS晶体管220提供的小电流I220s的量以补偿阻变元件阵列200的电路状态，就会按比例调整由PMOS晶体管230提供的电流I230s的量以补偿阻变元件阵列200的电路状态。
另外，字线WL(0)上的每个阻变元件单元CELL00-CELLx0的重置验证操作可以同时执行，因为多个PMOS晶体管230,232中的每个PMOS晶体管同时向位线BL(0)-BL(x)提供大致相同的电流量。多个PMOS晶体管230,232中的每个PMOS晶体管为重置验证操作提供大致相同的电流量，因为多个PMOS晶体管230,232中的每个PMOS晶体管具有大致相同的特性和大致相同的栅源极电压VGS。图3C示出了PMOS晶体管230向位线BL(0)提供电流I230s、PMOS晶体管232向位线BL(x)提供电流I232s、从位线BL(0)流过CELL00的电流ICELL00sb1、以及从位线BL(x)流过CELLx0的电流ICELLx0sb1。以与上文讨论的CELL00的重置验证操作类似的方式执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的重置验证操作。在需要快速数据重置验证操作或页面模式重置验证操作的某些应用中，同时对字线上的每个单元执行重置验证操作是非常可取的。
使用电阻基准元件的电阻来吸入一定电流量从而访问阻变元件阵列中的至少一个阻变元件的示例性架构通过读取操作、置位验证操作和重置验证操作来访问阻变元件的情况将在下文从读取操作开始详细说明。图2E的示例性架构中的CELL00的读取操作将在下面详细说明，且图2E的示例性架构中的每个单元的读取操作可以与CELL00的读取操作类似的方式执行。图3D是示出电流流动的简化示意图，其在图2E的示例性架构中的CELL00的读取操作期间忽略了漏电流。图3D示出了阻变元件阵列200的简化版本，从而可以更详细地示出电流。应注意，下面进一步详细说明的CELL00的读取操作通常描述的流过CELL00的电流是从字线WL(0)流到位线BL(0)，然而，本公开的装置和方法中流过单元的电流不限于从字线流向位线。还应注意，可以参考图3D来说明用于CELL00的读取操作以及字线WL(0)上的每个单元同时执行的读取操作，因为为了CELL00的读取操作以及字线WL(0)上的每个单元同时执行的读取操作，电流流过多个第一NMOS晶体管231,233中的每个NMOS晶体管和字线WL(0)上的每个单元。
如上文在流程图400的步骤402中类似地讨论，通过从阻变元件阵列200中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的读取操作。通过将字线WL(0)上的电压VWL(0)驱动至系统电压Vdd并驱动其他字线WL(1)-WL(y)至读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)、系统电压Vdd和读取电压Vread是由电路设计者选择的设计变量。应注意，尽管字线WL(0)上的电压VWL(0)在讨论中被驱动至2伏的系统电压Vdd，但字线WL(0)上的电压VWL(0)不限于被驱动至系统电压Vdd或被驱动至2伏，且电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，诸如大于2伏的电压电平和小于2伏的电压电平。还应注意，虽然系统电压Vdd在讨论中具有2伏的电压电平，但是统电压Vdd不限于具有2伏的电压电平并且电路设计者可以为系统电压Vdd选择其他电压电平，例如大于2伏的电压电平和小于2伏的电压电平。应进一步注意，虽然读取电压Vread在讨论中具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。
在CELL00的读取操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通第一NMOS晶体管221并导通NMOS晶体管243来执行，从而为CELL00的读取操作选择中电阻基准元件RI00的电阻。此外，当第一NMOS晶体管221已经导通时，在CELL00的读取操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通NMOS晶体管243来执行，从而为CELL00的读取操作选择中电阻基准元件RI00的电阻。
在第一NMOS晶体管221的栅源极电压VGS大于第一NMOS晶体管221的阈值电压VT时，第一NMOS晶体管221导通。第一NMOS晶体管221的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于第一NMOS晶体管221的栅极端子与差分放大器211的输出端子电连接，因此第一NMOS晶体管221的栅极电压VG是差分放大器211的输出电压Vout。由于第一NMOS晶体管221的源极端子与0伏或接地电连接，因此第一NMOS晶体管221的源极电压VS为0伏或接地。由此，第一NMOS晶体管221的栅源极电压VGS可表示为VGS＝VG–VS，其中栅极电压VG是差分放大器211的输出电压Vout且源极电压VS为0伏或接地。
通过将差分放大器211的增益乘以正相输入的电压与反相输入的电压之间的差值来确定差分放大器211的输出电压Vout。差分放大器211具有增益1，然而，差分放大器211不限于具有增益1。差分放大器211的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器211的增益选择其他值，例如差分放大器211的增益大于1或者差分放大器211的增益小于1。差分放大器211的正相输入的电压是反馈电压Vfeedback，因为正相输入端子通过反馈回路电连接至第一NMOS晶体管221的漏极端子和多个第二NMOS晶体管241,243,245中的每个NMOS晶体管的源极端子。差分放大器211的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路控制电路或其他提供读取电压Vread的装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器211的输出电压Vout可以由Vout＝增益(正相输入的电压-反相输入的电压)表示，其中增益为1，正相输入的电压为反馈电压Vfeedback，反相输入的电压为读取电压Vread。
在用于确定差分放大器211的输出电压Vout的上述等式中，将增益、正相输入的电压和反相输入的电压加以替换，可获得Vout＝Vfeedback-Vread，并且通过在上述用于确定第一NMOS晶体管221的栅源极电压VGS的等式中用Vfeedback–Vread替换栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–0伏。如该等式所示，由于读取电压Vread的电压电平及0伏大致恒定，因此当反馈电压Vfeedback变化时，第一NMOS晶体管221的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得第一NMOS晶体管221的栅源极电压VGS大于第一NMOS晶体管221的阈值电压VT时，NMOS晶体管221导通。
NMOS晶体管243被测试电路或控制电路提供的控制信号S5导通，并且NMOS晶体管241和245被测试电路或控制电路提供的信号S4和S6截止，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。测试电路或控制电路提供具有的电压电平使得NMOS晶体管241的栅源极电压VGS小于NMOS晶体管241的阈值电压VT的控制信号S4、具有的电压电平使得NMOS晶体管243的栅源极电压VGS大于NMOS晶体管243的阈值电压VT的控制信号S5、以及具有的电压电平使得NMOS晶体管245的栅源极电压VGS小于NMOS晶体管245的阈值电压VT的控制信号S6。
当第一NMOS晶体管221和NMOS晶体管243导通时，电流IRI00w1通过中电阻基准元件RI00流入位线BL(I0)，电流I243从位线BL(I0)流过NMOS晶体管243，中电流I221i流过第一NMOS晶体管221，并且位线BL(I0)上的电压VBL(I0)被驱动至反馈电压Vfeedback。图3D示出了流过中电阻基准元件RI00的电流IRI00w1、流过NMOS晶体管243的电流I243、以及流过第一NMOS晶体管221的中电流I221i。电流IRI00w1流过中电阻基准元件RI00，因为中电阻基准元件RI00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为系统电压Vdd，且中电阻基准元件RI00的第一端子处于位线BL(I0)上的电压VBL(I0)，如上所述其为反馈电压Vfeedback。而在忽略漏电流的情况下，电流不流过电连接至位线BL(I0)的其他中电阻基准元件RI01-RI0y，因为其他中电阻基准元件RI01-RI0y的第二端子处于读取电压Vread或高阻抗状态从而阻止电流流动，并且其他中电阻基准元件RI01-RI0y的第一端子处于反馈电压Vfeedback。应注意，如下文所述，反馈电压Vfeedback被调节至其电压电平约等于读取电压Vread的电压电平。
在字线WL(0)上的电压为VWL(0)，位线BL(I0)上的电压为VBL(I0)，中电阻基准元件RI00的电阻为RRI00时，在忽略漏电流的情况下，电流IRI00w1的量可用欧姆定律近似为IRI00w1＝(VWL(0)–VBL(I0))/RRI00。例如，当电压VWL(0)是2伏的系统电压Vdd，电压VBL(I0)是1伏的反馈电压Vfeedback，并且中电阻基准元件RI00具有5.5MΩ的电阻值时，电流IRI00w1的量可用欧姆定律近似为IRI00w1＝(2V–1V)/5.5MΩ＝1/5.5μA。由于流入位线BL(I0)的电流的量接近等于从该位线BL(I0)流出的电流的量，因此在忽略漏电流的情况下，电流IRI00w1的量约等于从该位线BL(I0)流经NMOS晶体管243的电流I243的量。由于第一NMOS晶体管221与NMOS晶体管243串联电连接，因此流经第一NMOS晶体管221的中电流I221i的量与电流I243的值近似相等，由此，电流IRI00w1的量也近似等于中电流I221i的量。参照上述示例，电流IRI00w1的量为1/5.5微安，流经第一NMOS晶体管221的中电流I221i的量为1/5.5微安。可以注意到，在漏电流大大小于电流IRI00w1的量时，漏电流不会阻止CELL00的读取操作。
类似于流程图400中的步骤406所讨论的，在CELL00的读取操作期间，通过由NMOS晶体管231提供与中电流I221i成比例的电流I231i，来基于用于进行操作的电阻为该操作提供电流量。或者，在用于吸入可调节电流的电路203还具备与多个第一NMOS晶体管231、233串联电连接的多个FET的情况下，如上所述地类似流程图400中的步骤406中所述，在CELL00的读取操作期间，通过将与NMOS晶体管231串联电连接的FET导通，并由NMOS晶体管231提供与中电流I221i成比例的电流I231i，从而基于用于进行操作的电阻为该操作提供电流量。如上所述，中电流I221i的量基于流经中电阻基准元件RI00的电流IRI00w1的量。注意到由于电流I231i从位线BL(0)流出，且从该位线BL(0)流出的电流的量约等于流入该位线BL(0)的电流的量，因此，电流I231i导致流入该位线BL(0)的电流近似等于该电流I231i的量。
当NMOS晶体管231的栅源极电压VGS大于NMOS晶体管231的阈值电压VT时，NMOS晶体管231导通。NMOS晶体管231的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于NMOS晶体管231的栅极端子与差动放大器211的输出端子电连接，因而NMOS晶体管231的栅极电压VG为差动放大器211的输出电压Vout。由于NMOS晶体管231的源极端子与0伏或接地电连接，因此NMOS晶体管231的源极电压VS为0伏或接地。因此，NMOS晶体管231的栅源极电压VGS可以表示为VGS＝VG-VS，其中栅极电压VG是差分放大器211的输出电压Vout，并且源极电压VS是0伏或接地。此外，由于NMOS晶体管231与第一NMOS晶体管211的栅极电压为差动放大器211的输出电压Vout且NMOS晶体管231与第一NMOS晶体管211的源极电压为0伏或接地，因此NMOS晶体管231的栅源极电压VGS近似等于第一NMOS晶体管211的栅源极电压VGS。应注意，第一NMOS晶体管221的源极端子和多个第一NMOS晶体管231,233中的NMOS晶体管的源极端子可以电连接到0伏或接地之外的电压，诸如大于0伏或接地的电压和小于0伏的电压或接地的电压。
如上所述，差分放大器211的输出电压Vout可以由Vout＝Vfeedback-Vread表示，并且在用于确定NMOS晶体管231的栅源极电压VGS的上述等式中用Vfeedback-Vread替换栅极电压VG，获得等式VGS＝Vfeedback-Vread-0伏。如该等式所示，当反馈电压Vfeedback改变时，NMOS晶体管231的栅源极电压VGS改变，因为读取电压Vread和0伏的电压电平通常是恒定的。因此，当反馈电压Vfeedback的电压电平使得NMOS晶体管231的栅源极电压VGS大于NMOS晶体管231的阈值电压VT时，NMOS晶体管231导通。
由NMOS晶体管231提供的电流I231i的量与由第一NMOS晶体管221提供的中电流I221i的量成比例。由NMOS晶体管231提供的电流I231i的量与由第一NMOS晶体管221提供的中电流I221i的量之间的比例是由电路设计者选择的设计变量。该电路设计者可通过选择NMOS晶体管231的特性及第一NMOS晶体管221的特性来选择由NMOS晶体管231提供的电流I231i的量与由第一NMOS晶体管221提供的中电流I221i的量之间的比例。通过选择NMOS晶体管231的宽长比近似等于第一NMOS晶体管221的宽长比来选择由NMOS晶体管231提供的电流I231i的量与由第一NMOS晶体管221提供的中电流I221i的量之间的比例为1。然而，该比例不限于1，并且电路设计者可以选择比例的其他值，诸如大于1的比例和小于1的比例。此外，该电路设计者可通过选择NMOS晶体管231及第一NMOS晶体管221的其它特性来实现由NMOS晶体管231提供的电流I231i的量与由第一NMOS晶体管221提供的中电流I221i的量之间的期望的比例。例如，电路设计者可以选择NMOS晶体管的其它尺寸、NMOS晶体管的布局、以及用于制造NMOS晶体管的材料，以实现由NMOS晶体管231提供的电流I231i的量与由第一NMOS晶体管221提供的中间电流I221i的量之间的期望的比例。可注意到地，在使用其它种类的场效应晶体管来代替第一NMOS晶体管221及多个第一NMOS晶体管231、233的情况下，该电路设计者也可以通过选择该其它种类的场效应晶体管的尺寸、布局及制备材料来实现电流间的期望比例。
在由NMOS晶体管231提供的电流I231i的量与由第一NMOS晶体管221提供的中电流I221i的量之间的比例是基于NMOS晶体管231及第一NMOS晶体管221的宽长比来选择的情况下，该电流I231i的量可用如下等式来近似：I231i＝(IRI00w1)((NMOS 231的沟道宽度/NMOS 231的沟道长度)/(NMOS 221的沟道宽度/NMOS 221的沟道长度))，其中，IRI00w1是流经中电阻基准元件RI00的电流的量。例如，在电流IRI00w1为1/5.5微安，NMOS晶体管231的宽长比等于第一NMOS晶体管221的宽长比时，电流I231i＝(1/5.5μA)(1)＝1/5.5μA。
电流ICELL00iw1经由CELL00而流入位线BL(0)，电流I231i从该位线BL(0)流经NMOS晶体管231。图3D示出流经CELL00的电流ICELL0iw1以及流经NMOS晶体管231的电流I231i。电流ICELL00iw1流过CELL00，因为CELL00内的阻变元件SW00的第二端子处于字线WL(0)上的电压VWL(0)，其如上所述是系统电压Vdd，并且阻变元件SW00的第一端子处于位线BL(0)上的电压VBL(0)。而在忽略漏电流的情况下，电流不流过位线BL(0)上的其他阻变元件单元CELL01-CELL0y，因为其他阻变元件单元CELL01-CELL0y内的阻变元件SW01-SW0y的第二端子处于读取电压Vread或高阻抗状态从而阻止电流流动，并且阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)。忽略漏电流的情况下，电流ICELL00iw1的量约等于流过NMOS晶体管231的电流I231i的量，因为流入位线BL(0)的电流量约等于从位线BL(0)流出的电流量。此外，由于流经NMOS晶体管231的电流I231i的值近似等于流经第一NMOS晶体管221的中电流I221i的量且流经第一NMOS晶体管221的中电流I221i的值近似等于电流IRI00w1的量，因此电流ICELL00iw1的量近似等于电流IRI00w1的量。应注意，当漏电流远小于电流ICELL00iw1的量时，漏电流不会阻止CELL00的读取操作。
忽略漏电流的情况下，位线BL(0)上的电压VBL(0)可以近似为从字线WL(0)上的电压VWL(0)减去CELL00上的电压降，并且CELL00上的电压降可以通过使用欧姆定律近似。由此，在VWL(0)为字线WL(0)上的电压，电流ICELL00iw1为流经CELL00的电流，RCELL00为CELL00中的阻变元件SW00的电阻的情况下，位线BL(0)上的电压VBL(0)可近似为VBL(0)＝VWL(0)–(ICELL00iw1 x RCELL00)。如该等式所示，因为字线WL(0)上的电压VWL(0)和流过CELL00的电流通常不变，所以当阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，在VWL(0)＝2伏，ICELL00iw1＝IRI00w1＝1/5.5微安，且RCELL00＝5.5MΩ时，电压VBL(0)＝2V–(1/5.5μA x 5.5MΩ)＝1V。例如，在VWL(0)＝2伏，ICELL00iw1＝IRI00w1＝1/5.5微安，且RCELL00＝1MΩ时，电压VBL(0)＝2V–(1/5.5μA x 1MΩ)＝1.82V。例如，在VWL(0)＝2伏，ICELL00iw1＝IRI00w1＝1/5.5微安，且RCELL00＝10MΩ时，电压VBL(0)＝2V–(1/5.5μA x 10MΩ)＝0.182V。
应注意，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还应注意，在位线BL(0)上的电压VBL(0)大于读取电压Vread，并且电连接到位线BL(0)上的其他阻变元件单元CELL01-CELL0y的字线WL(1)-WL(y)被驱动到读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还可注意到，在位线BL(0)上的电压VBL(0)由于流入位线BL(0)的漏电流而被上拉时、以及在位线BL(0)上的电压VBL(0)由于从位线BL(0)流出的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小到给出用于确定所选的阻变元件SW00的阻态的边界。
类似于上文流程图400的步骤408中讨论的，在CELL00的读取操作期间，通过比较位线BL(0)上的电压VBL(0)和读取电压Vread来确定阻变元件SW00的阻态，从而基于至少一个阻变元件的电阻和用于进行操作的电阻确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由字线WL(0)上的电压VWL(0)、电流ICELL00iw1的量以及阻变元件SW00的电阻来确定。位线BL(0)上的VBL(0)示出阻变元件SW00的阻态，因为在阻变元件SW00的低阻态和高阻态下字线WL(0)上的电压VWL(0)和电流ICELL00iw1的量大致相同，而阻变元件SW00的电阻在高阻态和低阻态下是不同的。读取电压Vread示出用于CELL00的读取操作的高电阻基准元件RI00的电阻RRI00，这是因为读取电压Vread等于字线WL(0)上的电压VWL(0)减去将电流ICELL00iw1的量乘以中电阻基准元件RI00的电阻RRI00而算出的电压。例如，在VWL(0)＝2V,ICELL00iw1＝1/5.5μA,RRI00＝5.5MΩ时，Vread＝2V–(1/5.5μA x5.5MΩ)＝1V。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻小于中电阻基准元件RI00的电阻RRI00(即RCELL00<RRI00，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是低阻态。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻大于或等于中电阻基准元件的电阻RRI00(即RCELL00≥RRI00，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是高阻态。
读出装置261在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者其他提供读取电压Vread的装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置261通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置261在输出端子上输出表明阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置261输出表明阻变元件SW00为低阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置261输出表明阻变元件SW00为高阻态的信号。例如，当ICELL00iw1＝1/5.5微安，RCELL00＝1MΩ，VBL(0)＝1.82V，并且Vread＝1V时，读出装置261输出表明阻变元件SW00为低阻态(通常对应于逻辑1，置位状态)的信号。例如，当ICELL00iw1＝1/5.5微安，RCELL00＝5.5MΩ，VBL(0)＝1V，并且Vread＝1V时，读出装置261输出表明阻变元件SW00为高阻态(通常对应于逻辑0，重置状态)的信号。例如，当ICELL00iw1＝1/5.5微安，RCELL00＝10MΩ，VBL(0)＝0.182V，并且Vread＝1V时，读出装置261输出表明阻变元件SW00为高阻态(通常对应于逻辑0，重置状态)的信号。应注意，当多个读出装置261,263电连接到多个放大器271,273时，如图2F和2H所示，多个读出装置261,263通过将放大后的电压与所选择的电压(诸如，读取电压Vread)进行比较来确定阻变元件SW00-SWxy的阻态。可以注意到，如图2I所示，在多个读出装置261、263与多个反相器281、283电连接时，该多个反相器281、283将多个读出装置261、263输出的信号进行反相。
或者，从图2E-2H中所示的示例性架构中省略多个读出装置261,263，并且测试电路、逻辑电路或诸如处理器、控制器、可编程逻辑器件和FGPA的控制电路电连接至位线BL(0)-BL(x)以接收位线BL(0)-BL(x)上的电压或者电连接至多个放大器271,273以接收放大后的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过将位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。例如，对于CELL00的读取操作，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器271,273时，测试电路、逻辑电路或控制电路通过对放大后的电压与选择的电压例如读取电压Vread或对应于选择电压例如读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出表明阻变元件SW00-SWxy的阻态的信号。
此外，用于吸入可调节电流的电路203通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列200的电路状态。反馈电压Vfeedback反映阻变元件阵列200的电路状态，因为反馈电压Vfeedback是基于流过第一NMOS晶体管221的中电流I221i的量并且中电流I221i的量受到阻变元件阵列200的电路状态的影响。例如，由温度、漏电流、寄生阻抗引起的中电阻基准元件RI00-RI0y的电阻的变化可以影响中电流I221i的量。反馈电压Vfeedback被提供给差分放大器211的正相输入，并且如上所述，第一NMOS晶体管221的栅极电压VG是差分放大器211的输出电压Vout，并且第一NMOS晶体管221的源极电压VS是0伏或接地。第一NMOS晶体管221的栅源极电压VGS调节流过第一NMOS晶体管221的中电流I221i的值，并且差分放大器211调节第一NMOS晶体管221的栅源极电压VGS，使得中电流I221i的值将反馈电压Vfeedback调整为约等于读取电压Vread。并且，如上所述，由NMOS晶体管231提供的电流I231i的量与由第一NMOS晶体管221提供的中电流I221i的量成比例。因此，调节由第一NMOS晶体管221提供的中电流I221i的值以补偿阻变元件阵列200的电路状态，就会按比例调整由NMOS晶体管231提供的电流I231i的值以补偿阻变元件阵列200的电路状态。
另外，字线WL(0)上的每个阻变元件单元CELL00-CELLx0的读取操作也可以同时执行，因为多个第一NMOS晶体管231,233中的每个NMOS晶体管都提供大致相同的电流量。多个第一NMOS晶体管231、233中的每个NMOS晶体管为读取操作提供大致相同量的电流，因为多个第一NMOS晶体管231、233中的每个NMOS晶体管具有大致相同的特性并且具有大致相同的栅源极电压VGS。图3D示出了经由CELL00流入位线BL(0)的电流ICELL00iw1、经由CELLx0流入位线BL(x)的电流ICELLx0iw1、经由NMOS晶体管231从位线BL(0)流出的电流I231i以及经由NMOS晶体管233从位线BL(x)流出的电流I233i。由于电流I231i从位线BL(0)流出，且从该位线BL(0)流出的电流的值大约等于流入该位线BL(0)的电流的量，因此，电流I231i导致流入该位线BL(0)的电流大约等于该电流I231i的量。由于电流I231i从位线BL(x)流出，且从该位线BL(x)流出的电流的量约等于流入该位线BL(x)的电流的量，因此，电流I233i导致流入该位线BL(x)的电流约等于该电流I233i的量。字线WL(0)上的每个阻变元件单元CELL00-CELLx0的读取操作以与上述CELL00的读取操作相似的方式执行。在需要快速数据读取操作或页面模式读取操作的某些应用中，在字线上的每个单元同时执行读取操作是非常可取的。
图2E的示例性架构中的CELL00的置位验证操作将在下面详细说明，且图2E的示例性架构中的每个单元的置位验证操作可以与和CELL00的置位验证操作类似的方式执行。图3E是示出电流流动的简化示意图，其在图2E的示例性架构中的CELL00的置位验证操作期间忽略了漏电流。图3E示出了阻变元件阵列200的简化版本，从而可以更详细地示出电流。应注意，下面进一步详细说明的CELL00的置位验证操作通常描述的流过CELL00的电流是从字线WL(0)流到位线BL(0)，然而，本公开的装置和方法中流过单元的电流不限于从字线流向位线。还应注意，可以参考图3E来说明CELL00的置位验证操作以及字线WL(0)上的每个单元同时执行的置位验证操作，因为为了CELL00的置位验证操作以及字线WL(0)上的每个单元同时执行的置位验证操作，电流流过多个NMOS晶体管231,233中的每个NMOS晶体管和字线WL(0)上的每个单元。
如上文在流程图400的步骤402中类似地讨论，通过从阻变元件阵列200中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的置位验证操作。通过将字线WL(0)上的电压VWL(0)驱动至系统电压Vdd并驱动其他字线WL(1)-WL(y)至读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)、系统电压Vdd和读取电压Vread是由电路设计者选择的设计变量。应注意，尽管字线WL(0)上的电压VWL(0)在讨论中被驱动至2伏的系统电压Vdd，但字线WL(0)上的电压VWL(0)不限于被驱动至系统电压Vdd或被驱动至2伏，且电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，诸如大于2伏的电压电平和小于2伏的电压电平。还应注意，虽然系统电压Vdd在讨论中具有2伏的电压电平，但是统电压Vdd不限于具有2伏的电压电平并且电路设计者可以为系统电压Vdd选择其他电压电平，例如大于2伏的电压电平和小于2伏的电压电平。应进一步注意，虽然读取电压Vread在讨论中具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。
在CELL00的置位验证操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通第一NMOS晶体管221并导通NMOS晶体管241来执行，从而为CELL00的置位验证操作选择低电阻基准元件RL00的电阻。此外，当第一NMOS晶体管221已经导通时，在CELL00的置位验证操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通NMOS晶体管241来执行，从而为CELL00的置位验证操作选择低电阻基准元件RL00的电阻。
在第一NMOS晶体管221的栅源极电压VGS大于第一NMOS晶体管221的阈值电压VT时，第一NMOS晶体管221导通。第一NMOS晶体管221的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于第一NMOS晶体管221的栅极端子与差分放大器211的输出端子电连接，因此第一NMOS晶体管221的栅极电压VG是差分放大器211的输出电压Vout。由于第一NMOS晶体管221的源极端子与0伏或接地电连接，因此第一NMOS晶体管221的源极电压VS为0伏或接地。由此，第一NMOS晶体管221的栅源极电压VGS可表示为VGS＝VG–VS，其中，栅极电压VG是差分放大器211的输出电压Vout且源极电压VS为0伏或接地。
通过将差分放大器211的增益乘以正相输入的电压与反相输入的电压之间的差值来确定差分放大器211的输出电压Vout。差分放大器211的增益为1，但差分放大器211的增益不限于1。差分放大器211的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器211的增益选择其他值，例如差分放大器211的增益大于1或者差分放大器210的增益小于1。差分放大器211的正相输入的电压是反馈电压Vfeedback，因为正相输入端子通过反馈回路电连接至第一NMOS晶体管221的漏极端子和多个第二NMOS晶体管241,243,245中的每个NMOS晶体管的源极端子。差分放大器211的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或其他提供读取电压Vread的装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器211的输出电压Vout可以由Vout＝增益(正相输入的电压-反相输入的电压)表示，其中增益为1，正相输入的电压为反馈电压Vfeedback，反相输入的电压为读取电压Vread。
在用于确定差分放大器211的输出电压Vout的上述等式中，将增益、正相输入的电压和反相输入的电压加以替换，获得Vout＝Vfeedback-Vread，并且通过在上述用于确定第一NMOS晶体管221的栅源极电压VGS的等式中用Vfeedback–Vread替换栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–0伏。如该等式所示，由于读取电压Vread的电压电平及0伏大致恒定，因此当反馈电压Vfeedback变化时，第一NMOS晶体管221的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得第一NMOS晶体管221的栅源极电压VGS大于第一NMOS晶体管221的阈值电压VT时，NMOS晶体管221导通。
NMOS晶体管241被测试电路或控制电路提供的控制信号S4导通，并且NMOS晶体管243和245被测试电路或控制电路提供的信号S5-S6截止，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。测试电路或控制电路提供具有的电压电平使得NMOS晶体管241的栅源极电压VGS大于NMOS晶体管241的阈值电压VT的控制信号S4、具有的电压电平使得NMOS晶体管243的栅源极电压VGS小于NMOS晶体管243的阈值电压VT的控制信号S5、具有的电压电平使得NMOS晶体管245的栅源极电压VGS小于NMOS晶体管245的阈值电压VT的控制信号S6。
当第一NMOS晶体管221和NMOS晶体管241导通时，电流IRL00w1通过低电阻基准元件RL00流入位线BL(L0)，电流I241从位线BL(L0)流过NMOS晶体管241，大电流I221l流过第一NMOS晶体管221，并且位线BL(L0)上的电压VBL(L0)被驱动至反馈电压Vfeedback。图3E示出了流过低电阻基准元件RL00的电流IRL00w1、流过NMOS晶体管241的电流I241、以及流过第一NMOS晶体管221的大电流I221l。电流IRL00w1流过低电阻基准元件RL00，因为低电阻基准元件RL00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为系统电压Vdd，且低电阻基准元件RL00的第一端子处于位线BL(L0)上的电压VBL(L0)，如上所述其为反馈电压Vfeedback。而忽略漏电流的情况下，电流不流过电连接至位线BL(L0)的其他低电阻基准元件RL01-RL0y，因为其他低电阻基准元件RL01-RL0y的第二端子处于读取电压Vread或高阻抗状态从而阻止电流流动，并且其他低电阻基准元件RL01-RL0y的第一端子处于反馈电压Vfeedback。应注意，如下文所述，反馈电压Vfeedback被调节至其电压电平约等于读取电压Vread的电压电平。
忽略漏电流的情况下，电流IRL00w1的量可用欧姆定律近似为IRL00w1＝(VWL(0)–VBL(L0))/RRL00，其中，VWL(0)是字线WL(0)上的电压，VBL(L0)是位线BL(L0)上的电压，并且RRL00是低电阻基准元件RL00的电阻。例如，当电压VWL(0)是2伏的系统电压Vdd，电压VBL(0)是1伏的反馈电压Vfeedback，并且低电阻基准元件RL00具有2MΩ的电阻值时，电流IRL00w1的量可用欧姆定律近似为IRL00w1＝(2V–1V)/2MΩ＝1/2μA。忽略漏电流的情况下，电流IRL00w1的量约等于从位线BL(L0)流经NMOS晶体管241的电流I241的量，因为流入位线BL(L0)的电流的量约等于从位线BL(L0)流出的电流的量。由于第一NMOS晶体管221与NMOS晶体管241串联电连接，因此流经第一NMOS晶体管221的大电流I220l的值与电流I241的值近似相等，由此，电流IRL00w1的值也近似等于大电流I221l的值。参照上述示例，电流IRL00w1的值为1/2微安，流经第一PMOS晶体管221的大电流I221l的值为1/2微安。可以注意到，在漏电流大大小于电流IRL00w1的值时，漏电流不会阻止CELL00的置位验证操作。
类似上述流程图400的步骤406中所述，在CELL00的置位验证操作期间，通过由NMOS晶体管231提供与大电流I221l成比例的电流I2311，来基于进行操作的电阻为该操作提供电流量。或者，在用于吸入可调节电流的电路203还具备与多个第一NMOS晶体管231、233串联电连接的多个FET的情况下，如上所述，在CELL00的置位验证操作期间，类似流程图400中的步骤406中所述，通过将与NMOS晶体管231串联电连接的FET导通，并由NMOS晶体管231提供与大电流I221l成比例的电流I231l，从而基于用于进行操作的电阻来为该操作提供电流量。如上所述，大电流I221l的量基于流经低电阻基准元件RL00的电流IRL00w1的量。可以注意地，由于电流I231l从位线BL(0)流出，且从该位线BL(0)流出的电流的量近似等于流入该位线BL(0)的电流的量，因此，电流I231l导致流入该位线BL(0)的电流接近等于该电流I231l的量。
当NMOS晶体管231的栅源极电压VGS大于NMOS晶体管231的阈值电压VT时，NMOS晶体管231导通。NMOS晶体管231的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于NMOS晶体管231的栅极端子与差动放大器211的输出端子电连接，因而NMOS晶体管231的栅极电压VG为差动放大器211的输出电压Vout。由于NMOS晶体管231的源极端子与0伏或接地电连接，因此NMOS晶体管231的源极电压VS为0伏或接地。因此，NMOS晶体管231的栅源极电压VGS可以表示为VGS＝VG-VS，其中栅极电压VG是差分放大器211的输出电压Vout，并且源极电压VS是0伏或接地。此外，由于NMOS晶体管231与第一NMOS晶体管211的栅极电压为差动放大器211的输出电压Vout且NMOS晶体管231与第一NMOS晶体管211的源极电压为0伏或接地，因此NMOS晶体管231的栅源极电压VGS接近等于第一NMOS晶体管211的栅源极电压VGS。应注意，第一NMOS晶体管221的源极端子和多个第一NMOS晶体管231,233中的NMOS晶体管的源极端子可以电连接到0伏或接地之外的电压，诸如大于0伏或接地的电压和小于0伏的电压或接地的电压。
如上所述，差分放大器211的输出电压Vout可以由Vout＝Vfeedback-Vread表示，并且在用于确定NMOS晶体管231的栅源极电压VGS的上述等式中，用Vfeedback-Vread替换栅极电压VG，获得等式VGS＝Vfeedback-Vread-0伏。如该等式所示，当反馈电压Vfeedback改变时，NMOS晶体管231的栅源极电压VGS改变，因为读取电压Vread和0伏的电压电平通常是恒定的。因此，当反馈电压Vfeedback的电压电平使得NMOS晶体管231的栅源极电压VGS大于NMOS晶体管231的阈值电压VT时，NMOS晶体管231导通。
由NMOS晶体管231提供的电流I231l的量与由第一NMOS晶体管221提供的大电流I221l的量成比例。由NMOS晶体管231提供的电流I231l的值与由第一NMOS晶体管221提供的大电流I221l的值之间的比例是由电路设计者选择的设计变量。该电路设计者可通过选择NMOS晶体管231的特性及第一NMOS晶体管221的特性来选择由NMOS晶体管231提供的电流I231l的量与由第一NMOS晶体管221提供的大电流I221l的值之间的比例。通过选择NMOS晶体管231的宽长比接近等于第一NMOS晶体管221的宽长比来选择由NMOS晶体管231提供的电流I231l的量与由第一NMOS晶体管221提供的大电流I221l的值之间的比例为1。然而，该比例不限于1，并且电路设计者可以选择比例的其他值，诸如大于1的比例和小于1的比例。此外，该电路设计者可通过选择NMOS晶体管231及第一NMOS晶体管221的其它特性来实现由NMOS晶体管231提供的电流I231l的量与由第一NMOS晶体管221提供的大电流I221l的量之间的期望的比例。例如，电路设计者可以选择NMOS晶体管的其它尺寸、NMOS晶体管的布局、以及用于制造NMOS晶体管的材料，以实现由NMOS晶体管231提供的电流I231l的量与由第一NMOS晶体管221提供的大电流I221l的量之间的期望比例。可注意到地，在使用其它种类的场效应晶体管来代替第一NMOS晶体管221及多个第一NMOS晶体管231、233的情况下，该电路设计者也可以通过选择该其它种类的场效应晶体管的尺寸、布局及制备材料来实现电流间的期望比例。
在由NMOS晶体管231提供的电流I231l的值与由第一NMOS晶体管221提供的大电流I221l的值之间的比率是基于NMOS晶体管231及第一NMOS晶体管221的宽长比来选择的情况下，该电流I231l的值可由如下等式来近似：I231l＝(IRL00w1)((NMOS 231的沟道宽度/NMOS 231的沟道长度)/(NMOS 221的沟道宽度/NMOS 221的沟道长度))，其中，IRL00w1是流经低电阻基准元件RL00的电流量。例如，在电流IRL00w1为1/2微安，NMOS 231的宽长比等于第一NMOS 221的宽长比时，电流I2311＝(1/2μA)(1)＝1/2μA。
电流ICELL00lw1经由CELL00而流入位线BL(0)，电流I231l从该位线BL(0)流经NMOS晶体管231。图3E示出流经CELL00的电流ICELL00lw1以及流经NMOS晶体管231的电流I231l。电流ICELL00lw1流过CELL00是由于CELL00中的阻变元件SW00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述该电压VWL(0)为系统电压Vdd，而阻变元件SW00的第一端子处于字线BL(0)上的电压VBL(0)。在忽略漏电流的情况下，电流不流过位线BL(0)上的其他阻变元件单元CELL01-CELL0y，因为其他阻变元件单元CELL01-CELL0y内的阻变元件SW01-SW0y的第二端子处于读取电压Vread或高阻抗状态从而阻止电流流动，并且阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)。忽略漏电流的情况下，电流ICELL00lw1的量约等于流过NMOS晶体管231的电流I231l的量，因为流入位线BL(0)的电流量约等于从位线BL(0)流出的电流量。此外，由于流经NMOS晶体管231的电流I231l的量近似等于流经第一NMOS晶体管221的大电流I221l的量且流经第一NMOS晶体管221的大电流I221l的值近似等于电流IRL00w1的值，因此电流ICELL00lw1的量近似等于电流IRL00w1的量。应注意，当漏电流远小于电流ICELL00lw1的量时，漏电流不会阻止CELL00的置位验证操作。
忽略漏电流的情况下，位线BL(0)上的电压VBL(0)可以近似为从字线WL(0)上的电压VWL(0)减去CELL00上的电压降，并且CELL00上的电压降可以通过使用欧姆定律近似。由此，在VWL(0)为字线WL(0)上的电压，电流ICELL00lw1为流经CELL00的电流，RCELL00为CELL00中的阻变元件SW00的电阻的情况下，位线BL(0)上的电压VBL(0)可近似为VBL(0)＝VWL(0)–(ICELL00lw1 x RCELL00)。如该等式所示，因为字线WL(0)上的电压VWL(0)和流过CELL00的电流通常不变，所以当阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，在VWL(0)＝2伏，ICELL00lw1＝IRL00w1＝1/2微安，且RCELL00＝2MΩ时，电压VBL(0)＝2V–(1/2μA x 2MΩ)＝1V。例如，在VWL(0)＝2伏，ICELL00lw1＝IRL00w1＝1/2微安，且RCELL00＝1MΩ时，电压VBL(0)＝2V–(1/2μA x 1MΩ)＝3/2V。例如，在VWL(0)＝2伏，ICELL00lw1＝IRL00w1＝1/2微安，且RCELL00＝10MΩ时，电压VBL(0)＝2V–(1/2μA x 10MΩ)＝-3V。应注意，尽管上述示例性计算将位线BL(0)上的示例性电压VBL(0)为-3V，但实际电路限制将阻止位线上的示例性电压VBL(0)为负电压。
应注意，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还应注意，在位线BL(0)上的电压VBL(0)大于读取电压Vread，并且电连接到位线BL(0)上的其他阻变元件单元CELL01-CELL0y的字线WL(1)-WL(y)被驱动到读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还可注意到，在位线BL(0)上的电压VBL(0)由于流入位线BL(0)的漏电流而被上拉时、以及在位线BL(0)上的电压VBL(0)由于从位线BL(0)流出的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小到给出用于确定所选的阻变元件SW00的阻态的边界。
类似于上文流程图400的步骤408中讨论的，在CELL00的置位验证操作期间，通过比较位线BL(0)上的电压VBL(0)和读取电压Vread来确定阻变元件SW00的阻态，基于至少一个阻变元件的电阻和用于进行操作的电阻来确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由字线WL(0)上的电压VWL(0)、电流ICELL00lw1的量以及阻变元件SW00的电阻来确定。位线BL(0)上的电压VBL(0)示出阻变元件SW00的阻态，这是因为在阻变元件SW00的低阻态和除低阻态之外的阻态下，字线WL(0)上的电压VWL(0)与电流ICELL00lw1的量都大致相同，而阻变元件SW00的电阻在低阻态和除低状态之外的阻态下是不同的。读取电压Vread示出用于CELL00的置位验证操作的低电阻基准元件RL00的电阻RRL00，这是因为读取电压Vread等于字线WL(0)上的电压VWL(0)减去将电流ICELL00lw1的值乘以低电阻基准元件RL00的电阻RRL00而算出的电压。例如，在VWL(0)＝2V,ICELL00Lw1＝1/2μA,RRL00＝2MΩ时，Vread＝2V–(1/2μA x 2MΩ)＝1V。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻小于低电阻基准元件RL00的电阻RRL00(即RCELL00<RRL00，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是低阻态。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻大于或等于低电阻基准元件RL00的电阻RRL00(即RCELL00≥RRL00，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是低阻态之外的其它阻态。
读出装置261在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者其他提供读取电压Vread的装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置261通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置261在输出端子上输出表明阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置261输出表明阻变元件SW00为低阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置261输出表明电阻变化元件SW00为阻态之外的阻态的信号。例如，当ICELL00lw1＝1/2微安，RCELL00＝1MΩ，VBL(0)＝3/2V，并且Vread＝1V时，读出装置261输出表明阻变元件SW00为低阻态(通常对应于逻辑1，置位状态)的信号。例如，当ICELL00lw1＝1/2微安，RCELL00＝2MΩ，VBL(0)＝1V，并且Vread＝1V时，读出装置261输出表明阻变元件SW00为低阻态之外的阻态的信号。例如，当ICELL00lw1＝1/2微安，RCELL00＝10MΩ，VBL(0)＝-3V，并且Vread＝1V时，读出装置261输出表明阻变元件SW00为低阻态之外的阻态的信号。应注意，尽管上述示例中的位线BL(0)上的示例性电压VBL(0)为-3V，但实际电路限制将阻止位线BL(0)上的示例性电压VBL(0)为负电压。还应注意，当多个读出装置261,263电连接到多个放大器271,273时，如图2F和2H所示，多个读出装置261,263通过将放大后的电压与所选择的电压(诸如，读取电压Vread)进行比较来确定阻变元件SW00-SWxy的阻态。还可以注意到，如图2I所示，在多个读出装置261、263与多个反相器281、283电连接时，该多个反相器281、283将多个读出装置261、263输出的信号进行反相。
或者，从图2E-2H中所示的示例性架构中省略多个读出装置261,263，并且测试电路、逻辑电路或诸如处理器、控制器、可编程逻辑器件和FGPA的控制电路电连接至位线BL(0)-BL(x)以接收位线BL(0)-BL(x)上的电压或者电连接至多个放大器271,273以接收放大后的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过将位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。例如，对于CELL00的置位验证操作，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器271,273时，测试电路、逻辑电路或控制电路通过对放大后的电压与所选电压(诸如读取电压Vread)或对应于所选电压(例如读取电压Vread)的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出表明阻变元件SW00-SWxy的阻态的信号。
此外，用于吸入可调节电流的电路203通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列200的电路状态。反馈电压Vfeedback反映阻变元件阵列200的电路状态，因为反馈电压Vfeedback基于流过第一NMOS晶体管221的大电流I221l的量并且大电流I221l的量受到阻变元件阵列200的电路状态的影响。例如，由温度、漏电流、和寄生阻抗引起的低电阻基准元件RL00-RL0y的电阻的变化可以影响大电流I221l的量。反馈电压Vfeedback被提供给差分放大器211的正相输入，并且如上所述，第一NMOS晶体管221的栅极电压VG是差分放大器211的输出电压Vout，并且第一NMOS晶体管220的源极电压VS是0伏或接地。第一NMOS晶体管221的栅源极电压VGS调节流过第一NMOS晶体管221的大电流I221l的量，并且差分放大器211调节第一NMOS晶体管221的栅源极电压VGS，使得大电流I221l的量将反馈电压Vfeedback调整为约等于读取电压Vread。并且，如上所述，由NMOS晶体管231提供的电流I231l的量与由第一NMOS晶体管221提供的大电流I221l的量成比例。因此，调节由第一NMOS晶体管221提供大电流I221l的量以补偿阻变元件阵列200的电路状态，就会按比例调整由NMOS晶体管231提供的电流I231l的量以补偿阻变元件阵列200的电路状态。
另外，字线WL(0)上的每个阻变元件单元CELL00-CELLx0的置位验证操作也可以同时执行，因为多个第一NMOS晶体管231,233中的每个NMOS晶体管都提供大致相同的电流量。多个第一NMOS晶体管231、233中的每个NMOS晶体管为置位验证操作提供大致相同量的电流，因为多个第一NMOS晶体管231、233中的每个NMOS晶体管具有大致相同的特性并且具有大致相同的栅源极电压VGS。图3E示出了经由CELL00流入位线BL(0)的电流ICELL00lw1、经由CELLx0流入位线BL(x)的电流ICELLx0lw1、经由NMOS晶体管231从位线BL(0)流出的电流I231l以及经由NMOS晶体管233从位线BL(x)流出的电流I233l。由于电流I231l从位线BL(0)流出，且从该位线BL(0)流出的电流的量约等于流入该位线BL(0)的电流的量，因此，电流I231l导致流入该位线BL(0)的电流约等于该电流I231l的量。由于电流I231l从位线BL(x)流出，且从该位线BL(x)流出的电流的量约等于流入该位线BL(x)的电流的量，因此，电流I233l导致流入该位线BL(x)的电流约等于该电流I233l的量。以与上文讨论的CELL00的置位验证操作类似的方式执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的置位验证操作。在需要快速数据置位验证操作或页面模式置位验证操作的某些应用中，对字线上的每个单元同时执行置位验证操作是非常可取的。
图2E的示例性架构中的CELL00的重置验证操作将在下面详细说明，且图2E的示例性架构中的每个单元的重置验证操作可以与CELL00的重置验证操作类似的方式执行。图3F是示出电流流动的简化示意图，其在图2E的示例性架构中的CELL00的重置验证操作期间忽略了漏电流。图3F示出了阻变元件阵列200的简化版本，从而可以更详细地示出电流。应注意，下面进一步详细说明的CELL00的重置验证操作通常描述的流过CELL00的电流是从字线WL(0)流到位线BL(0)，然而，本公开的装置和方法中流过单元的电流不限于从字线流向位线。还应注意，可以参考图3F来说明CELL00的重置验证操作以及字线WL(0)上的每个单元同时执行的重置验证操作，因为为了CELL00的重置验证操作以及字线WL(0)上的每个单元同时执行的重置验证操作，电流流过多个NMOS晶体管231,233中的每个NMOS晶体管和字线WL(0)上的每个单元。
如上文在流程图400的步骤402中类似地讨论，通过从阻变元件阵列200中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的重置验证操作。通过将字线WL(0)上的电压VWL(0)驱动至系统电压Vdd并驱动其他字线WL(1)-WL(y)至读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)、系统电压Vdd和读取电压Vread是由电路设计者选择的设计变量。应注意，尽管字线WL(0)上的电压VWL(0)在讨论中被驱动至2伏的系统电压Vdd，但字线WL(0)上的电压VWL(0)不限于被驱动至系统电压Vdd或被驱动至2伏，且电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，诸如大于2伏的电压电平和小于2伏的电压电平。还应注意，虽然系统电压Vdd在讨论中具有2伏的电压电平，但是系统电压Vdd不限于具有2伏的电压电平并且电路设计者可以为系统电压Vdd选择其他电压电平，例如大于2伏的电压电平和小于2伏的电压电平。应进一步注意，虽然读取电压Vread在讨论中具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。
对于CELL00的重置验证操作，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通第一NMOS晶体管221并导通NMOS晶体管245执行，来为CELL00的重置验证操作选择高电阻基准元件RH00的电阻。此外，当第一NMOS晶体管221已经导通时，在CELL00的重置验证操作期间，如上文在流程图的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通NMOS晶体管245执行，来为CELL00的重置验证操作选择高电阻基准元件RH00的电阻。
在第一NMOS晶体管221的栅源极电压VGS大于第一NMOS晶体管221的阈值电压VT时，第一NMOS晶体管221导通。第一NMOS晶体管221的栅源极电压VGS由栅极电压VG与源极电压VS之间的差值来确定。由于第一NMOS晶体管221的栅极端子与差分放大器211的输出端子电连接，因此第一NMOS晶体管221的栅极电压VG是差分放大器211的输出电压Vout。由于第一NMOS晶体管221的源极端子与0伏或接地电连接，因此第一NMOS晶体管221的源极电压VS为0伏或接地。由此，第一NMOS晶体管221的栅源极电压VGS可被表示为VGS＝VG–VS，其中栅极电压VG是差分放大器211的输出电压Vout且源极电压VS为0伏或接地。
通过将差分放大器211的增益乘以正相输入的电压与反相输入的电压之间的差值来确定差分放大器211的输出电压Vout。差分放大器211具有增益1，然而，差分放大器211不限于具有增益1。差分放大器211的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器211的增益选择其他值，例如差分放大器211的增益大于1或者差分放大器211的增益小于1。差分放大器211的正相输入的电压是反馈电压Vfeedback，因为正相输入端子通过反馈回路电连接至第一NMOS晶体管221的漏极端子和多个第二NMOS晶体管241,243,245中的每个NMOS晶体管的源极端子。差分放大器211的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路控制电路或其他提供读取电压Vread的装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器211的输出电压Vout可以由Vout＝增益(正相输入的电压-反相输入的电压)表示，其中增益为1，正相输入的电压为反馈电压Vfeedback，反相输入的电压为读取电压Vread。
在用于确定差分放大器211的输出电压Vout的上述等式中，将增益、正相输入的电压和反相输入的电压加以替换，可以获得Vout＝Vfeedback-Vread，并且通过在上述用于确定第一NMOS晶体管221的栅源极电压VGS的等式中用Vfeedback–Vread替换栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–0伏。如该等式所示，由于读取电压Vread的电压电平及0伏大致恒定，因此当反馈电压Vfeedback变化时，第一NMOS晶体管221的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得第一NMOS晶体管221的栅源极电压VGS大于第一NMOS晶体管221的阈值电压VT时，第一NMOS晶体管221导通。
NMOS晶体管245被测试电路或控制电路提供的控制信号S6导通，并且NMOS晶体管241和243被测试电路或控制电路提供的信号S4-S5截止，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。测试电路或控制电路提供具有的电压电平使得NMOS晶体管241的栅源极电压VGS小于NMOS晶体管241的阈值电压VT的控制信号S4、具有的电压电平使得NMOS晶体管243的栅源极电压VGS小于NMOS晶体管243的阈值电压VT的控制信号S5、具有的电压电平使得NMOS晶体管245的栅源极电压VGS大于NMOS晶体管245的阈值电压VT的控制信号S6。
当第一NMOS晶体管221和NMOS晶体管245导通时，电流IRH00w1通过高电阻基准元件RH00流入位线BL(H0)，电流I245从位线BL(H0)流过NMOS晶体管245，小电流I221s流过第一NMOS晶体管221，并且位线BL(H0)上的电压VBL(H0)被驱动至反馈电压Vfeedback。图3F示出了流过高电阻基准元件RH00的电流IRH00w1、流过NMOS晶体管245的电流I245、以及流过第一NMOS晶体管221的小电流I221s。电流IRH00w1流过高电阻基准元件RH00，因为高电阻基准元件RH00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为系统电压Vdd，且高电阻基准元件RH00的第一端子处于位线BL(H0)上的电压VBL(H0)，如上所述其为反馈电压Vfeedback。忽略漏电流的情况下，电流不流过电连接至位线BL(H0)的其他高电阻基准元件RH01-RH0y，因为其他高电阻基准元件RH01-RH0y的第二端子处于读取电压Vread或高阻抗状态从而阻止电流流动，并且其他高电阻基准元件RH01-RH0y的第一端子处于反馈电压Vfeedback。应注意，如下文所述，反馈电压Vfeedback被调节至其电压电平约等于读取电压Vread的电压电平。
在字线WL(0)上的电压为VWL(0)，位线BL(H0)上的电压为VBL(H0)，RRH00为高电阻基准元件RH00的电阻时，在忽略漏电流的情况下，电流IRH00w1的量可用欧姆定律近似为IRH00w1＝(VWL(0)–VBL(H0))/RRH00。例如，在电压VWL(0)为2伏的系统电压，电压VBL(0)为1伏的反馈电压Vfeedback，高电阻基准元件RH00具有9MΩ的电阻值时，电流IRH00w1的量可用欧姆定律近似为IRH00w1＝(2V–1V)/9MΩ＝1/9μA。由于流入位线BL(H0)的电流的量近似等于从该位线BL(H0)流出的电流的量，因此在忽略漏电流的情况下，电流IRH00w1的量近似等于从该位线BL(H0)流经NMOS晶体管245的电流的量。由于第一NMOS晶体管221与NMOS晶体管245串联电连接，因此流经第一NMOS晶体管221的小电流I221s的量与电流I245的量近似相等，由此，电流IRH00w1的量也近似等于小电流I221s的量。参照上述示例，电流IRH00w1的量为1/9微安，流经第一NMOS晶体管221的小电流I221s的量为1/9微安。可以注意到，在漏电流大大小于电流IRH00w1的量时，漏电流不会阻止CELL00的重置验证操作。
类似上述流程图400的步骤406中所述，在CELL00的重置验证操作期间，通过由NMOS晶体管231提供与小电流I221s成比例的电流I231s来基于电阻值提供用于操作的电流的量以进行该操作。或者，在用于吸入可调节电流量203的电流还具备与多个第一NMOS晶体管231、233串联电连接的多个FET的情况下，通过将与NMOS晶体管231串联电连接的FET导通，并由NMOS晶体管231提供与小电流I221s成比例的电流I231s，从而在CELL00的重置验证操作期间，如上所述，类似流程图400中的步骤406中所述，基于电阻值提供用于操作的电流量以进行该操作。如上所述，小电流I221s的量基于流经高电阻基准元件RH00的电流IRH00W1的量。可以注意到，由于电流I231s从位线BL(0)流出，且从该位线BL(0)流出的电流的量近似等于流入该位线BL(0)的电流的量，因此，电流I231s导致流入该位线BL(0)的电流近似等于该电流I231s的量。
在NMOS晶体管231的栅源极电压VGS大于用于NMOS晶体管231的阈值电压VT时，NMOS晶体管231导通。通过栅极电压VG与源极电压VS之间的差值来确定NMOS晶体管231的栅源极电压VGS。由于NMOS晶体管231的栅极端子与差分放大器211的输出端子电连接，因而NMOS晶体管231的栅极电压VG为差分放大器211的输出电压Vout。由于NMOS晶体管231的源极端子与0伏或接地电连接，因此NMOS晶体管231的源极电压VS为0伏或接地。由此，在栅极电压VG为差分放大器211的输出电压Vout且源极电压VS为0伏或接地时，NMOS晶体管231的栅源极电压VGS可表示为VGS＝VG–VS。此外，由于NMOS晶体管231与第一NMOS晶体管211的栅极电压为差分放大器211的输出电压Vout且NMOS晶体管231与第一NMOS晶体管211的源极电压为0伏或接地，因此NMOS晶体管231的栅源极电压VGS近似等于第一NMOS晶体管211的栅源极电压VGS。可以注意到，第一NMOS晶体管221的源极端子及多个第一NMOS晶体管231、233中的NMOS晶体管的源极端子可与0伏或接地以外的电压电连接，例如大于0伏或接地的电压及小于0伏或接地的电压。
如上所述，差分放大器211的输出电压Vout可表示为Vout＝Vfeedback–Vread，通过在上述用于确定NMOS晶体管231的栅源极电压VGS的等式中将Vfeedback–Vread替代为栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–0伏。如该等式所示，由于读取电压Vread的电压电平及0伏大致恒定，因此在反馈电压Vfeedback变化的情况下，NMOS晶体管231的栅源极电压VGS变化。由此，在反馈电压Vfeedback具有N使得NMOS晶体管231的栅源极电压VGS大于NMOS晶体管231的阈值电压VT的电压电平的情况下，NMOS晶体管231导通。
由NMOS晶体管231提供的电流I231s的量与由第一NMOS晶体管221提供的小电流I221s的量成比例。由NMOS晶体管231提供的电流I231s的量与由第一NMOS晶体管221提供的小电流I221s的量之间的比率是由电路设计者选择的设计变量。该电路设计者可通过选择NMOS晶体管231的特性及第一NMOS晶体管221的特性来选择由NMOS晶体管231提供的电流I231s的量与由第一NMOS晶体管221提供的小电流I221s的量之间的比率。通过选择NMOS晶体管231的宽长比近似等于第一NMOS晶体管221的宽长比来选择由NMOS晶体管231提供的电流I231s的量与由第一NMOS晶体管221提供的小电流I221s的量之间的比率为1。然而，该比率并不局限为1，电路设计者可选择其它值的比率，例如大于1的比率及小于1的比率。此外，该电路设计者可通过选择NMOS晶体管231及第一NMOS晶体管221的其它特性来实现由NMOS晶体管231提供的电流I231s的量与由第一NMOS晶体管221提供的小电流I221s的量之间的期望的比率。例如，该电路设计者可通过选择NMOS晶体管的其它尺寸、NMOS晶体管的布局、以及制造该NMOS晶体管的材料来实现由NMOS晶体管231提供的电流I231s的量与由第一NMOS晶体管221提供的小电流I221s的量之间的期望的比率。可注意到，在使用其它种类的场效应晶体管来代替第一NMOS晶体管221及多个第一NMOS晶体管231、233的情况下，该电路设计者也可以通过选择该其它种类的场效应晶体管的尺寸、布局及制备材料来实现电流间的期望比率。
在由NMOS晶体管231提供的电流I231s的量与由第一NMOS晶体管221提供的小电流I221s的量之间的比率是基于NMOS晶体管231及第一NMOS晶体管221的宽长比来选择的情况下，该电流I231s的量可由如下等式来近似：I231s＝(IRH00w1)((NMOS 231的沟道宽度/NMOS 231的沟道长度)/(NMOS 221的沟道宽度/NMOS 221的沟道长度))，其中，IRH00w1是流经高电阻基准元件RH00的电流的量。例如，在电流IRH00w1为1/9微安，NMOS 231的宽长比等于第一NMOS 221的宽长比时，电流I231s＝(1/9μA)(1)＝1/9μA。
电流ICELL00sw1经由CELL00而流入位线BL(0)，电流I231s从该位线BL(0)流经NMOS晶体管231。图3F示出流经CELL00的电流ICELL00sw1以及流经NMOS晶体管231的电流I231s。由于CELL00中的阻变元件SW00的第2端子处于字线WL(0)上的电压VWL(0)，如上所述该电压VWL(0)为系统电压Vdd，而阻变元件SW00的第一端子处于字线BL(0)上的电压VBL(0)，因此电流ICELL00sw1流过CELL00。此外，由于其它阻变元件单元CELL01-CELL0y中的阻变元件SW01－SW0y的第2端子处于读取电压Vread或高阻抗状态以阻止电流流过且阻变元件SW01－SW0y的第一端子处于字线BL(0)上的电压VBL(0)，因此在忽略漏电流的情况下，电流不会流经字线BL(0)上的其它阻变元件单元CELL01-CELL0y。由于流入位线BL(0)的电流的量近似等于从该位线BL(0)流出的电流的量，因此在忽略漏电流的情况下，电流ICELL00sw1的量近似等于流经NMOS晶体管231的电流I231s的量。此外，由于流经NMOS晶体管231的电流I231s的量近似等于流经第一NMOS晶体管221的小电流I221s的量且流经第一NMOS晶体管221的小电流I221s的量近似等于电流IRH00w1的量，因此电流ICELL00sw1的量近似等于电流IRH00w1的量。可以注意到，在漏电流大大小于电流ICELL00sw1的量时，漏电流不会阻止CELL00的重置验证操作。
在忽略漏电流的情况下，位线BL(0)上的电压VBL(0)可近似为从位线WL(0)上的电压VWL(0)减去CELL00间的压降，该CELL00间的压降可用欧姆定律来近似。由此，在VWL(0)为字线WL(0)上的电压，电流ICELL00sw1为流经CELL00的电流，RCELL00为CELL00中的阻变元件SW00的电阻的情况下，位线BL(0)上的电压VBL(0)可近似为VBL(0)＝VWL(0)–(ICELL00sw1 x RCELL00)。如该等式所示，由于字线WL(0)上的电压VWL(0)及流经CELL00的电流大致为恒定，因此，在阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，在VWL(0)＝2伏，ICELL00sw1＝IRH00w1＝1/9微安，且RCELL00＝9MΩ时，电压VBL(0)＝2V–(1/9μA x 9MΩ)＝1V。例如，在VWL(0)＝2伏，ICELL00sw1＝IRH00w1＝1/9微安，且RCELL00＝1MΩ时，电压VBL(0)＝2V–(1/9μAx 1MΩ)＝17/9V。例如，在VWL(0)＝2伏，ICELL00sw1＝IRH00w1＝1/9微安，且RCELL00＝10MΩ时，电压VBL(0)＝2V–(1/9μA x 10MΩ)＝8/9V。
可注意到，在位线BL(0)上的电压VBL(0)小于读取电压Vread，与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。可注意到，在位线BL(0)上的电压VBL(0)大于读取电压Vread，与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还可注意到，在位线BL(0)上的电压VBL(0)由于流入位线BL(0)的漏电流而被上拉时、以及在位线BL(0)上的电压VBL(0)由于从位线BL(0)流出的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小以至于允许用于确定所选的阻变元件SW00的阻态的边界。
通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态，从而在CELL00的重置验证操作期间，类似上述流程图400中的步骤408那样，基于至少一个阻变元件的电阻及用于操作的电阻来确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由字线WL(0)上的电压VWL(0)、电流ICELL00sw1的量以及阻变元件SW00的电阻来确定。位线BL(0)上的电压VBL(0)表示阻变元件SW00的阻态，这是因为对于阻变元件SW00的高阻态和除高阻态之外的阻态下的字线WL(0)上的电压VWL(0)与电流ICELL00sw1的量大致相同，而阻变元件SW00的电阻对于高阻态和除高阻态之外的阻态是不同的。读取电压Vread表示用于CELL00的重置验证操作的高电阻基准元件RH00的电阻RRH00，这是因为读取电压Vread等于字线WL(0)上的电压VWL(0)减去将电流ICELL00sw1的量乘以高电阻基准元件RH00的电阻RRH00而算出的电压。例如，在VWL(0)＝2V,ICELL00sw1＝1/9μA,RRH00＝9MΩ时，Vread＝2V–(1/9μA x 9MΩ)＝1V。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻大于或等于高电阻基准元件的电阻RRH00(即RCELL00≥RRH00，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是高阻态。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻小于高电阻基准元件RH00的电阻RRH00(即RCELL00<RRH00，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是除高阻态之外的其它阻态。
读出装置261在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者提供读取电压Vread的其他设备，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置261通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置261在输出端子上输出指示阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置261输出指示阻变元件SW00具有高阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置261输出指示阻变元件SW00具有除高阻态之外的阻态的信号。例如，当ICELL00ib1＝1/9微安，RCELL00＝10MΩ，VBL(0)＝8/9V，并且Vread＝1V时，读出装置261输出指示阻变元件SW00具有高阻态(通常对应于逻辑0，重置状态)的信号。例如，当ICELL00sw1＝1/9微安，RCELL00＝9MΩ，VBL(0)＝1V，并且Vread＝1V时，读出装置261输出指示阻变元件SW00具有高阻态(通常对应于逻辑0，重置状态)的信号。例如，当ICELL00sw1＝1/9微安，RCELL00＝1MΩ，VBL(0)＝17/9V，并且Vread＝1V时，读出装置260输出指示阻变元件SW00具有除高阻态之外的阻态的信号。可以注意到，如图2F、2H所示，在多个读出装置261、263与多个放大器271、273电连接时，多个读出装置261、263通过将放大后的电压与所选电压、例如读取电压Vread进行比较来确定阻变元件SW00-SWxy的阻态。可以注意到，如图2I所示，在多个读出装置261、263与多个逆变器281、283电连接时，该多个反相器281、283将多个读出装置261、263输出的信号进行反相。
或者，图2E-2H的示例架构中省略多个读出装置261、263，而测试电路、逻辑电路或诸如处理器、控制器、可编程逻辑器件及FGPA的控制电路与位线BL(0)-BL(x)电连接，以接收位线BL(0)-BL(x)上的电压，或者与多个放大器271、273电连接以接收放大后的电压。2E-2H、测试电路、逻辑电路、或诸如处理器、控制器、可编程逻辑器件和FGPA的控制电路电连接到位线BL(0)-BL(x)以接收位线BL(0)-BL(x)上的电压或者电连接到多个放大器271、273以接收放大后的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件的阻态SW00-SWxy。例如，在CELL00的重置验证操作中，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件的阻态SW00。当测试电路、逻辑电路或控制电路电连接至多个放大器271、273时，测试电路、逻辑电路或控制电路通过对放大后的电压与所选电压(例如读取电压Vread)或对应于所选电压(例如读取电压Vread)的存储值进行比较来确定阻变元件SW00-SWxy的阻态。
另外，测试电路、逻辑电路或控制电路可以输出指示阻变元件SW00-SWxy的阻态的信号。此外，用于吸入可调节电流量的电路203通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列200的电路状态。反馈电压Vfeedback反映阻变元件阵列200的电路状态，这是因为反馈电压Vfeedback基于流过第一NMOS晶体管221的小电流I220的量并且该小电流I220的量受到阻变元件阵列200的电路状态的影响。例如，由温度、漏电流和寄生阻抗引起的高电阻基准元件RH00-RH0y的电阻的变化可以影响小电流I220的量。反馈电压Vfeedback被提供给差分放大器211的非反相输入，并且如上所述，第一NMOS晶体管221的栅极电压VG是差分放大器211的输出电压Vout，并且第一NMOS晶体管221的源极电压VS是0伏或接地。第一NMOS晶体管221的栅源极电压VGS调节流过第一NMOS晶体管221的小电流I220的量，并且差分放大器211调节第一NMOS晶体管221的栅源极电压VGS，使得小电流I220的量将反馈电压Vfeedback调整为约等于读取电压Vread。并且，如上所述，由NMOS晶体管231提供的电流I231s的量与由第一NMOS晶体管221提供的小电流I221s的量成比例。因此，调节由第一NMOS晶体管221提供的小电流I222的量以补偿阻变元件阵列200的电路状态，按比例调整由NMOS晶体管231提供的电流I231s的量，以补偿阻变元件阵列200的电路状态。
另外，也可以同时执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的重置验证操作，因为多个第一NMOS晶体管231,233中的每个NMOS晶体管提供大致相同的电流量。多个第一NMOS晶体管231、233中的每个NMOS晶体管为重置验证操作提供大致相同量的电流，因为多个第一NMOS晶体管231、233中的每个NMOS晶体管具有大致相同的特性并且具有大致相同的栅源极电压VGS。图3F示出了经由CELL00流入位线BL(0)的电流ICELL00sw1、经由CELLx0流入位线BL(x)的电流ICELLx0sw1、经由NMOS晶体管231从位线BL(0)流出的电流I231ss以及经由NMOS晶体管233从位线BL(x)流出的电流I233s。由于电流I231s从位线BL(0)流出，且从该位线BL(0)流出的电流的量大约等于流入该位线BL(0)的电流的量，因此，电流I231s导致流入该位线BL(0)的电流大约等于该电流I231s的量。由于电流I231s从位线BL(x)流出，且从该位线BL(x)流出的电流的量大约等于流入该位线BL(x)的电流的量，因此，电流I233s导致流入该位线BL(x)的电流大约等于该电流I233s的量。以与上文讨论的CELL00的重置验证操作类似的方式执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的重置验证操作。在需要快速数据重置验证操作或页面模式重置验证操作的某些应用中，非常需要同时对字线上的每个单元执行重置验证操作。
参照图5A，示出了基于电阻基准元件的电阻使用电阻来访问阻变元件阵列中的至少一个阻变元件以提供电流量的示例性架构的简化示意图。示例性架构可操作用来从使用电阻基准元件的电阻生成的低电阻Rlow、使用电阻基准元件的电阻生成的中电阻Rinter和使用电阻基准元件的电阻生成的高电阻Rhigh中进行选择，并且如下所述，对于置位验证操作选择低电阻Rlow，对于读取操作选择中电阻Rinter，对于重置验证操作选择高电阻Rhigh。另外，示例性架构可以通过在示例性架构中包括具有不同电阻的附加电阻基准元件来从附加电阻中进行选择。如图5A所示，示例性架构包括阻变元件阵列500、用于源出可调节电流502的量的电路、以及多个读出装置560、562。然而，示例性架构不限于图5A且示例性架构可包括图5A中未示出的附加组件，例如电阻器、放大器和反相器，并且可以省略图5A中所示的组件，例如读出放大器。此外，示例性架构不限于图5B-5D，示例性架构也可包括图5B-5D中未示出的另外的组件，也可以省略图5B-5D中的组件。
阻变元件阵列500包括多个阻变元件单元CELL00-CELLxy，并且每个阻变元件单元包括通过两条阵列线(位线和字线)访问的阻变元件SW00-SWxy，并且不包括原位选择装置或其他限流元件。阻变元件阵列500还包括：多个低电阻基准元件RL00-RL1y，每个低电阻基准元件通过两条阵列线(一条位线和一条字线)访问；以及多个高电阻基准元件RH00-RH1y，每个高电阻基准元件通过两条阵列线(一条位线和一条字线)访问。或者，多个低电阻基准元件RL00-RL1y、多个高电阻基准元件RH00-RH1y中的至少一个可位于阻变元件阵列500的外部。
阻变元件单元CELL00-CELLxy被称为1-R阻变元件单元或nR阻变元件单元，因为阻变元件单元CELL00-CELLxy包括阻变元件并且不包括原位选择装置或其他限流元件。阻变元件单元CELL00-CELLxy可以具有与上面关于图1所讨论的阻变元件阵列100中的阻变元件单元CELL00-CELLxy相同或相似的结构。另外，阻变元件阵列500可以被称为1-R阻变元件阵列或nR阻变元件阵列，因为阻变元件阵列500包括阻变元件单元，其包括阻变元件并且不包括原位选择装置或其他限流元件。
阻变元件阵列500中的低电阻基准元件RL00-RL1y、高电阻基准元件RH00-RH1y、和阻变元件SW00-SWxy的位置导致低电阻基准元件RL00-RL1y、高电阻基准元件RH00-RH1y和阻变元件SW00-SWxy要受制于基本相同的电路状态，例如温度、阵列线电容和阻抗、未选择单元的电阻以及阵列内的泄漏路径。在阻变元件阵列500中定位低电阻基准元件RL00-RL1y、高电阻基准元件RH00-RH1y和阻变元件SW00-SWxy可以减小阻变元件阵列500的电路状态的影响，因为低电阻基准元件RL00-RL1y、高电阻基准元件RH00-RH1y和阻变元件SW00-SWxy受制于基本相同的电路状态。另外，以相同材料构造低电阻基准元件RL00-RL1y、高电阻基准元件RH00-RH1y和阻变元件SW00-SWxy可以减小电气特性变化的影响，该电气特性变化由低电阻基准元件RL00-RL1y、高电阻基准元件RH00-RH1y和阻变元件SW00-SWxy以不同材料构造而引起。
如上文所述，阻变元件SW00-SWxy可以是双端纳米管开关元件、相变存储元件、金属氧化物存储元件或导电桥存储元件以及其他材料和设计。阻变元件SW00-SWxy可以由多种材料形成，例如但不限于金属氧化物、固体电解质、相变材料诸如硫属化物玻璃、石墨烯纤维和碳纳米管纤维。该阻变元件SW00-SWxy可编程为低阻态，例如约1MΩ的电阻(通常对应于逻辑'1'，设置状态)，以及高阻态，例如约10MΩ的电阻(通常对应于逻辑'0'，重置状态)。
低电阻基准元件RL00-RL1y可以是电阻、双端纳米管开关元件、相变存储元件、金属氧化物存储元件或导电桥存储元件以及其他材料和设计。低电阻基准元件RL00-RL1y可以由多种材料形成，例如但不限于金属氧化物、固体电解质、相变材料诸如硫属化物玻璃、石墨烯纤维和碳纳米管纤维。低电阻基准元件RL00-RL1y的电阻是由电路设计者选择的设计变量。低电阻基准元件RL00-RL1y的电阻设置用于在置位验证操作期间与低阻态对应的电阻值的上边界。电路设计者通常选择低电阻基准元件RL00-RL1y的电阻大于阻变元件SW00-SWxy的低阻态的模型电阻，使得阻变元件SW00-SWxy可具有大于用于低阻态的模型电阻的电阻，并且阻变元件SW00-SWxy被确定为在置位验证操作期间具有低阻态。
例如，当阻变元件SW00-SWxy的低阻态的模型电阻为1MΩ时，电路设计者可以选择低电阻基准元件RL00-RL1y的电阻为3MΩ，因此，在置位验证操作期间，阻变元件具有小于或等于约3MΩ的电阻被确定为具有低阻态。可以注意到，电路设计者通常选择低电阻基准元件RL00-RL1y的电阻，其大于阻变元件SW00-SWxy的低阻态的模型电阻并且小于高电阻基准元件RH00-RH1y的电阻。还可以注意到，低电阻基准元件RL00-RL1y不限于具有大致相同的电阻。例如，更靠近用于源出可调节电流量的电路502的低电阻基准元件具有的电阻可以大于远离用于源出可调节电流量的电路502的电路的低电阻基准元件的电阻。
高电阻基准元件RH00-RH1y可以是电阻、双端纳米管开关元件、相变存储元件、金属氧化物存储元件或导电桥存储元件以及其他材料和设计。高电阻基准元件RH00-RH1y可以由多种材料形成，例如但不限于金属氧化物、固体电解质、相变材料诸如硫属化物玻璃、石墨烯纤维和碳纳米管纤维。高电阻基准元件RH00-RH1y的电阻是由电路设计者选择的设计变量。高电阻基准元件RH00-RH1y的电阻设置用于在重置验证操作期间与高阻态对应的电阻值的下边界。电路设计者通常选择高电阻基准元件RH00-RH1y的电阻小于阻变元件SW00-SWxy的高阻态的模型电阻，使得阻变元件SW00-SWxy可具有小于用于高阻态的模型电阻的电阻，且该阻变元件SW00-Swxy可被确定为在重置验证操作期间具有高阻态。
例如，当阻变元件SW00-SWxy的高阻态的模型电阻为10MΩ时，电路设计者可以选择高电阻基准元件RH00-RH1y的电阻为8MΩ，因此，在重置验证操作期间，阻变元件具有大于约8MΩ的电阻被确定为具有高阻态。可以注意到，电路设计者通常选择高电阻基准元件RH00-RH1y的电阻要大于低电阻基准元件RL00-RL1y的电阻并且小于阻变元件SW00-SWxy的高阻态的模型电阻。还可以注意到，高电阻基准元件RH00-RH1y不限于具有大致相同的电阻。例如，更靠近用于源出可调节电流量的电路502的高电阻基准元件具有的电阻可以大于远离用于源出可调节电流量的电路502的高电阻基准元件的电阻。
如下所述，利用低电阻基准元件RL00-RL1y和高电阻基准元件RH00-RH1y来设定中电阻以作为与读取操作期间的低阻态对应的电阻值和与读取操作期间的高阻态对应的电阻值的边界。作为读取操作期间的边界设定的该中电阻在选择了低电阻基准元件RL00-RL1y的电阻和高电阻基准元件RH00-RH1y的电阻时，可另外由电路设计者考虑。中电阻通常大于低电阻基准元件RL00-RL1y的电阻并且小于高电阻基准元件RH00-RH1y的电阻。
例如如下所述，在电路设计者选择低电阻基准元件RL00-RL1y的电阻为3MΩ，选择高电阻基准元件RH00-RH1y的电阻为8MΩ时，作为读取操作期间的边界设定的中电阻可以为4.36MΩ。在上述示例中，具有小于或等于大约4.36MΩ的电阻的阻变元件被确定为在读取操作期间具有低阻态，具有大于大约4.36MΩ的电阻的阻变元件被确定为在读取操作期间具有高阻态。
另外，通过选择低电阻基准元件RL00-RL1y的电阻小于高电阻基准元件RH00-RH1y的电阻，从而产生在置位验证操作期间对应于低阻态的电阻值和在重置验证操作期间对应于高阻态的电阻值之间的缓冲器。在缓冲器中具有电阻的阻变元件被确定为在读取操作期间具有低阻态或在读取操作期间具有高阻态。然而，在缓冲器中具有电阻的阻变元件在置位验证操作期间被确定为具有除低阻态之外的阻态，或者在重置验证操作期间被确定为具有除高阻态之外的阻态。因此，当低电阻基准元件RL00-RL1y的电阻小于作为读取操作期间的边界设定的中电阻时，置位验证操作需要阻变元件SW00-SWxy的电阻与低阻态的模型电阻之间的对应关系相对于读取操作更紧密，并且当高电阻基准元件RH00-RH1y的电阻大于作为读取操作期间的边界设定的中电阻时，重置验证操作需要阻变元件SW00-SWxy的电阻和高阻态的模型电阻之间的对应关系相对于读取操作更紧密。
例如，当低电阻基准元件RL00-RL1y具有3MΩ的电阻时，中电阻为4.36MΩ，并且高电阻基准元件RH00-RH1y具有8MΩ的电阻，低电阻基准元件RL00-RL0y和高电阻基准元件产生约3MΩ和约8MΩ之间的缓冲器。在上面的例子中，具有约3MΩ至约4.36MΩ的电阻的阻变元件在读取操作期间被确定为具有低阻态而在置位验证操作期间被确定为具有除低阻态之外的阻态，具有约4.36MΩ至约8MΩ的电阻的阻变元件在读取操作期间被确定为具有高阻态而在重置验证操作期间被确定为具有除高阻态之外的阻态。电路设计者可以通过调节低电阻基准元件RL00-RL1y的电阻和高电阻基准元件RH00-RH1y的电阻来调节缓冲器。可以注意到，低电阻基准元件RL00-RL1y的电阻和高电阻基准元件RH00-RH1y的电阻不需要与中电阻的距离相等。例如，低电阻基准元件RL00-RL1y的电阻可以距离中电阻较近，或者也可以高电阻基准元件RH00-RH1y的电阻距离中电阻较近。
每个阻变元件SW00-SWxy具有第一端子和第二端子。阻变元件SW00-SWxy的第一端子电连接至位线BL(0)-BL(x)，且阻变元件SW00-SWxy的第二端子电连接至字线WL(0)-WL(Y)。每个低电阻基准元件RL00-RL1y具有第一端子和第二端子。低电阻基准元件RL00-RL1y的第一端子电连接至位线BL(L0)-BL(L1)，并且低电阻基准元件RL00-RL1y的第二端子电连接至字线WL(0)-WL(y)。每个高电阻基准元件RH00-RH1y具有第一端子和第二端子。高电阻基准元件RH00-RH1y的第一端子电连接至位线BL(H0)-BL(H1)，并且高电阻基准元件RH00-RH1y的第二端子电连接至字线WL(0)-WL(y)。
阻变元件阵列500电连接至用于源出可调节电流量的电路502和多个读出装置560、562。用于源出可调节电流量的电路502包括差分放大器510、第一p沟道金属氧化物半导体场效应晶体管(MOSFET)520(也称为第一PMOS晶体管520)、多个p沟道MOSFET 530、532(也称为多个PMOS晶体管530、532)以及多个n沟道MOSFET 540、542、544、546(也称为多个NMOS晶体管540、542、544、546)。差分放大器510具有非反相输入端子、反相输入端子以及输出端子。第一PMOS晶体管520具有源极端子、漏极端子和栅极端子。多个PMOS晶体管530、532中的每个PMOS晶体管具有源极端子、漏极端子和栅极端子。多个NMOS晶体管530、532、544、546中的每个NMOS晶体管具有源极端子、漏极端子和栅极端子。多个读出装置560、563中的每个读出装置具有第一输入端子、第二输入端子和输出端子。可以注意到，差分放大器510、第一PMOS晶体管520、多个PMOS晶体管530、532中的每个PMOS晶体管、多个NMOS晶体管540、542、544、546中的每个NMOS晶体管以及多个读出装置560、562中的每个读出装置还可以具有其他端子。
差分放大器510可以是基于两个输入电压之间的差产生输出电压的放大器，例如运算放大器。读出装置560、562可以是产生输出电压的组件，该输出电压对应于基于至少一个输入电压的数据值或逻辑值，读出装置560、562例如为读出放大器、差分放大器和模数转换器。可以注意到，如上所述，多个读出装置560、562中的读出装置可另外具有其他端子，例如当读出装置为具有正输出端子和负输出端子的全差分读出放大器时，其具有其他端子。另外，用于提供可调节量电流的电路502可以包括其他类型的场效应晶体管，例如碳纳米管场效应晶体管(CNTFET)、SiGE FETs、完全耗尽型绝缘体上硅FET或多栅极场效应晶体管例如FinFET来代替第一PMOS晶体管520、多个PMOS晶体管530、532和多个NMOS晶体管540、542、544、546。当不需要半导体衬底的场效应晶体管与基于纳米管的阻变元件一起使用时，使得芯片能够完全在绝缘体材料上制造，并且还使得场效应晶体管能够被堆叠以减少用于源出可调节电流量的电路502对芯片面积的消耗量。
差分放大器510的反相输入端子可以电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或其他可以提供所需电压的装置，该控制电路例如为处理器、控制器、可编程逻辑器件以及现场可编程门阵列(FGPA)，差分放大器510的非反相输入端子电连接至第一PMOS晶体管520的漏极端子和多个NMOS晶体管540、542、544、546中的每个NMOS晶体管的漏极端子来形成反馈回路，并且差分放大器510的输出端子电连接至第一PMOS晶体管520的栅极端子、以及多个PMOS晶体管530、532中的每个PMOS晶体管的栅极端子。第一PMOS晶体管520的源极端子电连接至电源、电压源、驱动电路或其他提供系统电压Vdd的装置，第一PMOS晶体管520的漏极端子电连接至多个NMOS晶体管540、542、544、546中的每个NMOS晶体管的漏极端子和差分放大器510的非反相输入端子，并且第一PMOS晶体管520的栅极端子电连接至差分放大器510的输出端子。多个PMOS晶体管530、532中的PMOS晶体管的源极端子电连接至电源、电压源、驱动电路或其他提供系统电压Vdd的装置，多个PMOS晶体管530、532中的PMOS晶体管的漏极端子电连接至阻变元件阵列500的位线BL(0)-BL(x)，并且多个PMOS晶体管530、532中的PMOS晶体管的栅极端子电连接至差分放大器510的输出端子。多个NMOS晶体管540,542,544,546中的NMOS晶体管的漏极端子电连接至第一PMOS晶体管520的漏极端子和差分放大器510的非反相输入端子，多个NMOS晶体管540,542,544,546中的NMOS晶体管的源极端子电连接至阻变元件阵列500的位线BL(L0)-BL(H1)，以及多个NMOS晶体管540,542,544,546中的NMOS晶体管的栅极端子电连接至测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA，其提供用于导通和关断NMOS晶体管的控制信号S7-S10。
或者，用于源出可调节电流量的电路502可另外包括多个场效应晶体管(FETs)，例如金属氧化物半导体场效应晶体管(MOSFET)、碳纳米管场效应晶体管(CNTFET)、SiGE FET、完全耗尽型绝缘体上硅FET或多个栅极场效应晶体管例如FinFET，用于控制流入位线BL(0)-BL(x)的电流。多个FET中的每个FET与多个PMOS晶体管530,532中的PMOS晶体管串联电连接，并且多个FET中的每个FET具有电连接至测试电路或控制电路的栅极端子，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA，其提供用于导通和关断FET的控制信号。
或者，如图5C-5D所示，第一PMOS晶体管520的源极端子通过电阻器550电连接到电源、电压源、驱动电路或其他装置，以减少由第一PMOS晶体管520提供的电流量的变化。另外，如图5C-5D所示，多个PMOS晶体管530,532中的PMOS晶体管的源极端子通过多个电阻552,554中的电阻电连接至电源、电压源、驱动电路或其他装置，以减少由多个PMOS晶体管530,532中的PMOS晶体管提供的电流量的变化。
回到图5A所示，多个读出装置560,562中的读出装置的第一输入端子电连接至阻变元件阵列500的位线BL(0)-BL(x)，多个读出装置560,562中的读出装置的第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路、或可提供所需电压的其他装置，该控制电路例如为处理器、控制器、可编程逻辑装置和FGPA，且多个读出装置560,562中的读出装置的输出端子可以电连接至总线、缓冲器、电平移位电路、测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。
或者，如图5B和5D所示，用于增加小信号的多个放大器570,572电连接至阻变元件阵列500，并且多个读出装置560,562电连接至多个放大器570,572。多个放大器570,572中的每个放大器具有第一输入端子、第二输入端子和输出端子。多个放大器570,572中的放大器的第一输入端子电连接至阻变元件阵列500的位线BL(0)-BL(x)，多个放大器570，572中的放大器的第二输入端子可以电连接至电源、电压源、驱动器电路、电阻分压器、测试电路、控制电路、或者可提供所需电压的其他装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA，并且多个放大器570,572中的放大器的输出端子电连接至多个读出装置560,562中的读出装置的第一输入端子。可以注意到，多个放大器570,572中的每个放大器可以另外具有其他端子。而且，如图5B和5D所示，多个读出装置560,562中的读出装置的第二输入端子可以电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或可以提供所需电压的其他装置，该控制电路例如为处理器、控制器、可编程逻辑器件以及FGPA，且多个读出装置560,562中的读出装置的输出端子可以电连接至总线、缓冲器、电平移位电路、测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。
参照图5E，示出了基于电阻基准元件的电阻使用电阻来访问阻变元件阵列中的至少一个阻变元件以提供电流量的示例性架构的简化示意图。示例性架构可操作用来从使用电阻基准元件的电阻生成的低电阻Rlow、使用电阻基准元件的电阻生成的中电阻Rinter和使用电阻基准元件的电阻生成的高电阻Rhigh中进行选择，并且如下所述，对于置位验证操作选择低电阻Rlow，对于读取操作选择中电阻Rinter，对于重置验证操作选择高电阻Rhigh。另外，示例性架构可以通过在示例性架构中包括具有不同电阻的附加电阻基准元件来从附加电阻中进行选择。如图5E所示，示例性架构包括阻变元件阵列500、用于吸入可调节电流量的电路503、以及多个读出装置561,563。然而，示例性架构不限于图5E且示例性架构可包括图5E中未示出的附加组件，例如电阻器、放大器和反相器，并且可以省略图5E中所示的组件，例如读出放大器。此外，示例性架构不限于图5F-5I，示例性架构也可包括图5F-5I中未示出的另外的组件，也可以省略图5F-5I.中的组件。可以注意到，上面讨论了阻变元件阵列500的结构，因此，下面不讨论阻变元件阵列500的结构。
阻变元件阵列500电连接至用于吸入可调节电流量的电路503以及多个读出装置561,563。用于吸入可调节电流量的电路503包括差分放大器511、第一n沟道金属氧化物半导体场效应晶体管(MOSFET)521(也称为第一NMOS晶体管521)、多个第一n沟道MOSFET 531,533(也称为多个第一NMOS晶体管531,533)以及多个第二n沟道MOSFET 541,543,545,547(也称为多个第二NMOS晶体管541,543,545,547)。差分放大器511具有非反相输入端子、反相输入端子以及输出端子。第一NMOS晶体管521具有源极端子、漏极端子和栅极端子。多个第一NMOS晶体管531,533中的每个NMOS晶体管具有源极端子、漏极端子和栅极端子。多个第二NMOS晶体管541,543,545,547中的每个NMOS晶体管具有源极端子、漏极端子和栅极端子。多个读出装置561、563中的每个读出装置具有第一输入端子、第二输入端子和输出端子。可以注意到，差分放大器511、第一NMOS晶体管521、多个第一NMOS晶体管531,533中的每个NMOS晶体管、多个第二NMOS晶体管541,543,545,547中的每个NMOS晶体管以及多个读出装置561,563中的每个读出装置还可以具有其他端子。
差分放大器511可以是基于两个输入电压之间的差产生输出电压的放大器，例如运算放大器。读出装置561、563可以是产生输出电压的组件，该输出电压对应于基于至少一个输入电压的数据值或逻辑值，读出装置560、562例如为读出放大器、差分放大器和模数转换器。可以注意到，如上所述，读出装置561,563可另外具有其他端子，例如当读出装置为具有正输出端子和负输出端子的全差分读出放大器时，其具有其他端子。另外，用于吸入可调节电流量的电路503可以包括其他类型的场效应晶体管，例如碳纳米管场效应晶体管(CNTFET)、SiGE FETs、完全耗尽型绝缘体上硅FET或多栅极场效应晶体管例如FinFET来代替第一NMOS晶体管521、多个第一NMOS晶体管531,533和多个第二NMOS晶体管541,543,545,547。当不需要半导体衬底的场效应晶体管与基于纳米管的阻变元件一起使用时，使得芯片能够完全在绝缘体材料上制造，并且还使得场效应晶体管能够被堆叠以减少用于吸入可调节电流量的电路503对芯片面积的消耗量。
差分放大器511的反相输入端子可以电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或可提供所需电压的其他装置，该控制电路例如为处理器、控制器、可编程逻辑器件以及现场可编程门阵列(FGPA)，差分放大器511的非反相输入端子电连接至第一NMOS晶体管521的漏极端子和多个第一NMOS晶体管541,543,545,547中的每个NMOS晶体管的源极端子来形成反馈回路，并且差分放大器511的输出端子电连接至第一NMOS晶体管521的栅极端子以及多个第一NMOS晶体管531,533中的每个NMOS晶体管的栅极端子。第一NMOS晶体管521的源极端子电连接至0伏或接地，第一NMOS晶体管521的漏极端子电连接至多个第一NMOS晶体管541,543,545,547中的每个NMOS晶体管的源极端子和差分放大器511的非反相输入端子，第一NMOS晶体管521的栅极端子电连接至差分放大器511的输出端子。多个第一NMOS晶体管531,533中的NMOS晶体管的源极端子电连接至0伏或接地，多个NMOS晶体管531,533中的NMOS晶体管的漏极端子电连接至阻变元件阵列500的位线BL(0)-BL(x)，且多个第一NMOS晶体管531,533中的NMOS晶体管的栅极端子电连接至差分放大器511的输出端子。多个第二NMOS晶体管541,543,545,547中的NMOS晶体管的漏极端子电连接至阻变元件阵列500的位线BL(L0)-BL(H1)，多个第二NMOS晶体管541,543,545,547中的NMOS晶体管的源极端子电连接至第一PMOS晶体管521的漏极端子和差分放大器511的非反相输入端子，多个第二NMOS晶体管541,543,545,547中的NMOS晶体管的栅极端子可电连接至测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA，其提供用于导通和关断NMOS晶体管的控制信号S11-S14。
或者，用于吸入可调节电流量的电路503可另外包括多个场效应晶体管(FET)，例如金属氧化物半导体场效应晶体管(MOSFET)、碳纳米管场效应晶体管(CNTFET)、SiGE FET、完全耗尽型绝缘体上硅FET或多个栅极场效应晶体管例如FinFET，以用于控制流入位线BL(0)-BL(x)的电流。多个FET中的每个FET与多个第一NMOS晶体管530,531中的NMOS晶体管串联电连接，并且多个FET中的每个FET具有电连接至测试电路或控制电路的栅极端子，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA，其提供用于导通和关断FET的控制信号。
或者，如图5G-5H所示，第一NMOS晶体管521的源极端子经由电阻器551电连接至0伏或接地，以减小由第一NMOS晶体管521提供的电流量的变化。另外，如图5G-5H中，多个第一NMOS晶体管531,533中的NMOS晶体管的源极端子经由多个电阻器553,555中的电阻器电连接至0伏特或接地，以减少由多个第一NMOS晶体管531,533中的NMOS晶体管提供的电流量的变化。
回到图5E所示，多个读出装置561,563中的读出装置的第一输入端子电连接至阻变元件阵列500的位线BL(0)-BL(x)，多个读出装置561,563中的读出装置的第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路、或可提供所需电压的其他装置，该控制电路例如为处理器、控制器、可编程逻辑装置和FGPA，且多个读出装置561,563中的读出装置的输出端子可以电连接至总线、缓冲器、电平移位电路、测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。
或者，如图5F和5H所示，用于增加小信号的多个放大器571,573电连接至阻变元件阵列500，并且多个读出装置563,561电连接至多个放大器571,573。多个放大器571,573中的每个放大器具有第一输入端子、第二输入端子和输出端子。多个放大器571,573中的放大器的第一输入端子电连接至阻变元件阵列500的位线BL(0)-BL(x)，多个放大器571，573中的放大器的第二输入端子可电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或可提供所需电压的其他装置，该控制电路诸如为处理器、控制器、可编程逻辑器件和FGPA，并且多个放大器571,573中的放大器的输出端子电连接至多个读出装置561,563中的读出装置的第一输入端子。可以注意到，多个放大器571,573中的每个放大器可以另外具有其他端子。而且，如图5F和5H所示，多个读出装置561,563中的读出装置的第二输入端子可电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或可提供所需电压的其他装置，该控制电路例如为处理器、控制器、可编程逻辑器件以及FGPA，且多个读出装置561,563中的读出装置的输出端子可电连接至总线、缓冲器、电平移位电路、测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。
或者，如图5I所示，多个反相器581,583电连接至多个读出放大器561,563。多个逆变器581,583中的每个逆变器具有输入端子和输出端子。多个反相器581,583中的反相器的输入端子电连接至多个读出放大器561,563中的读出放大器的输出端子，并且多个反相器581,583中的反相器的输出端子电连接至总线、缓冲器、电平移位电路、测试电路或控制电路，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。可以注意到，多个反相器581,583中的每个反相器可以另外具有其他端子。
如下所述详细说明基于电阻基准元件的电阻使用电阻来访问阻变元件阵列中的至少一个阻变元件以通过读取操作、置位验证操作和重置验证操作提供访问阻变元件的电流量的示例性架构，首先以读取操作进行说明。图5A的示例性架构中的CELL00的读取操作将在下面详细说明，且图5A的示例性架构中的每个单元的读取操作可以与CELL00的读取操作类似的方式执行。图6A是示出电流流动的简化示意图，其忽略了图5A的示例性架构中的CELL00在读取操作期间的漏电流。图6A示出了阻变元件阵列500的简化版本，从而可以更详细地示出电流。可以注意到，下面进一步详细说明的CELL00的读取操作通常描述了从位线BL(0)流到字线WL(0)时流过CELL00的电流，然而，本公开的装置和方法中不限于电流从位线流向字线时流经单元。还可以注意到，可以参考图6A，CELL00的读取操作与字线WL(0)上的每个单元的读取操作同时执行，因为电流流过多个PMOS晶体管530,532中的每个PMOS晶体管和用于CELL00的读取操作的字线WL(0)上的每个单元，并且用于CELL00的读取操作与字线WL(0)上的每个单元的读取操作同时执行。
如上文在流程图400的步骤402中类似地讨论，通过从阻变元件阵列500中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的读取操作。通过将字线WL(0)上的电压VWL(0)驱动至0伏或接地并驱动其他字线WL(1)-WL(y)至读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)和读取电压Vread是由电路设计者选择的设计变量。可以注意到，尽管字线WL(0)上的电压VWL(0)被讨论为被驱动至0伏或接地，但字线WL(0)上的电压VWL(0)不限于被驱动至0伏或接地，且电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，例如小于0伏的电压电平和大于0伏的电压电平。还可以注意到，虽然读取电压Vread被讨论为具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。还可以注意到，系统电压Vdd是由电路设计者选择的设计变量。
通过导通第一NMOS晶体管520、导通NMOS晶体管540,542中的一个、并导通NMOS晶体管544,546中的一个以为CELL00的读取操作选择中电阻Rinter，从而在CELL00的读取操作期间，如上在流程图400的步骤404中类似地说明的，为至少一个阻变元件的操作选择电阻。或者，当第一PMOS晶体管520已经导通时，通过导通NMOS晶体管540,542中的一个并导通NMOS晶体管544,546中的一个以为CELL00的读取操作选择中电阻Rinter，从而在CELL00的读取操作期间，如上在流程图400的步骤404中类似地说明，为至少一个阻变元件的操作选择电阻。图6A示出了导通第一PMOS晶体管520、NMOS晶体管540和NMOS晶体管544，然而，也可以通过导通第一PMOS晶体管520、NMOS晶体管542和NMOS晶体管546来选择中电阻Rinter。当第一PMOS晶体管520、NMOS晶体管540和NMOS晶体管544导通时，用于源出可调节电流量的电路502被设置为提供电流Iinter的量，该电流Iinter将流过具有中电阻Rinter的电阻基准元件、电连接到反馈电压Vfeedback的第一端子以及电连接到字线WL(0)上的电压VWL(0)，该电流Iinter的量如上所述为0伏或接地。中电阻Rinter可通过如下等式来确定：Rinter＝(由PMOS晶体管530提供的电流I530i的量与由第1PMOS晶体管520提供的中间电流I520i的量之间的比率的倒数)((RRL00 x RRH00)/(RRL00+RRH00))，其中，RRL00是低电阻基准元件RL00的电阻，RRH00是高电阻基准元件RH00的电阻。例如，当低电阻基准元件RRL00的电阻＝3MΩ，高电阻基准元件RRH00的电阻＝8MΩ，由PMOS晶体管530提供的电流I531i的量与由第一PMOS晶体管520提供的中间电流I520i的量之间的比率的倒数是2，则Rinter＝(2)((3MΩx 8MΩ)/(3MΩ+8MΩ))＝48/11MΩ(即约4.36MΩ)。
在第一PMOS晶体管520的栅源极电压VGS小于第一PMOS晶体管520的阈值电压VT时，第一PMOS晶体管520导通。通过栅极电压VG与源极电压VS之间的差值来确定第一PMOS晶体管520的栅源极电压。由于第一PMOS晶体管520的栅极端子与差分放大器510的输出端子电连接，因此，第一PMOS晶体管520的栅极电压VG是差分放大器510的输出电压Vout。第一PMOS晶体管520的源极电压VS是系统电压Vdd，因为第一PMOS晶体管520的源极端子电连接至电源、电压源、驱动电路或提供系统电压Vdd的其他装置。由此，在栅极电压VG为差分放大器510的输出电压Vout，而源极电压VS是系统电压Vdd时，第一PMOS晶体管520的栅源极电压VGS可以被表示为VGS＝VG–VS。
通过将差分放大器510的增益与非反相输入的电压和反相输入的电压之间的差值相乘来确定差分放大器510的输出电压Vout。差分放大器510具有增益1，然而，差分放大器510不限于具有增益1。差分放大器510的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器510的增益选择其他值，例如差分放大器510的增益大于1或者差分放大器510的增益小于1。差分放大器510的非反相输入的电压是反馈电压Vfeedback，因为非反相输入端子通过反馈回路电连接至第一PMOS晶体管520的漏极端子和多个NMOS晶体管540,542,544,546中的每个NMOS晶体管的漏极端子。差分放大器510的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路控制电路或提供读取电压Vread的其他装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器510的输出电压Vout可以由Vout＝增益(非反相输入的电压-反相输入的电压)表示，其中增益为1，非反相输入的电压为反馈电压Vfeedback，非反相输入的电压为读取电压Vread。
在用于确定差分放大器510的输出电压Vout的上述等式中代入增益、非反相输入的电压和反相输入的电压，获得Vout＝Vfeedback-Vread，并且通过在上述用于确定第一PMOS晶体管520的栅源极电压VGS的等式中用Vfeedback–Vread替代栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，第一PMOS晶体管520的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有电压电平，该电压电平使得第一PMOS晶体管520的栅源极电压VGS小于第一PMOS晶体管520的阈值电压VT时，第一PMOS晶体管520导通。
NMOS晶体管540、542中的一个通过测试电路或控制电路(诸如，处理器、控制器、可编程逻辑器件和FGPA)提供的控制信号S7或S8而被导通，并且NMOS晶体管540、542中的另一个通过测试电路或控制电路提供的信号S7或S8而被截止。NMOS晶体管544,546中的一个通过由测试电路或控制电路提供的控制信号S9或S10而导通，并且NMOS晶体管544,546中的另一个通过由测试电路或控制电路提供的控制信号S9或S10而截止。图6A示出了由控制信号S7及S9导通的NMOS晶体管540及544以及由控制信号S8及S10截止的NMOS晶体管542及546。测试电路或控制电路提供的控制信号S7具有使得NMOS晶体管540的栅源极电压VGS大于NMOS晶体管540的阈值电压VT的电压电平，提供的控制信号S8具有使得NMOS晶体管542的栅源极电压VGS小于NMOS晶体管542的阈值电压VT的电压电平，提供的控制信号S9具有使得NMOS晶体管544的栅源极电压VGS大于NMOS晶体管544的阈值电压VT的电压电平，提供的控制信号S10具有使得NMOS晶体管546的栅源极电压VGS小于NMOS晶体管546的阈值电压VT的电压电平。
当第一PMOS晶体管520、NMOS晶体管540和NMOS晶体管544导通时，中间电流I520i流经第一PMOS晶体管520，电流I540经由NMOS晶体管540流入位线BL(L0)，电流I544经由NMOS晶体管544流入位线BL(H0)，电流IRL00b2从位线BL(L0)经由低电阻基准元件RL00流出，电流IRH00b2从位线BL(H0)经由高电阻基准元件RH00流出，位线BL(L0)上的电压被驱动为反馈电压Vfeedback，位线BL(H0)上的电压被驱动为反馈电压Vfeedback。图6A示出流经第1PMOS晶体管520的中间电流I520i、流经NMOS晶体管540的电流I540、流经NMOS晶体管544的电流I544、流经低电阻基准元件RL00的电流IRL00b2以及流经高电阻基准元件RH00的电流IRH00b2。电流IRL00b2流经低电阻基准元件RL00，因为低电阻基准元件RL00的第一端子处于位线BL(L0)上的电压VBL(L0)，如上所述其为反馈电压Vfeedback，且低电阻基准元件RI00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为接地或0伏。同时忽略漏电流，电流不流过电连接至位线BL(L0)的其他低电阻基准元件RL01-RL0y，因为其他低电阻基准元件RL01-RL0y的第一端子处于反馈电压Vfeedback并且其他低电阻基准元件RL01-RL0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动。电流IRH00b2流经高电阻基准元件RH00，因为高电阻基准元件RH00的第一端子处于位线BL(H0)上的电压VBL(H0)，如上所述其为反馈电压Vfeedback，且高电阻基准元件RH00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为接地或0伏。同时忽略漏电流，电流不流过电连接至位线BL(H0)的其他高电阻基准元件RH01-RH0y，因为其他高电阻基准元件RH01-RH0y的第一端子处于反馈电压Vfeedback并且其他高电阻基准元件RH01-RH0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动。可以注意到，如下文所述，调节反馈电压Vfeedback，使得反馈电压Vfeedback的电压电平约等于读取电压Vread的电压电平。
在位线BL(L0)上的电压为VBL(L0)，RRL00为低电阻基准元件RL00的电阻时，在忽略漏电流的情况下，电流IRL00b2的量可用欧姆定律近似为IRL00b2＝VBL(L0)/RRL00。例如，在电压VBL(L0)为1伏的反馈电压Vfeedback，并且低电阻基准元件RL00具有3MΩ的电阻值时，电流IRL00b2的量可用欧姆定律近似为IRL00b2＝1V/3MΩ＝1/3μA。由于流入位线BL(L0)的电流的量近似等于从该位线BL(L0)流出的电流的量，因此，在忽略漏电流的情况下，电流IRL00b2的量约等于由NMOS晶体管540提供到位线BL(L0)的电流I540的量。在位线BL(H0)上的电压为VBL(H0)，RRH00为高电阻基准元件RH00的电阻时，在忽略漏电流的情况下，电流IRH00b2的量可用欧姆定律接近为IRH00b2＝VBL(H0)/RRH00。例如，在电压VBL(H0)为1伏的反馈电压Vfeedback，并且高电阻基准元件RH00具有8MΩ的电阻值时，电流IRH00b2的量可用欧姆定律接近为IRH00b2＝1V/8MΩ＝1/8μA。由于流入位线BL(H0)的电流的量近似等于从该位线BL(H0)流出的电流的量，因此在忽略漏电流的情况下，电流IRH00b2的量近似等于由NMOS晶体管544提供到位线BL(H0)的电流I544的量。由于第一PMOS晶体管520与多个NMOS晶体管540,542,544,546串联电连接，因此电流I544的量和电流I544的量的总和近似等于由第一PMOS晶体管520提供的中间电流I520i的量。因此，电流IRL00b2的量和电流IRH00b2的量的总和近似等于由第一PMOS晶体管520提供的中间电流I520i的量。参考上述示例，其中电流IRL00b2的量是1/3微安并且电流IRH00b2的量是1/8微安，由第一PMOS晶体管520提供的中间电流I520i的量是11/24微安。可以注意到，当漏电流大大小于电流IRL00b2和IRH00b2的和时，漏电流不会阻止CELL00的读取操作。
可以注意到，当NMOS晶体管542导通而不是NMOS晶体管540导通时，电流I542经由NMOS晶体管542流入位线BL(L1)，电流IRL10b2从位线BL(L1)经由低电阻基准元件RL10流出，位线BL(L1)上的电压被驱动为反馈电压Vfeedback。电流IRL10b2流经低电阻基准元件RL10，因为低电阻基准元件RL10的第一端子处于位线BL(L1)上的电压VBL(L1)，如上所述其为反馈电压Vfeedback，且低电阻基准元件RL10的第二端子处于电压VWL(0)，如上所述其为接地或0伏。同时，忽略漏电流，电流不流过电连接至位线BL(L1)的其他低电阻基准元件RL11-RL1y，因为其他低电阻基准元件RL11-RL1y的第一端子处于反馈电压Vfeedback并且其他低电阻基准元件RL11-RL1y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动。还可以注意到，流经NMOS晶体管542的电流I542近似等于如上讨论的电流I540，因为用于导通NMOS晶体管542的控制信号S8的电压电平约等于用于导通NMOS晶体管540的控制信号S7的电压电平，并且NMOS晶体管540,542具有大致相同的特性。更进一步注意到，流经低电阻基准元件RL10的电流IRL10b2约等于如上讨论的电流IRL00b2，因为低电阻基准元件RL00，RL10具有大致相同的电阻。
可以注意到，当NMOS晶体管546导通而不是NMOS晶体管544导通时，电流I546经由NMOS晶体管546流入位线BL(H1)，电流IRH10b2从位线BL(H1)经由高电阻基准元件RH10流出，位线BL(H1)上的电压被驱动为反馈电压Vfeedback。电流IRH10b2流经高电阻基准元件RH10，因为高电阻基准元件RH10的第一端子处于位线BL(H1)上的电压VBL(H1)，如上所述其为反馈电压Vfeedback，且高电阻基准元件RH10的第二端子处于电压VWL(0)，如上所述其为接地或0伏。同时，忽略漏电流，电流不流过电连接至位线BL(H1)的其他高电阻基准元件RH11-RH1y，因为其他高电阻基准元件RH11-RH1y的第一端子处于反馈电压Vfeedback并且其他高电阻基准元件RH11-RH1y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动。还可以注意到，流经NMOS晶体管546的电流I546近似等于如上讨论的电流I544，因为用于导通NMOS晶体管546的控制信号S10的电压电平约等于用于导通NMOS晶体管544的控制信号S9的电压电平，并且NMOS晶体管544,546具有大致相同的特性。甚至还注意到，流经高电阻基准元件RH10的电流IRH10b2约等于如上讨论的电流IRH00b2，因为高电阻基准元件RH00，RH10具有大致相同的电阻。
通过由PMOS晶体管530提供基本对应于电流Iinter的量的电流I530i，从而在CELL00的读取操作期间，如上在流程图400的步骤406中类似地讨论地基于用于该操作的电阻为操作提供一定量的电流。或者，当用于源出可调节电流量的电路502还包括与多个PMOS晶体管530、532串联电连接的多个FET时，通过将与PMOS晶体管530串联电连接的FET导通，并由PMOS晶体管530提供与电流Ihigh的量基本对应的电流I530i，从而在CELL00的读取操作期间，如上所述，类似流程图400中的步骤406中所述，基于用于操作的电阻来为操作提供电阻值。如上所述，电流Inter的量是流经具有中电阻Rinter的电阻性参考元件、电连接到反馈电压Vfeedback的第一端子、以及电连接到字线WL(0)上的电压VWL(0)的第二端子的电流的量，如上所述，该电流的量是0伏或接地。电流Iinter的量可以通过使用欧姆定律被确定为Iinter＝(Vfeedback–VWL(0))/Rinter，其中Vfeedback是反馈电压，VWL(0)是字线WL(0)上的电压，并且Rinter是中电阻。例如，当Vfeedback＝1V,VWL(0)＝0V,Rinter＝48/11MΩ时，Iinter＝(1V–0V)/(48/11MΩ)＝11/48μA。
在PMOS晶体管530的栅源极电压VGS小于用于PMOS晶体管530的阈值电压VT时，PMOS晶体管530导通。通过栅极电压VG与源极电压VS之间的差值来确定PMOS晶体管530的栅源极电压VGS。由于PMOS晶体管530的栅极端子与差分放大器510的输出端子电连接，因此PMOS晶体管530的栅极电压VG是差分放大器510的输出电压Vout。PMOS晶体管530的源极电压VS是系统电压Vdd，因为PMOS晶体管530的源极端子电连接至电源、电压源、驱动电路或提供系统电压Vdd的其他装置。由此，在栅极电压VG为差分放大器510的输出电压Vout，而源极电压VS是系统电压Vdd时，PMOS晶体管530的栅源极电压VGS可以被表示为VGS＝VG–VS。此外，由于PMOS晶体管530与第一PMOS晶体管520的栅极电压为差分放大器510的输出电压Vout且PMOS晶体管530与第一PMOS晶体管520的源极电压为系统电压Vdd，因此PMOS晶体管530的栅源极电压VGS约等于第一PMOS晶体管520的栅源极电压VGS。
如上所述，差分放大器510的输出电压Vout可以被表示为Vout＝Vfeedback–Vread，通过在上述用于确定PMOS晶体管530的栅源极电压VGS的等式中用Vfeedback–Vread替代栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，PMOS晶体管530的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有电压电平，该电压电平使得PMOS晶体管530的栅源极电压VGS小于PMOS晶体管530的阈值电压VT时，PMOS晶体管530导通。
由PMOS晶体管530提供的电流I530i的量与由第一PMOS晶体管520提供的中电流I520i的量成比例。由PMOS晶体管530提供的电流I530i的量与由第一PMOS晶体管520提供的中电流I520i的量之间的比率是由电路设计者选择的设计变量。该电路设计者可以通过选择PMOS晶体管530的特性及第一PMOS晶体管520的特性来选择由PMOS晶体管530提供的电流I530i的量与由第一PMOS晶体管520提供的中电流I520i的量之间的比率。通过选择宽长比约等于第一PMOS晶体管520的宽长比的0.5倍的PMOS晶体管530来选择由PMOS晶体管530提供的电流I530i的量与由第一PMOS晶体管520提供的中电流I520i的量之间的比率为0.5。然而，该比例不限于0.5，并且电路设计者可以选择比例的其他值，诸如大于0.5的比例和小于0.5的比例。此外，该电路设计者可以通过选择PMOS晶体管530和第一PMOS晶体管520的其它特性来实现由PMOS晶体管530提供的电流I530i的量与由第一PMOS晶体管520提供的中电流I520i的量之间的期望比率。例如，该电路设计者可以通过选择PMOS晶体管的其它尺寸、PMOS晶体管的布局、以及制造该PMOS晶体管的材料来实现由PMOS晶体管530提供的电流I530i的量与由第一PMOS晶体管520提供的中电流I520i的量之间的期望比率。可以注意到，在使用其它种类的场效应晶体管来代替第一PMOS晶体管520及多个PMOS晶体管530、532的情况下，该电路设计者也可以通过选择该其它种类的场效应晶体管的尺寸、布局及制备材料来实现电流之间的期望比率。
在由PMOS晶体管530提供的电流I530i的量与由第一PMOS晶体管520提供的中电流I520i的量之间的比率是基于PMOS晶体管530及第一PMOS晶体管520的宽长比来选择的情况下，该电流I530i的量可由如下等式来近似：I530i＝(IRL00b2+IRH00b2)((PMOS 530的沟道宽度/PMOS530的沟道长度)/(PMOS 520的沟道宽度/PMOS 520的沟道长度))，其中，IRL00b2是流经低电阻基准元件RL00的电流的量，并且IRH00b2是流经高电阻基准元件RH00的电流的量。例如，当电流IRL00b2为1/3微安，电流IRH00b2为1/8微安，并且PMOS晶体管530的宽长比为第一PMOS晶体管520的宽长比的0.5倍时，电流I530i＝(1/3μA+1/8μA)(0.5)＝11/48μA。
可以注意到，由PMOS晶体管530提供的电流I530i的量可以是通过同时导通多个NMOS晶体管而流经多个NMOS晶体管540,542,544,546的电流的平均值，该平均值与由PMOS晶体管530提供的电流I530i的量与由第一PMOS晶体管520提供的中电流I520i的量之间的比率的倒数相匹配。例如，当PMOS晶体管530提供的电流I530i的量与第一PMOS晶体管520提供的中电流I520i的量之间的比率为0.5时，该比率的倒数为2，并且电流I530i的量可以是通过同时导通其中两个NMOS晶体管而流经多个NMOS晶体管540,542,544,546的电流的平均值。例如，当同时导通NMOS晶体管540,544时，NMOS晶体管542,546截止，电流I540＝1/3微安，电流I544＝1/8微安，并且由PMOS晶体管530提供的电流I530i的量和由第一PMOS晶体管530提供的中电流I520i的量之间的比率是0.5，电流I530i为I531i＝(I540+I544)/2＝(1/3μA+1/8μA)/2＝11/48μA。
由PMOS晶体管530提供的电流I530i流入位线BL(0)，并且电流ICELL00ib2从位线BL(0)流经CELL00。图6A示出了流经PMOS晶体管530的电流I530i和流经CELL00的电流ICELL00ib2。由于CELL00内的阻变元件SW00的第一端子处于位线BL(0)上的电压VBL(0)，并且阻变元件SW00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述为接地或0伏，因此电流ICELL00ib2流过CELL00。同时，由于其他阻变元件单元CELL01-CELL0y中的阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)并且阻变元件SW01-SW0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流过，因此在忽略漏电流的情况下，电流不流过位线BL(0)上的其它阻变元件单元CELL01-CELL0y。由于流入位线BL(0)的电流量约等于从该位线BL(0)流出的电流量，因此在忽略漏电流的情况下，电流ICELL00ib2的量约等于由PMOS晶体管530提供到位线BL(0)的电流I530i的量。此外，电流ICELL00ib2的量约等于流经NMOS晶体管540的电流I540的量和流经NMOS晶体管544的电流I544的量的平均值。可以注意到，在漏电流大大小于电流ICELL00ib2的量时，漏电流不会阻止CELL00的读取操作。
忽略漏电流，位线BL(0)上的电压VBL(0)可以用欧姆定律近似为VBL(0)＝ICELL00ib2 x RCELL00，其中，电流ICELL00ib2是流过CELL00的电流，并且RCELL00是CELL00内的阻变元件SW00的电阻。如该等式所示，由于流过CELL00的电流通常是恒定的，因此，当阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，当IRL00b2＝1/3μA,IRH00b2＝1/8μA,ICELL00ib2＝11/48μA,并且RCELL00＝48/11MΩ,则电压VBL(0)＝11/48μA x 48/11MΩ＝1V。例如，当IRL00b2＝1/3μA,IRH00b2＝1/8μA,ICELL00ib2＝11/48μA，并且RCELL00＝1MΩ，则电压VBL(0)＝11/48μA x 1MΩ＝11/48V。例如，当IRL00b2＝1/3μA,IRH00b2＝1/8μA,ICELL00ib2＝11/48μA，并且RCELL00＝10MΩ，则电压VBL(0)＝11/48μA x10MΩ＝110/48V。
可以注意到，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还可以注意到，当位线BL(0)上的电压VBL(0)大于读取电压Vread，并且电连接到位线BL(0)上的其他阻变元件单元CELL01-CELL0y的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还应当注意到，当位线BL(0)上的电压VBL(0)由于从字线WL(1)-WL(y)流入位线BL(0)的漏电流而被上拉时、以及当位线BL(0)上的电压VBL(0)由于从位线BL(0)流入字线WL(1)-WL(y)的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小以允许用于确定所选的阻变元件SW00的阻态的边界。
通过比较位线BL(0)上的电压VBL(0)和读取电压Vread来确定阻变元件SW00的阻态，从而在CELL00的读取操作期间，类似于上述流程图400的步骤408中讨论的，基于至少一个阻变元件的电阻和用于操作的电阻来确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由电流ICELL00ib2的量和阻变元件SW00的电阻来确定。位线BL(0)上的电压VBL(0)表示阻变元件SW00的阻态，因为阻变元件SW00的低阻态和高阻态下的电流ICELL00ib2的量大致相同，而阻变元件SW00的电阻在高阻态和低阻态下是不同的。读取电压Vread表示CELL00的读取操作的中电阻Rinter，因为读取电压Vread等于电流ICELL00ib2的量乘以中电阻Rinter。例如，当ICELL00ib2＝11/48μA,Rinter＝48/11MΩ,则Vread＝11/48 11/48μA x 48/11MΩ＝1V。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻小于或等于中电阻Rinter(即RCELL00≤Rhigh，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为低阻态。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即，位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻大于中电阻Rinter(即RCELL00>Rinter，其中，RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是高阻态。
读出装置560在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者提供读取电压Vread的其他设备，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置560通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置560在输出端子上输出指示阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置560输出指示阻变元件SW00具有低阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置560输出指示阻变元件SW00具有高阻态的信号。例如，当ICELL00ib2＝11/48微安，RCELL00＝1MΩ，VBL(0)＝11/48V，并且Vread＝1V时，读出装置560输出指示阻变元件SW00具有低阻态的信号(通常对应于逻辑1，置位状态)。例如，当ICELL00ib2＝11/48微安，RCELL00＝48/11MΩ，并且Vread＝1V时，读出装置560输出指示阻变元件SW00具有低阻态的信号(通常对应于逻辑1，置位状态)。例如，当ICELL00ib2＝11/48微安，RCELL00＝10MΩ，VBL(0)＝110/48V，并且Vread＝1V时，读出装置560输出指示阻变元件SW00具有高阻态的信号(通常对应于逻辑0，重置状态)。可以注意到，当多个读出装置560,562电连接到多个放大器570,572时，如图5B和5D所示，多个读出装置560,562通过将放大的电压与所选的电压(诸如，读取电压Vread)进行比较来确定阻变元件SW00-SWxy的阻态。
或者，图5A-5D的示例结构中省略多个读出装置560、562，而测试电路、逻辑电路或控制电路、例如处理器、控制器、可编程逻辑设备及FGPA与位线BL(0)-BL(x)电连接，以接收位线BL(0)-BL(x)上的电压，或者与多个放大器570、572电连接以接收放大后的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过将位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。例如，在CELL00的读取操作中，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过将位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器570,572时，测试电路、逻辑电路或控制电路通过对放大后的电压与所选电压(诸如读取电压Vread)或对应于所选电压(例如读取电压Vread)的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出指示阻变元件SW00-SWxy的阻态的信号。
此外，用于源出可调节电流量的电路502通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列500的电路状态。反馈电压Vfeedback反映阻变元件阵列500的电路状态，因为反馈电压Vfeedback基于流经第一PMOS晶体管520的中电流I520i的量并且中电流I520i的量受到阻变元件阵列500的电路状态的影响。例如，由于温度、漏电流和寄生阻抗引起低电阻基准元件RL00-RL1y的电阻的变化、高电阻基准元件RH00-RH1y的电阻的变化会影响中电流I521i的量。反馈电压Vfeedback被提供给差分放大器510的非反相输入，并且如上所述，第一PMOS晶体管520的栅极电压VG是差分放大器510的输出电压Vout，并且第一PMOS晶体管520的源极电压VS是系统电压Vdd。第一PMOS晶体管520的栅源极电压VGS调节流经第一PMOS晶体管520的中电流I520i的量，并且差分放大器510调节第一PMOS晶体管520的栅源极电压VGS，使得中电流I520i的量将反馈电压Vfeedback调整为约等于读取电压Vread。并且，如上所述，由PMOS晶体管530提供的电流I530i的量与由第一PMOS晶体管520提供的中电流I520i的量成比例。因此，调节由第一PMOS晶体管520提供的中电流I520i的量以补偿阻变元件阵列500的电路状态，按比例调整由PMOS晶体管530提供的电流I530i的量，以补偿阻变元件阵列500的电路状态。
另外，可以同时执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的读取操作，因为多个PMOS晶体管530,532中的每个PMOS晶体管同时向位线BL(0)-BL(x)提供大致相同的电流量。多个PMOS晶体管530,532中的每个PMOS晶体管为读取操作提供大致相同的电流量，因为多个PMOS晶体管530,532中的每个PMOS晶体管具有大致相同的特性和大致相同的栅源极电压VGS。图6A示出了PMOS晶体管530向位线BL(0)提供电流I530i，PMOS晶体管532向位线BL(x)提供电流I532i，从位线BL(0)流经CELL00的电流ICELL00ib2，以及从位线BL(x)流经CELLx0的电流ICELLx0ib2。字线WL(0)上的每个阻变元件单元CELL00-CELLx0的读取操作以与上述CELL00的读取操作相似的方式执行。在需要快速数据读取操作或页面模式读取操作的某些应用中，非常需要在字线上的每个单元同时执行读取操作。
图5A的示例性架构中的CELL00的置位验证操作将在下面详细说明，且图5A的示例性架构中的每个单元的置位验证操作可以与和CELL00的置位验证操作类似的方式执行。图6B是示出电流流动的简化示意图，其忽略了图5A的示例性架构中的CELL00在置位验证操作期间的漏电流。图6B示出了阻变元件阵列500的简化版本，从而可以更详细地示出电流。可以注意到，下面进一步详细说明的CELL00的置位验证操作通常描述了从位线BL(0)流到字线WL(0)时流经CELL00的电流，然而，本公开的装置和方法中并不限于电流从位线流向字线时流经单元。还可以注意到，可以参考图6B的CELL00的置位验证操作以及字线WL(0)上的每个单元同时执行的置位验证操作，因为电流流过多个PMOS晶体管530,532中的每个PMOS晶体管及字线WL(0)上的每个单元，从而用于CELL00的置位验证操作及用于字线WL(0)上的每个单元的置位验证操作同时执行。
如上在流程图400的步骤402中类似地讨论，通过从阻变元件阵列500中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的置位验证操作。通过将字线WL(0)上的电压VWL(0)驱动至0伏或接地并驱动其他字线WL(1)-WL(y)至读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)和读取电压Vread是由电路设计者选择的设计变量。可以注意到，尽管字线WL(0)上的电压VWL(0)被讨论为被驱动至0伏或接地，但字线WL(0)上的电压VWL(0)不限于被驱动至0伏或接地，且电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，例如小于0伏的电压电平和大于0伏的电压电平。还可以注意到，虽然读取电压Vread被讨论为具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。还可以注意到，系统电压Vdd是由电路设计者选择的设计变量。
在CELL00的置位验证操作期间，通过导通第一PMOS晶体管520、NMOS晶体管540和NMOS晶体管542以对CELL00的置位验证操作选择低电阻Rlow，从而如上在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻。或者，当第一PMOS晶体管520已经导通时，通过导通NMOS晶体管540和NMOS晶体管542以对CELL00的置位验证操作选择低电阻Rlow，从而在CELL00的置位验证操作期间，如上在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻。当第一PMOS晶体管520、NMOS晶体管540和NMOS晶体管542导通时，用于源出可调节电流量的电路502被设置为施加电流Ilow的量，该电流Ilow将流过具有低电阻Ilow的电阻基准元件、电连接到反馈电压Vfeedback的第一端子以及电连接到字线WL(0)上的电压VWL(0)的第二端子，该电压VWL(0)如上所述为0伏或接地。低电阻Rlow可以通过以下等式确定：Rlow＝(由PMOS晶体管530提供的电流I530l的量与由第一PMOS晶体管520提供的大电流I520l的量之间的比率的倒数)((RRL00 x RRL10)/(RRL00+RRL10))，其中RRL00是低电阻基准元件RL00的电阻，并且RRL10是低电阻基准元件RL10的电阻。可以注意到，当低电阻基准元件RL00的电阻和低电阻基准元件RL10的电阻大致相同时，低电阻基准元件RL00的电阻、低电阻基准元件RL10的电阻和低电阻Rlow大致相同。例如，当低电阻基准元件RRL00的电阻＝3MΩ，低电阻基准元件RRL10的电阻＝3MΩ时，由PMOS晶体管530提供的电流I530l的量与由第一PMOS晶体管520提供的大电流I520l的量之间的比率的倒数是2，则Rlow＝(2)((3MΩx 3MΩ)/(3MΩ+3MΩ))＝3MΩ。
在第一PMOS晶体管520的栅源极电压VGS小于第一PMOS晶体管520的阈值电压VT时，第一PMOS晶体管520导通。通过栅极电压VG与源极电压VS之间的差值来确定第一PMOS晶体管520的栅源极电压。由于第一PMOS晶体管520的栅极端子与差分放大器510的输出端子电连接，因此，第一PMOS晶体管520的栅极电压VG是差分放大器510的输出电压Vout。第一PMOS晶体管520的源极电压VS是系统电压Vdd，因为第一PMOS晶体管520的源极端子电连接至电源、电压源、驱动电路或提供系统电压Vdd的其他装置。由此，在栅极电压VG为差分放大器510的输出电压Vout，而源极电压VS是系统电压Vdd时，第一PMOS晶体管520的栅源极电压VGS可以被表示为VGS＝VG–VS。
通过将差分放大器510的增益与非反相输入的电压和反相输入的电压之间的差值相乘来确定差分放大器510的输出电压Vout。差分放大器510具有增益1，然而，差分放大器510不限于具有增益1。差分放大器510的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器510的增益选择其他值，例如差分放大器510的增益大于1或者差分放大器510的增益小于1。差分放大器510的非反相输入的电压是反馈电压Vfeedback，因为非反相输入端子通过反馈回路电连接至第一PMOS晶体管520的漏极端子和多个NMOS晶体管540,542,544,546中的每个NMOS晶体管的漏极端子。差分放大器510的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路控制电路或提供读取电压Vread的其他装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器510的输出电压Vout可以由Vout＝增益(非反相输入的电压-反相输入的电压)表示，其中，增益为1，非反相输入的电压为反馈电压Vfeedback，反相输入的电压为读取电压Vread。
在用于确定差分放大器510的输出电压Vout的上述等式中代入增益、非反相输入的电压和反相输入的电压，获得Vout＝Vfeedback-Vread，并且通过在上述用于确定第一PMOS晶体管520的栅源极电压VGS的等式中用Vfeedback–Vread替代栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，第一PMOS晶体管520的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得第一PMOS晶体管520的栅源极电压VGS小于第一PMOS晶体管520的阈值电压VT时，第一PMOS晶体管520导通。
NMOS晶体管540,542通过测试电路或控制电路提供的控制信号S7-S8而被导通，并且NMOS晶体管544,546通过测试电路或控制电路提供的控制信号S9-S10而被截止，其中，该控制电路诸如是处理器、控制器、可编程逻辑器件和FGPA。测试电路或控制电路施加的控制信号S7具有使得NMOS晶体管540的栅源极电压VGS大于NMOS晶体管540的阈值电压VT的电压电平，施加的控制信号S8具有使得NMOS晶体管542的栅源极电压VGS小于NMOS晶体管542的阈值电压VT的电压电平，施加的控制信号S9具有使得NMOS晶体管544的栅源极电压VGS小于NMOS晶体管544的阈值电压VT的电压电平，施加的控制信号S10具有使得NMOS晶体管546的栅源极电压VGS小于NMOS晶体管546的阈值电压VT的电压电平。
当第一PMOS晶体管520、NMOS晶体管540和NMOS晶体管542导通时，大电流I520l流经第一PMOS晶体管520，电流I540经由NMOS晶体管540流入位线BL(L0)，电流I542经由NMOS晶体管542流入位线BL(L1)，电流IRL00b2从位线BL(L0)经由低电阻基准元件RL00流出，电流IRL10b2从位线BL(L1)经由低电阻基准元件RL10流出，位线BL(L0)上的电压被驱动为反馈电压Vfeedback，位线BL(L1)上电压被驱动为反馈电压Vfeedback。图6B示出流经第1PMOS晶体管520的大电流I520l、流经NMOS晶体管540的电流I540、流经NMOS晶体管542的电流I542、流经低电阻基准元件RL00的电流IRL00b2以及流经低电阻基准元件RL10的电流IRL10b2。电流IRL00b2流经低电阻基准元件RL00，因为低电阻基准元件RL00的第一端子处于位线BL(L0)上的电压VBL(L0)，如上所述其为反馈电压Vfeedback，且低电阻基准元件RI00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为接地或0伏。同时忽略漏电流，电流不流过电连接至位线BL(L0)的其他低电阻基准元件RL01-RL0y，因为其他低电阻基准元件RL01-RL0y的第一端子处于反馈电压Vfeedback并且其他低电阻基准元件RL01-RL0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动。电流IRL10b2流经低电阻基准元件RL10，因为低电阻基准元件RL10的第一端子处于位线电压VBL(L1)，如上所述其为反馈电压Vfeedback，且低电阻基准元件RL10的第二端子处于电压VWL(0)，如上所述其为接地或0伏。同时，忽略漏电流，电流不流过电连接至位线BL(L1)的其他低电阻基准元件RL11-RH1y，因为其他低电阻基准元件RL11-RL1y的第一端子处于反馈电压Vfeedback并且其他低电阻基准元件RL11-RL1y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动。可以注意到，如下所述，反馈电压Vfeedback调节成使得反馈电压Vfeedback的电压电平约等于读取电压Vread的电压电平。
在位线BL(L0)上的电压为VBL(L0)，RRL00为低电阻基准元件RL00的电阻时，在忽略漏电流的情况下，电流IRL00b2的值可用欧姆定律近似为IRL00b2＝VBL(L0)/RRL00。例如，在电压VBL(L0)为1伏的反馈电压Vfeedback，并且低电阻基准元件RL00具有3MΩ的电阻值时，电流IRL00b2的量可用欧姆定律近似为IRL00b2＝1V/3MΩ＝1/3μA。由于流入位线BL(L0)的电流的量近似等于从该位线BL(L0)流出的电流的量，因此，在忽略漏电流的情况下，电流IRL00b2的值约等于由NMOS晶体管540提供到位线BL(L0)的电流I540的量。在位线BL(L1)上的电压为VBL(L1)，RRL10为低电阻基准元件RL10的电阻时，在忽略漏电流的情况下，电流IRL10b2的量可用欧姆定律近似为IRL10b2＝VBL(L1)/RRL10。例如，在反馈电压Vfeedback为1伏，并且低电阻基准元件RL10具有3MΩ的电阻值时，电流IRL10b2的量可用欧姆定律近似为IRL10b2＝1V/3MΩ＝1/3μA。由于流入位线BL(L1)的电流的量近似等于从该位线BL(L1)流出的电流的量，因此，在忽略漏电流的情况下，电流IRL10b2的值约等于由NMOS晶体管542提供到位线BL(L1)的电流I542的量。由于第一PMOS晶体管520与多个NMOS晶体管540,542,544,546串联电连接，因此电流I540的量和电流I542的量的总和近似等于由第一PMOS晶体管520提供的大电流I520l的量。因此，电流IRL00b2的量和电流IRL10b2的量的总和近似等于由第一PMOS晶体管520提供的大电流I520l的量。参考上述示例，其中，电流IRL00b2的量是1/3微安并且电流IRL10b2的量是1/3微安，由第一PMOS晶体管520提供的大电流I520l的量是2/3微安。可以注意到，当漏电流大大小于电流IRL00b2和IRL10b2的和时，漏电流不会阻止CELL00的置位验证操作。
通过由PMOS晶体管530提供基本对应于电流Ilow的量的电流I530l，从而在CELL00的置位验证操作期间，如上在流程图400的步骤406中类似讨论的，基于用于该操作的电阻为操作提供一定量的电流。或者，当用于源出可调节电流量的电路502还包括与多个PMOS晶体管530、532串联电连接的多个FET时，通过将与PMOS晶体管530串联电连接的FET导通，并由PMOS晶体管530施加与电流Ilow的量基本对应的电流I530l，从而在CELL00的置位验证期间，如上所述，类似流程图400中的步骤406中所述，基于用于操作的电阻来为操作施加电阻值。如上所述，电流Ilow的量是流经具有低电阻Rlow的电阻基准元件、电连接到反馈电压Vfeedback的第一端子、以及电连接到字线WL(0)上的电压VWL(0)的第二端子的电流量，如上所述，电压VWL(0)是0伏或接地。电流Ilow的量可以通过使用欧姆定律被确定为Ilow＝(Vfeedback–VWL(0))/Rlow，其中Vfeedback是反馈电压，VWL(0)是字线WL(0)上的电压，并且Rlow是低电阻。例如，当Vfeedback＝1V,VWL(0)＝0伏,Rlow＝3MΩ时,Ilow＝(1V–0V)/3MΩ＝1/3μA。
在PMOS晶体管530的栅源极电压VGS小于用于PMOS晶体管530的阈值电压VT时，PMOS晶体管530导通。通过栅极电压VG与源极电压VS之间的差值来确定PMOS晶体管530的栅源极电压VGS。由于PMOS晶体管530的栅极端子与差分放大器510的输出端子电连接，因此PMOS晶体管530的栅极电压VG是差分放大器510的输出电压Vout。PMOS晶体管530的源极电压VS是系统电压Vdd，因为PMOS晶体管530的源极端子电连接至电源、电压源、驱动电路或提供系统电压Vdd的其他装置。由此，在栅极电压VG为差分放大器510的输出电压Vout，而源极电压VS是系统电压Vdd时，PMOS晶体管530的栅源极电压VGS可以被表示为VGS＝VG–VS。此外，由于PMOS晶体管530与第一PMOS晶体管510的栅极电压为差分放大器510的输出电压Vout且PMOS晶体管530与第一PMOS晶体管520的源极电压为系统电压Vdd，因此PMOS晶体管530的栅源极电压VGS约等于第一PMOS晶体管520的栅源极电压VGS。
如上所述，差分放大器510的输出电压Vout可以被表示为Vout＝Vfeedback–Vread，通过在上述用于确定PMOS晶体管530的栅源极电压VGS的等式中用Vfeedback–Vread替代栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，PMOS晶体管530的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有电压电平使得PMOS晶体管530的栅源极电压VGS小于PMOS晶体管530的阈值电压VT时，PMOS晶体管530导通。
由PMOS晶体管530提供的电流I530l的量与由第一PMOS晶体管520提供的大电流I520l的量成比例。由PMOS晶体管530提供的电流I530l的量与由第一PMOS晶体管520提供的大电流I520l的量之间的比率是由电路设计者选择的设计变量。该电路设计人可以通过选择PMOS晶体管530的特性及第一PMOS晶体管520的特性来选择由PMOS晶体管530提供的电流I530l的量与由第一PMOS晶体管520提供的大电流I520l的量之间的比率。通过选择宽长比约等于第一PMOS晶体管520的宽长比的0.5倍的PMOS晶体管530来选择由PMOS晶体管530施加的电流I530l的量与由第一PMOS晶体管520施加的大电流I520l的量之间的比率为0.5。然而，该比率不限于0.5，并且电路设计者可以选择其他值的比率，诸如大于0.5的比率和小于0.5的比率。此外，该电路设计者可以通过选择PMOS晶体管530和第一PMOS晶体管520的其它特性来实现由PMOS晶体管530施加的电流I530l的量与由第一PMOS晶体管520施加的大电流I520l的量之间的期望比率。例如，该电路设计者可以通过选择PMOS晶体管的其它尺寸、PMOS晶体管的布局、以及制造该PMOS晶体管的材料来实现由PMOS晶体管530施加的电流I530l的量与由第一PMOS晶体管520提供的中电流I520l的量之间的期望比率。可以注意到，在使用其它种类的场效应晶体管来代替第一PMOS晶体管520及多个PMOS晶体管530、532的情况下，该电路设计者也可以通过选择该其它种类的场效应晶体管的尺寸、布局及制备材料来实现电流之间的期望比率。
在由PMOS晶体管530施加的电流I530l的量与由第一PMOS晶体管520提供的大电流I520l的量之间的比率是基于PMOS晶体管530及第一PMOS晶体管520的宽长比来选择的情况下，该电流I530l的量可由如下等式来近似：I530l＝(IRL00b2+IRL10b2)((PMOS 530的沟道宽度/PMOS530的沟道长度)/(PMOS 520的沟道宽度/PMOS 520的沟道长度))，其中，IRL00b2是流经低电阻基准元件RL00的电流的量，并且IRL10b2是流经低电阻基准元件RL10的电流的量。例如，当电流IRL00b2为1/3微安，电流IRL10b2为1/3微安，并且PMOS晶体管530的宽长比为第一PMOS晶体管520的宽长比的0.5倍时，电流I530l＝(1/3μA+1/3μA)(0.5)＝1/3μA。
可以注意到，由PMOS晶体管530提供的电流I530l的量可以是通过同时导通多个NMOS晶体管而流经多个NMOS晶体管540,542,544,546的电流的平均值，该平均值与由PMOS晶体管530提供的电流I530l的量与由第一PMOS晶体管520提供的大电流I520l的量之间的比率的倒数相匹配。例如，当PMOS晶体管530提供的电流I530l的量与第一PMOS晶体管520提供的大电流I520l的量之间的比率为0.5时，该比率的倒数为2，并且电流I530l的量可以是通过同时导通其中两个NMOS晶体管而流经多个NMOS晶体管540,542,544,546的电流的平均值。例如，当同时导通NMOS晶体管540,542时，NMOS晶体管544,546截止，电流I540＝1/3微安，电流I542＝1/3微安，并且由PMOS晶体管530提供的电流I530l的量和由第一PMOS晶体管520提供的大电流I520l的量之间的比率是0.5，电流I530l为I530l＝(I540+I542)/2＝(1/3μA+1/3μA)/2＝1/3μA。
由PMOS晶体管530提供的电流I530l流入位线BL(0)，并且电流ICELL00lb2从位线BL(0)流经CELL00。图6B示出了流经PMOS晶体管530的电流I530l和流经CELL00的电流ICELL00lb2。由于CELL00内的阻变元件SW00的第一端子处于位线BL(0)上的电压VBL(0)，并且阻变元件SW00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述为接地或0伏，因此电流ICELL00ib2流过CELL00。同时，由于其他阻变元件单元CELL01-CELL0y中的阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)并且阻变元件SW01-SW0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流过，因此在忽略漏电流的情况下，电流不流过位线BL(0)上的其它阻变元件单元CELL01-CELL0y。由于流入位线BL(0)的电流量约等于从该位线BL(0)流出的电流量，因此在忽略漏电流的情况下，电流ICELL00lb2的量约等于由PMOS晶体管530提供到位线BL(0)的电流I530l的量。此外，电流ICELL00lb2的量约等于流经NMOS晶体管540的电流I540的量和流经NMOS晶体管542的电流I544的量的平均值。可以注意到，当漏电流大大小于电流ICELL00lb2的量时，漏电流不会阻止CELL00的置位验证操作。
忽略漏电流，位线BL(0)上的电压VBL(0)可以用欧姆定律近似为VBL(0)＝ICELL00lb2 x RCELL00，其中，电流ICELL00lb2是流经CELL00的电流，并且RCELL00是CELL00内的阻变元件SW00的电阻。如该等式所示，由于流过CELL00的电流通常是恒定的，因此，当阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，当IRL00b2＝1/3μA,IRL10b2＝1/3μA,ICELL00lb2＝1/3μA,并且RCELL00＝3MΩ,则电压VBL(0)＝1/3μA x3MΩ＝1V。例如，当IRL00b2＝1/3μA,IRL10b2＝1/3μA,ICELL00Lb2＝1/3μA,并且RCELL00＝1MΩ,则电压VBL(0)＝1/3μA x 1MΩ＝1/3V。例如，当IRL00b2＝1/3μA,IRL10b2＝1/3μA,ICELL00lb2＝1/3μA,并且RCELL00＝10MΩ,则电压VBL(0)＝1/3μA x 10MΩ＝10/3V。
可以注意到，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还可以注意到，当位线BL(0)上的电压VBL(0)大于读取电压Vread，并且电连接到位线BL(0)上的其他阻变元件单元CELL01-CELL0y的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还应当注意到，当位线BL(0)上的电压VBL(0)由于从字线WL(1)-WL(y)流入位线BL(0)的漏电流而被上拉时、以及当位线BL(0)上的电压VBL(0)由于从位线BL(0)流入字线WL(1)-WL(y)的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小以允许用于确定所选的阻变元件SW00的阻态的边界。
通过比较位线BL(0)上的电压VBL(0)和读取电压Vread来确定阻变元件SW00的阻态，从而在CELL00的置位验证操作中，类似于上述流程图400的步骤408中讨论的，基于至少一个阻变元件的电阻和用于操作的电阻来确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由电流ICELL00lb2的量和阻变元件SW00的电阻来确定。位线BL(0)上的电压VBL(0)表示阻变元件SW00的阻态，因为对于阻变元件SW00的低阻态和除低阻态之外的其它阻态下的电流ICELL00lb2的量大致相同，而阻变元件SW00的电阻对于低阻态和除低阻态之外的其它阻态是不同的。读取电压Vread表示CELL00的置位验证操作的低电阻Rlow，因为读取电压Vread等于电流ICELL00lb2的量乘以低电阻Rlow。例如，当ICELL00lb2＝1/3μA,Rlow＝3MΩ,则Vread＝(1/3μA)x 3MΩ＝1V。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻小于或等于低电阻Rlow(即RCELL00≤Rlow，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为低阻态。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即，位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻大于低电阻Rlow(即RCELL00>Rlow，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是低阻态之外的阻态。
读出装置560在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者提供读取电压Vread的其他设备，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置560通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置560在输出端子上输出指示阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置560输出指示阻变元件SW00具有低阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置560输出指示阻变元件SW00具有除低阻态之外的阻态的信号。例如，当ICELL00lb2＝1/3微安，RCELL00＝1MΩ，VBL(0)＝1/3V，并且Vread＝1V时，读出装置560输出指示阻变元件SW00具有低阻态(通常对应于逻辑1，置位状态)的信号。例如，当ICELL00lb2＝1/3微安，RCELL00＝3MΩ，VBL(0)＝1V，并且Vread＝1V时，读出装置560输出指示阻变元件SW00具有低阻态(通常对应于逻辑1，置位状态)的信号。例如，当ICELL00lb2＝1/3微安，RCELL00＝10MΩ，VBL(0)＝10/3V，并且Vread＝1V时，读出装置560输出指示阻变元件SW00具有除低阻态之外的阻态的信号。可以注意到，如图5B及5D所示，在多个读出装置560、562与多个放大器570、572电连接时，多个读出装置560、562通过比较经放大的电压与所选电压(诸如读取电压Vread)来确定阻变元件SW00-SWxy的阻态。
或者，图5A-5D的示例结构中省略多个读出装置560、562，而测试电路、逻辑电路或控制电路、例如处理器、控制器、可编程逻辑设备及FGPA与位线BL(0)-BL(x)电连接，以接收位线BL(0)-BL(x)上的电压，或者与多个放大器570、572电连接以接收放大后的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过将位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。例如，在CELL00的置位验证操作中，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器570,572时，测试电路、逻辑电路或控制电路通过对放大后的电压与所选电压(诸如读取电压Vread)或对应于所选电压(例如读取电压Vread)的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出指示阻变元件SW00-SWxy的阻态的信号。
此外，用于源出可调节电流量的电路502通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列500的电路状态。反馈电压Vfeedback反映阻变元件阵列500的电路状态，因为反馈电压Vfeedback基于流过第一PMOS晶体管520的大电流I520l的量并且大电流I520l的量受到阻变元件阵列500的电路状态的影响。例如，由温度、漏电流和寄生阻抗引起的低电阻基准元件RL00-RL1y的电阻的变化可以影响大电流I520l的量。反馈电压Vfeedback被提供给差分放大器510的非反相输入，并且如上所述，第一PMOS晶体管520的栅极电压VG是差分放大器510的输出电压Vout，并且第一PMOS晶体管520的源极电压VS是系统电压Vdd。第一PMOS晶体管520的栅源极电压VGS调节流过第一PMOS晶体管520的大电流I520l的量，并且差分放大器510调节第一PMOS晶体管520的栅源极电压VGS，使得大电流I520l的量将反馈电压Vfeedback调整为约等于读取电压Vread。并且，如上所述，由PMOS晶体管530提供的电流I530l的量与由第一PMOS晶体管520提供的大电流I520l的量成比例。因此，调节由第一PMOS晶体管520提供的大电流I520l的量以补偿阻变元件阵列500的电路状态，按比例调整由PMOS晶体管530提供的电流I530l的量，以补偿阻变元件阵列500的电路状态。
另外，可以同时执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的置位验证操作，因为多个PMOS晶体管530,532中的每个PMOS晶体管同时向位线BL(0)-BL(x)提供大致相同的电流量。多个PMOS晶体管530,532中的每个PMOS晶体管为置位验证操作提供大致相同量的电流，因为多个PMOS晶体管530,532中的每个PMOS晶体管具有大致相同的特性并且具有大致相同的栅源极电压VGS。图6B示出了向位线BL(0)提供电流I530l的PMOS晶体管530、向位线BL(x)提供电流I532l的PMOS晶体管532、从位线BL(0)流过CELL00的电流ICELL00lb2、以及从位线BL(x)流过CELLx0的电流ICELLx0lb2。以与上述CELL00的置位验证操作类似的方式执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的置位验证操作。在需要快速数据置位验证操作或页面模式置位验证操作的某些应用中，非常需要对字线上的每个单元同时执行置位验证操作。
图5A的示例性架构中的CELL00的重置验证操作将在下面详细说明，并且图5A的示例性架构中的每个单元的重置验证操作可以和CELL00的重置验证操作以类似的方式执行。图6C是示出电流流动的简化示意图，其忽略了图5A的示例性架构中的CELL00在重置验证操作期间的漏电流。图6C示出了阻变元件阵列500的简化版本，从而可以更详细地示出电流。可以注意到，下面进一步详细说明的CELL00的重置验证操作通常描述了从位线BL(0)流到字线WL(0)时流过CELL00的电流，然而，本公开的装置和方法中不限于电流从位线流向字线时流经单元。还可以注意到，可以参考图6C的CELL00的重置验证操作以及字线WL(0)上的每个单元同时执行的置位验证操作，因为电流流过多个PMOS晶体管530,532中的每个PMOS晶体管和字线WL(0)上的每个单元，从而用于CELL00的重置验证操作与用于字线WL(0)上的每个单元的重置验证操作同时执行。
通过从阻变元件阵列500中的多个阻变元件单元CELL00-CELLxy中选择CELL00，从而如上在流程图400的步骤402中类似地讨论，开始CELL00的重置验证操作。通过将字线WL(0)上的电压VWL(0)驱动至0伏或接地并驱动其他字线WL(1)-WL(y)至读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)和读取电压Vread是由电路设计者选择的设计变量。可以注意到，尽管字线WL(0)上的电压VWL(0)被讨论为被驱动至0伏或接地，但字线WL(0)上的电压VWL(0)不限于被驱动至0伏或接地，且电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，例如小于0伏的电压电平和大于0伏的电压电平。还可以注意到，虽然读取电压Vread被讨论为具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。还可以注意到，系统电压Vdd是由电路设计者选择的设计变量。
通过导通第一PMOS晶体管520、NMOS晶体管544、和NMOS晶体管546来为CELL00的重置验证操作选择高电阻Rhigh，从而在CELL00的重置验证操作期间，如上述在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻。或者，当第一PMOS晶体管520已经导通时，通过导通NMOS晶体管544和NMOS晶体管546以对CELL00的重置验证操作选择高电阻Rhigh，从而在CELL00的重置验证操作期间，如上述在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻。当第一PMOS晶体管520、NMOS晶体管544和NMOS晶体管546导通时，用于源出可调节电流量的电路502被设置为施加电流Ihigh的量，该电流Ihigh将流过具有高电阻Ihigh的电阻基准元件、电连接到反馈电压Vfeedback的第一端子以及电连接到字线WL(0)上的电压VWL(0)的第二端子，该电压VWL(0)如上所述为0伏或接地。高电阻Rhigh可以通过以下等式确定：Rhigh＝(由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s的量之间的比率的倒数)((RRH00 xRRH10)/(RRH00+RRH10))，其中RRH00是高电阻基准元件RH00的电阻，并且RRH10是高电阻基准元件RH10的电阻。可以注意到，当高电阻基准元件RH00的电阻和高电阻基准元件RH10的电阻大致相同时，高电阻基准元件RH00的电阻、高电阻基准元件RH10的电阻和高电阻Rhigh大致相同。例如，当高电阻基准元件RH00的电阻＝8MΩ，高电阻基准元件RH10的电阻＝8MΩ，由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s的量之间的比率的倒数是2，则Rhigh＝(2)((8MΩx 8MΩ)/(8MΩ+8MΩ))＝8MΩ。
在第一PMOS晶体管520的栅源极电压VGS小于第一PMOS晶体管520的阈值电压VT时，第一PMOS晶体管520导通。通过栅极电压VG与源极电压VS之间的差值来确定第一PMOS晶体管520的栅源极电压。由于第一PMOS晶体管520的栅极端子与差分放大器510的输出端子电连接，因此，第一PMOS晶体管520的栅极电压VG是差分放大器510的输出电压Vout。第一PMOS晶体管520的源极电压VS是系统电压Vdd，因为第一PMOS晶体管520的源极端子电连接至电源、电压源、驱动电路或提供系统电压Vdd的其他装置。由此，在栅极电压VG为差分放大器510的输出电压Vout，而源极电压VS是系统电压Vdd时，第一PMOS晶体管520的栅源极电压VGS可以被表示为VGS＝VG–VS。
通过将差分放大器510的增益与非反相输入的电压和反相输入的电压之间的差值相乘来确定差分放大器510的输出电压Vout。差分放大器510具有增益1，然而，差分放大器510不限于具有增益1。差分放大器510的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器510的增益选择其他值，例如差分放大器510的增益大于1或者差分放大器510的增益小于1。差分放大器510的非反相输入的电压是反馈电压Vfeedback，因为非反相输入端子通过反馈回路电连接至第一PMOS晶体管520的漏极端子和多个NMOS晶体管540,542,544,546中的每个NMOS晶体管的漏极端子。差分放大器510的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路控制电路或提供读取电压Vread的其他装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器510的输出电压Vout可以由Vout＝增益(非反相输入的电压-反相输入的电压)表示，其中，增益为1，非反相输入的电压为反馈电压Vfeedback，反相输入的电压为读取电压Vread。
在用于确定差分放大器510的输出电压Vout的上述等式中代入增益、非反相输入的电压和反相输入的电压，获得Vout＝Vfeedback-Vread，并且通过在上述用于确定第一PMOS晶体管520的栅源极电压VGS的等式中用Vfeedback–Vread替代栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，第一PMOS晶体管520的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有的电压电平使得第一PMOS晶体管520的栅源极电压VGS小于第一PMOS晶体管520的阈值电压VT时，第一PMOS晶体管520导通。
NMOS晶体管544,546通过测试电路或控制电路提供的控制信号S9-S10而被导通，并且NMOS晶体管540,542通过测试电路或控制电路提供的控制信号S7-S8而被截止，其中，该控制电路诸如是处理器、控制器、可编程逻辑器件和FGPA。测试电路或控制电路施加的控制信号S7具有使得NMOS晶体管540的栅源极电压VGS小于NMOS晶体管540的阈值电压VT的电压电平，施加的控制信号S8具有使得NMOS晶体管542的栅源极电压VGS小于NMOS晶体管542的阈值电压VT的电压电平，施加的控制信号S9具有使得NMOS晶体管544的栅源极电压VGS大于NMOS晶体管544的阈值电压VT的电压电平，施加的控制信号S10具有使得NMOS晶体管546的栅源极电压VGS大于NMOS晶体管546的阈值电压VT的电压电平。
当第一PMOS晶体管520、NMOS晶体管544和NMOS晶体管546导通时，小电流I520s流经第一PMOS晶体管520，电流I544经由NMOS晶体管544流入位线BL(H0)，电流I546经由NMOS晶体管546流入位线BL(H1)，电流IRL00b2从位线BL(H0)经由高电阻基准元件RH00流出，电流IRH10b2从位线BL(H1)经由高电阻基准元件RH10流出，位线BL(H0)上的电压被驱动为反馈电压Vfeedback，位线BL(H1)上电压被驱动为反馈电压Vfeedback。图6C示出流经第1PMOS晶体管520的小电流I520s、流经NMOS晶体管544的电流I544、流经NMOS晶体管546的电流I546、流经高电阻基准元件RH00的电流IRH00b2以及流经高电阻基准元件RH10的电流IRH10b2。电流IRH00b2流经高电阻基准元件RH00，因为高电阻基准元件RH00的第一端子处于位线BL(H0)上的电压VBL(H0)，如上所述其为反馈电压Vfeedback，且高电阻基准元件RH00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为接地或0伏。同时忽略漏电流，电流不流过电连接至位线BL(H0)的其他高电阻基准元件RH01-RH0y，因为其他高电阻基准元件RH01-RH0y的第一端子处于反馈电压Vfeedback并且其他高电阻基准元件RH01-RH0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动。电流IRH10b2流经高电阻基准元件RH10，因为高电阻基准元件RH10的第一端子处于位线BL(H1)上的电压VBL(H1)，如上所述其为反馈电压Vfeedback，且高电阻基准元件RH10的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为接地或0伏。同时，忽略漏电流，电流不流过电连接至位线BL(H1)的其他高电阻基准元件RH11-RH1y，因为其他高电阻基准元件RH11-RH1y的第一端子处于反馈电压Vfeedback并且其他高电阻基准元件RH11-RH1y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动。可以注意到，如下所述，反馈电压Vfeedback调节成使得反馈电压Vfeedback的电压电平约等于读取电压Vread的电压电平。
在位线BL(H0)上的电压为VBL(H0)，RRH00为高电阻基准元件RH00的电阻时，在忽略漏电流的情况下，电流IRH00b2的量可用欧姆定律接近为IRH00b2＝VBL(H0)/RRH00。例如，在电压VBL(H0)为1伏的反馈电压Vfeedback，并且高电阻基准元件RH00具有8MΩ的电阻值时，电流IRH00b2的量可用欧姆定律接近为IRH00b2＝1V/8MΩ＝1/8μA。由于流入位线BL(H0)的电流的量约等于从该位线BL(H0)流出的电流的量，因此在忽略漏电流的情况下，电流IRH00b2的量约等于由NMOS晶体管544提供到位线BL(H0)的电流I544的量。在位线BL(H1)上的电压为VBL(H1)，RRH10为高电阻基准元件RH10的电阻时，在忽略漏电流的情况下，电流IRH10b2的量可用欧姆定律接近为IRH10b2＝VBL(H1)/RRH10。例如，在电压VBL(H1)为1伏的反馈电压Vfeedback，并且高电阻基准元件RH10具有8MΩ的电阻值时，电流IRH10b2的量可用欧姆定律接近为IRH10b2＝1V/8MΩ＝1/8μA。由于流入位线BL(H1)的电流的量约等于从该位线BL(H1)流出的电流的量，因此在忽略漏电流的情况下，电流IRH10b2的量约等于由NMOS晶体管546提供到位线BL(H1)的电流I546的量。由于第一PMOS晶体管520与多个NMOS晶体管540,542,544,546串联电连接，因此电流I544的量和电流I546的量的总和约等于由第一PMOS晶体管520提供的小电流I520s的量。因此，电流IRH00b2的量和电流IRH10b2的量的总和约等于由第一PMOS晶体管520提供的小电流I520s的量。参考上述示例，其中电流IRH00b2的量是1/8微安并且电流IRH10b2的量是1/8微安，由第一PMOS晶体管520提供的小电流I520s的量是1/4微安。注意到，在漏电流远小于电流IRH00b2和IRH10b2的和时，漏电流不会阻止CELL00的重置验证(RESET VERIFY)操作。
如上文流程图400的步骤406中类似地讨论的，在CELL00的重置验证操作期间，通过由PMOS晶体管530提供与电流Ihigh的量基本对应的电流I530s来基于电阻量提供用于操作的电流的量以进行该操作。或者，当用于提供可调电流502的量的电路还包括与多个PMOS晶体管530、532串联电连接的多个FET时，通过导通与PMOS晶体管530串联电连接的FET，并由PMOS晶体管530提供与电流Ihigh的量基本对应的电流I560s，从而在CELL00的重置验证操作期间，如上所述，类似流程图400中的步骤406中所述，基于电阻值施加用于操作的电流量以进行该操作。如上所述，电流Ihigh的量是流过具有高电阻Rhigh的电阻基准元件、电连接到反馈电压Vfeedback的第一端子、以及电连接到字线WL(0)上的电压VWL的第二端子的电流量，如上所述，该电流量是0伏或接地。电流Ihigh的量可以通过使用欧姆定律被确定为Ihigh＝(Vfeedback–VWL(0))/Rhigh，其中Vfeedback是反馈电压，VWL(0)是字线WL(0)上的电压，并且Rhigh是高电阻。例如，当Vfeedback＝1V,VWL(0)＝0V,并且Rhigh＝8MΩ时,Ihigh＝(1V–0V)/8MΩ＝1/8μA。
在PMOS晶体管530的栅源极电压VGS小于用于PMOS晶体管530的阈值电压VT时，PMOS晶体管530导通。通过栅极电压VG与源极电压VS之间的差值来确定PMOS晶体管530的栅源极电压VGS。由于PMOS晶体管530的栅极端子与差分放大器510的输出端子电连接，因此PMOS晶体管530的栅极电压VG是差分放大器510的输出电压Vout。PMOS晶体管530的源极电压VS是系统电压Vdd，因为PMOS晶体管530的源极端子与电源、电压源、驱动电路或提供系统电压Vdd的其他装置电连接。由此，在栅极电压VG为差分放大器510的输出电压Vout且源极电压VS为系统电压Vdd时，PMOS晶体管530的栅源极电压VGS可以被表示为VGS＝VG–VS。此外，由于PMOS晶体管530与第一PMOS晶体管510的栅极电压为差分放大器510的输出电压Vout且PMOS晶体管530与第一PMOS晶体管520的源极电压为系统电压Vdd，因此PMOS晶体管530的栅源极电压VGS约等于第一PMOS晶体管520的栅源极电压VGS。
如上所述，差分放大器510的输出电压Vout可以被表示为Vout＝Vfeedback–Vread，通过在上述用于确定PMOS晶体管530的栅源极电压VGS的等式中用Vfeedback–Vread替代栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–Vdd。如该等式所示，由于读取电压Vread的电压电平和系统电压Vdd的电压电平大致恒定，因此当反馈电压Vfeedback变化时，PMOS晶体管530的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有使得PMOS晶体管530的栅源极电压VGS小于PMOS晶体管530的阈值电压VT的电压电平时，PMOS晶体管530导通。
由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s的量成比例。由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s的量之间的比例是由电路设计者选择的设计变量。该电路设计者可以通过选择PMOS晶体管530的特性及第一PMOS晶体管520的特性来选择由PMOS晶体管530提供的电流量I530s与由第一PMOS晶体管520提供的小电流I520s的量之间的比例。通过选择宽长比约等于第一PMOS晶体管520的宽长比的0.5倍的PMOS晶体管530来选择由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s的量之间的比例为0.5。然而，该比例并不局限为0.5，并且电路设计者可以选择其它值的比例，诸如大于0.5的比例及小于0.5的比例。此外，该电路设计者可以通过选择PMOS晶体管530和第一PMOS晶体管520的其它特性来实现由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s的量之间的期望的比例。例如，该电路设计者可以通过选择PMOS晶体管的其它尺寸、PMOS晶体管的布局、以及制造该PMOS晶体管的材料来实现由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s的量之间的期望的比例。应注意，在使用其它种类的场效应晶体管来代替第一PMOS晶体管520及多个PMOS晶体管530、532的情况下，该电路设计者也可以通过选择该其它种类的场效应晶体管的尺寸、布局及制造材料来实现电流之间的期望比例。
在由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s的量之间的比例是基于PMOS晶体管530及第一PMOS晶体管520的宽长比来选择的情况下，电流I530s的量可由如下等式来近似：I530s＝(IRH00b2+IRH10b2)((PMOS 530的沟道宽度/PMOS 530的沟道长度)/(PMOS 520的沟道宽度/PMOS 520的沟道长度))，其中，IRH00b2是流经高电阻基准元件RH00的电流的量，并且IRH10b2是流经高电阻基准元件RH10的电流的量。例如，当电流IRH00b2为1/8微安时，电流IRH10b2为1/8微安，并且PMOS晶体管530的宽长比为第一PMOS晶体管520的宽长比的0.5倍，电流I530s＝(1/8μA+1/8μA)(0.5)＝1/8μA。
应注意，由PMOS晶体管530提供的电流I530s的量可以是通过同时导通多个NMOS晶体管而流经多个NMOS晶体管540,542,544,546的电流的平均值，该NMOS晶体管的数量与由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s的量之间的比例的倒数相匹配。例如，当PMOS晶体管530提供的电流I530s的量与第一PMOS晶体管520提供的小电流I520s的量之间的比例为0.5时，该比例的倒数为2，并且电流I530s的量可以是通过同时导通两个NMOS晶体管而流经多个NMOS晶体管540,542,544,546的电流的平均值。例如，当NMOS晶体管544,546同时导通时，NMOS晶体管540,542截止，电流I544＝1/8微安，电流I546＝1/8微安，并且由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s之间的比例是0.5，电流I530s是I530s＝(I544+I546)/2＝(1/8μA+1/8μA)/2＝1/8μA。
由PMOS晶体管530提供的电流I530s流入位线BL(0)，并且电流ICELL00sb2从位线BL(0)流过CELL00。图6C示出了流过PMOS晶体管530的电流I530s和流过CELL00的电流ICELL00sb2。由于CELL00内的阻变元件SW00的第一端子处于位线BL(0)上的电压VBL(0)，并且阻变元件SW00的第二端子处于字线WL(0)上的电压VBL(0)，如上所述，电压VBL(0)为接地或0伏，因此电流ICELL00sb2流过CELL00。同时，由于其他阻变元件单元CELL01-CELL0y中的阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)并且阻变元件SW01-SW0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动，因此在忽略漏电流的情况下，电流不流过位线BL(0)上的其它阻变元件单元CELL01-CELL0y。由于流入位线BL(0)的电流量约等于从该位线BL(0)流出的电流量，因此在忽略漏电流的情况下，电流ICELL00sb2的量约等于由PMOS晶体管530提供到位线BL(0)的电流I530s的量。此外，电流ICELL00sb2的量约等于流过NMOS晶体管544的电流I544和流过NMOS晶体管546的电流I546的量的平均值。应注意，当漏电流远小于电流ICELL00sb2的量时，漏电流不会阻止CELL00的重置验证操作。
忽略漏电流，位线BL(0)上的电压VBL(0)可以用欧姆定律近似为VBL(0)＝ICELL00sb2 x RCELL00，其中电流ICELL00sb2是流过CELL00的电流，并且RCELL00是电阻CELL00内的阻变元件SW00的电阻。如该等式所示，由于流过CELL00的电流通常是恒定的，因此，当阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，当IRH00b2＝1/8μA,IRH10b2＝1/8μA,ICELL00sb2＝1/8μA,并且RCELL00＝8MΩ,电压VBL(0)＝1/8μA x 8MΩ＝1V。例如，当IRH00b2＝1/8μA,IRH10b2＝1/8μA,ICELL00sb2＝1/8μA,并且RCELL00＝1MΩ,电压VBL(0)＝1/8μA x 1MΩ＝1/8V。例如，当IRH00b2＝1/8μA,IRH10b2＝1/8μA,ICELL00sb2＝1/8μA,并且RCELL00＝10MΩ,电压VBL(0)＝1/8μA x 10MΩ＝10/8V。
应注意，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流通过其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还应注意，在位线BL(0)上的电压VBL(0)大于读取电压Vread，并且与位线BL(0)上的其他阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流通过其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还应注意到，当位线BL(0)上的电压VBL(0)由于从字线WL(1)-WL(y)流入位线BL(0)的漏电流而被上拉时、以及当位线BL(0)上的电压VBL(0)由于从位线BL(0)流入字线WL(1)-WL(y)的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小以允许用于确定所选的阻变元件SW00的阻态的边界。
如上文中流程图400的步骤408中类似地讨论的，在CELL00的重置验证操作期间通过比较位线BL(0)上的电压VBL(0)和读取电压Vread来确定阻变元件SW00的阻态，来执行基于至少一个阻变元件的电阻和用于操作的电阻确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由电流ICELL00sb2的量和阻变元件SW00的电阻确定。位线BL(0)上的电压VBL(0)表示阻变元件SW00的阻态，因为对于阻变元件SW00的高阻态和除高阻态之外的阻态下的电流ICELL00sb2的量大致相同，而阻变元件SW00的电阻对于高阻态和除高阻态之外的阻态是不同的。读取电压Vread表示CELL00的重置验证操作的高电阻Rhigh，因为读取电压Vread等于电流ICELL00sb2的量乘以高电阻Rhigh。例如，当ICELL00sb2＝1/8μA,Rhigh＝8MΩ,Vread＝(1/8μA)x 8MΩ＝1V。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻大于高电阻Rhigh(即RCELL00>Rhigh，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为高阻态。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻小于或等于高电阻Rhigh(即RCELL00≤Rhigh，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为除高阻态之外的阻态。
读出装置560在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接到电源、电压源、驱动电路、电阻分压器、测试电路、诸如处理器、控制器、可编程逻辑器件和FGPA的控制电路、或者提供读取电压Vread的其他器件。读出装置560通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置560在输出端子上输出指示阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置560输出指示阻变元件SW00具有高阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置560输出指示阻变元件SW00具有除高阻态之外的阻态的信号。例如，当ICELL00sb2＝1/8微安，RCELL00＝1MΩ，VBL(0)＝1/8V，并且Vread＝1V时，读出装置560输出指示阻变元件SW00具有除高阻态之外的阻态的信号。例如，当ICELL00sb2＝1/8微安，RCELL00＝8MΩ，VBL(0)＝1V，并且Vread＝1V时，读出装置560输出指示阻变元件SW00具有除高阻态之外的阻态的信号。例如，当ICELL00sb2＝1/8微安，RCELL00＝10MΩ，VBL(0)＝10/8V，并且Vread＝1V时，读出装置560输出指示阻变元件SW00具有高阻态(通常对应于逻辑0，重置(RESET)状态)的信号。应注意，当多个读出装置560,562电连接到多个放大器570,572时，如图5B和5D所示，多个读出装置560,562通过将放大的电压与所选择的电压(诸如，读取电压Vread)进行比较来确定阻变元件SW00-SWxy的阻态。
替代地，从图5A-5D中所示的示例性架构中省略多个读出装置560,562，并且测试电路、逻辑电路、或诸如处理器、控制器、可编程逻辑器件、和FGPA的控制电路电连接到位线BL(0)-BL(x)以接收位线BL(0)-BL(x)上的电压或者电连接到多个放大器570,572以接收放大的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。例如，在CELL00的重置验证操作中，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器570,572时，测试电路、逻辑电路或控制电路通过对放大的电压与选择的电压(例如读取电压Vread)或对应于选择电压(例如读取电压Vread)的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出指示阻变元件SW00-SWxy的阻态的信号。
此外，用于源出可调节电流量502的电路通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列500的电路状态。反馈电压Vfeedback反映阻变元件阵列500的电路状态，因为反馈电压Vfeedback基于流过第一PMOS晶体管520的小电流I520s的量并且小电流I520s的量受到阻变元件阵列500的电路状态的影响。例如，由温度、漏电流、和寄生阻抗引起的高电阻基准元件RH00-RH1y的电阻的变化可以影响小电流I520s的量。反馈电压Vfeedback被提供给差分放大器510的非反相输入，并且如上所述，第一PMOS晶体管520的栅极电压VG是差分放大器510的输出电压Vout，并且第一PMOS晶体管520的源极电压VS是系统电压Vdd。第一PMOS晶体管520的栅源极电压VGS调节流过第一PMOS晶体管520的小电流I520s的量，并且差分放大器510调节第一PMOS晶体管520的栅源极电压VGS，使得小电流I520s的量将反馈电压Vfeedback调整为约等于读取电压Vread。并且，如上所述，由PMOS晶体管530提供的电流I530s的量与由第一PMOS晶体管520提供的小电流I520s的量成比例。因此，调节由第一PMOS晶体管520提供的小电流I520s的量以补偿阻变元件阵列500的电路状态，按比例调整由PMOS晶体管530提供的电流I530s的量，以补偿阻变元件阵列500的电路状态。
另外，可以同时执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的重置验证操作，因为多个PMOS晶体管530,532中的每个PMOS晶体管同时向位线BL(0)-BL(x)提供大致相同的电流量。多个PMOS晶体管530,532中的每个PMOS晶体管为重置验证操作提供大致相同量的电流，因为多个PMOS晶体管530,532中的每个PMOS晶体管具有大致相同的特性并且具有大致相同的栅源极电压VGS。图6C示出了向位线BL(0)提供电流I530s的PMOS晶体管530，向位线BL(x)提供电流I532s的PMOS晶体管532，从位线BL(0)流过CELL00的电流ICELL00sb2，以及从位线BL(x)流过CELLx0的电流ICELLx0sb2。以与上文讨论的CELL00的重置验证操作类似的方式执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的重置验证操作。在需要快速数据重置验证操作或页面模式重置验证操作的某些应用中，非常需要同时对字线上的每个单元执行重置验证操作。
电路设计者可以调节用于访问阻变元件阵列500中的至少一个阻变元件的电流量的范围以及用于访问阻变元件阵列500中的至少一个阻变元件的电流量之间的增量。在上文的例子中，对于CELL00的读操作，PMOS晶体管530提供电流I530i＝11/48微安，对于CELL00的置位验证操作，PMOS晶体管530提供电流I530l＝1/3微安，并且对于CELL00的重置验证操作，PMOS晶体管530提供电流I530s＝1/8微安。因此，在上述示例中，PMOS晶体管530可以在1/8微安至1/3微安的范围内提供三个电流，三个电流中的每一个以0.104微安的增量分开。例如，电路设计者可以调节PMOS晶体管530可提供的电流量的范围，以及通过改变多个NMOS晶体管540,542,544,546中同时导通的NMOS晶体管的数量来提供PMOS晶体管530可提供的电流量之间的增量。
通过使用基于电阻基准元件的电阻来访问阻变元件阵列中的至少一个阻变元件以通过读取操作、置位验证操作和重置验证操作来吸入访问阻变元件的电流量的示例性架构将在下文中从读取操作开始详细解释。图5E的示例性架构中的CELL00的读取操作将在下面详细说明，且图5E的示例性架构中的每个单元的读取操作可以与CELL00的读取操作类似的方式执行。图6D示出了忽略漏电流，在图5E的示例架构中的CELL00的读取操作期间的电流流动的简化示意图。图6D示出了阻变元件阵列500的简化版本，从而可以更详细地示出电流。应注意，下面进一步详细说明的CELL00的读取操作通常描述了从字线WL(0)流到位线BL(0)时流过CELL00的电流，然而，本公开的装置和方法中电流流过单元不限于从字线流向位线。还应注意，可以参考图6D用于CELL00的读取操作以及字线WL(0)上的每个单元同时执行的读取操作，因为电流流过多个第一PMOS晶体管531,533中的每个NMOS晶体管和用于CELL00的读取操作的字线WL(0)上的每个单元并且字线WL(0)上的每个单元同时执行读取操作。
如上文在流程图400的步骤402中类似地讨论，通过从阻变元件阵列500中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的读取操作。通过将字线WL(0)上的电压VWL(0)驱动至系统电压Vdd并驱动其他字线WL(1)-WL(y)至读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)、系统电压Vdd和读取电压Vread是由电路设计者选择的设计变量。应注意，尽管字线WL(0)上的电压VWL(0)被讨论为被驱动至2伏的系统电压Vdd，但字线WL(0)上的电压VWL(0)不限于被驱动至系统电压Vdd或被驱动至2伏，且电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，诸如大于2伏的电压电平和小于2伏的电压电平。还应注意，虽然系统电压Vdd被讨论为具有2伏的电压电平，但是系统电压Vdd不限于具有2伏的电压电平并且电路设计者可以为统电压Vdd选择其他电压电平，例如大于2伏的电压电平和小于2伏的电压电平。应进一步注意，虽然读取电压Vread被讨论为具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。
如上文在流程图400的步骤404中类似地讨论的，在CELL00的读取操作期间，为至少一个阻变元件的操作选择电阻是通过导通第一NMOS晶体管521、导通NMOS晶体管541,543中的一个、并导通NMOS晶体管545,547中的一个执行，来为CELL00的读取操作选择中间电阻Rinter。替代地，当第一NMOS晶体管521已经导通时，在CELL00的读取操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通NMOS晶体管541,543中的一个并导通NMOS晶体管545,547中的一个执行，来为CELL00的读取操作选择中间电阻Rinter。图6D示出了导通第一NMOS晶体管521、NMOS晶体管541、和NMOS晶体管545，然而，也可以通过导通第一NMOS晶体管521、NMOS晶体管543、和NMOS晶体管547来选择中间电阻Rinter。当第一NMOS晶体管521、NMOS晶体管541、和NMOS晶体管545导通时，用于吸入可调节电流量503的电路被设置为吸入将流过具有中间电阻Rinter的电阻基准元件、电连接到字线WL(0)上的电压VWL(0)(如上所述是系统电压Vdd)的第二端子以及电连接到反馈电压Vfeedback的第一端子的电流Iinter的量。中间电阻Rinter可以通过以下等式确定：Rinter＝(由NMOS晶体管531提供的电流I531i的量与由第一NMOS晶体管521提供的中间电流I521i的量之间的比例的倒数)((RRL00×RRH00)/(RRL00+RRH00))，其中RRL00是低电阻基准元件RL00的电阻，并且RRH00是高电阻基准元件RH00的电阻。例如，当低电阻基准元件RL00的电阻＝3MΩ，高电阻基准元件RH00的电阻＝8MΩ，由NMOS晶体管531提供的电流I531i的量与由第一NMOS晶体管521提供的中间电流I521i的量之间的比例的倒数是2，Rinter＝(2)((3MΩx 8MΩ)/(3MΩ+8MΩ))＝48/11MΩ(即约4.36MΩ)。
在第一NMOS晶体管521的栅源极电压VGS大于第一NMOS晶体管521的阈值电压VT时，第一NMOS晶体管521导通。通过栅极电压VG与源极电压VS之间的差值来确定第一NMOS晶体管521的栅源极电压VGS。由于第一NMOS晶体管521的栅极端子与差分放大器511的输出端子电连接，因此第一NMOS晶体管521的栅极电压VG是差分放大器511的输出电压Vout。由于第一NMOS晶体管521的源极端子与0伏或接地电连接，因此第一NMOS晶体管521的源极电压VS为0伏或接地。由此，在栅极电压VG是差分放大器510的输出电压Vout且源极电压VS为0伏或接地时，第一NMOS晶体管521的栅源极电压VGS可被表示为VGS＝VG–VS。
通过将差分放大器511的增益与非反相输入的电压和反相输入的电压之间的差值相乘来确定差分放大器511的输出电压Vout。差分放大器511具有增益1，然而，差分放大器511不限于具有增益1。差分放大器511的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器511的增益选择其他值，例如差分放大器511的增益大于1或者差分放大器511的增益小于1。差分放大器511的非反相输入的电压是反馈电压Vfeedback，因为非反相输入端子通过反馈回路电连接至第一NMOS晶体管521的漏极端子和第二多个NMOS晶体管541,543,545,547中的每个NMOS晶体管的源极端子。差分放大器511的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或提供读取电压Vread的其他装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器511的输出电压Vout可以由Vout＝增益(非反相输入的电压-反相输入的电压)表示，其中增益为1，非反相输入的电压为反馈电压Vfeedback，非反相输入的电压为读取电压Vread。
在用于确定差分放大器511的输出电压Vout的上述等式中，代入增益、非反相输入的电压和反相输入的电压，获得Vout＝Vfeedback-Vread，并且通过在上述用于确定第一NMOS晶体管521的栅源极电压VGS的等式中用Vfeedback–Vread替代栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–0伏。如该等式所示，由于读取电压Vread的电压电平及0伏大致恒定，因此当反馈电压Vfeedback变化时，第一NMOS晶体管521的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有电平，该电平使得第一NMOS晶体管521的栅源极电压VGS大于第一NMOS晶体管521的阈值电压VT时，第一NMOS晶体管521导通。
NMOS晶体管541，543中的一个通过由测试电路或控制电路(诸如，处理器、控制器、可编程逻辑器件和FGPA)提供的控制信号S11或S12被导通，并且NMOS晶体管541和543中的另一个通过由测试电路或控制电路提供的信号S11或S12被截止。NMOS晶体管545,547中的一个通过由测试电路或控制电路提供的控制信号S13或S14导通，并且NMOS晶体管545,547中的另一个通过由测试电路或控制电路提供的控制信号S13或S14截止。图6D示出了由控制信号S11和S13导通的NMOS晶体管541和545以及由控制信号S12和S14截止的NMOS晶体管543和547。测试电路或控制电路提供具有使得NMOS晶体管541的栅源极电压VGS大于NMOS晶体管541的阈值电压VT的电压电平的控制信号S11，具有使得NMOS晶体管543的栅源极电压VGS小于NMOS晶体管543的阈值电压VT的电压电平的控制信号S12，具有使得NMOS晶体管545的栅源极电压VGS大于NMOS晶体管545的阈值电压VT的电压电平的控制信号S13，以及具有使得NMOS晶体管547的栅源极电压VGS小于NMOS晶体管547的阈值电压VT的电压电平的控制信号S14。
当第一NMOS晶体管521、NMOS晶体管541和NMOS晶体管545导通时，电流IRL00w2通过低电阻基准元件RL00流入位线BL(L0)，电流I541从位线BL(L0)流过NMOS晶体管541，电流IRH00w2通过高电阻基准元件RH00流入位线BL(H0)，电流I545从位线BL(H0)流过NMOS晶体管545，中间电流I521i流过第一NMOS晶体管521，位线BL(L0)上的电压VBL(L0)被驱动到反馈电压Vfeedback，并且位线BL(H0)上的电压VBL(H0)被驱动到反馈电压Vfeedback。图6D示出了流过低电阻基准元件RL00的电流IRL00w2，流过NMOS晶体管541的电流I541，流过高电阻基准元件RH00的电流IRH00w2，流过NMOS晶体管545的电流I545，以及流过第一NMOS晶体管521的中间电流I521i。电流IRL00w2流过低电阻基准元件RL00，因为低电阻基准元件RL00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为系统电压Vdd，且低电阻基准元件RL00的第一端子处于位线BL(L0)上的电压VBL(L0)，如上所述其为反馈电压Vfeedback。同时，忽略漏电流，电流不流过电连接至位线BL(I0)的其他低电阻基准元件RL01-RL0y，因为其他低电阻基准元件RL01-RL0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动并且其他低电阻基准元件RL01-RL0y的第一端子处于反馈电压Vfeedback。电流IRH00w2流过高电阻基准元件RH00，因为高电阻基准元件RH00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为系统电压Vdd，且高电阻基准元件RH00的第一端子处于位线BL(H0)上的电压VBL(H0)，如上所述其为反馈电压Vfeedback。同时，忽略漏电流，电流不流过电连接至位线BL(H0)的其他高电阻基准元件RH01-RH0y，因为其他高电阻基准元件RH01-RH0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动并且其他高电阻基准元件RH01-RH0y的第一端子处于反馈电压Vfeedback。应注意，如下文所述，调节反馈电压Vfeedback，使得反馈电压Vfeedback的电压电平约等于读取电压Vread的电压电平。
忽略漏电流，电流IRL00w2的量可用欧姆定律近似为IRL00w2＝(VWL(0)–VBL(L0))/RRL00，其中，VWL(0)是字线WL(0)上的电压，VBL(L0)是位线BL(L0)上的电压，并且RRL00是低电阻基准元件RL00的电阻。例如，当电压VWL(0)是2伏的系统电压Vdd，电压VBL(L0)是1伏的反馈电压Vfeedback，并且低电阻基准元件RL00具有3MΩ的电阻值时，电流IRL00w2的量可用欧姆定律近似为IRL00w2＝(2V–1V)/3MΩ＝1/3μA。忽略漏电流，电流IRL00w2的量约等于从位线BL(L0)流经NMOS晶体管541的电流I541的量，因为流入位线BL(L0)的电流的量约等于从位线BL(L0)流出的电流的量。忽略漏电流，电流IRH00w2的量可用欧姆定律近似为IRH00w2＝(VWL(0)–VBL(H0))/RRH00，其中，VWL(0)是在字线WL(0)上的电压，VBL(H0)是位线BL(H0)上的电压，RRH00是高电阻基准元件RH00的电阻。例如，当电压VWL(0)是2伏的系统电压Vdd，电压VBL(H0)是1伏的反馈电压Vfeedback，并且高电阻基准元件RH00具有8MΩ的电阻值时，电流IRH00w2的量可用欧姆定律近似为IRH00w2＝(2V–1V)/8MΩ＝1/8μA。忽略漏电流，电流IRH00w2的量约等于从位线BL(H0)流经NMOS晶体管545的电流I545的量，因为流入位线BL(H0)的电流量约等于从位线BL(H0)流出的电流量。电流I541的量和电流I545的量的总和约等于流经第一NMOS管521的中间电流I521i的量，因为第一NMOS晶体管521与第二多个NMOS晶体管541,543,545,547串联电连接。因此，电流IRL00w2的量和电流IRH00w2的量的总和约等于由第一NMOS晶体管521提供的中间电流I521i的量。参考上述示例，其中电流IRL00w2的量是1/3微安并且电流IRH00w2的量是1/8微安，流经第一NMOS晶体管521的中间电流I521i的量是11/24微安。应注意，当漏电流远小于电流IRL00w2和IRH00w2的和时，漏电流不会阻止CELL00的读取操作。
应注意，当NMOS晶体管543导通而不是NMOS晶体管541时，电流IRL10w2通过低电阻基准元件RL10流入位线BL(L1)，电流I543从位线BL(L1)流过NMOS晶体管543，位线BL(L1)上的电压被驱动为反馈电压Vfeedback。电流IRL10w2流过低电阻基准元件RL10，因为低电阻基准元件RL10的第二端子处于字线WL(0)上的电压VWL(0)，如上所述，电压VWL(0)是系统电压Vdd，并且低电阻基准元件RL10的第一端子处于位线BL(L1)上的电压VBL(L1)，如上所述，电压VBL(L1)是反馈电压Vfeedback。同时，忽略漏电流，电流不流过电连接到位线BL(L1)的其他低电阻基准元件RL11-RL1y，因为其他低电阻基准元件RL11-RL1y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动，并且其他低电阻基准元件RL11-RL1y的第一端子处于反馈电压Vfeedback。还应注意，流过NMOS晶体管543的电流I543近似等于上文讨论的电流I541，因为用于导通NMOS晶体管543的控制信号S12的电压电平约等于用于导通NMOS晶体管541的控制信号S11的电压电平，并且NMOS晶体管541,543具有大致相同的特性。甚至进一步注意到，流过低电阻基准元件RL10的电流IRL10w2约等于上文讨论的电流IRL00w2，因为低电阻基准元件RL00，RL10具有大致相同的电阻。
应注意，当NMOS晶体管547导通而不是NMOS晶体管545时，电流IRH10w2通过高电阻基准元件RH10流入位线BL(H1)，电流I547从位线BL(H1)流出通过NMOS晶体管547，位线BL(H1)上的电压被驱动为反馈电压Vfeedback。电流IRH10w2流过高电阻基准元件RH10，因为高电阻基准元件RH10的第二端子处于字线WL(0)上的电压VWL(0)，如上所述，电压VWL(0)是系统电压Vdd，并且高电阻基准元件RH10的第一端子处于位线BL(H1)上的电压VBL(H1)，如上所述，电压VBL(H1)是反馈电压Vfeedback。同时，忽略漏电流，电流不流过电连接到位线BL(H1)的其他高电阻基准元件RH11-RH1y，因为其他高电阻基准元件RH11-RH1y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动，并且其他高电阻基准元件RH11-RH1y的第一端子处于反馈电压Vfeedback。还应注意，流过NMOS晶体管547的电流I547约等于上文讨论的电流I545，因为用于导通NMOS晶体管547的控制信号S14的电压电平约等于用于导通NMOS晶体管545的控制信号S13的电压电平，并且NMOS晶体管545,547具有大致相同的特性。甚至还注意到，流过高电阻基准元件RH10的电流IRH10w2约等于上文讨论的电流IRH00w2，因为高电阻基准元件RH00，RH10具有大致相同的电阻。
基于用于该操作电阻为操作提供一定量的电流，如上文在流程图400的步骤406中类似地讨论的，在CELL00的读取操作期间，通过由NMOS晶体管531提供基本对应于电流Iinter的量的电流I531i来执行。替代地，当用于吸入可调节电流量503的电路还包括与第一多个NMOS晶体管531,533串联电连接的多个场效应晶体管(FET)时，如上所述，基于用于该操作的电阻为操作提供一定量的电流，如上文在流程图400的步骤406中类似地讨论的，在CELL00的读取操作期间，通过导通与NMOS晶体管531串联电连接的FET，并且由NMOS晶体管531提供基本对应于电流Iinter的量的电流I531i来执行。如上所述，电流Iinter的量是流过具有中间电阻Rinter的电阻基准元件、电连接到字线WL(0)上的电压VWL(0)(如上所述为系统电压Vdd)的第二端子和电连接到反馈电压Vfeedback的第一端子的电流量。电流Iinter的量可以使用欧姆定律确定为Iinter＝(VWL(0)–Vfeedback)/Rinter，其中VWL(0)是字线WL(0)上的电压，Vfeedback是反馈电压，并且Rinter是中间电阻。例如，当VWL(0)＝2V,Vfeedback＝1V,并且Rinter＝48/11MΩ,Iinter＝(2V–1V)/(48/11MΩ)＝11/48μA。应注意，电流I531i导致流入位线BL(0)的电流约等于电流I531i的量，因为电流I531i从位线BL(0)流出并且从位线BL(0)流出的电流的量约等于流入位线BL(0)的电流量。
当NMOS晶体管531的栅源极电压VGS大于NMOS晶体管531的阈值电压VT时，NMOS晶体管531导通。NMOS晶体管531的栅源极电压VGS由栅极电压VG和源极电压VS之间的差值确定。NMOS晶体管531的栅极电压VG是差分放大器511的输出电压Vout，因为NMOS晶体管531的栅极端子电连接到差分放大器511的输出端子。NMOS晶体管531的源极电压VS是0伏或接地，因为NMOS晶体管531的源极端子电连接到0伏或接地。因此，NMOS晶体管531的栅源极电压VGS可以被表示为VGS＝VG-VS，其中栅极电压VG是差分放大器511的输出电压Vout，并且源极电压VS是0伏或接地。此外，NMOS晶体管531的栅源极电压VGS约等于第一NMOS晶体管521的栅源极电压VGS，因为NMOS晶体管531和第一NMOS晶体管521的栅极电压是差分放大器511的输出电压Vout，并且NMOS晶体管531和第一NMOS晶体管521的源极电压是系统电压Vdd。应注意，第一NMOS晶体管521的源极端子和第一多个NMOS晶体管531,533中的NMOS晶体管的源极端子可以电连接到0伏或接地之外的电压，诸如大于0伏或接地的电压和小于0伏的电压或接地的电压。
如上所述，差分放大器511的输出电压Vout可以由Vout＝Vfeedback-Vread表示，并且在用于确定NMOS晶体管531的栅源极电压VGS的上述等式中，用Vfeedback-Vread代栅极电压VG，获得等式VGS＝Vfeedback-Vread-0伏。如该等式所示，当反馈电压Vfeedback改变时，NMOS晶体管531的栅源极电压VGS改变，因为读取电压Vread和0伏特的电压电平通常是恒定的。因此，当反馈电压Vfeedback具有使得NMOS晶体管531的栅源极电压VGS大于NMOS晶体管531的阈值电压VT的电压电平时，NMOS晶体管531导通。
由NMOS晶体管531提供的电流I531i的量与由第一NMOS晶体管521提供的中间电流I521i的量成比例。由NMOS晶体管531提供的电流I531i的量与由第一NMOS晶体管521提供的中间电流I521i的量之间的比例是由电路设计者选择的设计变量。电路设计者可以通过选择NMOS晶体管531的特性和第一NMOS晶体管521的特性来选择NMOS晶体管531提供的电流I531i的量与第一NMOS晶体管521提供的中间电流I521i的量之间的比例。通过选择约为第一NMOS晶体管521的宽长比的0.5倍的NMOS晶体管531的宽长比，将由NMOS晶体管531提供的电流I531i的量与由第一NMOS晶体管521提供的中间电流I521i的量之间的比例选择为0.5。然而，该比例不限于0.5，并且电路设计者可以选择比例的其他值，诸如大于0.5的比例和小于0.5的比例。此外，电路设计者可以选择NMOS晶体管531和第一NMOS晶体管521的其他特性，以实现由NMOS晶体管531提供的电流I531i的量与由第一NMOS晶体管521提供的中间电流I521i的量之间的所需比例。例如，电路设计者可以选择NMOS晶体管的其它尺寸、NMOS晶体管的布局、以及用于制造NMOS晶体管的材料，以实现由NMOS晶体管531提供的电流I531i的量与由第一NMOS晶体管521提供的中间电流I521i的量之间的所需比例。应注意，当使用其他类型的场效应晶体管代替第一NMOS晶体管521和第一多个NMOS晶体管531,533时，电路设计者也可以选择其他类型的场效应管的尺寸、布局和制造材料以实现电流之间所需比例。
当基于NMOS晶体管531和第一NMOS晶体管521的宽长比选择由NMOS晶体管531提供的电流I531i的量与由第一NMOS晶体管521提供的中间电流I521i的量之间的比例时，电流I531i的量可用以下等式近似，I531i＝(IRL00w2+IRH00w2)((NMOS 531的沟道宽度/NMOS531的沟道长度)/(NMOS 521的沟道宽度/NMOS 521的沟道长度))，其中，IRL00w2是流过低电阻基准元件RL00的电流量，并且IRH00w2是流过高电阻基准元件RH00的电流量。例如，当电流IRL00w2为1/3微安，电流IRH00w2为1/8微安，并且NMOS晶体管531的宽长比为第一NMOS晶体管521的宽长比的0.5倍时，电流I531i＝(1/3μA+1/8μA)(0.5)＝11/48μA。
应注意，由NMOS晶体管531提供的电流I531i的量可以是通过同时导通多个NMOS晶体管而流经第二多个NMOS晶体管541,543,545,547的电流的平均值，该NMOS晶体管的数量与由NMOS晶体管531提供的电流I531i的量与由第一NMOS晶体管521提供的中间电流I521i的量之间的比例的倒数相匹配。例如，当NMOS晶体管531提供的电流I531i的量与第一NMOS晶体管521提供的中间电流I521i的量之间的比例为0.5时，该比例的倒数为2，并且电流I531i的量可以是通过同时导通两个NMOS晶体管而流经第二多个NMOS晶体管541,543,545,547的电流的平均值。例如，当同时导通NMOS晶体管541,545时，NMOS晶体管543,547截止，电流I541＝1/3微安，电流I545＝1/8微安，并且由NMOS晶体管531提供的电流I531i的量和由第一NMOS晶体管521提供的中间电流I521i的量之间的比例是0.5，电流I531i是I531i＝(I541+I545)/2＝(1/3μA+1/8μA)/2＝11/48μA。
电流ICELL00iw2通过CELL00流入位线BL(0)，并且电流I531i从位线BL(0)流过NMOS晶体管531。图6D示出了流过CELL00的电流ICELL00iw2和流过NMOS晶体管531的电流I531i。电流ICELL00iw2流过CELL00，因为CELL00内的阻变元件SW00的第二端子处于字线WL(0)上的电压VWL(0)，其如上所述是系统电压Vdd，并且阻变元件SW00的第一端子处于位线BL(0)上的电压VBL(0)。同时，忽略漏电流，电流不流过位线BL(0)上的其他阻变元件单元CELL01-CELL0y，因为其他阻变元件单元CELL01-CELL0y内的阻变元件单元SW01-SW0y的第二端子处于读取电压处于读取电压Vread或高阻抗状态以阻止电流流动，并且阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)。忽略漏电流，电流ICELL00iw2的量约等于流过NMOS晶体管531的电流I531i的量，因为流入位线BL(0)的电流量约等于从位线BL(0)流出的电流量。此外，电流ICELL00iw2的量约等于流过NMOS晶体管541的电流I541的量和流过NMOS晶体管545的电流I545的量的平均值。应注意，当漏电流远小于电流ICELL00iw2的量时，漏电流不会阻止CELL00的读取操作。
忽略漏电流，位线BL(0)上的电压VBL(0)可以近似为从字线WL(0)上的电压VWL(0)减去CELL00上的电压降，并且CELL00上的电压降可以通过使用欧姆定律近似。因此，位线BL(0)上的电压VBL(0)可以近似为VBL(0)＝VWL(0)–(ICELL00iw2 x RCELL00)，其中VWL(0)是字线WL(0)上的电压，电流ICELL00iw2是流过CELL00的电流，RCELL00是CELL00内的阻变元件SW00的电阻。如该等式所示，当因为字线WL(0)上的电压VWL(0)变化并且流过CELL00的电流通常不变所以阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，当VWL(0)＝2伏，IRL00w2＝1/3μA,IRH00w2＝1/8μA,ICELL00iw2＝11/48μA,RCELL00＝48/11MΩ时,电压VBL(0)＝2V–(11/48μA x 48/11MΩ)＝1V。例如，VWL(0)＝2伏，当IRL00w2＝1/3μA,IRH00w2＝1/8μA,ICELL00iw2＝11/48μA,RCELL00＝1MΩ时，电压VBL(0)＝2V–(11/48μA x1MΩ)＝85/48V。例如，当VWL(0)＝2伏,IRL00w2＝1/3μA,IRH00w2＝1/8μA,ICELL00iw2＝11/48μA,RCELL00＝10MΩ时，电压VBL(0)＝2V–(11/48μA x 10MΩ)＝-14/48V。应注意，尽管上述示例性计算将位线BL(0)上的示例性电压VBL(0)提供为-14/48V，但实际电路限制将阻止位线BL(0)上的示例性电压VBL(0)为负电压。
应注意，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还应注意，在位线BL(0)上的电压VBL(0)大于读取电压Vread，并且与位线BL(0)上的其他阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还可注意到，在位线BL(0)上的电压VBL(0)由于流入位线BL(0)的漏电流而被上拉时、以及在位线BL(0)上的电压VBL(0)由于从位线BL(0)流出的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小以允许用于确定所选的阻变元件SW00的阻态的边界。
类似于上文流程图400的步骤408中讨论的，在CELL00的读取操作期间通过比较位线BL(0)上的电压VBL(0)和读取电压Vread来确定阻变元件SW00的阻态，来执行基于至少一个阻变元件的电阻和用于操作的电阻确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由字线WL(0)上的电压VWL(0)、电流ICELL00iw2的量以及阻变元件SW00的电阻来确定。位线BL(0)上的VBL(0)表示阻变元件SW00的阻态，因为阻变元件SW00的低阻态和高阻态下的字线WL(0)上的电压VWL(0)和电流ICELL00iw2的量大致相同，而阻变元件SW00的电阻在高阻态和低阻态下是不同的。读取电压Vread表示用于CELL00的读取操作的中间电阻Rinter，因为读取电压Vread等于字线WL(0)上的电压VWL(0)减去通过电流ICELL00iw2的量乘以中间电阻Rinter计算出的电压。例如，当VWL(0)＝2V,ICELL00iw2＝11/48μA,Rinter＝48/11MΩ时，Vread＝2V–(11/48μA x48/11MΩ)＝1V。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即，位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻小于中间电阻Rinter(即RCELL00<Rinter，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是低阻态。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即，位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻大于或等于中间电阻Rinter(即RCELL00≥Rinter，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是高阻态。
读出装置561在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者提供读取电压Vread的其他设备，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置561通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置561在输出端子上输出指示阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置561输出指示阻变元件SW00具有低阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置561输出指示阻变元件SW00具有高阻态的信号。例如，当ICELL00iw2＝11/48微安，RCELL00＝1MΩ，VBL(0)＝85/48V，并且Vread＝1V时，读出装置561输出指示阻变元件SW00具有低阻态(通常对应于逻辑1，设置状态)的信号。例如，当ICELL00iw2＝11/48微安，RCELL00＝48/11MΩ，VBL(0)＝1V，并且Vread＝1V时，读出装置561输出指示阻变元件SW00具有高阻态(通常对应于逻辑0，重置状态)的信号。例如，当ICELL00iw2＝11/48微安，RCELL00＝10MΩ，VBL(0)＝-14/48V，并且Vread＝1V时，读出装置561输出指示阻变元件SW00具有高阻态(通常对应于逻辑0，重置状态)的信号。应注意，尽管上述示例将位线BL(0)上的示例性电压VBL(0)提供为-14/48V，但实际电路限制将阻止位线BL(0)上的示例性电压VBL(0)为负电压。还应注意，当多个读出装置561,563电连接到多个放大器571,573时，如图5F和5H所示，多个读出装置260,262通过将放大的电压与所选择的电压(诸如，读取电压Vread)进行比较来确定阻变元件SW00-SWxy的阻态。应进一步注意，在多个读出装置561,563与多个逆变器581、583电连接时，如图5I所示，该多个逆变器581、583将多个读出装置561、563输出的信号进行反相。
替代地，从图5E-5H中所示的示例性架构中省略多个读出装置561,563，并且测试电路、逻辑电路、或诸如处理器、控制器、可编程逻辑器件和FGPA的控制电路电连接至位线BLBL(0)-BL(x)以接收位线BL(0)-BL(x)上的电压或者电连接至多个放大器571,573以接收放大的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过将位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。例如，在CELL00的读取操作中，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过将位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器571,573时，测试电路、逻辑电路或控制电路通过对放大后的电压与所选电压(诸如读取电压Vread)或对应于所选电压(例如读取电压Vread)的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出指示阻变元件SW00-SWxy的阻态的信号。
此外，用于吸入可调节电流503的量的电路通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列500的电路状态。反馈电压Vfeedback反映阻变元件阵列500的电路状态，因为反馈电压Vfeedback基于流过第一NMOS晶体管521的中间电流I521i的量并且中间电流I521i的量受到阻变元件阵列500的电路状态的影响。例如，低电阻基准元件RL00-RL1y的电阻的变化以及由于温度、漏电流和寄生阻抗引起的高电阻基准元件RH00-RH1y的电阻的变化会影响中间电流I521i的量。反馈电压Vfeedback被提供给差分放大器511的非反相输入，并且如上所述，第一NMOS晶体管521的栅极电压VG是差分放大器511的输出电压Vout，并且第一NMOS晶体管521的源极电压VS是0伏或接地。第一NMOS晶体管521的栅源极电压VGS调节流过第一NMOS晶体管521的中间电流I521i的量，并且差分放大器511调节第一NMOS晶体管521的栅源极电压VGS，使得中间电流I521i的量将反馈电压Vfeedback调节为约等于读取电压Vread。并且，如上所述，由NMOS晶体管531提供的电流I531i的量与由第一NMOS晶体管521提供的中间电流I521i的量成比例。因此，调节由第一NMOS晶体管521提供的中间电流I521i的量以补偿阻变元件阵列500的电路状态，按比例调节由NMOS晶体管531提供的电流I531i的量，以补偿阻变元件阵列500的电路状态。
此外，可以同时执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的读取操作，因为多个第一NMOS晶体管531,533中的每个NMOS晶体管提供大致相同的电流量。多个第一NMOS晶体管531、533中的每个NMOS晶体管为读取操作提供大致相同量的电流，因为多个第一NMOS晶体管531、533中的每个NMOS晶体管具有大致相同的特性并且具有大致相同的栅源极电压VGS。图6D示出了通过CELL00流入位线BL(0)的电流ICELL00iw2、通过CELLx0流入位线BL(x)的电流ICELLx0iw2、通过NMOS晶体管531从位线BL(0)流出的电流I531i以及通过NMOS晶体管533从位线BL(x)流出的电流I533i。由于电流I531i从位线BL(0)流出，且从位线BL(0)流出的电流量约等于流入位线BL(0)的电流量，因此，电流I531i导致流入位线BL(0)的电流约等于该电流I531i的量。由于电流I533i从位线BL(x)流出，并且从位线BL(x)流出的电流量约等于流入位线BL(x)的电流量，因此，电流I533i导致流入位线BL(x)的电流约等于该电流I533i的量。字线WL(0)上的每个阻变元件单元CELL00-CELLx0的读取操作以与上述CELL00的读取操作相似的方式执行。在需要快速数据读取操作或页面模式读取操作的某些应用中，非常需要在字线上的每个单元同时执行读取操作。
图5E的示例性架构中的CELL00的置位验证操作将在下面详细说明，并且图5E的示例性架构中的每个单元的置位验证操作可以与CELL00的置位验证操作以类似的方式执行。图6E示出了忽略漏电流，在图5E的示例性架构中的CELL00的置位验证操作期间的电流流动的简化示意图。图6E示出了阻变元件阵列500的简化版本，从而可以更详细地示出电流流动。应注意，下面进一步详细说明的CELL00的置位验证操作通常描述了从字线WL(0)流到位线BL(0)时流过CELL00的电流，然而，本公开的装置和方法中不限于如电流从字线流向位线那样电流流过单元。还应注意，可以参考图6E的CELL00的置位验证操作以及字线WL(0)上的每个单元同时执行的置位验证操作，因为电流流过多个第一NMOS晶体管531,533中的每个NMOS晶体管和用于CELL00的置位验证操作的字线WL(0)上的每个单元并且字线WL(0)上的每个单元同时执行置位验证操作。
如上文在流程图400的步骤402中类似地讨论，通过从阻变元件阵列500中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的置位验证操作。通过将字线WL(0)上的电压VWL(0)驱动为系统电压Vdd并将其他字线WL(1)-WL(y)驱动为读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)、系统电压Vdd和读取电压Vread是由电路设计者选择的设计变量。应注意，尽管字线WL(0)上的电压VWL(0)被讨论为被驱动至2伏的系统电压Vdd，但字线WL(0)上的电压VWL(0)不限于被驱动至系统电压Vdd或被驱动至2伏，且电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，诸如大于2伏的电压电平和小于2伏的电压电平。还应注意，虽然系统电压Vdd被讨论为具有2伏的电压电平，但是系统电压Vdd不限于具有2伏的电压电平并且电路设计者可以为系统电压Vdd选择其他电压电平，例如大于2伏的电压电平和小于2伏的电压电平。应进一步注意，虽然读取电压Vread被讨论为具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。
在CELL00的置位验证操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通第一NMOS晶体管521、NMOS晶体管541、和NMOS晶体管543执行，来为CELL00的置位验证操作选择低电阻Rlow。替代地，当第一NMOS晶体管521已经导通，在CELL00的置位验证操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通NMOS晶体管541和NMOS晶体管543执行，来为CELL00的置位验证操作选择低电阻Rlow。当第一NMOS晶体管521、NMOS晶体管541、和NMOS晶体管543导通时，用于吸入可调节电流量503的电路被设置为吸入将流过具有低电阻Rlow的电阻基准元件、电连接到字线WL(0)上的电压VWL(0)(如上所述是系统电压Vdd)的第二端子以及电连接到反馈电压Vfeedback的第一端子的电流Ilow的量。低电阻Rlow可以通过以下等式确定：Rlow＝(由NMOS晶体管531提供的电流I531l的量与由第一NMOS晶体管521提供的大电流I521l的量之间的比例的倒数)((RRL00 x RRL10)/(RRL00+RRL10))，其中RRL00是低电阻基准元件RL00的电阻，并且RRL10是低电阻基准元件RL10的电阻。应注意，当低电阻基准元件RL00的电阻和低电阻基准元件RL10的电阻大致相同时，低电阻基准元件RL00的电阻、低电阻基准元件RL10的电阻和低电阻Rlow大致相同。例如，当低电阻基准元件RL00的电阻＝3MΩ，低电阻基准元件RL10的电阻＝3MΩ，由NMOS晶体管531提供的电流I531l的量与由第一NMOS晶体管521提供的大电流I521l的量之间的比例的倒数是2，Rlow＝(2)((3MΩx 3MΩ)/(3MΩ+3MΩ))＝3MΩ。
当第一NMOS晶体管521的栅源极电压VGS大于第一NMOS晶体管521的阈值电压VT时，第一NMOS晶体管521导通。通过栅极电压VG与源极电压VS之间的差值来确定第一NMOS晶体管521的栅源极电压。由于第一NMOS晶体管521的栅极端子与差分放大器511的输出端子电连接，因此第一NMOS晶体管521的栅极电压VG是差分放大器511的输出电压Vout。由于第一NMOS晶体管521的源极端子与0伏或接地电连接，因此第一NMOS晶体管521的源极电压VS为0伏或接地。由此，在栅极电压VG是差分放大器511的输出电压Vout且源极电压VS为0伏或接地时，第一NMOS晶体管521的栅源极电压VGS可被表示为VGS＝VG–VS。
通过将差分放大器511的增益与非反相输入的电压和反相输入的电压之间的差值相乘来确定差分放大器511的输出电压Vout。差分放大器511具有增益1，然而，差分放大器511不限于具有增益1。差分放大器511的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器511的增益选择其他值，例如差分放大器511的增益大于1或者差分放大器511的增益小于1。差分放大器511的非反相输入的电压是反馈电压Vfeedback，因为非反相输入端子通过反馈回路电连接至第一NMOS晶体管521的漏极端子和多个第二NMOS晶体管541,543,545,547中的每个NMOS晶体管的源极端子。差分放大器511的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或提供读取电压Vread的其他装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器511的输出电压Vout可以由Vout＝增益(非反相输入的电压-反相输入的电压)表示，其中增益为1，非反相输入的电压为反馈电压Vfeedback，反相输入的电压为读取电压Vread。
在用于确定差分放大器511的输出电压Vout的上述等式中，代入增益、非反相输入的电压和反相输入的电压，获得Vout＝Vfeedback-Vread，并且通过在上述用于确定第一NMOS晶体管521的栅源极电压VGS的等式中用Vfeedback–Vread替代栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–0V。如该等式所示，由于读取电压Vread的电压电平及0伏大致恒定，因此当反馈电压Vfeedback变化时，第一NMOS晶体管521的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有使得第一NMOS晶体管521的栅源极电压VGS大于第一NMOS晶体管521的阈值电压VT的电压电平时，NMOS晶体管521导通。
NMOS晶体管541,543通过测试电路或控制电路提供的控制信号S11-S12被导通，并且NMOS晶体管545,547通过测试电路或控制电路提供的控制信号S13-S14被截止，该控制电路是诸如处理器、控制器、可编程逻辑器件和FGPA。测试电路或控制电路提供具有使得NMOS晶体管541的栅源极电压VGS大于NMOS晶体管541的阈值电压VT的电压电平的控制信号S11，具有使得NMOS晶体管543的栅源极电压VGS大于NMOS晶体管543的阈值电压VT的电压电平的控制信号S12，具有使得NMOS晶体管545的栅源极电压VGS小于NMOS晶体管545的阈值电压VT的电压电平的控制信号S13，以及具有使得NMOS晶体管547的栅源极电压VGS小于NMOS晶体管547的阈值电压VT的电压电平的控制信号S14。
当第一NMOS晶体管521、NMOS晶体管541和NMOS晶体管543导通时，电流IRL00w2通过低电阻基准元件RL00流入位线BL(L0)，电流I541从位线BL(L0)流过NMOS晶体管541，电流IRL10w2通过低电阻基准元件RL10流入位线BL(L1)，电流1543从位线BL(L1)流过NMOS晶体管543，大电流I521l流过第一NMOS晶体管521，位线BL(L0)上的电压被驱动为反馈电压Vfeedback，并且位线BL(L1)上的电压被驱动为反馈电压Vfeedback。图6E示出了流过低电阻基准元件RL00的电流IRL00w2，流过NMOS晶体管541的电流I541，流过低电阻基准元件RL10的电流IRL10w2，流过NMOS晶体管543的电流I543，以及流过第一NMOS晶体管521的大电流I521l。电流IRL00w2流过低电阻基准元件RL00，因为低电阻基准元件RL00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为系统电压Vdd，并且低电阻基准元件RL00的第一端子处于位线BL(L0)上的电压VBL(L0)，如上所述其为反馈电压Vfeedback。同时忽略漏电流，电流不流过电连接至位线BL(L0)的其他低电阻基准元件RL01-RL0y，因为其他低电阻基准元件RL01-RL0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动并且其他低电阻基准元件RL01-RL0y的第一端子处于反馈电压Vfeedback。电流IRL10w2流过低电阻基准元件RL10，因为低电阻基准元件RL10的第二端子处于字线WL(0)上的电压VWL(0)，如上所述，电压VWL(0)是系统电压Vdd，并且低电阻基准元件RL10的第一端子处于位线BL(L1)上的电压VBL(L1)，如上所述，电压VBL(L1)是反馈电压Vfeedback。同时，忽略漏电流，电流不流过电连接到位线BL(L1)的其他低电阻基准元件RL11-RH1y，因为其他低电阻基准元件RL11-RL1y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动，并且其他低电阻基准元件RL11-RL1y的第一端子处于反馈电压Vfeedback。应注意，如下文所述，调节反馈电压Vfeedback，使得反馈电压Vfeedback的电压电平约等于读取电压Vread的电压电平。
忽略漏电流，电流IRL00w2的量可用欧姆定律近似为IRL00w2＝(VWL(0)–VBL(L0))/RRL00，其中，VWL(0)是字线WL(0)上的电压，VBL(L0)是位线BL(L0)上的电压，并且RRL00是低电阻基准元件RL00的电阻。例如，当电压VWL(0)是2伏的系统电压Vdd，电压VBL(0)是1伏的反馈电压Vfeedback，并且低电阻基准元件RL00具有3MΩ的电阻时，电流IRL00w2的量可用欧姆定律近似为IRL00w2＝(2V–1V)/3MΩ＝1/3μA。忽略漏电流，电流IRL00w2的量约等于从位线BL(L0)流过NMOS晶体管541的电流I541的量，因为流入位线BL(L0)的电流量约等于从位线BL(L0)流出的电流的量。忽略漏电流，电流IRL10w2的量可用欧姆定律近似为IRL10w2＝(VWL(0)–VBL(L1))/RRL10，其中，VWL(0)是字线WL(0)上的电压，VBL(L1)是位线BL(L1)上的电压，并且RRL10是低电阻基准元件RL10的电阻。例如，当电压VWL(0)是2伏的系统电压Vdd，电压VBL(L1)是1伏的反馈电压Vfeedback，并且低电阻基准元件RL10具有3MΩ的电阻时，电流IRL10w2的量可用欧姆定律近似为IRL10w2＝(2V–1V)/3MΩ＝1/3μA。忽略漏电流，电流IRL10w2的量约等于从位线BL(L1)流过NMOS晶体管543的电流I543的量，因为流入位线BL(L1)的电流量约等于从位线BL(L1)流出的电流量。电流I541的量和电流I545的量的总和约等于由第一NMOS管521提供的大电流I521l的量，因为第一NMOS晶体管521与多个第二NMOS晶体管541,543,545,547串联电连接。因此，电流IRL00w2的量和电流IRL10w2的量的总和约等于由第一NMOS晶体管521提供的大电流I521l的量。参考上述示例，其中电流IRL00w2的量是1/3微安并且电流IRL10w2的量是1/3微安，由第一NMOS晶体管521提供的大电流I521l的量是2/3微安。应注意，当漏电流远小于电流IRL00w2和IRL10w2的和时，漏电流不会阻止CELL00的置位验证操作。
基于用于该操作的电阻为操作提供一定量的电流，如上文在流程图400的步骤406中类似地讨论的，在CELL00的置位验证操作期间，通过由NMOS晶体管531提供基本对应于电流Ilow的量的电流I531l来执行。替代地，当用于吸入可调节电流量503的电路还包括与多个第一NMOS晶体管531,533串联电连接的多个FET时，如上所述，基于用于该操作的电阻为操作提供一定量的电流，如上文在流程图400的步骤406中类似地讨论的，在CELL00的置位验证操作期间，通过导通与NMOS晶体管531串联电连接的FET，并且由NMOS晶体管531提供基本对应于电流Ilow的量的电流I531l来执行。如上所述，电流Ilow的量是流过具有低电阻Rlow的电阻基准元件、电连接到字线WL(0)上的电压VWL(0)(如上所述为系统电压Vdd)的第二端子和电连接到反馈电压Vfeedback的第一端子的电流量。电流Ilow的量可以使用欧姆定律确定为Ilow＝(VWL(0)–Vfeedback)/Rlow，其中VWL(0)是字线WL(0)上的电压，Vfeedback是反馈电压，并且Rlow是低电阻。例如，当VWL(0)＝2V,Vfeedback＝1V,Rlow＝3MΩ时,Ilow＝(2V-1V)/3MΩ＝1/3μA。应注意，由于电流I531l从位线BL(0)流出，并且从位线BL(0)流出的电流量约等于流入位线BL(0)的电流量，因此，电流I531l导致流入位线BL(0)的电流约等于电流I531l的量。
当NMOS晶体管531的栅源极电压VGS大于NMOS晶体管531的阈值电压VT时，NMOS晶体管531导通。通过栅极电压VG与源极电压VS之间的差值来确定NMOS晶体管531的栅源极电压VGS。由于NMOS晶体管531的栅极端子与差分放大器511的输出端子电连接，因此NMOS晶体管531的栅极电压VG是差分放大器511的输出电压Vout。由于NMOS晶体管531的源极端子与0伏或接地电连接，因此NMOS晶体管531的源极电压VS为0伏或接地。因此，NMOS晶体管531的栅源极电压VGS可以被表示为VGS＝VG-VS，其中栅极电压VG是差分放大器511的输出电压Vout，并且源极电压VS是0伏或接地。此外，由于NMOS晶体管531与第一NMOS晶体管521的栅极电压为差动放大器211的输出电压Vout并且NMOS晶体管531与第一NMOS晶体管521的源极电压为0伏或接地，因此NMOS晶体管531的栅源极电压VGS约等于第一NMOS晶体521的栅源极电压VGS。应注意，第一NMOS晶体管521的源极端子和多个第一NMOS晶体管531,533中的NMOS晶体管的源极端子可以电连接到0伏或接地之外的电压，诸如大于0伏或接地的电压和小于0伏或接地的电压。
如上所述，差分放大器511的输出电压Vout可以由Vout＝Vfeedback-Vread表示，并且在用于确定NMOS晶体管531的栅源极电压VGS的上述等式中，用Vfeedback-Vread替代栅极电压VG，获得等式VGS＝Vfeedback-Vread-0伏。如该等式所示，当反馈电压Vfeedback改变时，NMOS晶体管531的栅源极电压VGS改变，因为读取电压Vread和0伏特或接地的电压电平通常是恒定的。因此，当反馈电压Vfeedback具有使得NMOS晶体管531的栅源极电压VGS大于NMOS晶体管531的阈值电压VT的电压电平时，NMOS晶体管531导通。
由NMOS晶体管531提供的电流I531l的量与由第一NMOS晶体管521提供的大电流I221l的量成比例。由NMOS晶体管531提供的电流I531l的量与由第一NMOS晶体管521提供的大电流I521l的量之间的比例是由电路设计者选择的设计变量。电路设计者可以通过选择NMOS晶体管531的特性和第一NMOS晶体管521的特性来选择NMOS晶体管531提供的电流I531l的量与第一NMOS晶体管521提供的大电流I521l的量之间的比例。通过选择约为第一NMOS晶体管521的宽长比的0.5倍的NMOS晶体管531的宽长比，将由NMOS晶体管531提供的电流I531l的量与由第一NMOS晶体管521提供的大电流I521l的量之间的比例选择为0.5。然而，该比例不限于0.5，并且电路设计者可以选择比例的其他值，诸如大于0.5的比例和小于0.5的比例。此外，电路设计者可以选择NMOS晶体管531和第一NMOS晶体管521的其他特性，以实现由NMOS晶体管531提供的电流I531l的量与由第一NMOS晶体管521提供的大电流I521l的量之间的所需比例。例如，电路设计者可以选择NMOS晶体管的其它尺寸、NMOS晶体管的布局、以及用于制造NMOS晶体管的材料，以实现由NMOS晶体管531提供的电流I531l的量与由第一NMOS晶体管521提供的大电流I521l的量之间的所需比例。应注意，当使用其他类型的场效应晶体管代替第一NMOS晶体管521和多个第一NMOS晶体管531,533时，电路设计者也可以选择其他类型的场效应管的尺寸、布局和制造材料以实现电流之间所需比例。
当基于NMOS晶体管531和第一NMOS晶体管521的宽长比选择由NMOS晶体管531提供的电流I531l的量与由第一NMOS晶体管521提供的大电流I521l的量之间的比例时，电流I531l的量可用以下等式近似，I531l＝(IRL00w2+IRL10w2)((NMOS 531的沟道宽度/NMOS531的沟道长度)/(NMOS 521的沟道宽度/NMOS 521的沟道长度))，其中，IRL00w2是流过低电阻基准元件RL00的电流量，并且IRL10w2是流过低电阻基准元件RL10的电流量。例如，当电流IRL00w2为1/3微安，电流IRL10w2为1/3微安，并且NMOS晶体管531的宽长比为第一NMOS晶体管521的宽长比的0.5倍时，电流I531l＝(1/3μA+1/3μA)(0.5)＝1/3μA。
应注意，由NMOS晶体管531提供的电流I531l的量可以是通过同时导通多个NMOS晶体管而流过多个第二NMOS晶体管541,543,545,547的电流的平均值，该NMOS晶体管的数量与由NMOS晶体管531提供的电流I531l的量与由第一NMOS晶体管521提供的大电流I521l的量之间的比例的倒数相匹配。例如，当NMOS晶体管531提供的电流I531l的量与第一NMOS晶体管521提供的大电流I521l的量之间的比例为0.5时，该比例的倒数为2，并且电流I531l的量可以是通过同时导通两个NMOS晶体管而流过多个第二NMOS晶体管541,543,545,547的电流的平均值。例如，当同时导通NMOS晶体管541,543时，NMOS晶体管545,547截止，电流I541＝1/3微安，电流I543＝1/3微安，并且由NMOS晶体管531提供的电流I531l的量和由第一NMOS晶体管521提供的大电流I521l的量之间的比例是0.5，电流I531l是I531l＝(I541+I543)/2＝(1/3μA+1/3μA)/2＝1/3μA。
电流ICELL00lw2通过CELL00流入位线BL(0)，并且电流I531l从位线BL(0)流过NMOS晶体管531。图6E示出了流过CELL00的电流ICELL00lw2和流过NMOS晶体管531的电流I531l。电流ICELL00lw2流过CELL00，因为CELL00内的阻变元件SW00的第二端子处于字线WL(0)上的电压VWL(0)，其如上所述是系统电压Vdd，并且阻变元件SW00的第一端子处于位线BL(0)上的电压VBL(0)。同时，忽略漏电流，电流不流过位线BL(0)上的其他阻变元件单元CELL01-CELL0y，因为其他阻变元件单元CELL01-CELL0y内的阻变元件单元SW01-SW0y的第二端子处于读取电压处于读取电压Vread或高阻抗状态以阻止电流流动，并且阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)。忽略漏电流，电流ICELL00lw2的量约等于流过NMOS晶体管531的电流I531l的量，因为流入位线BL(0)的电流量约等于从位线BL(0)流出的电流量。此外，电流ICELL00lw2的量约等于流过NMOS晶体管541的电流I541的量和流过NMOS晶体管541的电流I543的量的平均值。应注意，当漏电流远小于电流ICELL00lw2的量时，漏电流不会阻止CELL00的置位验证操作。
忽略漏电流，位线BL(0)上的电压VBL(0)可以近似为从字线WL(0)上的电压VWL(0)减去CELL00上的电压降，并且CELL00上的电压降可以通过使用欧姆定律近似。因此，位线BL(0)上的电压VBL(0)可以近似为VBL(0)＝VWL(0)–(ICELL00lw2 x RCELL00)，其中VWL(0)是字线WL(0)上的电压，电流ICELL00lw2是流过CELL00的电流，RCELL00是CELL00内的阻变元件SW00的电阻。如该等式所示，当因为字线WL(0)上的电压VWL(0)变化并且流过CELL00的电流通常不变所以阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，当VWL(0)＝2伏,IRL00w2＝1/3μA,IRL10w2＝1/3μA,ICELL00lw2＝1/3μA,并且RCELL00＝3MΩ时，电压VBL(0)＝2V–(1/3μA x 3MΩ)＝1V。例如，当VWL(0)＝2伏,IRL00w2＝1/3μA,IRL10w2＝1/3μA,ICELL00lw2＝1/3μA,并且RCELL00＝1MΩ时，电压VBL(0)＝2V–(1/3μA x 1MΩ)＝5/3V。例如，当VWL(0)＝2伏,IRL00w2＝1/3μA,IRL10w2＝1/3μA,ICELL00lw2＝1/3μA,并且RCELL00＝10MΩ时，电压VBL(0)＝2V–(1/3μA x 10MΩ)＝-4/3V。应注意，尽管上述示例性计算将位线BL(0)上的示例性电压VBL(0)提供为-4/3V，但实际电路限制将阻止位线上的示例性电压VBL(0)为负电压。
应注意，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还应注意，当位线BL(0)上的电压VBL(0)大于读取电压Vread，并且电连接到位线BL(0)上的其他阻变元件单元CELL01-CELL0y的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。还可注意到，在位线BL(0)上的电压VBL(0)由于流入位线BL(0)的漏电流而被上拉时、以及在位线BL(0)上的电压VBL(0)由于从位线BL(0)流出的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小以允许用于确定所选的阻变元件SW00的阻态的边界。
类似于上文流程图400的步骤408中讨论的，在CELL00的置位验证操作的期间，通过比较位线BL(0)上的电压VBL(0)和读取电压Vread来确定阻变元件SW00的阻态，来执行基于至少一个阻变元件的电阻和用于操作的电阻确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由字线WL(0)上的电压VWL(0)、电流ICELL00lw2的值以及阻变元件SW00的电阻来确定。位线BL(0)上的电压VBL(0)表示阻变元件SW00的阻态，这是因为对于阻变元件SW00的低阻态和除低阻态之外的阻态下的字线WL(0)上的电压VWL(0)与电流ICELL00lw2的量大致相同，而阻变元件SW00的电阻对于低阻态和除低状态之外的阻态是不同的。读取电压Vread表示用于CELL00的置位验证操作的低电阻Rlow，因为读取电压Vread等于字线WL(0)上的电压VWL(0)减去通过电流ICELL00lw2的量乘以低电阻Rlow计算出的电压。例如，当VWL(0)＝2V,ICELL00lw2＝1/3μA,Rlow＝3MΩ时，Vread＝2V–(1/3μA x 3MΩ)＝1V。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即，位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻小于低电阻Rlow(即RCELL00<Rlow，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是低阻态。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻大于或等于低电阻Rlow(即RCELL00≥Rlow，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为除低阻态之外的电阻状态。
读出装置561在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者提供读取电压Vread的其他设备，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置561通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置561在输出端子上输出指示阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置561输出指示阻变元件SW00具有低阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置561输出指示阻变元件SW00具有除低阻态之外的阻态的信号。例如，当ICELL00lw2＝1/3微安，RCELL00＝1MΩ，VBL(0)＝5/3V，并且Vread＝1V时，读出装置561输出指示阻变元件SW00具有低阻态(通常对应于逻辑1，设置状态)的信号。例如，当ICELL00lw2＝1/3微安，RCELL00＝3MΩ，VBL(0)＝1V，并且Vread＝1V时，读出装置561输出指示阻变元件SW00具有除低阻态之外的阻态的信号。例如，当ICELL00lw2＝1/3微安，RCELL00＝10MΩ，VBL(0)＝-4/3V，并且Vread＝1V时，读出装置561输出指示阻变元件SW00具有除低阻态之外的阻态的信号。应注意，尽管上述示例将位线BL(0)上的示例性电压VBL(0)提供为-4/3V，但实际电路限制将阻止位线BL(0)上的示例性电压VBL(0)为负电压。还应注意，当多个读出装置561,563电连接到多个放大器571,573时，如图5F和5H所示，多个读出装置561,563通过将放大的电压与所选择的电压(诸如，读取电压Vread)进行比较来确定阻变元件SW00-SWxy的阻态。应进一步注意，在多个读出装置561,563与多个逆变器581、583电连接时，如图5I所示，该多个逆变器581、583将多个读出装置561、563输出的信号进行反相。
替代地，从图5E-5H中所示的示例性架构中省略多个读出装置561,563，并且测试电路、逻辑电路、或诸如处理器、控制器、可编程逻辑器件和FGPA的控制电路电连接至位线BL(0)-BL(x)以接收位线BL(0)-BL(x)上的电压或者电连接至多个放大器571,573以接收放大的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过将位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。例如，在CELL00的置位验证操作中，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器571,573时，测试电路、逻辑电路或控制电路通过对放大后的电压与所选电压(诸如读取电压Vread)或对应于所选电压(例如读取电压Vread)的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出指示阻变元件SW00-SWxy的阻态的信号。
此外，用于吸入可调节电流量503的电路通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列500的电路状态。反馈电压Vfeedback反映阻变元件阵列500的电路状态，因为反馈电压Vfeedback基于流过第一NMOS晶体管521的大电流I521l的量并且大电流I521l的量受到阻变元件阵列500的电路状态的影响。例如，由温度、漏电流、和寄生阻抗引起的低电阻基准元件RL00-RL1y的电阻的变化可以影响大电流I521l的量。反馈电压Vfeedback被提供给差分放大器511的非反相输入，并且如上所述，第一NMOS晶体管521的栅极电压VG是差分放大器511的输出电压Vout，并且第一NMOS晶体管521的源极电压VS是0伏或接地。第一NMOS晶体管521的栅源极电压VGS调节流过第一NMOS晶体管521的大电流I521l量，并且差分放大器511调节第一NMOS晶体管521的栅源极电压VGS，使得大电流I521l的量将反馈电压Vfeedback调节为约等于读取电压Vread。并且，如上所述，由NMOS晶体管531提供的电流I531l的量与由第一NMOS晶体管521提供的大电流I521l的量成比例。因此，调节由第一NMOS晶体管521提供的大电流I521l的量以补偿阻变元件阵列500的电路状态按比例调节由NMOS晶体管531提供的电流I531l的量，以补偿阻变元件阵列500的电路状态。
另外，也可以同时执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的置位验证操作，因为多个第一NMOS晶体管531,533中的每个NMOS晶体管提供大致相同的电流量。多个第一NMOS晶体管531、533中的每个NMOS晶体管为置位验证操作提供大致相同的电流量，因为多个第一NMOS晶体管531、533中的每个NMOS晶体管具有大致相同的特性并且具有大致相同的栅源极电压VGS。图6E示出了通过CELL00流入位线BL(0)的电流ICELL00lw2、通过CELLx0流入位线BL(x)的电流ICELLx0lw2、通过NMOS晶体管531从位线BL(0)流出的电流I531l以及通过NMOS晶体管533从位线BL(x)流出的电流I533l。由于电流I531l从位线BL(0)流出，且从位线BL(0)流出的电流量约等于流入位线BL(0)的电流量，因此，电流I531l导致流入位线BL(0)的电流约等于电流I531l的量。由于电流I533l从位线BL(x)流出，并且从位线BL(x)流出的电流量约等于流入位线BL(x)的电流量，因此，电流I533l导致流入位线BL(x)的电流约等于电流I533l的量。以上述CELL00的置位验证操作类似的方式执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的置位验证操作。在需要快速数据置位验证操作或页面模式置位验证操作的某些应用中，非常需要对字线上的每个单元同时执行置位验证操作。
图5E的示例性架构中的CELL00的重置验证操作将在下面详细说明，并且图5E的示例性架构中的每个单元的重置验证操作可以与CELL00的重置验证操作以类似的方式执行。图6F是示出电流流动的简化示意图，其忽略了图5E的示例性架构中的CELL00在重置验证操作期间的漏电流。图6F示出了阻变元件阵列500的简化版本，从而可以更详细地示出电流流动。应注意，下面进一步详细说明的CELL00的重置验证操作通常描述了从字线WL(0)流到位线BL(0)时流过CELL00的电流，然而，本公开的装置和方法中电流流过单元不限于从字线流向位线。还应注意，可以参考图6F的CELL00的重置验证操作以及字线WL(0)上的每个单元同时执行的置位验证操作，因为电流流过多个NMOS晶体管531，533中的每个NMOS晶体管和用于CELL00的重置验证操作的字线WL(0)上的每个单元并且字线WL(0)上的每个单元同时执行重置验证操作。
如上文在流程图400的步骤402中类似地讨论，通过从阻变元件阵列500中的多个阻变元件单元CELL00-CELLxy中选择CELL00，来开始CELL00的重置验证操作。通过将字线WL(0)上的电压VWL(0)驱动为系统电压Vdd并将其他字线WL(1)-WL(y)驱动为读取电压Vread或高阻抗状态，来从多个阻变元件单元CELL00-CELLxy中选择CELL00。字线WL(0)上的电压VWL(0)、系统电压Vdd和读取电压Vread是由电路设计者选择的设计变量。应注意，尽管字线WL(0)上的电压VWL(0)被讨论为被驱动至2伏的系统电压Vdd，但字线WL(0)上的电压VWL(0)不限于被驱动至系统电压Vdd或被驱动至2伏，且电路设计者可以为字线WL(0)上的电压VWL(0)选择其他电压电平，诸如大于2伏的电压电平和小于2伏的电压电平。还应注意，虽然系统电压Vdd被讨论为具有2伏的电压电平，但是系统电压Vdd不限于具有2伏的电压电平并且电路设计者可以为系统电压Vdd选择其他电压电平，例如大于2伏的电压电平和小于2伏的电压电平。应进一步注意，虽然读取电压Vread被讨论为具有1伏的电压电平，但是读取电压Vread不限于具有1伏的电压电平并且电路设计者可以为读取电压Vread选择其他电压电平，例如大于1伏的电压电平和小于1伏的电压电平。
在CELL00的重置验证操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通第一NMOS晶体管521、NMOS晶体管545、和NMOS晶体管547执行，来为CELL00的重置验证操作选择高电阻Rhigh。替代地，当第一NMOS晶体管521已经导通，在CELL00的置位验证操作期间，如上文在流程图400的步骤404中类似地讨论，为至少一个阻变元件的操作选择电阻是通过导通NMOS晶体管545和NMOS晶体管547执行，来为CELL00的重置验证操作选择高电阻Rhigh。当第一NMOS晶体管521、NMOS晶体管545、和NMOS晶体管547导通时，用于吸入可调节电流量503的电路被设置为吸入将流过具有高电阻Rhigh的电阻基准元件、电连接到字线WL(0)上的电压VWL(0)的第二端子以及电连接到反馈电压Vfeedback的第一端子的电流Ihigh的量。高电阻Rhigh可以通过以下等式确定：Rhigh＝(由NMOS晶体管531提供的电流I531s的量与由第一NMOS晶体管521提供的小电流I521s的量之间的比例的倒数)((RRH00 x RRH10)/(RRH00+RRH10))，其中RRH00是高电阻基准元件RH00的电阻，并且RH10是高电阻基准元件RH10的电阻。应注意，当高电阻基准元件RH00的电阻和高电阻基准元件RH10的电阻大致相同时，高电阻基准元件RH00的电阻、高电阻基准元件RH10的电阻和高电阻Rhigh大致相同。例如，高低电阻基准元件RH00的电阻＝8MΩ，高电阻基准元件RH10的电阻＝8MΩ，由NMOS晶体管531提供的电流I531s的量与由第一NMOS晶体管521提供的小电流I521s的量之间的比例的倒数是2，Rhigh＝(2)((8MΩx 8MΩ)/(8MΩ+8MΩ))＝8MΩ。
当第一NMOS晶体管521的栅源极电压VGS大于第一NMOS晶体管521的阈值电压VT时，第一NMOS晶体管521导通。通过栅极电压VG与源极电压VS之间的差值来确定第一NMOS晶体管521的栅源极电压。由于第一NMOS晶体管521的栅极端子与差分放大器511的输出端子电连接，因此第一NMOS晶体管521的栅极电压VG是差分放大器511的输出电压Vout。由于第一NMOS晶体管521的源极端子与0伏或接地电连接，因此第一NMOS晶体管521的源极电压VS为0伏或接地。由此，在栅极电压VG是差分放大器511的输出电压Vout且源极电压VS为0伏或接地时，第一NMOS晶体管521的栅源极电压VGS可被表示为VGS＝VG–VS。
通过将差分放大器511的增益与非反相输入的电压和反相输入的电压之间的差值相乘来确定差分放大器511的输出电压Vout。差分放大器511具有增益1，然而，差分放大器511不限于具有增益1。差分放大器511的增益是由电路设计者选择的设计变量，并且电路设计者可以为差分放大器511的增益选择其他值，例如差分放大器511的增益大于1或者差分放大器511的增益小于1。差分放大器511的非反相输入的电压是反馈电压Vfeedback，因为非反相输入端子通过反馈回路电连接至第一NMOS晶体管521的漏极端子和多个第二NMOS晶体管541,543,545,547中的每个NMOS晶体管的源极端子。差分放大器511的反相输入的电压是读取电压Vread，因为反相输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路控制电路或提供读取电压Vread的其他装置，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。因此，差分放大器511的输出电压Vout可以由Vout＝增益(非反相输入的电压-反相输入的电压)表示，其中增益为1，非反相输入的电压为反馈电压Vfeedback，反相输入的电压为读取电压Vread。
在用于确定差分放大器511的输出电压Vout的上述等式中，代入增益、非反相输入的电压和反相输入的电压，获得Vout＝Vfeedback-Vread，并且通过在上述用于确定第一NMOS晶体管521的栅源极电压VGS的等式中用Vfeedback–Vread替代栅极电压VG，从而获得等式VGS＝Vfeedback–Vread–0V。如该等式所示，由于读取电压Vread的电压电平及0伏大致恒定，因此当反馈电压Vfeedback变化时，第一NMOS晶体管521的栅源极电压VGS变化。由此，当反馈电压Vfeedback具有使得第一NMOS晶体管521的栅源极电压VGS大于第一NMOS晶体管521的阈值电压VT的电压电平时，NMOS晶体管521导通。
NMOS晶体管545,547通过测试电路或控制电路提供的控制信号S13-S14被导通，并且NMOS晶体管541,543通过测试电路或控制电路提供的控制信号S11-S12被截止，该控制电路是诸如处理器、控制器、可编程逻辑器件和FGPA。测试电路或控制电路提供具有使得NMOS晶体管541的栅源极电压VGS小于NMOS晶体管541的阈值电压VT的电压电平的控制信号S11，具有使得NMOS晶体管543的栅源极电压VGS小于NMOS晶体管543的阈值电压VT的电压电平的控制信号S12，具有使得NMOS晶体管545的栅源极电压VGS大于NMOS晶体管545的阈值电压VT的电压电平的控制信号S13，以及具有使得NMOS晶体管547的栅源极电压VGS大于NMOS晶体管547的阈值电压VT的电压电平的控制信号S14。
当第一NMOS晶体管521、NMOS晶体管545和NMOS晶体管547导通时，电流IRH00w2通过高电阻基准元件RH00流入位线BL(H0)，电流I545从位线BL(H0)流过NMOS晶体管545，电流IRH10w2通过高电阻基准元件RH10流入位线BL(H1)，电流I547从位线BL(H1)流过NMOS晶体管547，小电流I521s流过第一NMOS晶体管521，位线BL(H0)上的电压VBL(H0)被驱动为反馈电压Vfeedback，并且位线BL(H1)上的电压VBL(H1)被驱动为反馈电压Vfeedback。图6F示出了流过高电阻基准元件RH00的电流IRH00w2，流过NMOS晶体管545的电流I545，流过高电阻基准元件RH10的电流IRH10w2，流过NMOS晶体管547的电流I547，以及流过第一NMOS晶体管521的小电流I521s。电流IRH00w2流过高电阻基准元件RH00，因为高电阻基准元件RH00的第二端子处于字线WL(0)上的电压VWL(0)，如上所述其为系统电压Vdd，且高电阻基准元件RH00的第一端子处于位线BL(H0)上的电压VBL(H0)，如上所述其为反馈电压Vfeedback。同时，忽略漏电流，电流不流过电连接至位线BL(H0)的其他高电阻基准元件RH01-RH0y，因为其他高电阻基准元件RH01-RH0y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动并且其他高电阻基准元件RH01-RH0y的第一端子处于反馈电压Vfeedback。电流IRH10w2流过高电阻基准元件RH10，因为高电阻基准元件RH10的第二端子处于字线WL(0)上的电压VWL(0)，如上所述，电压VWL(0)是系统电压Vdd，并且高电阻基准元件RH10的第一端子处于位线BL(H1)上的电压VBL(H1)，如上所述，电压VBL(H1)是反馈电压Vfeedback。同时，忽略漏电流，电流不流过电连接到位线BL(H1)的其他高电阻基准元件RH11-RH1y，因为其他高电阻基准元件RH11-RH1y的第二端子处于读取电压Vread或高阻抗状态以阻止电流流动，并且其他高电阻基准元件RH11-RH1y的第一端子处于反馈电压Vfeedback。应注意，如下文所述，调节反馈电压Vfeedback，使得反馈电压Vfeedback的电压电平约等于读取电压Vread的电压电平。
忽略漏电流，当字线WL(0)上的电压为VWL(0)，位线BL(H0)上的电压为VBL(H0)，RH00为高电阻基准元件RRH00的电阻时，电流IRH00w2的值可用欧姆定律接近为IRH00w2＝(VWL(0)–VBL(H0))/RRH00。例如，当电压VWL(0)是2伏的系统电压Vdd，电压VBL(H0)是1伏的反馈电压Vfeedback，并且高电阻基准元件RH00具有8MΩ的电阻值时，电流IRH00w2的量可用欧姆定律近似为IRH00w2＝(2V–1V)/8MΩ＝1/8μA。忽略漏电流，电流IRH00w2的量约等于从位线BL(H0)流经NMOS晶体管545的电流的量，因为流入位线BL(H0)的电流量约等于从位线BL(H0)流出的电流量。忽略漏电流，电流IRH10w2的量可用欧姆定律近似为IRH10w2＝(VWL(0)–VBL(H1))/RRH10，其中，VWL(0)是在字线WL(0)上的电压，VBL(H1)是位线BL(H1)上的电压，RRH10是高电阻基准元件RH10的电阻。例如，当电压VWL(0)是2伏的系统电压Vdd，电压VBL(H1)是1伏的反馈电压Vfeedback，并且高电阻基准元件RH10具有8MΩ的电阻时，电流IRH10w2的量可用欧姆定律近似为IRH10w2＝(2V–1V)/8MΩ＝1/8μA。忽略漏电流，电流IRH10w2的量约等于从位线BL(H1)流过NMOS晶体管547的电流I547的量，因为流入位线BL(H1)的电流量约等于从位线BL(H1)流出的电流量。电流I545的量和电流I547的量的总和约等于由第一NMOS管521提供的小电流I521s的量，因为第一NMOS晶体管521与多个第二NMOS晶体管541,543,545,547串联电连接。因此，电流IRH00w2的量和电流IRH10w2的量的总和约等于由第一NMOS晶体管521提供的小电流I521s的量。参考上述示例，其中电流IRH00w2的量是1/8微安并且电流IRH10w2的量是1/8微安，由第一NMOS晶体管521提供的小电流I520s的量是1/4微安。应注意，当漏电流远小于电流IRH00w2和IRH10w2的和时，漏电流不会阻止CELL00的重置验证操作。
类似于上述流程图400的步骤406中所述，在CELL00的重置验证操作期间，通过由NMOS晶体管531提供基本对应于电流Ihigh的量的电流I531s来基于电阻提供用于操作的电流的值以进行该操作。替代地，当用于吸入可调节电流量503的电路还包括与第一多个NMOS晶体管531,533串联电连接的多个FET时，如上所述，基于用于该操作的电阻为操作提供一定量的电流，如上文在流程图400的步骤406中类似地讨论的，在CELL00的重置验证操作期间，通过导通与NMOS晶体管531串联电连接的FET，并且由NMOS晶体管531提供基本对应于电流Ihigh的量的电流I531s来执行。如上所述，电流Ihigh的量是流过具有高电阻Rhigh的电阻基准元件、电连接到字线WL(0)上的电压VWL(0)的第二端子和电连接到反馈电压Vfeedback的第一端子的电流量。电流值Ihigh可以通过使用欧姆定律被确定为Ihigh＝(VWL(0)–Vfeedback)/Rhigh，其中VWL(0)是字线WL(0)上的电压，Vfeedback是反馈电压，并且Rhigh是高电阻。例如，当VWL(0)＝2V,Vfeedback＝1V,Rhigh＝8MΩ时,Ihigh＝(2V-1V)/8MΩ＝1/8μA。应注意，由于电流I531s从位线BL(0)流出，并且从位线BL(0)流出的电流量约等于流入位线BL(0)的电流量，因此，电流I531s导致流入位线BL(0)的电流约等于电流I531s的量。
当NMOS晶体管531的栅源极电压VGS大于NMOS晶体管531的阈值电压VT时，NMOS晶体管531导通。通过栅极电压VG与源极电压VS之间的差值来确定NMOS晶体管531的栅源极电压VGS。由于NMOS晶体管531的栅极端子与差分放大器511的输出端子电连接，因此NMOS晶体管531的栅极电压VG是差分放大器511的输出电压Vout。由于NMOS晶体管531的源极端子与0伏或接地电连接，因此NMOS晶体管531的源极电压VS为0伏或接地。因此，NMOS晶体管531的栅源极电压VGS可以被表示为VGS＝VG-VS，其中栅极电压VG是差分放大器511的输出电压Vout，并且源极电压VS是0伏或接地。此外，由于NMOS晶体管531与第一NMOS晶体管521的栅极电压为差动放大器211的输出电压Vout并且NMOS晶体管531与第一NMOS晶体管521的源极电压为0伏或接地，因此NMOS晶体管531的栅源极电压VGS约等于第一NMOS晶体521的栅源极电压VGS。应注意，第一NMOS晶体管521的源极端子和多个第一NMOS晶体管531,533中的NMOS晶体管的源极端子可以电连接到0伏或接地之外的电压，诸如大于0伏或接地的电压和小于0伏的电压或接地的电压。
如上所述，差分放大器511的输出电压Vout可以由Vout＝Vfeedback-Vread表示，并且在用于确定NMOS晶体管531的栅源极电压VGS的上述等式中，用Vfeedback-Vread替代栅极电压VG，获得等式VGS＝Vfeedback-Vread-0伏。如该等式所示，当反馈电压Vfeedback改变时，NMOS晶体管531的栅源极电压VGS改变，因为读取电压Vread和0伏特的电压电平通常是恒定的。因此，当反馈电压Vfeedback具有使得NMOS晶体管531的栅源极电压VGS大于NMOS晶体管531的阈值电压VT的电压电平时，NMOS晶体管531导通。
由NMOS晶体管531提供的电流I531s的量与由第一NMOS晶体管521提供的小电流I521s的量成比例。由NMOS晶体管531提供的电流I531s的量与由第一NMOS晶体管521提供的小电流I521s的量之间的比例是由电路设计者选择的设计变量。电路设计者可以通过选择NMOS晶体管531的特性和第一NMOS晶体管521的特性来选择NMOS晶体管531提供的电流I531s的量与第一NMOS晶体管521提供的小电流I521s的量之间的比例。通过选择约为第一NMOS晶体管521的宽长比的0.5倍的NMOS晶体管531的宽长比，将由NMOS晶体管531提供的电流I531s的量与由第一NMOS晶体管521提供的小电流I521s的量之间的比例选择为0.5。然而，该比例不限于0.5，并且电路设计者可以选择比例的其他值，诸如大于0.5的比例和小于0.5的比例。此外，电路设计者可以选择NMOS晶体管531和第一NMOS晶体管521的其他特性，以实现由NMOS晶体管531提供的电流I531s的量与由第一NMOS晶体管521提供的小电流I521s的量之间的所需比例。例如，电路设计者可以选择NMOS晶体管的其它尺寸、NMOS晶体管的布局、以及用于制造NMOS晶体管的材料，以实现由NMOS晶体管531提供的电流I531s的量与由第一NMOS晶体管521提供的小电流I521s的量之间的所需比例。应注意，当使用其他类型的场效应晶体管代替第一NMOS晶体管521和第一多个NMOS晶体管531,533时，电路设计者也可以选择其他类型的场效应管的尺寸、布局和制造材料以实现电流之间所需比例。
当基于NMOS晶体管531和第一NMOS晶体管521的宽长比选择由NMOS晶体管531提供的电流I531s的量与由第一NMOS晶体管521提供的小电流I521s的量之间的比例时，电流I531s的量可用以下等式近似，I531s＝(IRH00w2+IRH10w2)((NMOS 531的沟道宽度/NMOS531的沟道长度)/(NMOS 521的沟道宽度/NMOS 521的沟道长度))，其中，IRH00w2是流过高电阻基准元件RH00的电流量，并且IRH10w2是流过高电阻基准元件RH10的电流量。例如，当电流IRH00w2为1/8微安，电流IRH10w2为1/8微安，并且NMOS晶体管531的宽长比为第一NMOS晶体管521的宽长比的0.5倍时，电流I531s＝(1/8μA+1/8μA)(0.5)＝1/8μA。
应注意，由NMOS晶体管531提供的电流I531s的量可以是通过同时导通多个NMOS晶体管而流经第二多个NMOS晶体管541,543,545,547的电流的平均值，该NMOS晶体管的数量与由NMOS晶体管531提供的电流I531s的量与由第一NMOS晶体管521提供的小电流I521s的量之间的比例的倒数相匹配。例如，当NMOS晶体管531提供的电流I531s的量与第一NMOS晶体管521提供的小电流I521s的量之间的比例为0.5时，该比例的倒数为2，并且电流I531s的量可以是通过同时导通两个NMOS晶体管而流过多个第二NMOS晶体管541,543,545,547的电流的平均值。例如，当同时导通NMOS晶体管545,547时，NMOS晶体管541,543截止，电流I545＝1/8微安，电流I547＝1/8微安，并且由NMOS晶体管531提供的电流I531s的量和由第一NMOS晶体管521提供的小电流I521s的量之间的比例是0.5，电流I531s是I531s＝(I545+I547)/2＝(1/8μA+1/8μA)/2＝1/8μA。
电流ICELL00sw2通过CELL00流入位线BL(0)，并且电流I531s从位线BL(0)流过NMOS晶体管531。图6F示出了流过CELL00的电流ICELL00sw2和流过NMOS晶体管531的电流I531s。电流ICELL00sw2流过CELL00，因为CELL00内的阻变元件SW00的第二端子处于字线WL(0)上的电压VWL(0)，其如上所述是系统电压Vdd，并且CELL00内的阻变元件SW00的第一端子处于位线BL(0)上的电压VBL(0)。同时，忽略漏电流，电流不流过位线BL(0)上的其他阻变元件单元CELL01-CELL0y，因为其他阻变元件单元CELL01-CELL0y内的阻变元件单元SW01-SW0y的第二端子处于读取电压处于读取电压Vread或高阻抗状态以阻止电流流动，并且阻变元件SW01-SW0y的第一端子处于位线BL(0)上的电压VBL(0)。忽略漏电流，电流ICELL00sw2的量约等于流过NMOS晶体管531的电流I531s的量，因为流入位线BL(0)的电流量约等于从位线BL(0)流出的电流量。此外，电流ICELL00sw2的量约等于流过NMOS晶体管545的电流I545和流过NMOS晶体管547的电流I547的量的平均值。应注意，当漏电流远小于电流ICELL00sw2的值时，漏电流不会阻止CELL00的复位验证操作。
忽略漏电流，位线BL(0)上的电压VBL(0)可以近似为从字线WL(0)上的电压VWL(0)减去CELL00上的电压降，并且CELL00上的电压降可以通过使用欧姆定律近似。由此，位线BL(0)上的电压VBL(0)可近似为VWL(0)–(ICELL00sw2 x RCELL00)，其中VWL(0)是字线WL(0)上的电压，电流ICELL00sw2是流经CELL00的电流，并且RCELL00是CELL00中的阻变元件SW00的电阻。如该等式所示，当因为字线WL(0)上的电压VWL(0)变化并且流过CELL00的电流通常不变所以阻变元件SW00的电阻变化时，位线BL(0)上的电压VBL(0)变化。例如，当VWL(0)＝2伏,IRH00w2＝1/8μA,IRH10w2＝1/8μA,ICELL00sw2＝1/8μA,并且RCELL00＝8MΩ时，电压VBL(0)＝2V–(1/8μA x 8MΩ)＝1V。例如，当VWL(0)＝2伏,IRH00w2＝1/8μA,IRH10w2＝1/8μA,ICELL00sw2＝1/8μA,并且RCELL00＝1MΩ时，电压VBL(0)＝2V–(1/8μA x 1MΩ)＝15/8V。例如，当VWL(0)＝2伏,IRH00w2＝1/8μA,IRH10w2＝1/8μA,ICELL00sw2＝1/8μA,并且RCELL00＝10MΩ时，电压VBL(0)＝2V–(1/8μA x 10MΩ)＝3/4V。
应注意，当位线BL(0)上的电压VBL(0)小于读取电压Vread，并且与位线BL(0)上的其它阻变元件单元CELL01-CELL0y电连接的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y流入位线BL(0)，并上拉位线BL(0)上的电压VBL(0)。还应注意，当位线BL(0)上的电压VBL(0)大于读取电压Vread，并且电连接到位线BL(0)上的其他阻变元件单元CELL01-CELL0y的字线WL(1)-WL(y)被驱动为读取电压Vread时，漏电流经由其它阻变元件单元CELL01-CELL0y从位线BL(0)流出，并下拉位线BL(0)上的电压VBL(0)。应进一步注意，当位线BL(0)上的电压VBL(0)由于流入位线BL(0)的漏电流而被上拉时、以及在位线BL(0)上的电压VBL(0)由于从位线BL(0)流出的漏电流而被下拉时，字线WL(1)-WL(y)的数量应当足够小以允许用于确定所选的阻变元件SW00的阻态的边界。
通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态，从而在CELL00的重置验证操作期间，类似上述流程图400中的步骤408那样，基于至少一个阻变元件的电阻及用于操作的电阻来确定至少一个阻变元件的阻态。如上所述，位线BL(0)上的电压VBL(0)由字线WL(0)上的电压VWL(0)、电流ICELL00sw2的值以及阻变元件SW00的电阻来确定。位线BL(0)上的电压VBL(0)表示阻变元件SW00的电阻状态，这是因为对于阻变元件SW00的高电阻状态和除高电阻状态之外的电阻状态下的字线WL(0)上的电压VWL(0)与电流ICELL00sw2的值大致相同，而阻变元件SW00的电阻对于高电阻状态和除高电阻状态之外的电阻状态是不同的。读取电压Vread表示用于CELL00的重置验证操作的高电阻Rhigh，因为读取电压Vread等于字线WL(0)上的电压VWL(0)减去通过电流ICELL00sw2的量乘以高电阻Rhigh计算出的电压。例如，当VWL(0)＝2V,ICELL00sw2＝1/8μA,Rhigh＝8MΩ时，Vread＝2V–(1/8μA x 8MΩ)＝1V。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread(即，位线BL(0)上的电压VBL(0)≤Vread)时，阻变元件SW00的电阻大于或等于高电阻Rhigh(即RCELL00≥Rhigh，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为是高阻态。当位线BL(0)上的电压VBL(0)大于读取电压Vread(即位线BL(0)上的电压VBL(0)>Vread)时，阻变元件SW00的电阻小于高电阻Rhigh(即RCELL00<Rhigh，其中RCELL00是CELL00内的阻变元件SW00的电阻)并且阻变元件SW00的阻态被确定为除高电阻状态之外的阻态。
读出装置561在第一输入端子上接收位线BL(0)上的电压VBL(0)，因为第一输入端子电连接到位线BL(0)，并且在第二输入端子上接收读取电压Vread，因为第二输入端子电连接至电源、电压源、驱动电路、电阻分压器、测试电路、控制电路或者提供读取电压Vread的其他设备，该控制电路例如为处理器、控制器、可编程逻辑器件和FGPA。读出装置561通过将位线BL(0)上的电压VBL(0)与读取电压Vread进行比较来确定阻变元件SW00的阻态。读出装置561在输出端子上输出指示阻变元件SW00的阻态的信号。当位线BL(0)上的电压VBL(0)小于或等于读取电压Vread时，读出装置561输出指示阻变元件SW00具有高阻态的信号。当位线BL(0)上的电压VBL(0)大于读取电压Vread时，读出装置561输出指示阻变元件SW00具有除高阻态之外的阻态的信号。例如，当ICELL00sw2＝1/8微安，RCELL00＝10MΩ,VBL(0)＝3/4V,并且Vread＝1V时，读出装置561输出指示阻变元件SW00具有高阻态(通常对应于逻辑0，重置状态)的信号。例如，当ICELL00sw2＝1/8微安，RCELL00＝8MΩ,VBL(0)＝1V,并且Vread＝1V时，读出装置561输出指示阻变元件SW00具有高阻态的信号。例如，当ICELL00sw2＝1/8微安，RCELL00＝1MΩ,VBL(0)＝15/8V,并且Vread＝1V时，读出装置561输出指示阻变元件SW00具有除高电阻状态之外的电阻状态的信号。应注意，当多个读出装置561,563电连接到多个放大器571,573时，如图5F和5H所示，多个读出装置561,563通过将放大的电压与所选择的电压(诸如，读取电压Vread)进行比较来确定阻变元件SW00-SWxy的阻态。应进一步注意，当多个读出装置561,563与多个逆变器281、283电连接时，如图5I所示，该多个逆变器281、283将多个读出装置561、563输出的信号进行反相。
替代地，从图5E-5H中所示的示例性架构中省略多个读出装置561,563，并且测试电路、逻辑电路、或诸如处理器、控制器、可编程逻辑器件和FGPA的控制电路电连接至位线BL(0)-BL(x)以接收位线BL(0)-BL(x)上的电压或者电连接至多个放大器571,573以接收放大的电压。当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过将位线BL(0)-BL(x)上的电压与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00-SWxy的阻态。例如，在CELL00的重置验证操作中，当测试电路、逻辑电路或控制电路电连接至位线BL(0)-BL(x)时，测试电路、逻辑电路或控制电路通过对位线BL(0)上的电压VBL(0)与读取电压Vread或对应于读取电压Vread的存储值进行比较来确定阻变元件SW00的阻态。当测试电路、逻辑电路或控制电路电连接至多个放大器571,573时，测试电路、逻辑电路或控制电路通过对放大后的电压与所选电压(诸如读取电压Vread)或对应于所选电压(例如读取电压Vread)的存储值进行比较来确定阻变元件SW00-SWxy的阻态。另外，测试电路、逻辑电路或控制电路可以输出指示阻变元件SW00-SWxy的阻态的信号。
此外，用于吸入可调节电流量503的电路通过将反馈电压Vfeedback调节为约等于读取电压Vread来补偿阻变元件阵列500的电路状态。反馈电压Vfeedback反映阻变元件阵列500的电路状态，因为反馈电压Vfeedback基于流过第一NMOS晶体管521的小电流I521s的值并且小电流I521s的值受到阻变元件阵列500的电路状态的影响。例如，由温度、漏电流、和寄生阻抗引起的高电阻基准元件RH00-RH1y的电阻的变化可以影响小电流I521s的量。反馈电压Vfeedback被提供给差分放大器511的非反相输入，并且如上所述，第一NMOS晶体管521的栅极电压VG是差分放大器511的输出电压Vout，并且第一NMOS晶体管521的源极电压VS是0伏或接地。第一NMOS晶体管521的栅源极电压VGS调节流过第一NMOS晶体管521的小电流I521s量，并且差分放大器511调节第一NMOS晶体管521的栅源极电压VGS，使得小电流I521s的量将反馈电压Vfeedback调节为约等于读取电压Vread。并且，如上所述，由NMOS晶体管531提供的电流I531s的量与由第一NMOS晶体管521提供的小电流I521s的量成比例。因此，调节由第一NMOS晶体管521提供的小电流I521s的量以补偿阻变元件阵列500的电路状态按比例调节由NMOS晶体管531提供的电流I531si的量，以补偿阻变元件阵列500的电路状态。
另外，也可以同时执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的重置验证操作，因为多个第一NMOS晶体管531,533中的每个NMOS晶体管提供大致相同的电流量。多个第一NMOS晶体管531、533中的每个NMOS晶体管为重置验证操作提供大致相同的电流量，因为多个第一NMOS晶体管531、533中的每个NMOS晶体管具有大致相同的特性并且具有大致相同的栅源极电压VGS。图6F示出了通过CELL00流入位线BL(0)的电流ICELL00sw2、通过CELLx0流入位线BL(x)的电流ICELLx0sw2、通过NMOS晶体管531从位线BL(0)流出的电流I531s以及通过NMOS晶体管533从位线BL(x)流出的电流I533s。由于电流I531s从位线BL(0)流出，且从位线BL(0)流出的电流量约等于流入位线BL(0)的电流量，因此，电流I531s导致流入位线BL(0)的电流约等于该电流I531s的量。由于电流I533s从位线BL(x)流出，并且从位线BL(x)流出的电流量约等于流入位线BL(x)的电流量，因此，电流I533s导致流入位线BL(x)的电流约等于电流I533s的量。以与上文讨论的CELL00的重置验证操作类似的方式执行字线WL(0)上的每个阻变元件单元CELL00-CELLx0的重置验证操作。在需要快速数据重置验证操作或页面模式重置验证操作的某些应用中，非常需要同时对字线上的每个单元执行重置验证操作。
电路设计者可以调节用于访问阻变元件阵列500中的至少一个阻变元件的电流量的范围以及用于访问阻变元件阵列500中的至少一个阻变元件的电流量之间的增量。在上文的示例中，对于CELL00的读操作，NMOS晶体管531提供电流I531i＝11/48微安，对于CELL00的置位验证操作，NMOS晶体管531提供电流I531l＝1/3微安，并且对于CELL00的重置验证操作，NMOS晶体管531提供电流I531s＝1/8微安。因此，在上述示例中，NMOS晶体管531可以在1/8微安至1/3微安的范围内提供三个电流，三个电流中的每一个以0.104微安的增量分开。例如，电路设计者可以调节NMOS晶体管531可以提供的电流量的范围，以及通过改变多个NMOS晶体管541,543,545,547中同时导通的NMOS晶体管的数量来提供NMOS晶体管531可以提供的电流量之间的增量。
虽然已经关于本公开的特定实施例描述了本公开，很多其他变化和修改以及其他使用对于本领域技术人员是显而易见的。因此，优选地，本公开不限于本文的具体实施例。

Claims (22)

1.一种用于访问阻变元件阵列中的阻变元件的装置，所述装置包括：
阻变元件阵列，其中所述阻变元件阵列包括：
多条位线；
多条字线；以及
多个阻变元件，其中每个阻变元件具有第一端子和第二端子，每个阻变元件的所述第一端子电连接至所述多条位线中的一条位线，并且每个阻变元件的所述第二端子电连接至所述多条字线中的一条字线，
多个电阻基准元件，其中每个电阻基准元件具有第一端子和第二端子，每个电阻基准元件的所述第一端子电连接至所述多条位线中的一条位线，且每个电阻基准元件的所述第二端子电连接至所述多条字线中的一条字线，其中所述多个电阻基准元件包括多个低电阻基准元件和多个高电阻基准元件，并且所述多个低电阻基准元件的电阻小于所述多个高电阻基准元件的电阻；
电路，该电路电连接至所述多个阻变元件和所述多个电阻基准元件，且被配置为基于由流过所述电路和所述多个电阻基准元件之间的电流所选择的电阻，来吸入用于使所述多个阻变元件中的至少一个阻变元件进行操作的电流量，其中所述电阻选自至少两个电阻；以及
多个读出装置，该多个读出装置电连接至所述阻变元件阵列。
2.如权利要求1所述的装置，其中所述电阻选自所述多个电阻基准元件中的电阻基准元件的电阻。
3.如权利要求1所述的装置，其中所述电阻选自比所述多个电阻基准元件中的电阻基准元件的多个不同电阻要多的多个不同电阻。
4.如权利要求3所述的装置，其中所述多个电阻基准元件中的电阻基准元件的多个不同电阻的数量是两个，并且比所述多个电阻基准元件中的电阻基准元件的多个不同电阻要多的多个不同电阻的数量是三个。
5.如权利要求1所述的装置，其中所述多个电阻基准元件进一步包括多个中电阻基准元件，并且所述多个低电阻基准元件的电阻小于所述多个中电阻基准元件的电阻，所述多个中电阻基准元件的电阻小于所述多个高电阻基准元件的电阻。
6.如权利要求1所述的装置，其中所述电路还被配置为接收至少一个控制信号，并基于所述至少一个控制信号调整所述电路与所述多个电阻基准元件之间的电流。
7.如权利要求1所述的装置，其中所述电路还被配置为调节用于使至少一个阻变元件进行操作的所述电流量，以补偿所述阻变元件阵列的电路状态。
8.如权利要求1所述的装置，其中所述多个阻变元件中的阻变元件选自由双端纳米管开关元件、相变存储元件、金属氧化物存储元件和导电桥存储元件构成的组。
9.如权利要求1所述的装置，其中所述多个电阻基准元件中的电阻基准元件选自由电阻器、双端纳米管开关元件、相变存储元件、金属氧化物存储元件和导电桥存储元件构成的组。
10.如权利要求1所述的装置，其中还包括多个放大器，其电连接在所述阻变元件阵列和所述多个读出装置之间，使得所述多个放大器电连接至所述阻变元件阵列，且所述多个读出装置电连接至所述多个放大器。
11.如权利要求1所述的装置，其中所述多个电阻基准元件位于所述阻变元件阵列中。
12.一种用于访问阻变元件阵列中的阻变元件的装置，所述装置包括：
阻变元件阵列，其中所述阻变元件阵列包括：
多条位线；
多条字线；以及
多个阻变元件，其中每个阻变元件具有第一端子和第二端子，每个阻变元件的所述第一端子电连接至所述多条位线中的一条位线，并且每个阻变元件的所述第二端子电连接至所述多条字线中的一条字线，
多个电阻基准元件，其中每个电阻基准元件具有第一端子和第二端子，每个电阻基准元件的所述第一端子电连接至所述多条位线中的一条位线，且每个电阻基准元件的所述第二端子电连接至所述多条字线中的一条字线，其中所述多个电阻基准元件包括多个低电阻基准元件和多个高电阻基准元件，并且所述多个低电阻基准元件的电阻小于所述多个高电阻基准元件的电阻；
电路，该电路电连接至所述多个阻变元件和所述多个电阻基准元件，且被配置为基于由流过所述电路和所述多个电阻基准元件之间的电流所选择的电阻，来源出用于使所述多个阻变元件中的至少一个阻变元件进行操作的电流量，其中所述电阻选自至少两个电阻；以及
多个读出装置，该多个读出装置电连接至所述阻变元件阵列。
13.如权利要求12所述的装置，其中所述电阻选自所述多个电阻基准元件中的电阻基准元件的电阻。
14.如权利要求12所述的装置，其中所述电阻选自比所述多个电阻基准元件中的电阻基准元件的多个不同电阻要多的多个不同电阻。
15.如权利要求14所述的装置，其中所述多个电阻基准元件中的电阻基准元件的多个不同电阻的数量是两个，并且比所述多个电阻基准元件中的电阻基准元件的多个不同电阻要多的多个不同电阻的数量是三个。
16.如权利要求12所述的装置，其中所述多个电阻基准元件包括多个低电阻基准元件、多个中电阻基准元件和多个高电阻基准元件，并且所述多个低电阻基准元件的电阻小于所述多个中电阻基准元件的电阻，所述多个中电阻基准元件的电阻小于所述多个高电阻基准元件的电阻。
17.如权利要求12所述的装置，其中所述电路还被配置为接收至少一个控制信号，并基于所述至少一个控制信号调整所述电路与所述多个电阻基准元件之间的电流。
18.如权利要求12所述的装置，其中所述电路还被配置为调节用于使至少一个阻变元件进行操作的所述电流量，以补偿所述阻变元件阵列的电路状态。
19.如权利要求12所述的装置，其中所述多个阻变元件中的阻变元件选自由双端纳米管开关元件、相变存储元件、金属氧化物存储元件和导电桥存储元件构成的组。
20.如权利要求12所述的装置，其中所述多个电阻基准元件中的电阻基准元件选自由电阻器、双端纳米管开关元件、相变存储元件、金属氧化物存储元件和导电桥存储元件构成的组。
21.如权利要求12所述的装置，其中还包括多个放大器，其电连接在所述阻变元件阵列和所述多个读出装置之间，使得所述多个放大器电连接至所述阻变元件阵列，且所述多个读出装置电连接至所述多个放大器。
22.如权利要求12所述的装置，其中所述多个电阻基准元件位于所述阻变元件阵列中。
CN201811198925.6A 2017-10-13 2018-10-15 用于访问阻变元件阵列中的阻变元件的装置和方法 Active CN109671452B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/783,622 US10290327B2 (en) 2017-10-13 2017-10-13 Devices and methods for accessing resistive change elements in resistive change element arrays
US15/783,622 2017-10-13

Publications (2)

Publication Number Publication Date
CN109671452A CN109671452A (zh) 2019-04-23
CN109671452B true CN109671452B (zh) 2023-06-20

Family

ID=63878327

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811198925.6A Active CN109671452B (zh) 2017-10-13 2018-10-15 用于访问阻变元件阵列中的阻变元件的装置和方法

Country Status (6)

Country Link
US (3) US10290327B2 (zh)
EP (1) EP3471101B1 (zh)
JP (2) JP2019114319A (zh)
KR (1) KR102288847B1 (zh)
CN (1) CN109671452B (zh)
TW (1) TWI709973B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290327B2 (en) 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
KR102395535B1 (ko) * 2017-11-20 2022-05-10 에스케이하이닉스 주식회사 테스트 회로 블록, 이를 포함하는 저항 변화 메모리 장치 및 저항 변화 메모리 장치의 형성방법
US11522130B2 (en) * 2018-06-28 2022-12-06 Intel Corporation Metal insulator transition field programmable routing block
CN109473136B (zh) * 2018-12-24 2023-08-29 北京时代全芯存储技术股份有限公司 记忆体驱动装置
US11295810B2 (en) 2019-06-07 2022-04-05 Nantero, Inc. Combinational resistive change elements
US11145337B1 (en) 2020-04-13 2021-10-12 Nantero, Inc. Sense amplifiers
CN113764381B (zh) * 2020-06-01 2024-09-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法和使用半导体结构检测偏移量的方法
JP6899024B1 (ja) * 2020-06-11 2021-07-07 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型シナプスアレイ装置
TWI737465B (zh) 2020-08-27 2021-08-21 華邦電子股份有限公司 電阻式記憶體裝置及其操作方法
US11798623B2 (en) * 2021-11-05 2023-10-24 Nantero, Inc. Three dimensional (3D) memories with multiple resistive change elements per cell and corresponding architectures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504752B2 (en) * 2000-12-26 2003-01-07 Kakbushiki Kaisha Toshiba Magnetic random access memory
US6674679B1 (en) * 2002-10-01 2004-01-06 Hewlett-Packard Development Company, L.P. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having equi-potential isolation
CN105931664A (zh) * 2015-01-22 2016-09-07 南泰若股份有限公司 用于读取和编程1-r阻变元件阵列的方法

Family Cites Families (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4442507A (en) 1981-02-23 1984-04-10 Burroughs Corporation Electrically programmable read-only memory stacked above a semiconductor substrate
JP3454520B2 (ja) * 1990-11-30 2003-10-06 インテル・コーポレーション フラッシュ記憶装置の書込み状態を確認する回路及びその方法
US5892409A (en) * 1997-07-28 1999-04-06 International Business Machines Corporation CMOS process compensation circuit
US6618295B2 (en) 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
JP2002367386A (ja) * 2001-06-07 2002-12-20 Toshiba Corp 半導体メモリ装置
DE60227907D1 (de) 2001-12-21 2008-09-11 Toshiba Kk Magnetischer Direktzugriffsspeicher
JP2003308698A (ja) * 2002-04-12 2003-10-31 Toshiba Corp 不揮発性半導体メモリ装置
US6597598B1 (en) * 2002-04-30 2003-07-22 Hewlett-Packard Development Company, L.P. Resistive cross point memory arrays having a charge injection differential sense amplifier
US6859408B2 (en) * 2002-08-29 2005-02-22 Micron Technology, Inc. Current limiting antifuse programming path
US6538940B1 (en) * 2002-09-26 2003-03-25 Motorola, Inc. Method and circuitry for identifying weak bits in an MRAM
US6778431B2 (en) * 2002-12-13 2004-08-17 International Business Machines Corporation Architecture for high-speed magnetic memories
US6909631B2 (en) * 2003-10-02 2005-06-21 Freescale Semiconductor, Inc. MRAM and methods for reading the MRAM
US6868025B2 (en) * 2003-03-10 2005-03-15 Sharp Laboratories Of America, Inc. Temperature compensated RRAM circuit
US6750530B1 (en) * 2003-06-03 2004-06-15 International Business Machines Corporation Semiconductor antifuse with heating element
US6795359B1 (en) * 2003-06-10 2004-09-21 Micron Technology, Inc. Methods and apparatus for measuring current as in sensing a memory cell
US6972985B2 (en) 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
JP4153901B2 (ja) * 2004-06-15 2008-09-24 シャープ株式会社 半導体記憶装置
US7075817B2 (en) 2004-07-20 2006-07-11 Unity Semiconductor Corporation Two terminal memory array having reference cells
US8559209B2 (en) * 2011-06-10 2013-10-15 Unity Semiconductor Corporation Array voltage regulating technique to enable data operations on large cross-point memory arrays with resistive memory elements
US8139409B2 (en) * 2010-01-29 2012-03-20 Unity Semiconductor Corporation Access signal adjustment circuits and methods for memory cells in a cross-point array
US8000127B2 (en) 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US9390790B2 (en) 2005-04-05 2016-07-12 Nantero Inc. Carbon based nonvolatile cross point memory incorporating carbon based diode select devices and MOSFET select devices for memory and logic applications
US9287356B2 (en) * 2005-05-09 2016-03-15 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8102018B2 (en) 2005-05-09 2012-01-24 Nantero Inc. Nonvolatile resistive memories having scalable two-terminal nanotube switches
US7781862B2 (en) 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
US8008745B2 (en) 2005-05-09 2011-08-30 Nantero, Inc. Latch circuits and operation circuits having scalable nonvolatile nanotube switches as electronic fuse replacement elements
US8217490B2 (en) * 2005-05-09 2012-07-10 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7253496B2 (en) * 2005-06-28 2007-08-07 Cypress Semiconductor Corporation Antifuse circuit with current regulator for controlling programming current
US7206247B2 (en) * 2005-06-28 2007-04-17 Cypress Semiconductor Corporation Antifuse circuit with dynamic current limiter
JP2007141312A (ja) * 2005-11-16 2007-06-07 Sharp Corp 半導体記憶装置の読み出し回路
US8050084B2 (en) * 2006-09-05 2011-11-01 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage system having the same, and method of driving the nonvolatile memory device
JP2008065953A (ja) 2006-09-11 2008-03-21 Fujitsu Ltd 不揮発性半導体記憶装置及びその読み出し方法
JP4088323B1 (ja) * 2006-12-06 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
US8139432B2 (en) * 2006-12-27 2012-03-20 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
US7571901B2 (en) * 2007-06-21 2009-08-11 Qimonda North America Corp. Circuit for programming a memory element
US7706201B2 (en) 2007-07-16 2010-04-27 Qimonda Ag Integrated circuit with Resistivity changing memory cells and methods of operating the same
US7701791B2 (en) 2007-07-26 2010-04-20 Unity Semiconductor Corporation Low read current architecture for memory
US7764533B2 (en) 2007-09-18 2010-07-27 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
JP5159224B2 (ja) * 2007-09-21 2013-03-06 株式会社東芝 抵抗変化メモリ装置
US20090108400A1 (en) * 2007-10-31 2009-04-30 International Business Machines Corporation Anti-fuse structure including a sense pad contact region and methods for fabrication and programming thereof
US9263126B1 (en) 2010-09-01 2016-02-16 Nantero Inc. Method for dynamically accessing and programming resistive change element arrays
US7847588B2 (en) 2008-08-14 2010-12-07 Nantero, Inc. Nonvolatile nanotube programmable logic devices and a nonvolatile nanotube field programmable gate array using same
JP2010079974A (ja) 2008-09-25 2010-04-08 Toshiba Corp 半導体記憶装置
US7852665B2 (en) * 2008-10-31 2010-12-14 Seagate Technology Llc Memory cell with proportional current self-reference sensing
US8482339B1 (en) * 2009-06-12 2013-07-09 National Acquisition Sub, Inc. Method and apparatus for temperature compensation of filter circuits
JP4940287B2 (ja) 2009-08-06 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
US20150236026A1 (en) * 2010-01-29 2015-08-20 Brigham Young University Permanent solid state memory using carbon-based or metallic fuses
KR20110105256A (ko) * 2010-03-18 2011-09-26 삼성전자주식회사 적층 구조를 갖는 반도체 메모리 장치 및 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법
US9496033B2 (en) * 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
KR101194933B1 (ko) * 2010-12-08 2012-10-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치
JP2012133836A (ja) * 2010-12-20 2012-07-12 Toshiba Corp 抵抗変化型メモリ
KR20120115798A (ko) * 2011-04-11 2012-10-19 에스케이하이닉스 주식회사 반도체 집적 회로 및 그의 동작 방법
US8854873B1 (en) 2011-05-05 2014-10-07 Adesto Technologies Corporation Memory devices, architectures and methods for memory elements having dynamic change in property
WO2013001741A1 (ja) * 2011-06-27 2013-01-03 パナソニック株式会社 不揮発性半導体記憶装置およびその読み出し方法
US9042152B2 (en) 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
KR101115756B1 (ko) * 2011-09-23 2012-03-06 권의필 고집적 프로그램이 가능한 비휘발성 메모리 및 그 제조 방법
KR101298190B1 (ko) * 2011-10-13 2013-08-20 에스케이하이닉스 주식회사 저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로
WO2013080499A1 (ja) * 2011-12-02 2013-06-06 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
US9269425B2 (en) 2011-12-30 2016-02-23 Sandisk 3D Llc Low forming voltage non-volatile storage device
WO2013145733A1 (ja) 2012-03-29 2013-10-03 パナソニック株式会社 クロスポイント型抵抗変化不揮発性記憶装置
US20130292634A1 (en) * 2012-05-07 2013-11-07 Yung-Tin Chen Resistance-switching memory cells having reduced metal migration and low current operation and methods of forming the same
US9536584B2 (en) * 2012-06-11 2017-01-03 Nec Corporation Nonvolatile logic gate device
KR20140011790A (ko) * 2012-07-19 2014-01-29 삼성전자주식회사 멀티 레벨 안티퓨즈 메모리 장치 및 이의 동작 방법
WO2014018063A1 (en) * 2012-07-27 2014-01-30 Hewlett-Packard Development Company, L.P. Dynamic sense circuitry
US9281061B2 (en) * 2012-09-19 2016-03-08 Micron Technology, Inc. Methods and apparatuses having a voltage generator with an adjustable voltage drop for representing a voltage drop of a memory cell and/or a current mirror circuit and replica circuit
US9058875B2 (en) * 2012-12-17 2015-06-16 Micron Technology, Inc. Resistive memory sensing
US9082509B2 (en) * 2012-12-19 2015-07-14 Intel Corporation Method and apparatus for reading variable resistance memory elements
KR102077604B1 (ko) * 2012-12-24 2020-02-17 에스케이하이닉스 주식회사 저항성 메모리 장치의 라이트 방법 및 그 저항성 메모리 장치
KR102060488B1 (ko) * 2012-12-27 2019-12-30 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법
JP2014143284A (ja) * 2013-01-23 2014-08-07 Sony Corp 記憶素子、半導体装置、および書込方法
KR102115427B1 (ko) * 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9047943B2 (en) 2013-03-05 2015-06-02 Sandisk 3D Llc Non-volatile storage system biasing conditions for standby and first read
US10249366B2 (en) * 2013-03-15 2019-04-02 Sony Semiconductor Solutions Corporation Integrated circuit system with non-volatile memory stress suppression and method of manufacture thereof
US20140293673A1 (en) * 2013-03-28 2014-10-02 Ememory Technology Inc. Nonvolatile memory cell structure and method for programming and reading the same
JP2015026901A (ja) * 2013-07-24 2015-02-05 株式会社東芝 リコンフィギュラブル論理回路
KR102162701B1 (ko) 2013-07-30 2020-10-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 이용하는 반도체 시스템
US10654718B2 (en) * 2013-09-20 2020-05-19 Nantero, Inc. Scalable nanotube fabrics and methods for making same
KR102168652B1 (ko) * 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
FR3016465B1 (fr) * 2014-01-10 2017-09-08 Commissariat Energie Atomique Memoire munie de cellules de memoire volatile et non volatile associees
WO2015132980A1 (en) * 2014-03-07 2015-09-11 Akira Katayama Memory device
WO2015136740A1 (en) * 2014-03-11 2015-09-17 Masahiro Takahashi Semiconductor memory device
KR102204054B1 (ko) * 2014-03-24 2021-01-18 인텔 코포레이션 스페이서 브레이크다운을 이용한 안티퓨즈 요소
KR102111510B1 (ko) * 2014-04-10 2020-05-19 에스케이하이닉스 주식회사 전자 장치
US20160019960A1 (en) * 2014-05-20 2016-01-21 Sandisk 3D Llc Operation modes for adjustable resistance bit line structures
US9202561B1 (en) * 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device
FR3022374B1 (fr) * 2014-06-17 2018-11-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Registre ayant une memoire non volatile pour la sauvegarde et la restauration d'une memoire volatile
KR20150144550A (ko) * 2014-06-17 2015-12-28 삼성전자주식회사 온-칩 저항 측정 회로 및 이를 포함하는 저항성 메모리 장치
KR102140785B1 (ko) * 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
GB201419355D0 (en) * 2014-10-30 2014-12-17 Ibm Neuromorphic synapses
TWI688951B (zh) * 2014-10-30 2020-03-21 日商索尼半導體解決方案公司 非揮發性記憶體裝置
US9502106B2 (en) * 2014-12-10 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling semiconductor memory device
KR20160074238A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
KR102251814B1 (ko) * 2015-02-06 2021-05-13 삼성전자주식회사 메모리 장치, 그것의 동작 및 제어 방법
EP3062215B1 (en) * 2015-02-24 2018-04-04 Crocus Technology S.A. Mram-based programmable magnetic device for generating random numbers
US10879787B2 (en) * 2015-03-11 2020-12-29 Telcodium Inc. Power supply connecting board with variable output voltage levels
EP3257047A4 (en) * 2015-04-15 2018-07-04 Hewlett-Packard Enterprise Development LP Resistive random access memory (rram) system
US9524776B2 (en) * 2015-04-28 2016-12-20 Panasonic Intellectual Property Management Co., Ltd. Forming method for variable-resistance nonvolatile memory element
JP6515666B2 (ja) * 2015-05-08 2019-05-22 住友電気工業株式会社 増幅回路
US9478308B1 (en) * 2015-05-26 2016-10-25 Intel IP Corporation Programmable memory device sense amplifier
TWI569271B (zh) * 2015-06-17 2017-02-01 華邦電子股份有限公司 電阻式記憶體裝置的寫入方法
US10460800B2 (en) * 2015-07-31 2019-10-29 Hewlett Packard Enterprise Development Lp Data sensing in crosspoint memory structures
US9613701B2 (en) * 2015-08-24 2017-04-04 Freescale Semiconductor, Inc. Ternary content addressable memory (TCAM) with programmable resistive elements
JP6520576B2 (ja) * 2015-08-27 2019-05-29 ソニー株式会社 メモリ、情報処理システムおよびメモリの制御方法
KR102358564B1 (ko) * 2015-09-02 2022-02-04 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치
US9601165B1 (en) * 2015-09-24 2017-03-21 Intel IP Corporation Sense amplifier
WO2017052598A1 (en) * 2015-09-25 2017-03-30 Hewlett Packard Enterprise Development Lp Crossbar arrays for calculating matrix multiplication
CN106558335B (zh) * 2015-09-30 2020-04-24 华邦电子股份有限公司 存储器驱动装置以及方法
KR102388605B1 (ko) * 2015-12-01 2022-04-21 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 전자 장치
WO2017138234A1 (ja) * 2016-02-08 2017-08-17 ソニー株式会社 メモリコントローラ、メモリシステム、および、メモリコントローラの制御方法
WO2017146683A1 (en) * 2016-02-23 2017-08-31 Hewlett Packard Enterprise Development Lp Memristive arrays with a waveform generation device
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
EP3286638A4 (en) * 2016-03-31 2018-09-05 Hewlett-Packard Enterprise Development LP Logical operations
US9922722B2 (en) * 2016-04-07 2018-03-20 Stmicroelectronics S.R.L. Antifuse cell with capacitor and transistors
US9947400B2 (en) * 2016-04-22 2018-04-17 Nantero, Inc. Methods for enhanced state retention within a resistive change cell
US10256406B2 (en) * 2016-05-16 2019-04-09 Micron Technology, Inc. Semiconductor structures including liners and related methods
KR102590991B1 (ko) * 2016-08-08 2023-10-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 위한 저항 보상 회로
US10037800B2 (en) * 2016-09-28 2018-07-31 International Business Machines Corporation Resistive memory apparatus using variable-resistance channels with high- and low-resistance regions
US9997242B2 (en) * 2016-10-14 2018-06-12 Arm Ltd. Method, system and device for non-volatile memory device state detection
KR20180063514A (ko) * 2016-12-02 2018-06-12 에스케이하이닉스 주식회사 전자 장치
CN106656347B (zh) * 2016-12-26 2019-03-19 武汉光迅科技股份有限公司 一种用于控制光发射组件波长的方法及装置
US10355206B2 (en) 2017-02-06 2019-07-16 Nantero, Inc. Sealed resistive change elements
JP6438531B1 (ja) * 2017-06-16 2018-12-12 株式会社東芝 磁気記憶装置
JP7114096B2 (ja) * 2017-09-15 2022-08-08 国立大学法人東北大学 メモリ回路デバイス及びその使用方法
US10290327B2 (en) 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10796755B2 (en) * 2018-04-19 2020-10-06 Micron Technology, Inc. Permutation coding for improved memory cell operations
IT201800005084A1 (it) * 2018-05-04 2019-11-04 Dispositivo di memoria non volatile, in particolare a cambiamento di fase e relativo metodo di lettura
US10854289B2 (en) * 2018-05-14 2020-12-01 Samsung Electronics Co., Ltd. Resistive memory device providing reference calibration, and operating method thereof
US11151296B2 (en) * 2018-05-18 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504752B2 (en) * 2000-12-26 2003-01-07 Kakbushiki Kaisha Toshiba Magnetic random access memory
US6674679B1 (en) * 2002-10-01 2004-01-06 Hewlett-Packard Development Company, L.P. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having equi-potential isolation
CN105931664A (zh) * 2015-01-22 2016-09-07 南泰若股份有限公司 用于读取和编程1-r阻变元件阵列的方法

Also Published As

Publication number Publication date
KR102288847B1 (ko) 2021-08-10
TWI709973B (zh) 2020-11-11
JP2019114319A (ja) 2019-07-11
US20190115054A1 (en) 2019-04-18
US10290327B2 (en) 2019-05-14
JP2023018008A (ja) 2023-02-07
JP7422205B2 (ja) 2024-01-25
US11972830B2 (en) 2024-04-30
US11393508B2 (en) 2022-07-19
EP3471101B1 (en) 2020-12-16
KR20190041924A (ko) 2019-04-23
EP3471101A1 (en) 2019-04-17
US20220358970A1 (en) 2022-11-10
TW201931359A (zh) 2019-08-01
US20190272855A1 (en) 2019-09-05
CN109671452A (zh) 2019-04-23

Similar Documents

Publication Publication Date Title
CN109671452B (zh) 用于访问阻变元件阵列中的阻变元件的装置和方法
US10937497B2 (en) Methods for accessing 1-R resistive change element arrays
US11651820B2 (en) Fast read speed memory device
US9666272B2 (en) Resistive change element arrays using resistive reference elements
US9934848B2 (en) Methods for determining the resistive states of resistive change elements
ITTO20080647A1 (it) Decodificatore di colonna per dispositivi di memoria non volatili, in particolare del tipo a cambiamento di fase
US9941001B2 (en) Circuits for determining the resistive states of resistive change elements
US20240038299A1 (en) Resistive Change Element Arrays
US9190117B2 (en) Nonvolatile semiconductor memory device
US20170352413A1 (en) Devices for determining the resistive states of resistive change elements
JP6146004B2 (ja) Ｄ／ａ変換回路
WO2017214302A1 (en) Circuits for determining the resistive states of resistive change elements
JP2013191249A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant