KR102288847B1 - 저항 변화 소자 어레이의 저항 변화 소자에 액세스하기 위한 디바이스 및 방법 - Google Patents

저항 변화 소자 어레이의 저항 변화 소자에 액세스하기 위한 디바이스 및 방법 Download PDF

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Abstract

저항성 변경 엘리먼트들의 저항성 상태들을 결정하기 위해 저항성 변경 엘리먼트 어레이 내의 저항성 변경 엘리먼트들에 액세스하기 위한 디바이스들 및 방법들이 개시된다. 본 개시의 일부 양태들에 따르면, 디바이스들 및 방법들은 다양한 동작들을 통해 저항성 변경 엘리먼트 어레이 내의 저항성 변경 엘리먼트들에 액세스한다. 본 개시의 일부 양태들에 따르면, 디바이스들 및 방법들은 특정 동작들에 대해 테일러링된 전류량을 공급한다. 본 개시의 일부 양태들에 따르면, 디바이스들 및 방법들은 저항성 변경 엘리먼트 어레이의 회로 조건들을 보상하기 위해 특정 동작에 대해 테일러링된 전류량을 조정함으로써 저항성 변경 엘리먼트 어레이의 회로 조건들을 보상한다.

Description

저항 변화 소자 어레이의 저항 변화 소자에 액세스하기 위한 디바이스 및 방법{DEVICES AND METHODS FOR ACCESSING RESISTIVE CHANGE ELEMENTS IN RESISTIVE CHANGE ELEMENT ARRAYS}
본 출원은, 본 출원의 양수인에게 양도되고, 참조에 의해 그 전체가 본원에 통합되는 다음의 미국 특허와 관련된다:
2005년 11월 15일자로 출원된 발명의 명칭이 Two-Terminal Nanotube Devices and Systems and Methods of Making Same인 미국 특허 제7,781,862호;
2009년 11월 13일자로 출원된 발명의 명칭이 Method for Resetting a Resistive Change Memory Element인 미국 특허 제8,000,127호;
2010년 9월 1일자로 출원된 발명의 명칭이 Method for Adjusting a Resistive Change Element Using a Reference인 미국 특허 제8,619,450호;
2012년 12월 17일자로 출원된 발명의 명칭이 Carbon Based Nonvolatile Cross Point Memory Incorporating Carbon Based Diode Select Devices and MOSFET Select Devices for Memory and Logic Applications인 미국 특허 제9,390,790호;
2015년 7월 29일자로 출원된 발명의 명칭이 DDR Compatible Memory Circuit Architecture for Resistive Change Element Arrays인 미국 특허 제9,412,447호;
2016년 1월 12일자로 출원된 발명의 명칭이 Resistive Change Element Arrays Using Resistive Reference Elements인 미국 특허 제9,666,272호; 및
2016년 3월 24일자로 출원된 발명의 명칭이 1-R Resistive Change Element Arrays Using Resistive Reference Elements인 미국 특허 제9,715,927호.
본 출원은, 본 출원의 양수인에게 양도되고, 참조에 의해 그 전체가 본원에 통합되는 다음의 미국 특허 출원과 관련된다:
2016년 4월 22일자로 출원된 발명의 명칭이 Methods for Enhanced State Retention Within a Resistive Change Cell인 미국 특허 출원 제15/136,414호.
본 개시는 일반적으로 저항 변화 소자의 어레이에 관한 것으로, 일반적으로 이러한 어레이의 저항 변화 소자에 액세스하기 위한 디바이스 및 방법에 관한 것이다.
본 명세서 전반에 걸친 관련된 기술의 임의의 논의는, 어떤 식으로든, 그러한 기술이 널리 알려져 있다는 것 또는 해당 분야에서 공통의 일반적인 지식의 일부를 구성한다는 것을 인정하는 것으로 해석되어서는 안된다.
기술 분야의 숙련된 자에 의해 저항 RAM으로 종종 칭해지는 저항 변화 디바이스 및 어레이는, 반도체 산업에서 널리 알려져 있다. 그러한 디바이스 및 어레이는, 예를 들면, 상 변화 메모리, 고체 전해질 메모리, 금속 산화물 저항 메모리, 및 탄소 나노튜브 메모리 예컨대 NRAM®을 포함하지만 그러나 이들로 제한되지는 않는다.
저항 변화 디바이스 및 어레이는, 몇몇 인가된 자극에 응답하여 다수의 불휘발성 저항 상태 사이에서 조정될 수 있는 몇몇 재료를 통상적으로 포함하는, 각각 개개의 어레이 셀 내의 저항 변화 소자를, 두 개 이상의 저항 상태 사이에서 조정하는 것에 의해 정보를 저장한다. 예를 들면, 저항 변화 소자 셀 내의 각각의 저항 상태는, 디바이스 또는 어레이 내의 회로부(circuitry)를 지원하는 것에 의해 프로그래밍될 수 있고 되판독될(read back) 수 있는 데이터 값에 대응할 수 있다.
예를 들면, 저항 변화 소자는, 저 저항 상태(이것은 로직 "1"에 대응할 수도 있을 것이다)와 고 저항 상태(이것은 로직 "0"에 대응할 수도 있을 것이다)의 두 개의 저항 상태 사이에서 전환하도록 배열될 수 있을 것이다. 이러한 방식으로, 저항 변화 소자는 하나의 이진 자릿수(비트)의 데이터를 저장하기 위해 사용될 수 있다.
또는, 다른 예로서, 저항 변화 소자는, 2 비트의 데이터를 저장하기 위해, 네 개의 저항 상태 사이에서 스위칭하도록 배열될 수도 있을 것이다. 또는 저항 변화 소자는, 3 비트의 데이터를 저장하기 위해, 여덟 개의 저항 상태 사이에서 전환하도록 배열될 수도 있을 것이다. 또는 저항 변화 소자는, n 비트의 데이터를 저장하기 위해, 2n 개의 저항 상태 사이에서 전환하도록 배열될 수 있을 것이다.
현재의 최신 기술 내에서, 메모리 디바이스 및 어레이의 더 빠른 속도 및 더 낮은 전력 동작을 제공하기 위한 필요성이 점점 증가하고 있다. 추가적으로, 현재의 최신 기술의 내에서, 메모리 디바이스 및 어레이의 감소된 에러 동작을 제공하기 위한 필요성이 점점 증가하고 있다.
본 개시는 저항 변화 소자 어레이를 포함하는 디바이스를 제공하는데, 저항 변화 소자 어레이는 복수의 비트 라인, 복수의 워드 라인, 및 복수의 저항 변화 소자를 포함하고, 각각의 저항 변화 소자는 제1 단자 및 제2 단자를 구비하고, 각각의 저항 변화 소자의 제1 단자는 복수의 비트 라인 중 한 비트 라인에 전기적으로 연결되고, 각각의 저항 변화 소자의 제2 단자는 복수의 워드 라인 중 한 워드 라인에 전기적으로 연결된다. 디바이스는, 복수의 저항 기준 소자 - 각각의 저항 기준 소자는 제1 단자 및 제2 단자를 구비하고, 각각의 저항 기준 소자의 제1 단자는 복수의 비트 라인 중 한 비트 라인에 전기적으로 연결되고, 각각의 저항 기준 소자의 제2 단자는 복수의 워드 라인 중 한 워드 라인에 전기적으로 연결됨 - , 회로 - 상기 회로는 복수의 저항 기준 소자와 회로 사이의 전류 흐름에 의해 선택되는 저항에 기초하여 복수의 저항 변화 소자 내의 적어도 하나의 저항 변화 소자의 동작을 위한 전류의 양을 싱크하도록(sink) 구성되고, 회로는 복수의 저항 변화 소자 및 복수의 저항 기준 소자에 전기적으로 연결됨 - , 및 저항 변화 소자 어레이에 전기적으로 연결되는 복수의 감지 디바이스를 더 포함한다.
본 개시의 다른 양태에 따르면, 저항은 복수의 저항 기준 소자 내의 저항 기준 소자의 저항으로부터 선택된다.
본 개시의 다른 양태에 따르면, 저항은 상기 복수의 저항 기준 소자 내의 저항 기준 소자 중에서의 상이한 저항의 수보다 더 큰 수의 상이한 저항으로부터 선택된다. 또한, 상이한 저항의 수는 3이고, 상기 복수의 저항 기준 소자 내의 저항 기준 소자 중에서의 상이한 저항의 상기 수는 2이다.
본 개시의 다른 양태에 따르면, 복수의 저항 기준 소자는 복수의 저 저항 기준 소자 및 복수의 고 저항 기준 소자를 포함하고, 복수의 저 저항 기준 소자는 복수의 고 저항 기준 소자의 저항보다 더 작은 저항을 갖는다.
본 개시의 다른 양태에 따르면, 복수의 저항 기준 소자는 복수의 저 저항 기준 소자, 복수의 중간 저항 기준 소자, 및 복수의 고 저항 기준 소자를 포함하고, 복수의 저 저항 기준 소자는 복수의 중간 저항 기준 소자의 저항보다 더 작은 저항을 가지며, 복수의 중간 저항 기준 소자는 복수의 고 저항 기준 소자의 저항보다 더 작은 저항을 갖는다.
본 개시의 다른 양태에 따르면, 회로는 또한, 적어도 하나의 제어 신호를 수신하도록 그리고 적어도 하나의 제어 신호에 기초하여 회로와 복수의 저항 기준 소자 사이의 전류 흐름을 조정하도록 구성된다.
본 개시의 다른 양태에 따르면, 회로는 또한, 저항 변화 소자 어레이의 회로 상태(circuit condition)를 보상하기 위해 적어도 하나의 저항 변화 소자의 동작을 위한 전류의 양을 조정하도록 구성된다.
본 개시의 다른 양태에 따르면, 복수의 저항 변화 소자 내의 저항 변화 소자는, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 및 도전성 브리지 메모리 소자로 구성되는 그룹으로부터 선택된다.
본 개시의 다른 양태에 따르면, 복수의 저항 기준 소자 내의 저항 기준 소자는, 저항기, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 및 도전성 브리지 메모리 소자로 이루어지는 그룹으로부터 선택된다.
본 개시의 다른 양태에 따르면, 디바이스는, 복수의 증폭기가 저항 변화 소자 어레이에 전기적으로 연결되고 복수의 감지 디바이스가 복수의 증폭기에 전기적으로 연결되도록, 저항 변화 소자 어레이와 복수의 감지 디바이스 사이에 전기적으로 연결되는 복수의 증폭기를 포함한다.
본 개시의 다른 양태에 따르면, 복수의 저항 기준 소자는 저항 변화 소자 어레이 내에 위치된다.
본 개시는 저항 변화 소자 어레이를 포함하는 디바이스를 제공하는데, 저항 변화 소자 어레이는 복수의 비트 라인, 복수의 워드 라인, 및 복수의 저항 변화 소자를 포함하고, 각각의 저항 변화 소자는 제1 단자 및 제2 단자를 구비하고, 각각의 저항 변화 소자의 제1 단자는 복수의 비트 라인 중 한 비트 라인에 전기적으로 연결되고 각각의 저항 변화 소자의 제2 단자는 복수의 워드 라인 중 한 워드 라인에 전기적으로 연결된다. 디바이스는, 복수의 저항 기준 소자 - 각각의 저항 기준 소자는 제1 단자 및 제2 단자를 구비하고, 각각의 저항 기준 소자의 제1 단자는 복수의 비트 라인 중 한 비트 라인에 전기적으로 연결되고, 각각의 저항 기준 소자의 제2 단자는 복수의 워드 라인 중 한 워드 라인에 전기적으로 연결됨 - , 회로 - 상기 회로는 복수의 저항 기준 소자와 회로 사이의 전류 흐름에 의해 선택되는 저항에 기초하여 복수의 저항 변화 소자 내의 적어도 하나의 저항 변화 소자의 동작을 위한 전류의 양을 소싱하도록(source) 구성되고, 회로는 복수의 저항 변화 소자 및 복수의 저항 기준 소자에 전기적으로 연결됨 - , 및 저항 변화 소자 어레이에 전기적으로 연결되는 복수의 감지 디바이스를 더 포함한다.
본 개시의 다른 양태에 따르면, 저항은 복수의 저항 기준 소자 내의 저항 기준 소자의 저항으로부터 선택된다.
본 개시의 다른 양태에 따르면, 저항은 복수의 저항 기준 소자 내의 저항 기준 소자 중에서의 상이한 저항의 수보다 더 큰 수의 상이한 저항으로부터 선택된다. 또한, 상이한 저항의 수는 3이고, 상기 복수의 저항 기준 소자 내의 저항 기준 소자 중에서의 상이한 저항의 수는 2이다.
본 개시의 다른 양태에 따르면, 복수의 저항 기준 소자는 복수의 저 저항 기준 소자 및 복수의 고 저항 기준 소자를 포함하고, 복수의 저 저항 기준 소자는 복수의 고 저항 기준 소자의 저항보다 더 작은 저항을 갖는다.
본 개시의 다른 양태에 따르면, 복수의 저항 기준 소자는 복수의 저 저항 기준 소자, 복수의 중간 저항 기준 소자, 및 복수의 고 저항 기준 소자를 포함하고, 복수의 저 저항 기준 소자는 복수의 중간 저항 기준 소자의 저항보다 더 작은 저항을 가지며, 복수의 중간 저항 기준 소자는 복수의 고 저항 기준 소자의 저항보다 더 작은 저항을 갖는다.
본 개시의 다른 양태에 따르면, 회로는 또한, 적어도 하나의 제어 신호를 수신하도록 그리고 적어도 하나의 제어 신호에 기초하여 회로와 복수의 저항 기준 소자 사이의 전류 흐름을 조정하도록 구성된다.
본 개시의 다른 양태에 따르면, 회로는 또한, 저항 변화 소자 어레이의 회로 상태(circuit condition)를 보상하기 위해 적어도 하나의 저항 변화 소자의 동작을 위한 전류의 양을 조정하도록 구성된다.
본 개시의 다른 양태에 따르면, 복수의 저항 변화 소자 내의 저항 변화 소자는, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 및 도전성 브리지 메모리 소자로 구성되는 그룹으로부터 선택된다.
본 개시의 다른 양태에 따르면, 복수의 저항 기준 소자 내의 저항 기준 소자는, 저항기, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 및 도전성 브리지 메모리 소자로 이루어지는 그룹으로부터 선택된다.
본 개시의 다른 양태에 따르면, 디바이스는, 복수의 증폭기가 저항 변화 소자 어레이에 전기적으로 연결되고 복수의 감지 디바이스가 복수의 증폭기에 전기적으로 연결되도록, 저항 변화 소자 어레이와 복수의 감지 디바이스 사이에 전기적으로 연결되는 복수의 증폭기를 더 포함한다.
본 개시의 다른 양태에 따르면, 복수의 저항 기준 소자는 저항 변화 소자 어레이 내에 위치된다.
본 개시는 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법을 제공하는데, 그 방법은, 저항 변화 소자 어레이에 내의 복수의 저항 변화 소자로부터 적어도 하나의 저항 변화 소자를 선택하는 것 - 각각의 저항 변화 소자는 저항 변화 소자 어레이 내의 복수의 비트 라인 중의 한 비트 라인 및 저항 변화 소자 어레이 내의 복수의 워드 라인 중의 한 워드 라인에 전기적으로 연결됨 - , 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것, 및 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것을 포함한다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작을 위한 저항은 저항 기준 소자의 저항이다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작을 위한 저항은 저항 변화 소자 어레이 내의 저항 기준 소자의 저항이다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작을 위한 저항은 복수의 저항 기준 소자 내의 저항 기준 소자의 저항으로부터 선택된다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작을 위한 저항은 상기 저항 변화 소자 어레이 내의 복수의 저항 기준 소자 내의 저항 기준 소자의 저항으로부터 선택된다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작을 위한 저항은, 복수의 저항 기준 소자 내의 저항 기준 소자 중에서의 상이한 저항의 수보다 더 큰 수의 상이한 저항으로부터 선택된다. 또한, 상이한 저항의 수는 3이고, 복수의 저항 기준 소자 내의 저항 기준 소자 중에서의 상이한 저항의 수는 2이다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작을 위한 저항은, 저항 변화 소자 어레이 내의 복수의 저항 기준 소자 내의 저항 기준 소자 중에서의 상이한 저항의 수보다 더 큰 수의 상이한 저항으로부터 선택된다. 또한, 상이한 저항의 수는 3이고, 복수의 저항 기준 소자 내의 저항 기준 소자 중에서의 상이한 저항의 수는 2이다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것에 응답한다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법은, 저항 변화 소자 어레이의 회로 상태를 보상하기 위해 동작을 위한 전류의 양을 조정하는 것을 더 포함한다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법은, 저항 변화 소자 어레이 내의 복수의 저항 변화 소자로부터 적어도 하나의 저항 변화 소자를 선택하기 이전에, 복수의 비트 라인 및 복수의 워드 라인을 0 볼트로 초기화하는 것을 더 포함한다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작은 판독 동작이고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 판독 동작을 위한 저항보다 더 작거나 또는 동일한 경우 저 저항 상태인 것으로 결정되고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 판독 동작을 위한 저항보다 더 큰 경우 고 저항 상태인 것으로 결정된다. 또한, 저 저항 상태는 로직 1에 대응하고, 고 저항 상태는 로직 0에 대응한다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작은 판독 동작이고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 판독 동작을 위한 저항보다 더 작은 경우 저 저항 상태인 것으로 결정되고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 판독 동작을 위한 저항보다 더 크거나 또는 동일한 경우 고 저항 상태인 것으로 결정된다. 또한, 저 저항 상태는 로직 1에 대응하고, 고 저항 상태는 로직 0에 대응한다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작은 설정 검증 동작(set verify operation)이고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 설정 검증 동작을 위한 저항보다 더 작거나 또는 동일한 경우 저 저항 상태인 것으로 결정되고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 설정 검증 동작을 위한 저항보다 더 큰 경우 저 저항 상태 이외의 저항 상태인 것으로 결정된다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작은 설정 검증 동작이고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 설정 검증 동작을 위한 저항보다 더 작은 경우 저 저항 상태인 것으로 결정되고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 설정 검증 동작을 위한 저항보다 더 크거나 또는 동일한 경우 저 저항 상태 이외의 저항 상태인 것으로 결정된다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작은 리셋 검증 동작이고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 리셋 검증 동작을 위한 저항보다 더 큰 경우 고 저항 상태인 것으로 결정되고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 리셋 검증 동작을 위한 저항보다 더 작거나 또는 동일한 경우 고 저항 상태 이외의 저항 상태인 것으로 결정된다.
본 개시의 다른 양태에 따르면, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법 내에서, 동작은 리셋 검증 동작이고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 리셋 검증 동작을 위한 저항보다 더 크거나 또는 동일한 경우 고 저항 상태인 것으로 결정되고, 적어도 하나의 저항 변화 소자의 저항 상태는, 적어도 하나의 저항 변화 소자의 저항이 리셋 검증 동작을 위한 저항보다 더 작은 경우 고 저항 상태 이외의 저항 상태인 것으로 결정된다.
본 개시의 다른 피쳐 및 이점은, 첨부의 도면과 관련하여 하기에서 제공되는 다음의 설명으로부터 명백해질 것이다.
도 1은 1-R 저항 변화 소자 셀의 어레이에 대한 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 2a는, 전류의 양을 소싱하기 위해 저항 기준 소자의 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 2b는 작은 신호를 증가시키기 위한 증폭기를 더 포함하는 도 2a의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 2c는 전류 변동을 감소시키기 위한 저항기를 더 포함하는 도 2a의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 2d는 작은 신호를 증가시키기 위한 증폭기 및 전류 변동을 감소시키기 위한 저항기를 더 포함하는 도 2a의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 2e는, 전류의 양을 싱크하기 위해 저항 기준 소자의 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 2f는 작은 신호를 증가시키기 위한 증폭기를 더 포함하는 도 2e의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 2g는 전류 변동을 감소시키기 위한 저항기를 더 포함하는 도 2e의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 2h는 작은 신호를 증가시키기 위한 증폭기 및 전류 변동을 감소시키기 위한 저항기를 더 포함하는 도 2e의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 2i는 인버터를 더 포함하는 도 2e의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 3a는 READ(판독) 동작 동안 도 2a의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 3b는 SET VERIFY(설정 검증) 동작 동안 도 2a의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 3c는 RESET VERIFY(리셋 검증) 동작 동안 도 2a의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 3d는 READ 동작 동안 도 2e의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 3e는 SET VERIFY 동작 동안 도 2e의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 3f는 RESET VERIFY 동작 동안 도 2e의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 4는 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법을 도시하는 플로우차트를 예시한다.
도 5a는, 전류의 양을 소싱하기 위해 저항 기준 소자의 저항에 기초한 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 5b는 작은 신호를 증가시키기 위한 증폭기를 더 포함하는 도 5a의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 5c는 전류 변동을 감소시키기 위한 저항기를 더 포함하는 도 5a의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 5d는 작은 신호를 증가시키기 위한 증폭기 및 전류 변동을 감소시키기 위한 저항기를 더 포함하는 도 5a의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 5e는, 전류의 양을 싱크하기 위해 저항 기준 소자의 저항에 기초한 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 5f는 작은 신호를 증가시키기 위한 증폭기를 더 포함하는 도 5e의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 5g는 전류 변동을 감소시키기 위한 저항기를 더 포함하는 도 5e의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 5h는 작은 신호를 증가시키기 위한 증폭기 및 전류 변동을 감소시키기 위한 저항기를 더 포함하는 도 5e의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 5i는 인버터를 더 포함하는 도 5e의 예시적인 아키텍쳐의 단순화된 개략적인 도면을 예시한다.
도 6a는 READ 동작 동안 도 5a의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 6b는 SET VERIFY 동작 동안 도 5a의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 6c는 RESET VERIFY 동작 동안 도 5a의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 6d는 READ 동작 동안 도 5e의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 6e는 SET VERIFY 동작 동안 도 5e의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
도 6f는 RESET VERIFY 동작 동안 도 5e의 예시적인 아키텍쳐에서의 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시하는데, 여기서는 전류 흐름이 더욱 상세하게 도시될 수 있도록 저항 변화 소자 어레이의 축소된 버전이 도시된다.
본 개시는, 저항 변화 소자의 저항 상태를 결정하기 위해 저항 변화 소자 어레이 내의 저항 변화 소자에 액세스하기 위한 디바이스 및 방법을 제공한다. 본 개시의 디바이스 및 방법은, 다양한 동작, 예컨대 판독 동작, 설정 검증 동작, 리셋 검증 동작, 테스트 동작, 및 다른 타입의 동작을 통해 저항 변화 소자에 액세스한다. 특정한 동작을 위해, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자가 선택되고, 특정한 동작을 위한 저항이 선택되고, 특정한 동작을 위한 전류의 양이 공급되며, 적어도 하나의 저항 변화 소자의 저항 상태가 결정된다. 특정한 동작을 위한 저항은, 적어도 하나의 저항 변화 소자와 동일한 저항 변화 소자 어레이 내에 위치되는 저항 기준 소자의 저항으로부터 선택되거나 또는 적어도 하나의 저항 변화 소자와 동일한 저항 변화 소자 어레이 내에 위치되는 저항 기준 소자를 사용하여 생성될 수 있는 다수의 저항으로부터 선택된다. 특정한 동작을 위한 전류의 양은 특정한 동작을 위한 저항에 기초한다. 또한, 저항 변화 소자 어레이의 회로 상태는, 특정한 동작을 위해 공급되는 전류의 양을 조정하는 것에 의해 보상된다. 특정한 동작에 맞게 맞춤되는 전류의 양을 공급하는 것은, 더 낮은 전압, 더 낮은 전류의 사용을 허용할 수 있고, 특정한 동작의 속도를 증가시킬 수 있으며, 저항 변화 소자의 저항 상태를 결정할 때 에러를 감소시킬 수 있다. 추가적으로, 저항 변화 소자 어레이의 회로 상태를 보상하기 위해 특정한 동작에 맞게 맞춤되는 전류의 양을 조정하는 것은, 더 낮은 전압, 더 낮은 전류의 사용을 허용할 수 있고, 특정한 동작의 속도를 증가시킬 수 있으며, 저항 변화 소자의 저항 상태를 결정할 때 에러를 감소시킬 수 있다.
두 개의 불휘발성 저항 상태로 프로그래밍 가능한 저항 변화 소자의 READ 동작은, 저항 변화 소자가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는지 또는 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는지의 여부를 결정하기 위한 동작이다. 추가적으로, READ 동작은, 저항 변화 소자의 저항 상태가 저항 상태를 유의미하게 변경시키지 않으면서 결정되는 동작을 설명하기 위해 사용된다. 두 개의 불휘발성 저항 상태로 프로그래밍 가능한 저항 변화 소자의 SET VERIFY 동작은, 저항 변화 소자가 저 저항 상태(통상적으로 로직 1, SET 상태에 대응함)를 갖는지 또는 저 저항 상태 이외의 저항 상태를 갖는지의 여부를 결정하기 위한 동작이다. SET VERIFY 동작은, 저항 변화 소자가 저 저항 상태를 갖는다는 것을 결정하기 위한 저 저항 상태에 대한 모델 저항과 저항 변화 소자의 저항 사이의, READ 동작을 위한 대응 관계보다 더 가까운, 저항 변화 소자가 저 저항 상태를 갖는다는 것을 결정하기 위한 저 저항 상태에 대한 모델 저항과 저항 변화 소자의 저항 사이의 대응 관계를 요구한다. 추가적으로, SET VERFIY 동작은, 저항 상태를 유의미하게 변경시키지 않으면서 적어도 하나의 저항 변화 소자의 저항 상태가 저 저항 상태인지의 여부가 결정되는 동작을 설명하기 위해 사용된다. 두 개의 불휘발성 저항 상태로 프로그래밍 가능한 저항 변화 소자의 RESET VERIFY 동작은, 저항 변화 소자가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는지 또는 고 저항 상태 이외의 저항 상태를 갖는지의 여부를 결정하기 위한 동작이다. RESET VERIFY 동작은, 저항 변화 소자가 고 저항 상태를 갖는다는 것을 결정하기 위한 고 저항 상태에 대한 모델 저항과 저항 변화 소자의 저항 사이의, READ 동작을 위한 대응 관계보다 더 가까운, 저항 변화 소자가 고 저항 상태를 갖는다는 것을 결정하기 위한 고 저항 상태에 대한 모델 저항과 저항 변화 소자의 저항 사이의 대응 관계를 요구한다. 추가적으로, RESET VERFIY 동작은, 저항 상태를 유의미하게 변화시키지 않으면서 적어도 하나의 저항 변화 소자의 저항 상태가 고 저항 상태인지의 여부가 결정되는 동작을 설명하기 위해 사용된다.
본 개시 내에서, 공급 전류는, 한 지점으로의 전류 흐름 및 한 지점으로부터의 전류 흐름을 설명하기 위해 사용된다. 한 지점에 대한 공급 전류는 소싱 전류(sourcing current)로도 또한 칭해질 수 있고 한 지점으로부터의 공급 전류는 싱킹 전류(sinking current)로도 또한 칭해질 수 있는데, 그 이유는 소싱 전류 및 싱킹 전류가 한 지점에 대한 전류 흐름의 방향을 나타내기 때문이다. 용어 연결, 커플링, 전기적 연결, 전기적 커플링, 및 전기적 통신은 본 개시에서 상호 교환적으로 사용되며, 그 용어는, 전기 신호가 하나의 컴포넌트로부터 다른 컴포넌트로, 직접적으로 또는 간접적으로, 흐르는 것을 허용하는 연결을 가리킨다. 하나의 컴포넌트로부터 다른 컴포넌트로의 전기 신호의 직접적인 흐름은, 저항기, 커패시터, 및 인덕터와 같은 전기 에너지를 발생시키지 않는 개입하는 수동 디바이스를 배제하지는 않는다. 하나의 컴포넌트로부터 다른 컴포넌트로의 전기 신호의 간접적인 흐름은, 전자기 유도에 의한 전기 흐름 또는 트랜지스터와 같은 개입하는 능동 디바이스를 배제하지는 않는다. 추가적으로, 용어 단자, 콘택, 및 도체는 본 개시에서 상호 교환 가능하게 사용된다. 또한, 용어 비트 라인 및 워드 라인은, 하기에서 명명되는 어레이 라인을 가리키는 것으로 제한되는 것이 아니라, 오히려, 용어 비트 라인 및 워드 라인은 하기의 명명과는 상이한 어레이 라인을 가리키기 위해 사용될 수 있다.
저항 변화 소자 셀은 셀 내에서의 저항 변화 소자의 사용을 통해 정보를 저장한다. 전기 자극에 응답하여, 이 저항 변화 소자는 적어도 두 개의 불휘발성 저항 상태 사이에서 조정될 수 있다. 통상적으로, 두 개의 저항 상태가 사용된다: 저 저항 상태(통상적으로 로직 1, SET 상태에 대응함) 및 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함). 이러한 방식으로, 저항 변화 소자 셀 내의 저항 변화 소자의 저항 값은 정보의 비트를 저장하기 위해 사용될 수 있다(예를 들면, 1 비트 메모리 소자로서 기능함). 본 개시의 다른 양태에 따르면, 두 개보다 많은 저항 상태가 사용되어, 단일의 셀이 하나보다 많은 비트의 정보를 저장하는 것을 허용한다. 예를 들면, 저항 변화 소자 셀은 네 개의 불휘발성 저항 상태 사이에서 자신의 저항 변화 소자를 조정하여, 단일의 셀에서 2 비트의 정보의 저장을 허용한다.
저항 변화 소자(및 그 어레이)는, (휴대폰, 디지털 카메라, 솔리드 스테이트 하드 드라이브, 및 컴퓨터와 같은 그러나 이들로 제한되지는 않는) 전자 디바이스 내에 디지털 데이터를 저장하기 위한(로직 값을 저항 상태로서 저장하기 위한) 불휘발성 메모리 디바이스로서 사용하기에 아주 적합하다. 그러나, 저항 변화 소자의 사용은 메모리 애플리케이션으로 제한되지는 않는다. 예를 들면, 저항 변화 소자(및 그 어레이)는 또한, 스위치, 재프로그래밍 가능한 퓨즈, 및 안티퓨즈(antifuse)로서의 사용에도 아주 적합하다. 실제로, 저항 변화 소자의 어레이뿐만 아니라, 본 개시에서 교시되는 진보된 아키텍쳐가 로직 디바이스 내에서 또는 아날로그 회로부 내에서 또한 사용될 수 있을 것이다.
통상적으로, 저항 변화 소자는 소자 양단에 전기적 자극을 인가하는 것에 의해 상이한 저항 상태 사이에서 조정(프로그래밍)된다. 예를 들면, (특정한 애플리케이션의 필요에 의해 요구되는 바와 같은) 특정한 전압, 전류, 및 펄스 폭의 하나 이상의 프로그래밍 펄스가 저항 변화 소자 양단에 인가되어, 저항 변화 소자의 저항을 초기 저항으로부터 새로운 소망되는 저항으로 조정할 수 있다. 상기의 예에서, (특정한 애플리케이션의 필요에 의해 요구되는 바와 같은) 특정한 전압, 전류, 및 펄스 폭의 다른 하나 이상의 프로그래밍 펄스가 저항 변화 소자 양단에 인가되어, 저항 변화 소자를 다시 초기 저항으로, 또는 특정한 애플리케이션에 따라, 제3 저항으로 조정할 수 있다. 또한, 미국 특허 출원 제15/136,414호에서 설명된 바와 같이, 저항 변화 소자의 저항을 조정하기 위해, 펄스 트레인이 저항 변화 소자의 양단에 인가될 수 있다.
이제 도 1을 참조하면, 저항 변화 소자 어레이(100)에 대한 예시적인 아키텍쳐가 단순화된 개략적인 도면에서 예시된다. 저항 변화 소자 어레이(100)는 복수의 저항 변화 소자 셀(CELL00-CELLxy)을 포함하고, 각각의 저항 변화 소자 셀은, 두 개의 어레이 라인(비트 라인 및 워드 라인)을 통해 액세스되는 저항 변화 소자(SW00-SWxy)를 포함하고 인 시튜(in situ) 선택 디바이스 또는 다른 전류 제한 소자를 포함하지 않는다. 저항 변화 소자 셀이 저항 변화 소자를 포함하고 인 시튜 선택 디바이스 또는 다른 전류 제한 소자를 포함하지 않기 때문에, 저항 변화 소자 셀(CELL00-CELLxy)은 1-R 저항 변화 소자 셀 또는 nR 저항 변화 소자 셀로 칭해진다. 추가적으로, 저항 변화 소자 어레이(100)가, 저항 변화 소자를 포함하지만 그러나 인 시튜 선택 디바이스 또는 다른 전류 제한 소자를 포함하지 않는 저항 변화 소자 셀을 포함하기 때문에, 저항 변화 소자 어레이(100)는 1-R 저항 변화 소자 어레이 또는 nR 저항 변화 소자 어레이로 칭해질 수 있다.
저항 변화 소자(SW00-SWxy)는 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 또는 도전성 브리지 메모리 소자뿐만 아니라 다른 재료 및 디자인일 수 있다. 저항 변화 소자(SW00-SWxy)는, 금속 산화물, 고체 전해질, 칼코겐화물 유리(chalcogenide glass)와 같은 상 변화 재료, 그래핀 패브릭(graphene fabric), 및 탄소 나노튜브 패브릭과 같은, 그러나 이들로 제한되지는 않는 복수의 재료로 형성될 수 있다. 예를 들면, Bertin 등등에 대한 미국 특허 제7,781,862호는, 제1 및 제2 도전 단자 및 나노튜브 패브릭 물품을 포함하는 2 단자 나노튜브 스위칭 디바이스를 개시한다. Bertin은, 복수의 불휘발성 저항 상태 사이에서 나노튜브 패브릭 물품의 저항률을 조정하기 위한 방법을 교시하고 있다. 적어도 하나의 실시형태에서, 전기 자극은, 예컨대 나노튜브 패브릭 층을 통해 전류를 통과시키기 위해, 제1 및 제2 도전성 소자 중 적어도 하나에 인가된다. (Bertin의 미국 특허 제7,781,862호에서 설명되는 바와 같은) 미리 결정된 파라미터의 소정의 세트 내에서 이 전기 자극을 주의 깊게 제어하는 것에 의해, 나노튜브 물품의 저항률은 상대적으로 고 저항 상태와 상대적으로 저 저항 상태 사이에서 반복적으로 스위칭될 수 있다. 소정의 실시형태에서, 이들 고 저항 상태 및 저 저항 상태는 정보의 비트를 저장하기 위해 사용될 수 있다.
본 개시 내에서의 저항 변화 소자 셀 및 저항 변화 소자의 몇몇 예가 탄소 나노튜브 기반의 저항 변화 소자 셀 및 저항 변화 소자를 구체적으로 언급하지만, 본 개시의 디바이스 및 방법은 이와 관련하여 제한되지는 않는다. 실제로, 본 개시의 디바이스 및 방법은, (상 변화 및 금속 산화물과 같은, 그러나 이들로 제한되지는 않는) 임의의 타입의 저항 변화 소자 셀 또는 저항 변화 소자에 적용 가능하다는 것이 기술 분야의 숙련된 자에게는 명백할 것이다.
각각의 저항 변화 소자(SW00-SWxy)는, 저 저항 상태, 예를 들면, 1 MΩ 정도의 저항(통상적으로, 로직 '1', SET 상태에 대응함), 및 고 저항 상태, 예를 들면 10 MΩ 정도의 저항(통상적으로 로직 '0', RESET 상태에 대응함)로 프로그래밍 가능하다. 각각의 저항 변화 소자(SW00-SWxy)는 제1 단자 및 제2 단자를 구비한다. 저항 변화 소자(SW00-SWxy)의 제1 단자는 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고 저항 변화 소자(SW00-SWxy)의 제2 단자는 워드 라인(WL(0)-WL(y))에 전기적으로 연결된다. 저항 변화 소자 어레이(100)는, 비트 라인(BL(0)-BL(x)) 상의 전압 및 워드 라인(WL(0)-WL(y)) 상의 전압을, 선택된 저항 변화 소자 셀을 판독, 검증, 테스트, 또는 프로그래밍하는 데 필요한 충분한 전기 자극으로 구동하는 것에 의해 어레이 내의 개개의 저항 변화 소자 셀을 주소 지정할 수 있고, 동시에, 어레이 내의 다른 셀이 자신의 저장된 저항 상태를 변경할 임의의 전기 자극을 경험하는 것을 방지할 수 있다.
상기에서 논의되는 바와 같이, 도 1에서 상세히 설명되는 어레이 아키텍쳐(100)는, 각각의 셀이 두 개의 별개의 어레이 라인에 대해서만 응답해야 한다는 것을 규정하는 회로 구조를 제공한다. 또한, 도 1에서 상세히 설명되는 바와 같은 어레이 아키텍쳐(100)는 각각의 저항 변화 소자를 갖는 인 시튜 선택 디바이스 또는 다른 전류 제한 디바이스를 필요로 하지 않고, 따라서, 어레이 아키텍쳐(100)는 바이폴라 동작을 허용한다(즉, 특정한 애플리케이션 또는 특정한 저항 변화 소자 기술의 요구에 이익이 될 때, 판독 전류, 검증 전류, 테스트 전류, 또는 프로그래밍 전류가 워드 라인으로부터 비트 라인으로 또는 비트 라인으로부터 워드 라인으로 흐를 수 있다). Bertin 등등에 대한 미국 특허 제9,390,790호는, 저항 변화 소자 어레이를 위한 이러한 타입의 아키텍쳐를 교시하고, 그러한 어레이 내의 셀을 프로그래밍하고 판독하기 위한 몇몇 방법을 설명한다.
도 1에서 상세히 설명되는(그리고 Bertin 등등에 대한 미국 특허 제9,390,790호에서 논의되는) 이 1-R 저항 변화 소자 어레이 아키텍쳐(100)는, 소정의 애플리케이션에 대한 회로 아키텍쳐 및 레이아웃과 관련하여, 추가적인 유의미한 개선 및 단순화를 나타낸다. 예를 들면, 어레이 아키텍쳐(100) 내에서의 셀 사이즈의 스케일링은, 저항 변화 소자 자체의 물리적 치수 요건에 의해서만 제한된다. 또한, 각각의 저항 변화 소자 셀이 하나의 디바이스(저항 변화 소자 그 자체) 및 두 개의 배선(interconnection)(저항 변화 소자의 제1 단자에 전기적으로 연결되는 비트 라인 및 저항 변화 소자의 제2 단자에 전기적으로 연결되는 워드 라인)만을 포함하기 때문에, 저항 변화 소자 어레이의 복잡성은 유의미하게 감소되어, 제조의 용이성, 비용, 확장성에 대한 증가된 능력, 및 회로 통합과 관련하여 수 많은 이점을 -- 소정의 애플리케이션 내에서 -- 제공한다. 이와 같이, 도 1에서 상세히 설명되는 바와 같은 단순화된 어레이 아키텍쳐(100)(또는, 예를 들면, 도 2a 내지 도 2i, 도 3a 내지 도 3f, 도 5a 내지 도 5i, 및 도 6a 내지 도 6f에서 도시되는 임의의 어레이 구조와 같은 유사한 변형예)는, 최신 기술이 더 높은 밀도의 저항 변화 소자 어레이를 계속 요구하기 때문에, 아주 바람직하다.
이제 도 2a를 참조하면, 일정 양의 전류를 소싱하기 위해 저항 기준 소자의 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐가 단순화된 개략적인 도면에서 예시된다. 예시적인 아키텍쳐는, 저 저항 기준 소자의 저 저항, 중간 저항 기준 소자의 중간 저항, 및 고 저항 기준 소자의 고 저항으로부터 선택되도록 동작 가능하고, 하기에서 논의되는 바와 같이, SET VERIFY 동작을 위해 저 저항이 선택되고, READ 동작을 위해 중간 저항이 선택되고, RESET VERIFY 동작을 위해 고 저항이 선택된다. 추가적으로, 예시적인 아키텍쳐는, 상이한 저항을 갖는 추가적인 저항 기준 소자를 예시적인 아키텍쳐에 포함시키는 것에 의해 추가적인 저항으로부터 선택될 수 있다. 예시적인 아키텍쳐는, 도 2a에서 도시되는 바와 같이, 저항 변화 소자 어레이(200), 조정 가능한 양의 전류를 소싱하기 위한 회로(202), 및 복수의 감지 디바이스(260, 262)를 포함한다. 그러나, 예시적인 아키텍쳐는 도 2a로 제한되지는 않으며, 예시적인 아키텍쳐는, 저항기, 증폭기, 및 인버터와 같은, 도 2a에서 도시되지 않는 추가적인 컴포넌트를 포함할 수 있고, 감지 증폭기와 같은, 도 2a에 도시되는 컴포넌트를 생략할 수 있다. 또한, 예시적인 아키텍쳐는 도 2b 내지 도 2d로 제한되지는 않으며, 예시적인 아키텍쳐는, 도 2b 내지 도 2d에서 도시되지 않는 추가적인 컴포넌트를 포함할 수 있고 도 2b 내지 도 2d에서 도시되는 컴포넌트를 생략할 수 있다.
저항 변화 소자 어레이(200)는 복수의 저항 변화 소자 셀(CELL00-CELLxy)을 포함하고, 각각의 저항 변화 소자 셀은, 두 개의 어레이 라인(비트 라인 및 워드 라인)을 통해 액세스되는 저항 변화 소자(SW00-SWxy)를 포함하고 인 시튜 선택 디바이스 또는 다른 전류 제한 소자를 포함하지 않는다. 저항 변화 소자 어레이(200)는 또한, 각각의 저 저항 기준 소자가 두 개의 어레이 라인(비트 라인 및 워드 라인)을 통해 액세스되는 복수의 저 저항 기준 소자(RL00-RL0y), 각각의 중간 저항 기준 소자가 두 개의 어레이 라인(비트 라인 및 워드 라인)을 통해 액세스되는 복수의 중간 저항 기준 소자(RI00-RI0y), 및 각각의 고 저항 기준 소자가 두 개의 어레이 라인(비트 라인 및 워드 라인)을 통해 액세스되는 복수의 고 저항 기준 소자(RH00-RH0y)를 또한 포함한다. 대안적으로, 복수의 저 저항 기준 소자(RL00-RL0y), 복수의 중간 저항 기준 소자(RI00-RI0y) 및 복수의 고 저항 기준 소자(RH00-RH0y) 중 적어도 하나는 저항 변화 소자 어레이(200) 외부에 위치될 수 있다.
저항 변화 소자 셀(CELL00-CELLxy)이 저항 변화 소자를 포함하고 인 시튜 선택 디바이스 또는 다른 전류 제한 소자를 포함하지 않기 때문에, 저항 변화 소자 셀(CELL00-CELLxy)은 1-R 저항 변화 소자 셀 또는 nR 저항 변화 소자 셀로 칭해진다. 저항 변화 소자 셀(CELL00-CELLxy)은, 도 1과 관련하여 상기에서 논의되는 저항 변화 소자 어레이(100) 내의 저항 변화 소자 셀(CELL00-CELLxy)과 동일한 또는 유사한 구조를 가질 수 있다. 추가적으로, 저항 변화 소자 어레이(200)는 1-R 저항 변화 소자 어레이 또는 nR 저항 변화 소자 어레이로 지칭될 수 있는데, 그 이유는 저항 변화 소자 어레이(200)가, 저항 변화 소자를 포함하고 인 시튜 선택 디바이스 또는 다른 전류 제한 소자를 포함하지 않는 저항 변화 소자 셀을 포함하기 때문이다.
저항 변화 소자 어레이(200)에서의 저 저항 기준 소자(RL00-RL0y), 중간 저항 기준 소자(RI00-RI0y), 고 저항 기준 소자(RH00-RH0y), 및 저항 변화 소자(SW00-SWxy)의 위치는, 저 저항 기준 소자(RL00-RL0y), 중간 저항 기준 소자(RI00-RI0y), 고 저항 기준 소자(RH00-RH0y), 및 저항 변화 소자(SW00-SWxy)로 하여금, 온도, 어레이 라인 커패시턴스 및 임피던스, 선택되지 않은 셀의 전기 저항, 및 어레이 내에서의 누설 경로와 같은, 본질적으로 동일한 회로 상태에 노출되게 한다. 저항 변화 소자 어레이(200) 내에 저 저항 기준 소자(RL00-RL0y), 중간 저항 기준 소자(RI00-RI0y), 고 저항 기준 소자(RH00-RH0y), 및 저항 변화 소자(SW00-SWxy)를 위치시키는 것은, 저 저항 기준 소자(RL00-RL0y), 중간 저항 기준 소자(RI00-RI0y), 고 저항 기준 소자(RH00-RH0y), 및 저항 변화 소자(SW00-SWxy)가 본질적으로 동일한 회로 상태에 노출되기 때문에, 저항 변화 소자 어레이(200)의 회로 상태의 영향을 감소시킬 수 있다. 추가적으로, 저 저항 기준 소자(RL00-RL0y), 중간 저항 기준 소자(RI00-RI0y), 고 저항 기준 소자(RH00-RH0y), 및 저항 변화 소자(SW00-SWxy)를 동일한 재료로 구성하는 것은, 저 저항 기준 소자(RL00-RL0y), 중간 저항 기준 소자(RI00-RI00y), 고 저항 기준 소자(RH00-RH0y), 및 저항 변화 소자(SW00-SWxy)가 상이한 재료로 구성되는 것에 의해 야기되는 전기적 특성에서의 변동의 영향을 감소시킬 수 있다.
저항 변화 소자(SW00-SWxy)는, 상기에서 논의되는 바와 같이, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 또는 도전성 브리지 메모리 소자뿐만 아니라 다른 재료 및 디자인일 수 있다. 저항 변화 소자(SW00-SWxy)는, 금속 산화물, 고체 전해질, 칼코겐화물 유리와 같은 상 변화 재료, 그래핀 패브릭, 및 탄소 나노튜브 패브릭과 같은, 그러나 이들로 제한되지는 않는 복수의 재료로 형성될 수 있다. 저항 변화 소자(SW00-SWxy)는, 저 저항 상태, 예를 들면, 1 MΩ 정도의 저항(통상적으로, 로직 '1', SET 상태에 대응함), 및 고 저항 상태, 예를 들면 10 MΩ 정도의 저항(통상적으로 로직 '0', RESET 상태에 대응함)로 프로그래밍 가능하다.
저 저항 기준 소자(RL00-RL0y)는, 저항기, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 또는 도전성 브리지 메모리 소자뿐만 아니라 다른 재료 및 설계일 수 있다. 저 저항 기준 소자(RL00-RL0y)는, 금속 산화물, 고체 전해질, 칼코겐화물 유리와 같은 상 변화 재료, 그래핀 패브릭, 및 탄소 나노튜브 패브릭과 같은, 그러나 이들로 제한되지는 않는 복수의 재료로 형성될 수 있다. 저 저항 기준 소자(RL00-RL0y)의 저항은 회로 설계자에 의해 선택되는 설계 변수이다. 저 저항 기준 소자(RL00-RL0y)의 저항은 SET VERIFY 동작 동안 저 저항 상태에 대응하는 저항 값에 대한 상부 경계(upper boundary)를 설정한다. 회로 설계자는 통상적으로, 저항 변화 소자(SW00-SWxy)가 저 저항 상태에 대한 모델 저항보다 더 큰 저항을 가질 수 있고 SET VERIFY 동작 동안 저 저항 상태를 갖는 것으로 결정될 수 있도록, 저 저항 기준 소자(RL00-RL0y)에 대해서, 저항 변화 소자(SW00-SWxy)의 저 저항 상태에 대한 모델 저항보다 더 큰 저항을 선택한다.
예를 들면, 저항 변화 소자(SW00-SWxy)의 저 저항 상태에 대한 모델 저항이 1 MΩ인 경우, 회로 설계자는 저 저항 기준 소자(RL00-RL0y)의 저항을 2 MΩ이 되도록 선택할 수 있고, 따라서, 대략적으로 2 MΩ보다 더 작은 또는 동일한 저항을 갖는 저항 변화 소자는 SET VERIFY 동작 동안 저 저항 상태를 갖는 것으로 결정된다. 회로 설계자는 통상적으로, 저 저항 기준 소자(RL00-RL0y)에 대해서, 저항 변화 소자(SW00-SWxy)의 저 저항 상태에 대한 모델 저항보다 더 큰 그리고 중간 저항 기준 소자(RI00-RI0y)의 저항보다 더 작은 저항을 선택한다는 것을 유의한다. 또한, 저 저항 기준 소자(RL00-RL0y)는 대략적으로 동일한 저항을 갖는 것으로 제한되지는 않는다는 것을 유의한다. 예를 들면, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)에 더 근접하게 위치되는 저 저항 기준 소자는, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)로부터 더 멀리 위치되는 저 저항 기준 소자의 저항보다 더 큰 저항을 가질 수 있다.
중간 저항 기준 소자(RI00-RI0y)는, 저항기, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 또는 도전성 브리지 메모리 소자뿐만 아니라 다른 재료 및 설계일 수 있다. 중간 저항 기준 소자(RI00-RI0y)는, 금속 산화물, 고체 전해질, 칼코겐화물 유리와 같은 상 변화 재료, 그래핀 패브릭, 및 탄소 나노튜브 패브릭과 같은, 그러나 이들로 제한되지는 않는 복수의 재료로 형성될 수 있다. 중간 저항 기준 소자(RI00-RI0y)의 저항은 회로 설계자에 의해 선택되는 설계 변수이다. 중간 저항 기준 소자(RI00-RI0y)의 저항은, READ 동작 동안의 저 저항 상태와 대응하는 저항 값 및 READ 동작 동안의 고 저항 상태와 대응하는 저항 값에 대한 경계를 설정한다. 회로 설계자는 통상적으로, 중간 저항 기준 소자(RI00-RI0y)에 대해서, 저 저항 기준 소자(RL00-RL0y)의 저항보다 더 큰 그리고 고 저항 기준 소자(RH00-RH0y)의 저항보다 더 작은 저항을 선택한다.
예를 들면, 저항 변화 소자(SW00-SWxy)의 저 저항 상태에 대한 모델 저항이 1 MΩ이고 저항 변화 소자(SW00-SWxy)의 고 저항 상태에 대한 모델 저항이 10 MΩ인 경우, 회로 설계자는 중간 저항 기준 소자(RI00-RI0y)의 저항을 5.5 MΩ이 되도록 선택할 수 있고, 따라서, 대략적으로 5.5 MΩ보다 더 작은 또는 동일한 저항을 갖는 저항 변화 소자는 READ 동작 동안 저 저항 상태를 갖는 것으로 결정되고 대략적으로 5.5 MΩ보다 더 큰 저항을 갖는 저항 변화 소자(SW00-SWxy)는 READ 동작 동안 고 저항 상태를 갖는 것으로 결정된다. 중간 저항 기준 소자(RI00-RI0y)의 저항은 저항 변화 소자(SW00-SWxy)의 저 저항 상태에 대한 모델 저항과 저항 변화 소자(SW00-SWxy)의 고 저항 상태에 대한 모델 저항 사이의 정확히 중간점에 있는 저항으로 제한되는 것이 아니라, 오히려, 중간 저항 기준 소자(RI00-RI0y)의 저항은, 저 저항 기준 소자(RL00-RL0y)의 저항과 고 저항 기준 소자(RH00-RH0y)의 저항 사이의 임의의 저항일 수 있다. 중간 저항 기준 소자(RI00-RI0y)는 대략적으로 동일한 저항을 갖는 것으로 제한되지는 않는다는 것을 유의한다. 예를 들면, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)에 더 근접하게 위치되는 중간 저항 기준 소자는, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)로부터 더 멀리 위치되는 중간 저항 기준 소자의 저항보다 더 큰 저항을 가질 수 있다.
고 저항 기준 소자(RH00-RH0y)는, 저항기, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 또는 도전성 브리지 메모리 소자뿐만 아니라 다른 재료 및 설계일 수 있다. 고 저항 기준 소자(RH00-RH0y)는, 금속 산화물, 고체 전해질, 칼코겐화물 유리와 같은 상 변화 재료, 그래핀 패브릭, 및 탄소 나노튜브 패브릭과 같은, 그러나 이들로 제한되지는 않는 복수의 재료로 형성될 수 있다. 고 저항 기준 소자(RH00-RH0y)의 저항은 회로 설계자에 의해 선택되는 설계 변수이다. 고 저항 기준 소자(RH00-RH0y)의 저항은, RESET VERIFY 동작 동안의 고 저항 상태와 대응하는 저항 값을 결정하기 위한 하부 경계(lower boundary)를 설정한다. 회로 설계자는 통상적으로, 저항 변화 소자(SW00-SWxy)가 고 저항 상태에 대한 모델 저항보다 더 작은 저항을 가질 수 있고 RESET VERIFY 동작 동안 고 저항 상태를 갖는 것으로 결정될 수 있도록, 고 저항 기준 소자(RH00-RH0y)에 대해서, 저항 변화 소자(SW00-SWxy)의 고 저항 상태에 대한 모델 저항보다 더 작은 저항을 선택한다.
예를 들면, 저항 변화 소자(SW00-SWxy)의 고 저항 상태에 대한 모델 저항이 10 MΩ인 경우, 회로 설계자는 고 저항 기준 소자(RH00-RH0y)의 저항을 9 MΩ이 되도록 선택할 수 있고, 따라서, 대략적으로 9 MΩ보다 더 큰 저항을 갖는 저항 변화 소자는 RESET VERIFY 동작 동안 고 저항 상태를 갖는 것으로 결정된다. 회로 설계자는 통상적으로, 고 저항 기준 소자(RH00-RH0y)에 대해서, 중간 저항 기준 소자(RI00-RI0y)의 저항보다 더 큰 그리고 저항 변화 소자(SW00-SWxy)의 고 저항 상태에 대한 모델 저항보다 더 작은 저항을 선택한다는 것을 유의한다. 또한, 고 저항 기준 소자(RH00-RH0y)는 대략적으로 동일한 저항을 갖는 것으로 제한되지는 않는다는 것을 유의한다. 예를 들면, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)에 더 근접하게 위치되는 고 저항 기준 소자는, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)로부터 더 멀리 위치되는 고 저항 기준 소자의 저항보다 더 큰 저항을 가질 수 있다.
추가적으로, 중간 저항 기준 소자(RI00-RI0y)의 저항보다 더 작은 저 저항 기준 소자(RL00-RL0y)의 저항 및 중간 저항 기준 소자(RI00-RI0y)의 저항보다 더 큰 고 저항 기준 소자(RH00-RH0y)의 저항을 선택하는 것은, SET VERIFY 동작 동안의 저 저항 상태와 대응하는 저항 값과 RESET VERIFY 동작 동안의 고 저항 상태와 대응하는 저항 값 사이에 버퍼를 생성한다. 버퍼 내의 저항을 갖는 저항 변화 소자는 READ 동작 동안 저 저항 상태를 또는 READ 동작 동안 고 저항 상태를 갖는 것으로 결정된다. 그러나, 버퍼 내의 저항을 갖는 저항 변화 소자는, SET VERIFY 동작 동안 저 저항 상태 이외의 저항 상태를 갖는 것으로 결정되거나 또는 RESET VERIFY 동작 동안 고 저항 상태 이외의 저항 상태를 갖는 것으로 결정된다. 따라서, 저 저항 기준 소자(RL00-RL0y)의 저항이 중간 저항 기준 소자(RI00-RI0y)의 저항보다 더 작은 경우, SET VERFIY 동작은 저항 변화 소자(SW00-SWxy)의 저항과 저 저항 상태에 대한 모델 저항 사이에서, READ 동작보다 더 가까운 대응 관계를 요구하고, 고 저항 기준 소자(RH00-RH0y)의 저항이 중간 저항 기준 소자(RI00-RI0y)의 저항보다 더 큰 경우, RESET VERFIY 동작은 저항 변화 소자(SW00-SWxy)의 저항과 고 저항 상태에 대한 모델 저항 사이에서, READ 동작보다 더 가까운 대응 관계를 요구한다.
예를 들면, 저 저항 기준 소자(RL00-RL0y)가 2 MΩ의 저항을 가지고, 중간 저항 기준 소자(RI00-RI0y)가 5.5 MΩ의 저항을 가지며, 고 저항 기준 소자(RH00-RH0y)가 9 MΩ의 저항을 갖는 경우, 저 저항 기준 소자(RL00-RL0y) 및 고 저항 기준 소자(RH00-RH0y)는 대략적으로 2 MΩ과 대략적으로 9 MΩ 사이에서 버퍼를 생성한다. 상기의 예에서, 대략적으로 2 MΩ에서부터 대략적으로 5.5 MΩ까지의 저항을 갖는 저항 변화 소자는, READ 동작 동안 저 저항 상태를 갖는 것으로 결정되지만, 그러나 SET VERIFY 동작 동안 저 저항 상태 이외의 저항 상태를 갖는 것으로 결정되고, 대략적으로 5.5 MΩ에서부터 대략적으로 9 MΩ까지의 저항을 갖는 저항 변화 소자는, READ 동작 동안 고 저항 상태를 갖는 것으로 결정되지만, 그러나 RESET VERIFY 동작 동안 고 저항 상태 이외의 저항 상태를 갖는 것으로 결정된다. 회로 설계자는, 저 저항 기준 소자(RL00-RL0y)의 저항 및 고 저항 기준 소자(RH00-RH0y)의 저항을 조정하는 것에 의해 버퍼를 조정할 수 있다. 저 저항 기준 소자(RL00-RL0y)의 저항 및 고 저항 기준 소자(RH00-RH0y)의 저항은, 중간 저항 변화 소자(RI00-RI0y)의 저항으로부터 동일한 거리에 있을 필요는 없다는 것을 유의한다. 예를 들면, 저 저항 기준 소자(RL00-RL0y)의 저항은 중간 저항 기준 소자(RI00-RI0y)의 저항에 더 가까울 수 있거나 또는 고 저항 기준 소자(RH00-RH0y)의 저항은 중간 저항 기준 소자(RI00-RI0y)의 저항에 더 가까울 수 있다.
각각의 저항 변화 소자(SW00-SWxy)는 제1 단자 및 제2 단자를 구비한다. 저항 변화 소자(SW00-SWxy)의 제1 단자는 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고 저항 변화 소자(SW00-SWxy)의 제2 단자는 워드 라인(WL(0)-WL(y))에 전기적으로 연결된다. 각각의 저 저항 기준 소자(RL00-RL0y)는 제1 단자 및 제2 단자를 구비한다. 저 저항 기준 소자(RL00-RL0y)의 제1 단자는 비트 라인(BL(L0))에 전기적으로 연결되고, 저 저항 기준 소자(RL00-RL0y)의 제2 단자는 워드 라인(WL(0)-WL(y))에 전기적으로 연결된다. 각각의 중간 저항 기준 소자(RI00-RI0y)는 제1 단자 및 제2 단자를 구비한다. 중간 저항 기준 소자(RI00-RI0y)의 제1 단자는 비트 라인(BL(I0))에 전기적으로 연결되고 중간 저항 기준 소자(RI00-RI0y)의 제2 단자는 워드 라인(WL(0)-WL(y))에 전기적으로 연결된다. 각각의 고 저항 기준 소자(RH00-RH0y)는 제1 단자 및 제2 단자를 구비한다. 고 저항 기준 소자(RH00-RH0y)의 제1 단자는 비트 라인(BL(H0))에 전기적으로 연결되고, 고 저항 기준 소자(RH00-RH0y)의 제2 단자는 워드 라인(WL(0)-WL(y))에 전기적으로 연결된다.
저항 변화 소자 어레이(200)는 조정 가능한 양의 전류를 소싱하기 위한 회로(202) 및 복수의 감지 디바이스(260, 262)에 전기적으로 연결된다. 조정 가능한 양의 전류를 소싱하기 위한 회로(202)는, 차동 증폭기(210), 제1 PMOS 트랜지스터(220)로도 또한 칭해지는 제1 p 채널 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)(220), 복수의 PMOS 트랜지스터(230, 232)로도 또한 칭해지는 복수의 p 채널 MOSFET(230, 232), 및 복수의 NMOS 트랜지스터(240, 242, 244)로도 또한 칭해지는 복수의 n 채널 MOSFET(240, 242, 244)를 포함한다. 차동 증폭기(210)는 비반전 입력 단자, 반전 입력 단자, 및 출력 단자를 구비한다. 제1 PMOS 트랜지스터(220)는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 복수의 NMOS 트랜지스터(240, 242, 244) 내의 각각의 NMOS 트랜지스터는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 복수의 감지 디바이스(260, 262) 내의 각각의 감지 디바이스는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비한다. 차동 증폭기(210), 제1 PMOS 트랜지스터(220), 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터, 복수의 NMOS 트랜지스터(240, 242, 244) 내의 각각의 NMOS 트랜지스터, 및 복수의 감지 디바이스(260, 262) 내의 각각의 감지 디바이스는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다.
차동 증폭기(210)는, 연산 증폭기와 같은, 두 개의 입력 전압 사이의 차이에 기초하여 출력 전압을 생성하는 증폭기일 수 있다. 감지 디바이스(260, 262)는, 감지 증폭기, 차동 증폭기, 및 아날로그 디지털 변환기와 같은, 적어도 하나의 입력 전압에 기초하여 데이터 값 또는 로직 값과 대응하는 출력 전압을 생성하는 컴포넌트일 수 있다. 상기에서 논의되는 바와 같이, 예컨대 감지 디바이스가 양의 출력 단자 및 음의 출력 단자를 갖는 완전 차동 감지 증폭기인 경우, 복수의 감지 디바이스(260, 262) 내의 감지 디바이스는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다. 추가적으로, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)는, 제1 PMOS 트랜지스터(220), 복수의 PMOS 트랜지스터(230 및 232), 및 복수의 NMOS 트랜지스터(240, 242 및 244) 대신, 다른 타입의 전계 효과 트랜지스터, 예컨대 탄소 나노튜브 전계 효과 트랜지스터(carbon nanotube field effect transistor; CNTFET), SiGE FET, 완전 공핍형 실리콘 온 인슐레이터 FET, 또는 다수의 게이트 전계 효과 트랜지스터 예컨대 FinFET을 포함할 수 있다. 반도체 기판을 필요로 하지 않는 전계 효과 트랜지스터가 나노튜브 기반의 저항 변화 소자와 함께 사용되는 경우, 이것은 절연 재료 상에서 완전히 제조되는 칩을 가능하게 하고, 추가적으로, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)에 의해 소비되는 칩 면적의 양을 감소시키도록, 전계 효과 트랜지스터가 적층되는 것을 가능하게 한다.
차동 증폭기(210)의 반전 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항 분배기(resistor divider), 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 필드 프로그래머블 게이트 어레이(field programmable gate array; FPGA), 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 차동 증폭기(210)의 비반전 입력 단자는, 피드백 루프를 형성하는 복수의 NMOS 트랜지스터(240, 242, 244) 내의 각각의 NMOS 트랜지스터의 드레인 단자 및 제1 PMOS 트랜지스터(220)의 드레인 단자에 전기적으로 연결되고, 차동 증폭기(210)의 출력 단자는, 제1 PMOS 트랜지스터(220)의 게이트 단자 및 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터의 게이트 단자에 전기적으로 연결된다. 제1 PMOS 트랜지스터(220)의 소스 단자는, 파워 서플라이, 전압 소스, 드라이버 회로 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되고, 제1 PMOS 트랜지스터(220)의 드레인 단자는, 복수의 NMOS 트랜지스터(240, 242, 244) 내의 각각의 NMOS 트랜지스터의 드레인 단자 및 차동 증폭기(210)의 비반전 입력 단자에 전기적으로 연결되고, 제1 PMOS 트랜지스터(220)의 게이트 단자는 차동 증폭기(210)의 출력 단자에 전기적으로 연결된다. 복수의 PMOS 트랜지스터(230, 232) 내의 PMOS 트랜지스터의 소스 단자는 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되고, 복수의 PMOS 트랜지스터(230, 232) 내의 PMOS 트랜지스터의 드레인 단자는 저항 변화 소자 어레이(200)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 복수의 PMOS 트랜지스터(230, 232) 내의 PMOS 트랜지스터의 게이트 단자는 차동 증폭기(210)의 출력 단자에 전기적으로 연결된다. 복수의 NMOS 트랜지스터(240, 242, 244) 내의 NMOS 트랜지스터의 드레인 단자는, 제1 PMOS 트랜지스터(220)의 드레인 단자 및 차동 증폭기(210)의 비반전 입력 단자에 전기적으로 연결되고, 복수의 NMOS 트랜지스터(240, 242, 244) 내의 NMOS 트랜지스터의 소스 단자는 저항 변화 소자 어레이(200)의 비트 라인(BL(L0)-BL(H0))에 전기적으로 연결되고, 복수의 NMOS 트랜지스터(240, 242, 244) 내의 NMOS 트랜지스터의 게이트 단자는, NMOS 트랜지스터를 턴 온 및 턴 오프하기 위한 제어 신호(S1-S3)을 공급하는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 전기적으로 연결될 수 있다.
대안적으로, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)는, 추가적으로, 비트 라인(BL(0)-BL(x))으로의 전류 흐름을 제어하기 위한, 복수의 전계 효과 트랜지스터(field effect transistor; FET), 예컨대 금속 산화 반도체 전계 효과 트랜지스터(MOSFET), 탄소 나노튜브 전계 효과 트랜지스터(CNTFET), SiGE FET, 완전 공핍형 실리콘 온 인슐레이터 FET, 또는 다수의 게이트 전계 효과 트랜지스터 예컨대 FinFET을 포함할 수 있다. 복수의 FET 내의 각각의 FET은, 복수의 PMOS 트랜지스터(230, 232) 내의 PMOS 트랜지스터와 전기적으로 직렬로 연결되고, 복수의 FET 내의 각각의 FET은, FET을 턴 온 및 턴 오프하기 위한 제어 신호를 공급하는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 전기적으로 연결되는 게이트 단자를 구비한다.
대안적으로, 도 2c 및 도 2d에서 도시되는 바와 같이, 제1 PMOS 트랜지스터(220)의 소스 단자는, 제1 PMOS 트랜지스터(220)에 의해 공급되는 전류의 양에서의 변동을 감소시키기 위한 저항기(250)에 의해 파워 서플라이, 전압 소스, 드라이버 회로, 또는 다른 디바이스에 전기적으로 연결된다. 추가적으로, 도 2c 및 도 2d에서 도시되는 바와 같이, 복수의 PMOS 트랜지스터(230, 232) 내의 PMOS 트랜지스터의 소스 단자는, 복수의 PMOS 트랜지스터(230, 232) 내의 PMOS 트랜지스터에 의해 공급되는 전류의 양에서의 변동을 감소시키기 위한 복수의 저항기(252, 254) 내의 저항기에 의해 파워 서플라이, 전압 소스, 드라이버 회로, 또는 다른 디바이스에 전기적으로 연결된다.
도 2a를 다시 참조하면, 복수의 감지 디바이스(260, 262) 내의 감지 디바이스의 제1 입력 단자는 저항 변화 소자 어레이(200)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 복수의 감지 디바이스(260, 262) 내의 감지 디바이스의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 감지 디바이스(260, 262) 내의 감지 디바이스의 출력 단자는, 버스, 버퍼, 레벨 시프트 회로, 테스트 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA에 전기적으로 연결될 수 있다.
대안적으로, 도 2b 및 도 2d에서 도시되는 바와 같이, 작은 신호를 증가시키기 위한 복수의 증폭기(270, 272)가 저항 변화 소자 어레이(200)에 전기적으로 연결되고, 복수의 감지 디바이스(260, 262)는 복수의 증폭기(270, 272)에 전기적으로 연결된다. 복수의 증폭기(270, 272) 내의 각각의 증폭기는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비한다. 복수의 증폭기(270, 272) 내의 증폭기의 제1 입력 단자는 저항 변화 소자 어레이(200)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 복수의 증폭기(270, 272) 내의 증폭기의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 증폭기(270, 272) 내의 증폭기의 출력 단자는 복수의 감지 디바이스(260, 262) 내의 감지 디바이스의 제1 입력 단자에 전기적으로 연결된다. 복수의 증폭기(270, 272) 내의 각각의 증폭기는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다. 또한, 도 2b 및 도 2d에서 도시되는 바와 같이, 복수의 감지 디바이스(260, 262) 내의 감지 디바이스의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 감지 디바이스(260, 262) 내의 감지 디바이스의 출력 단자는, 버스, 버퍼, 레벨 시프트 회로, 테스트 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA에 전기적으로 연결될 수 있다.
이제 도 2e를 참조하면, 일정 양의 전류를 싱크하기 위해 저항 기준 소자의 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐가 단순화된 개략적인 도면에서 도시된다. 예시적인 아키텍쳐는, 저 저항 기준 소자의 저 저항, 중간 저항 기준 소자의 중간 저항, 및 고 저항 기준 소자의 고 저항으로부터 선택되도록 동작 가능하고, 하기에서 논의되는 바와 같이, SET VERIFY 동작을 위해 저 저항이 선택되고, READ 동작을 위해 중간 저항이 선택되고, RESET VERIFY 동작을 위해 고 저항이 선택된다. 추가적으로, 예시적인 아키텍쳐는, 상이한 저항을 갖는 추가적인 저항 기준 소자를 예시적인 아키텍쳐에 포함시키는 것에 의해 추가적인 저항으로부터 선택될 수 있다. 예시적인 아키텍쳐는, 도 2e에서 도시되는 바와 같이, 저항 변화 소자 어레이(200), 조정 가능한 양의 전류를 싱크하기 위한 회로(203), 및 복수의 감지 디바이스(261, 263)를 포함한다. 그러나, 예시적인 아키텍쳐는 도 2e로 제한되지는 않으며, 예시적인 아키텍쳐는, 저항기, 증폭기, 및 인버터와 같은, 도 2e에서 도시되지 않는 추가적인 컴포넌트를 포함할 수 있고, 감지 증폭기와 같은, 도 2e에 도시되는 컴포넌트를 생략할 수 있다. 또한, 예시적인 아키텍쳐는 도 2f 내지 도 2i로 제한되지는 않으며, 예시적인 아키텍쳐는, 도 2f 내지 도 2i에서 도시되지 않는 추가적인 컴포넌트를 포함할 수 있고 도 2f 내지 도 2i에서 도시되는 컴포넌트를 생략할 수 있다. 저항 변화 소자 어레이(200)의 구조는 상기에서 논의되어 있고, 따라서, 저항 변화 소자 어레이(200)의 구조는 하기에서는 논의되지 않는다는 것을 유의한다.
저항 변화 소자 어레이(200)는 조정 가능한 양의 전류를 싱크하기 위한 회로(203) 및 복수의 감지 디바이스(261, 263)에 전기적으로 연결된다. 조정 가능한 양의 전류를 싱크하기 위한 회로(203)는, 차동 증폭기(211), 제1 NMOS 트랜지스터(221)로도 또한 칭해지는 제1 n 채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(221), 제1 복수의 NMOS 트랜지스터(231, 233)로도 또한 칭해지는 제1 복수의 n 채널 MOSFET(231, 233), 및 제2 복수의 NMOS 트랜지스터(241, 243, 245)로도 또한 칭해지는 제2 복수의 n 채널 MOSFET(241, 243, 245)를 포함한다. 차동 증폭기(211)는 비반전 입력 단자, 반전 입력 단자, 및 출력 단자를 구비한다. 제1 NMOS 트랜지스터(221)는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 제2 복수의 NMOS 트랜지스터(241, 243, 245) 내의 각각의 NMOS 트랜지스터는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 복수의 감지 디바이스(261, 263) 내의 각각의 감지 디바이스는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비한다. 차동 증폭기(211), 제1 NMOS 트랜지스터(221), 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터, 제2 복수의 NMOS 트랜지스터(241, 243, 245) 내의 각각의 NMOS 트랜지스터, 및 복수의 감지 디바이스(261, 263) 내의 각각의 감지 디바이스는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다.
차동 증폭기(211)는 연산 증폭기와 같은 두 개의 입력 전압 사이의 차이에 기초하여 출력 전압을 생성하는 증폭기일 수 있다. 감지 디바이스(261, 263)는, 감지 증폭기, 차동 증폭기, 및 아날로그 디지털 변환기와 같은, 적어도 하나의 입력 전압에 기초하여 데이터 값 또는 로직 값과 대응하는 출력 전압을 생성하는 컴포넌트일 수 있다. 상기에서 논의되는 바와 같이, 예컨대 감지 디바이스가 양의 출력 단자 및 음의 출력 단자를 갖는 완전 차동 감지 증폭기인 경우, 복수의 감지 디바이스(261, 263) 내의 감지 디바이스는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다. 추가적으로, 조정 가능한 양의 전류를 싱크하기 위한 회로(203)는, 제1 NMOS 트랜지스터(221), 제1 복수의 NMOS 트랜지스터(231, 233), 및 제2 복수의 NMOS 트랜지스터(241, 243, 245) 대신, 다른 타입의 전계 효과 트랜지스터, 예컨대 탄소 나노튜브 전계 효과 트랜지스터(CNTFET), SiGE FET, 완전 공핍형 실리콘 온 인슐레이터 FET, 또는 다수의 게이트 전계 효과 트랜지스터 예컨대 FinFET을 포함할 수 있다. 반도체 기판을 필요로 하지 않는 전계 효과 트랜지스터가 나노튜브 기반의 저항 변화 소자와 함께 사용되는 경우, 이것은 절연 재료 상에서 완전히 제조되는 칩을 가능하게 하고, 추가적으로, 조정 가능한 양의 전류를 싱크하기 위한 회로(203)에 의해 소비되는 칩 면적의 양을 감소시키도록, 전계 효과 트랜지스터가 적층되는 것을 가능하게 한다.
차동 증폭기(211)의 반전 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 필드 프로그래머블 게이트 어레이(FPGA), 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 차동 증폭기(211)의 비반전 입력 단자는, 피드백 루프를 형성하는 제2 복수의 NMOS 트랜지스터(241, 243, 245) 내의 각각의 NMOS 트랜지스터의 소스 단자 및 제1 NMOS 트랜지스터(221)의 드레인 단자에 전기적으로 연결되고, 차동 증폭기(211)의 출력 단자는, 제1 NMOS 트랜지스터(221)의 게이트 단자, 및 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터의 게이트 단자에 전기적으로 연결된다. 제1 NMOS 트랜지스터(221)의 소스 단자는 0 볼트 또는 그라운드에 전기적으로 연결되고, 제1 NMOS 트랜지스터(221)의 드레인 단자는 제2 복수의 NMOS 트랜지스터(241, 243, 245) 내의 각각의 NMOS 트랜지스터의 소스 단자 및 차동 증폭기(211)의 비반전 입력 단자에 전기적으로 연결되고, 제1 NMOS 트랜지스터(221)의 게이트 단자는 차동 증폭기(211)의 출력 단자에 전기적으로 연결된다. 제1 복수의 NMOS 트랜지스터(231, 233) 내의 NMOS 트랜지스터의 소스 단자는 0 볼트 또는 그라운드에 전기적으로 연결되고, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 NMOS 트랜지스터의 드레인 단자는 저항 변화 소자 어레이(200)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 NMOS 트랜지스터의 게이트 단자는 차동 증폭기(211)의 출력 단자에 전기적으로 연결된다. 제2 복수의 NMOS 트랜지스터(241, 243, 245) 내의 NMOS 트랜지스터의 드레인 단자는 저항 변화 소자 어레이(200)의 비트 라인(BL(L0)-BL(H0))에 전기적으로 연결되고, 제2 복수의 NMOS 트랜지스터(241, 243, 245) 내의 NMOS 트랜지스터의 소스 단자는 제1 NMOS 트랜지스터(221)의 드레인 단자 및 차동 증폭기(211)의 비반전 입력 단자에 전기적으로 연결되고, 제2 복수의 NMOS 트랜지스터(241, 243, 245) 내의 NMOS 트랜지스터의 게이트 단자는, NMOS 트랜지스터를 턴 온 및 턴 오프하기 위한 제어 신호(S4-S6)를 공급하는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 전기적으로 연결될 수 있다.
대안적으로, 조정 가능한 양의 전류를 싱크하기 위한 회로(203)는, 추가적으로, 비트 라인(BL(0)-BL(x))으로부터의 전류 흐름을 제어하기 위한, 복수의 전계 효과 트랜지스터(FET), 예컨대 금속 산화 반도체 전계 효과 트랜지스터(MOSFET), 탄소 나노튜브 전계 효과 트랜지스터(CNTFET), SiGE FET, 완전 공핍형 실리콘 온 인슐레이터 FET, 또는 다수의 게이트 전계 효과 트랜지스터 예컨대 FinFET을 포함할 수 있다. 복수의 FET 내의 각각의 FET은, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 NMOS 트랜지스터와 전기적으로 직렬로 연결되고, 복수의 FET 내의 각각의 FET은, FET을 턴 온 및 턴 오프하기 위한 제어 신호를 공급하는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 전기적으로 연결되는 게이트 단자를 구비한다.
대안적으로, 도 2g 및 도 2h에서 도시되는 바와 같이, 제1 NMOS 트랜지스터(221)의 소스 단자는, 제1 NMOS 트랜지스터(221)에 의해 공급되는 전류의 양에서의 변동을 감소시키기 위한 저항기(251)에 의해 0 볼트 또는 그라운드에 전기적으로 연결된다. 추가적으로, 도 2g 및 도 2h에서 도시되는 바와 같이, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 NMOS 트랜지스터의 소스 단자는, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 NMOS 트랜지스터에 의해 공급되는 전류의 양에서의 변동을 감소시키기 위한 복수의 저항기(253, 255) 내의 저항기에 의해 0 볼트 또는 그라운드로 전기적으로 연결된다.
도 2e를 다시 참조하면, 복수의 감지 디바이스(261, 263) 내의 감지 디바이스의 제1 입력 단자는 저항 변화 소자 어레이(200)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 복수의 감지 디바이스(261, 263) 내의 감지 디바이스의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 감지 디바이스(261, 263) 내의 감지 디바이스의 출력 단자는, 버스, 버퍼, 레벨 시프트 회로, 테스트 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA에 전기적으로 연결될 수 있다.
대안적으로, 도 2f 및 도 2h에서 도시되는 바와 같이, 작은 신호를 증가시키기 위한 복수의 증폭기(271, 273)가 저항 변화 소자 어레이(200)에 전기적으로 연결되고, 복수의 감지 디바이스(261, 263)는 복수의 증폭기(271, 273)에 전기적으로 연결된다. 복수의 증폭기(271, 273) 내의 각각의 증폭기는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비한다. 복수의 증폭기(271, 273) 내의 증폭기의 제1 입력 단자는 저항 변화 소자 어레이(200)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 복수의 증폭기(271, 273) 내의 증폭기의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 증폭기(271, 273) 내의 증폭기의 출력 단자는 복수의 감지 디바이스(261, 263) 내의 감지 디바이스의 제1 입력 단자에 전기적으로 연결된다. 복수의 증폭기(271, 273) 내의 각각의 증폭기는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다. 또한, 도 2f 및 도 2h에서 도시되는 바와 같이, 복수의 감지 디바이스(261, 263) 내의 감지 디바이스의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 감지 디바이스(261, 263) 내의 감지 디바이스의 출력 단자는, 버스, 버퍼, 레벨 시프트 회로, 테스트 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA에 전기적으로 연결될 수 있다.
대안적으로, 도 2i에서 도시되는 바와 같이, 복수의 인버터(281, 283)는 복수의 감지 증폭기(261, 263)에 전기적으로 연결된다. 복수의 인버터(281, 283) 내의 각각의 인버터는 입력 단자 및 출력 단자를 구비한다. 복수의 인버터(281, 283) 내의 인버터의 입력 단자는 복수의 감지 증폭기(261, 263) 내의 감지 증폭기의 출력 단자에 전기적으로 연결되고, 복수의 인버터(281, 283) 내의 인버터의 출력 단자는 버스, 버퍼, 레벨 시프트 회로, 테스트 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA에 전기적으로 연결된다. 복수의 인버터(281, 283) 내의 각각의 인버터는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다.
도 4는 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법을 도시하는 플로우차트(400)를 예시한다. 그 방법은, 저항 변화 소자 어레이 내의 복수의 저항 변화 소자로부터 적어도 하나의 저항 변화 소자를 선택하는 단계(402)에서 시작하는데, 여기서 각각의 저항 변화 소자는, 저항 변화 소자 어레이 내의 복수의 비트 라인 중의 한 비트 라인 및 저항 변화 소자 어레이 내의 복수의 워드 라인 중의 한 워드 라인에 전기적으로 연결된다. 그 방법은, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 단계(404)에서 진행한다. 그 방법은, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 단계(406)에서 계속된다. 그 방법은, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 단계(408)에서 진행한다. 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법의 단계는, 도 4에서 도시되는 순서로 수행되는 것으로 제한되지는 않는다는 것을 유의한다. 추가적으로, 그 방법은, 저항 변화 소자 어레이의 회로 상태를 보상하기 위해 동작을 위한 전류의 양을 조정하는 것 및, 저항 변화 소자 어레이 내의 복수의 저항 변화 소자로부터 적어도 하나의 저항 변화 소자를 선택하기 이전에, 저항 변화 소자 어레이의 어레이 라인을 0 볼트 또는 그라운드로 초기화하는 것과 같은 추가적인 단계를 포함할 수 있다.
도 4와 관련하여 상기에서 논의되는 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법은, 도 2a, 도 2e, 도 5a, 도 5e의 CELL00의 READ 동작, SET VERIFY 동작, 및 RESET VERIFY 동작과 관련하여 하기에서 논의될 것이다. 또한, 도 4와 관련하여 상기에서 논의되는 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법은, 동시에 수행되는 도 2a의 저항 변화 소자 어레이(200) 내의 워드 라인(WL(0)) 상의 각각의 셀의, 동시에 수행되는 도 2e의 저항 변화 소자 어레이(200) 내의 워드 라인(WL(0)) 상의 각각의 셀의, 동시에 수행되는 도 5a의 저항 변화 소자 어레이(500) 내의 워드 라인(WL(0)) 상의 각각의 셀의, 그리고 동시에 수행되는 도 5e의 저항 변화 소자 어레이(500) 내의 워드 라인(WL(0)) 상의 각각의 셀의 READ 동작, SET VERIFY 동작, 및 RESET VERIFY 동작과 관련하여 하기에서 논의될 것이다. 동시에 수행되는 워드 라인 상의 각각의 셀의 READ 동작, SET VERIFY 동작, 및 RESET VERIFY 동작을 수행하는 것은, 신속한 데이터 READ 동작, 신속한 데이터 SET VERIFY 동작, 신속한 데이터 RESET VERIFY 동작, 페이지 모드 READ 동작, 페이지 모드 SET VERIFY 동작, 또는 페이지 모드 RESET VERIFY 동작이 요구되는 소정의 애플리케이션에서 아주 바람직할 수 있다. 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법은, 도 2a, 도 2e, 도 5a 및 도 5e에서 도시되는 바와 같은 예시적인 아키텍쳐로 제한되지는 않는다는 것을 유의한다. 또한, 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 방법은 다른 아키텍쳐에 의해 수행될 수 있다는 것을 유의한다.
READ 동작, SET VERIFY 동작, 및 RESET VERIFY 동작을 통해 저항 변화 소자에 액세스하는 전류의 양을 소싱하기 위해 저항 기준 소자의 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐가, READ 동작으로 시작하여 하기에서 상세하게 설명될 것이다. 도 2a의 예시적인 아키텍쳐에서의 CELL00의 READ 동작이 하기에서 상세하게 설명될 것이고, 도 2a의 예시적인 아키텍쳐에서의 각각의 셀의 READ 동작은 CELL00의 READ 동작과 유사한 방식으로 수행될 수 있다. 도 3a는 도 2a의 예시적인 아키텍쳐에서의 CELL00의 READ 동작 동안, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 3a는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(200)의 축소된 버전을 도시한다. 하기에서 더 상세하게 설명되는 CELL00의 READ 동작은, 일반적으로, 비트 라인(BL(0))으로부터 워드 라인(WL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은, 비트 라인으로부터 워드 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. 또한, CELL00의 READ 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 READ 동작의 경우에, 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 3a는 CELL00의 READ 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 READ 동작의 경우에 참조될 수 있다는 것을 유의한다.
CELL00의 READ 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(200) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 0 볼트 또는 그라운드로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 0 볼트 또는 그라운드로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 0 볼트 또는 그라운드로 구동되는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압에 대해, 0 볼트 보다 더 작은 전압 레벨 및 0 볼트보다 더 큰 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 시스템 전압(Vdd)은 회로 설계자에 의해 선택되는 설계 변수이다는 것을 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 PMOS 트랜지스터(220)를 턴 온하고 NMOS 트랜지스터(242)를 턴 온하여 CELL00의 READ 동작을 위한 중간 저항 기준 소자(RI00)의 저항을 선택하는 것에 의해 수행된다. 대안적으로, 제1 PMOS 트랜지스터(220)가 이미 턴 온되어 있는 경우, CELL00의 READ 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(242)를 턴 온하여 CELL00의 READ 동작을 위한 중간 저항 기준 소자(RI00)의 저항을 선택하는 것에 의해 수행된다.
제1 PMOS 트랜지스터(220)는, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(220)의 임계 전압(VT)보다 더 낮은 경우에 턴 온된다. 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은, 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 PMOS 트랜지스터(220)의 게이트 전압(VG)은, 제1 PMOS 트랜지스터(220)의 게이트 단자가 차동 증폭기(210)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(210)의 출력 전압(Vout)이다. 제1 PMOS 트랜지스터(220)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 제1 PMOS 트랜지스터(220)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(210)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다.
차동 증폭기(210)의 출력 전압(Vout)은, 차동 증폭기(210)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이로 승산하는 것에 의해 결정된다. 차동 증폭기(210)는 1의 이득을 가지지만, 그러나 차동 증폭기(210)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(210)의 이득은 회로 설계자에 의해 선택되는 설계 변수이고, 회로 설계자는 차동 증폭기(210)의 이득에 대해서, 1보다 더 큰 차동 증폭기(210)의 이득 및 1보다 더 작은 차동 증폭기(210)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(210)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 복수의 NMOS 트랜지스터(240, 242, 244) 내의 각각의 NMOS 트랜지스터의 드레인 단자 및 제1 PMOS 트랜지스터(220)의 드레인 단자에 전기적으로 연결되어 있기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(210)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(210)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(210)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서, 이득, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread를 제공하고, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 도시되는 바와 같이, 판독 전압(Vread)의 전압 레벨과 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에, 피드백 전압(Vfeedback)이 변하는 경우 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(220)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, 제1 PMOS 트랜지스터(220)는 턴 온된다.
NMOS 트랜지스터(242)는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S2)에 의해 턴 온되고, NMOS 트랜지스터(240 및 244)는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S1 및 S3)에 의해 턴 오프된다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(240)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(240)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S1), NMOS 트랜지스터(242)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(242)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S2), 및 NMOS 트랜지스터(244)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(244)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S3)를 공급한다.
제1 PMOS 트랜지스터(220) 및 NMOS 트랜지스터(242)가 턴 온되는 경우, 중간 전류(I220i)가 제1 PMOS 트랜지스터(220)를 통해 흐르고, 전류(I242)가 NMOS 트랜지스터(242)를 통해 비트 라인(BL(I0)) 안으로 흐르고, 전류(IRI00b1)가 비트 라인(BL(I0))으로부터 중간 저항 기준 소자(RI00)를 통해 흐르고, 비트 라인(BL(I0)) 상의 전압이 피드백 전압(Vfeedback)으로 구동된다. 도 3a는 제1 PMOS 트랜지스터(220)를 통해 흐르는 중간 전류(I220i), NMOS 트랜지스터(242)를 통해 흐르는 전류(I242), 및 중간 저항 기준 소자(RI00)를 통해 흐르는 전류(IRI00b1)를 도시한다. 중간 저항 기준 소자(RI00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(I0)) 상의 전압(VBL(I0))에 있고 중간 저항 기준 소자(RI00)의 제2 단자가, 상기에서 논의되는 바와 같은 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(IRI00b1)는 중간 저항 기준 소자(RI00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 중간 저항 기준 소자(RI01-RI0y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 중간 저항 기준 소자(RI01-RI0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(I0))에 전기적으로 연결되는 다른 중간 저항 기준 소자(RI01-RI0y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRI00b1)의 양은, 누설 전류를 무시하면, 옴의 법칙(Ohm's Law)을 사용하여 IRI00b1 = VBL(I0)/RRI00으로서 근사될 수 있는데, 여기서, VBL(I0)은 비트 라인(BL(I0)) 상의 전압이고 RRI00은 중간 저항 기준 소자(RI00)의 저항이다. 예를 들면, 전압(VBL(I0))이 1 볼트의 피드백 전압(Vfeedback)이고 중간 저항 기준 소자(RI00)가 5.5 MΩ의 저항을 갖는 경우, 전류(IRI00b1)의 양은 옴의 법칙을 사용하여 IRI00b1 = 1 V/5.5 MΩ = 1/5.5 μA로서 근사될 수 있다. 전류(IRI00b1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(I0)) 안으로 흐르는 전류의 양이 비트 라인(BL(I0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(242)에 의해 비트 라인(BL(I0))으로 공급되는 전류(I242)의 양과 대략적으로 동일하다. 전류(IRI00b1)의 양은 또한, 제1 PMOS 트랜지스터(220)가 NMOS 트랜지스터(242)와 전기적으로 직렬로 연결되어 있기 때문에 중간 전류(I220i)의 양 및 전류(I242)의 양이 대략적으로 동일하기 때문에, 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양과 대략적으로 동일하다. 전류(IRI00b1)의 양이 1/5.5 마이크로암페어인 상기의 예를 참조하면, 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양은 1/5.5 마이크로암페어이다. 누설 전류가 전류(IRI00b1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 READ 동작을 방해하지 않는다는 것을 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, PMOS 트랜지스터(230)가 중간 전류(I220i)에 비례하는 전류(I230i)를 공급하는 것에 의해 수행된다. 대안적으로, 상기에서 논의되는 바와 같이, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)가 복수의 PMOS 트랜지스터(230, 232)와 전기적으로 직렬로 연결되는 복수의 FET을 추가적으로 포함하는 경우, CELL00의 READ 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, PMOS 트랜지스터(230)와 전기적으로 직렬로 연결되는 FET을 턴 온하는 것 및 PMOS 트랜지스터(230)가 중간 전류(I220i)에 비례하는 전류(I230i)를 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 중간 전류(I220i)의 양은 중간 저항 기준 소자(RI00)를 통해 흐르는 전류(IRI00b1)의 양에 기초한다.
상기 PMOS 트랜지스터(230)는, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(230)의 임계 전압(VT)보다 더 작은 경우 턴 온된다. PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. PMOS 트랜지스터(230)의 게이트 전압(VG)은, PMOS 트랜지스터(230)의 게이트 단자가 차동 증폭기(210)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(210)의 출력 전압(Vout)이다. PMOS 트랜지스터(230)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, PMOS 트랜지스터(230)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(210)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다. 또한, PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 게이트 전압이 차동 증폭기(210)의 출력 전압(Vout)이고 PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 소스 전압이 시스템 전압(Vdd)이기 때문에, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다.
상기에서 논의되는 바와 같이, 차동 증폭기(210)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨과 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우 PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(230)의 임계 전압(VT)보다 더 작아지도록 하는 피드백 레벨을 피드백 전압(Vfeedback)이 갖는 경우에, PMOS 트랜지스터(230)는 턴 온된다.
PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)의 양은, 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양에 비례한다. PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양 사이의 비율은 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양 사이의 비율을, PMOS 트랜지스터(230)의 피쳐 및 제1 PMOS 트랜지스터(220)의 피쳐를 선택하는 것에 의해 선택할 수 있다. PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양 사이의 비율은, 제1 PMOS 트랜지스터(220)의 폭 대 길이 비율과 대략적으로 동일한 PMOS 트랜지스터(230)의 폭 대 길이 비율을 선택하는 것에 의해, 1로서 선택된다. 그러나, 비율은 1로는 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 1보다 더 큰 비율 그리고 1보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터의 다른 치수, PMOS 트랜지스터의 레이아웃, 및 PMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 PMOS 트랜지스터(220) 및 복수의 PMOS 트랜지스터(230, 232) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과 트랜지스터를 제조하기 위한 재료, 레이아웃, 및 치수를 또한 선택할 수 있다는 것을 유의한다.
PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양 사이의 비율이 PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I230i)의 양은 다음의 수학식, 즉 I230i = (IRI00b1)((PMOS(230)의 채널 폭/PMOS(230)의 채널 길이)/(PMOS(220)의 채널 폭/PMOS(220)의 채널 길이)에 의해 근사될 수 있는데, 여기서 IRI00b1은 중간 저항 기준 소자(RI00)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRI00b1)가 1/5.5 마이크로암페어이고 PMOS 트랜지스터(230)의 폭 대 길이 비율이 제1 PMOS 트랜지스터(220)의 폭 대 길이 비율과 동일한 경우, 전류(I230i) = (1/5.5 μA)(1) = 1/5.5 μA이다.
PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)는 비트 라인(BL(0)) 안으로 흐르고, 전류(ICELL00ib1)는 비트 라인(BL(0))으로부터 CELL00을 통해 흐른다. 도 3a는 PMOS 트랜지스터(230)를 통해 흐르는 전류(I230i) 및 CELL00을 통해 흐르는 전류(ICELL00ib1)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고, 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(ICELL00ib1)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00ib1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, PMOS 트랜지스터(230)에 의해 비트 라인(BL(0))으로 공급되는 전류(I230i)의 양과 대략적으로 동일하다. 또한, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)의 양이 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양과 대략적으로 동일하고 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양이 전류(IRI00b1)의 양에 대략적으로 동일하기 때문에, 전류(ICELL00ib1)의 양은 전류(IRI00b1)의 양과 대략적으로 동일하다. 누설 전류가 전류(ICELL00ib1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 READ 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 VBL(0) = ICELL00ib1 × RCELL00으로서 근사될 수 있는데, 여기서 전류(ICELL00ib1)는 CELL00을 통해 흐르는 전류이고 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, ICELL00ib1 = IRI00b1 = 1/5.5 마이크로암페어 및 RCELL00 = 5.5 MΩ인 경우, 전압(VBL(0)) = 1/5.5 μA x 5.5 MΩ = 1V이다. 예를 들면, ICELL00ib1 = IRI00b1 = 1/5.5 마이크로암페어 및 RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 1/5.5 μA x 1 MΩ = 1/5.5V이다. 예를 들면, ICELL00ib1 = IRI00b1 = 1/5.5 마이크로암페어이고 RCELL00 = 10 MΩ인 경우, 전압(VBL(0)) = 1/5.5 μA × 10 MΩ = 10/5.5V이다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진(margin)이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은 전류(ICELL00ib1)의 양 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 전류(ICELL00ib1)의 양이 저항 변화 소자(SW00)의 저 저항 상태 및 고 저항 상태 둘 다에 대해 대략적으로 동일하기 때문에, 한편, 저항 변화 소자(SW00)의 저항이 저 저항 상태와 고 저항 상태에 대해 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이 중간 저항 기준 소자(RI00)의 저항(RRI00)에 의해 승산되는 전류(ICELL00ib1)의 양과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 READ 동작을 위한 중간 저항 기준 소자(RI00)의 저항(RRI00)을 나타낸다. 예를 들면, ICELL00ib1 = 1/5.5 μA이고, RRI00 = 5.5 MΩ인 경우, Vread = 1/5.5 μA x 5.5 MΩ = 1V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 중간 저항 기준 소자(RI00)의 저항(RRI00)보다 더 작거나 또는 동일하고(즉, RCELL00 ≤ RRI00이고, 여기서, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 중간 저항 기준 소자(RI00)의 저항(RRI00)보다 더 크고(즉, RCELL00 > RRI00이고, 여기서, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(260)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(260)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(260)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(260)는 저항 변화 소자(SW00)가 저 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(260)는 저항 변화 소자(SW00)가 고 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00ib1 = 1/5.5 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 1/5.5 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(260)는, 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00ib1 = 1/5.5 마이크로암페어이고, RCELL00 = 5.5 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(260)는, 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00ib1 = 1/5.5 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = 10/5.5 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(260)는, 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 도 2b 및 도 2d에서 도시되는 바와 같이 복수의 감지 디바이스(260, 262)가 복수의 증폭기(270, 272)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(260, 262)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(260, 262)는 도 2a 내지 도 2d에 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되어 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하거나 또는 복수의 증폭기(270, 272)에 전기적으로 연결되어 증폭된 전압을 수신한다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 READ 동작의 경우, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(270, 272)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(200)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 PMOS 트랜지스터(220)를 통해 흐르는 중간 전류(I220i)의 양에 기초하고 중간 전류(I220i)의 양이 저항 변화 소자 어레이(200)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(200)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 중간 저항 기준 소자(RI00-RI0y)의 저항에서의 변화는, 중간 전류(I220i)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(210)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 PMOS 트랜지스터(220)의 게이트 전압(VG)은 차동 증폭기(210)의 출력 전압(Vout)이고 제1 PMOS 트랜지스터(220)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(220)를 통해 흐르는 중간 전류(I220i)의 양을 조절하고, 차동 증폭기(210)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 중간 전류(I220i)의 양이 조정하도록, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)의 양은, 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 제1 PMOS 트랜지스터(220)에 의해 공급되는 중간 전류(I220i)의 양을 조정하는 것은, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 PMOS 트랜지스터(230)에 의해 공급되는 전류(I230i)의 양을 비례적으로 조정한다.
추가적으로, 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 양의 전류를 비트 라인(BL(0)-BL(x))에 동시에 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 READ 동작은 동시에 수행될 수 있다. 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터는 READ 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 3a는, 전류(I230i)를 비트 라인(BL(0))에 공급하는 PMOS 트랜지스터(230), 전류(I232i)를 비트 라인(BL(x))에 공급하는 PMOS 트랜지스터(232), 비트 라인(BL(0))으로부터 CELL00을 통해 흐르는 전류(ICELL00ib1), 및 비트 라인(BL(x))으로부터 CELLx0을 통해 흐르는 전류(ICELLx0ib1)를 도시한다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 READ 동작은, 상기에서 논의되는, CELL00의 READ 동작과 유사한 방식으로 수행된다. 워드 라인 상의 각각의 셀의 READ 동작을 동시에 수행하는 것은, 신속한 데이터 READ 동작 또는 페이지 모드 READ 동작이 요구되는 소정의 애플리케이션에서 아주 바람직할 수 있다.
도 2a의 예시적인 아키텍쳐에서의 CELL00의 SET VERIFY 동작이 이하에서 상세하게 설명될 것이고, 도 2a의 예시적인 아키텍쳐에서의 각각의 셀의 SET VERIFY 동작은 CELL00의 SET VERIFY 동작과 유사한 방식으로 수행될 수 있다. 도 3b는 도 2a의 예시적인 아키텍쳐에서의 CELL00의 SET VERIFY 동작 동안의, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 3b는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(200)의 축소된 버전을 도시한다. 하기에서 더 상세하게 설명되는 CELL00의 SET VERIFY 동작은, 일반적으로, 비트 라인(BL(0))으로부터 워드 라인(WL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은, 비트 라인으로부터 워드 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. CELL00의 SET VERIFY 동작의 경우 및 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 SET VERIFY 동작의 경우에, 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 3b는 CELL00의 SET VERIFY 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 SET VERIFY 동작의 경우에 참조될 수 있다는 것을 또한 유의한다.
CELL00의 SET VERIFY 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(200) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 0 볼트 또는 그라운드로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 0 볼트 또는 그라운드로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 0 볼트 또는 그라운드로 구동되는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 0 볼트보다 더 작은 전압 레벨 및 0 볼트보다 더 큰 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 시스템 전압(Vdd)은 회로 설계자에 의해 선택되는 설계 변수이다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 PMOS 트랜지스터(220)를 턴 온하고 NMOS 트랜지스터(240)를 턴 온하여 SET VERIFY 동작을 위한 저 저항 기준 소자(RL00)의 저항을 선택하는 것에 의해 수행된다. 대안적으로, 제1 PMOS 트랜지스터(220)가 이미 턴 온되어 있는 경우, CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(240)를 턴 온하여 CELL00의 SET VERIFY 동작을 위한 저 저항 기준 소자(RL00)의 저항을 선택하는 것에 의해 수행된다.
제1 PMOS 트랜지스터(220)는, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(220)의 임계 전압(VT)보다 더 낮은 경우에 턴 온된다. 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은, 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 PMOS 트랜지스터(220)의 게이트 전압(VG)은, 제1 PMOS 트랜지스터(220)의 게이트 단자가 차동 증폭기(210)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(210)의 출력 전압(Vout)이다. 제1 PMOS 트랜지스터(220)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 제1 PMOS 트랜지스터(220)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(210)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다.
차동 증폭기(210)의 출력 전압(Vout)은, 차동 증폭기(210)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이로 승산하는 것에 의해 결정된다. 차동 증폭기(210)는 1의 이득을 가지지만, 그러나 차동 증폭기(210)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(210)의 이득은 회로 설계자에 의해 선택되는 설계 변수이고, 회로 설계자는 차동 증폭기(210)의 이득에 대해서, 1보다 더 큰 차동 증폭기(210)의 이득 및 1보다 더 작은 차동 증폭기(210)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(210)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 복수의 NMOS 트랜지스터(240, 242, 244) 내의 각각의 NMOS 트랜지스터의 드레인 단자 및 제1 PMOS 트랜지스터(220)의 드레인 단자에 전기적으로 연결되어 있기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(210)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(210)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(210)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서, 이득, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread를 제공하고, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 도시되는 바와 같이, 판독 전압(Vread)의 전압 레벨과 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에, 피드백 전압(Vfeedback)이 변하는 경우 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(220)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, 제1 PMOS 트랜지스터(220)는 턴 온된다.
NMOS 트랜지스터(240)는 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S1)에 의해 턴 온되고, NMOS 트랜지스터(242 및 244)는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S2-S3)에 의해 턴 오프된다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(240)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(240)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S1), NMOS 트랜지스터(242)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(242)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S2), 및 NMOS 트랜지스터(244)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(244)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S3)를 공급한다.
제1 PMOS 트랜지스터(220) 및 NMOS 트랜지스터(240)가 턴 온되는 경우, 큰 전류(I220l)가 제1 PMOS 트랜지스터(220)를 통해 흐르고, 전류(I240)가 NMOS 트랜지스터(240)를 통해 비트 라인(BL(L0)) 안으로 흐르고, 전류(IRL00b1)가 비트 라인(BL(L0))으로부터 저 저항 기준 소자(RL00)를 통해 흐르고, 비트 라인(BL(L0)) 상의 전압이 피드백 전압(Vfeedback)으로 구동된다. 도 3b는, 제1 PMOS 트랜지스터(220)를 통해 흐르는 큰 전류(I220l), NMOS 트랜지스터(240)를 통해 흐르는 전류(I240), 및 저 저항 기준 소자(RL00)를 통해 흐르는 전류(IRL00b1)를 도시한다. 저 저항 기준 소자(RL00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(L0)) 상의 전압(VBL(L0))에 있고, 저 저항 기준 소자(RL00)의 제2 단자가, 상기에서 논의되는 바와 같이 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(IRL00b1)는 저 저항 기준 소자(RL00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 저 저항 기준 소자(RL01-RL0y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 저 저항 기준 소자(RL01-RL0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(L0))에 전기적으로 연결되는 다른 저 저항 기준 소자(RL01-RL0y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRL00b1)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRL00b1 = VBL(L0)/RRL00으로서 근사될 수 있는데, 여기서 VBL(L0)은 비트 라인(BL(L0)) 상의 전압이고 RRL00은 저 저항 기준 소자(RL00)의 저항이다. 예를 들면, 전압(VBL(L0))이 1 V의 피드백 전압(Vfeedback)이고 저 저항 기준 소자(RL00)가 2 MΩ의 저항을 갖는 경우, 전류(IRL00b1)의 양은 옴의 법칙을 사용하여 IRL00b1 = 1 V/2 MΩ = 1/2 μA로서 근사될 수 있다. 전류(IRL00b1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(L0)) 안으로 흐르는 전류의 양이 비트 라인(BL(L0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(240)에 의해 비트 라인(BL(L0))으로 공급되는 전류(I240)의 양과 대략적으로 동일하다. 전류(IRL00b1)의 양은 또한, 제1 PMOS 트랜지스터(220)가 NMOS 트랜지스터(240)와 전기적으로 직렬로 연결되기 때문에 큰 전류(I220l)의 양 및 전류(I240)의 양이 대략적으로 동일하기 때문에, 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양과 대략적으로 동일하다. 전류(IRL00b1)의 양이 1/2 마이크로암페어인 상기의 예를 참조하면, 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양은 1/2 마이크로암페어이다. 누설 전류가 전류(IRL00b1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 SET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, PMOS 트랜지스터(230)가 큰 전류(I220l)에 비례하는 전류(I230l)를 공급하는 것에 의해 수행된다. 대안적으로, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)가, 상기에서 논의되는 바와 같이, 복수의 PMOS 트랜지스터(230, 232)와 전기적으로 직렬로 연결되는 복수의 FET을 추가적으로 포함하는 경우, CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, PMOS 트랜지스터(230)와 전기적으로 직렬로 연결되는 FET을 턴 온하는 것 및 PMOS 트랜지스터(230)가 큰 전류(I220l)에 비례하는 전류(I230l)를 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 큰 전류(I220l)의 양은 저 저항 기준 소자(RL00)를 통해 흐르는 전류(IRL00b1)의 양에 기초한다.
상기 PMOS 트랜지스터(230)는, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(230)의 임계 전압(VT)보다 더 작은 경우 턴 온된다. PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. PMOS 트랜지스터(230)의 게이트 전압(VG)은, PMOS 트랜지스터(230)의 게이트 단자가 차동 증폭기(210)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(210)의 출력 전압(Vout)이다. PMOS 트랜지스터(230)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, PMOS 트랜지스터(230)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(210)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다. 또한, PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 게이트 전압이 차동 증폭기(210)의 출력 전압(Vout)이고 PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 소스 전압이 시스템 전압(Vdd)이기 때문에, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다.
상기에서 논의되는 바와 같이, 차동 증폭기(210)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨과 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우 PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(230)의 임계 전압(VT)보다 더 작아지도록 하는 피드백 레벨을 피드백 전압(Vfeedback)이 갖는 경우에, PMOS 트랜지스터(230)는 턴 온된다.
PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)의 양은, 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양에 비례한다. PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양 사이의 비율은, 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양 사이의 비율을, PMOS 트랜지스터(230)의 피쳐 및 제1 PMOS 트랜지스터(220)의 피쳐를 선택하는 것에 의해 선택할 수 있다. PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양 사이의 비율은, 제1 PMOS 트랜지스터(220)의 폭 대 길이 비율에 대략적으로 동일한 PMOS 트랜지스터(230)의 폭 대 길이 비율을 선택하는 것에 의해, 1로서 선택된다. 그러나, 비율은 1로는 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 1보다 더 큰 비율 그리고 1보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터의 다른 치수, PMOS 트랜지스터의 레이아웃, 및 PMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 PMOS 트랜지스터(220) 및 복수의 PMOS 트랜지스터(230, 232) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과를 제조하기 위한 재료, 레이아웃, 및 치수를 선택할 수 있다는 것을 유의한다.
PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양 사이의 비율이 PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I230l)의 양은 다음의 수학식, 즉 I230l = (IRL00b1)((PMOS(230)의 채널 폭/PMOS(230)의 채널 길이)/(PMOS(220)의 채널 폭/PMOS(220)의 채널 길이))에 의해 근사될 수 있는데, 여기서 IRL00b1은 저 저항 기준 소자(RL00)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRL00b1)가 1/2 마이크로암페어이고 PMOS 트랜지스터(230)의 폭 대 길이 비율이 제1 PMOS 트랜지스터(220)의 폭 대 길이 비율과 동일한 경우, 전류(I230l) = (1/2 μA)(1) = 1/2 μA이다.
PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)는 비트 라인(BL(0)) 안으로 흐르고, 전류(ICELL00lb1)는 비트 라인(BL(0))으로부터 CELL00을 통해 흐른다. 도 3b는 PMOS 트랜지스터(230)를 통해 흐르는 전류(I230l) 및 CELL00을 통해 흐르는 전류(ICELL00lb1)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고, 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(ICELL00lb1)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00lb1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, PMOS 트랜지스터(230)에 의해 비트 라인(BL(0))으로 공급되는 전류(I230l)의 양과 대략적으로 동일하다. 또한, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)의 양이 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양과 대략적으로 동일하고 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양이 전류(IRL00b1)의 양과 대략적으로 동일하기 때문에, 전류(ICELL00lb1)의 양은 전류(IRL00b1)의 양과 대략적으로 동일하다. 누설 전류가 전류(ICELL00lb1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 SET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 VBL(0) = ICELL00lb1 × RCELL00으로서 근사될 수 있는데, 여기서 전류(ICELL00lb1)는 CELL00을 통해 흐르는 전류이고, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, ICELL00lb1 = IRL00b1 = 1/2 마이크로암페어이고 RCELL00 = 2 MΩ인 경우, 전압(VBL(0)) = 1/2 μA × 2 MΩ = 1 V이다. 예를 들면, ICELL00lb1 = IRL00b1 = 1/2 마이크로암페어이고 RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 1/2 μA × 1 MΩ = 1/2 V이다. 예를 들면, ICELL00lb1 = IRL00b1 = 1/2 마이크로암페어이고 RCELL00 = 10 MΩ인 경우, 전압(VBL(0)) = 1/2 μA × 10 MΩ = 5 V이다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은, 전류(ICELL00lb1)의 양 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 전류(ICELL00lb1)의 양이 저항 변화 소자(SW00)의 저 저항 상태 및 저 저항 상태 이외의 저항 상태 둘 모두에 대해 대략적으로 동일하고, 한편, 저항 변화 소자(SW00)의 저항이 저 저항 상태 및 저 저항 상태 이외의 저항 상태에 대해서 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이 저 저항 기준 소자(RL00)의 저항(RRL00)에 의해 승산되는 전류(ICELL00lb1)의 양과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 SET VERIFY 동작을 위한 저 저항 기준 소자(RL00)의 저항(RRL00)을 나타낸다. 예를 들면, ICELL00lb1 = 1/2 μA이고, RRL00 = 2 MΩ인 경우, Vread = 1/2 μA × 2 MΩ = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 저 저항 기준 소자(RL00)의 저항(RRL00)보다 더 작거나 또는 동일하고(즉, RCELL00 ≤ RRL00이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항임) 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 저 저항 기준 소자(RL00)의 저항(RRL00)보다 더 크고(즉, RCELL00 > RRL00이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항임), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태 이외의 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(260)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(260)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(260)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(260)는 저항 변화 소자(SW00)가 저 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(260)는 저항 변화 소자(SW00)가 저 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lb1 = 1/2 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 1/2 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(260)는 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lb1 = 1/2 마이크로암페어이고, RCELL00 = 2 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(260)는 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lb1 = 1/2 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = 5 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(260)는 저항 변화 소자(SW00)가 저 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 도 2b 및 도 2d에서 도시되는 바와 같이, 복수의 감지 디바이스(260, 262)가 복수의 증폭기(270, 272)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(260, 262)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(260, 262)는 도 2a 내지 도 2d에서 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA는, 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하도록 비트 라인(BL(0)-BL(x))에 전기적으로 연결되거나 또는 증폭된 전압을 수신하도록 복수의 증폭기(270, 272)에 전기적으로 연결된다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 SET VERIFY 동작을 위해, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(270, 272)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(200)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 PMOS 트랜지스터(220)를 통해 흐르는 큰 전류(I220l)의 양에 기초하고 큰 전류(I220l)의 양이 저항 변화 소자 어레이(200)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(200)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 저 저항 기준 소자(RL00-RL0y)의 저항에서의 변화는, 큰 전류(I220l)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(210)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 PMOS 트랜지스터(220)의 게이트 전압(VG)은 차동 증폭기(210)의 출력 전압(Vout)이고 제1 PMOS 트랜지스터(220)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(220)를 통해 흐르는 큰 전류(I220l)의 양을 조절하고, 차동 증폭기(210)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 큰 전류(I220l)의 양이 조정하도록, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)의 양은, 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 제1 PMOS 트랜지스터(220)에 의해 공급되는 큰 전류(I220l)의 양을 조정하는 것은, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 PMOS 트랜지스터(230)에 의해 공급되는 전류(I230l)의 양을 비례적으로 조정한다.
추가적으로, 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 양의 전류를 비트 라인(BL(0)-BL(x))에 동시에 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 SET VERIFY 동작은 동시에 수행될 수 있다. 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터는 SET VERIFY 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 3b는, 비트 라인(BL(0))에 전류(I230l)를 공급하는 PMOS 트랜지스터(230), 비트 라인(BL(x))에 전류(I232l)를 공급하는 PMOS 트랜지스터(232), 비트 라인(BL(0))으로부터 CELL00을 통해 흐르는 전류(ICELL00lb1), 및 비트 라인(BL(x))으로부터 CELLx0을 통해 흐르는 전류(ICELLx0lb1)를 도시한다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 SET VERIFY 동작은, 상기에서 논의되는, CELL00의 SET VERIFY 동작과 유사한 방식으로 수행된다. 신속한 데이터 SET VERIFY 동작 또는 페이지 모드 SET VERIFY 동작이 요구되는 소정의 애플리케이션에서는, 워드 라인 상의 각각의 셀의 SET VERIFY 동작을 동시에 수행하는 것이 아주 바람직할 수 있다.
도 2a의 예시적인 아키텍쳐에서의 CELL00의 RESET VERIFY 동작이 하기에서 더욱 상세하게 설명될 것이고, 도 2a의 예시적인 아키텍쳐에서의 각각의 셀의 RESET VERIFY 동작은 CELL00의 RESET VERIFY 동작과 유사한 방식으로 수행될 수 있다. 도 3c는, 도 2a의 예시적인 아키텍쳐에서의 CELL00의 RESET VERIFY 동작 동안, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 3c는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(200)의 축소된 버전을 도시한다. 하기에서 더 상세하게 설명되는 CELL00의 RESET VERIFY 동작은, 일반적으로, 비트 라인(BL(0))으로부터 워드 라인(WL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은, 비트 라인으로부터 워드 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. CELL00의 RESET VERIFY 동작의 경우 및 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 RESET VERIFY 동작의 경우에, 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 3c는 CELL00의 RESET VERIFY 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 RESET VERIFY 동작의 경우에 참조될 수 있다는 것을 또한 유의한다.
CELL00의 RESET VERIFY 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(200) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 0 볼트 또는 그라운드로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 0 볼트 또는 그라운드로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 0 볼트 또는 그라운드로 구동되는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 0 볼트보다 더 작은 전압 레벨 및 0 볼트보다 더 큰 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 시스템 전압(Vdd)은 회로 설계자에 의해 선택되는 설계 변수이다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 PMOS 트랜지스터(220)를 턴 온하고 NMOS 트랜지스터(244)를 턴 온하여 CELL00의 RESET VERIFY 동작을 위한 고 저항 기준 소자(RH00)의 저항을 선택하는 것에 의해 수행된다. 대안적으로, 제1 PMOS 트랜지스터(220)가 이미 턴 온되어 있는 경우, CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(244)를 턴 온하여 CELL00의 RESET VERIFY 동작을 위한 고 저항 기준 소자(RH00)의 저항을 선택하는 것에 의해 수행된다.
제1 PMOS 트랜지스터(220)는, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(220)의 임계 전압(VT)보다 더 낮은 경우에 턴 온된다. 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은, 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 PMOS 트랜지스터(220)의 게이트 전압(VG)은, 제1 PMOS 트랜지스터(220)의 게이트 단자가 차동 증폭기(210)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(210)의 출력 전압(Vout)이다. 제1 PMOS 트랜지스터(220)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 제1 PMOS 트랜지스터(220)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(210)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다.
차동 증폭기(210)의 출력 전압(Vout)은, 차동 증폭기(210)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이로 승산하는 것에 의해 결정된다. 차동 증폭기(210)는 1의 이득을 가지지만, 그러나 차동 증폭기(210)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(210)의 이득은 회로 설계자에 의해 선택되는 설계 변수이고, 회로 설계자는 차동 증폭기(210)의 이득에 대해서, 1보다 더 큰 차동 증폭기(210)의 이득 및 1보다 더 작은 차동 증폭기(210)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(210)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 복수의 NMOS 트랜지스터(240, 242, 244) 내의 각각의 NMOS 트랜지스터의 드레인 단자 및 제1 PMOS 트랜지스터(220)의 드레인 단자에 전기적으로 연결되어 있기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(210)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(210)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(210)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서, 이득, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread를 제공하고, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 도시되는 바와 같이, 판독 전압(Vread)의 전압 레벨과 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에, 피드백 전압(Vfeedback)이 변하는 경우 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(220)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, 제1 PMOS 트랜지스터(220)는 턴 온된다.
NMOS 트랜지스터(244)는 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S3)에 의해 턴 온되고, NMOS 트랜지스터(240 및 242)는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S1-S2)에 의해 턴 오프된다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(240)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(240)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S1), NMOS 트랜지스터(242)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(242)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S2), 및 NMOS 트랜지스터(244)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(244)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S3)를 공급한다.
제1 PMOS 트랜지스터(220) 및 NMOS 트랜지스터(244)가 턴 온되는 경우, 작은 전류(I220s)가 제1 PMOS 트랜지스터(220)를 통해 흐르고, 전류(I244)가 NMOS 트랜지스터(244)를 통해 비트 라인(BL(H0)) 안으로 흐르고, 전류(IRH00b1)가 비트 라인(BL(H0))으로부터 고 저항 기준 소자(RH00)를 통해 흐르고, 비트 라인(BL(H0)) 상의 전압이 피드백 전압(Vfeedback)으로 구동된다. 도 3c는 제1 PMOS 트랜지스터(220)를 통해 흐르는 작은 전류(I220s), NMOS 트랜지스터(244)를 통해 흐르는 전류(I244) 및 고 저항 기준 소자(RH00)를 통해 흐르는 전류(IRH00b1)를 도시한다. 고 저항 기준 소자(RH00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(H0)) 상의 전압(VBL(H0))에 있고, 고 저항 기준 소자(RH00)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(IRH00b1)는 고 저항 기준 소자(RH00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 고 저항 기준 소자(RH01-RH0y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 고 저항 기준 소자(RH01-RH0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(H0))에 전기적으로 연결되는 다른 고 저항 기준 소자(RH01-RH0y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRH00b1)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRH00b1 = VBL(H0)/RRH00으로서 근사될 수 있는데, 여기서 VBL(H0)은 비트 라인(BL(H0)) 상의 전압이고 RRH00은 고 저항 기준 소자(RH00)의 저항이다. 예를 들면, 전압(VBL(H0))이 1 V의 피드백 전압(Vfeedback)이고 고 저항 기준 소자(RH00)가 9 MΩ의 저항을 갖는 경우, 전류(IRH00b1)의 양은 옴의 법칙을 사용하여 IRH00b1 = 1 V/9 MΩ = 1/9 μA로서 근사될 수 있다. 전류(IRH00b1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(H0)) 안으로 흐르는 전류의 양이 비트 라인(BL(H0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(244)에 의해 비트 라인(BL(H0))으로 공급되는 전류(I244)의 양과 대략적으로 동일하다. 전류(IRH00b1)의 양은 또한, 제1 PMOS 트랜지스터(220)가 NMOS 트랜지스터(244)와 전기적으로 직렬로 연결되기 때문에 작은 전류(I220s)의 양 및 전류(I244)의 양이 대략적으로 동일하기 때문에, 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양과 대략적으로 동일하다. 전류(IRH00b1)의 양이 1/9 마이크로암페어인 상기의 예를 참조하면, 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양은 1/9 마이크로암페어이다. 누설 전류가 전류(IRH00b1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 RESET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, PMOS 트랜지스터(230)가 작은 전류(I220s)에 비례하는 전류(I230s)를 공급하는 것에 의해 수행된다. 대안적으로, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)가, 상기에서 논의되는 바와 같이, 복수의 PMOS 트랜지스터(230, 232)와 전기적으로 직렬로 연결되는 복수의 FET을 추가적으로 포함하는 경우, CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, PMOS 트랜지스터(230)와 전기적으로 직렬로 연결되는 FET을 턴 온하는 것 및 PMOS 트랜지스터(230)가 작은 전류(I220s)에 비례하는 전류(I230s)를 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 작은 전류(I220s)의 양은 고 저항 기준 소자(RH00)를 통해 흐르는 전류(IRH00b1)의 양에 기초한다.
상기 PMOS 트랜지스터(230)는, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(230)의 임계 전압(VT)보다 더 작은 경우 턴 온된다. PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. PMOS 트랜지스터(230)의 게이트 전압(VG)은, PMOS 트랜지스터(230)의 게이트 단자가 차동 증폭기(210)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(210)의 출력 전압(Vout)이다. PMOS 트랜지스터(230)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, PMOS 트랜지스터(230)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(210)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다. 또한, PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 게이트 전압이 차동 증폭기(210)의 출력 전압이고 PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 소스 전압이 시스템 전압(Vdd)이기 때문에, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다.
상기에서 논의되는 바와 같이, 차동 증폭기(210)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨과 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우 PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, PMOS 트랜지스터(230)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(230)의 임계 전압(VT)보다 더 작아지도록 하는 피드백 레벨을 피드백 전압(Vfeedback)이 갖는 경우에, PMOS 트랜지스터(230)는 턴 온된다.
PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)의 양은, 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양에 비례한다. PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양 사이의 비율은, 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양 사이의 비율을, PMOS 트랜지스터(230)의 피쳐 및 제1 PMOS 트랜지스터(220)의 피쳐를 선택하는 것에 의해 선택할 수 있다. PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양 사이의 비율은, 제1 PMOS 트랜지스터(220)의 폭 대 길이 비율에 대략적으로 동일한 PMOS 트랜지스터(230)의 폭 대 길이 비율을 선택하는 것에 의해, 1로서 선택된다. 그러나, 비율은 1로는 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 1보다 더 큰 비율 그리고 1보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터의 다른 치수, PMOS 트랜지스터의 레이아웃, 및 PMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 PMOS 트랜지스터(220) 및 복수의 PMOS 트랜지스터(230, 232) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과를 제조하기 위한 재료, 레이아웃, 및 치수를 선택할 수 있다는 것을 유의한다.
PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)의 양과 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양 사이의 비율이 PMOS 트랜지스터(230) 및 제1 PMOS 트랜지스터(220)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I230s)의 양은 다음의 수학식, 즉 I230s = (IRH00b1)((PMOS(230)의 채널 폭/PMOS(230)의 채널 길이)/(PMOS(220)의 채널 폭/PMOS(220)의 채널 길이))에 의해 근사될 수 있는데, 여기서 IRH00b1은 고 저항 기준 소자(RH00)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRH00b1)가 1/9 마이크로암페어이고 PMOS 트랜지스터(230)의 폭 대 길이 비율이 제1 PMOS 트랜지스터(220)의 폭 대 길이 비율과 동일한 경우, 전류(I230s) = (1/9 μA)(1) = 1/9 μA이다.
PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)는 비트 라인(BL(0)) 안으로 흐르고, 전류(ICELL00sb1)는 비트 라인(BL(0))으로부터 CELL00을 통해 흐른다. 도 3c는 PMOS 트랜지스터(230)를 통해 흐르는 전류(I230s) 및 CELL00을 통해 흐르는 전류(ICELL00sb1)을 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(ICELL00sb1)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00sb1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, PMOS 트랜지스터(230)에 의해 비트 라인(BL(0))으로 공급되는 전류(I230s)의 양과 대략적으로 동일하다. 또한, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)의 양이 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양과 대략적으로 동일하고 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양이 전류(IRH00b1)의 양과 대략적으로 동일하기 때문에, 전류(ICELL00sb1)의 양은 전류(IRH00b1)의 양과 대략적으로 동일하다. 누설 전류가 전류(ICELL00sb1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 RESET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 VBL(0) = ICELL00sb1 x RCELL00으로서 근사될 수 있는데, 여기서 전류(ICELL00sb1)는 CELL00을 통해 흐르는 전류이고 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, ICELL00sb1 = IRH00b1 = 1/9 마이크로암페어이고 RCELL00 = 9 MΩ인 경우, VBL(0) = 1/9 μA × 9 MΩ = 1 V이다. 예를 들면, ICELL00sb1 = IRH00b1 = 1/9 마이크로암페어이고 RCELL00 = 1 MΩ인 경우, VBL(0) = 1/9 μA × 1 MΩ = 1/9V이다. 예를 들면, ICELL00sb1 = IRH00b1 = 1/9 마이크로암페어이고 RCELL00 = 10 MΩ인 경우, 전압(VBL(0)) = 1/9 μA × 10 MΩ = 10/9V이다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은 전류(ICELL00sb1)의 양 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 전류(ICELL00sb1)의 양이 저항 변화 소자(SW00)의 고 저항 상태 및 고 저항 상태 이외의 저항 상태 둘 모두에 대해 대략적으로 동일하고, 한편, 저항 변화 소자(SW00)의 저항이 고 저항 상태 및 고 저항 상태 이외의 저항 상태에 대해서 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이 고 저항 기준 소자(RH00)의 저항(RRH00)에 의해 승산되는 전류(ICELL00sb1)의 양과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 RESET VERIFY 동작을 위한 고 저항 기준 소자(RH00)의 저항(RRH00)을 나타낸다. 예를 들면, ICELL00sb1 = 1/9 μA이고, RRH00 = 9 MΩ인 경우, Vread = 1/9 μA × 9 MΩ = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 고 저항 기준 소자(RH00)의 저항(RRH00)보다 더 크고(즉, RCELL00 > RRH00이고, 여기서, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 고 저항 기준 소자(RH00)의 저항(RRH00)보다 더 작거나 또는 동일하고(즉, RCELL00 ≤ RRH00이고, 여기서, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태 이외의 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(260)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(260)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(260)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(260)는 저항 변화 소자(SW00)가 고 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(260)는, 저항 변화 소자(SW00)가 고 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sb1 = 1/9 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = 10/9 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(260)는, 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sb1 = 1/9 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(260)는, 저항 변화 소자(SW00)가 고 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sb1 = 1/9 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 1/9 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(260)는, 저항 변화 소자(SW00)가 고 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 도 2b 및 도 2d에서 도시되는 바와 같이, 복수의 감지 디바이스(260, 262)가 복수의 증폭기(270, 272)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(260, 262)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(260, 262)는 도 2a 내지 도 2d에서 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA는, 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하도록 비트 라인(BL(0)-BL(x))에 전기적으로 연결되거나 또는 증폭된 전압을 수신하도록 복수의 증폭기(270, 272)에 전기적으로 연결된다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 RESET VERIFY 동작을 위해, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(270, 272)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 소싱하기 위한 회로(202)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(200)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 PMOS 트랜지스터(220)를 통해 흐르는 작은 전류(I220s)의 양에 기초하고 작은 전류(I220s)의 양이 저항 변화 소자 어레이(200)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(200)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 고 저항 기준 소자(RH00-RH0y)의 저항에서의 변화는, 작은 전류(I220s)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(210)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 PMOS 트랜지스터(220)의 게이트 전압(VG)은 차동 증폭기(210)의 출력 전압(Vout)이고 제1 PMOS 트랜지스터(220)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(220)를 통해 흐르는 작은 전류(I220s)의 양을 조절하고, 차동 증폭기(210)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 작은 전류(I220s)의 양이 조정하도록, 제1 PMOS 트랜지스터(220)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)의 양은, 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 제1 PMOS 트랜지스터(220)에 의해 공급되는 작은 전류(I220s)의 양을 조정하는 것은, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 PMOS 트랜지스터(230)에 의해 공급되는 전류(I230s)의 양을 비례적으로 조정한다.
추가적으로, 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 양의 전류를 비트 라인(BL(0)-BL(x))에 동시에 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 RESET VERIFY 동작은 동시에 수행될 수 있다. 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 복수의 PMOS 트랜지스터(230, 232) 내의 각각의 PMOS 트랜지스터는 RESET VERIFY 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 3c는, 전류(I230s)를 비트 라인(BL(0))에 공급하는 PMOS 트랜지스터(230), 전류(I232s)를 비트 라인(BL(x))에 공급하는 PMOS 트랜지스터(232), 비트 라인(BL(0))으로부터 CELL00을 통해 흐르는 전류(ICELL00sb1), 및 비트 라인(BL(x))으로부터 CELLx0을 통해 흐르는 전류(ICELLx0sb1)를 도시한다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 RESET VERIFY 동작은, 상기에서 논의되는, CELL00의 RESET VERIFY 동작과 유사한 방식으로 수행된다. 신속한 데이터 RESET VERIFY 동작 또는 페이지 모드 RESET VERIFY 동작이 요구되는 소정의 애플리케이션에서 워드 라인 상의 각각의 셀의 RESET VERIFY 동작을 수행하는 것이 아주 바람직할 수 있다.
READ 동작, SET VERIFY 동작, 및 RESET VERIFY 동작을 통해 저항 변화 소자에 액세스하는 전류의 양을 싱크하기 위해 저항 기준 소자의 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐가, READ 동작으로 시작하여 하기에서 상세하게 설명될 것이다. 도 2e의 예시적인 아키텍쳐에서의 CELL00의 READ 동작이 하기에서 상세하게 설명될 것이고, 도 2e의 예시적인 아키텍쳐에서의 각각의 셀의 READ 동작은 CELL00의 READ 동작과 유사한 방식으로 수행될 수 있다. 도 3d는 도 2e의 예시적인 아키텍쳐에서의 CELL00의 READ 동작 동안, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 3d는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(200)의 축소된 버전을 도시한다. 하기에서 더 상세히 설명되는 CELL00의 READ 동작은, 일반적으로, 워드 라인(WL(0))으로부터 비트 라인(BL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은 워드 라인으로부터 비트 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. 또한, CELL00의 READ 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 READ 동작의 경우에, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 3d는 CELL00의 READ 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 READ 동작의 경우에 참조될 수 있다는 것을 유의한다.
CELL00의 READ 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(200) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 시스템 전압(Vdd)으로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)), 시스템 전압(Vdd) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 시스템 전압(Vdd)으로 구동되는 것 또는 2 볼트로 구동되는 것으로 제한되지 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 시스템 전압(Vdd)이 2 볼트의 전압 레벨을 갖는 것으로 논의되지만, 시스템 전압(Vdd)은 2 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 시스템 전압(Vdd)에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 NMOS 트랜지스터(221)를 턴 온하고 NMOS 트랜지스터(243)를 턴 온하여 CELL00의 READ 동작을 위한 중간 저항 기준 소자(RI00)의 저항을 선택하는 것에 의해 수행된다. 대안적으로, 제1 NMOS 트랜지스터(221)가 이미 턴 온되어 있는 경우, CELL00의 READ 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(243)를 턴 온하여 CELL00의 READ 동작을 위한 중간 저항 기준 소자(RI00)의 저항을 선택하는 것에 의해 수행된다.
제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(221)의 임계 전압(VT)보다 더 큰 경우, 제1 NMOS 트랜지스터(221)는 턴 온된다. 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 NMOS 트랜지스터(221)의 게이트 전압(VG)은, 제1 NMOS 트랜지스터(221)의 게이트 단자가 차동 증폭기(211)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(211)의 출력 전압(Vout)이다. 제1 NMOS 트랜지스터(221)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, 제1 NMOS 트랜지스터(221)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(211)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다.
차동 증폭기(211)의 출력 전압(Vout)은, 차동 증폭기(211)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이와 승산하는 것에 의해 결정된다. 차동 증폭기(211)는 1의 이득을 가지지만, 그러나, 차동 증폭기(211)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(211)의 이득은 회로 설계자에 의해 선택되는 설계 변수이고, 회로 설계자는 차동 증폭기(211)의 이득에 대해서, 1보다 더 큰 차동 증폭기(211)의 이득 및 1보다 더 작은 차동 증폭기(211)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(211)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 제2 복수의 NMOS 트랜지스터(241, 243, 245) 내의 각각의 NMOS 트랜지스터의 소스 단자 및 제1 NMOS 트랜지스터(221)의 드레인 단자에 전기적으로 연결되기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(211)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(211)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(211)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서, 이득, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread를 제공하고, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(221)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, 제1 NMOS 트랜지스터(221)는 턴 온된다.
NMOS 트랜지스터(243)는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S5)에 의해 턴 온되고, NMOS 트랜지스터(241 및 245)는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S4 및 S6)에 의해 턴 오프된다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(241)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(241)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S4), NMOS 트랜지스터(243)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(243)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S5), 및 NMOS 트랜지스터(245)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(245)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S6)를 공급한다.
제1 NMOS 트랜지스터(221) 및 NMOS 트랜지스터(243)가 턴 온되는 경우, 전류(IRI00w1)가 중간 저항 기준 소자(RI00)를 통해 비트 라인(BL(I0)) 안으로 흐르고, 전류(I243)가 비트 라인(BL(I0))으로부터 NMOS 트랜지스터(243)를 통해 흐르고, 중간 전류(I221i)가 제1 NMOS 트랜지스터(221)를 통해 흐르고, 비트 라인(BL(I0)) 상의 전압(VBL(I0))이 피드백 전압(Vfeedback)으로 구동된다. 도 3d는, 중간 저항 기준 소자(RI00)를 통해 흐르는 전류(IRI00w1), NMOS 트랜지스터(243)를 통해 흐르는 전류(I243), 및 제1 NMOS 트랜지스터(221)를 통해 흐르는 중간 전류(I221i)를 도시한다. 중간 저항 기준 소자(RI00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 중간 저항 기준 소자(RI00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(I0)) 상의 전압(VBL(I0))에 있기 때문에, 전류(IRI00w1)는 중간 저항 기준 소자(RI00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 중간 저항 기준 소자(RI01-RI0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 다른 중간 저항 기준 소자(RI01-RI0y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(I0))에 전기적으로 연결되는 다른 중간 저항 기준 소자(RI01-RI0y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRI00w1)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRI00w1 = (VWL(0) - VBL(I0))/RRI00으로서 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, VBL(I0)은 비트 라인(BL(I0)) 상의 전압이고, RRI00은 중간 저항 기준 소자(RI00)의 저항이다. 예를 들면, 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)이고, 전압(VBL(I0))이 1 볼트의 피드백 전압(Vfeedback)이고, 그리고 중간 저항 기준 소자(RI00)가 5.5 MΩ의 저항을 갖는 경우, 전류(IRI00w1)의 양은 옴의 법칙을 사용하여 IRI00w1 = (2 V - 1 V)/5.5 MΩ = 1/5.5 μA로서 근사될 수 있다. 전류(IRI00w1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(I0)) 안으로 흐르는 전류의 양이 비트 라인(BL(I0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, 비트 라인(BL(I0))으로부터 NMOS 트랜지스터(243)를 통해 흐르는 전류(I243)의 양과 대략적으로 동일하다. 전류(IRI00w1)의 양은 또한, NMOS 트랜지스터(243)가 제1 NMOS 트랜지스터(221)와 전기적으로 직렬로 연결되어 있기 때문에 중간 전류(I221i)의 양 및 전류(I243)의 양이 대략적으로 동일하기 때문에, 제1 NMOS 트랜지스터(221)를 통해 흐르는 중간 전류(I221i)의 양과 대략적으로 동일하다. 전류(IRI00w1)의 양이 1/5.5 마이크로암페어인 상기의 예를 참조하면, 제1 NMOS 트랜지스터(221)를 통해 흐르는 중간 전류(I221i)의 양은 1/5.5 마이크로암페어이다. 누설 전류가 전류(IRI00w1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 READ 동작을 방해하지 않는다는 것을 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, NMOS 트랜지스터(231)가 중간 전류(I221i)에 비례하는 전류(I231i)를 공급하는 것에 의해 수행된다. 대안적으로, 상기에서 논의되는 바와 같이, 조정 가능한 양의 전류를 싱크하기 위한 회로(203)가 제1 복수의 NMOS 트랜지스터(231, 233)와 전기적으로 직렬로 연결되는 복수의 FET을 추가적으로 포함하는 경우, CELL00의 READ 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, NMOS 트랜지스터(231)와 전기적으로 직렬로 연결되는 FET을 턴 온하는 것 및 NMOS 트랜지스터(231)가 중간 전류(I221i)에 비례하는 전류(I231i)를 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 중간 전류(I221i)의 양은 중간 저항 기준 소자(RI00)를 통해 흐르는 전류(IRI00w1)의 양에 기초한다. 전류(I231i)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I231i)는, 비트 라인(BL(0)) 안으로의 전류(I231i)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다는 것을 유의한다.
NMOS 트랜지스터(231)는, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(231)에 대한 임계 전압(VT)보다 더 큰 경우에 턴 온된다. NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. NMOS 트랜지스터(231)의 게이트 전압(VG)은, NMOS 트랜지스터(231)의 게이트 단자가 차동 증폭기(211)의 출력 단자에 전기적으로 연결되기 때문에, 차동 증폭기(211)의 출력 전압(Vout)이다. NMOS 트랜지스터(231)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, NMOS 트랜지스터(231)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(211)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다. 또한, NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 게이트 전압이 차동 증폭기(211)의 출력 전압(Vout)이고 NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 소스 전압이 0 볼트 또는 그라운드이기 때문에, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다. 제1 NMOS 트랜지스터(221)의 소스 단자 및 제1 복수의 NMOS 트랜지스터(231, 233) 내의 NMOS 트랜지스터의 소스 단자는 0 볼트 또는 그라운드 이외의 전압, 예컨대 0 볼트 또는 그라운드보다 더 큰 전압 및 0 볼트 또는 그라운드보다 더 작은 전압에 전기적으로 연결될 수 있다는 것을 유의한다.
상기에서 논의되는 바와 같이, 차동 증폭기(211)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(231)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, NMOS 트랜지스터(231)는 턴 온된다.
NMOS 트랜지스터(231)에 의해 공급되는 전류(I231i)의 양은, 제1 NMOS 트랜지스터(221)에 의해 공급되는 중간 전류(I221i)의 양에 비례한다. NMOS 트랜지스터(231)에 의해 공급되는 전류(I231i)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 중간 전류(I221i)의 양 사이의 비율은 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231i)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 중간 전류(I221i)의 양 사이의 비율을, NMOS 트랜지스터(231)의 피쳐 및 제1 NMOS 트랜지스터(231)의 피쳐를 선택하는 것에 의해 선택할 수 있다. NMOS 트랜지스터(231)에 의해 공급되는 전류(I231i)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 중간 전류(I221i)의 양 사이의 비율은, 제1 NMOS 트랜지스터(221)의 폭 대 길이 비율과 대략적으로 동일한 NMOS 트랜지스터(231)의 폭 대 길이 비율을 선택하는 것에 의해 1로서 선택된다. 그러나, 비율은 1로는 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 1보다 더 큰 비율 그리고 1보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231i)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 중간 전류(I221i)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231i)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 중간 전류(I221i)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터의 다른 치수, NMOS 트랜지스터의 레이아웃, 및 NMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 NMOS 트랜지스터(221) 및 제1 복수의 NMOS 트랜지스터(231, 233) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과 트랜지스터를 제조하기 위한 재료, 레이아웃, 및 치수를 또한 선택할 수 있다는 것을 유의한다.
NMOS 트랜지스터(231)에 의해 공급되는 전류(I231i)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 중간 전류(I221i)의 양 사이의 비율이 NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I231i)의 양은 다음의 수학식, 즉, I231i = (IRI00w1)((NMOS(231)의 채널 폭/NMOS(231)의 채널 길이)/(NMOS(221)의 채널 폭/NMOS(221)의 채널 길이))에 의해 근사될 수 있는데, 여기서 IRI00w1은 중간 저항 기준 소자(RI00)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRI00w1)가 1/5.5 마이크로암페어이고, NMOS 트랜지스터(231)의 폭 대 길이 비율이 제1 NMOS 트랜지스터(221)의 폭 대 길이 비율과 동일한 경우, 전류(I231i) = (1/5.5 μA)(1) = 1/5.5 μA이다.
전류(ICELL00iw1)가 CELL00을 통해 비트 라인(BL(0)) 안으로 흐르고, 전류(I231i)는 비트 라인(BL(0))으로부터 NMOS 트랜지스터(231)를 통해 흐른다. 도 3d는 CELL00을 통해 흐르는 전류(ICELL00iw1) 및 NMOS 트랜지스터(231)를 통해 흐르는 전류(I231i)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류(ICELL00iw1)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00iw1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(231)를 통해 흐르는 전류(I231i)의 양과 대략적으로 동일하다. 또한, NMOS 트랜지스터(231)를 통해 흐르는 전류(I231i)의 양이 제1 NMOS 트랜지스터(221)를 통해 흐르는 중간 전류(I221i)의 양과 대략적으로 동일하고 제1 NMOS 트랜지스터(221)를 통해 흐르는 중간 전류(I221i)의 양이 전류(IRI00w1)의 양과 대략적으로 동일하기 때문에, 전류(ICELL00iw1)의 양은 전류(IRI00w1)의 양과 대략적으로 동일하다. 누설 전류가 전류(ICELL00iw1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 READ 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 워드 라인(WL(0)) 상의 전압(VWL(0))으로부터 CELL00 양단의 전압 강하를 감산하는 것에 의해 근사될 수 있고 CELL00 양단의 전압 강하는 옴의 법칙을 사용하여 근사될 수 있다. 따라서, 비트 라인(BL(0)) 상의 전압(VBL(0))은 VBL(0) = VWL(0) - (ICELL00iw1 × RCELL00)에 의해 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, 전류(ICELL00iw1)는 CELL00을 통해 흐르는 전류이고, RCELL00는 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우, 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, VWL(0) = 2 볼트이고, ICELL00iw1 = IRI00w1 = 1/5.5 마이크로암페어이고, 그리고 RCELL00 = 5.5 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/5.5 μA x 5.5 MΩ) = 1 V이다. 예를 들면, VWL(0) = 2 볼트이고, ICELL00iw1 = IRI00w1 = 1/5.5 마이크로암페어이고, 그리고 RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/5.5 μA x 1 MΩ) = 1.82 V이다. 예를 들면, VWL(0) = 2 볼트이고, ICELL00iw1 = IRI00w1 = 1/5.5 마이크로암페어이고, 그리고 RCELL00 = 10 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/5.5 μA × 10 MΩ) = 0.182 V이다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은, 워드 라인(WL(0)) 상의 전압(VWL(0)), 전류(ICELL00iw1)의 양 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 전류(ICELL00iw1)의 양이, 저항 변화 소자(SW00)의 저 저항 상태 및 고 저항 상태 둘 모두에 대해 대략적으로 동일하고, 한편, 저항 변화 소자(SW00)의 저항이 저 저항 상태 및 고 저항 상태에 대해 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이, 중간 저항 기준 소자(RI00)의 저항(RRI00)에 의해 승산되는 전류(ICELL00iw1)의 양에 의해 계산되는 전압에 의해 감산되는 워드 라인(WL(0)) 상의 전압(VWL(0))과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 READ 동작을 위한 중간 저항 기준 소자(RI00)의 저항(RRI00)을 나타낸다. 예를 들면, VWL(0) = 2 V이고, ICELL00iw1 = 1/5.5 μA이고, RRI00 = 5.5 MΩ인 경우, Vread = 2 V - (1/5.5 μA x 5.5 MΩ) = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 중간 저항 기준 소자(RI00)의 저항(RRI00)보다 더 작고(즉, RCELL00 < RRI00이고, 여기서, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 중간 저항 기준 소자(RI00)의 저항(RRI00)보다 더 크거나 또는 동일하고(즉, RCELL00 ≥ RRI00이고, 여기서, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(261)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(261)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(261)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(261)는 저항 변화 소자(SW00)가 저 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(261)는 저항 변화 소자(SW00)가 고 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00iw1 = 1/5.5 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 1.82 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(261)는, 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00iw1 = 1/5.5 마이크로암페어이고, RCELL00 = 5.5 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(261)는, 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00iw1 = 1/5.5 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = 0.182 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(261)는, 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 도 2f 및 도 2h에서 도시되는 바와 같이, 복수의 감지 디바이스(261, 263)가 복수의 증폭기(271, 273)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(261, 263)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 유의한다. 또한, 도 2i에서 도시되는 바와 같이 복수의 감지 디바이스(261, 263)가 복수의 인버터(281, 283)에 전기적으로 연결되는 경우, 복수의 인버터(281, 283)는 복수의 감지 디바이스(261, 263)에 의해 출력되는 신호를 반전한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(261, 263)는 도 2e 내지 도 2h에 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되어 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하거나 또는 복수의 증폭기(271, 273)에 전기적으로 연결되어 증폭된 전압을 수신한다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 READ 동작의 경우, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(271, 273)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 싱크하기 위한 회로(203)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(200)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 NMOS 트랜지스터(221)를 통해 흐르는 중간 전류(I221i)의 양에 기초하고 중간 전류(I221i)의 양이 저항 변화 소자 어레이(200)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(200)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 중간 저항 기준 소자(RI00-RI0y)의 저항에서의 변화는, 중간 전류(I221i)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(211)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 NMOS 트랜지스터(221)의 게이트 전압(VG)은 차동 증폭기(211)의 출력 전압(Vout)이고, 제1 NMOS 트랜지스터(221)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(221)를 통해 흐르는 중간 전류(I221i)의 양을 조절하고, 차동 증폭기(211)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 중간 전류(I221i)의 양이 조정하도록, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231i)의 양은 제1 NMOS 트랜지스터(221)에 의해 공급되는 중간 전류(I221i)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 제1 NMOS 트랜지스터(221)에 의해 공급되는 중간 전류(I221i)의 양을 조정하는 것은, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 NMOS 트랜지스터(231)에 의해 공급되는 전류(I231i)의 양을 비례적으로 조정한다.
추가적으로, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 양의 전류를 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 READ 동작은 동시에 수행될 수 있다. 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터는 READ 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 3d는, CELL00을 통해 비트 라인(BL(0)) 안으로 흐르는 전류(ICELL00iw1), CELLx0을 통해 비트 라인(BL(x)) 안으로 흐르는 전류(ICELLx0iw1), 비트 라인(BL(0))으로부터 NMOS 트랜지스터(231)를 통해 흐르는 전류(I231i), 및 비트 라인(BL(x))으로부터 NMOS 트랜지스터(233)를 통해 흐르는 전류(I233i)를 도시한다. 전류(I231i)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I231i)는, 비트 라인(BL(0)) 안으로의 전류(I231i)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 전류(I233i)가 비트 라인(BL(x))으로부터 흐르고 비트 라인(BL(x))으로부터 흐르는 전류의 양이 비트 라인(BL(x)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I233i)는, 비트 라인(BL(x)) 안으로의 전류(I233i)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 READ 동작은, 상기에서 논의되는, CELL00의 READ 동작과 유사한 방식으로 수행된다. 워드 라인 상의 각각의 셀의 READ 동작을 동시에 수행하는 것은, 신속한 데이터 READ 동작 또는 페이지 모드 READ 동작이 요구되는 소정의 애플리케이션에서 아주 바람직할 수 있다.
도 2e의 예시적인 아키텍쳐에서의 CELL00의 SET VERIFY 동작이 이하에서 더욱 상세하게 설명될 것이고, 도 2e의 예시적인 아키텍쳐에서의 각각의 셀의 SET VERIFY 동작은 CELL00의 SET VERIFY 동작과 유사한 방식으로 수행될 수 있다. 도 3e는 도 2e의 예시적인 아키텍쳐에서의 CELL00의 SET VERIFY 동작 동안의, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 3e는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(200)의 축소된 버전을 도시한다. 하기에서 더 상세히 설명되는 CELL00의 SET VERIFY 동작은, 일반적으로, 워드 라인(WL(0))으로부터 비트 라인(BL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은 워드 라인으로부터 비트 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. CELL00의 SET VERIFY 동작의 경우 및 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 SET VERIFY 동작의 경우에, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 3e는 CELL00의 SET VERIFY 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 SET VERIFY 동작의 경우에 참조될 수 있다는 것을 또한 유의한다.
CELL00의 SET VERIFY 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(200) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 시스템 전압(Vdd)으로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)), 시스템 전압(Vdd) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 시스템 전압(Vdd)으로 구동되는 것 또는 2 볼트로 구동되는 것으로 제한되지 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 시스템 전압(Vdd)이 2 볼트의 전압 레벨을 갖는 것으로 논의되지만, 시스템 전압(Vdd)은 2 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 시스템 전압(Vdd)에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 NMOS 트랜지스터(221)를 턴 온하고 NMOS 트랜지스터(241)를 턴 온하여 CELL00의 SET VERIFY 동작을 위한 저 저항 기준 소자(RL00)의 저항을 선택하는 것에 의해 수행된다. 대안적으로, 제1 NMOS 트랜지스터(221)가 이미 턴 온되어 있는 경우, CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(240)를 턴 온하여 CELL00의 SET VERIFY 동작을 위한 저 저항 기준 소자(RL00)의 저항을 선택하는 것에 의해 수행된다.
제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(221)의 임계 전압(VT)보다 더 큰 경우, 제1 NMOS 트랜지스터(221)는 턴 온된다. 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 NMOS 트랜지스터(221)의 게이트 전압(VG)은, 제1 NMOS 트랜지스터(221)의 게이트 단자가 차동 증폭기(211)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(211)의 출력 전압(Vout)이다. 제1 NMOS 트랜지스터(221)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, 제1 NMOS 트랜지스터(221)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(211)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다.
차동 증폭기(211)의 출력 전압(Vout)은, 차동 증폭기(211)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이와 승산하는 것에 의해 결정된다. 차동 증폭기(211)는 1의 이득을 가지지만, 그러나, 차동 증폭기(211)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(211)의 이득은 회로 설계자에 의해 선택되는 설계 변수이고, 회로 설계자는 차동 증폭기(211)의 이득에 대해서, 1보다 더 큰 차동 증폭기(211)의 이득 및 1보다 더 작은 차동 증폭기(211)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(211)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 제2 복수의 NMOS 트랜지스터(241, 243, 245) 내의 각각의 NMOS 트랜지스터의 소스 단자 및 제1 NMOS 트랜지스터(221)의 드레인 단자에 전기적으로 연결되기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(211)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(211)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(211)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서, 이득, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread를 제공하고, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(221)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, 제1 NMOS 트랜지스터(221)는 턴 온된다.
NMOS 트랜지스터(241)는 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S4)에 의해 턴 온되고, NMOS 트랜지스터(243 및 245)는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S5-S6)에 의해 턴 오프된다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(241)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(241)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S4), NMOS 트랜지스터(243)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(243)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S5), 및 NMOS 트랜지스터(245)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(245)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S6)를 공급한다.
제1 NMOS 트랜지스터(221) 및 NMOS 트랜지스터(241)가 턴 온되는 경우, 전류(IRL00w1)가 저 저항 기준 소자(RL00)를 통해 비트 라인(BL(L0)) 안으로 흐르고, 전류(I241)가 비트 라인(BL(L0))으로부터 NMOS 트랜지스터(241)를 통해 흐르고, 큰 전류(I221l)가 제1 NMOS 트랜지스터(221)를 통해 흐르고, 비트 라인(BL(L0)) 상의 전압VBL(L0)이 피드백 전압(Vfeedback)으로 구동된다. 도 3e는, 저 저항 기준 소자(RL00)를 통해 흐르는 전류(IRL00w1), NMOS 트랜지스터(241)를 통해 흐르는 전류(I241), 및 제1 NMOS 트랜지스터(221)를 통해 흐르는 큰 전류(I221l)를 도시한다. 저 저항 기준 소자(RL00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 저 저항 기준 소자(RL00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(L0)) 상의 전압VBL(L0)에 있기 때문에, 전류(IRL00w1)는 저 저항 기준 소자(RL00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 저 저항 기준 소자(RL01-RL0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 다른 저 저항 기준 소자(RL01-RL0y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(L0))에 전기적으로 연결되는 다른 저 저항 기준 소자(RL01-RL0y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRL00w1)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRL00w1 = (VWL(0) - VBL(L0))/RRL00으로서 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, VBL(L0)은 비트 라인(BL(L0)) 상의 전압이고, RRL00은 저 저항 기준 소자(RL00)의 저항이다. 예를 들면, 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)이고, 전압(VBL(L0))이 1 볼트의 피드백 전압(Vfeedback)이고 그리고 저 저항 기준 소자(RL00)가 2 MΩ의 저항을 갖는 경우, 전류(IRL00w1)의 양은 옴의 법칙을 사용하여 IRL00w1 = (2 V - 1 V)/2 MΩ = 1/2 μA로서 근사될 수 있다. 전류(IRL00w1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(L0)) 안으로 흐르는 전류의 양이 비트 라인(BL(L0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, 비트 라인(BL(L0))으로부터 NMOS 트랜지스터(241)를 통해 흐르는 전류(I241)의 양과 대략적으로 동일하다. 전류의 양(IRL00w1)은 또한, 제1 NMOS 트랜지스터(221)가 NMOS 트랜지스터(241)와 전기적으로 직렬로 연결되기 때문에 큰 전류(I220l)의 양 및 전류(I241)의 양이 대략적으로 동일하기 때문에, 제1 NMOS 트랜지스터(221)를 통해 흐르는 큰 전류(I221l)의 양과 대략적으로 동일하다. 전류(IRL00w1)의 양이 1/2 마이크로암페어인 상기의 예를 참조하면, 제1 NMOS 트랜지스터(221)에 의해 공급되는 큰 전류(I221l)의 양은 1/2 마이크로암페어이다. 누설 전류가 전류(IRL00w1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 SET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, NMOS 트랜지스터(231)가 큰 전류(I221l)에 비례하는 전류(I231l)를 공급하는 것에 의해 수행된다. 대안적으로, 상기에서 논의되는 바와 같이, 조정 가능한 양의 전류를 싱크하기 위한 회로(203)가 제1 복수의 NMOS 트랜지스터(231, 233)와 전기적으로 직렬로 연결되는 복수의 FET을 추가적으로 포함하는 경우, CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, NMOS 트랜지스터(231)와 전기적으로 직렬로 연결되는 FET을 턴 온하는 것 및 NMOS 트랜지스터(231)가 큰 전류(I221l)에 비례하는 전류(I231l)를 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 큰 전류(I221l)의 양은 저 저항 기준 소자(RL00)를 통해 흐르는 전류(IRL00w1)의 양에 기초한다. 전류(I231l)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I231l)는, 비트 라인(BL(0)) 안으로의 전류(I231l)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다는 것을 유의한다.
NMOS 트랜지스터(231)는, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(231)에 대한 임계 전압(VT)보다 더 큰 경우에 턴 온된다. NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. NMOS 트랜지스터(231)의 게이트 전압(VG)은, NMOS 트랜지스터(231)의 게이트 단자가 차동 증폭기(211)의 출력 단자에 전기적으로 연결되기 때문에, 차동 증폭기(211)의 출력 전압(Vout)이다. NMOS 트랜지스터(231)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, NMOS 트랜지스터(231)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(211)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다. 또한, NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 게이트 전압이 차동 증폭기(211)의 출력 전압(Vout)이고 NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 소스 전압이 0 볼트 또는 그라운드이기 때문에, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다. 제1 NMOS 트랜지스터(221)의 소스 단자 및 제1 복수의 NMOS 트랜지스터(231, 233) 내의 NMOS 트랜지스터의 소스 단자는 0 볼트 또는 그라운드 이외의 전압, 예컨대 0 볼트 또는 그라운드보다 더 큰 전압 및 0 볼트 또는 그라운드보다 더 작은 전압에 전기적으로 연결될 수 있다는 것을 유의한다.
상기에서 논의되는 바와 같이, 차동 증폭기(211)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(231)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, NMOS 트랜지스터(231)는 턴 온된다.
NMOS 트랜지스터(231)에 의해 공급되는 전류(I231l)의 양은, 제1 NMOS 트랜지스터(221)에 의해 공급되는 큰 전류(I221l)의 양에 비례한다. NMOS 트랜지스터(231)에 의해 공급되는 전류(I231l)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 큰 전류(I221l)의 양 사이의 비율은 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231l)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 큰 전류(I221l)의 양 사이의 비율을, NMOS 트랜지스터(231)의 피쳐 및 제1 NMOS 트랜지스터(221)의 피쳐를 선택하는 것에 의해 선택할 수 있다. NMOS 트랜지스터(231)에 의해 공급되는 전류(I231l)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 큰 전류(I221l)의 양 사이의 비율은, 제1 NMOS 트랜지스터(221)의 폭 대 길이 비율과 대략적으로 동일한 NMOS 트랜지스터(231)의 폭 대 길이 비율을 선택하는 것에 의해 1로서 선택된다. 그러나, 비율은 1로는 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 1보다 더 큰 비율 그리고 1보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231l)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 큰 전류(I221l)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231l)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 큰 전류(I221l)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터의 다른 치수, NMOS 트랜지스터의 레이아웃, 및 NMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 NMOS 트랜지스터(221) 및 제1 복수의 NMOS 트랜지스터(231, 233) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과 트랜지스터를 제조하기 위한 재료, 레이아웃, 및 치수를 또한 선택할 수 있다는 것을 유의한다.
NMOS 트랜지스터(231)에 의해 공급되는 전류(I231l)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 큰 전류(I221l)의 양 사이의 비율이 NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I231l)의 양은 다음의 수학식, 즉, I231l = (IRL00w1)((NMOS(231)의 채널 폭/NMOS(231)의 채널 길이)/(NMOS(221)의 채널 폭/NMOS(221)의 채널 길이))에 의해 근사될 수 있는데, 여기서 IRL00w1은 저 저항 기준 소자(RL00)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRL00w1)이 1/2 마이크로암페어이고 NMOS 트랜지스터(231)의 폭 대 길이 비율이 제1 NMOS 트랜지스터(221)의 폭 대 길이 비율과 동일한 경우, 전류(I231l) = (1/2 μA)(1) = 1/2 μA이다.
전류(ICELL00lw1)가 CELL00을 통해 비트 라인(BL(0)) 안으로 흐르고, 전류(I231l)는 비트 라인(BL(0))으로부터 NMOS 트랜지스터(231)를 통해 흐른다. 도 3e는, CELL00을 통해 흐르는 전류(ICELL00lw1) 및 NMOS 트랜지스터(231)를 통해 흐르는 전류(I231l)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류(ICELL00lw1)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00lw1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(231)를 통해 흐르는 전류(I231l)의 양과 대략적으로 동일하다. 또한, NMOS 트랜지스터(231)를 통해 흐르는 전류(I231l)의 양이 제1 NMOS 트랜지스터(221)를 통해 흐르는 큰 전류(I221l)의 양과 대략적으로 동일하고 제1 NMOS 트랜지스터(221)를 통해 흐르는 큰 전류(I221l)의 양이 전류(IRL00w1)의 양과 대략적으로 동일하기 때문에, 전류(ICELL00lw1)의 양은 전류(IRL00w1)의 양과 대략적으로 동일하다. 누설 전류가 전류(ICELL00lw1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 SET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 워드 라인(WL(0)) 상의 전압(VWL(0))으로부터 CELL00 양단의 전압 강하를 감산하는 것에 의해 근사될 수 있고 CELL00 양단의 전압 강하는 옴의 법칙을 사용하여 근사될 수 있다. 따라서, 비트 라인(BL(0)) 상의 전압(VBL(0))은 VBL(0) = VWL(0) - (ICELL00lw1 x RCELL00)에 의해 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, 전류(ICELL00lw1)는 CELL00을 통해 흐르는 전류이고, RCELL00는 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우, 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, VWL(0) = 2 볼트이고, ICELL00lw1 = IRL00w1 = 1/2 마이크로암페어이고, 그리고 RCELL00 = 2 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/2 μA x 2 MΩ) = 1 V이다. 예를 들면, VWL(0) = 2 볼트이고, ICELL00lw1 = IRL00w1 = 1/2 마이크로암페어이고, 그리고 RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/2 μA × 1 MΩ) = 3/2 V이다. 예를 들면, VWL(0) = 2 볼트이고, ICELL00lw1 = IRL00w1 = 1/2 마이크로암페어이고, 그리고 RCELL00 = 10 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/2 μA × 10 MΩ) = -3 V이다. 비록 상기의 예시적인 계산이 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))을 -3 V인 것으로 제공하지만, 실용적인 회로 제한은 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))이 음의 전압이 되는 것을 방지할 것이다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은, 워드 라인(WL(0)) 상의 전압(VWL(0)), 전류(ICELL00lw1)의 양, 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 전류(ICELL00lw1)의 양이, 저항 변화 소자(SW00)의 저 저항 상태 및 저 저항 상태 이외의 저항 상태 둘 모두에 대해 대략적으로 동일하고, 한편, 저항 변화 소자(SW00)의 저항이 저 저항 상태 및 저 저항 상태 이외의 저항 상태에 대해 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이, 저 저항 기준 소자(RL00)의 저항(RRL00)에 의해 승산되는 전류(ICELL00lw1)의 양에 의해 계산되는 전압에 의해 감산되는 워드 라인(WL(0)) 상의 전압(VWL(0))과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 SET VERIFY 동작을 위한 저 저항 기준 소자(RL00)의 저항(RRL00)을 나타낸다. 예를 들면, VWL(0) = 2 V이고, ICELL00lw1 = 1/2 μA이고, RRL00 = 2 MΩ인 경우, Vread = 2 V - (1/2 μA x 2 MΩ) = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 저 저항 기준 소자(RL00)의 저항(RRL00)보다 더 작고(즉, RCELL00 < RRL00이고, 여기서, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 저 저항 기준 소자(RL00)의 저항(RRL00)보다 더 크거나 또는 동일하고(즉, RCELL00 ≥ RRL00이고, 여기서, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태 이외의 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(261)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(261)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(261)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(261)는 저항 변화 소자(SW00)가 저 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(261)는, 저항 변화 소자(SW00)가 저 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lw1 = 1/2 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 3/2 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(261)는 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lw1 = 1/2 마이크로암페어이고, RCELL00 = 2 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(261)는, 저항 변화 소자(SW00)가 저 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lw1 = 1/2 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = -3 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(261)는, 저항 변화 소자(SW00)가 저 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비록 상기의 예가 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))을 -3 V인 것으로 제공하지만, 실용적인 회로 제한은 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))이 음의 전압이 되는 것을 방지할 것이다는 것을 유의한다. 도 2f 및 도 2h에서 도시되는 바와 같이, 복수의 감지 디바이스(261, 263)가 복수의 증폭기(271, 273)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(261, 263)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 또한 유의한다. 또한, 도 2i에서 도시되는 바와 같이 복수의 감지 디바이스(261, 263)가 복수의 인버터(281, 283)에 전기적으로 연결되는 경우, 복수의 인버터(281, 283)는 복수의 감지 디바이스(261, 263)에 의해 출력되는 신호를 반전한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(261, 263)는 도 2e 내지 도 2h에 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되어 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하거나 또는 복수의 증폭기(271, 273)에 전기적으로 연결되어 증폭된 전압을 수신한다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 SET VERIFY 동작을 위해, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(271, 273)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 싱크하기 위한 회로(203)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(200)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 NMOS 트랜지스터(221)를 통해 흐르는 큰 전류(I221l)의 양에 기초하고 큰 전류(I221l)의 양이 저항 변화 소자 어레이(200)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(200)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 저 저항 기준 소자(RL00-RL0y)의 저항에서의 변화는, 큰 전류(I221l)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(211)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 NMOS 트랜지스터(221)의 게이트 전압(VG)은 차동 증폭기(211)의 출력 전압(Vout)이고, 제1 NMOS 트랜지스터(221)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(221)를 통해 흐르는 큰 전류(I221l)의 양을 조절하고, 차동 증폭기(211)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 큰 전류(I221l)의 양이 조정하도록, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231l)의 양은, 제1 NMOS 트랜지스터(221)에 의해 공급되는 큰 전류(I221l)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 제1 NMOS 트랜지스터(221)에 의해 공급되는 큰 전류(I221l)의 양을 조정하는 것은, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 NMOS 트랜지스터(231)에 의해 공급되는 전류(I231l)의 양을 비례적으로 조정한다.
추가적으로, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 양의 전류를 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 SET VERIFY 동작은 동시에 수행될 수 있다. 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터는 SET VERIFY 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 3e는, CELL00을 통해 비트 라인(BL(0)) 안으로 흐르는 전류(ICELL00lw1), CELLx0을 통해 비트 라인(BL(x)) 안으로 흐르는 전류(ICELLx0lw1), 비트 라인(BL(0))으로부터 NMOS 트랜지스터(231)를 통해 흐르는 전류(I231l), 및 비트 라인(BL(x))으로부터 NMOS 트랜지스터(233)를 통해 흐르는 전류(I233l)를 도시한다. 전류(I231l)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I231l)는, 비트 라인(BL(0)) 안으로의 전류(I231l)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 전류(I233l)가 비트 라인(BL(x))으로부터 흐르고 비트 라인(BL(x))으로부터 흐르는 전류의 양이 비트 라인(BL(x)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I233l)는, 비트 라인(BL(x)) 안으로의 전류(I233l)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 SET VERIFY 동작은, 상기에서 논의되는, CELL00의 SET VERIFY 동작과 유사한 방식으로 수행된다. 신속한 데이터 SET VERIFY 동작 또는 페이지 모드 SET VERIFY 동작이 요구되는 소정의 애플리케이션에서는, 워드 라인 상의 각각의 셀의 SET VERIFY 동작을 동시에 수행하는 것이 아주 바람직할 수 있다.
도 2e의 예시적인 아키텍쳐에서의 CELL00의 RESET VERIFY 동작이 하기에서 더욱 상세하게 설명될 것이고, 도 2e의 예시적인 아키텍쳐에서의 각각의 셀의 RESET VERIFY 동작은 CELL00의 RESET VERIFY 동작과 유사한 방식으로 수행될 수 있다. 도 3f는, 도 2e의 예시적인 아키텍쳐에서의 CELL00의 RESET VERIFY 동작 동안, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 3f는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(200)의 축소된 버전을 도시한다. 하기에서 더 상세히 설명되는 CELL00의 RESET VERIFY 동작은, 일반적으로, 워드 라인(WL(0))으로부터 비트 라인(BL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은 워드 라인으로부터 비트 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. CELL00의 RESET VERIFY 동작의 경우 및 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 RESET VERIFY 동작의 경우에, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 3f는 CELL00의 RESET VERIFY 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 RESET VERIFY 동작의 경우에 참조될 수 있다는 것을 또한 유의한다.
CELL00의 RESET VERIFY 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(200) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 시스템 전압(Vdd)으로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)), 시스템 전압(Vdd) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 시스템 전압(Vdd)으로 구동되는 것 또는 2 볼트로 구동되는 것으로 제한되지 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 시스템 전압(Vdd)이 2 볼트의 전압 레벨을 갖는 것으로 논의되지만, 시스템 전압(Vdd)은 2 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 시스템 전압(Vdd)에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 NMOS 트랜지스터(221)를 턴 온하고 NMOS 트랜지스터(245)를 턴 온하여 CELL00의 RESET VERIFY 동작을 위한 고 저항 기준 소자(RH00)의 저항을 선택하는 것에 의해 수행된다. 대안적으로, 제1 NMOS 트랜지스터(221)가 이미 턴 온되어 있는 경우, CELL00의 RESET VERIFY 동작 동안, 플로우차트의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(245)를 턴 온하여 CELL00의 RESET VERIFY 동작을 위한 고 저항 기준 소자(RH00)의 저항을 선택하는 것에 의해 수행된다.
제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(221)의 임계 전압(VT)보다 더 큰 경우, 제1 NMOS 트랜지스터(221)는 턴 온된다. 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 NMOS 트랜지스터(221)의 게이트 전압(VG)은, 제1 NMOS 트랜지스터(221)의 게이트 단자가 차동 증폭기(211)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(211)의 출력 전압(Vout)이다. 제1 NMOS 트랜지스터(221)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, 제1 NMOS 트랜지스터(221)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(211)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다.
차동 증폭기(211)의 출력 전압(Vout)은, 차동 증폭기(211)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이와 승산하는 것에 의해 결정된다. 차동 증폭기(211)는 1의 이득을 가지지만, 그러나, 차동 증폭기(211)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(211)의 이득은 회로 설계자에 의해 선택되는 설계 변수이고, 회로 설계자는 차동 증폭기(211)의 이득에 대해서, 1보다 더 큰 차동 증폭기(211)의 이득 및 1보다 더 작은 차동 증폭기(211)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(211)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 제2 복수의 NMOS 트랜지스터(241, 243, 245) 내의 각각의 NMOS 트랜지스터의 소스 단자 및 제1 NMOS 트랜지스터(221)의 드레인 단자에 전기적으로 연결되기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(211)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(211)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(211)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서, 이득, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread를 제공하고, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(221)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, 제1 NMOS 트랜지스터(221)는 턴 온된다.
NMOS 트랜지스터(245)는 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S6)에 의해 턴 온되고, NMOS 트랜지스터(241 및 243)는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S4-S5)에 의해 턴 오프된다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(241)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(241)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S4), NMOS 트랜지스터(243)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(243)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S5), 및 NMOS 트랜지스터(245)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(245)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S6)를 공급한다.
제1 NMOS 트랜지스터(221) 및 NMOS 트랜지스터(245)가 턴 온되는 경우, 전류(IRH00w1)가 고 저항 기준 소자(RH00)를 통해 비트 라인(BL(H0)) 안으로 흐르고, 전류(I245)가 비트 라인(BL(H0))으로부터 NMOS 트랜지스터(245)를 통해 흐르고, 작은 전류(I221s)가 제1 NMOS 트랜지스터(221)를 통해 흐르고, 비트 라인(BL(H0)) 상의 전압(VBL(H0))이 피드백 전압(Vfeedback)으로 구동된다. 도 3f는, 고 저항 기준 소자(RH00)를 통해 흐르는 전류(IRH00w1), NMOS 트랜지스터(245)를 통해 흐르는 전류(I245), 및 제1 NMOS 트랜지스터(221)를 통해 흐르는 작은 전류(I221s)를 도시한다. 고 저항 기준 소자(RH00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 고 저항 기준 소자(RH00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(H0)) 상의 전압(VBL(H0))에 있기 때문에, 전류(IRH00w1)는 고 저항 기준 소자(RH00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 고 저항 기준 소자(RH01-RH0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고, 다른 고 저항 기준 소자(RH01-RH0y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(H0))에 전기적으로 연결되는 다른 고 저항 기준 소자(RH01-RH0y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRH00w1)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRH00w1 = (VWL(0) - VBL(H0))/RRH00으로서 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, VBL(H0)은 비트 라인(BL(H0)) 상의 전압이고, RRH00은 고 저항 기준 소자(RH00)의 저항이다. 예를 들면, 전압(VWL(0))이 2 볼트의 시스템 전압이고, 전압(VBL(0))이 1 볼트의 피드백 전압(Vfeedback)이고, 고 저항 기준 소자(RH00)가 9 MΩ의 저항을 갖는 경우, 전류(IRH00w1)의 양은 옴의 법칙을 사용하여 IRH00w1 = (2 V - 1 V)/9 MΩ = 1/9 μA로서 근사될 수 있다. 전류(IRH00w1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(H0)) 안으로 흐르는 전류의 양이 비트 라인(BL(H0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, 비트 라인(BL(H0))으로부터 NMOS 트랜지스터(245)를 통해 흐르는 전류(I245)의 양과 대략적으로 동일하다. 전류(IRH00w1)의 양은 또한, 제1 NMOS 트랜지스터(221)가 NMOS 트랜지스터(245)와 전기적으로 직렬로 연결되기 때문에 작은 전류(I221s)의 양과 전류(I245)의 양이 대략적으로 동일하기 때문에, 제1 NMOS 트랜지스터(221)를 통해 흐르는 작은 전류(I221s)의 양과 대략적으로 동일하다. 전류(IRH00w1)의 양이 1/9 마이크로암페어인 상기의 예를 참조하면, 제1 NMOS 트랜지스터(221)를 통해 흐르는 작은 전류(I221s)의 양은 1/9 마이크로암페어이다. 누설 전류가 전류(IRH00w1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 RESET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, NMOS 트랜지스터(231)가 작은 전류(I221s)에 비례하는 전류(I231s)를 공급하는 것에 의해 수행된다. 대안적으로, 조정 가능한 양의 전류를 싱크하기 위한 회로(203)가, 상기에서 논의되는 바와 같이, 제1 복수의 NMOS 트랜지스터(231, 233)와 전기적으로 직렬로 연결되는 복수의 FET을 추가적으로 포함하는 경우, CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, NMOS 트랜지스터(231)와 전기적으로 직렬로 연결되는 FET을 턴 온하는 것 및 NMOS 트랜지스터(231)가 작은 전류(I221s)에 비례하는 전류(I231s)를 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 작은 전류(I221s)의 양은 고 저항 기준 소자(RH00)를 통해 흐르는 전류(IRH00w1)의 양에 기초한다. 전류(I231s)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I231s)는, 비트 라인(BL(0)) 안으로의 전류(I231s)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다는 것을 유의한다.
NMOS 트랜지스터(231)는, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(231)에 대한 임계 전압(VT)보다 더 큰 경우에 턴 온된다. NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. NMOS 트랜지스터(231)의 게이트 전압(VG)은, NMOS 트랜지스터(231)의 게이트 단자가 차동 증폭기(211)의 출력 단자에 전기적으로 연결되기 때문에, 차동 증폭기(211)의 출력 전압(Vout)이다. NMOS 트랜지스터(231)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, NMOS 트랜지스터(231)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(211)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다. 또한, NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 게이트 전압이 차동 증폭기(211)의 출력 전압(Vout)이고 NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 소스 전압이 0 볼트 또는 그라운드이기 때문에, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다. 제1 NMOS 트랜지스터(221)의 소스 단자 및 제1 복수의 NMOS 트랜지스터(231, 233) 내의 NMOS 트랜지스터의 소스 단자는 0 볼트 또는 그라운드 이외의 전압, 예컨대 0 볼트 또는 그라운드보다 더 큰 전압 및 0 볼트 또는 그라운드보다 더 작은 전압에 전기적으로 연결될 수 있다는 것을 유의한다.
상기에서 논의되는 바와 같이, 차동 증폭기(211)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, NMOS 트랜지스터(231)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(231)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, NMOS 트랜지스터(231)는 턴 온된다.
NMOS 트랜지스터(231)에 의해 공급되는 전류(I231s)의 양은, 제1 NMOS 트랜지스터(221)에 의해 공급되는 작은 전류(I221s)의 양에 비례한다. NMOS 트랜지스터(231)에 의해 공급되는 전류(I231s)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 작은 전류(I221s)의 양 사이의 비율은 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231s)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 작은 전류(I221s)의 양 사이의 비율을, NMOS 트랜지스터(231)의 피쳐 및 제1 NMOS 트랜지스터(221)의 피쳐를 선택하는 것에 의해 선택할 수 있다. NMOS 트랜지스터(231)에 의해 공급되는 전류(I231s)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 작은 전류(I221s)의 양 사이의 비율은, 제1 NMOS 트랜지스터(221)의 폭 대 길이 비율과 대략적으로 동일한 NMOS 트랜지스터(231)의 폭 대 길이 비율을 선택하는 것에 의해 1로서 선택된다. 그러나, 비율은 1로는 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 1보다 더 큰 비율 그리고 1보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231s)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 작은 전류(I221s)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231s)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 작은 전류(I221s)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터의 다른 치수, NMOS 트랜지스터의 레이아웃, 및 NMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 NMOS 트랜지스터(221) 및 제1 복수의 NMOS 트랜지스터(231, 233) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과 트랜지스터를 제조하기 위한 재료, 레이아웃, 및 치수를 또한 선택할 수 있다는 것을 유의한다.
NMOS 트랜지스터(231)에 의해 공급되는 전류(I231s)의 양과 제1 NMOS 트랜지스터(221)에 의해 공급되는 작은 전류(I221s)의 양 사이의 비율이 NMOS 트랜지스터(231) 및 제1 NMOS 트랜지스터(221)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I231s)의 양은 다음의 수학식, 즉, I231s = (IRH00w1)((NMOS(231)의 채널 폭/NMOS(231)의 채널 길이)/(NMOS(221)의 채널 폭/NMOS(221)의 채널 길이))에 의해 근사될 수 있는데, 여기서, IRH00w1은 고 저항 기준 소자(RH00)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRH00w1)가 1/9 마이크로암페어이고 NMOS 트랜지스터(231)의 폭 대 길이 비율이 제1 NMOS 트랜지스터(221)의 폭 대 길이 비율과 동일한 경우, 전류(I231s) = (1/9 μA)(1) = 1/9 μA이다.
전류(ICELL00sw1)가 CELL00을 통해 비트 라인(BL(0)) 안으로 흐르고, 전류(I231s)는 비트 라인(BL(0))으로부터 NMOS 트랜지스터(231)를 통해 흐른다. 도 3f는 CELL00을 통해 흐르는 전류(ICELL00sw1) 및 NMOS 트랜지스터(231)를 통해 흐르는 전류(I231s)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류(ICELL00sw1)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00sw1)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(231)를 통해 흐르는 전류(I231s)의 양과 대략적으로 동일하다. 또한, NMOS 트랜지스터(231)를 통해 흐르는 전류(I231s)의 양이 제1 NMOS 트랜지스터(221)를 통해 흐르는 작은 전류(I221s)의 양과 대략적으로 동일하고 제1 NMOS 트랜지스터(221)를 통해 흐르는 작은 전류(I221s)의 양이 전류(IRH00w1)의 양과 대략적으로 동일하기 때문에, 전류(ICELL00sw1)의 양은 전류(IRH00w1)의 양과 대략적으로 동일하다. 누설 전류가 전류(ICELL00sw1)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 RESET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 워드 라인(WL(0)) 상의 전압(VWL(0))으로부터 CELL00 양단의 전압 강하를 감산하는 것에 의해 근사될 수 있고 CELL00 양단의 전압 강하는 옴의 법칙을 사용하여 근사될 수 있다. 따라서, 비트 라인(BL(0)) 상의 전압(VBL(0))은 VBL(0) = VWL(0) - (ICELL00sw1 × RCELL00)에 의해 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, 전류(ICELL00sw1)는 CELL00을 통해 흐르는 전류이고, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우, 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, VWL(0) = 2 볼트이고, ICELL00sw1 = IRH00w1 = 1/9 마이크로암페어이고, 그리고 RCELL00 = 9 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/9 μA × 9 MΩ) = 1 V이다. 예를 들면, VWL(0) = 2 볼트이고, ICELL00sw1 = IRH00w1 = 1/9 마이크로암페어이고, 그리고 RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/9 μA x 1 MΩ) = 17/9 V이다. 예를 들면, VWL(0) = 2 볼트이고, ICELL00sw1 = IRH00w1 = 1/9 마이크로암페어이고, RCELL00 = 10 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/9 μA × 10 MΩ) = 8/9 V이다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은, 워드 라인(WL(0)) 상의 전압(VWL(0)), 전류(ICELL00sw1)의 양, 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 전류(ICELL00sw1)의 양이 저항 변화 소자(SW00)의 고 저항 상태 및 고 저항 상태 이외의 저항 상태 둘 모두에 대해 대략적으로 동일하고, 한편, 저항 변화 소자(SW00)의 저항이 고 저항 상태 및 고 저항 상태 이외의 저항 상태에 대해서 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이, 고 저항 기준 소자(RH00)의 저항(RRH00)에 의해 승산되는 전류(ICELL00sw1)의 양에 의해 계산되는 전압에 의해 감산되는 워드 라인(WL(0)) 상의 전압(VWL(0))과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 RESET VERIFY 동작을 위한 고 저항 기준 소자(RH00)의 저항(RRH00)을 나타낸다. 예를 들면, VWL(0) = 2 V이고, ICELL00sw1 = 1/9 μA이고, RRH00 = 9 MΩ인 경우, Vread = 2 V - (1/9 μA x 9 MΩ) = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 고 저항 기준 소자의 저항(RRH00)보다 더 크거나 동일하고(즉, RCELL00 ≥ RRH00이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 고 저항 기준 소자(RH00)의 저항(RRH00)보다 더 작고(즉, RCELL00 < RRH00이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태 이외의 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(261)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(261)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(261)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(261)는 저항 변화 소자(SW00)가 고 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(261)는 저항 변화 소자(SW00)가 고 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sw1 = 1/9 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = 8/9 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(261)는 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sw1 = 1/9 마이크로암페어이고, RCELL00 = 9 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(261)는 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sw1 = 1/9 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 17/9 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(260)는 저항 변화 소자(SW00)가 고 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 도 2f 및 도 2h에서 도시되는 바와 같이, 복수의 감지 디바이스(261, 263)가 복수의 증폭기(271, 273)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(261, 263)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 유의한다. 또한, 도 2i에서 도시되는 바와 같이 복수의 감지 디바이스(261, 263)가 복수의 인버터(281, 283)에 전기적으로 연결되는 경우, 복수의 인버터(281, 283)는 복수의 감지 디바이스(261, 263)에 의해 출력되는 신호를 반전한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(261, 263)는 도 2e 내지 도 2h에 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되어 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하거나 또는 복수의 증폭기(271, 273)에 전기적으로 연결되어 증폭된 전압을 수신한다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 RESET VERIFY 동작을 위해, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(271, 273)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 싱크하기 위한 회로(203)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(200)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 NMOS 트랜지스터(221)를 통해 흐르는 작은 전류(I221s)의 양에 기초하고 작은 전류(I221s)의 양이 저항 변화 소자 어레이(200)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(200)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 고 저항 기준 소자(RH00-RH0y)의 저항에서의 변화는 작은 전류(I221s)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(211)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 NMOS 트랜지스터(221)의 게이트 전압(VG)은 차동 증폭기(211)의 출력 전압(Vout)이고, 제1 NMOS 트랜지스터(221)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(221)를 통해 흐르는 작은 전류(I221s)의 양을 조절하고, 차동 증폭기(211)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 작은 전류(I221s)의 양이 조정하도록, 제1 NMOS 트랜지스터(221)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, NMOS 트랜지스터(231)에 의해 공급되는 전류(I231s)의 양은, 제1 NMOS 트랜지스터(221)에 의해 공급되는 작은 전류(I221s)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 제1 NMOS 트랜지스터(221)에 의해 공급되는 작은 전류(I221s)의 양을 조정하는 것은, 저항 변화 소자 어레이(200)의 회로 상태를 보상하기 위해 NMOS 트랜지스터(231)에 의해 공급되는 전류(I231s)의 양을 비례적으로 조정한다.
추가적으로, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 양의 전류를 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 RESET VERIFY 동작은 동시에 수행될 수 있다. 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 제1 복수의 NMOS 트랜지스터(231, 233) 내의 각각의 NMOS 트랜지스터는 RESET VERIFY 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 3f는, CELL00을 통해 비트 라인(BL(0)) 안으로 흐르는 전류(ICELL00sw1), CELLx0을 통해 비트 라인(BL(x)) 안으로 흐르는 전류(ICELLx0sw1), 비트 라인(BL(0))으로부터 NMOS 트랜지스터(231)를 통해 흐르는 전류(I231s), 및 비트 라인(BL(x))으로부터 NMOS 트랜지스터(233)를 통해 흐르는 전류(I233s)를 도시한다. 전류(I231s)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I231s)는, 비트 라인(BL(0)) 안으로의 전류(I231s)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 전류(I233s)가 비트 라인(BL(x))으로부터 흐르고 비트 라인(BL(x))으로부터 흐르는 전류의 양이 비트 라인(BL(x)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I233s)는, 비트 라인(BL(x)) 안으로의 전류(I233s)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 RESET VERIFY 동작은, 상기에서 논의되는, CELL00의 RESET VERIFY 동작과 유사한 방식으로 수행된다. 신속한 데이터 RESET VERIFY 동작 또는 페이지 모드 RESET VERIFY 동작이 요구되는 소정의 애플리케이션에서 워드 라인 상의 각각의 셀의 RESET VERIFY 동작을 수행하는 것이 아주 바람직할 수 있다.
이제 도 5a를 참조하면, 일정 양의 전류를 소싱하기 위해 저항 기준 소자의 저항에 기초한 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐가 단순화된 개략적인 도면에서 예시된다. 예시적인 아키텍쳐는, 저항 기준 소자의 저항을 사용하여 생성되는 저 저항(Rlow), 저항 기준 소자의 저항을 사용하여 생성되는 중간 저항(Rinter), 및 저항 기준 소자의 저항을 사용하여 생성되는 고 저항(Rhigh)에서부터 선택되도록 동작 가능하고, 하기에서 논의되는 바와 같이, SET VERIFY 동작의 경우, 저 저항(Rlow)이 선택되고, READ 동작의 경우 중간 저항(Rinter)이 선택되고, 그리고 RESET VERIFY 동작의 경우 고 저항(Rhigh)이 선택된다. 추가적으로, 예시적인 아키텍쳐는, 예시적인 아키텍쳐에서 상이한 저항을 갖는 추가적인 저항 기준 소자를 포함하는 것에 의해 추가적인 저항으로부터 선택될 수 있다. 예시적인 아키텍쳐는, 도 5a에서 도시되는 바와 같이, 저항 변화 소자 어레이(500), 조정 가능한 양의 전류를 소싱하기 위한 회로(502), 및 복수의 감지 디바이스(560, 562)를 포함한다. 그러나, 예시적인 아키텍쳐는 도 5a로 제한되지는 않으며, 예시적인 아키텍쳐는, 저항기, 증폭기, 및 인버터와 같은 도 5a에서 도시되지 않은 추가적인 컴포넌트를 포함할 수 있고, 감지 증폭기와 같은 도 5a에서 도시되는 컴포넌트를 생략할 수 있다. 또한, 예시적인 아키텍쳐는 도 5b 내지 도 5d로 제한되지는 않으며, 예시적인 아키텍쳐는 도 5b 내지 도 5d에서 도시되지 않은 추가적인 컴포넌트를 포함할 수 있고 도 5b 내지 도 5d에서 도시되는 컴포넌트를 생략할 수 있다.
저항 변화 소자 어레이(500)는 복수의 저항 변화 소자 셀(CELL00-CELLxy)을 포함하고, 각각의 저항 변화 소자 셀은, 두 개의 어레이 라인(비트 라인 및 워드 라인)을 통해 액세스되는 저항 변화 소자(SW00-SWxy)를 포함하고 인 시튜 선택 디바이스 또는 다른 전류 제한 소자를 포함하지 않는다. 저항 변화 소자 어레이(500)는 또한, 각각의 저 저항 기준 소자가 두 개의 어레이 라인(비트 라인 및 워드 라인)을 통해 액세스되는 복수의 저 저항 기준 소자(RL00-RL1y) 및 각각의 고 저항 기준 소자가 두 개의 어레이 라인(비트 라인 및 워드 라인)을 통해 액세스되는 복수의 고 저항 기준 소자(RH00-RH1y)를 또한 포함한다. 대안적으로, 복수의 저 저항 기준 소자(RL00-RL1y) 및 복수의 고 저항 기준 소자(RH00-RH1y) 중 적어도 하나는 저항 변화 소자 어레이(500) 외부에 위치될 수 있다.
저항 변화 소자 셀(CELL00-CELLxy)이 저항 변화 소자를 포함하고 인 시튜 선택 디바이스 또는 다른 전류 제한 소자를 포함하지 않기 때문에, 저항 변화 소자 셀(CELL00-CELLxy)은 1-R 저항 변화 소자 셀 또는 nR 저항 변화 소자 셀로 칭해진다. 저항 변화 소자 셀(CELL00-CELLxy)은, 도 1과 관련하여 상기에서 논의되는 저항 변화 소자 어레이(100) 내의 저항 변화 소자 셀(CELL00-CELLxy)과 동일한 또는 유사한 구조를 가질 수 있다. 추가적으로, 저항 변화 소자 어레이(500)는 1-R 저항 변화 소자 어레이 또는 nR 저항 변화 소자 어레이로 지칭될 수 있는데, 그 이유는 저항 변화 소자 어레이(500)가, 저항 변화 소자를 포함하고 인 시튜 선택 디바이스 또는 다른 전류 제한 소자를 포함하지 않는 저항 변화 소자 셀을 포함하기 때문이다.
저항 변화 소자 어레이(500)에서의 저 저항 기준 소자(RL00-RL1y), 고 저항 기준 소자(RH00-RH1y), 및 저항 변화 소자(SW00-SWxy)의 위치는, 저 저항 기준 소자(RL00-RL1y), 고 저항 기준 소자(RH00-RH1y), 및 저항 변화 소자(SW00-SWxy)로 하여금, 온도, 어레이 라인 커패시턴스 및 임피던스, 선택되지 않은 셀의 전기 저항, 및 어레이 내에서의 누설 경로와 같은, 본질적으로 동일한 회로 상태에 노출되게 한다. 저항 변화 소자 어레이(500) 내에 저 저항 기준 소자(RL00-RL1y), 고 저항 기준 소자(RH00-RH1y), 및 저항 변화 소자(SW00-SWxy)를 위치시키는 것은, 저 저항 기준 소자(RL00-RL1y), 고 저항 기준 소자(RH00-RH1y), 및 저항 변화 소자(SW00-SWxy)가 본질적으로 동일한 회로 상태에 노출되기 때문에, 저항 변화 소자 어레이(500)의 회로 상태의 영향을 감소시킬 수 있다. 추가적으로, 저 저항 기준 소자(RL00-RL1y), 고 저항 기준 소자(RH00-RH1y), 및 저항 변화 소자(SW00-SWxy)를 동일한 재료로 구성하는 것은, 저 저항 기준 소자(RL00-RL1y), 고 저항 변화 소자(RH00-RH1y), 및 저항 변화 소자(SW00-SWxy)가 상이한 재료로 구성되는 것에 의해 야기되는 전기적 특성에서의 변동의 영향을 감소시킬 수 있다.
저항 변화 소자(SW00-SWxy)는, 상기에서 논의되는 바와 같이, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 또는 도전성 브리지 메모리 소자뿐만 아니라 다른 재료 및 디자인일 수 있다. 저항 변화 소자(SW00-SWxy)는, 금속 산화물, 고체 전해질, 칼코겐화물 유리(chalcogenide glass)와 같은 상 변화 재료, 그래핀 패브릭(graphene fabric), 및 탄소 나노튜브 패브릭과 같은, 그러나 이들로 제한되지는 않는 복수의 재료로 형성될 수 있다. 저항 변화 소자(SW00-SWxy)는, 저 저항 상태, 예를 들면, 1 MΩ 정도의 저항(통상적으로, 로직 '1', SET 상태에 대응함), 및 고 저항 상태, 예를 들면 10 MΩ 정도의 저항(통상적으로 로직 '0', RESET 상태에 대응함)로 프로그래밍 가능하다.
저 저항 기준 소자(RL00-RL1y)는, 저항기, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 또는 도전성 브리지 메모리 소자뿐만 아니라 다른 재료 및 설계일 수 있다. 저 저항 기준 소자(RL00-RL1y)는, 금속 산화물, 고체 전해질, 칼코겐화물 유리와 같은 상 변화 재료, 그래핀 패브릭, 및 탄소 나노튜브 패브릭과 같은, 그러나 이들로 제한되지는 않는 복수의 재료로 형성될 수 있다. 저 저항 기준 소자(RL00-RL1y)의 저항은 회로 설계자에 의해 선택되는 설계 변수이다. 저 저항 기준 소자(RL00-RL1y)의 저항은 SET VERIFY 동작 동안 저 저항 상태에 대응하는 저항 값에 대한 상부 경계를 설정한다. 회로 설계자는 통상적으로, 저항 변화 소자(SW00-SWxy)가 저 저항 상태에 대한 모델 저항보다 더 큰 저항을 가질 수 있고 SET VERIFY 동작 동안 저 저항 상태를 갖는 것으로 결정될 수 있도록, 저 저항 기준 소자(RL00-RL1y)에 대해서, 저항 변화 소자(SW00-SWxy)의 저 저항 상태에 대한 모델 저항보다 더 큰 저항을 선택한다.
예를 들면, 저항 변화 소자(SW00-SWxy)의 저 저항 상태에 대한 모델 저항이 1 MΩ인 경우, 회로 설계자는 저 저항 기준 소자(RL00-RL1y)의 저항을 3 MΩ이 되도록 선택할 수 있고, 따라서, 대략적으로 3 MΩ보다 더 작은 또는 동일한 저항을 갖는 저항 변화 소자는 SET VERIFY 동작 동안 저 저항 상태를 갖는 것으로 결정된다. 회로 설계자는 통상적으로, 저 저항 기준 소자(RL00-RL1y)에 대해서, 저항 변화 소자(SW00-SWxy)의 저 저항 상태에 대한 모델 저항보다 더 큰 그리고 고 저항 기준 소자(RH00-RH1y)의 저항보다 더 작은 저항을 선택한다는 것을 유의한다. 또한, 저 저항 기준 소자(RL00-RL1y)는 대략적으로 동일한 저항을 갖는 것으로 제한되지는 않는다는 것을 유의한다. 예를 들면, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)에 더 근접하게 위치되는 저 저항 기준 소자는, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)로부터 더 멀리 위치되는 저 저항 기준 소자의 저항보다 더 큰 저항을 가질 수 있다.
고 저항 기준 소자(RH00-RH1y)는, 저항기, 2 단자 나노튜브 스위칭 소자, 상 변화 메모리 소자, 금속 산화물 메모리 소자, 또는 도전성 브리지 메모리 소자뿐만 아니라 다른 재료 및 설계일 수 있다. 고 저항 기준 소자(RH00-RH1y)는, 금속 산화물, 고체 전해질, 칼코겐화물 유리와 같은 상 변화 재료, 그래핀 패브릭, 및 탄소 나노튜브 패브릭과 같은, 그러나 이들로 제한되지는 않는 복수의 재료로 형성될 수 있다. 고 저항 기준 소자(RH00-RH1y)의 저항은 회로 설계자에 의해 선택되는 설계 변수이다. 고 저항 기준 소자(RH00-RH1y)의 저항은, RESET VERIFY 동작 동안의 고 저항 상태와 대응하는 저항 값을 결정하기 위한 하부 경계를 설정한다. 회로 설계자는 통상적으로, 저항 변화 소자(SW00-SWxy)가 고 저항 상태에 대한 모델 저항보다 더 작은 저항을 가질 수 있고 RESET VERIFY 동작 동안 고 저항 상태를 갖는 것으로 결정될 수 있도록, 고 저항 기준 소자(RH00-RH1y)에 대해서, 저항 변화 소자(SW00-SWxy)의 고 저항 상태에 대한 모델 저항보다 더 작은 저항을 선택한다.
예를 들면, 저항 변화 소자(SW00-SWxy)의 고 저항 상태에 대한 모델 저항이 10 MΩ인 경우, 회로 설계자는 고 저항 기준 소자(RH00-RH1y)의 저항을 8 MΩ이 되도록 선택할 수 있고, 따라서, 대략적으로 8 MΩ보다 더 큰 저항을 갖는 저항 변화 소자는 RESET VERIFY 동작 동안 고 저항 상태를 갖는 것으로 결정된다. 회로 설계자는 통상적으로, 고 저항 기준 소자(RH00-RH1y)에 대해서, 저 저항 기준 소자(RL00-RL1y)의 저항보다 더 큰 그리고 저항 변화 소자(SW00-SWxy)의 고 저항 상태에 대한 모델 저항보다 더 작은 저항을 선택한다는 것을 유의한다. 또한, 고 저항 기준 소자(RH00-RH1y)는 대략적으로 동일한 저항을 갖는 것으로 제한되지는 않는다는 것을 유의한다. 예를 들면, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)에 더 근접하게 위치되는 고 저항 기준 소자는, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)로부터 더 멀리 위치되는 고 저항 기준 소자의 저항보다 더 큰 저항을 가질 수 있다.
하기에서 논의되는 바와 같이, 저 저항 기준 소자(RL00-RL1y) 및 고 저항 기준 소자(RH00-RH1y)는, READ 동작 동안의 저 저항 상태와 대응하는 저항 값 및 READ 동작 동안의 고 저항 상태와 대응하는 저항 값에 대한 경계로서 중간 저항을 설정하기 위해 사용된다. READ 동작 동안 경계로서 설정되는 중간 저항은, 저 저항 기준 소자(RL00-RL1y)의 저항 및 고 저항 기준 소자(RH00-RH1y)의 저항을 선택할 때 회로 설계자에 의해 추가적으로 고려될 수 있다. 중간 저항은 통상적으로 저 저항 기준 소자(RL00-RL1y)의 저항보다 더 크고 고 저항 기준 소자(RH00-RH1y)의 저항보다 더 작다.
예를 들면, 회로 설계자가 저 저항 기준 소자(RL00-RL1y)의 저항을 3 MΩ이 되도록 선택하고 고 저항 기준 소자(RH00-RH1y)의 저항을 8 MΩ이 되도록 선택하는 경우, READ 동작 동안 경계로서 설정되는 중간 저항은, 하기에서 논의되는 바와 같이, 4.36 MΩ일 수 있다. 상기의 예에서, 대략적으로 4.36 MΩ보다 더 작거나 또는 동일한 저항을 갖는 저항 변화 소자는 READ 동작 동안 저 저항 상태를 갖는 것으로 결정되고, 대략적으로 4.36 MΩ보다 더 큰 저항을 갖는 저항 변화 소자는 READ 동작 동안 고 저항 상태를 갖는 것으로 결정된다.
추가적으로, 고 저항 기준 소자(RH00-RH1y)의 저항보다 더 작은 저 저항 기준 소자(RL00-RL1y)의 저항을 선택하는 것은, SET VERIFY 동작 동안 저 저항 상태와 대응하는 저항 값과 RESET VERIFY 동작 동안 고 저항 상태와 대응하는 저항 값 사이에 버퍼를 생성한다. 버퍼 내의 저항을 갖는 저항 변화 소자는 READ 동작 동안 저 저항 상태를 또는 READ 동작 동안 고 저항 상태를 갖는 것으로 결정된다. 그러나, 버퍼 내의 저항을 갖는 저항 변화 소자는, SET VERIFY 동작 동안 저 저항 상태 이외의 저항 상태를 갖는 것으로 결정되거나 또는 RESET VERIFY 동작 동안 고 저항 상태 이외의 저항 상태를 갖는 것으로 결정된다. 따라서, 저 저항 기준 소자(RL00-RL1y)의 저항이 READ 동작 동안 경계로서 설정되는 중간 저항보다 더 작은 경우, SET VERFIY 동작은 저항 변화 소자(SW00-SWxy)의 저항과 저 저항 상태에 대한 모델 저항 사이에서, READ 동작보다 더 가까운 대응 관계를 요구하고, 고 저항 기준 소자(RH00-RH1y)의 저항이 READ 동작 동안 경계로서 설정되는 중간 저항보다 더 큰 경우, RESET VERFIY 동작은 저항 변화 소자(SW00-SWxy)의 저항과 고 저항 상태에 대한 모델 저항 사이에서, READ 동작보다 더 가까운 대응 관계를 요구한다.
예를 들면, 저 저항 기준 소자(RL00-RL1y)가 2 MΩ의 저항을 가지고, 중간 저항이 4.36 MΩ의 저항을 가지며, 고 저항 기준 소자(RH00-RH1y)가 8 MΩ의 저항을 갖는 경우, 저 저항 기준 소자(RL00-RL0y) 및 고 저항 기준 소자는 대략적으로 3 MΩ과 대략적으로 8 MΩ 사이에서 버퍼를 생성한다. 상기의 예에서, 대략적으로 3 MΩ에서부터 대략적으로 4.36 MΩ까지의 저항을 갖는 저항 변화 소자는, READ 동작 동안 저 저항 상태를 갖는 것으로 결정되지만, 그러나 SET VERIFY 동작 동안 저 저항 상태 이외의 저항 상태를 갖는 것으로 결정되고, 대략적으로 4.36 MΩ에서부터 대략적으로 8 MΩ까지의 저항을 갖는 저항 변화 소자는, READ 동작 동안 고 저항 상태를 갖는 것으로 결정되지만, 그러나 RESET VERIFY 동작 동안 고 저항 상태 이외의 저항 상태를 갖는 것으로 결정된다. 회로 설계자는 저 저항 기준 소자(RL00-RL1y)의 저항 및 고 저항 기준 소자(RH00-RH1y)의 저항을 조정하는 것에 의해 버퍼를 조정할 수 있다. 저 저항 기준 소자(RL00-RL1y)의 저항 및 고 저항 기준 소자(RH00-RH1y)의 저항은 중간 저항으로부터 동일한 거리에 있을 필요는 없다는 것을 유의한다. 예를 들면, 저 저항 기준 소자(RL00-RL1y)의 저항은 중간 저항에 더 가깝게 될 수 있거나 또는 고 저항 기준 소자(RH00-RH1y)의 저항은 중간 저항에 더 가깝게 될 수 있다.
각각의 저항 변화 소자(SW00-SWxy)는 제1 단자 및 제2 단자를 구비한다. 저항 변화 소자(SW00-SWxy)의 제1 단자는 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고 저항 변화 소자(SW00-SWxy)의 제2 단자는 워드 라인(WL(0)-WL(y))에 전기적으로 연결된다. 각각의 저 저항 기준 소자(RL00-RL1y)는 제1 단자 및 제2 단자를 구비한다. 저 저항 기준 소자(RL00-RL1y)의 제1 단자는 비트 라인(BL(L0)-BL(L1))에 전기적으로 연결되고 저 저항 기준 소자(RL00-RL1y)의 제2 단자는 워드 라인(WL(0)-WL(y))에 전기적으로 연결된다. 각각의 고 저항 기준 소자(RH00-RH1y)는 제1 단자 및 제2 단자를 구비한다. 고 저항 기준 소자(RH00-RH1y)의 제1 단자는 비트 라인(BL(H0)-BL(H1))에 전기적으로 연결되고, 고 저항 기준 소자(RH00-RH1y)의 제2 단자는 워드 라인(WL(0)-WL(y))에 전기적으로 연결된다.
저항 변화 소자 어레이(500)는 조정 가능한 양의 전류를 소싱하기 위한 회로(502) 및 복수의 감지 디바이스(560, 562)에 전기적으로 연결된다. 조정 가능한 양의 전류를 소싱하기 위한 회로(502)는, 차동 증폭기(510), 제1 PMOS 트랜지스터(520)로도 또한 칭해지는 제1 p 채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(520), 복수의 PMOS 트랜지스터(530, 532)로도 또한 칭해지는 복수의 p 채널 MOSFET(530, 532), 및 복수의 NMOS 트랜지스터(540, 542, 544, 546)로도 또한 칭해지는 복수의 n-채널 MOSFET(540, 542, 544, 546)를 포함한다. 차동 증폭기(510)는 비반전 입력 단자, 반전 입력 단자, 및 출력 단자를 구비한다. 제1 PMOS 트랜지스터(520)는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 복수의 NMOS 트랜지스터(540, 542, 544, 546) 내의 각각의 NMOS 트랜지스터는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 복수의 감지 디바이스(560, 562) 내의 각각의 감지 디바이스는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비한다. 차동 증폭기(510), 제1 PMOS 트랜지스터(520), 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터, 복수의 NMOS 트랜지스터(540, 542, 544, 546) 내의 각각의 NMOS 트랜지스터, 및 복수의 감지 디바이스(560, 562) 내의 각각의 감지 디바이스는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다.
차동 증폭기(510)는, 연산 증폭기와 같은, 두 개의 입력 전압 사이의 차이에 기초하여 출력 전압을 생성하는 증폭기일 수 있다. 감지 디바이스(560, 562)는, 감지 증폭기, 차동 증폭기, 및 아날로그 디지털 변환기와 같은, 적어도 하나의 입력 전압에 기초하여 데이터 값 또는 로직 값과 대응하는 출력 전압을 생성하는 컴포넌트일 수 있다. 상기에서 논의되는 바와 같이, 예컨대 감지 디바이스가 양의 출력 단자 및 음의 출력 단자를 갖는 완전 차동 감지 증폭기인 경우, 복수의 감지 디바이스(560, 562) 내의 감지 디바이스는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다. 추가적으로, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)는, 제1 PMOS 트랜지스터(520), 복수의 PMOS 트랜지스터(530 및 532), 및 복수의 NMOS 트랜지스터(540, 542, 544, 546) 대신, 다른 타입의 전계 효과 트랜지스터, 예컨대 탄소 나노튜브 전계 효과 트랜지스터(CNTFET), SiGE FET, 완전 공핍형 실리콘 온 인슐레이터 FET, 또는 다수의 게이트 전계 효과 트랜지스터 예컨대 FinFET을 포함할 수 있다. 반도체 기판을 필요로 하지 않는 전계 효과 트랜지스터가 나노튜브 기반의 저항 변화 소자와 함께 사용되는 경우, 이것은 절연 재료 상에서 완전히 제조되는 칩을 가능하게 하고, 추가적으로, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)에 의해 소비되는 칩 면적의 양을 감소시키도록, 전계 효과 트랜지스터가 적층되는 것을 가능하게 한다.
차동 증폭기(510)의 반전 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 필드 프로그래머블 게이트 어레이(FPGA), 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 차동 증폭기(510)의 비반전 입력 단자는, 피드백 루프를 형성하는 복수의 NMOS 트랜지스터(540, 542, 544, 546) 내의 각각의 NMOS 트랜지스터의 드레인 단자 및 제1 PMOS 트랜지스터(520)의 드레인 단자에 전기적으로 연결되고, 차동 증폭기(510)의 출력 단자는, 제1 PMOS 트랜지스터(520)의 게이트 단자, 및 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터의 게이트 단자에 전기적으로 연결된다. 제1 PMOS 트랜지스터(520)의 소스 단자는, 파워 서플라이, 전압 소스, 드라이버 회로 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되고, 제1 PMOS 트랜지스터(520)의 드레인 단자는, 복수의 NMOS 트랜지스터(540, 542, 544, 546) 내의 각각의 NMOS 트랜지스터의 드레인 단자 및 차동 증폭기(510)의 비반전 입력 단자에 전기적으로 연결되고, 제1 PMOS 트랜지스터(520)의 게이트 단자는 차동 증폭기(510)의 출력 단자에 전기적으로 연결된다. 복수의 PMOS 트랜지스터(530, 532) 내의 PMOS 트랜지스터의 소스 단자는 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되고, 복수의 PMOS 트랜지스터(530, 532) 내의 PMOS 트랜지스터의 드레인 단자는 저항 변화 소자 어레이(500)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 복수의 PMOS 트랜지스터(530, 532) 내의 PMOS 트랜지스터의 게이트 단자는 차동 증폭기(510)의 출력 단자에 전기적으로 연결된다. 복수의 NMOS 트랜지스터(540, 542, 544, 546) 내의 NMOS 트랜지스터의 드레인 단자는, 제1 PMOS 트랜지스터(520)의 드레인 단자 및 차동 증폭기(510)의 비반전 입력 단자에 전기적으로 연결되고, 복수의 NMOS 트랜지스터(540, 542, 544, 546) 내의 NMOS 트랜지스터의 소스 단자는 저항 변화 소자 어레이(500)의 비트 라인(BL(L0)-BL(H1))에 전기적으로 연결되고, 복수의 NMOS 트랜지스터(540, 542, 544, 546) 내의 NMOS 트랜지스터의 게이트 단자는, NMOS 트랜지스터를 턴 온 및 턴 오프하기 위한 제어 신호(S7-S10)을 공급하는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 전기적으로 연결될 수 있다.
대안적으로, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)는, 추가적으로, 비트 라인(BL(0)-BL(x))으로의 전류 흐름을 제어하기 위한, 복수의 전계 효과 트랜지스터(FET), 예컨대 금속 산화 반도체 전계 효과 트랜지스터(MOSFET), 탄소 나노튜브 전계 효과 트랜지스터(CNTFET), SiGE FET, 완전 공핍형 실리콘 온 인슐레이터 FET, 또는 다수의 게이트 전계 효과 트랜지스터 예컨대 FinFET을 포함할 수 있다. 복수의 FET 내의 각각의 FET은, 복수의 PMOS 트랜지스터(530, 532) 내의 PMOS 트랜지스터와 전기적으로 직렬로 연결되고, 복수의 FET 내의 각각의 FET은, FET을 턴 온 및 턴 오프하기 위한 제어 신호를 공급하는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 전기적으로 연결되는 게이트 단자를 구비한다.
대안적으로, 도 5c 및 도 5d에서 도시되는 바와 같이, 제1 PMOS 트랜지스터(520)의 소스 단자는, 제1 PMOS 트랜지스터(520)에 의해 공급되는 전류의 양에서의 변동을 감소시키기 위한 저항기(550)에 의해 파워 서플라이, 전압 소스, 드라이버 회로, 또는 다른 디바이스에 전기적으로 연결된다. 추가적으로, 도 5c 및 도 5d에서 도시되는 바와 같이, 복수의 PMOS 트랜지스터(530, 532) 내의 PMOS 트랜지스터의 소스 단자는, 복수의 PMOS 트랜지스터(530, 532) 내의 PMOS 트랜지스터에 의해 공급되는 전류의 양에서의 변동을 감소시키기 위한 복수의 저항기(552, 554) 내의 저항기에 의해 파워 서플라이, 전압 소스, 드라이버 회로, 또는 다른 디바이스에 전기적으로 연결된다.
도 5a를 다시 참조하면, 복수의 감지 디바이스(560, 562) 내의 감지 디바이스의 제1 입력 단자는 저항 변화 소자 어레이(500)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 복수의 감지 디바이스(560, 562) 내의 감지 디바이스의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 감지 디바이스(560, 562) 내의 감지 디바이스의 출력 단자는, 버스, 버퍼, 레벨 시프트 회로, 테스트 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA에 전기적으로 연결될 수 있다.
대안적으로, 도 5b 및 도 5d에서 도시되는 바와 같이, 작은 신호를 증가시키기 위한 복수의 증폭기(570, 572)가 저항 변화 소자 어레이(500)에 전기적으로 연결되고, 복수의 감지 디바이스(560, 562)는 복수의 증폭기(570, 572)에 전기적으로 연결된다. 복수의 증폭기(570, 572) 내의 각각의 증폭기는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비한다. 복수의 증폭기(570, 572) 내의 증폭기의 제1 입력 단자는 저항 변화 소자 어레이(500)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 복수의 증폭기(570, 572) 내의 증폭기의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 증폭기(570, 572) 내의 증폭기의 출력 단자는 복수의 감지 디바이스(560, 562) 내의 감지 디바이스의 제1 입력 단자에 전기적으로 연결된다. 복수의 증폭기(570, 572) 내의 각각의 증폭기는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다. 또한, 도 5b 및 도 5d에서 도시되는 바와 같이, 복수의 감지 디바이스(560, 562) 내의 감지 디바이스의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 감지 디바이스(560, 562) 내의 감지 디바이스의 출력 단자는, 버스, 버퍼, 레벨 시프트 회로, 테스트 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA에 전기적으로 연결될 수 있다.
이제 도 5e를 참조하면, 일정 양의 전류를 싱크하기 위해 저항 기준 소자의 저항에 기초한 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐가 단순화된 개략적인 도면에서 예시된다. 예시적인 아키텍쳐는, 저항 기준 소자의 저항을 사용하여 생성되는 저 저항(Rlow), 저항 기준 소자의 저항을 사용하여 생성되는 중간 저항(Rinter), 및 저항 기준 소자의 저항을 사용하여 생성되는 고 저항(Rhigh)에서부터 선택되도록 동작 가능하고, 하기에서 논의되는 바와 같이, SET VERIFY 동작의 경우, 저 저항(Rlow)이 선택되고, READ 동작의 경우 중간 저항(Rinter)이 선택되고, 그리고 RESET VERIFY 동작의 경우 고 저항(Rhigh)이 선택된다. 추가적으로, 예시적인 아키텍쳐는, 예시적인 아키텍쳐에서 상이한 저항을 갖는 추가적인 저항 기준 소자를 포함하는 것에 의해 추가적인 저항으로부터 선택될 수 있다. 예시적인 아키텍쳐는, 도 5e에서 도시되는 바와 같이, 저항 변화 소자 어레이(500), 조정 가능한 양의 전류를 싱크하기 위한 회로(503), 및 복수의 감지 디바이스(561, 563)를 포함한다. 그러나, 예시적인 아키텍쳐는 도 5e로 제한되지 않으며, 예시적인 아키텍쳐는, 저항기, 증폭기, 및 인버터와 같은, 도 5e에서 도시되지 않는 추가적인 컴포넌트를 포함할 수 있고, 감지 증폭기와 같은, 도 5e에 도시되는 컴포넌트를 생략할 수 있다. 또한, 예시적인 아키텍쳐는 도 5f 내지 도 5i로 제한되지는 않으며, 예시적인 아키텍쳐는, 도 5f 내지 도 5i에서 도시되지 않는 추가적인 컴포넌트를 포함할 수 있고 도 5f 내지 도 5i에서 도시되는 컴포넌트를 생략할 수 있다. 저항 변화 소자 어레이(500)의 구조는 상기에서 논의되어 있고, 따라서, 저항 변화 소자 어레이(500)의 구조는 하기에서는 논의되지 않는다는 것을 유의한다.
저항 변화 소자 어레이(500)는 조정 가능한 양의 전류를 싱크하기 위한 회로(503) 및 복수의 감지 디바이스(561, 563)에 전기적으로 연결된다. 조정 가능한 양의 전류를 싱크하기 위한 회로(503)는, 차동 증폭기(511), 제1 NMOS 트랜지스터(521)로도 또한 칭해지는 제1 n 채널 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)(521), 제1 복수의 NMOS 트랜지스터(531, 533)로도 또한 칭해지는 제1 복수의 n 채널 MOSFET(531, 533), 및 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)로도 또한 칭해지는 제2 복수의 n 채널 MOSFET(541, 543, 545, 547)를 포함한다. 차동 증폭기(511)는 비반전 입력 단자, 반전 입력 단자, 및 출력 단자를 구비한다. 제1 NMOS 트랜지스터(521)는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 내의 각각의 NMOS 트랜지스터는 소스 단자, 드레인 단자, 및 게이트 단자를 구비한다. 복수의 감지 디바이스(561, 563) 내의 각각의 감지 디바이스는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비한다. 차동 증폭기(511), 제1 NMOS 트랜지스터(521), 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터, 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 내의 각각의 NMOS 트랜지스터, 및 복수의 감지 디바이스(561, 563) 내의 각각의 감지 디바이스는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다.
차동 증폭기(511)는, 연산 증폭기와 같은, 두 개의 입력 전압 사이의 차이에 기초하여 출력 전압을 생성하는 증폭기일 수 있다. 감지 디바이스(561, 563)는, 감지 증폭기, 차동 증폭기, 및 아날로그 디지털 변환기와 같은, 적어도 하나의 입력 전압에 기초하여 데이터 값 또는 로직 값과 대응하는 출력 전압을 생성하는 컴포넌트일 수 있다. 상기에서 논의되는 바와 같이, 예컨대 감지 디바이스가 양의 출력 단자 및 음의 출력 단자를 갖는 완전 차동 감지 증폭기인 경우, 감지 디바이스(561, 563)는 추가적으로 다른 단자를 구비할 수 있는 것을 유의한다. 추가적으로, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)는, 제1 NMOS 트랜지스터(521), 제1 복수의 NMOS 트랜지스터(531, 533), 및 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 대신, 다른 타입의 전계 효과 트랜지스터, 예컨대 탄소 나노튜브 전계 효과 트랜지스터(CNTFET), SiGE FET, 완전 공핍형 실리콘 온 인슐레이터 FET, 또는 다수의 게이트 전계 효과 트랜지스터 예컨대 FinFET을 포함할 수 있다. 반도체 기판을 필요로 하지 않는 전계 효과 트랜지스터가 나노튜브 기반의 저항 변화 소자와 함께 사용되는 경우, 이것은 절연 재료 상에서 완전히 제조되는 칩을 가능하게 하고, 추가적으로, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)에 의해 소비되는 칩 면적의 양을 감소시키도록, 전계 효과 트랜지스터가 적층되는 것을 가능하게 한다.
차동 증폭기(511)의 반전 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 필드 프로그래머블 게이트 어레이(FPGA), 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 차동 증폭기(511)의 비반전 입력 단자는, 피드백 루프를 형성하는 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 내의 각각의 NMOS 트랜지스터의 소스 단자 및 제1 NMOS 트랜지스터(521)의 드레인 단자에 전기적으로 연결되고, 차동 증폭기(511)의 출력 단자는, 제1 NMOS 트랜지스터(521)의 게이트 단자, 및 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터의 게이트 단자에 전기적으로 연결된다. 제1 NMOS 트랜지스터(521)의 소스 단자는 0 볼트 또는 그라운드에 전기적으로 연결되고, 제1 NMOS 트랜지스터(521)의 드레인 단자는 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 내의 각각의 NMOS 트랜지스터의 소스 단자 및 차동 증폭기(511)의 비반전 입력 단자에 전기적으로 연결되고, 제1 NMOS 트랜지스터(521)의 게이트 단자는 차동 증폭기(511)의 출력 단자에 전기적으로 연결된다. 제1 복수의 NMOS 트랜지스터(531, 533) 내의 NMOS 트랜지스터의 소스 단자는 0 볼트 또는 그라운드에 전기적으로 연결되고, 복수의 NMOS 트랜지스터(531, 533) 내의 NMOS 트랜지스터의 드레인 단자는 저항 변화 소자 어레이(500)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 NMOS 트랜지스터의 게이트 단자는 차동 증폭기(511)의 출력 단자에 전기적으로 연결된다. 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 내의 NMOS 트랜지스터의 드레인 단자는 저항 변화 소자 어레이(500)의 비트 라인(BL(L0)-BL(H1))에 전기적으로 연결되고, 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 내의 NMOS 트랜지스터의 소스 단자는 제1 NMOS 트랜지스터(521)의 드레인 단자 및 차동 증폭기(511)의 비반전 입력 단자에 전기적으로 연결되고, 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 내의 NMOS 트랜지스터의 게이트 단자는, NMOS 트랜지스터를 턴 온 및 턴 오프하기 위한 제어 신호(S11-S14)를 공급하는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 전기적으로 연결될 수 있다.
대안적으로, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)는, 추가적으로, 비트 라인(BL(0)-BL(x))으로의 전류 흐름을 제어하기 위한, 복수의 전계 효과 트랜지스터(FET), 예컨대 금속 산화 반도체 전계 효과 트랜지스터(MOSFET), 탄소 나노튜브 전계 효과 트랜지스터(CNTFET), SiGE FET, 완전 공핍형 실리콘 온 인슐레이터 FET, 또는 다수의 게이트 전계 효과 트랜지스터 예컨대 FinFET을 포함할 수 있다. 복수의 FET 내의 각각의 FET은, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 NMOS 트랜지스터와 전기적으로 직렬로 연결되고, 복수의 FET 내의 각각의 FET은, FET을 턴 온 및 턴 오프하기 위한 제어 신호를 공급하는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 전기적으로 연결되는 게이트 단자를 구비한다.
대안적으로, 도 5g 및 도 5h에서 도시되는 바와 같이, 제1 NMOS 트랜지스터(521)의 소스 단자는, 제1 NMOS 트랜지스터(521)에 의해 공급되는 전류의 양에서의 변동을 감소시키기 위한 저항기(551)에 의해 0 볼트 또는 그라운드에 전기적으로 연결된다. 추가적으로, 도 5g 및 도 5h에서 도시되는 바와 같이, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 NMOS 트랜지스터의 소스 단자는, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 NMOS 트랜지스터에 의해 공급되는 전류의 양에서의 변동을 감소시키기 위한 복수의 저항기(553, 555) 내의 저항기에 의해 0 볼트 또는 그라운드로 전기적으로 연결된다.
도 5e를 다시 참조하면, 복수의 감지 디바이스(561, 563) 내의 감지 디바이스의 제1 입력 단자는 저항 변화 소자 어레이(500)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 복수의 감지 디바이스(561, 563) 내의 감지 디바이스의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 감지 디바이스(561, 563) 내의 감지 디바이스의 출력 단자는, 버스, 버퍼, 레벨 시프트 회로, 테스트 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA에 전기적으로 연결될 수 있다.
대안적으로, 도 5f 및 도 5h에서 도시되는 바와 같이, 작은 신호를 증가시키기 위한 복수의 증폭기(571, 573)가 저항 변화 소자 어레이(500)에 전기적으로 연결되고, 복수의 감지 디바이스(561, 563)는 복수의 증폭기(571, 573)에 전기적으로 연결된다. 복수의 증폭기(571, 573) 내의 각각의 증폭기는 제1 입력 단자, 제2 입력 단자, 및 출력 단자를 구비한다. 복수의 증폭기(571, 573) 내의 증폭기의 제1 입력 단자는 저항 변화 소자 어레이(500)의 비트 라인(BL(0)-BL(x))에 전기적으로 연결되고, 복수의 증폭기(571, 573) 내의 증폭기의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 증폭기(571, 573) 내의 증폭기의 출력 단자는 복수의 감지 디바이스(561, 563) 내의 감지 디바이스의 제1 입력 단자에 전기적으로 연결된다. 복수의 증폭기(571, 573) 내의 각각의 증폭기는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다. 또한, 도 5f 및 도 5h에서 도시되는 바와 같이, 복수의 감지 디바이스(561, 563) 내의 감지 디바이스의 제2 입력 단자는, 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 소망되는 전압을 공급할 수 있는 다른 디바이스에 전기적으로 연결될 수 있고, 복수의 감지 디바이스(561, 563) 내의 감지 디바이스의 출력 단자는, 버스, 버퍼, 레벨 시프트 회로, 테스트 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA에 전기적으로 연결될 수 있다.
대안적으로, 도 5i에서 도시되는 바와 같이, 복수의 인버터(581, 583)는 복수의 감지 증폭기(561, 563)에 전기적으로 연결된다. 복수의 인버터(581, 583) 내의 각각의 인버터는 입력 단자 및 출력 단자를 구비한다. 복수의 인버터(581, 583) 내의 인버터의 입력 단자는 복수의 감지 증폭기(581, 583) 내의 감지 증폭기의 출력 단자에 전기적으로 연결되고, 복수의 인버터(581, 583) 내의 인버터의 출력 단자는 버스, 버퍼, 레벨 시프트 회로, 테스트 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA에 전기적으로 연결된다. 복수의 인버터(581, 583) 내의 각각의 인버터는 추가적으로 다른 단자를 구비할 수 있다는 것을 유의한다.
READ 동작, SET VERIFY 동작, 및 RESET VERIFY 동작을 통해 저항 변화 소자에 액세스하는 전류의 양을 소싱하기 위해 저항 기준 소자의 저항에 기초한 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐가, READ 동작으로 시작하여 하기에서 상세하게 설명될 것이다. 도 5a의 예시적인 아키텍쳐에서의 CELL00의 READ 동작이 이하에서 상세히 설명될 것이며, 도 5a의 예시적인 아키텍쳐에서의 각각의 셀의 READ 동작은 CELL00의 READ 동작과 유사한 방식으로 수행될 수 있다. 도 6a는, 도 5a의 예시적인 아키텍쳐에서의 CELL00의 READ 동작 동안, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 6a는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(500)의 축소된 버전을 도시한다. 하기에서 더 상세하게 설명되는 CELL00의 READ 동작은, 일반적으로, 비트 라인(BL(0))으로부터 워드 라인(WL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은, 비트 라인으로부터 워드 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. 또한, CELL00의 READ 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 READ 동작의 경우에, 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 6a는 CELL00의 READ 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 READ 동작의 경우에 참조될 수 있다는 것을 유의한다.
CELL00의 READ 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(500) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 0 볼트 또는 그라운드로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 0 볼트 또는 그라운드로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 0 볼트 또는 그라운드로 구동되는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 0 볼트보다 더 작은 전압 레벨 및 0 볼트보다 더 큰 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 시스템 전압(Vdd)은 회로 설계자에 의해 선택되는 설계 변수이다는 것을 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 PMOS 트랜지스터(520)를 턴 온하고, NMOS 트랜지스터(540, 542) 중 하나를 턴 온하고, NMOS 트랜지스터(544, 546) 중 하나를 턴 온하여 CELL00의 READ 동작을 위한 중간 저항(Rinter)을 선택하는 것에 의해 수행된다. 대안적으로, 제1 PMOS 트랜지스터(520)가 이미 턴 온되어 있는 경우, CELL00의 READ 동작 동안 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(544, 542) 중 하나를 턴 온하고 NMOS 트랜지스터(544, 546) 중 하나를 턴 온하여 CELL00의 READ 동작을 위한 중간 저항(Rinter)을 선택하는 것에 의해 수행된다. 도 6a는 턴 온되는 제1 PMOS 트랜지스터(520), NMOS 트랜지스터(540), 및 NMOS 트랜지스터(544)를 도시하지만, 그러나, 제1 PMOS 트랜지스터(520), NMOS 트랜지스터(542), 및 NMOS 트랜지스터(546)를 턴 온하는 것에 의해 중간 저항(Rinter)이 또한 선택될 수 있다. 제1 PMOS 트랜지스터(520), NMOS 트랜지스터(540), 및 NMOS 트랜지스터(544)가 턴 온되는 경우, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)는, 중간 저항(Rinter)을 갖는 저항 기준 소자, 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자, 및 상기에서 논의되는 바와 같이 0 볼트 또는 그라운드인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자를 통해 흐를 일정 양(Iinter)의 전류를 공급하도록 설정된다. 중간 저항(Rinter)은 다음의 수학식, 즉 Rinter = (PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양 사이의 비율의 역수)((RRL00 × RRH00)/(RRL00 + RRH00))에 의해 결정될 수 있는데, 여기서 RRL00은 저 저항 기준 소자(RL00)의 저항이고, RRH00은 고 저항 기준 소자(RH00)의 저항이다. 예를 들면, 저 저항 기준 소자(RRL00)의 저항 = 3 MΩ이고, 고 저항 기준 소자(RRH00)의 저항 = 8 MΩ이고, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i) 사이의 비율의 역수가 2인 경우, Rinter = (2)((3 MΩ × 8 MΩ)/(3 MΩ + 8 MΩ)) = 48/11 MΩ이다(즉, 대략적으로 4.36 MΩ이다).
제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(520)의 임계 전압(VT)보다 더 낮은 경우, 제1 PMOS 트랜지스터(520)는 턴 온된다. 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 PMOS 트랜지스터(520)의 게이트 전압(VG)은, 제1 PMOS 트랜지스터(520)의 게이트 단자가 차동 증폭기(510)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(510)의 출력 전압(Vout)이다. 제1 PMOS 트랜지스터(520)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에, 제1 PMOS 트랜지스터(520)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(510)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다.
차동 증폭기(510)의 출력 전압(Vout)은 차동 증폭기(510)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이로 승산하는 것에 의해 결정된다. 차동 증폭기(510)는 1의 이득을 가지지만, 그러나, 차동 증폭기(510)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(510)의 이득은 회로 설계자에 의해 선택되는 설계 변수이며, 회로 설계자는, 차동 증폭기(510)의 이득에 대해서, 1보다 더 큰 차동 증폭기(510)의 이득 및 1보다 더 작은 차동 증폭기(510)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(510)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 복수의 NMOS 트랜지스터(540, 542, 544, 546) 내의 각각의 NMOS 트랜지스터의 드레인 단자 및 제1 PMOS 트랜지스터(520)의 드레인 단자에 전기적으로 연결되어 있기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(510)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(510)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(510)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서 이득에 대해, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread을 제공하고, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에, 피드백 전압(Vfeedback)이 변하는 경우 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 PMOS 트랜지스터(520)는, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(520)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우에 턴 온된다.
NMOS 트랜지스터(540, 542) 중 하나는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S7 또는 S8)에 의해 턴 온되고, NMOS 트랜지스터(540, 542) 중 다른 하나는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S7 또는 S8)에 의해 턴 오프된다. NMOS 트랜지스터(544, 546) 중 하나는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S9 또는 S10)에 의해 턴 온되고, NMOS 트랜지스터(544, 546) 중 다른 하나는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S9 또는 S10)에 의해 턴 오프된다. 도 6a는 제어 신호(S7 및 S9)에 의해 턴 온되는 NMOS 트랜지스터(540 및 544) 및 제어 신호(S8 및 S10)에 의해 턴 오프되는 NMOS 트랜지스터(542 및 546)를 도시한다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(540)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(540)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S7), NMOS 트랜지스터(542)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(542)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S8), NMOS 트랜지스터(544)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(544)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S9), 및 NMOS 트랜지스터(546)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(546)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S10)를 공급한다.
제1 PMOS 트랜지스터(520), NMOS 트랜지스터(540), 및 NMOS 트랜지스터(544)가 턴 온되는 경우, 중간 전류(I520i)가 제1 PMOS 트랜지스터(520)를 통해 흐르고, 전류(I540)가 NMOS 트랜지스터(540)를 통해 비트 라인(BL(L0)) 안으로 흐르고, 전류(I544)가 NMOS 트랜지스터(544)를 통해 비트 라인(BL(H0)) 안으로 흐르고, 전류(IRL00b2)가 비트 라인(BL(L0))으로부터 저 저항 기준 소자(RL00)를 통해 흐르고, 전류(IRH00b2)가 비트 라인(BL(H0))으로부터 고 저항 기준 소자(RH00)를 통해 흐르고, 비트 라인(BL(L0)) 상의 전압이 피드백 전압(Vfeedback)으로 구동되고, 비트 라인(BL(H0)) 상의 전압이 피드백 전압(Vfeedback)으로 구동된다. 도 6a는, 제1 PMOS 트랜지스터(520)를 통해 흐르는 중간 전류(I520i), NMOS 트랜지스터(540)를 통해 흐르는 전류(I540), NMOS 트랜지스터(544)를 통해 흐르는 전류(I544), 저 저항 기준 소자(RL00)를 통해 흐르는 전류(IRL00b2), 및 고 저항 기준 소자(RH00)를 통해 흐르는 전류(IRH00b2)를 도시한다. 저 저항 기준 소자(RL00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(L0)) 상의 전압(VBL(L0))에 있고, 저 저항 기준 소자(RL00)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(IRL00b2)는 저 저항 기준 소자(RL00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 저 저항 기준 소자(RL01-RL0y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 저 저항 기준 소자(RL01-RL0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(L0))에 전기적으로 연결되는 다른 저 저항 기준 소자(RL01-RL0y)를 통해 흐르지 않는다. 고 저항 기준 소자(RH00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(H0)) 상의 전압(VBL(H0))에 있고, 고 저항 기준 소자(RH00)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(IRH00b2)는 고 저항 기준 소자(RH00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 고 저항 기준 소자(RH01-RH0y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 고 저항 기준 소자(RH01-RH0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(H0))에 전기적으로 연결되는 다른 고 저항 기준 소자(RH01-RH0y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRL00b2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRL00b2 = VBL(L0)/RRL00으로서 근사될 수 있는데, 여기서 VBL(L0)은 비트 라인(BL(L0)) 상의 전압이고 RRL00은 저 저항 기준 소자(RL00)의 저항이다. 예를 들면, 전압(VBL(L0))이 1 V의 피드백 전압(Vfeedback)이고 저 저항 기준 소자(RL00)가 3 MΩ의 저항을 갖는 경우, 전류(IRL00b2)의 양은 옴의 법칙을 사용하여 IRL00b2 = 1 V/3 MΩ = 1/3 μA로서 근사될 수 있다. 전류(IRL00b2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(L0)) 안으로 흐르는 전류의 양이 비트 라인(BL(L0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(540)에 의해 비트 라인(BL(L0))으로 공급되는 전류(I540)의 양과 대략적으로 동일하다. 전류(IRH00b2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRH00b2 = VBL(H0)/RRH00으로서 근사될 수 있는데, 여기서 VBL(H0)은 비트 라인(BL(H0)) 상의 전압이고 RRH00은 고 저항 기준 소자(RH00)의 저항이다. 예를 들면, 전압(VBL(H0))이 1 V의 피드백 전압(Vfeedback)이고 고 저항 기준 소자(RH00)가 8 MΩ의 저항을 갖는 경우, 전류(IRH00b2)의 양은 옴의 법칙을 사용하여 IRH00b2 = 1 V/8 MΩ = 1/8 μA로서 근사될 수 있다. 전류(IRH00b2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(H0)) 안으로 흐르는 전류의 양이 비트 라인(BL(H0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(544)에 의해 비트 라인(BL(H0))으로 공급되는 전류(I544)의 양과 대략적으로 동일하다. 제1 PMOS 트랜지스터(520)가 복수의 NMOS 트랜지스터(540, 542, 544, 546)와 전기적으로 직렬로 연결되어 있기 때문에, 전류(I540)의 양과 전류(I544)의 양의 합은 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양과 대략적으로 동일하다. 따라서, 전류(IRL00b2)의 양과 전류(IRH00b2)의 양의 합은 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양과 대략적으로 동일하다. 전류(IRL00b2)의 양이 1/3 마이크로암페어이고 전류(IRH00b2)의 양이 1/8 마이크로암페어인 상기의 예를 참조하면, 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양은 11/24 마이크로암페어이다. 누설 전류가 전류(IRL00b2 및 IRH00b2)의 합보다 훨씬 더 작은 경우, 누설 전류는 CELL00의 READ 동작을 방해하지 않는다는 것을 유의한다.
NMOS 트랜지스터(540) 대신 NMOS 트랜지스터(542)가 턴 온되는 경우, 전류(I542)가 NMOS 트랜지스터(542)를 통해 비트 라인(BL(L1)) 안으로 흐르고, 전류(IRL10b2)가 비트 라인(BL(L1))으로부터 저 저항 기준 소자(RL10)를 통해 흐르고, 비트 라인(BL(L1)) 상의 전압이 피드백 전압(Vfeedback)으로 구동되는 것을 유의한다. 저 저항 기준 소자(RL10)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(L1)) 상의 전압(VBL(L1))에 있고, 저 저항 기준 소자(RL10)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인 전압(VWL(0))에 있기 때문에, 전류(IRL10b2)는 저 저항 기준 소자(RL10)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 저 저항 기준 소자(RL11-RL1y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 저 저항 기준 소자(RL11-RL1y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(L1))에 전기적으로 연결되어 있는 다른 저 저항 기준 소자(RL11-RL1y)를 통해 흐르지 않는다. 또한, NMOS 트랜지스터(542)를 턴 온하기 위한 제어 신호(S8)의 전압 레벨이 NMOS 트랜지스터(540)를 턴 온하기 위한 제어 신호(S7)의 전압 레벨과 대략적으로 동일하고 NMOS 트랜지스터(540, 542)가 대략적으로 동일한 피쳐를 가지기 때문에, NMOS 트랜지스터(542)를 통해 흐르는 전류(I542)는 상기에서 논의되는 전류(I540)와 대략적으로 동일하다는 것을 유의한다. 저 저항 기준 소자(RL00, RL10)가 대략적으로 동일한 저항을 갖기 때문에, 저 저항 기준 소자(RL10)를 통해 흐르는 전류(IRL10b2)는 상기에서 논의되는 전류(IRL00b2)와 대략적으로 동일하다는 것을 더욱 더 유의한다.
NMOS 트랜지스터(544) 대신 NMOS 트랜지스터(546)가 턴 온되는 경우, 전류(I546)가 NMOS 트랜지스터(546)를 통해 비트 라인(BL(H1)) 안으로 흐르고, 전류(IRH10b2)가 비트 라인(BL(H1))으로부터 고 저항 기준 소자(RH10)를 통해 흐르고, 비트 라인(BL(H1)) 상의 전압이 피드백 전압(Vfeedback)으로 구동된다는 것을 유의한다. 고 저항 기준 소자(RH10)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(H1)) 상의 전압(VBL(H1))에 있고, 고 저항 기준 소자(RH10)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인 전압(VWL(0))에 있기 때문에, 전류(IRH10b2)는 고 저항 기준 소자(RH10)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 고 저항 기준 소자(RH11-RH1y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 고 저항 기준 소자(RH11-RH1y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(H1))에 전기적으로 연결되는 다른 고 저항 기준 소자(RH11-RH1y)를 통해 흐르지 않는다. 또한, NMOS 트랜지스터(546)를 턴 온하기 위한 제어 신호(S10)의 전압 레벨이 NMOS 트랜지스터(544)를 턴 온하기 위한 제어 신호(S9)의 전압 레벨과 대략적으로 동일하고 NMOS 트랜지스터(544, 546)가 대략적으로 동일한 피쳐를 가지기 때문에, NMOS 트랜지스터(546)를 통해 흐르는 전류(I546)는 상기에서 논의되는 전류(I544)와 대략적으로 동일하다는 것을 유의한다. 고 저항 기준 소자(RH00, RH10)가 대략적으로 동일한 저항을 갖기 때문에, 고 저항 기준 소자(RH10)를 통해 흐르는 전류(IRH10b2)는 상기에서 논의되는 전류(IRH00b2)와 대략적으로 동일하다는 것을 더욱 더 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, 전류(Iinter)의 양과 일반적으로 대응하는 전류(I530i)를 PMOS 트랜지스터(530)가 공급하는 것에 의해 수행된다. 대안적으로, 조정 가능한 전류의 양을 소싱하기 위한 회로(502)가, 상기에서 논의되는 바와 같이, 복수의 PMOS 트랜지스터(530, 532)와 전기적으로 직렬로 연결되는 복수의 FET를 추가적으로 포함하는 경우, CELL00의 READ 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, PMOS 트랜지스터(530)와 전기적으로 직렬로 연결되는 FET를 턴 온하는 것 및 전류(Iinter)의 양과 일반적으로 대응하는 전류(I530i)를 PMOS 트랜지스터(530)가 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 전류의 양(Iinter)은, 중간 저항(Rinter)을 갖는 저항 기준 소자, 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자, 및 상기에서 논의되는 바와 같이, 0 볼트 또는 그라운드인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자를 통해 흐를 전류의 양이다. 전류의 양(Iinter)은 옴의 법칙을 사용하여 Iinter = (Vfeedback - VWL(0))/Rinter로서 결정될 수 있는데, 여기서 Vfeedback은 피드백 전압이고, VWL(0)은 워드 라인(WL(0)) 상의 전압이고, Rinter는 중간 저항이다. 예를 들면, Vfeedback = 1 V이고, VWL(0) = 0 V이고, Rinter = 48/11 MΩ이면, Iinter = (1 V - 0 V)/(48/11 MΩ) = 11/48 μA이다.
PMOS 트랜지스터(530)는, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(530)의 임계 전압(VT)보다 더 낮은 경우에 턴 온된다. PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. PMOS 트랜지스터(530)의 게이트 전압(VG)은, PMOS 트랜지스터(530)의 게이트 단자가 차동 증폭기(510)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(510)의 출력 전압(Vout)이다. PMOS 트랜지스터(530)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, PMOS 트랜지스터(530)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(510)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다. 또한, PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 게이트 전압이 차동 증폭기(510)의 출력 전압(Vout)이고 PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 소스 전압이 시스템 전압(Vdd)이기 때문에, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다.
상기에서 논의되는 바와 같이, 차동 증폭기(510)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨과 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우 PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(530)의 임계 전압(VT)보다 더 작아지도록 하는 피드백 레벨을 피드백 전압(Vfeedback)이 갖는 경우에, PMOS 트랜지스터(530)는 턴 온된다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양은, 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양에 비례한다. PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양 사이의 비율은 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양 사이의 비율을, PMOS 트랜지스터(530)의 피쳐 및 제1 PMOS 트랜지스터(520)의 피쳐를 선택하는 것에 의해 선택할 수 있다. PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양 사이의 비율은, 제1 PMOS 트랜지스터(520)의 폭 대 길이 비율의 대략적으로 절반(0.5)인 PMOS 트랜지스터(530)의 폭 대 길이 비율을 선택하는 것에 의해, 0.5로서 선택된다. 그러나, 비율은 0.5로 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 0.5보다 더 큰 비율 및 0.5보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터의 다른 치수, PMOS 트랜지스터의 레이아웃, 및 PMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 PMOS 트랜지스터(520) 및 복수의 PMOS 트랜지스터(530, 532) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과를 제조하기 위한 재료, 레이아웃, 및 치수를 선택할 수 있다는 것을 유의한다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양 사이의 비율이 PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I530i)의 양은 다음의 수학식, 즉 I530i = (IRL00b2 + IRH00b2)((PMOS(530)의 채널 폭/PMOS(530)의 채널 길이)/(PMOS(520)의 채널 폭/PMOS(520)의 채널 길이))에 의해 근사될 수 있는데, 여기서 IRL00b2는 저 저항 기준 소자(RL00)를 통해 흐르는 전류의 양이고 IRH00b2는 고 저항 기준 소자(RH00)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRL00b2)가 1/3 마이크로암페어이고, 전류(IRH00b2)가 1/8 마이크로암페어이고, PMOS 트랜지스터(530)의 폭 대 길이 비율이, 제1 PMOS 트랜지스터(520)의 폭 대 길이 비율의 절반(0.5)인 경우, 전류(I530i) = (1/3 μA + 1/8 μA)(0.5) = 11/48 μA이다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양은, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양 사이의 비율의 역수와 매치하는 NMOS 트랜지스터의 수를 동시에 턴 온하는 것에 의해 복수의 NMOS 트랜지스터(540, 542, 544, 546)를 통해 흐르는 전류의 평균일 수 있다는 것을 유의한다. 예를 들면, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양 사이의 비율이 0.5인 경우, 비율의 역수는 2이고, 전류(I530i)의 양은, NMOS 트랜지스터 중 2 개를 동시에 턴 온하는 것에 의해 복수의 NMOS 트랜지스터(540, 542, 544, 546)를 통해 흐르는 전류의 평균일 수 있다. 예를 들면, NMOS 트랜지스터(540, 544)가 동시에 턴 온되고, NMOS 트랜지스터(542, 546)가 턴 오프되고, 전류(I540) = 1/3 마이크로암페어이고, 전류(I544) = 1/8 마이크로암페어이고, 그리고 PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i) 사이의 비율이 0.5인 경우, 전류(I530i)는 I530i = (I540 + I544)/2 = (1/3 μA + 1/8μA)/2 = 11/48 μA이다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)는 비트 라인(BL(0)) 안으로 흐르고, 전류(ICELL00ib2)가 비트 라인(BL(0))으로부터 CELL00을 통해 흐른다. 도 6a는 PMOS 트랜지스터(530)를 통해 흐르는 전류(I530i) 및 CELL00을 통해 흐르는 전류(ICELL00ib2)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(ICELL00ib2)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00ib2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, PMOS 트랜지스터(530)에 의해 비트 라인(BL(0))으로 제공되는 전류(I530i)의 양과 대략적으로 동일하다. 또한, 전류(ICELL00ib2)의 양은, NMOS 트랜지스터(544)를 통해 흐르는 전류(I544) 및 NMOS 트랜지스터(540)를 통해 흐르는 전류(I540)의 양의 평균과 대략적으로 동일하다. 누설 전류가 전류(ICELL00ib2)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 READ 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 VBL(0) = ICELL00ib2 x RCELL00으로서 근사될 수 있는데, 여기서 전류(ICELL00ib2)는 CELL00을 통해 흐르는 전류이고 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, IRL00b2 = 1/3A μA이고, IRH00b2 = 1/8 μA이고, ICELL00ib2 = 11/48 μA이고, 그리고 RCELL00 = 48/11 MΩ인 경우, 전압(VBL(0)) = 11/48 μA x 48/11 MΩ = 1 V이다. 예를 들면, IRL00b2 = 1/3 μA이고, IRH00b2 = 1/8 μA이고, ICELL00ib2 = 11/48 μA이고, 그리고 RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 11/48 μA x 1 MΩ = 11/48 V이다. 예를 들면, IRL00b2 = 1/3 μA이고, IRH00b2 = 1/8 μA이고, ICELL00ib2 = 11/48 μA이고, 그리고 RCELL00 = 10 MΩ인 경우, 전압(VBL(0)) = 11/48 μA × 10 MΩ = 110/48 V이다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 워드 라인(WL(1)-WL(y))으로부터 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 워드 라인(WL(1)-WL(y)) 안으로 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은 전류(ICELL00lb2)의 양 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 전류(ICELL00ib2)의 양이 저항 변화 소자(SW00)의 저 저항 상태 및 고 저항 상태 둘 다에 대해 대략적으로 동일하기 때문에, 한편, 저항 변화 소자(SW00)의 저항이 저 저항 상태와 고 저항 상태에 대해 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이 중간 저항(Rinter)에 의해 승산되는 전류(ICELL00ib2)의 양과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 READ 동작을 위한 중간 저항(Rinter)을 나타낸다. 예를 들면, ICELL00ib2 = 11/48 μA이고, Rinter = 48/11 MΩ인 경우, Vread = 11/48 μA x 48/11 MΩ = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 중간 저항(Rinter)보다 더 작거나 또는 동일하고(즉, RCELL00 ≤ Rinter이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 중간 저항(Rinter)보다 더 크고(즉, RCELL00 > Rinter이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(560)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(560)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(560)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 저 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 고 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00ib2 = 11/48 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 11/48 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00ib2 = 11/48 마이크로암페어이고, RCELL00 = 48/11 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00ib2 = 11/48 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = 110/48 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 도 5b 및 도 5d에서 도시되는 바와 같이, 복수의 감지 디바이스(560, 562)가 복수의 증폭기(570, 572)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(560, 562)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(560, 562)는 도 5a 내지 도 5d에 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되어 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하거나 또는 복수의 증폭기(570, 572)에 전기적으로 연결되어 증폭된 전압을 수신한다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 READ 동작의 경우, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(570, 572)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(500)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 PMOS 트랜지스터(520)를 통해 흐르는 중간 전류(I520i)의 양에 기초하고 중간 전류(I520i)의 양이 저항 변화 소자 어레이(500)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(500)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 저 저항 기준 소자(RL00-RL1y)의 저항에서의 변화 및 고 저항 기준 소자(RH00-RH1y)의 저항에서의 변화는 중간 전류(I520i)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(510)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 PMOS 트랜지스터(520)의 게이트 전압(VG)은 차동 증폭기(510)의 출력 전압(Vout)이고 제1 PMOS 트랜지스터(520)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(520)를 통해 흐르는 중간 전류(I520i)의 양을 조절하고, 차동 증폭기(510)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 중간 전류(I520i)의 양이 조정하도록, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양은, 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 제1 PMOS 트랜지스터(520)에 의해 공급되는 중간 전류(I520i)의 양을 조정하는 것은, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 PMOS 트랜지스터(530)에 의해 공급되는 전류(I530i)의 양을 비례적으로 조정한다.
추가적으로, 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 양의 전류를 비트 라인(BL(0)-BL(x))에 동시에 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 READ 동작은 동시에 수행될 수 있다. 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터는 READ 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 6a는, 전류(I530i)를 비트 라인(BL(0))에 공급하는 PMOS 트랜지스터(530), 전류(I532i)를 비트 라인(BL(x))에 공급하는 PMOS 트랜지스터(532), 비트 라인(BL(0))으로부터 CELL00을 통해 흐르는 전류(ICELL00ib2), 및 비트 라인(BL(x))으로부터 CELLx0을 통해 흐르는 전류(ICELLx0ib2)를 도시한다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 READ 동작은, 상기에서 논의되는, CELL00의 READ 동작과 유사한 방식으로 수행된다. 워드 라인 상의 각각의 셀의 READ 동작을 동시에 수행하는 것은, 신속한 데이터 READ 동작 또는 페이지 모드 READ 동작이 요구되는 소정의 애플리케이션에서 아주 바람직할 수 있다.
도 5a의 예시적인 아키텍쳐에서의 CELL00의 SET VERIFY 동작이 이하에서 상세하게 설명될 것이고, 도 5a의 예시적인 아키텍쳐에서의 각각의 셀의 SET VERIFY 동작은 CELL00의 SET VERIFY 동작과 유사한 방식으로 수행될 수 있다. 도 6b는 도 5a의 예시적인 아키텍쳐에서의 CELL00의 SET VERIFY 동작 동안의, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 6b는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(500)의 축소된 버전을 도시한다. 하기에서 더 상세하게 설명되는 CELL00의 SET VERIFY 동작은, 일반적으로, 비트 라인(BL(0))으로부터 워드 라인(WL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은, 비트 라인으로부터 워드 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. CELL00의 SET VERIFY 동작의 경우 및 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 SET VERIFY 동작의 경우에, 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 6b는 CELL00의 SET VERIFY 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 SET VERIFY 동작의 경우에 참조될 수 있다는 것을 또한 유의한다.
CELL00의 SET VERIFY 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(500) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 0 볼트 또는 그라운드로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 0 볼트 또는 그라운드로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 0 볼트 또는 그라운드로 구동되는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 0 볼트보다 더 작은 전압 레벨 및 0 볼트보다 더 큰 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 시스템 전압(Vdd)은 회로 설계자에 의해 선택되는 설계 변수이다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 PMOS 트랜지스터(520), NMOS 트랜지스터(540), 및 NMOS 트랜지스터(542)를 턴 온하여 CELL00의 SET VERIFY 동작을 위한 저 저항(Rlow)을 선택하는 것에 의해 수행된다. 대안적으로, 제1 PMOS 트랜지스터(520)가 이미 턴 온되어 있는 경우, CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(540) 및 NMOS 트랜지스터(542)를 턴 온하여 CELL00의 SET VERIFY 동작을 위한 저 저항(Rlow)을 선택하는 것에 의해 수행된다. 제1 PMOS 트랜지스터(520), NMOS 트랜지스터(540), 및 NMOS 트랜지스터(542)가 턴 온되는 경우, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)는, 저 저항(Rlow)을 갖는 저항 기준 소자, 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자, 및 상기에서 논의되는 바와 같이 0 볼트 또는 그라운드인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자를 통해 흐를 일정 양의 전류(Ilow)를 공급하도록 설정된다. 저 저항(Rlow)은 다음의 수학식, 즉 Rlow = (PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양 사이의 비율의 역수)((RRL00 x RRL10)/(RRL00 + RRL10))에 의해 결정될 수 있는데, 여기서 RRL00은 저 저항 기준 소자(RL00)의 저항이고, RRL10은 저 저항 기준 소자(RL10)의 저항이다. 저 저항 기준 소자(RL00)의 저항 및 저 저항 기준 소자(RL10)의 저항이 대략적으로 동일한 경우, 저 저항 기준 소자(RL00)의 저항, 저 저항 기준 소자(RL10)의 저항, 및 저 저항(Rlow)은 대략적으로 동일하다는 것을 유의한다. 예를 들면, 저 저항 기준 소자(RRL00)의 저항 = 3 MΩ이고, 저 저항 기준 소자(RRL10)의 저항 = 3 MΩ이고, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l) 사이의 비율의 역수가 2이면, Rlow = (2)((3 MΩ × 3 MΩ)/(3 MΩ + 3 MΩ)) = 3 MΩ이다.
제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(520)의 임계 전압(VT)보다 더 낮은 경우, 제1 PMOS 트랜지스터(520)는 턴 온된다. 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 PMOS 트랜지스터(520)의 게이트 전압(VG)은, 제1 PMOS 트랜지스터(520)의 게이트 단자가 차동 증폭기(510)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(510)의 출력 전압(Vout)이다. 제1 PMOS 트랜지스터(520)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에, 제1 PMOS 트랜지스터(520)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(510)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다.
차동 증폭기(510)의 출력 전압(Vout)은 차동 증폭기(510)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이로 승산하는 것에 의해 결정된다. 차동 증폭기(510)는 1의 이득을 가지지만, 그러나, 차동 증폭기(510)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(510)의 이득은 회로 설계자에 의해 선택되는 설계 변수이며, 회로 설계자는, 차동 증폭기(510)의 이득에 대해서, 1보다 더 큰 차동 증폭기(510)의 이득 및 1보다 더 작은 차동 증폭기(510)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(510)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 복수의 NMOS 트랜지스터(540, 542, 544, 546) 내의 각각의 NMOS 트랜지스터의 드레인 단자 및 제1 PMOS 트랜지스터(520)의 드레인 단자에 전기적으로 연결되어 있기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(510)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(510)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(510)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서 이득에 대해, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread을 제공하고, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에, 피드백 전압(Vfeedback)이 변하는 경우 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 PMOS 트랜지스터(520)는, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(520)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우에 턴 온된다.
NMOS 트랜지스터(540, 542)는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S7-S8)에 의해 턴 온되고, NMOS 트랜지스터(544, 546)는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S9-S10)에 의해 턴 오프된다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(540)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(540)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S7), NMOS 트랜지스터(542)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(542)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S8), NMOS 트랜지스터(544)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(544)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S9), 및 NMOS 트랜지스터(546)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(546)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S10)를 공급한다.
제1 PMOS 트랜지스터(520), NMOS 트랜지스터(540), 및 NMOS 트랜지스터(542)가 턴 온되는 경우, 큰 전류(I520l)가 제1 PMOS 트랜지스터(520)를 통해 흐르고, 전류(I540)가 NMOS 트랜지스터(540)를 통해 비트 라인(BL(L0)) 안으로 흐르고, 전류(I542)가 NMOS 트랜지스터(542)를 통해 비트 라인(BL(L1)) 안으로 흐르고, 전류(IRL00b2)가 비트 라인(BL(L0))으로부터 저 저항 기준 소자(RL00)를 통해 흐르고, 전류(IRL10b2)가 비트 라인(BL(L1))으로부터 저 저항 기준 소자(RL10)를 통해 흐르고, 비트 라인(BL(L0)) 상의 전압이 피드백 전압(Vfeedback)으로 구동되고, 비트 라인(BL(L1)) 상의 전압이 피드백 전압(Vfeedback)으로 구동된다. 도 6b는, 제1 PMOS 트랜지스터(520)를 통해 흐르는 큰 전류(I520l), NMOS 트랜지스터(540)를 통해 흐르는 전류(I540), NMOS 트랜지스터(542)를 통해 흐르는 전류(I542), 저 저항 기준 소자(RL00)를 통해 흐르는 전류(IRL00b2), 및 저 저항 기준 소자(RL10)를 통해 흐르는 전류(IRL10b2)를 도시한다. 저 저항 기준 소자(RL00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(L0)) 상의 전압(VBL(L0))에 있고, 저 저항 기준 소자(RL00)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(IRL00b2)는 저 저항 기준 소자(RL00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 저 저항 기준 소자(RL01-RL0y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 저 저항 기준 소자(RL01-RL0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(L0))에 전기적으로 연결되는 다른 저 저항 기준 소자(RL01-RL0y)를 통해 흐르지 않는다. 저 저항 기준 소자(RL10)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인 전압(VBL(L1))에 있고, 저 저항 기준 소자(RL10)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인 전압(VWL(0))에 있기 때문에, 전류(IRL10b2)는 저 저항 기준 소자(RL10)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 저 저항 기준 소자(RL11-RL1y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 저 저항 기준 소자(RL11-RL1y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(L1))에 전기적으로 연결되어 있는 다른 저 저항 기준 소자(RL11-RL1y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRL00b2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRL00b2 = VBL(L0)/RRL00으로서 근사될 수 있는데, 여기서 VBL(L0)은 비트 라인(BL(L0)) 상의 전압이고 RRL00은 저 저항 기준 소자(RL00)의 저항이다. 예를 들면, VBL(L0)이 1 V의 피드백 전압(Vfeedback)이고 저 저항 기준 소자(RL00)가 3 MΩ의 저항을 갖는 경우, 전류(IRL00b2)의 양은 옴의 법칙을 사용하여 IRL00b2 = 1 V/3 MΩ = 1/3 μA로서 근사될 수 있다. 전류(IRL00b2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(L0)) 안으로 흐르는 전류의 양이 비트 라인(BL(L0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(540)에 의해 비트 라인(BL(L0))으로 공급되는 전류(I540)의 양과 대략적으로 동일하다. 전류(IRL10b2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRL10b2 = VBL(L1)/RRL10으로서 근사될 수 있는데, 여기서 VBL(L1)은 비트 라인(BL(L1)) 상의 전압이고 RRL10은 저 저항 기준 소자(RL10)의 저항이다. 예를 들면, 피드백 전압(Vfeedback)이 1 볼트이고 저 저항 기준 소자(RL10)가 3 MΩ의 저항을 갖는 경우, 전류(IRL10b2)의 양은 옴의 법칙을 사용하여 IRL10b2 = 1 V/3 MΩ = 1/3 μA로서 근사될 수 있다. 전류(IRL10b2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(L1)) 안으로 흐르는 전류의 양이 비트 라인(BL(L1))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(542)에 의해 비트 라인(BL(L1))으로 제공되는 전류(I542)의 양과 대략적으로 동일하다. 전류(I540)의 양과 전류(I542)의 양의 합은, 제1 PMOS 트랜지스터(520)가 복수의 NMOS 트랜지스터(540, 542, 544, 546)와 전기적으로 직렬로 연결되어 있기 때문에, 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양과 대략적으로 동일하다. 따라서, 전류(IRL00b2)의 양과 전류(IRL10b2)의 양의 합은, 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양과 대략적으로 동일하다. 전류(IRL00b2)의 양이 1/3 마이크로암페어이고 전류(IRL10b2)의 양이 1/3 마이크로암페어인 상기의 예를 참조하면, 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양은 2/3 마이크로암페어이다. 누설 전류가 전류(IRL00b2 및 IRL10b2)의 합보다 훨씬 더 작은 경우, 누설 전류는 CELL00의 SET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, 전류(Ilow)의 양과 일반적으로 대응하는 전류(I530l)를 PMOS 트랜지스터(530)가 공급하는 것에 의해 수행된다. 대안적으로, 조정 가능한 전류의 양을 소싱하기 위한 회로(502)가, 상기에서 논의되는 바와 같이, 복수의 PMOS 트랜지스터(530, 532)와 전기적으로 직렬로 연결되는 복수의 FET를 추가적으로 포함하는 경우, CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, PMOS 트랜지스터(530)와 전기적으로 직렬로 연결되는 FET를 턴 온하는 것 및 전류(Ilow)의 양과 일반적으로 대응하는 전류(I530i)를 PMOS 트랜지스터(530)가 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 전류(Ilow)의 양은, 저 저항(Rlow)을 갖는 저항 기준 소자, 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자, 및 상기에서 논의되는 바와 같이 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자를 통해 흐를 전류의 양이다. 전류(Ilow)의 양은 옴의 법칙을 사용하여 Ilow = (Vfeedback - VWL(0))/Rlow로서 결정될 수 있는데, 여기서 Vfeedback은 피드백 전압이고, (VWL(0))은 워드 라인(WL(0)) 상의 전압이고, Rlow는 저 저항이다. 예를 들면, Vfeedback = 1 V이고, VWL(0) = 0 볼트이고, 그리고 Rlow = 3 MΩ인 경우, Ilow = (1 V - 0 V)/3 MΩ = 1/3 μA이다.
PMOS 트랜지스터(530)는, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(530)의 임계 전압(VT)보다 더 낮은 경우에 턴 온된다. PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. PMOS 트랜지스터(530)의 게이트 전압(VG)은, PMOS 트랜지스터(530)의 게이트 단자가 차동 증폭기(510)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(510)의 출력 전압(Vout)이다. PMOS 트랜지스터(530)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, PMOS 트랜지스터(530)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(510)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다. 또한, PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 게이트 전압이 차동 증폭기(510)의 출력 전압(Vout)이고 PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 소스 전압이 시스템 전압(Vdd)이기 때문에, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다.
상기에서 논의되는 바와 같이, 차동 증폭기(510)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨과 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우 PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(530)의 임계 전압(VT)보다 더 작아지도록 하는 피드백 레벨을 피드백 전압(Vfeedback)이 갖는 경우에, PMOS 트랜지스터(530)는 턴 온된다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양은, 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양에 비례한다. PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양 사이의 비율은 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양 사이의 비율을, PMOS 트랜지스터(530)의 피쳐 및 제1 PMOS 트랜지스터(520)의 피쳐를 선택하는 것에 의해 선택할 수 있다. PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양 사이의 비율은, 제1 PMOS 트랜지스터(520)의 폭 대 길이 비율의 대략적으로 절반(0.5)인 PMOS 트랜지스터(530)의 폭 대 길이 비율을 선택하는 것에 의해, 0.5로서 선택된다. 그러나, 비율은 0.5로 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 0.5보다 더 큰 비율 및 0.5보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터의 다른 치수, PMOS 트랜지스터의 레이아웃, 및 PMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 PMOS 트랜지스터(520) 및 복수의 PMOS 트랜지스터(530, 532) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과를 제조하기 위한 재료, 레이아웃, 및 치수를 선택할 수 있다는 것을 유의한다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양 사이의 비율이 PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I530l)의 양은 다음의 수학식, 즉 I530l = (IRL00b2 + IRL10b2)((PMOS(530)의 채널 폭/PMOS(530)의 채널 길이)/(PMOS(520)의 채널 폭/PMOS(520)의 채널 길이))에 의해 근사될 수 있는데, 여기서 IRL00b2는 저 저항 기준 소자(RL00)를 통해 흐르는 전류의 양이고 IRL10b2는 저 저항 기준 소자(RL10)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRL00b2)가 1/3 마이크로암페어이고, 전류(IRL10b2)가 1/3 마이크로암페어이고, 그리고 PMOS 트랜지스터(530)의 폭 대 길이 비율이, 제1 PMOS 트랜지스터(520)의 폭 대 길이 비율의 절반(0.5)인 경우, 전류(I530l) = (1/3 μA + 1/3 μA)(0.5) = 1/3 μA이다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양은, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양 사이의 비율의 역수와 매치하는 NMOS 트랜지스터의 수를 동시에 턴 온하는 것에 의해 복수의 NMOS 트랜지스터(540, 542, 544, 546)를 통해 흐르는 전류의 평균일 수 있다는 것을 유의한다. 예를 들면, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양 사이의 비율이 0.5인 경우, 비율의 역수는 2이고, 전류(I530l)의 양은, NMOS 트랜지스터 중 2 개를 동시에 턴 온하는 것에 의해 복수의 NMOS 트랜지스터(540, 542, 544, 546)를 통해 흐르는 전류의 평균일 수 있다. 예를 들면, NMOS 트랜지스터(540, 544)가 동시에 턴 온되고, NMOS 트랜지스터(542, 546)가 턴 오프되고, 전류(I540) = 1/3 마이크로암페어이고, 전류(I542) = 1/3 마이크로암페어이고, 그리고 PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l) 사이의 비율이 0.5인 경우, 전류(I530l)는 I530l = (I540 + I542)/2 = (1/3 μA + 1/3 μA)/2 = 1/3 μA이다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)는 비트 라인(BL(0)) 안으로 흐르고, 전류(ICELL001b2)는 비트 라인(BL(0))으로부터 CELL00을 통해 흐른다. 도 6b는 PMOS 트랜지스터(530)를 통해 흐르는 전류(I530l) 및 CELL00을 통해 흐르는 전류(ICELL001b2)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고, 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(ICELL00lb2)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00lb2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, PMOS 트랜지스터(530)에 의해 비트 라인(BL(0))으로 제공되는 전류(I530l)의 양과 대략적으로 동일하다. 또한, 전류(ICELL00lb2)의 양은, NMOS 트랜지스터(542)를 통해 흐르는 전류(I542) 및 NMOS 트랜지스터(540)를 통해 흐르는 전류(I540)의 양의 평균과 대략적으로 동일하다. 누설 전류가 전류(ICELL00lb2)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 SET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 VBL(0) = ICELL00lb2 x RCELL00으로서 근사될 수 있는데, 여기서 전류(ICELL00lb2)는 CELL00을 통해 흐르는 전류이고 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, IRL00b2 = 1/3 μA이고, IRL10b2 = 1/3 μA이고, ICELL00lb2 = 1/3 μA이고, 그리고 RCELL00 = 3 MΩ인 경우, 전압(VBL(0)) = 1/3 μA × 3 MΩ = 1 V이다. 예를 들면, IRL00b2 = 1/3 μA이고, IRL10b2 = 1/3 μA이고, ICELL00lb2 = 1/3 μA이고, 그리고 RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 1/3 μA × 1 MΩ = 1/3 V이다. 예를 들면, IRL00b2 = 1/3 μA이고, IRL10b2 = 1/3 μA이고, ICELL00lb2 = 1/3 μA이고, 그리고 RCELL00 = 10 MΩ의 경우, 전압(VBL(0)) = 1/3 μA × 10 MΩ = 10/3 V이다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 워드 라인(WL(1)-WL(y))으로부터 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 워드 라인(WL(1)-WL(y)) 안으로 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은 전류(ICELL00lb2)의 양 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 전류(ICELL00lb2)의 양이 저항 변화 소자(SW00)의 저 저항 상태 및 저 저항 상태 이외의 저항 상태 둘 모두에 대해 대략적으로 동일하고, 한편, 저항 변화 소자(SW00)의 저항이 저 저항 상태 및 저 저항 상태 이외의 저항 상태에 대해서 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이 저 저항(Rlow)에 의해 승산되는 전류(ICELL00lb2)의 양과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 SET VERIFY 동작에 대한 저 저항(Rlow)을 나타낸다. 예를 들면, ICELL00lb2 = 1/3 μA이고, Rlow = 3 MΩ인 경우, Vread = (1/3 μA) x 3 MΩ = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 저 저항(Rlow)보다 더 작거나 또는 동일하고(즉, RCELL00 ≤ Rlow이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 저 저항(Rlow)보다 더 크고(즉, RCELL00 > Rlow이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태 이외의 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(560)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(560)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(560)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 저 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 저 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lb2 = 1/3 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 1/3 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lb2 = 1/3 마이크로암페어이고, RCELL00 = 3 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lb2 = 1/3 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = 10/3 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 저 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 도 5b 및 도 5d에서 도시되는 바와 같이 복수의 감지 디바이스(560, 562)가 복수의 증폭기(570, 572)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(560, 562)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(560, 562)는 도 5a 내지 도 5d에 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되어 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하거나 또는 복수의 증폭기(570, 572)에 전기적으로 연결되어 증폭된 전압을 수신한다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 SET VERIFY 동작을 위해, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(570, 572)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(500)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 PMOS 트랜지스터(520)를 통해 흐르는 큰 전류(I520l)의 양에 기초하고 큰 전류(I520l)의 양이 저항 변화 소자 어레이(500)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(500)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 저 저항 기준 소자(RL00-RL1y)의 저항에서의 변화는 큰 전류(I520l)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(510)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 PMOS 트랜지스터(520)의 게이트 전압(VG)은 차동 증폭기(510)의 출력 전압(Vout)이고 제1 PMOS 트랜지스터(520)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(520)를 통해 흐르는 큰 전류(I520l)의 양을 조절하고, 차동 증폭기(510)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 큰 전류(I520l)의 양이 조정하도록, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양은 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 제1 PMOS 트랜지스터(520)에 의해 공급되는 큰 전류(I520l)의 양을 조정하는 것은, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 PMOS 트랜지스터(530)에 의해 공급되는 전류(I530l)의 양을 비례적으로 조정한다.
추가적으로, 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 양의 전류를 비트 라인(BL(0)-BL(x))에 동시에 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 SET VERIFY 동작은 동시에 수행될 수 있다. 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터는 SET VERIFY 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 6b는, 전류(I530l)를 비트 라인(BL(0))에 공급하는 PMOS 트랜지스터(530), 전류(I532l)를 비트 라인(BL(x))에 공급하는 PMOS 트랜지스터(532), 비트 라인(BL(0))으로부터 CELL00을 통해 흐르는 전류(ICELL00lb2), 및 비트 라인(BL(x))으로부터 CELLx0을 통해 흐르는 전류(ICELLx0lb2)를 도시한다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 SET VERIFY 동작은, 상기에서 논의되는, CELL00의 SET VERIFY 동작과 유사한 방식으로 수행된다. 신속한 데이터 SET VERIFY 동작 또는 페이지 모드 SET VERIFY 동작이 요구되는 소정의 애플리케이션에서는, 워드 라인 상의 각각의 셀의 SET VERIFY 동작을 동시에 수행하는 것이 아주 바람직할 수 있다.
도 5a의 예시적인 아키텍쳐에서의 CELL00의 RESET VERIFY 동작이 하기에서 더욱 상세하게 설명될 것이고, 도 5a의 예시적인 아키텍쳐에서의 각각의 셀의 RESET VERIFY 동작은 CELL00의 RESET VERIFY 동작과 유사한 방식으로 수행될 수 있다. 도 6c는, 도 5a의 예시적인 아키텍쳐에서의 CELL00의 RESET VERIFY 동작 동안, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 6c는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(500)의 축소된 버전을 도시한다. 하기에서 더 상세하게 설명되는 CELL00의 RESET VERIFY 동작은, 일반적으로, 비트 라인(BL(0))으로부터 워드 라인(WL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은, 비트 라인으로부터 워드 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. CELL00의 RESET VERIFY 동작의 경우 및 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 RESET VERIFY 동작의 경우에, 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 6c는 CELL00의 RESET VERIFY 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 RESET VERIFY 동작의 경우에 참조될 수 있다는 것을 또한 유의한다.
CELL00의 RESET VERIFY 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(500) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 0 볼트 또는 그라운드로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 0 볼트 또는 그라운드로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 0 볼트 또는 그라운드로 구동되는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 0 볼트보다 더 작은 전압 레벨 및 0 볼트보다 더 큰 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 시스템 전압(Vdd)은 회로 설계자에 의해 선택되는 설계 변수이다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 PMOS 트랜지스터(520), NMOS 트랜지스터(544), 및 NMOS 트랜지스터(546)를 턴 온하여 CELL00의 RESET VERIFY 동작을 위한 고 저항(Rhigh)을 선택하는 것에 의해 수행된다. 대안적으로, 제1 PMOS 트랜지스터(520)가 이미 턴 온되어 있는 경우, CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(544) 및 NMOS 트랜지스터(546)를 턴 온하여 CELL00의 RESET VERIFY 동작을 위한 고 저항(Rhigh)을 선택하는 것에 의해 수행된다. 제1 PMOS 트랜지스터(520), NMOS 트랜지스터(544), 및 NMOS 트랜지스터(546)가 턴 온되는 경우, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)는, 고 저항(Rhigh)을 갖는 저항 기준 소자, 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자, 및 상기에서 논의되는 바와 같이, 0 볼트 또는 그라운드인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자를 통해 흐를 전류의 양(Ihigh)을 공급하도록 설정된다. 고 저항(Rhigh)은 다음 수학식, 즉, Rhigh = (PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양 사이의 비율의 역수)((RRH00 x RRH10)/(RRH00 + RRH10))에 의해 결정될 수 있는데, 여기서, RRH00은 고 저항 기준 소자(RH00)의 저항이고, RRH10은 고 저항 기준 소자(RH10)의 저항이다. 고 저항 기준 소자(RH00)의 저항 및 고 저항 기준 소자(RH10)의 저항이 대략적으로 동일한 경우, 고 저항 기준 소자(RH00)의 저항, 고 저항 기준 소자(RH10)의 저항, 및 고 저항(Rhigh)은 대략적으로 동일하다는 것을 유의한다. 예를 들면, 고 저항 기준 소자(RH00)의 저항 = 8 MΩ이고, 고 저항 기준 소자(RH10)의 저항 = 8 MΩ이고, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s) 사이의 비율의 역수가 2이면, Rhigh = (2)((8 MΩ × 8 MΩ)/(8 MΩ + 8 MΩ)) = 8 MΩ이다.
제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(520)의 임계 전압(VT)보다 더 낮은 경우, 제1 PMOS 트랜지스터(520)는 턴 온된다. 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 PMOS 트랜지스터(520)의 게이트 전압(VG)은, 제1 PMOS 트랜지스터(520)의 게이트 단자가 차동 증폭기(510)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(510)의 출력 전압(Vout)이다. 제1 PMOS 트랜지스터(520)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에, 제1 PMOS 트랜지스터(520)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(510)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다.
차동 증폭기(510)의 출력 전압(Vout)은 차동 증폭기(510)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이로 승산하는 것에 의해 결정된다. 차동 증폭기(510)는 1의 이득을 가지지만, 그러나, 차동 증폭기(510)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(510)의 이득은 회로 설계자에 의해 선택되는 설계 변수이며, 회로 설계자는, 차동 증폭기(510)의 이득에 대해서, 1보다 더 큰 차동 증폭기(510)의 이득 및 1보다 더 작은 차동 증폭기(510)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(510)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 복수의 NMOS 트랜지스터(540, 542, 544, 546) 내의 각각의 NMOS 트랜지스터의 드레인 단자 및 제1 PMOS 트랜지스터(520)의 드레인 단자에 전기적으로 연결되어 있기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(510)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(510)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(510)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서 이득에 대해, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread을 제공하고, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에, 피드백 전압(Vfeedback)이 변하는 경우 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 PMOS 트랜지스터(520)는, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)이 제1 PMOS 트랜지스터(520)의 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우에 턴 온된다.
NMOS 트랜지스터(544, 546)는 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S9-S10)에 의해 턴 온되고, NMOS 트랜지스터(540, 542)는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S7-S8)에 의해 턴 오프된다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(540)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(540)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S7), NMOS 트랜지스터(542)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(542)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S8), NMOS 트랜지스터(544)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(544)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S9), 및 NMOS 트랜지스터(546)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(546)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S10)를 공급한다.
제1 PMOS 트랜지스터(520), NMOS 트랜지스터(544), 및 NMOS 트랜지스터(546)가 턴 온되는 경우, 작은 전류(I520s)가 제1 PMOS 트랜지스터(520)를 통해 흐르고, 전류(I544)가 NMOS 트랜지스터(544)를 통해 비트 라인(BL(H0)) 안으로 흐르고, 전류(I546)가 NMOS 트랜지스터(546)를 통해 비트 라인(BL(H1)) 안으로 흐르고, 전류(IRH00b2)가 비트 라인(BL(H0))으로부터 고 저항 기준 소자(RH00)를 통해 흐르고, 전류(IRH10b2)가 비트 라인(BL(H1))으로부터 고 저항 기준 소자(RH10)를 통해 흐르고, 비트 라인(BL(H0)) 상의 전압이 피드백 전압(Vfeedback)으로 구동되고, 비트 라인(BL(H1)) 상의 전압이 피드백 전압(Vfeedback)으로 구동된다. 도 6c는, 제1 PMOS 트랜지스터(520)를 통해 흐르는 작은 전류(I520s), NMOS 트랜지스터(544)를 통해 흐르는 전류(I544), NMOS 트랜지스터(546)를 통해 흐르는 전류(I546), 고 저항 기준 소자(RH00)를 통해 흐르는 전류(IRH00b2), 및 고 저항 기준 소자(RH00)를 통해 흐르는 전류(IRH10b2)를 도시한다. 고 저항 기준 소자(RH00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(H0)) 상의 전압(VBL(H0))에 있고, 고 저항 기준 소자(RH00)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(IRH00b2)는 고 저항 기준 소자(RH00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 고 저항 기준 소자(RH01-RH0y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 고 저항 기준 소자(RH01-RH0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(H0))에 전기적으로 연결되는 다른 고 저항 기준 소자(RH01-RH0y)를 통해 흐르지 않는다. 고 저항 기준 소자(RH10)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(H1)) 상의 전압(VBL(H1))에 있고, 고 저항 기준 소자(RH10)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(IRH10b2)는 고 저항 기준 소자(RH10)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 고 저항 기준 소자(RH11-RH1y)의 제1 단자가 피드백 전압(Vfeedback)에 있고 다른 고 저항 기준 소자(RH11-RH1y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(H1))에 전기적으로 연결되는 다른 고 저항 기준 소자(RH11-RH1y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRH00b2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRH00b2 = VBL(H0)/RRH00으로서 근사될 수 있는데, 여기서 VBL(H0)은 비트 라인(BL(H0)) 상의 전압이고 RRH00은 고 저항 기준 소자(RH00)의 저항이다. 예를 들면, 전압(VBL(H0))이 1 V의 피드백 전압(Vfeedback)이고 고 저항 기준 소자(RH00)가 8 MΩ의 저항을 갖는 경우, 전류(IRH00b2)의 양은 옴의 법칙을 사용하여 IRH00b2 = 1 V/8 MΩ = 1/8 μA로서 근사될 수 있다. 전류(IRH00b2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(H0)) 안으로 흐르는 전류의 양이 비트 라인(BL(H0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(544)에 의해 비트 라인(BL(H0))으로 공급되는 전류(I544)의 양과 대략적으로 동일하다. 전류(IRH10b2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRH10b2 = VBL(H1)/RRH10으로서 근사될 수 있는데, 여기서 (VBL(H1))은 비트 라인(BL(H1)) 상의 전압이고 RRH10은 고 저항 기준 소자(RH10)의 저항이다. 예를 들면, 전압(VBL(H1))이 1 V의 피드백 전압(Vfeedback)이고 고 저항 기준 소자(RH10)가 8 MΩ의 저항을 갖는 경우, 전류(IRH10b2)의 양은 옴의 법칙을 사용하여 IRH10b2 = 1 V/8 MΩ = 1/8 μA로서 근사될 수 있다. 전류(IRH10b2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(H1)) 안으로 흐르는 전류의 양이 비트 라인(BL(H1))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(546)에 의해 비트 라인(BL(H1))으로 공급되는 전류(I546)의 양과 대략적으로 동일하다. 전류(I544)의 양과 전류(I546)의 양의 합은, 제1 PMOS 트랜지스터(520)가 복수의 NMOS 트랜지스터(540, 542, 544, 546)와 전기적으로 직렬로 연결되어 있기 때문에, 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양과 대략적으로 동일하다. 따라서, 전류(IRH00b2)의 양과 전류(IRH10b2)의 양의 합은, 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양과 대략적으로 동일하다. 전류(IRH00b2)의 양이 1/8 마이크로암페어이고 전류(IRH10b2)의 양이 1/8 마이크로암페어인 상기의 예를 참조하면, 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양은 1/4 마이크로암페어이다. 누설 전류가 전류(IRH00b2 및 IRH10b2)의 합보다 훨씬 더 작은 경우, 누설 전류는 CELL00의 RESET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, 전류(Ihigh)의 양과 일반적으로 대응하는 전류(I530s)를 PMOS 트랜지스터(530)가 공급하는 것에 의해 수행된다. 대안적으로, 조정 가능한 전류의 양을 소싱하기 위한 회로(502)가, 상기에서 논의되는 바와 같이, 복수의 PMOS 트랜지스터(530, 532)와 전기적으로 직렬로 연결되는 복수의 FET를 추가적으로 포함하는 경우, CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, PMOS 트랜지스터(530)와 전기적으로 직렬로 연결되는 FET를 턴 온하는 것 및 전류(Ihigh)의 양과 일반적으로 대응하는 전류(I530s)를 PMOS 트랜지스터(530)가 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 전류(Ihigh)의 양은 고 저항(Rhigh)을 갖는 저항 기준 소자, 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자, 및 상기에서 논의되는 바와 같이, 0 볼트 또는 그라운드인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자를 통해 흐를 전류의 양이다. 전류(Ihigh)의 양은 옴의 법칙을 사용하여 Ihigh = (Vfeedback - VWL(0))/Rhigh로서 결정될 수 있는데, 여기서 Vfeedback은 피드백 전압이고, VWL(0)은 워드 라인(WL(0)) 상의 전압이고, Rhigh는 고 저항이다. 예를 들면, Vfeedback = 1 V이고, VWL(0) = 0 V이고, 그리고 Rhigh = 8 MΩ인 경우, Ihigh = (1 V - 0 V)/8 MΩ = 1/8 μA이다.
PMOS 트랜지스터(530)는, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(530)의 임계 전압(VT)보다 더 낮은 경우에 턴 온된다. PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. PMOS 트랜지스터(530)의 게이트 전압(VG)은, PMOS 트랜지스터(530)의 게이트 단자가 차동 증폭기(510)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(510)의 출력 전압(Vout)이다. PMOS 트랜지스터(530)의 소스 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 또는 시스템 전압(Vdd)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, PMOS 트랜지스터(530)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 따라서, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(510)의 출력 전압(Vout)이고 소스 전압(VS)은 시스템 전압(Vdd)이다. 또한, PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 게이트 전압이 차동 증폭기(510)의 출력 전압(Vout)이고 PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 소스 전압이 시스템 전압(Vdd)이기 때문에, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다.
상기에서 논의되는 바와 같이, 차동 증폭기(510)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - Vdd를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨과 시스템 전압(Vdd)의 전압 레벨이 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우 PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, PMOS 트랜지스터(530)의 게이트 대 소스 전압(VGS)이 PMOS 트랜지스터(530)의 임계 전압(VT)보다 더 작아지도록 하는 피드백 레벨을 피드백 전압(Vfeedback)이 갖는 경우에, PMOS 트랜지스터(530)는 턴 온된다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양은 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양에 비례한다. PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양 사이의 비율은 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양 사이의 비율을, PMOS 트랜지스터(530)의 피쳐 및 제1 PMOS 트랜지스터(520)의 피쳐를 선택하는 것에 의해 선택할 수 있다. PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양 사이의 비율은, 제1 PMOS 트랜지스터(520)의 폭 대 길이 비율의 대략적으로 절반(0.5)인 PMOS 트랜지스터(530)의 폭 대 길이 비율을 선택하는 것에 의해, 0.5로서 선택된다. 그러나, 비율은 0.5로 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 0.5보다 더 큰 비율 및 0.5보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양 사이에서 소망되는 비율을 달성하기 위해, PMOS 트랜지스터의 다른 치수, PMOS 트랜지스터의 레이아웃, 및 PMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 PMOS 트랜지스터(520) 및 복수의 PMOS 트랜지스터(530, 532) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과를 제조하기 위한 재료, 레이아웃, 및 치수를 선택할 수 있다는 것을 유의한다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양 사이의 비율이 PMOS 트랜지스터(530) 및 제1 PMOS 트랜지스터(520)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I530s)의 양은 다음의 수학식, 즉 I530s = (IRH00b2 + IRH10b2)((PMOS(530)의 채널 폭/PMOS(530)의 채널 길이)/(PMOS(520)의 채널 폭/PMOS(520)의 채널 길이))에 의해 근사될 수 있는데, 여기서, IRH00b2는 고 저항 기준 소자(RH00)를 통해 흐르는 전류의 양이고 IRH10b2는 고 저항 기준 소자(RH10)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRH00b2)가 1/8 마이크로암페어이고, 전류(IRH10b2)가 1/8 마이크로암페어이고, PMOS 트랜지스터(530)의 폭 대 길이 비율이 제1 PMOS 트랜지스터(520)의 폭 대 길이 비율의 절반(0.5)인 경우, 전류(I530s) = (1/8 μA + 1/8 μA)(0.5) = 1/8 μA이다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양은, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양 사이의 비율의 역수와 매치하는 NMOS 트랜지스터의 수를 동시에 턴 온하는 것에 의해 복수의 NMOS 트랜지스터(540, 542, 544, 546)를 통해 흐르는 전류의 평균일 수 있다는 것을 유의한다. 예를 들면, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양 사이의 비율이 0.5인 경우, 비율의 역수는 2이고, 전류(I530s)의 양은, NMOS 트랜지스터 중 2 개를 동시에 턴 온하는 것에 의해 복수의 NMOS 트랜지스터(540, 542, 544, 546)를 통해 흐르는 전류의 평균일 수 있다. 예를 들면, NMOS 트랜지스터(544, 546)가 동시에 턴 온되고, NMOS 트랜지스터(540, 542)가 턴 오프되고, 전류(I544) = 1/8 마이크로암페어이고, 전류(I546) = 1/8 마이크로암페어이고, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양과 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s) 사이의 비율이 0.5인 경우, 전류(I530s)는 I530s = (I544 + I546)/2 = (1/8 μA + 1/8 μA)/2 = 1/8 μA이다.
PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)는 비트 라인(BL(0)) 안으로 흐르고, 전류(ICELL00sb2)는 비트 라인(BL(0))으로부터 CELL00을 통해 흐른다. 도 6c는 PMOS 트랜지스터(530)를 통해 흐르는 전류(I530s) 및 CELL00을 통해 흐르는 전류(ICELL00sb2)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고, 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이, 그라운드 또는 0 볼트인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있기 때문에, 전류(ICELL00sb2)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있고 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00sb2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, PMOS 트랜지스터(530)에 의해 비트 라인(BL(0))으로 제공되는 전류(I530s)의 양과 대략적으로 동일하다. 또한, 전류(ICELL00sb2)의 양은, NMOS 트랜지스터(546)를 통해 흐르는 전류(I546) 및 NMOS 트랜지스터(544)를 통해 흐르는 전류(I544)의 양의 평균과 대략적으로 동일하다. 누설 전류가 전류(ICELL00sb2)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 RESET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 VBL(0) = ICELL00sb2 x RCELL00으로서 근사될 수 있는데, 여기서 전류(ICELL00sb2)는 CELL00을 통해 흐르는 전류이고 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, IRH00b2 = 1/8 μA이고, IRH10b2 = 1/8 μA이고, ICELL00sb2 = 1/8 μA이고, 그리고 RCELL00 = 8 MΩ인 경우, 전압(VBL(0)) = 1/8 μA × 8 MΩ = 1 V이다. 예를 들면, IRH00b2 = 1/8 μA이고, IRH10b2 = 1/8 μA이고, ICELL00sb2 = 1/8 μA이고, 그리고 RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 1/8 μA × 1 MΩ = 1/8 V이다. 예를 들면, IRH00b2 = 1/8 μA이고, IRH10b2 = 1/8 μA이고, ICELL00sb2 = 1/8 μA이고, 그리고 RCELL00 = 10 MΩ의 경우, 전압(VBL(0)) = 1/8 μA × 10 MΩ = 10/8 V이다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 워드 라인(WL(1)-WL(y))으로부터 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 워드 라인(WL(1)-WL(y)) 안으로 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은 전류(ICELL00sb2)의 양 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 전류(ICELL00sb2)의 양이 저항 변화 소자(SW00)의 고 저항 상태 및 고 저항 상태 이외의 저항 상태 둘 모두에 대해 대략적으로 동일하고, 한편, 저항 변화 소자(SW00)의 저항이 고 저항 상태 및 고 저항 상태 이외의 저항 상태에 대해서 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이 고 저항(Rhigh)에 의해 승산되는 전류(ICELL00sb2)의 양과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 RESET VERIFY 동작을 위한 고 저항(Rhigh)을 나타낸다. 예를 들면, ICELL00sb2 = 1/8 μA이고, Rhigh = 8 MΩ인 경우, Vread = (1/8 μA) x 8 MΩ = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 고 저항(Rhigh)보다 더 크고(즉, RCELL00 > Rhigh이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 고 저항(Rhigh)보다 더 작고(즉, RCELL00 ≤ Rhigh이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태 이외의 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(560)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(560)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(560)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(560)는 저항 변화 소자(SW00)가 고 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(560)는, 저항 변화 소자(SW00)가 고 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sb2 = 1/8 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 1/8 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(560)는, 저항 변화 소자(SW00)가 고 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sb2 = 1/8 마이크로암페어이고, RCELL00 = 8 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(560)는, 저항 변화 소자(SW00)가 고 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sb2 = 1/8 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = 10/8 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(560)는, 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 도 5b 및 도 5d에서 도시되는 바와 같이 복수의 감지 디바이스(560, 562)가 복수의 증폭기(570, 572)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(560, 562)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(560, 562)는 도 5a 내지 도 5d에 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되어 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하거나 또는 복수의 증폭기(570, 572)에 전기적으로 연결되어 증폭된 전압을 수신한다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 RESET VERIFY 동작을 위해, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(570, 572)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 소싱하기 위한 회로(502)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(500)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 PMOS 트랜지스터(520)를 통해 흐르는 작은 전류(I520s)의 양에 기초하고 작은 전류(I520s)의 양이 저항 변화 소자 어레이(500)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(500)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 고 저항 기준 소자(RH00-RH1y)의 저항에서의 변화는 작은 전류(I520s)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(510)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 PMOS 트랜지스터(520)의 게이트 전압(VG)은 차동 증폭기(510)의 출력 전압(Vout)이고 제1 PMOS 트랜지스터(520)의 소스 전압(VS)은 시스템 전압(Vdd)이다. 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)은 제1 PMOS 트랜지스터(520)를 통해 흐르는 작은 전류(I520s)의 양을 조절하고, 차동 증폭기(510)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 작은 전류(I520s)의 양이 조정하도록, 제1 PMOS 트랜지스터(520)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양은, 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 제1 PMOS 트랜지스터(520)에 의해 공급되는 작은 전류(I520s)의 양을 조정하는 것은, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 PMOS 트랜지스터(530)에 의해 공급되는 전류(I530s)의 양을 비례적으로 조정한다.
추가적으로, 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 양의 전류를 비트 라인(BL(0)-BL(x))에 동시에 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 RESET VERIFY 동작은 동시에 수행될 수 있다. 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 복수의 PMOS 트랜지스터(530, 532) 내의 각각의 PMOS 트랜지스터는 RESET VERIFY 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 6c는, 전류(I530s)를 비트 라인(BL(0))에 공급하는 PMOS 트랜지스터(530), 전류(I532s)를 비트 라인(BL(x))에 공급하는 PMOS 트랜지스터(532), 비트 라인(BL(0))으로부터 CELL00을 통해 흐르는 전류(ICELL00sb2), 및 비트 라인(BL(x))으로부터 CELLx0을 통해 흐르는 전류(ICELLx0sb2)를 도시한다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 RESET VERIFY 동작은, 상기에서 논의되는, CELL00의 RESET VERIFY 동작과 유사한 방식으로 수행된다. 신속한 데이터 RESET VERIFY 동작 또는 페이지 모드 RESET VERIFY 동작이 요구되는 소정의 애플리케이션에서 워드 라인 상의 각각의 셀의 RESET VERIFY 동작을 수행하는 것이 아주 바람직할 수 있다.
회로 설계자는, 저항 변화 소자 어레이(500) 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 전류의 양의 범위뿐만 아니라, 저항 변화 소자 어레이(500) 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 전류의 양 사이의 증분을 조정할 수 있다. 상기의 예에서, CELL00의 READ 동작의 경우, PMOS 트랜지스터(530)는 전류(I530i) = 11/48 마이크로암페어를 공급하고, CELL00의 SET VERFIY 동작의 경우, PMOS 트랜지스터(530)는 전류(I530l) = 1/3 마이크로암페어를 공급하고, CELL00의 RESET VERIFY 동작의 경우, PMOS 트랜지스터(530)는 전류(I530s) = 1/8 마이크로암페어를 공급한다. 따라서, 상기의 예에서, PMOS 트랜지스터(530)는 1/8 마이크로암페어 내지 1/3 마이크로암페어의 범위에 걸쳐 3개의 전류를 공급할 수 있는데, 세 개의 전류의 각각은 0.104 마이크로암페어의 증분만큼 분리된다. 예를 들면, 회로 설계자는 PMOS 트랜지스터(530)에 의해 공급될 수 있는 전류의 양의 범위뿐만 아니라, 복수의 NMOS 트랜지스터(540, 542, 544, 546)에서 동시에 턴 온되는 NMOS 트랜지스터의 수를 변경하는 것에 의해 PMOS 트랜지스터(530)에 의해 공급될 수 있는 전류의 양 사이의 증분을 조정할 수 있다.
READ 동작, SET VERIFY 동작, 및 RESET VERIFY 동작을 통해 저항 변화 소자에 액세스하는 전류의 양을 싱크하기 위해 저항 기준 소자의 저항에 기초한 저항을 사용하여 저항 변화 소자 어레이 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 예시적인 아키텍쳐가, READ 동작으로 시작하여 하기에서 상세하게 설명될 것이다. 도 5e의 예시적인 아키텍쳐에서의 CELL00의 READ 동작이 이하에서 상세히 설명될 것이며, 도 5e의 예시적인 아키텍쳐에서의 각각의 셀의 READ 동작은 CELL00의 READ 동작과 유사한 방식으로 수행될 수 있다. 도 6d는 도 5e의 예시적인 아키텍쳐에서의 CELL00의 READ 동작 동안, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 6d는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(500)의 축소된 버전을 도시한다. 하기에서 더 상세히 설명되는 CELL00의 READ 동작은, 일반적으로, 워드 라인(WL(0))으로부터 비트 라인(BL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은 워드 라인으로부터 비트 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. 또한, CELL00의 READ 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 READ 동작의 경우에, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 6d는 CELL00의 READ 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 READ 동작의 경우에 참조될 수 있다는 것을 유의한다.
CELL00의 READ 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(500) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 시스템 전압(Vdd)으로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)), 시스템 전압(Vdd) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 시스템 전압(Vdd)으로 구동되는 것 또는 2 볼트로 구동되는 것으로 제한되지 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 시스템 전압(Vdd)이 2 볼트의 전압 레벨을 갖는 것으로 논의되지만, 시스템 전압(Vdd)은 2 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 시스템 전압(Vdd)에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 NMOS 트랜지스터(521)를 턴 온하고, NMOS 트랜지스터(541, 543) 중 하나를 턴 온하고, 그리고 NMOS 트랜지스터(545, 547) 중 하나를 턴 온하여, CELL00의 READ 동작을 위한 중간 저항(Rinter)을 선택하는 것에 의해 수행된다. 대안적으로, 제1 NMOS 트랜지스터(521)가 이미 턴 온되어 있는 경우, CELL00의 READ 동작 동안 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(541, 543) 중 하나를 턴 온하고 NMOS 트랜지스터(545, 547) 중 하나를 턴 온하여, CELL00의 READ 동작을 위한 중간 저항(Rinter)을 선택하는 것에 의해 수행된다. 도 6d는, 턴 온되는 제1 NMOS 트랜지스터(521), NMOS 트랜지스터(541), 및 NMOS 트랜지스터(545)를 도시하지만, 그러나, 중간 저항(Rinter)은, 제1 NMOS 트랜지스터(521), NMOS 트랜지스터(543), 및 NMOS 트랜지스터(547)를 턴 온하는 것에 의해 또한 선택될 수 있다. 제1 NMOS 트랜지스터(521), NMOS 트랜지스터(541), 및 NMOS 트랜지스터(545)가 턴 온되는 경우, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)는, 중간 저항(Rinter)을 갖는 저항 기준 소자, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자, 및 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자를 통해 흐를 전류(Iinter)의 양을 싱크하도록 설정된다. 중간 저항(Rinter)은 다음의 수학식, 즉 Rinter = (NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양 사이의 비율의 역수)((RRL00 x RRH00)/(RRL00 + RRH00))에 의해 결정될 수 있는데, 여기서 RRL00은 저 저항 기준 소자(RL00)의 저항이고 RRH00은 고 저항 기준 소자(RH00)의 저항이다. 예를 들면, 저 저항 기준 소자(RL00)의 저항 = 3 MΩ이고, 고 저항 기준 소자(RH00)의 저항 = 8 MΩ이고, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i) 사이의 비율이 2인 경우, Rinter = (2)((3 MΩ × 8 MΩ)/(3 MΩ + 8 MΩ)) = 48/11 MΩ(즉, 대략적으로, 4.36 MΩ)이다.
제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(521)의 임계 전압(VT)보다 더 큰 경우, 제1 NMOS 트랜지스터(521)는 턴 온된다. 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 NMOS 트랜지스터(521)의 게이트 전압(VG)은, 제1 NMOS 트랜지스터(521)의 게이트 단자가 차동 증폭기(511)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(511)의 출력 전압(Vout)이다. 제1 NMOS 트랜지스터(521)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, 제1 NMOS 트랜지스터(521)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(510)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다.
차동 증폭기(511)의 출력 전압(Vout)은, 차동 증폭기(511)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이로 승산하는 것에 의해 결정된다. 차동 증폭기(511)는 1의 이득을 가지지만, 그러나, 차동 증폭기(511)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(511)의 이득은 회로 설계자에 의해 선택되는 설계 변수이고, 회로 설계자는 차동 증폭기(511)의 이득에 대해서, 1보다 더 큰 차동 증폭기(511)의 이득 및 1보다 더 작은 차동 증폭기(511)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(511)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 내의 각각의 NMOS 트랜지스터의 소스 단자 및 제1 NMOS 트랜지스터(521)의 드레인 단자에 전기적으로 연결되기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(511)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(511)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이며, 비반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(511)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서, 이득, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread을 제공하고, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(521)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, 제1 NMOS 트랜지스터(521)는 턴 온된다.
NMOS 트랜지스터(541, 543) 중 하나는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S11 또는 S12)에 의해 턴 온되고, NMOS 트랜지스터(541, 543) 중 다른 하나는, 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S11 또는 S12)에 의해 턴 오프된다. NMOS 트랜지스터(545, 547) 중 하나는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S13 또는 S14)에 의해 턴 온되고, NMOS 트랜지스터(545, 547) 중 다른 하나는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S13 또는 S14)에 의해 턴 오프된다. 도 6d는 제어 신호(S11 및 S13)에 의해 턴 온되는 NMOS 트랜지스터(541 및 545) 및 제어 신호(S12 및 S14)에 의해 턴 오프되는 NMOS 트랜지스터(543 및 547)를 도시한다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(541)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(541)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S11), NMOS 트랜지스터(543)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(543)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S12), NMOS 트랜지스터(545)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(545)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S13), 및 NMOS 트랜지스터(547)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(547)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S14)를 공급한다.
제1 NMOS 트랜지스터(521), NMOS 트랜지스터(541), 및 NMOS 트랜지스터(545)가 턴 온되는 경우, 전류(IRL00w2)가 저 저항 기준 소자(RL00)를 통해 비트 라인(BL(L0)) 안으로 흐르고, 전류(I541)가 비트 라인(BL(L0))으로부터 NMOS 트랜지스터(541)를 통해 흐르고, 전류(IRH00w2)가 고 저항 기준 소자(RH00)를 통해 비트 라인(BL(H0)) 안으로 흐르고, 전류(I545)가 비트 라인(BL(H0))으로부터 NMOS 트랜지스터(545)를 통해 흐르고, 중간 전류(I521i)가 제1 NMOS 트랜지스터(521)를 통해 흐르고, 비트 라인(BL(L0)) 상의 전압VBL(L0)이 피드백 전압(Vfeedback)으로 구동되고, 비트 라인(BL(H0)) 상의 전압(VBL(H0))이 피드백 전압(Vfeedback)으로 구동된다. 도 6d는 저 저항 기준 소자(RL00)를 통해 흐르는 전류(IRL00w2), NMOS 트랜지스터(541)를 통해 흐르는 전류(I541), 고 저항 기준 소자(RH00)를 통해 흐르는 전류(IRH00w2), NMOS 트랜지스터(545)를 통해 흐르는 전류(I545), 및 제1 NMOS 트랜지스터(521)를 통해 흐르는 중간 전류(I521i)를 도시한다. 저 저항 기준 소자(RL00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 저 저항 기준 소자(RL00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(L0)) 상의 전압VBL(L0)에 있기 때문에, 전류(IRL00w2)는 저 저항 기준 소자(RL00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 저 저항 기준 소자(RL01-RL0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 다른 저 저항 기준 소자(RL01-RL0y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(L0))에 전기적으로 연결되는 다른 저 저항 기준 소자(RL01-RL0y)를 통해 흐르지 않는다. 고 저항 기준 소자(RH00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 고 저항 기준 소자(RH00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(H0)) 상의 전압(VBL(H0))에 있기 때문에, 전류(IRH00w2)는 고 저항 기준 소자(RH00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 고 저항 기준 소자(RH01-RH0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고, 다른 고 저항 기준 소자(RH01-RH0y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(H0))에 전기적으로 연결되는 다른 고 저항 기준 소자(RH01-RH0y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRL00w2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRL00w2 = (VWL(0) - VBL(L0))/RRL00으로서 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, VBL(L0)은 비트 라인(BL(L0)) 상의 전압이고, RRL00은 저 저항 기준 소자(RL00)의 저항이다. 예를 들면, 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)이고, 전압(VBL(L0))이 1 볼트의 피드백 전압(Vfeedback)이고, 그리고 저 저항 기준 소자(RL00)가 3 MΩ의 저항을 갖는 경우, 전류(IRL00w2)의 양은 옴의 법칙을 사용하여 IRL00w2 = (2 V - 1 V)/3 MΩ = 1/3 μA로서 근사될 수 있다. 전류(IRL00w2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(L0)) 안으로 흐르는 전류의 양이 비트 라인(BL(L0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, 비트 라인(BL(L0))으로부터 NMOS 트랜지스터(541)를 통해 흐르는 전류(I541)의 양과 대략적으로 동일하다. 전류(IRH00w2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRH00w2 = (VWL(0) - VBL(H0))/RRH00으로서 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, VBL(H0)은 비트 라인(BL(H0)) 상의 전압이고, RRH00은 고 저항 기준 소자(RH00)의 저항이다. 예를 들면, 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)이고, 전압(VBL(H0))이 1 볼트의 피드백 전압(Vfeedback)이고, 그리고 고 저항 기준 소자(RH00)가 8 MΩ의 저항을 갖는 경우, 전류(IRH00w2)의 양은 옴의 법칙을 사용하여 IRH00w2 = (2 V - 1 V)/8 MΩ = 1/8 μA으로서 근사될 수 있다. 전류(IRH00w2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(H0)) 안으로 흐르는 전류의 양이 비트 라인(BL(H0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, 비트 라인(BL(H0))으로부터 NMOS 트랜지스터(545)를 통해 흐르는 전류(I545)의 양과 대략적으로 동일하다. 제1 NMOS 트랜지스터(521)가 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)와 전기적으로 직렬로 연결되기 때문에, 전류(I541)의 양 및 전류(I545)의 양의 합은 제1 NMOS 트랜지스터(521)를 통해 흐르는 중간 전류(I521i)의 양과 대략적으로 동일하다. 따라서, 전류(IRL00w2)의 양 및 전류(IRH00w2)의 양의 합은 제1 NMOS 트랜지스터(521)를 통해 흐르는 중간 전류(I521i)의 양과 대략적으로 동일하다. 전류(IRL00w2)의 양이 1/3 마이크로암페어이고 전류(IRH00w2)의 양이 1/8 마이크로암페어인 상기의 예를 참조하면, 제1 NMOS 트랜지스터(521)를 통해 흐르는 중간 전류(I521i)의 양은 11/24 마이크로암페어이다. 누설 전류가 전류(IRL00w2 및 IRH00w2)의 합보다 훨씬 더 작은 경우, 누설 전류는 CELL00의 READ 동작을 방해하지 않는다는 것을 유의한다.
NMOS 트랜지스터(541) 대신 NMOS 트랜지스터(543)가 턴 온되는 경우, 전류(IRL10w2)가 저 저항 기준 소자(RL10)를 통해 비트 라인(BL(L1)) 안으로 흐르고, 전류(I543)가 비트 라인(BL(L1))으로부터 NMOS 트랜지스터(543)를 통해 흐르고, 비트 라인(BL(L1)) 상의 전압은 피드백 전압(Vfeedback)으로 구동된다는 것을 유의한다. 저 저항 기준 소자(RL10)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 저 저항 기준 소자(RL10)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(L0)) 상의 전압VBL(L0)에 있기 때문에, 전류(IRL10w2)는 저 저항 기준 소자(RL10)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 저 저항 기준 소자(RL11-RL1y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 다른 저 저항 기준 소자(RL11-RL1y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(L1))에 전기적으로 연결되는 다른 저 저항 기준 소자(RL11-RL1y)를 통해 흐르지 않는다. 또한, NMOS 트랜지스터(543)를 턴 온하기 위한 제어 신호(S12)의 전압 레벨이 NMOS 트랜지스터(541)를 턴 온하기 위한 제어 신호(S11)의 전압 레벨과 대략적으로 동일하고 NMOS 트랜지스터(541, 543)가 대략적으로 동일한 피쳐를 가지기 때문에, NMOS 트랜지스터(543)를 통해 흐르는 전류(I543)는 상기에서 논의되는 전류(I541)와 대략적으로 동일하다는 것을 유의한다. 저 저항 기준 소자(RL00, RL10)가 대략적으로 동일한 저항을 갖기 때문에, 저 저항 기준 소자(RL10)를 통해 흐르는 전류(IRL10w2)는 상기에서 논의되는 전류(IRL00w2)와 대략적으로 동일하다는 것을 더욱 더 유의한다.
NMOS 트랜지스터(545) 대신 NMOS 트랜지스터(547)가 턴 온되는 경우, 전류(IRH10w2)가 고 저항 기준 소자(RH10)를 통해 비트 라인(BL(H1)) 안으로 흐르고, 전류(I547)가 비트 라인(BL(H1))으로부터 NMOS 트랜지스터(547)를 통해 흐르고, 비트 라인(BL(H1)) 상의 전압은 피드백 전압(Vfeedback)으로 구동된다는 것을 유의한다. 고 저항 기준 소자(RH10)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 고 저항 기준 소자(RH10)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(H1)) 상의 전압(VBL(H1))에 있기 때문에, 전류(IRH10w2)는 고 저항 기준 소자(RH10)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 고 저항 기준 소자(RH11-RH1y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 다른 고 저항 기준 소자(RH11-RH1y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(H1))에 전기적으로 연결되는 다른 고 저항 기준 소자(RH11-RH1y)를 통해 흐르지 않는다. 또한, NMOS 트랜지스터(547)를 턴 온하기 위한 제어 신호(S14)의 전압 레벨이 NMOS 트랜지스터(545)를 턴 온하기 위한 제어 신호(S13)의 전압 레벨과 대략적으로 동일하고 NMOS 트랜지스터(545, 547)가 대략적으로 동일한 피쳐를 가지기 때문에, NMOS 트랜지스터(547)를 통해 흐르는 전류(I547)는 상기에서 논의되는 전류(I545)와 대략적으로 동일하다는 것을 유의한다. 고 저항 기준 소자(RH00, RH10)가 대략적으로 동일한 저항을 갖기 때문에, 고 저항 기준 소자(RH10)를 통해 흐르는 전류(IRH10w2)는 상기에서 논의되는 전류(IRH00w2)와 대략적으로 동일하다는 것을 더욱 더 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, 전류의 양(Iinter)과 일반적으로 대응하는 전류(I531i)를 NMOS 트랜지스터(531)가 공급하는 것에 의해 수행된다. 대안적으로, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)가, 상기에서 논의되는 바와 같이, 제1 복수의 NMOS 트랜지스터(531, 533)와 전기적으로 직렬로 연결되는 복수의 FET을 추가적으로 포함하는 경우, CELL00의 READ 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, NMOS 트랜지스터(531)와 전기적으로 직렬로 연결되는 FET를 턴 온하는 것 및 전류의 양(Iinter)과 일반적으로 대응하는 전류(I531i)를 NMOS 트랜지스터(531)가 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 전류의 양(Iinter)은, 중간 저항(Rinter)을 갖는 저항 기준 소자, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자, 및 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자를 통해 흐를 전류의 양이다. 전류의 양(Iinter)은 옴의 법칙을 사용하여 Iinter = (VWL(0) - Vfeedback)/Rinter로서 결정될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, Vfeedback은 피드백 전압이며, Rinter는 중간 저항이다. 예를 들면, VWL(0) = 2 V이고, Vfeedback = 1 V이고, 그리고 Rinter = 48/11 MΩ인 경우, Iinter = (2 V - 1 V)/(48/11 MΩ) = 11/48 μA이다. 전류(I531i)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I531i)는, 비트 라인(BL(0)) 안으로의 전류(I531i)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다는 것을 유의한다.
NMOS 트랜지스터(531)는, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(531)에 대한 임계 전압(VT)보다 더 큰 경우에 턴 온된다. NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. NMOS 트랜지스터(531)의 게이트 전압(VG)은, NMOS 트랜지스터(531)의 게이트 단자가 차동 증폭기(511)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(511)의 출력 전압(Vout)이다. NMOS 트랜지스터(531)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, NMOS 트랜지스터(531)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 게이트 전압(VG)은 차동 증폭기(511)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다. 또한, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은, NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 게이트 전압이 차동 증폭기(511)의 출력 전압(Vout)이고 NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 소스 전압이 시스템 전압(Vdd)이기 때문에, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다. 제1 NMOS 트랜지스터(521)의 소스 단자 및 제1 복수의 NMOS 트랜지스터(531, 533) 내의 NMOS 트랜지스터의 소스 단자는 0 볼트 또는 그라운드 이외의 전압, 예컨대 0 볼트 또는 그라운드보다 더 큰 전압 및 0 볼트 또는 그라운드보다 더 작은 전압에 전기적으로 연결될 수 있다는 것을 유의한다.
상기에서 논의되는 바와 같이, 차동 증폭기(511)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(531)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, NMOS 트랜지스터(531)는 턴 온된다.
NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양은, 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양에 비례한다. NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양 사이의 비율은 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양 사이의 비율을, NMOS 트랜지스터(531)의 피쳐 및 제1 NMOS 트랜지스터(531)의 피쳐를 선택하는 것에 의해 선택할 수 있다. NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양 사이의 비율은, NMOS 트랜지스터(521)의 폭 대 길이 비율의 대략적으로 절반(0.5)인 제1 NMOS 트랜지스터(531)의 폭 대 길이 비율을 선택하는 것에 의해 0.5로서 선택된다. 그러나, 비율은 0.5로 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 0.5보다 더 큰 비율 및 0.5보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터의 다른 치수, NMOS 트랜지스터의 레이아웃, 및 NMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 NMOS 트랜지스터(521) 및 제1 복수의 NMOS 트랜지스터(531, 533) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과 트랜지스터를 제조하기 위한 재료, 레이아웃, 및 치수를 또한 선택할 수 있다는 것을 유의한다.
NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양 사이의 비율이 NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I531i)의 양은 다음의 수학식, 즉, I231s = I531i = (IRL00w2 + IRH00w2)((NMOS(531)의 채널 폭/NMOS(531)의 채널 길이)/(NMOS(521)의 채널 폭/NMOS(521)의 채널 길이))에 의해 근사될 수 있는데, 여기서, IRL00w2는 저 저항 기준 소자(RL00)를 통해 흐르는 전류의 양이고 IRH00w2는 고 저항 기준 소자(RH00)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRL00w2)가 1/3 마이크로암페어이고, 전류(IRH00w2)가 1/8 마이크로암페어이고, 그리고 NMOS 트랜지스터(531)의 폭 대 길이 비율이 제1 NMOS 트랜지스터(521)의 폭 대 길이 비율의 절반(0.5)인 경우, 전류(I531i) = (1/3 μA + 1/8 μA)(0.5) = 11/48 μA이다.
NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양은, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양 사이의 비율의 역수와 매치하는 NMOS 트랜지스터의 수를 동시에 턴 온하는 것에 의해 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)를 통해 흐르는 전류의 평균일 수 있다는 것을 유의한다. 예를 들면, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양 사이의 비율이 0.5인 경우, 비율의 역수는 2이고, 전류(I531i)의 양은, NMOS 트랜지스터 중 2 개를 동시에 턴 온하는 것에 의해 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)를 통해 흐르는 전류의 평균일 수 있다. 예를 들면, NMOS 트랜지스터(541, 545)가 동시에 턴 온되고, NMOS 트랜지스터(543, 547)가 턴 오프되고, 전류(I541) = 1/3 마이크로암페어이고, 전류(I545) = 1/8 마이크로암페어이고, 그리고 NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i) 사이의 비율이 0.5인 경우, 전류(I531i)는 I531i = (I541 + I545)/2 = (1/3 μA + 1/8 μA)/2 = 11/48 μA이다.
전류(ICELL00iw2)가 CELL00을 통해 비트 라인(BL(0)) 안으로 흐르고, 전류(I531i)는 비트 라인(BL(0))으로부터 NMOS 트랜지스터(531)를 통해 흐른다. 도 6d는 CELL00을 통해 흐르는 전류(ICELL00iw2) 및 NMOS 트랜지스터(531)를 통해 흐르는 전류(I531i)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류(ICELL00iw2)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00iw2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(531)를 통해 흐르는 전류(I531i)의 양과 대략적으로 동일하다. 또한, 전류(ICELL00iw2)의 양은, NMOS 트랜지스터(541)를 통해 흐르는 전류(I541) 및 NMOS 트랜지스터(545)를 통해 흐르는 전류(I545)의 양의 평균과 대략적으로 동일하다. 누설 전류가 전류(ICELL00iw2)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 READ 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 워드 라인(WL(0)) 상의 전압(VWL(0))으로부터 CELL00 양단의 전압 강하를 감산하는 것에 의해 근사될 수 있고 CELL00 양단의 전압 강하는 옴의 법칙을 사용하여 근사될 수 있다. 따라서, 비트 라인(BL(0)) 상의 전압(VBL(0))은 VBL(0) = VWL(0) - (ICELL00iw2 x RCELL00)에 의해 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, 전류(ICELL00iw2)는 CELL00을 통해 흐르는 전류이고, RCELL00는 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우, 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, VWL(0) = 2 볼트이고, IRL00w2 = 1/3 μA이고, IRH00w2 = 1/8 μA이고, ICELL00iw2 = 11/48 μA이고, RCELL00 = 48/11 MΩ인 경우, 전압(VBL(0)) = 2 V - (11/48 μA x 48/11 MΩ) = 1 V이다. 예를 들면, VWL(0) = 2 볼트이고, IRL00w2 = 1/3 μA이고, IRH00w2 = 1/8 μA이고, ICELL00iw2 = 11/48 μA이고, RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 2 V - (11/48 μA × 1 MΩ) = 85/48 V이다. 예를 들면, VWL(0) = 2 볼트이고, IRL00w2 = 1/3 μA이고, IRH00w2 = 1/8 μA이고, ICELL00iw2 = 11/48 μA이고, RCELL00 = 10 MΩ인 경우, 전압(VBL(0)) = 2 V - (11/48 μA x 10 MΩ) = -14/48 V이다. 비록 상기의 예시적인 계산이 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))을 -14/48 V인 것으로 제공하지만, 실용적인 회로 제한은 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))이 음의 전압이 되는 것을 방지할 것이다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 READ 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은, 워드 라인(WL(0)) 상의 전압(VWL(0)), 전류(ICELL00iw2)의 양, 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 전류(ICELL00iw2)의 양이, 저항 변화 소자(SW00)의 저 저항 상태 및 고 저항 상태 둘 모두에 대해 대략적으로 동일하고, 한편, 저항 변화 소자(SW00)의 저항이 저 저항 상태 및 고 저항 상태에 대해 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이, 중간 저항(Rinter)에 의해 승산되는 전류(ICELL00iw2)의 양에 의해 계산되는 전압에 의해 감산되는 워드 라인(WL(0)) 상의 전압(VWL(0))과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 READ 동작을 위한 중간 저항(Rinter)을 나타낸다. 예를 들면, VWL(0) = 2 V이고, ICELL00iw2 = 11/48 μA이고, Rinter = 48/11 MΩ인 경우, Vread = 2 V - (11/48 μA x 48/11 MΩ) = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 중간 저항(Rinter)보다 더 작고(즉, RCELL00 < Rinter이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 중간 저항(Rinter)보다 더 크거나 또는 동일하고(즉, RCELL00 ≥ Rinter이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(561)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(561)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(561)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 저 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 고 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00iw2 = 11/48 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 85/48 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00iw2 = 11/48 마이크로암페어이고, RCELL00 = 48/11 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00iw2 = 11/48 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = -14/48 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 비록 상기의 예가 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))을 -14/48 V인 것으로 제공하지만, 실용적인 회로 제한은 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))이 음의 전압이 되는 것을 방지할 것이다는 것을 유의한다. 또한, 도 5f 및 도 5h에서 도시되는 바와 같이, 복수의 감지 디바이스(561, 563)가 복수의 증폭기(571, 573)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(561, 563)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 유의한다. 또한, 도 5i에서 도시되는 바와 같이 복수의 감지 디바이스(561, 563)가 복수의 인버터(581, 583)에 전기적으로 연결되는 경우, 복수의 인버터(581, 583)는 복수의 감지 디바이스(561, 563)에 의해 출력되는 신호를 반전한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(561, 563)는 도 5e 내지 도 5h에 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되어 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하거나 또는 복수의 증폭기(571, 573)에 전기적으로 연결되어 증폭된 전압을 수신한다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 READ 동작의 경우, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(571, 573)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(500)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 NMOS 트랜지스터(521)를 통해 흐르는 중간 전류(I521i)의 양에 기초하고 중간 전류(I521i)의 양이 저항 변화 소자 어레이(500)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(500)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 저 저항 기준 소자(RL00-RL1y)의 저항에서의 변화 및 고 저항 기준 소자(RH00-RH1y)의 저항에서의 변화는 중간 전류(I521i)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(511)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 NMOS 트랜지스터(521)의 게이트 전압(VG)은 차동 증폭기(511)의 출력 전압(Vout)이고, 제1 NMOS 트랜지스터(521)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(521)를 통해 흐르는 중간 전류(I521i)의 양을 조절하고, 차동 증폭기(511)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 중간 전류(I521i)의 양이 조정하도록, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양은 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 제1 NMOS 트랜지스터(521)에 의해 공급되는 중간 전류(I521i)의 양을 조정하는 것은, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 NMOS 트랜지스터(531)에 의해 공급되는 전류(I531i)의 양을 비례적으로 조정한다.
추가적으로, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 양의 전류를 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 READ 동작은 동시에 수행될 수 있다. 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터는 READ 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 6d는, CELL00을 통해 비트 라인(BL(0)) 안으로 흐르는 전류(ICELL00iw2), CELLx0을 통해 비트 라인(BL(x)) 안으로 흐르는 전류(ICELLx0iw2), 비트 라인(BL(0))으로부터 NMOS 트랜지스터(531)를 통해 흐르는 전류(I531i), 및 비트 라인(BL(x))으로부터 NMOS 트랜지스터(533)를 통해 흐르는 전류(I533i)를 도시한다. 전류(I531i)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I531i)는, 비트 라인(BL(0)) 안으로의 전류(I531i)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 전류(I533i)가 비트 라인(BL(x))으로부터 흐르고 비트 라인(BL(x))으로부터 흐르는 전류의 양이 비트 라인(BL(x)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I533i)는, 비트 라인(BL(x)) 안으로의 전류(I533i)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 READ 동작은, 상기에서 논의되는, CELL00의 READ 동작과 유사한 방식으로 수행된다. 워드 라인 상의 각각의 셀의 READ 동작을 동시에 수행하는 것은, 신속한 데이터 READ 동작 또는 페이지 모드 READ 동작이 요구되는 소정의 애플리케이션에서 아주 바람직할 수 있다.
도 5e의 예시적인 아키텍쳐에서의 CELL00의 SET VERIFY 동작이 이하에서 상세하게 설명될 것이고, 도 5e의 예시적인 아키텍쳐에서의 각각의 셀의 SET VERIFY 동작은 CELL00의 SET VERIFY 동작과 유사한 방식으로 수행될 수 있다. 도 6e는 도 5e의 예시적인 아키텍쳐에서의 CELL00의 SET VERIFY 동작 동안의, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 6e는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(500)의 축소된 버전을 도시한다. 하기에서 더 상세히 설명되는 CELL00의 SET VERIFY 동작은, 일반적으로, 워드 라인(WL(0))으로부터 비트 라인(BL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은 워드 라인으로부터 비트 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. CELL00의 SET VERIFY 동작의 경우 및 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 SET VERIFY 동작의 경우에, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 6e는 CELL00의 SET VERIFY 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 SET VERIFY 동작의 경우에 참조될 수 있다는 것을 또한 유의한다.
CELL00의 SET VERIFY 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(500) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 시스템 전압(Vdd)으로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)), 시스템 전압(Vdd) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 시스템 전압(Vdd)으로 구동되는 것 또는 2 볼트로 구동되는 것으로 제한되지 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 시스템 전압(Vdd)이 2 볼트의 전압 레벨을 갖는 것으로 논의되지만, 시스템 전압(Vdd)은 2 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 시스템 전압(Vdd)에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 NMOS 트랜지스터(521), NMOS 트랜지스터(541), 및 NMOS 트랜지스터(543)를 턴 온하여 CELL00의 SET VERIFY 동작을 위한 저 저항(Rlow)을 선택하는 것에 의해 수행된다. 대안적으로, 제1 NMOS 트랜지스터(521)가 이미 턴 온되어 있는 경우, CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(541) 및 NMOS 트랜지스터(543)를 턴 온하여 CELL00의 SET VERIFY 동작을 위한 저 저항(Rlow)을 선택하는 것에 의해 수행된다. 제1 NMOS 트랜지스터(521), NMOS 트랜지스터(541), 및 NMOS 트랜지스터(543)가 턴 온되는 경우, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)는, 저 저항(Rlow)을 갖는 저항 기준 소자, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자, 및 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자를 통해 흐를 전류(Ilow)의 양을 싱크하도록 설정된다. 저 저항(Rlow)은 다음의 수학식, 즉 Rlow = (NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양 사이의 비율의 역수)((RRL00 x RRL10)/(RRL00 + RRL10))에 결정될 수 있는데, 여기서 RRL00은 저 저항 기준 소자(RL00)의 저항이고 RRL10은 저 저항 기준 소자(RL10)의 저항이다. 저 저항 기준 소자(RL00)의 저항 및 저 저항 기준 소자(RL10)의 저항이 대략적으로 동일한 경우, 저 저항 기준 소자(RL00)의 저항, 저 저항 기준 소자(RL10)의 저항, 및 저 저항(Rlow)은 대략적으로 동일하다는 것을 유의한다. 예를 들면, 저 저항 기준 소자(RL00)의 저항 = 3 MΩ이고, 저 저항 기준 소자(RL10)의 저항 = 3 MΩ이고, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l) 사이의 비율의 역수가 2인 경우, Rlow = (2)((3 MΩ × 3 MΩ)/(3 MΩ + 3 MΩ)) = 3 MΩ이다.
제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(521)의 임계 전압(VT)보다 더 큰 경우, 제1 NMOS 트랜지스터(521)는 턴 온된다. 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 NMOS 트랜지스터(521)의 게이트 전압(VG)은, 제1 NMOS 트랜지스터(521)의 게이트 단자가 차동 증폭기(511)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(511)의 출력 전압(Vout)이다. 제1 NMOS 트랜지스터(521)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, 제1 NMOS 트랜지스터(521)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(511)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다.
차동 증폭기(511)의 출력 전압(Vout)은, 차동 증폭기(511)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이로 승산하는 것에 의해 결정된다. 차동 증폭기(511)는 1의 이득을 가지지만, 그러나, 차동 증폭기(511)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(511)의 이득은 회로 설계자에 의해 선택되는 설계 변수이고, 회로 설계자는 차동 증폭기(511)의 이득에 대해서, 1보다 더 큰 차동 증폭기(511)의 이득 및 1보다 더 작은 차동 증폭기(511)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(511)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 내의 각각의 NMOS 트랜지스터의 소스 단자 및 제1 NMOS 트랜지스터(521)의 드레인 단자에 전기적으로 연결되기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(511)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(511)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(511)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서, 이득, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread을 제공하고, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(521)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, 제1 NMOS 트랜지스터(521)는 턴 온된다.
NMOS 트랜지스터(541, 543)는, 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S11-S12)에 의해 턴 온되고, NMOS 트랜지스터(545, 547)는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S13-S14)에 의해 턴 오프된다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(541)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(541)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S11), NMOS 트랜지스터(543)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(543)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S12), NMOS 트랜지스터(545)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(545)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S13), 및 NMOS 트랜지스터(547)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(547)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S14)를 공급한다.
제1 NMOS 트랜지스터(521), NMOS 트랜지스터(541), 및 NMOS 트랜지스터(543)가 턴 온되는 경우, 전류(IRL00w2)가 저 저항 기준 소자(RL00)를 통해 비트 라인(BL(L0)) 안으로 흐르고, 전류(I541)가 비트 라인(BL(L0))으로부터 NMOS 트랜지스터(541)를 통해 흐르고, 전류(IRL10w2)가 저 저항 기준 소자(RL10)를 통해 비트 라인(BL(L1)) 안으로 흐르고, 전류(I543)가 비트 라인(BL(L1))으로부터 NMOS 트랜지스터(543)를 통해 흐르고, 큰 전류(I521l)가 제1 NMOS 트랜지스터(521)를 통해 흐르고, 비트 라인(BL(L0)) 상의 전압이 피드백 전압(Vfeedback)으로 구동되고, 비트 라인(BL(L1)) 상의 전압이 피드백 전압(Vfeedback)으로 구동된다. 도 6e는, 저 저항 기준 소자(RL00)를 통해 흐르는 전류(IRL00w2), NMOS 트랜지스터(541)를 통해 흐르는 전류(I541), 저 저항 기준 소자(RL10)를 통해 흐르는 전류(IRL10w2), NMOS 트랜지스터(543)를 통해 흐르는 전류(I543), 및 제1 NMOS 트랜지스터(521)를 통해 흐르는 큰 전류(I521l)를 도시한다. 저 저항 기준 소자(RL00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 저 저항 기준 소자(RL00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(L0)) 상의 전압VBL(L0)에 있기 때문에, 전류(IRL00w2)는 저 저항 기준 소자(RL00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 저 저항 기준 소자(RL01-RL0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 다른 저 저항 기준 소자(RL01-RL0y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(L0))에 전기적으로 연결되는 다른 저 저항 기준 소자(RL01-RL0y)를 통해 흐르지 않는다. 저 저항 기준 소자(RL10)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 저 저항 기준 소자(RL10)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(L0)) 상의 전압VBL(L0)에 있기 때문에, 전류(IRL10w2)는 저 저항 기준 소자(RL10)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 저 저항 기준 소자(RL11-RL1y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 다른 저 저항 기준 소자(RL11-RL1y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(L1))에 전기적으로 연결되는 다른 저 저항 기준 소자(RL11-RH1y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRL00w2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRL00w2 = (VWL(0) - VBL(L0))/RRL00으로서 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, VBL(L0)은 비트 라인(BL(L0)) 상의 전압이고, RRL00은 저 저항 기준 소자(RL00)의 저항이다. 예를 들면, 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)이고, 전압(VBL(L0))이 1 볼트의 피드백 전압(Vfeedback)이고, 그리고 저 저항 기준 소자(RL00)가 3 MΩ의 저항을 갖는 경우, 전류(IRL00w2)의 양은 옴의 법칙을 사용하여 IRL00w2 = (2 V - 1 V)/3 MΩ = 1/3 μA로서 근사될 수 있다. 전류(IRL00w2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(L0)) 안으로 흐르는 전류의 양이 비트 라인(BL(L0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, 비트 라인(BL(L0))으로부터 NMOS 트랜지스터(541)를 통해 흐르는 전류(I541)의 양과 대략적으로 동일하다. 전류(IRL10w2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRL10w2 = (VWL(0) - VBL(L1))/RRL10으로서 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, VBL(L1)은 비트 라인(BL(L1)) 상의 전압이고, RRL10은 저 저항 기준 소자(RL10)의 저항이다. 예를 들면, 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)이고, 전압(VBL(L1))이 1 볼트의 피드백 전압(Vfeedback)이고, 그리고 저 저항 기준 소자(RL10)가 3 MΩ의 저항을 갖는 경우, 전류(IRL10w2)의 양은 옴의 법칙을 사용하여 IRL10w2 = (2 V - 1 V)/3 MΩ = 1/3 μA으로서 근사될 수 있다. 전류(IRL10w2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(L1)) 안으로 흐르는 전류의 양이 비트 라인(BL(L1))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, 비트 라인(BL(L1))으로부터 NMOS 트랜지스터(543)를 통해 흐르는 전류(I543)의 양과 대략적으로 동일하다. 제1 NMOS 트랜지스터(521)가 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)와 전기적으로 직렬로 연결되기 때문에, 전류(I541)의 양 및 전류(I543)의 양의 합은 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양과 대략적으로 동일하다. 따라서, 전류(IRL00w2)의 양 및 전류(IRL10w2)의 양의 합은, 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양과 대략적으로 동일하다. 전류(IRL00w2)의 양이 1/3 마이크로암페어이고 전류(IRL10w2)의 양이 1/3 마이크로암페어인 상기의 예를 참조하면, 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양은 2/3 마이크로암페어이다. 누설 전류가 전류(IRL00w2 및 IRL10w2)의 합보다 훨씬 더 작은 경우, 누설 전류는 CELL00의 SET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, 전류의 양(Ilow)과 일반적으로 대응하는 전류(I531l)를 NMOS 트랜지스터(531)가 공급하는 것에 의해 수행된다. 대안적으로, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)가, 상기에서 논의되는 바와 같이, 제1 복수의 NMOS 트랜지스터(531, 533)와 전기적으로 직렬로 연결되는 복수의 FET을 추가적으로 포함하는 경우, CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, NMOS 트랜지스터(531)와 전기적으로 직렬로 연결되는 FET를 턴 온하는 것 및 전류(Ilow)의 양과 일반적으로 대응하는 전류(I531l)를 NMOS 트랜지스터(531)가 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 전류(Ilow)의 양은, 저 저항(Rlow)을 갖는 저항 기준 소자, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자, 및 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자를 통해 흐를 전류의 양이다. 전류(Ilow)의 양은 옴의 법칙을 사용하여 Ilow = (VWL(0) - Vfeedback)/Rlow로서 결정될 수 있는데, 여기서, VWL(0)은 워드 라인(WL(0)) 상의 전압이고, Vfeedback은 피드백 전압이고, Rlow 저 저항이다. 예를 들면, VWL(0) = 2 V이고, Vfeedback = 1 V이고, Rlow = 3 MΩ인 경우, Ilow = (2 V - 1 V)/3 MΩ = 1/3 μA이다. 전류(I531l)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I531l)는, 비트 라인(BL(0)) 안으로의 전류(I531l)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다는 것을 유의한다.
NMOS 트랜지스터(531)는, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(531)에 대한 임계 전압(VT)보다 더 큰 경우에 턴 온된다. NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. NMOS 트랜지스터(531)의 게이트 전압(VG)은, NMOS 트랜지스터(531)의 게이트 단자가 차동 증폭기(511)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(511)의 출력 전압(Vout)이다. NMOS 트랜지스터(531)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, NMOS 트랜지스터(531)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 게이트 전압(VG)은 차동 증폭기(511)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다. 또한, NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 게이트 전압이 차동 증폭기(511)의 출력 전압(Vout)이고 NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 소스 전압이 0 볼트 또는 그라운드이기 때문에, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다. 제1 NMOS 트랜지스터(521)의 소스 단자 및 제1 복수의 NMOS 트랜지스터(531, 533) 내의 NMOS 트랜지스터의 소스 단자는 0 볼트 또는 그라운드 이외의 전압, 예컨대 0 볼트 또는 그라운드보다 더 큰 전압 및 0 볼트 또는 그라운드보다 더 작은 전압에 전기적으로 연결될 수 있다는 것을 유의한다.
상기에서 논의되는 바와 같이, 차동 증폭기(511)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트 또는 그라운드가 일반적으로 일정하기 때문에, 피드백 전압(Vfeedback)이 변하는 경우 NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(531)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, NMOS 트랜지스터(531)는 턴 온된다.
NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양은 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양에 비례한다. NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양 사이의 비율은 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양 사이의 비율을, NMOS 트랜지스터(531)의 피쳐 및 제1 NMOS 트랜지스터(531)의 피쳐를 선택하는 것에 의해 선택할 수 있다. NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양 사이의 비율은, 제1 NMOS 트랜지스터(521)의 폭 대 길이 비율의 대략 절반(0.5)인 NMOS 트랜지스터(531)의 폭 대 길이 비율을 선택하는 것에 의해 0.5로서 선택된다. 그러나, 비율은 0.5로 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 0.5보다 더 큰 비율 및 0.5보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터의 다른 치수, NMOS 트랜지스터의 레이아웃, 및 NMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 NMOS 트랜지스터(521) 및 제1 복수의 NMOS 트랜지스터(531, 533) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과 트랜지스터를 제조하기 위한 재료, 레이아웃, 및 치수를 또한 선택할 수 있다는 것을 유의한다.
NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양 사이의 비율이 NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I531l)의 양은 다음의 수학식, 즉, I531l = (IRL00w2 + IRL10w2)((NMOS(531)의 채널 폭/NMOS(531)의 채널 길이)/(NMOS(521)의 채널 폭/NMOS(521)의 채널 길이))에 의해 근사될 수 있는데, 여기서, IRL00w2는 저 저항 기준 소자(RL00)를 통해 흐르는 전류의 양이고 IRL10w2는 저 저항 기준 소자(RL10)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRL00w2)가 1/3 마이크로암페어이고, 전류(IRL10w2)가 1/3 마이크로암페어이고, 그리고 NMOS 트랜지스터(531)의 폭 대 길이 비율이 제1 NMOS 트랜지스터(521)의 폭 대 길이 비율의 절반(0.5)인 경우, 전류(I531l) = (1/3 μA + 1/3 μA)(0.5) = 1/3 μA이다.
NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양은, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양 사이의 비율의 역수와 매치하는 NMOS 트랜지스터의 수를 동시에 턴 온하는 것에 의해 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)를 통해 흐르는 전류의 평균일 수 있다는 것을 유의한다. 예를 들면, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양 사이의 비율이 0.5인 경우, 비율의 역수는 2이고, 전류(I531l)의 양은, NMOS 트랜지스터 중 2 개를 동시에 턴 온하는 것에 의해 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)를 통해 흐르는 전류의 평균일 수 있다. 예를 들면, NMOS 트랜지스터(541, 543)가 동시에 턴 온되고, NMOS 트랜지스터(545, 547)가 턴 오프되고, 전류(I541) = 1/3 마이크로암페어이고, 전류(I543) = 1/3 마이크로암페어이고, 그리고 NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l) 사이의 비율이 0.5인 경우, 전류(I531l)는 I531l = (I541 + I543)/2 = (1/3 μA + 1/3 μA)/2 = 1/3 μA이다.
전류(ICELL00lw2)가 CELL00을 통해 비트 라인(BL(0)) 안으로 흐르고, 전류(I531l)는 비트 라인(BL(0))으로부터 NMOS 트랜지스터(531)를 통해 흐른다. 도 6e는 CELL00을 통해 흐르는 전류(ICELL00lw2)와 NMOS 트랜지스터(531)를 통해 흐르는 전류(I531l)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류(ICELL00lw2)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00lw2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(531)를 통해 흐르는 전류(I531l)의 양과 대략적으로 동일하다. 또한, 전류(ICELL00lw2)의 양은, NMOS 트랜지스터(541)를 통해 흐르는 전류(I543) 및 NMOS 트랜지스터(541)를 통해 흐르는 전류(I541)의 양의 평균과 대략적으로 동일하다. 누설 전류가 전류(ICELL00lw2)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 SET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 워드 라인(WL(0)) 상의 전압(VWL(0))으로부터 CELL00 양단의 전압 강하를 감산하는 것에 의해 근사될 수 있고 CELL00 양단의 전압 강하는 옴의 법칙을 사용하여 근사될 수 있다. 따라서, 비트 라인(BL(0)) 상의 전압(VBL(0))은 VBL(0) = VWL(0) - (ICELL00lw2 x RCELL00)에 의해 근사될 수 있는데, 여기서, VWL(0))은 워드 라인(WL(0)) 상의 전압이고, 전류(ICELL00lw2)는 CELL00을 통해 흐르는 전류이고, RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우, 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, VWL(0) = 2 볼트이고, IRL00w2 = 1/3 μA이고, IRL10w2 = 1/3 μA이고, ICELL00lw2 = 1/3 μA이고, 그리고 RCELL00 = 3 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/3 μA × 3 MΩ) = 1 V이다. 예를 들면, VWL(0) = 2 볼트이고, IRL00w2 = 1/3 μA이고, IRL10w2 = 1/3 μA이고, ICELL00lw2 = 1/3 μA이고, 그리고 RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/3 μA × 1 MΩ) = 5/3 V이다. 예를 들면, VWL(0) = 2 볼트이고, IRL00w2 = 1/3 μA이고, IRL10w2 = 1/3 μA이고, ICELL00lw2 = 1/3 μA이고, 그리고 RCELL00 = 10 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/3 μA × 10 MΩ) = -4/3 V이다. 비록 상기의 예시적인 계산이 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))을 -4/3 V인 것으로 제공하지만, 실용적인 회로 제한은 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))이 음의 전압이 되는 것을 방지할 것이다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 SET VERIFY 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은, 워드 라인(WL(0)) 상의 전압(VWL(0)), 전류(ICELL00lw2)의 양, 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 전류(ICELL00lw2)의 양이, 저항 변화 소자(SW00)의 저 저항 상태 및 저 저항 상태 이외의 저항 상태 둘 모두에 대해 대략적으로 동일하고, 한편, 저항 변화 소자(SW00)의 저항이 저 저항 상태 및 저 저항 상태 이외의 저항 상태에 대해 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이, 저 저항(Rlow)에 의해 승산되는 전류(ICELL00lw2)의 양에 의해 계산되는 전압에 의해 감산되는 워드 라인(WL(0)) 상의 전압(VWL(0))과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 SET VERIFY 동작을 위한 저 저항(Rlow)을 나타낸다. 예를 들면, VWL(0) = 2 V이고, ICELL00lw2 = 1/3 μA이고, Rlow = 3 MΩ인 경우, Vread = 2 V - (1/3 μA x 3 MΩ) = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 저 저항(Rlow)보다 더 작고(즉, RCELL00 < Rlow이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 저 저항(Rlow)보다 더 크거나 또는 동일하고(즉, RCELL00 ≥ Rlow이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 저 저항 상태 이외의 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(561)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(561)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(561)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 저 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(561)는, 저항 변화 소자(SW00)가 저 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lw2 = 1/3 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 5/3 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(561)는, 저항 변화 소자(SW00)가 저 저항 상태(통상적으로, 로직 1, SET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lw2 = 1/3 마이크로암페어이고, RCELL00 = 3 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V의 경우, 감지 디바이스(561)는, 저항 변화 소자(SW00)가 저 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00lw2 = 1/3 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = -4/3 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(561)는, 저항 변화 소자(SW00)가 저 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비록 상기의 예가 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))을 -4/3 V인 것으로 제공하지만, 실용적인 회로 제한은 비트 라인(BL(0)) 상의 예시적인 전압(VBL(0))이 음의 전압이 되는 것을 방지할 것이다는 것을 유의한다. 도 5f 및 도 5h에서 도시되는 바와 같이, 복수의 감지 디바이스(561, 563)가 복수의 증폭기(571, 573)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(561, 563)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 또한 유의한다. 또한, 도 5i에서 도시되는 바와 같이 복수의 감지 디바이스(561, 563)가 복수의 인버터(581, 583)에 전기적으로 연결되는 경우, 복수의 인버터(581, 583)는 복수의 감지 디바이스(561, 563)에 의해 출력되는 신호를 반전한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(561, 563)는 도 5e 내지 도 5h에 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되어 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하거나 또는 복수의 증폭기(571, 573)에 전기적으로 연결되어 증폭된 전압을 수신한다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 SET VERIFY 동작을 위해, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(571, 573)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(500)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 NMOS 트랜지스터(521)를 통해 흐르는 큰 전류(I521l)의 양에 기초하고 큰 전류(I521l)의 양이 저항 변화 소자 어레이(500)의 회로 상태의 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(500)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 저 저항 기준 소자(RL00-RL1y)의 저항에서의 변화는 큰 전류(I521l)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(511)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 NMOS 트랜지스터(521)의 게이트 전압(VG)은 차동 증폭기(511)의 출력 전압(Vout)이고, 제1 NMOS 트랜지스터(521)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(521)를 통해 흐르는 큰 전류(I521l)의 양을 조절하고, 차동 증폭기(511)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 큰 전류(I521l)의 양이 조정하도록, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양은 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 제1 NMOS 트랜지스터(521)에 의해 공급되는 큰 전류(I521l)의 양을 조정하는 것은, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 NMOS 트랜지스터(531)에 의해 공급되는 전류(I531l)의 양을 비례적으로 조정한다.
추가적으로, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 양의 전류를 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 SET VERIFY 동작은 동시에 수행될 수 있다. 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터는 SET VERIFY 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 6e는, CELL00을 통해 비트 라인(BL(0)) 안으로 흐르는 전류(ICELL00lw2), CELLx0을 통해 비트 라인(BL(x)) 안으로 흐르는 전류(ICELLx0lw2), 비트 라인(BL(0))으로부터 NMOS 트랜지스터(531)를 통해 흐르는 전류(I531l), 및 비트 라인(BL(x))으로부터 NMOS 트랜지스터(533)를 통해 흐르는 전류(I533l)를 도시한다. 전류(I531l)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I531l)는, 비트 라인(BL(0)) 안으로의 전류(I531l)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 전류(I533l)가 비트 라인(BL(x))으로부터 흐르고 비트 라인(BL(x))으로부터 흐르는 전류의 양이 비트 라인(BL(x)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I533l)는, 비트 라인(BL(x)) 안으로의 전류(I533l)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 SET VERIFY 동작은, 상기에서 논의되는, CELL00의 SET VERIFY 동작과 유사한 방식으로 수행된다. 신속한 데이터 SET VERIFY 동작 또는 페이지 모드 SET VERIFY 동작이 요구되는 소정의 애플리케이션에서는, 워드 라인 상의 각각의 셀의 SET VERIFY 동작을 동시에 수행하는 것이 아주 바람직할 수 있다.
도 5e의 예시적인 아키텍쳐에서의 CELL00의 RESET VERIFY 동작이 하기에서 더욱 상세하게 설명될 것이고, 도 5e의 예시적인 아키텍쳐에서의 각각의 셀의 RESET VERIFY 동작은 CELL00의 RESET VERIFY 동작과 유사한 방식으로 수행될 수 있다. 도 6f는, 도 5e의 예시적인 아키텍쳐에서의 CELL00의 RESET VERIFY 동작 동안, 누설 전류를 무시한 전류 흐름을 도시하는 단순화된 개략적인 도면을 예시한다. 도 6f는, 전류 흐름이 더욱 상세하게 도시될 수 있도록, 저항 변화 소자 어레이(500)의 축소된 버전을 도시한다. 하기에서 더 상세히 설명되는 CELL00의 RESET VERIFY 동작은, 일반적으로, 워드 라인(WL(0))으로부터 비트 라인(BL(0))으로 흐를 때의 CELL00을 통해 흐르는 전류를 설명하지만, 그러나, 본 개시의 디바이스 및 방법은 워드 라인으로부터 비트 라인으로 흐를 때의 셀을 통한 전류 흐름으로 제한되지는 않는다는 것을 유의한다. CELL00의 RESET VERIFY 동작의 경우 및 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 RESET VERIFY 동작의 경우에, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터를 통해 그리고 워드 라인(WL(0)) 상의 각각의 셀을 통해 전류가 흐르기 때문에, 도 6f는 CELL00의 RESET VERIFY 동작의 경우에 그리고 동시에 수행되는 워드 라인(WL(0)) 상의 각각의 셀의 RESET VERIFY 동작의 경우에 참조될 수 있다는 것을 또한 유의한다.
CELL00의 RESET VERIFY 동작은, 플로우차트(400)의 단계(402)에서 상기에서 유사하게 논의되는 바와 같이, 저항 변화 소자 어레이(500) 내의 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 CELL00을 선택하는 것에 의해 시작한다. CELL00은, 워드 라인(WL(0)) 상의 전압(VWL(0))을 시스템 전압(Vdd)으로 구동하는 것 및 다른 워드 라인(WL(1)-WL(y))을 판독 전압(Vread) 또는 고 임피던스 상태로 구동하는 것에 의해, 복수의 저항 변화 소자 셀(CELL00-CELLxy)로부터 선택된다. 워드 라인(WL(0)) 상의 전압(VWL(0)), 시스템 전압(Vdd) 및 판독 전압(Vread)은 회로 설계자에 의해 선택되는 설계 변수이다. 비록 워드 라인(WL(0)) 상의 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)로 구동되는 것으로 논의되지만, 워드 라인(WL(0)) 상의 전압(VWL(0))은 시스템 전압(Vdd)으로 구동되는 것 또는 2 볼트로 구동되는 것으로 제한되지 않는다는 것, 및 회로 설계자는, 워드 라인(WL(0)) 상의 전압(VWL(0))에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 시스템 전압(Vdd)이 2 볼트의 전압 레벨을 갖는 것으로 논의되지만, 시스템 전압(Vdd)은 2 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 시스템 전압(Vdd)에 대해, 2 볼트보다 더 큰 전압 레벨 및 2 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다. 또한, 비록 판독 전압(Vread)이 1 볼트의 전압 레벨을 갖는 것으로 논의되지만, 판독 전압(Vread)은 1 볼트의 전압 레벨을 갖는 것으로 제한되지는 않는다는 것, 및 회로 설계자는, 판독 전압(Vread)에 대해, 1 볼트보다 더 큰 전압 레벨 및 1 볼트보다 더 작은 전압 레벨과 같은 다른 전압 레벨을 선택할 수 있다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, 제1 NMOS 트랜지스터(521), NMOS 트랜지스터(545), 및 NMOS 트랜지스터를 턴 온하여 CELL00의 RESET VERIFY 동작을 위한 고 저항(Rhigh)을 선택하는 것에 의해 수행된다. 대안적으로, 제1 NMOS 트랜지스터(521)가 이미 턴 온되어 있는 경우, CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(404)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 동작을 위한 저항을 선택하는 것은, NMOS 트랜지스터(545) 및 NMOS 트랜지스터(547)를 턴 온하여 CELL00의 RESET VERIFY 동작을 위한 고 저항(Rhigh)을 선택하는 것에 의해 수행된다. 제1 NMOS 트랜지스터(521), NMOS 트랜지스터(545), 및 NMOS 트랜지스터(547)가 턴 온되는 경우, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)는, 고 저항(Rhigh)을 갖는 저항 기준 소자, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자, 및 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자를 통해 흐를 전류(Ihigh)의 양을 싱크하도록 설정된다. 고 저항(Rhigh)은 다음 수학식, 즉, Rhigh = (NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양 사이의 비율의 역수)((RRH00 x RRH10) / (RRH00 + RRH10))에 의해 결정될 수 있는데, 여기서, RRH00은 고 저항 기준 소자(RH00)의 저항이고, RRH10은 고 저항 기준 소자(RH10)의 저항이다. 고 저항 기준 소자(RH00)의 저항 및 고 저항 기준 소자(RH10)의 저항이 대략적으로 동일한 경우, 고 저항 기준 소자(RH00)의 저항, 고 저항 기준 소자(RH10)의 저항, 및 고 저항(Rhigh)은 대략적으로 동일하다는 것을 유의한다. 예를 들면, 고 저항 기준 소자(RH00)의 저항 = 8 MΩ이고, 고 저항 기준 소자(RH10)의 저항 = 8 MΩ이고, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s) 사이의 비율의 역수가 2인 경우, Rhigh = (2)((8 MΩ × 8 MΩ)/(8 MΩ + 8 MΩ)) = 8 MΩ이다.
제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(521)의 임계 전압(VT)보다 더 큰 경우, 제1 NMOS 트랜지스터(521)는 턴 온된다. 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. 제1 NMOS 트랜지스터(521)의 게이트 전압(VG)은, 제1 NMOS 트랜지스터(521)의 게이트 단자가 차동 증폭기(511)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(511)의 출력 전압(Vout)이다. 제1 NMOS 트랜지스터(521)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, 제1 NMOS 트랜지스터(521)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 여기서 게이트 전압(VG)은 차동 증폭기(511)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다.
차동 증폭기(511)의 출력 전압(Vout)은, 차동 증폭기(511)의 이득을, 비반전 입력의 전압과 반전 입력의 전압 사이의 차이로 승산하는 것에 의해 결정된다. 차동 증폭기(511)는 1의 이득을 가지지만, 그러나, 차동 증폭기(511)는 1의 이득을 갖는 것으로 제한되지는 않는다. 차동 증폭기(511)의 이득은 회로 설계자에 의해 선택되는 설계 변수이고, 회로 설계자는 차동 증폭기(511)의 이득에 대해서, 1보다 더 큰 차동 증폭기(511)의 이득 및 1보다 더 작은 차동 증폭기(511)의 이득과 같은 다른 값을 선택할 수 있다. 차동 증폭기(511)의 비반전 입력의 전압은, 비반전 입력 단자가 피드백 루프를 통해 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547) 내의 각각의 NMOS 트랜지스터의 소스 단자 및 제1 NMOS 트랜지스터(521)의 드레인 단자에 전기적으로 연결되기 때문에, 피드백 전압(Vfeedback)이다. 차동 증폭기(511)의 반전 입력의 전압은, 반전 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되어 있기 때문에, 판독 전압(Vread)이다. 따라서, 차동 증폭기(511)의 출력 전압(Vout)은 Vout = Gain(비반전 입력의 전압 - 반전 입력의 전압)에 의해 표현될 수 있는데, 여기서 이득은 1이고, 비반전 입력의 전압은 피드백 전압(Vfeedback)이고, 반전 입력의 전압은 판독 전압(Vread)이다.
차동 증폭기(511)의 출력 전압(Vout)을 결정하기 위한 상기 수학식에서, 이득, 비반전 입력의 전압, 및 반전 입력의 전압을 대입하면, Vout = Vfeedback - Vread을 제공하고, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)이 제1 NMOS 트랜지스터(521)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, 제1 NMOS 트랜지스터(521)는 턴 온된다.
NMOS 트랜지스터(545, 547)는 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA와 같은 제어 회로 또는 테스트 회로에 의해 공급되는 제어 신호(S13-S14)에 의해 턴 온되고, NMOS 트랜지스터(541, 543)는 테스트 회로 또는 제어 회로에 의해 공급되는 제어 신호(S11-S12)에 의해 턴 오프된다. 테스트 회로 또는 제어 회로는, NMOS 트랜지스터(541)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(541)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S11), NMOS 트랜지스터(543)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(543)에 대한 임계 전압(VT)보다 더 작아지도록 하는 전압 레벨을 갖는 제어 신호(S12), NMOS 트랜지스터(545)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(545)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S13), 및 NMOS 트랜지스터(547)에 대한 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(547)에 대한 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 갖는 제어 신호(S14)를 공급한다.
제1 NMOS 트랜지스터(521), NMOS 트랜지스터(545), 및 NMOS 트랜지스터(547)가 턴 온되는 경우, 전류(IRH00w2)가 고 저항 기준 소자(RH00)를 통해 비트 라인(BL(H0)) 안으로 흐르고, 전류(I545)가 비트 라인(BL(H0))으로부터 NMOS 트랜지스터(545)를 통해 흐르고, 전류(IRH10w2)가 고 저항 기준 소자(RH10)를 통해 비트 라인(BL(H1)) 안으로 흐르고, 전류(I547)가 비트 라인(BL(H1))으로부터 NMOS 트랜지스터(547)를 통해 흐르고, 작은 전류(I521s)가 제1 NMOS 트랜지스터(521)를 통해 흐르고, 비트 라인(BL(H0)) 상의 전압(VBL(H0))이 피드백 전압(Vfeedback)으로 구동되고, 비트 라인(BL(H1)) 상의 전압(VBL(H1))이 피드백 전압(Vfeedback)으로 구동된다. 도 6f는, 고 저항 기준 소자(RH00)를 통해 흐르는 전류(IRH00w2), NMOS 트랜지스터(545)를 통해 흐르는 전류(I545), 고 저항 기준 소자(RH10)을 통해 흐르는 전류(IRH10w2), NMOS 트랜지스터(547)를 통해 흐르는 전류(I547), 및 제1 NMOS 트랜지스터(521)를 통해 흐르는 작은 전류(I521s)를 도시한다. 고 저항 기준 소자(RH00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 고 저항 기준 소자(RH00)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(H0)) 상의 전압(VBL(H0))에 있기 때문에, 전류(IRH00w2)는 고 저항 기준 소자(RH00)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 고 저항 기준 소자(RH01-RH0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고, 다른 고 저항 기준 소자(RH01-RH0y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(H0))에 전기적으로 연결되는 다른 고 저항 기준 소자(RH01-RH0y)를 통해 흐르지 않는다. 고 저항 기준 소자(RH10)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, 고 저항 기준 소자(RH10)의 제1 단자가, 상기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)인, 비트 라인(BL(H1)) 상의 전압(VBL(H1))에 있기 때문에, 전류(IRH10w2)는 고 저항 기준 소자(RH10)를 통해 흐른다. 누설 전류를 무시하는 한, 다른 고 저항 기준 소자(RH11-RH1y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 다른 고 저항 기준 소자(RH11-RH1y)의 제1 단자가 피드백 전압(Vfeedback)에 있기 때문에, 전류는 비트 라인(BL(H1))에 전기적으로 연결되는 다른 고 저항 기준 소자(RH11-RH1y)를 통해 흐르지 않는다. 하기에서 논의되는 바와 같이, 피드백 전압(Vfeedback)은, 피드백 전압(Vfeedback)의 전압 레벨이 판독 전압(Vread)의 전압 레벨과 대략적으로 동일하도록 조절된다는 것을 유의한다.
전류(IRH00w2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여IRH00w2 = (VWL(0) - VBL(H0))/RRH00으로서 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, VBL(H0)은 비트 라인(BL(H0)) 상의 전압이고, RRH00은 고 저항 기준 소자(RH00)의 저항이다. 예를 들면, 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)이고, 전압(VBL(H0))이 1 볼트의 피드백 전압(Vfeedback)이고, 그리고 고 저항 기준 소자(RH00)가 8 MΩ의 저항을 갖는 경우, 전류(IRH00w2)의 양은 옴의 법칙을 사용하여 IRH00w2 = (2V - 1V)/8 MΩ = 1/8 μA로서 근사될 수 있다. 전류(IRH00w2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(H0)) 안으로 흐르는 전류의 양이 비트 라인(BL(H0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, 비트 라인(BL(H0))으로부터 NMOS 트랜지스터(545)를 통해 흐르는 전류(I545)의 양과 대략적으로 동일하다. 전류(IRH10w2)의 양은, 누설 전류를 무시하면, 옴의 법칙을 사용하여 IRH10w2 = (VWL(0) - VBL(H1))/RRH10으로서 근사될 수 있는데, 여기서, VWL(0)은 워드 라인(WL(0)) 상의 전압이고, VBL(H1)은 비트 라인(BL(H1)) 상의 전압이고, RRH10은 고 저항 기준 소자(RH10)의 저항이다. 예를 들면, 전압(VWL(0))이 2 볼트의 시스템 전압(Vdd)이고, 전압(VBL(H1))이 1 볼트의 피드백 전압(Vfeedback)이고, 그리고 고 저항 기준 소자(RH10)가 8 MΩ의 저항을 갖는 경우, 전류(IRH10w2)의 양은 옴의 법칙을 사용하여 IRH10w2 = (2 V - 1 V)/8 MΩ = 1/8 μA로서 근사될 수 있다. 전류(IRH10w2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(H1)) 안으로 흐르는 전류의 양이 비트 라인(BL(H1))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, 비트 라인(BL(H1))으로부터 NMOS 트랜지스터(547)를 통해 흐르는 전류(I547)의 양과 대략적으로 동일하다. 제1 NMOS 트랜지스터(521)가 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)와 전기적으로 직렬로 연결되기 때문에, 전류(I545)의 양 및 전류(I547)의 양의 합은 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양과 대략적으로 동일하다. 따라서, 전류(IRH00w2)의 양과 전류(IRH10w2)의 양의 합은, 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양과 대략적으로 동일하다. 전류(IRH00w2)의 양이 1/8 마이크로암페어이고 전류(IRH10w2)의 양이 1/8 마이크로암페어인 상기의 예를 참조하면, 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양은 1/4 마이크로암페어이다. 누설 전류가 전류(IRH00w2 및 IRH10w2)의 합보다 훨씬 더 작은 경우, 누설 전류는 CELL00의 RESET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, 전류(Ihigh)의 양과 일반적으로 대응하는 전류(I531s)를 NMOS 트랜지스터(531)가 공급하는 것에 의해 수행된다. 대안적으로, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)가, 상기에서 논의되는 바와 같이, 제1 복수의 NMOS 트랜지스터(531, 533)와 전기적으로 직렬로 연결되는 복수의 FET을 추가적으로 포함하는 경우, CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(406)에서 상기에서 유사하게 논의되는 바와 같이, 동작을 위한 저항에 기초하여 동작을 위한 전류의 양을 공급하는 것은, NMOS 트랜지스터(531)와 전기적으로 직렬로 연결되는 FET를 턴 온하는 것 및 전류(Ihigh)의 양과 일반적으로 대응하는 전류(I531s)를 NMOS 트랜지스터(531)가 공급하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 전류(Ihigh)의 양은, 고 저항(Rhigh)을 갖는 저항 기준 소자, 워드 라인(WL(0)) 상의 전압(VWL(0))에 전기적으로 연결되는 제2 단자, 및 피드백 전압(Vfeedback)에 전기적으로 연결되는 제1 단자를 통해 흐를 전류의 양이다. 전류(Ihigh)의 양은 옴의 법칙을 사용하여 Ihigh = (VWL(0) - Vfeedback)/Rhigh로서 결정될 수 있는데, 여기서, VWL(0)은 워드 라인(WL(0)) 상의 전압이고, Vfeedback은 피드백 전압이고, Rhigh는 고 저항이다. 예를 들면, VWL(0) = 2 V이고, Vfeedback = 1 V이고, Rhigh = 8 MΩ인 경우, Ihigh = (2 V - 1 V)/8 MΩ = 1/8 μA이다. 전류(I531s)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I531s)는, 비트 라인(BL(0)) 안으로의 전류(I531s)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다는 것을 유의한다.
NMOS 트랜지스터(531)는, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(531)에 대한 임계 전압(VT)보다 더 큰 경우에 턴 온된다. NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 게이트 전압(VG)과 소스 전압(VS) 사이의 차이에 의해 결정된다. NMOS 트랜지스터(531)의 게이트 전압(VG)은, NMOS 트랜지스터(531)의 게이트 단자가 차동 증폭기(511)의 출력 단자에 전기적으로 연결되어 있기 때문에, 차동 증폭기(511)의 출력 전압(Vout)이다. NMOS 트랜지스터(531)의 소스 단자가 0 볼트 또는 그라운드에 전기적으로 연결되어 있기 때문에, NMOS 트랜지스터(531)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 따라서, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 VGS = VG - VS에 의해 표현될 수 있는데, 게이트 전압(VG)은 차동 증폭기(511)의 출력 전압(Vout)이고 소스 전압(VS)은 0 볼트 또는 그라운드이다. 또한, NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 게이트 전압이 차동 증폭기(511)의 출력 전압(Vout)이고 NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 소스 전압이 0 볼트 또는 그라운드이기 때문에, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)과 대략적으로 동일하다. 제1 NMOS 트랜지스터(521)의 소스 단자 및 제1 복수의 NMOS 트랜지스터(531, 533) 내의 NMOS 트랜지스터의 소스 단자는 0 볼트 또는 그라운드 이외의 전압, 예컨대 0 볼트 또는 그라운드보다 더 큰 전압 및 0 볼트 또는 그라운드보다 더 작은 전압에 전기적으로 연결될 수 있다는 것을 유의한다.
상기에서 논의되는 바와 같이, 차동 증폭기(511)의 출력 전압(Vout)은 Vout = Vfeedback - Vread에 의해 표현될 수 있고, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)을 결정하기 위한 상기 수학식에서 게이트 전압(VG) 대신 Vfeedback - Vread를 대입하면, 수학식 VGS = Vfeedback - Vread - 0 볼트를 제공한다. 이 수학식에 의해 나타내어지는 바와 같이, 판독 전압(Vread)의 전압 레벨 및 0 볼트가 일반적으로 일정하기 때문에 피드백 전압(Vfeedback)이 변하는 경우, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)은 변한다. 따라서, NMOS 트랜지스터(531)의 게이트 대 소스 전압(VGS)이 NMOS 트랜지스터(531)의 임계 전압(VT)보다 더 커지도록 하는 전압 레벨을 피드백 전압(Vfeedback)이 갖는 경우, NMOS 트랜지스터(531)는 턴 온된다.
NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양은 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양에 비례한다. NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양 사이의 비율은 회로 설계자에 의해 선택되는 설계 변수이다. 회로 설계자는, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양 사이의 비율을, NMOS 트랜지스터(531)의 피쳐 및 제1 NMOS 트랜지스터(521)의 피쳐를 선택하는 것에 의해 선택할 수 있다. NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양 사이의 비율은, 제1 NMOS 트랜지스터(521)의 폭 대 길이 비율의 대략적으로 절반(0.5)인 NMOS 트랜지스터(531)의 폭 대 길이 비율을 선택하는 것에 의해 0.5로서 선택된다. 그러나, 비율은 0.5로 제한되지는 않으며, 회로 설계자는, 비율에 대해서, 0.5보다 더 큰 비율 및 0.5보다 더 작은 비율과 같은 다른 값을 선택할 수 있다. 또한, 회로 설계자는, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 다른 피쳐를 선택할 수 있다. 예를 들면, 회로 설계자는, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양 사이에서 소망되는 비율을 달성하기 위해, NMOS 트랜지스터의 다른 치수, NMOS 트랜지스터의 레이아웃, 및 NMOS 트랜지스터를 제조하기 위한 재료를 선택할 수 있다. 제1 NMOS 트랜지스터(521) 및 제1 복수의 NMOS 트랜지스터(531, 533) 대신 다른 타입의 전계 효과 트랜지스터가 사용되는 경우, 회로 설계자는 또한, 전류 사이에서 소망되는 비율을 달성하기 위해, 다른 타입의 전계 효과 트랜지스터를 제조하기 위한 재료, 레이아웃, 및 치수를 또한 선택할 수 있다는 것을 유의한다.
NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양 사이의 비율이 NMOS 트랜지스터(531) 및 제1 NMOS 트랜지스터(521)의 폭 대 길이 비율에 기초하여 선택되는 경우, 전류(I531s)의 양은 다음의 수학식, 즉, I531s = (IRH00w2 + IRH10w2)((NMOS(531)의 채널 폭/NMOS(531)의 채널 길이)/(NMOS(521)의 채널 폭/NMOS(521)의 채널 길이))에 의해 근사될 수 있는데, 여기서, IRH00w2는 고 저항 기준 소자(RH00)를 통해 흐르는 전류의 양이고 IRH10w2는 고 저항 기준 소자(RH00)를 통해 흐르는 전류의 양이다. 예를 들면, 전류(IRH00w2)가 1/8 마이크로암페어이고, 전류(IRH10w2)가 1/8 마이크로암페어이고, 그리고 NMOS 트랜지스터(531)의 폭 대 길이 비율이 제1 NMOS 트랜지스터(521)의 폭 대 길이 비율의 절반(0.5)인 경우, 전류(I531s) = (1/8 μA + 1/8 μA)(0.5) = 1/8 μA이다.
NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양은, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양 사이의 비율의 역수와 매치하는 NMOS 트랜지스터의 수를 동시에 턴 온하는 것에 의해 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)를 통해 흐르는 전류의 평균일 수 있다는 것을 유의한다. 예를 들면, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양 사이의 비율이 0.5인 경우, 비율의 역수는 2이고, 전류(I531s)의 양은, NMOS 트랜지스터 중 2 개를 동시에 턴 온하는 것에 의해 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)를 통해 흐르는 전류의 평균일 수 있다. 예를 들면, NMOS 트랜지스터(545, 547)이 동시에 턴 온되고, NMOS 트랜지스터(541, 543)가 턴 오프되고, 전류(I545) = 1/8 마이크로암페어이고, 전류(I547) = 1/8 마이크로암페어이고, 그리고 NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양과 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s) 사이의 비율이 0.5인 경우, 전류(I531s)는, I531s = (I545 + I547)/2 = (1/8 μA + 1/8 μA)/2 = 1/8 μA이다.
전류(ICELL00sw2)가 CELL00을 통해 비트 라인(BL(0)) 안으로 흐르고, 전류(I531s)는 비트 라인(BL(0))으로부터 NMOS 트랜지스터(531)를 통해 흐른다. 도 6f는 CELL00을 통해 흐르는 전류(ICELL00sw2) 및 NMOS 트랜지스터(531)를 통해 흐르는 전류(I531s)를 도시한다. CELL00 내의 저항 변화 소자(SW00)의 제2 단자가, 상기에서 논의되는 바와 같이, 시스템 전압(Vdd)인, 워드 라인(WL(0)) 상의 전압(VWL(0))에 있고, CELL00 내의 저항 변화 소자(SW00)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류(ICELL00sw2)는 CELL00을 통해 흐른다. 누설 전류를 무시하는 한, 다른 저항 변화 소자 셀(CELL01-CELL0y) 내의 저항 변화 소자(SW01-SW0y)의 제2 단자가 전류 흐름을 방지하기 위한 고 임피던스 상태 또는 판독 전압(Vread)에 있고 저항 변화 소자(SW01-SW0y)의 제1 단자가 비트 라인(BL(0)) 상의 전압(VBL(0))에 있기 때문에, 전류는 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르지 않는다. 전류(ICELL00sw2)의 양은, 누설 전류를 무시하면, 비트 라인(BL(0)) 안으로 흐르는 전류의 양이 비트 라인(BL(0))으로부터 흐르는 전류의 양과 대략적으로 동일하기 때문에, NMOS 트랜지스터(531)를 통해 흐르는 전류(I531s)의 양과 대략적으로 동일하다. 또한, 전류(ICELL00sw2)의 양은, NMOS 트랜지스터(545)를 통해 흐르는 전류(I545) 및 NMOS 트랜지스터(547)를 통해 흐르는 전류(I547)의 양의 평균과 대략적으로 동일하다. 누설 전류가 전류(ICELL00sw2)의 양보다 훨씬 더 적은 경우, 누설 전류는 CELL00의 RESET VERIFY 동작을 방해하지 않는다는 것을 유의한다.
비트 라인(BL(0)) 상의 전압(VBL(0))은, 누설 전류를 무시하면, 워드 라인(WL(0)) 상의 전압(VWL(0))으로부터 CELL00 양단의 전압 강하를 감산하는 것에 의해 근사될 수 있고 CELL00 양단의 전압 강하는 옴의 법칙을 사용하여 근사될 수 있다. 따라서, 비트 라인(BL(0)) 상의 전압은 VBL(0) = VWL(0) - (ICELL00sw2 x RCELL00)에 의해 근사될 수 있는데, 여기서 VWL(0)은 워드 라인(WL(0)) 상의 전압이고, 전류(ICELL00sw2)는 CELL00을 통해 흐르는 전류이고, RCELL00는 CELL00 내의 저항 변화 소자(SW00)의 저항이다. 이 수학식에 의해 나타내어지는 바와 같이, 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 CELL00을 통해 흐르는 전류가 일반적으로 일정하기 때문에, 저항 변화 소자(SW00)의 저항이 변하는 경우, 비트 라인(BL(0)) 상의 전압(VBL(0))은 변한다. 예를 들면, VWL(0) = 2 볼트이고, IRH00w2 = 1/8 μA이고, IRH10w2 = 1/8 μA이고, ICELL00sw2 = 1/8 μA이고, 그리고 RCELL00 = 8 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/8 μA x 8 MΩ) = 1 V이다. 예를 들면, VWL(0) = 2 볼트이고, IRH00w2 = 1/8 μA이고, IRH10w2 = 1/8 μA이고, ICELL00sw2 = 1/8 μA이고, 그리고 RCELL00 = 1 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/8 μA × 1 MΩ) = 15/8 V이다. 예를 들면, VWL(0) = 2 볼트이고, IRH00w2 = 1/8 μA이고, IRH10w2 = 1/8 μA이고, ICELL00sw2 = 1/8 μA이고, 그리고 RCELL00 = 10 MΩ인 경우, 전압(VBL(0)) = 2 V - (1/8 μA × 10 MΩ) = 3/4 V이다.
비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 비트 라인(BL(0)) 안으로 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀업한다는 것을 유의한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 크고 비트 라인(BL(0)) 상의 다른 저항 변화 소자 셀(CELL01-CELL0y)에 전기적으로 연결되는 워드 라인(WL(1)-WL(y))이 판독 전압(Vread)으로 구동되는 경우, 누설 전류가 비트 라인(BL(0))으로부터 다른 저항 변화 소자 셀(CELL01-CELL0y)을 통해 흐르고 비트 라인(BL(0)) 상의 전압(VBL(0))을 풀다운시킨다는 것을 또한 유의한다. 또한, 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0)) 안으로 흐르는 누설 전류에 의해 풀업되는 경우 그리고 비트 라인(BL(0)) 상의 전압(VBL(0))이 비트 라인(BL(0))으로부터 흐르는 누설 전류에 의해 풀다운되는 경우, 워드 라인(WL(1)-WL(y))의 수는, 선택된 저항 변화 소자(SW00)의 저항 상태를 마진이 결정하는 것을 허용할만큼 충분히 작아야 한다는 것을 유의한다.
CELL00의 RESET VERIFY 동작 동안, 플로우차트(400)의 단계(408)에서 상기에서 유사하게 논의되는 바와 같이, 적어도 하나의 저항 변화 소자의 저항 및 동작을 위한 저항에 기초하여 적어도 하나의 저항 변화 소자의 저항 상태를 결정하는 것은, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정하는 것에 의해 수행된다. 상기에서 논의되는 바와 같이, 비트 라인(BL(0)) 상의 전압(VBL(0))은, 워드 라인(WL(0)) 상의 전압(VWL(0)), 전류(ICELL00sw2)의 양, 및 저항 변화 소자(SW00)의 저항에 의해 결정된다. 워드 라인(WL(0)) 상의 전압(VWL(0)) 및 전류(ICELL00sw2)의 양이 저항 변화 소자(SW00)의 고 저항 상태 및 고 저항 상태 이외의 저항 상태 둘 모두에 대해 대략적으로 동일하고, 한편, 저항 변화 소자(SW00)의 저항이 고 저항 상태 및 고 저항 상태 이외의 저항 상태에 대해서 상이하기 때문에, 비트 라인(BL(0)) 상의 전압(VBL(0))은 저항 변화 소자(SW00)의 저항 상태를 나타낸다. 판독 전압(Vread)이, 고 저항(Rhigh)에 의해 승산되는 전류(ICELL00sw2)의 양에 의해 계산되는 전압에 의해 감산되는 워드 라인(WL(0)) 상의 전압(VWL(0))과 동일하기 때문에, 판독 전압(Vread)은 CELL00의 RESET VERIFY 동작을 위한 고 저항(Rhigh)을 나타낸다. 예를 들면, VWL(0) = 2 V이고, ICELL00sw2 = 1/8 μA이고, Rhigh = 8 MΩ인 경우, Vread = 2 V - (1/8 μA x 8 MΩ) = 1 V이다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우(즉, 비트 라인(BL(0) 상의 전압(VBL(0)) ≤ Vread인 경우), 저항 변화 소자(SW00)의 저항은 고 저항(Rhigh)보다 더 크거나 또는 동일하고(즉, RCELL00 ≥ Rhigh이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태인 것으로 결정된다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우(즉, 비트 라인(BL(0)) 상의 전압(VBL(0)) > Vread인 경우), 저항 변화 소자(SW00)의 저항은 고 저항(Rhigh)보다 더 작고(즉, RCELL00 < Rhigh이고, 여기서 RCELL00은 CELL00 내의 저항 변화 소자(SW00)의 저항이다), 저항 변화 소자(SW00)의 저항 상태는 고 저항 상태 이외의 저항 상태인 것으로 결정된다.
제2 입력 단자가 파워 서플라이, 전압 소스, 드라이버 회로, 저항기 분배기, 테스트 회로, 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스, 및 FPGA, 또는 판독 전압(Vread)을 공급하는 다른 디바이스에 전기적으로 연결되기 때문에 제1 입력 단자가 비트 라인(BL(0))에 전기적으로 연결되고 제2 입력 단자 상의 판독 전압(Vread)을 수신하기 때문에, 감지 디바이스(561)는 제1 입력 단자 상에서 비트 라인(BL(0)) 상의 전압(VBL(0))을 수신한다. 감지 디바이스(561)는, 비트 라인(BL(0)) 상의 전압(VBL(0))을 판독 전압(Vread)과 비교하는 것에 의해 저항 변화 소자(SW00)의 저항 상태를 결정한다. 감지 디바이스(561)는 저항 변화 소자(SW00)의 저항 상태를 나타내는 신호를 출력 단자 상에서 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 작거나 또는 동일한 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 고 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 비트 라인(BL(0)) 상의 전압(VBL(0))이 판독 전압(Vread)보다 더 큰 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 고 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sw2 = 1/8 마이크로암페어이고, RCELL00 = 10 MΩ이고, VBL(0) = 3/4 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 고 저항 상태(통상적으로, 로직 0, RESET 상태에 대응함)를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sw2 = 1/8 마이크로암페어이고, RCELL00 = 8 MΩ이고, VBL(0) = 1 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 고 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 예를 들면, ICELL00sw2 = 1/8 마이크로암페어이고, RCELL00 = 1 MΩ이고, VBL(0) = 15/8 V이고, 그리고 Vread = 1 V인 경우, 감지 디바이스(561)는 저항 변화 소자(SW00)가 고 저항 상태 이외의 저항 상태를 갖는다는 것을 나타내는 신호를 출력한다. 도 5f 및 도 5h에서 도시되는 바와 같이 복수의 감지 디바이스(561, 563)가 복수의 증폭기(571, 573)에 전기적으로 연결되는 경우, 복수의 감지 디바이스(561, 563)는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread)과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다는 것을 유의한다. 또한, 도 5i에서 도시되는 바와 같이 복수의 감지 디바이스(561, 563)가 복수의 인버터(281, 283)에 전기적으로 연결되는 경우, 복수의 인버터(281, 283)는 복수의 감지 디바이스(561, 563)에 의해 출력되는 신호를 반전한다는 것을 유의한다.
대안적으로, 복수의 감지 디바이스(561, 563)는 도 5e 내지 도 5h에 도시되는 예시적인 아키텍쳐로부터 생략되고, 테스트 회로, 로직 회로, 또는 제어 회로 예컨대 프로세서, 컨트롤러, 프로그래밍 가능한 로직 디바이스 및 FPGA가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되어 비트 라인(BL(0)-BL(x)) 상의 전압을 수신하거나 또는 복수의 증폭기(571, 573)에 전기적으로 연결되어 증폭된 전압을 수신한다. 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)-BL(x)) 상의 전압을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 예를 들면, CELL00의 RESET VERIFY 동작을 위해, 테스트 회로, 로직 회로, 또는 제어 회로가 비트 라인(BL(0)-BL(x))에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 비트 라인(BL(0)) 상의 전압(VBL(0))을, 판독 전압(Vread) 또는 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00)의 저항 상태를 결정한다. 테스트 회로, 로직 회로, 또는 제어 회로가 복수의 증폭기(571, 573)에 전기적으로 연결되는 경우, 테스트 회로, 로직 회로, 또는 제어 회로는, 증폭된 전압을, 선택된 전압, 예컨대 판독 전압(Vread), 또는 선택된 전압, 예컨대 판독 전압(Vread)에 대응하는 저장된 값과 비교하는 것에 의해, 저항 변화 소자(SW00-SWxy)의 저항 상태를 결정한다. 추가적으로, 테스트 회로, 로직 회로, 또는 제어 회로는 저항 변화 소자(SW00-SWxy)의 저항 상태를 나타내는 신호를 출력할 수 있다.
또한, 조정 가능한 양의 전류를 싱크하기 위한 회로(503)는, 피드백 전압(Vfeedback)을 판독 전압(Vread)과 대략적으로 동일하게 되도록 조정하는 것에 의해 저항 변화 소자 어레이(500)의 회로 상태를 보상한다. 피드백 전압(Vfeedback)이 제1 NMOS 트랜지스터(521)를 통해 흐르는 작은 전류(I521s)의 양에 기초하고 작은 전류(I521s)의 양이 저항 변화 소자 어레이(500)의 회로 상태에 의해 영향을 받기 때문에, 피드백 전압(Vfeedback)은 저항 변화 소자 어레이(500)의 회로 상태를 반영한다. 예를 들면, 온도, 누설 전류, 및 기생 임피던스에 기인하는 고 저항 기준 소자(RH00-RH1y)의 저항에서의 변화는 작은 전류(I521s)의 양에 영향을 끼칠 수 있다. 피드백 전압(Vfeedback)은 차동 증폭기(511)의 비반전 입력에 공급되고, 상기에서 논의되는 바와 같이, 제1 NMOS 트랜지스터(521)의 게이트 전압(VG)은 차동 증폭기(511)의 출력 전압(Vout)이고, 제1 NMOS 트랜지스터(521)의 소스 전압(VS)은 0 볼트 또는 그라운드이다. 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)은 제1 NMOS 트랜지스터(521)를 통해 흐르는 작은 전류(I521s)의 양을 조절하고, 차동 증폭기(511)는, 판독 전압(Vread)과 대략적으로 동일하게 되도록 피드백 전압(Vfeedback)을 작은 전류(I521s)의 양이 조정하도록, 제1 NMOS 트랜지스터(521)의 게이트 대 소스 전압(VGS)을 조정한다. 또한, 상기에서 논의되는 바와 같이, NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양은, 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양에 비례한다. 따라서, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 제1 NMOS 트랜지스터(521)에 의해 공급되는 작은 전류(I521s)의 양을 조정하는 것은, 저항 변화 소자 어레이(500)의 회로 상태를 보상하기 위해 NMOS 트랜지스터(531)에 의해 공급되는 전류(I531s)의 양을 비례적으로 조정한다.
추가적으로, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 양의 전류를 공급하기 때문에, 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 RESET VERIFY 동작은 동시에 수행될 수 있다. 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터가 대략적으로 동일한 피쳐 및 대략적으로 동일한 게이트 대 소스 전압(VGS)을 가지기 때문에, 제1 복수의 NMOS 트랜지스터(531, 533) 내의 각각의 NMOS 트랜지스터는 RESET VERIFY 동작을 위해 대략적으로 동일한 양의 전류를 공급한다. 도 6f는 CELL00을 통해 비트 라인(BL(0)) 안으로 흐르는 전류(ICELL00sw2), CELLx0을 통해 비트 라인(BL(x)) 안으로 흐르는 전류(ICELLx0sw2), 비트 라인(BL(0))으로부터 NMOS 트랜지스터(531)를 통해 흐르는 전류(I531s), 및 비트 라인(BL(x))으로부터 NMOS 트랜지스터(533)를 통해 흐르는 전류(I533s)를 도시한다. 전류(I531s)가 비트 라인(BL(0))으로부터 흐르고 비트 라인(BL(0))으로부터 흐르는 전류의 양이 비트 라인(BL(0)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I531s)는, 비트 라인(BL(0)) 안으로의 전류(I531s)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 전류(I533s)가 비트 라인(BL(x))으로부터 흐르고 비트 라인(BL(x))으로부터 흐르는 전류의 양이 비트 라인(BL(x)) 안으로 흐르는 전류의 양과 대략적으로 동일하기 때문에, 전류(I533s)는, 비트 라인(BL(x)) 안으로의 전류(I533s)의 양과 대략적으로 동일한 전류 흐름의 원인이 된다. 워드 라인(WL(0)) 상의 각각의 저항 변화 소자 셀(CELL00-CELLx0)의 RESET VERIFY 동작은, 상기에서 논의되는, CELL00의 RESET VERIFY 동작과 유사한 방식으로 수행된다. 신속한 데이터 RESET VERIFY 동작 또는 페이지 모드 RESET VERIFY 동작이 요구되는 소정의 애플리케이션에서 워드 라인 상의 각각의 셀의 RESET VERIFY 동작을 수행하는 것이 아주 바람직할 수 있다.
회로 설계자는, 저항 변화 소자 어레이(500) 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 전류의 양의 범위뿐만 아니라, 저항 변화 소자 어레이(500) 내의 적어도 하나의 저항 변화 소자에 액세스하기 위한 전류의 양 사이의 증분을 조정할 수 있다. 상기의 예에서, CELL00의 READ 동작의 경우, NMOS 트랜지스터(531)는 전류(I531i) = 11/48 마이크로암페어를 공급하고, CELL00의 SET VERFIY 동작의 경우, NMOS 트랜지스터(531)는 전류(I531l) = 1/3 마이크로암페어를 공급하고, 그리고 CELL00의 RESET VERIFY 동작의 경우, NMOS 트랜지스터(531)는 전류(I531s) = 1/8 마이크로암페어를 공급한다. 따라서, 상기의 예에서, NMOS 트랜지스터(531)는 1/8 마이크로암페어 내지 1/3 마이크로암페어의 범위에 걸쳐 세 개의 전류를 공급할 수 있는데, 세 개의 전류의 각각은 0.104 마이크로암페어의 증분에 의해 분리된다. 예를 들면, 회로 설계자는 NMOS 트랜지스터(531)에 의해 공급될 수 있는 전류의 양의 범위뿐만 아니라, 제2 복수의 NMOS 트랜지스터(541, 543, 545, 547)에서 동시에 턴 온되는 NMOS 트랜지스터의 수를 변경하는 것에 의해 NMOS 트랜지스터(531)에 의해 공급될 수 있는 전류의 양 사이의 증분을 조정할 수 있다.
비록 본 개시가 본 개시의 특정한 실시형태와 관련하여 설명되었지만, 많은 다른 변형예와 수정예 및 다른 용도가 기술 분야의 숙련된 자에게는 명백할 것이다. 따라서, 본 개시는 본원의 특정한 개시에 의해 제한되지 않아야 한다는 것이 바람직하다.

Claims (24)

  1. 디바이스에 있어서,
    저항 변화 소자 어레이(resistive change element array)로서, 상기 저항 변화 소자 어레이는,
    복수의 비트 라인들;
    복수의 워드 라인들; 및
    복수의 저항 변화 소자들로서, 각각의 저항 변화 소자는 제1 단자 및 제2 단자를 갖고, 상기 각각의 저항 변화 소자의 제1 단자는 상기 복수의 비트 라인들 중 한 비트 라인에 전기적으로 연결되고 상기 각각의 저항 변화 소자의 제2 단자는 상기 복수의 워드 라인들 중 한 워드 라인에 전기적으로 연결되는 것인, 상기 복수의 저항 변화 소자들
    을 포함하는 상기 저항 변화 소자 어레이;
    복수의 저항 기준 소자(resistive reference element)들로서, 각각의 저항 기준 소자는 제1 단자 및 제2 단자를 갖고, 상기 각각의 저항 기준 소자의 제1 단자는 상기 복수의 비트 라인들 중 한 비트 라인에 전기적으로 연결되고 상기 각각의 저항 기준 소자의 제2 단자는 상기 복수의 워드 라인들 중 한 워드 라인에 전기적으로 연결되고, 상기 복수의 저항 기준 소자들은 복수의 저 저항 기준 소자들 및 복수의 고 저항 기준 소자들을 포함하며, 상기 복수의 저 저항 기준 소자들은 상기 복수의 고 저항 기준 소자들의 저항들보다 더 작은 저항들을 갖는 것인, 상기 복수의 저항 기준 소자들;
    회로와 상기 복수의 저항 기준 소자들 사이의 전류 흐름에 의해 선택되는 저항에 기초하여 상기 복수의 저항 변화 소자들 중의 적어도 하나의 저항 변화 소자의 동작을 위한 전류량을 싱크하도록(sink) 구성되는 상기 회로로서, 상기 저항은 적어도 2개의 저항들로부터 선택되며, 상기 회로는 상기 복수의 저항 변화 소자들 및 상기 복수의 저항 기준 소자들에 전기적으로 연결되는 것인, 상기 회로; 및
    상기 저항 변화 소자 어레이에 전기적으로 연결되는 복수의 감지 디바이스들
    을 포함하는 디바이스.
  2. 제1항에 있어서, 상기 저항은 상기 복수의 저항 기준 소자들 중의 저항 기준 소자들의 저항들로부터 선택되는 것인, 디바이스.
  3. 제1항에 있어서, 상기 저항은 상기 복수의 저항 기준 소자들 중의 저항 기준 소자들 사이의 상이한 저항들의 수보다 더 큰 수의 상이한 저항들로부터 선택되는 것인, 디바이스.
  4. 제3항에 있어서, 상기 상이한 저항들의 수는 3이고 상기 복수의 저항 기준 소자들 중의 저항 기준 소자들 사이의 상이한 저항들의 수는 2인 것인, 디바이스.
  5. 삭제
  6. 제1항에 있어서, 상기 복수의 저항 기준 소자들은 복수의 중간 저항 기준 소자들을 더 포함하고, 상기 복수의 저 저항 기준 소자들은 상기 복수의 중간 저항 기준 소자들의 저항들보다 더 작은 저항들을 가지며, 상기 복수의 중간 저항 기준 소자들은 상기 복수의 고 저항 기준 소자들의 저항들보다 더 작은 저항들을 갖는 것인, 디바이스.
  7. 제1항에 있어서, 상기 회로는 또한, 적어도 하나의 제어 신호를 수신하도록 그리고 상기 적어도 하나의 제어 신호에 기초하여 상기 회로와 상기 복수의 저항 기준 소자들 사이의 전류 흐름을 조정하도록 구성되는 것인, 디바이스.
  8. 제1항에 있어서, 상기 회로는 또한, 상기 저항 변화 소자 어레이의 회로 상태(circuit condition)들을 보상하기 위해 상기 적어도 하나의 저항 변화 소자의 동작을 위한 상기 전류량을 조정하도록 구성되는 것인, 디바이스.
  9. 제1항에 있어서, 상기 복수의 저항 변화 소자들 중의 저항 변화 소자들은 2 단자 나노튜브 스위칭 소자들, 위상 변화 메모리 소자들, 금속 산화물 메모리 소자들, 및 도전성 브리지 메모리 소자들로 이루어진 그룹으로부터 선택되는 것인, 디바이스.
  10. 제1항에 있어서, 상기 복수의 저항 기준 소자들 중의 저항 기준 소자들은 저항기들, 2 단자 나노튜브 스위칭 소자들, 위상 변화 메모리 소자들, 금속 산화물 메모리 소자들, 및 도전성 브리지 메모리 소자들로 이루어진 그룹으로부터 선택되는 것인, 디바이스.
  11. 제1항에 있어서, 복수의 증폭기들이 상기 저항 변화 소자 어레이에 전기적으로 연결되고 상기 복수의 감지 디바이스들이 상기 복수의 증폭기들에 전기적으로 연결되도록, 상기 저항 변화 소자 어레이와 상기 복수의 감지 디바이스들 사이에 전기적으로 연결되는 상기 복수의 증폭기들을 더 포함하는, 디바이스.
  12. 제1항에 있어서, 상기 복수의 저항 기준 소자들은 상기 저항 변화 소자 어레이 내에 위치되는 것인, 디바이스.
  13. 디바이스에 있어서,
    저항 변화 소자 어레이로서, 상기 저항 변화 소자 어레이는,
    복수의 비트 라인들;
    복수의 워드 라인들; 및
    복수의 저항 변화 소자들로서, 각각의 저항 변화 소자는 제1 단자 및 제2 단자를 갖고, 상기 각각의 저항 변화 소자의 제1 단자는 상기 복수의 비트 라인들 중 한 비트 라인에 전기적으로 연결되고 상기 각각의 저항 변화 소자의 제2 단자는 상기 복수의 워드 라인들 중 한 워드 라인에 전기적으로 연결되는 것인, 상기 복수의 저항 변화 소자들
    을 포함하는 상기 저항 변화 소자 어레이;
    복수의 저항 기준 소자들로서, 각각의 저항 기준 소자는 제1 단자 및 제2 단자를 갖고, 상기 각각의 저항 기준 소자의 제1 단자는 상기 복수의 비트 라인들 중 한 비트 라인에 전기적으로 연결되고 상기 각각의 저항 기준 소자의 제2 단자는 상기 복수의 워드 라인들 중 한 워드 라인에 전기적으로 연결되고, 상기 복수의 저항 기준 소자들은 복수의 저 저항 기준 소자들 및 복수의 고 저항 기준 소자들을 포함하며, 상기 복수의 저 저항 기준 소자들은 상기 복수의 고 저항 기준 소자들의 저항들보다 더 작은 저항들을 갖는 것인, 상기 복수의 저항 기준 소자들;
    회로와 상기 복수의 저항 기준 소자들 사이의 전류 흐름에 의해 선택되는 저항에 기초하여 상기 복수의 저항 변화 소자들 중의 적어도 하나의 저항 변화 소자의 동작을 위한 전류량을 소싱하도록(source) 구성되는 상기 회로로서, 상기 저항은 적어도 2개의 저항들로부터 선택되며, 상기 회로는 상기 복수의 저항 변화 소자들 및 상기 복수의 저항 기준 소자들에 전기적으로 연결되는 것인, 상기 회로; 및
    상기 저항 변화 소자 어레이에 전기적으로 연결되는 복수의 감지 디바이스들
    을 포함하는 디바이스.
  14. 제13항에 있어서, 상기 저항은 상기 복수의 저항 기준 소자들 중의 저항 기준 소자들의 저항들로부터 선택되는 것인, 디바이스.
  15. 제13항에 있어서, 상기 저항은 상기 복수의 저항 기준 소자들 중의 저항 기준 소자들 사이의 상이한 저항들의 수보다 더 큰 수의 상이한 저항들로부터 선택되는 것인, 디바이스.
  16. 제15항에 있어서, 상기 상이한 저항들의 수는 3이고 상기 복수의 저항 기준 소자들 중의 저항 기준 소자들 사이의 상이한 저항들의 수는 2인 것인, 디바이스.
  17. 삭제
  18. 제13항에 있어서, 상기 복수의 저항 기준 소자들은 복수의 중간 저항 기준 소자들을 더 포함하고, 상기 복수의 저 저항 기준 소자들은 상기 복수의 중간 저항 기준 소자들의 저항들보다 더 작은 저항들을 가지며, 상기 복수의 중간 저항 기준 소자들은 상기 복수의 고 저항 기준 소자들의 저항들보다 더 작은 저항들을 갖는 것인, 디바이스.
  19. 제13항에 있어서, 상기 회로는 또한, 적어도 하나의 제어 신호를 수신하도록 그리고 상기 적어도 하나의 제어 신호에 기초하여 상기 회로와 상기 복수의 저항 기준 소자들 사이의 전류 흐름을 조정하도록 구성되는 것인, 디바이스.
  20. 제13항에 있어서, 상기 회로는 또한, 상기 저항 변화 소자 어레이의 회로 상태를 보상하기 위해 상기 적어도 하나의 저항 변화 소자의 동작을 위한 상기 전류량을 조정하도록 구성되는 것인, 디바이스.
  21. 제13항에 있어서, 상기 복수의 저항 변화 소자들 중의 저항 변화 소자들은 2 단자 나노튜브 스위칭 소자들, 위상 변화 메모리 소자들, 금속 산화물 메모리 소자들, 및 도전성 브리지 메모리 소자들로 이루어진 그룹으로부터 선택되는 것인, 디바이스.
  22. 제13항에 있어서, 상기 복수의 저항 기준 소자들 중의 저항 기준 소자들은 저항기들, 2 단자 나노튜브 스위칭 소자들, 위상 변화 메모리 소자들, 금속 산화물 메모리 소자들, 및 도전성 브리지 메모리 소자들로 이루어진 그룹으로부터 선택되는 것인, 디바이스.
  23. 제13항에 있어서, 복수의 증폭기들이 상기 저항 변화 소자 어레이에 전기적으로 연결되고 상기 복수의 감지 디바이스들이 상기 복수의 증폭기들에 전기적으로 연결되도록, 상기 저항 변화 소자 어레이와 상기 복수의 감지 디바이스들 사이에 전기적으로 연결되는 상기 복수의 증폭기들을 더 포함하는, 디바이스.
  24. 제13항에 있어서, 상기 복수의 저항 기준 소자들은 상기 저항 변화 소자 어레이 내에 위치되는 것인, 디바이스.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10290327B2 (en) 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
KR102395535B1 (ko) * 2017-11-20 2022-05-10 에스케이하이닉스 주식회사 테스트 회로 블록, 이를 포함하는 저항 변화 메모리 장치 및 저항 변화 메모리 장치의 형성방법
US11522130B2 (en) * 2018-06-28 2022-12-06 Intel Corporation Metal insulator transition field programmable routing block
CN109473136B (zh) * 2018-12-24 2023-08-29 北京时代全芯存储技术股份有限公司 记忆体驱动装置
US11295810B2 (en) 2019-06-07 2022-04-05 Nantero, Inc. Combinational resistive change elements
US11145337B1 (en) 2020-04-13 2021-10-12 Nantero, Inc. Sense amplifiers
CN113764381A (zh) * 2020-06-01 2021-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法和使用半导体结构检测偏移量的方法
JP6899024B1 (ja) * 2020-06-11 2021-07-07 ウィンボンド エレクトロニクス コーポレーション 抵抗変化型シナプスアレイ装置
TWI737465B (zh) 2020-08-27 2021-08-21 華邦電子股份有限公司 電阻式記憶體裝置及其操作方法
US11798623B2 (en) * 2021-11-05 2023-10-24 Nantero, Inc. Three dimensional (3D) memories with multiple resistive change elements per cell and corresponding architectures

Family Cites Families (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4442507A (en) 1981-02-23 1984-04-10 Burroughs Corporation Electrically programmable read-only memory stacked above a semiconductor substrate
JP3454520B2 (ja) * 1990-11-30 2003-10-06 インテル・コーポレーション フラッシュ記憶装置の書込み状態を確認する回路及びその方法
US5892409A (en) * 1997-07-28 1999-04-06 International Business Machines Corporation CMOS process compensation circuit
JP3920565B2 (ja) * 2000-12-26 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
US6618295B2 (en) 2001-03-21 2003-09-09 Matrix Semiconductor, Inc. Method and apparatus for biasing selected and unselected array lines when writing a memory array
JP2002367386A (ja) * 2001-06-07 2002-12-20 Toshiba Corp 半導体メモリ装置
US6724653B1 (en) 2001-12-21 2004-04-20 Kabushiki Kaisha Toshiba Magnetic random access memory
JP2003308698A (ja) * 2002-04-12 2003-10-31 Toshiba Corp 不揮発性半導体メモリ装置
US6597598B1 (en) * 2002-04-30 2003-07-22 Hewlett-Packard Development Company, L.P. Resistive cross point memory arrays having a charge injection differential sense amplifier
US6859408B2 (en) * 2002-08-29 2005-02-22 Micron Technology, Inc. Current limiting antifuse programming path
US6538940B1 (en) * 2002-09-26 2003-03-25 Motorola, Inc. Method and circuitry for identifying weak bits in an MRAM
US6674679B1 (en) * 2002-10-01 2004-01-06 Hewlett-Packard Development Company, L.P. Adjustable current mode differential amplifier for multiple bias point sensing of MRAM having equi-potential isolation
US6778431B2 (en) * 2002-12-13 2004-08-17 International Business Machines Corporation Architecture for high-speed magnetic memories
US6909631B2 (en) * 2003-10-02 2005-06-21 Freescale Semiconductor, Inc. MRAM and methods for reading the MRAM
US6868025B2 (en) * 2003-03-10 2005-03-15 Sharp Laboratories Of America, Inc. Temperature compensated RRAM circuit
US6750530B1 (en) * 2003-06-03 2004-06-15 International Business Machines Corporation Semiconductor antifuse with heating element
US6795359B1 (en) * 2003-06-10 2004-09-21 Micron Technology, Inc. Methods and apparatus for measuring current as in sensing a memory cell
US6972985B2 (en) 2004-05-03 2005-12-06 Unity Semiconductor Corporation Memory element having islands
JP4153901B2 (ja) * 2004-06-15 2008-09-24 シャープ株式会社 半導体記憶装置
US7075817B2 (en) 2004-07-20 2006-07-11 Unity Semiconductor Corporation Two terminal memory array having reference cells
US8139409B2 (en) * 2010-01-29 2012-03-20 Unity Semiconductor Corporation Access signal adjustment circuits and methods for memory cells in a cross-point array
US8559209B2 (en) * 2011-06-10 2013-10-15 Unity Semiconductor Corporation Array voltage regulating technique to enable data operations on large cross-point memory arrays with resistive memory elements
US9390790B2 (en) 2005-04-05 2016-07-12 Nantero Inc. Carbon based nonvolatile cross point memory incorporating carbon based diode select devices and MOSFET select devices for memory and logic applications
US9287356B2 (en) * 2005-05-09 2016-03-15 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US8000127B2 (en) 2009-08-12 2011-08-16 Nantero, Inc. Method for resetting a resistive change memory element
US7781862B2 (en) 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
US8102018B2 (en) 2005-05-09 2012-01-24 Nantero Inc. Nonvolatile resistive memories having scalable two-terminal nanotube switches
US8008745B2 (en) 2005-05-09 2011-08-30 Nantero, Inc. Latch circuits and operation circuits having scalable nonvolatile nanotube switches as electronic fuse replacement elements
US8217490B2 (en) * 2005-05-09 2012-07-10 Nantero Inc. Nonvolatile nanotube diodes and nonvolatile nanotube blocks and systems using same and methods of making same
US7206247B2 (en) * 2005-06-28 2007-04-17 Cypress Semiconductor Corporation Antifuse circuit with dynamic current limiter
US7253496B2 (en) * 2005-06-28 2007-08-07 Cypress Semiconductor Corporation Antifuse circuit with current regulator for controlling programming current
JP2007141312A (ja) * 2005-11-16 2007-06-07 Sharp Corp 半導体記憶装置の読み出し回路
US8050084B2 (en) * 2006-09-05 2011-11-01 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage system having the same, and method of driving the nonvolatile memory device
JP2008065953A (ja) 2006-09-11 2008-03-21 Fujitsu Ltd 不揮発性半導体記憶装置及びその読み出し方法
JP4088323B1 (ja) * 2006-12-06 2008-05-21 シャープ株式会社 不揮発性半導体記憶装置
US8139432B2 (en) * 2006-12-27 2012-03-20 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
US7571901B2 (en) * 2007-06-21 2009-08-11 Qimonda North America Corp. Circuit for programming a memory element
US7706201B2 (en) 2007-07-16 2010-04-27 Qimonda Ag Integrated circuit with Resistivity changing memory cells and methods of operating the same
US7701791B2 (en) 2007-07-26 2010-04-20 Unity Semiconductor Corporation Low read current architecture for memory
US7764533B2 (en) 2007-09-18 2010-07-27 International Business Machines Corporation Multi-level memory cell utilizing measurement time delay as the characteristic parameter for level definition
JP5159224B2 (ja) * 2007-09-21 2013-03-06 株式会社東芝 抵抗変化メモリ装置
US20090108400A1 (en) * 2007-10-31 2009-04-30 International Business Machines Corporation Anti-fuse structure including a sense pad contact region and methods for fabrication and programming thereof
US8188763B2 (en) 2008-08-14 2012-05-29 Nantero, Inc. Nonvolatile nanotube programmable logic devices and a nonvolatile nanotube field programmable gate array using same
US9263126B1 (en) 2010-09-01 2016-02-16 Nantero Inc. Method for dynamically accessing and programming resistive change element arrays
JP2010079974A (ja) 2008-09-25 2010-04-08 Toshiba Corp 半導体記憶装置
US7852665B2 (en) * 2008-10-31 2010-12-14 Seagate Technology Llc Memory cell with proportional current self-reference sensing
US8482339B1 (en) * 2009-06-12 2013-07-09 National Acquisition Sub, Inc. Method and apparatus for temperature compensation of filter circuits
JP4940287B2 (ja) 2009-08-06 2012-05-30 株式会社東芝 不揮発性半導体記憶装置
US20150236026A1 (en) * 2010-01-29 2015-08-20 Brigham Young University Permanent solid state memory using carbon-based or metallic fuses
KR20110105256A (ko) * 2010-03-18 2011-09-26 삼성전자주식회사 적층 구조를 갖는 반도체 메모리 장치 및 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법
US9496033B2 (en) * 2010-08-20 2016-11-15 Attopsemi Technology Co., Ltd Method and system of programmable resistive devices with read capability using a low supply voltage
KR101194933B1 (ko) * 2010-12-08 2012-10-25 에스케이하이닉스 주식회사 비휘발성 메모리 장치
JP2012133836A (ja) * 2010-12-20 2012-07-12 Toshiba Corp 抵抗変化型メモリ
KR20120115798A (ko) * 2011-04-11 2012-10-19 에스케이하이닉스 주식회사 반도체 집적 회로 및 그의 동작 방법
US8854873B1 (en) 2011-05-05 2014-10-07 Adesto Technologies Corporation Memory devices, architectures and methods for memory elements having dynamic change in property
WO2013001741A1 (ja) * 2011-06-27 2013-01-03 パナソニック株式会社 不揮発性半導体記憶装置およびその読み出し方法
US9042152B2 (en) 2011-08-25 2015-05-26 Samsung Electronics Co., Ltd. Data read circuit, a non-volatile memory device having the same, and a method of reading data from the non-volatile memory device
KR101115756B1 (ko) * 2011-09-23 2012-03-06 권의필 고집적 프로그램이 가능한 비휘발성 메모리 및 그 제조 방법
KR101298190B1 (ko) 2011-10-13 2013-08-20 에스케이하이닉스 주식회사 저항성 메모리 장치, 그 레이아웃 구조 및 센싱 회로
WO2013080499A1 (ja) * 2011-12-02 2013-06-06 パナソニック株式会社 抵抗変化型不揮発性記憶素子の書き込み方法および抵抗変化型不揮発性記憶装置
US9269425B2 (en) 2011-12-30 2016-02-23 Sandisk 3D Llc Low forming voltage non-volatile storage device
US9053788B2 (en) 2012-03-29 2015-06-09 Panasonic Intellectual Property Management Co., Ltd. Cross-point variable resistance nonvolatile memory device
US20130292634A1 (en) * 2012-05-07 2013-11-07 Yung-Tin Chen Resistance-switching memory cells having reduced metal migration and low current operation and methods of forming the same
US9536584B2 (en) * 2012-06-11 2017-01-03 Nec Corporation Nonvolatile logic gate device
KR20140011790A (ko) * 2012-07-19 2014-01-29 삼성전자주식회사 멀티 레벨 안티퓨즈 메모리 장치 및 이의 동작 방법
US20150187414A1 (en) * 2012-07-27 2015-07-02 Hewlett-Packard Development Company, L.P. Dynamic sense circuitry
US9281061B2 (en) * 2012-09-19 2016-03-08 Micron Technology, Inc. Methods and apparatuses having a voltage generator with an adjustable voltage drop for representing a voltage drop of a memory cell and/or a current mirror circuit and replica circuit
US9058875B2 (en) * 2012-12-17 2015-06-16 Micron Technology, Inc. Resistive memory sensing
US9082509B2 (en) * 2012-12-19 2015-07-14 Intel Corporation Method and apparatus for reading variable resistance memory elements
KR102077604B1 (ko) * 2012-12-24 2020-02-17 에스케이하이닉스 주식회사 저항성 메모리 장치의 라이트 방법 및 그 저항성 메모리 장치
KR102060488B1 (ko) * 2012-12-27 2019-12-30 삼성전자주식회사 불휘발성 랜덤 액세스 메모리 장치 및 그것의 데이터 읽기 방법
JP2014143284A (ja) * 2013-01-23 2014-08-07 Sony Corp 記憶素子、半導体装置、および書込方法
KR102115427B1 (ko) * 2013-02-28 2020-05-28 에스케이하이닉스 주식회사 반도체 장치, 프로세서, 시스템 및 반도체 장치의 동작 방법
US9047943B2 (en) 2013-03-05 2015-06-02 Sandisk 3D Llc Non-volatile storage system biasing conditions for standby and first read
US10249366B2 (en) * 2013-03-15 2019-04-02 Sony Semiconductor Solutions Corporation Integrated circuit system with non-volatile memory stress suppression and method of manufacture thereof
US20140293673A1 (en) * 2013-03-28 2014-10-02 Ememory Technology Inc. Nonvolatile memory cell structure and method for programming and reading the same
JP2015026901A (ja) * 2013-07-24 2015-02-05 株式会社東芝 リコンフィギュラブル論理回路
KR102162701B1 (ko) 2013-07-30 2020-10-07 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 이용하는 반도체 시스템
US10654718B2 (en) * 2013-09-20 2020-05-19 Nantero, Inc. Scalable nanotube fabrics and methods for making same
KR102168652B1 (ko) * 2013-12-16 2020-10-23 삼성전자주식회사 감지 증폭기, 그것을 포함하는 반도체 메모리 장치 및 그것의 읽기 방법
FR3016465B1 (fr) * 2014-01-10 2017-09-08 Commissariat Energie Atomique Memoire munie de cellules de memoire volatile et non volatile associees
CN106233392B (zh) * 2014-03-07 2019-03-29 东芝存储器株式会社 存储器设备
WO2015136740A1 (en) * 2014-03-11 2015-09-17 Masahiro Takahashi Semiconductor memory device
CN109326581B (zh) * 2014-03-24 2023-01-10 太浩研究有限公司 使用间隔体击穿的反熔丝元件
KR102111510B1 (ko) * 2014-04-10 2020-05-19 에스케이하이닉스 주식회사 전자 장치
US9484093B2 (en) * 2014-05-20 2016-11-01 Sandisk Technologies Llc Controlling adjustable resistance bit lines connected to word line combs
US9202561B1 (en) * 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device
KR20150144550A (ko) * 2014-06-17 2015-12-28 삼성전자주식회사 온-칩 저항 측정 회로 및 이를 포함하는 저항성 메모리 장치
FR3022374B1 (fr) * 2014-06-17 2018-11-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Registre ayant une memoire non volatile pour la sauvegarde et la restauration d'une memoire volatile
KR102140785B1 (ko) * 2014-06-27 2020-08-03 삼성전자주식회사 저항성 메모리 장치 및 상기 저항성 메모리 장치의 동작 방법
TWI688951B (zh) * 2014-10-30 2020-03-21 日商索尼半導體解決方案公司 非揮發性記憶體裝置
GB201419355D0 (en) * 2014-10-30 2014-12-17 Ibm Neuromorphic synapses
US9502106B2 (en) * 2014-12-10 2016-11-22 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling semiconductor memory device
KR20160074238A (ko) 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 전자 장치 및 전자 장치의 동작 방법
US9299430B1 (en) 2015-01-22 2016-03-29 Nantero Inc. Methods for reading and programming 1-R resistive change element arrays
KR102251814B1 (ko) * 2015-02-06 2021-05-13 삼성전자주식회사 메모리 장치, 그것의 동작 및 제어 방법
EP3062215B1 (en) * 2015-02-24 2018-04-04 Crocus Technology S.A. Mram-based programmable magnetic device for generating random numbers
WO2016141490A1 (en) * 2015-03-11 2016-09-15 Telcodium Inc. Power supply connecting board with multiple programmable output voltage levels
US9837154B2 (en) * 2015-04-15 2017-12-05 Hewlett Packard Enterprise Development Lp Resistive random access memory (RRAM) system
US9524776B2 (en) * 2015-04-28 2016-12-20 Panasonic Intellectual Property Management Co., Ltd. Forming method for variable-resistance nonvolatile memory element
JP6515666B2 (ja) * 2015-05-08 2019-05-22 住友電気工業株式会社 増幅回路
US9478308B1 (en) * 2015-05-26 2016-10-25 Intel IP Corporation Programmable memory device sense amplifier
TWI569271B (zh) * 2015-06-17 2017-02-01 華邦電子股份有限公司 電阻式記憶體裝置的寫入方法
WO2017023245A1 (en) 2015-07-31 2017-02-09 Hewlett Packard Enterprise Development Lp Data sensing in crosspoint memory structures
US9613701B2 (en) * 2015-08-24 2017-04-04 Freescale Semiconductor, Inc. Ternary content addressable memory (TCAM) with programmable resistive elements
JP6520576B2 (ja) * 2015-08-27 2019-05-29 ソニー株式会社 メモリ、情報処理システムおよびメモリの制御方法
KR102358564B1 (ko) * 2015-09-02 2022-02-04 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치
US9601165B1 (en) * 2015-09-24 2017-03-21 Intel IP Corporation Sense amplifier
CN107533858B (zh) * 2015-09-25 2021-01-12 慧与发展有限责任合伙企业 交叉杆阵列、图像处理器及对存储单元进行编程的方法
CN106558335B (zh) * 2015-09-30 2020-04-24 华邦电子股份有限公司 存储器驱动装置以及方法
KR102388605B1 (ko) * 2015-12-01 2022-04-21 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 전자 장치
WO2017138234A1 (ja) * 2016-02-08 2017-08-17 ソニー株式会社 メモリコントローラ、メモリシステム、および、メモリコントローラの制御方法
WO2017146683A1 (en) * 2016-02-23 2017-08-31 Hewlett Packard Enterprise Development Lp Memristive arrays with a waveform generation device
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
US11126549B2 (en) * 2016-03-31 2021-09-21 Hewlett Packard Enterprise Development Lp Processing in-memory architectures for performing logical operations
US9922722B2 (en) * 2016-04-07 2018-03-20 Stmicroelectronics S.R.L. Antifuse cell with capacitor and transistors
US9947400B2 (en) * 2016-04-22 2018-04-17 Nantero, Inc. Methods for enhanced state retention within a resistive change cell
US10256406B2 (en) * 2016-05-16 2019-04-09 Micron Technology, Inc. Semiconductor structures including liners and related methods
KR102590991B1 (ko) * 2016-08-08 2023-10-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이를 위한 저항 보상 회로
US10037800B2 (en) * 2016-09-28 2018-07-31 International Business Machines Corporation Resistive memory apparatus using variable-resistance channels with high- and low-resistance regions
US9997242B2 (en) * 2016-10-14 2018-06-12 Arm Ltd. Method, system and device for non-volatile memory device state detection
KR20180063514A (ko) * 2016-12-02 2018-06-12 에스케이하이닉스 주식회사 전자 장치
CN106656347B (zh) * 2016-12-26 2019-03-19 武汉光迅科技股份有限公司 一种用于控制光发射组件波长的方法及装置
US10355206B2 (en) 2017-02-06 2019-07-16 Nantero, Inc. Sealed resistive change elements
JP6438531B1 (ja) * 2017-06-16 2018-12-12 株式会社東芝 磁気記憶装置
US11183228B2 (en) * 2017-09-15 2021-11-23 Tohoku University Memory circuit device including a selection circuit unit shared by a write circuit unit and a read circut unit
US10290327B2 (en) 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10796755B2 (en) * 2018-04-19 2020-10-06 Micron Technology, Inc. Permutation coding for improved memory cell operations
IT201800005084A1 (it) * 2018-05-04 2019-11-04 Dispositivo di memoria non volatile, in particolare a cambiamento di fase e relativo metodo di lettura
US10854289B2 (en) * 2018-05-14 2020-12-01 Samsung Electronics Co., Ltd. Resistive memory device providing reference calibration, and operating method thereof
US11151296B2 (en) * 2018-05-18 2021-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell array circuit

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