CN113764381A - 半导体结构及其形成方法和使用半导体结构检测偏移量的方法 - Google Patents
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Abstract
本申请公开了一种半导体结构及其形成方法以及使用半导体结构测量偏移量的方法。该半导体结构包括：衬底；第一电阻结构，位于衬底表面并沿第一方向延伸；第二电阻结构，位于衬底表面并沿第一方向延伸，第二电阻结构具有与第一电阻结构相同的形状和尺寸；第一端子、第二端子和第三端子，沿着第一方向间隔地位于第一电阻结构表面；第四端子、第五端子和第六端子，沿着第二方向间隔地位于第二电阻结构表面；以及多个互连结构，电连接第一端子、第二端子、第三端子、第四端子、第五端子和第六端子，以形成惠斯通电桥。本申请所公开的半导体结构及其形成方法以及使用半导体结构测量偏移量的方法实现了OVL偏移的定量检测。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及半导体结构及其形成方法和使用半导体结构检测偏移量的方法。
背景技术
随着半导体技术的发展，超大规模集成电路芯片的集成度已经高达几十亿甚至上百亿器件的规模，层与层之间的对准至关重要。对于关键尺寸为130nm以及下的产品，导电结构(CT)到栅极结构(Gate)的距离非常小，二者的对准至关重要。
覆盖指标(Over-layer，OVL)用于说明不同层之间的对准程度，也是制造过程中非常关键的参数。现有的OVL检测主要分为线内(inline)量测和晶圆允收测试(WaferAcceptance Test，WAT)，其中，线内量测比较粗略且存在较大的人为误差，而传统晶圆允收测试也仅能够提供定性测试，二者均不能明显有效反应导电结构到栅极结构的OVL的具体数值。
因此，需要对OVL的检测装置和方法进行改进。
发明内容
鉴于以上所述现有技术的缺点，本申请的目的在于提供一种用于检测层间偏移的半导体结构和使用该半导体结构检测层间偏移的方法，以实现对OVL的定量检测。
本申请的一个方面提供了一种半导体结构，其包括：衬底；第一电阻结构，位于所述衬底表面并沿第一方向延伸；第二电阻结构，位于所述衬底表面并沿所述第一方向延伸，所述第二电阻结构与所述第一电阻结构具有相同的形状和尺寸；第一端子、第二端子和第三端子，沿着所述第一方向间隔地位于所述第一电阻结构表面；第四端子、第五端子和第六端子，沿着所述第一方向间隔地位于所述第二电阻结构表面；以及多个互连结构，电连接所述第一端子、所述第二端子、所述第三端子、所述第四端子、所述第五端子和所述第六端子，以形成惠斯通电桥。
可选地，所述第三端子位于所述第一端子与所述第二端子之间；所述第六端子位于所述第四端子与所述第五端子之间；所述第一端子到所述第二端子的距离与所述第四端子到所述第五端子的距离相等；所述第二端子到所述第三端子的距离与所述第五端子到所述第六端子的距离相等。
可选地，所述多个互连结构包括：第一互连结构，电连接所述第一端子和所述第五端子，以形成所述惠斯通电桥的第一输出端；第二互连结构，电连接所述第二端子和所述第四端子，以形成所述惠斯通电桥的第二输出端；第三互连结构，电连接至所述第三端子，以形成所述惠斯通电桥的第一输入端；以及第四互连结构，电连接至所述第六端子，以形成所述惠斯通电桥的第二输入端。
可选地，所述第一电阻结构包括第一部分、第二部分和位于所述第一部分与所述第二部分之间的第三部分，所述第一部分、所述第二部分和所述第三部分均为矩形，所述第一部分和所述第二部分的尺寸相同，所述第三部分的宽度小于所述第一部分的宽度；所述第二电阻结构包括第四部分、第五部分和位于所述第四部分与所述第五部分之间的第六部分，所述第四部分、所述第五部分和所述第六部分均为矩形，所述第四部分和所述第五部分的尺寸相同，所述第六部分的宽度小于所述第四部分的宽度。
可选地，所述第一端子位于所述第一部分表面并与所述第一部分电连接；所述第二端子位于所述第二部分表面并与所述第二部分电连接；所述第三端子位于所述第三部分表面并与所述第三部分电连接；所述第四端子位于所述第四部分表面并与所述第四部分电连接；所述第五端子位于所述第五部分表面并与所述第五部分电连接；以及所述第六端子位于所述第六部分表面并与所述第六部分电连接。
可选地，所述第一端子、所述第二端子、所述第三端子、所述第四端子、所述第五端子和所述第六端子均沿与所述第一方向垂直的第二方向延伸。
可选地，所述第一端子的宽度大于所述第一部分的宽度，所述第二端子的宽度大于所述第二部分的宽度，所述第三端子的宽度大于所述第三部分的宽度；所述第四端子的宽度大于所述第四部分的宽度，所述第五端子的宽度大于所述第二部分的宽度，所述第三端子的宽度大于所述第三部分的宽度。
可选地，所述第一端子包括：位于所述第一部分的表面的第一硅化物层、以及位于所述第一硅化物层表面并沿所述第二方向间隔地布置的多个第一导电结构；所述第二端子包括：位于所述第二部分的表面的第二硅化物层、以及位于所述第二硅化物层表面并沿所述第二方向间隔地布置的多个第二导电结构；所述第四端子包括：位于所述第四部分的表面的第四硅化物层、以及位于所述第四硅化物层表面并沿所述第二方向间隔地布置的多个第四导电结构；所述第五端子包括：位于所述第五部分的表面的第五硅化物层、以及位于所述第五硅化物层表面并沿所述第二方向间隔地布置的多个第五导电结构。
可选地，所述第一硅化物层、所述第二硅化物层、所述第三硅化物层和所述第四硅化物层的材料为硅化钴。
可选地，所述第三端子包括沿所述第二方向间隔地布置多个第三导电结构，所述第六端子包括沿所述第二方向间隔地布置多个第六导电结构。
可选地，所述第一电阻结构和所述第二电阻的材料为多晶硅。
本申请的另一个方面提供了一种半导体结构的形成方法，其包括：提供衬底；在所述衬底表面形成沿第一方向延伸的第一电阻结构；在所述衬底表面形成沿所述第一方向延伸的第二电阻结构，所述第二电阻结构与所述第一电阻结构具有相同的形状和尺寸；在所述第一电阻结构表面沿着所述第一方向间隔地形成第一端子、第二端子和第三端子；在所述第二电阻结构表面沿着所述第一方向间隔地形成第四端子、第五端子和第六端子；以及形成多个互连结构，所述多个互连结构电连接所述第一端子、所述第二端子、所述第三端子、所述第四端子、所述第五端子和所述第六端子，以形成惠斯通电桥。
可选地，所述第三端子位于所述第一端子与所述第二端子之间；所述第六端子位于所述第四端子与所述第五端子之间；所述第一端子到所述第二端子的距离与所述第四端子到所述第五端子的距离相等；所述第二端子到所述第三端子的距离与所述第五端子到所述第六端子的距离相等。
可选地，形成多个互连结构的步骤包括：形成第一互连结构，所述第一互连结构电连接所述第一端子和所述第五端子，以形成所述惠斯通电桥的第一输出端；形成第二互连结构，所述第二互连结构电连接所述第二端子和所述第四端子，以形成所述惠斯通电桥的第二输出端；形成第三互连结构，所述第三互连结构电连接至所述第三端子，以形成所述惠斯通电桥的第一输入端；以及形成第四互连结构，所述第四互连结构电连接至所述第六端子，以形成所述惠斯通电桥的第二输入端。
可选地，所述第一电阻结构包括第一部分、第二部分和位于所述第一部分与所述第二部分之间的第三部分，所述第一部分、所述第二部分和所述第三部分均为矩形，所述第一部分和所述第二部分的尺寸相同，所述第三部分的宽度小于所述第一部分的宽度；所述第二电阻结构包括第四部分、第五部分和位于所述第四部分与所述第五部分之间的第六部分，所述第四部分、所述第五部分和所述第六部分均为矩形，所述第四部分和所述第五部分的尺寸相同，所述第六部分的宽度小于所述第四部分的宽度。
可选地，所述第一端子的宽度大于所述第一部分的宽度，所述第二端子的宽度大于所述第二部分的宽度，所述第三端子的宽度大于所述第三部分的宽度；所述第四端子的宽度大于所述第四部分的宽度，所述第五端子的宽度大于所述第二部分的宽度，所述第三端子的宽度大于所述第三部分的宽度。
可选地，形成第一端子、第二端子和第三端子的步骤包括：在所述第一部分表面所形成述第一端子；在所述第二部分表面所形成述第二端子；以及在所述第三部分表面所形成述第三端子，形成第四端子、第五端子和第六端子的步骤包括：在所述第四部分表面所形成述第四端子；在所述第五部分表面所形成述第五端子；以及在所述第六部分表面所形成述第六端子。
可选地，所述第一端子包括：位于所述第一部分的表面的第一硅化物层、以及位于所述第一硅化物层表面并沿所述第二方向间隔地布置的多个第一导电结构；所述第二端子包括：位于所述第二部分的表面的第二硅化物层、以及位于所述第二硅化物层表面并沿所述第二方向间隔地布置的多个第二导电结构；所述第四端子包括：位于所述第四部分的表面的第四硅化物层、以及位于所述第四硅化物层表面并沿所述第二方向间隔地布置的多个第四导电结构；所述第五端子包括：位于所述第五部分的表面的第五硅化物层、以及位于所述第五硅化物层表面并沿所述第二方向间隔地布置的多个第五导电结构；所述第三端子包括：沿所述第二方向间隔地布置多个第三导电结构，所述第六端子包括：沿所述第二方向间隔地布置多个第六导电结构。
可选地，所述第一硅化物层、所述第二硅化物层、所述第三硅化物层和所述第四硅化物层的材料为硅化钴。
本申请的又一个方面提供了一种使用前述半导体结构检测偏移量的方法，其包括：在所述惠斯通电桥结构的两个输入端之间施加预定的输入电压；检测所述惠斯通电桥结构的两个输出端之间的输出电压；以及基于所述输出电压和所述第一电阻结构的尺寸参数确定所述第三端子相对于所述第一电阻结构在所述第一方向上的位移量。
本申请的技术方案具有以下有益效果：
首先，通过设置两个彼此平行的电阻结构，例如虚设多晶硅结构，并将其连接成惠斯通电桥结构，可以通过所述惠斯通电桥结构的输入电压和输出电压以及电阻结构的尺寸参数计算出层间OVL的量。不仅如此，惠斯通电桥结构的特性还能够有效减少噪声和关键尺寸(CD)偏差所带来的误差，同时消除灵敏度增加所带来的误差放大效果，从而提高检测结果的精确度。
其次，由于所述电阻结构被设计为中间窄、两端宽的形状，故所述电阻结构中部相对于两端部能够获得更大的电场强度和更大的电势变化，因此在测量所述电阻结构的位于中部的端子的偏移时能够获得更高的灵敏度。
另外，所述电阻结构及其端子的形成可分别与多晶硅栅极结构和导电结构的形成同步完成，无需新增特定工艺和成本。
另外，通过使所述电阻结构的端子包括多个导电结构且使所述多个导电结构的跨度宽于所述电阻结构，能够在一个或多个导电结构出现制造缺陷提供冗余，并当端子所在层发生宽度方向的偏移时也能实现电阻测量。
另外，当金属导电结构与多晶硅材料直接连接时，可能产生肖特基接触，从而导致非线性伏安特性。通过在多晶硅材料与金属导电结构之间设置硅化物层来衔接二者，能够减小接触电阻并提供线性的欧姆接触。
附图说明
以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本公开的范围，其他方式的实施例也可能同样的完成本申请中的发明意图。应当理解，附图未按比例绘制。其中：
图1A示出了未发生OVL偏移的导电结构和栅极结构；
图1B示出了发生OVL偏移的导电结构和栅极结构；
图2为根据本申请的检测层间偏移的方法的流程图；
图3A至图3E为根据本申请实施例的半导体结构的形成过程的示意图；
图4A示出了根据本申请实施例的未发生OVL偏移的半导体结构；
图4B为图4A中的线AA’截取的剖面视图；
图5A示出了根据本申请实施例的发生OVL偏移的半导体结构；
图5B为图5A中的线BB’截取的剖面视图；
图6示出了根据本申请的半导体结构图的等效电路图；
图7为根据本申请的检测层间偏移量的方法的流程图；
图8示出了根据本申请实施例的半导体结构的示例性图示；
图9示出了图8的半导体结构的仿真结果示意图。
具体实施方式
以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本公开的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本公开不限于所示的实施例，而是与权利要求一致的最宽范围。
这里使用的术语仅用于描述特定示例实施例的目的，而不是限制性的。比如，除非上下文另有明确说明，这里所使用的，单数形式″一″，″一个″和″该″也可以包括复数形式。当在本说明书中使用时，术语″包括″、″包含″和/或″含有″意思是指所关联的整数、步骤、操作、元素组件和/或组的存在，但不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或组的存在或在该系统/方法中可以添加其他特征、整数、步骤、操作、元素、组件和/或组。当在本说明书中使用时，术语″甲位于乙上″的意思可以是甲直接与乙相邻(之上或者之下)，也可以指甲与乙间接相邻(即甲与乙之间还隔了一些物质)；术语″甲位于乙内″的意思可以甲全部位于乙里面，也可以是甲部分地位于乙里面。
下面结合实施例和附图对本申请技术方案进行详细说明。
图1和图2示出了一种半导体结构，所述半导体结构包括衬底10、位于衬底10上的第一多晶硅栅极21、第二多晶硅栅极22和原始导电结构30。
在图1所示情况中，原始导电结构30到第一多晶硅栅极21的距离与导电结构30到第二多晶硅栅极22的距离相同，意味着在形成第一多晶硅栅极21和第二多晶硅栅极22的过程与形成原始导电结构30的过程之间并未发生OVL偏移现象。
在图2所示情况中，导电结构30的位置变化了ΔL，具体地，原始导电结构30的中线从位置Z偏移至位置Z’，使得原始导电结构30到第一多晶硅栅极21的距离增大，到第二多晶硅栅极22的距离减小。这是因为在形成原始导电结构30的过程中发生OVL了偏移。
通过一些线内量测和晶圆允收测试，可以得知OVL偏移是否存在(即定性检测)，但这两种测量均不能明显有效反应导电结构到栅极的OVL的具体数值(即定量检测)，且存在人为误差。
为了解决上述技术问题，本申请实施例提供一种可用于检测层间偏移的半导体结构及其形成方法。
如图3所示，所述半导体结构的形成方法包括：
步骤S11：提供衬底；
步骤S12：在所述衬底表面形成沿第一方向延伸的第一电阻结构；
步骤S13：在所述衬底表面形成沿所述第一方向延伸的第二电阻结构，所述第二电阻结构与所述第一电阻结构具有相同的形状和尺寸；
步骤S14：在所述第一电阻结构表面沿着所述第一方向间隔地形成第一端子、第二端子和第三端子；
步骤S15：在所述第二电阻结构表面沿着所述第一方向间隔地形成第四端子、第五端子和第六端子；
步骤S16：形成多个互连结构，所述多个互连结构电连接所述第一端子、所述第二端子、所述第三端子、所述第四端子、所述第五端子和所述第六端子，以形成惠斯通电桥。
下面结合图3A至图3E对上述各个步骤进行详细说明。应注意，以其他顺序执行以上和以下步骤的方法也落入本公开的保护范围。
如图3A所示，提供衬底100。
衬底100可以是半导体材料，例如但不限于硅。在一些实施例中，衬底100包括晶体硅衬底(例如，晶圆)。在一些实施例中，衬底100包括(i)元素半导体，例如锗；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；(iii)合金半导体，包含硅锗碳化物、硅锗、磷砷化镓、磷化镓铟、砷化镓铟、磷砷化镓铟、砷化铝铟和/或砷化铝镓；或(iv)上述的组合。此外，取决于设计要求，可以掺杂衬底100(例如，p型衬底或n型衬底)。在一些实施例中，衬底100可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。如本文所使用的术语″衬底″描述了在衬底之上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未图案化。衬底可以由电学上的非导电材料制成，诸如玻璃晶圆或蓝宝石晶圆。
如图3B所示，在衬底100表面形成沿第一方向延伸的第一电阻结构201。
第一电阻结构201和第二电阻结构202的材料可以为多晶硅。第一电阻结构201和第二电阻结构202可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适的沉积方法或上述的组合来形成。
在形成第一电阻结构201的过程中，还可以一并形成第二电阻结构202(图3B未示出，可参见图4A)。第二电阻结构202的材料可以为多晶硅。第二电阻结构202可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适的沉积方法或上述的组合来形成。
在一些实施例中，在形成第一电阻结构201和第二电阻结构202的过程中，可以一并形成第一多晶硅栅极21和第二多晶硅栅极22。
如图3C所示，在第一电阻结构201的表面形成第一硅化物层311和第二硅化物层321。
第一硅化物层311和第二硅化物层321可以为硅化钴。第一硅化物层311可用于连接第一电阻结构201与第一导电结构312(图3C中未示出，可参见图3D)。第二硅化物层321可用于连接第一电阻结构201与第二导电结构322(图3C中未示出，可参见图3D)。第一硅化物层311和第二硅化物层321可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适的沉积方法或上述的组合来形成。
通过在第一电阻结构201与第一导电结构312之间设置第一硅化物层311，能够避免了金属材料的第一导电结构312与多晶硅材料的第一电阻结构201之间的具有非线性伏安特性的肖特基接触，而将第一电阻结构201与第一导电结构312以具有线性伏安特性的欧姆接触的方式结合，同时降低了接触电阻。通过在第二电阻结构202与第二导电结构322之间设置第二硅化物层321，能够避免了金属材料的第二导电结构322与多晶硅材料的第二电阻结构202之间的具有非线性伏安特性的肖特基接触，而将第二电阻结构202与第二导电结构322以具有线性伏安特性的欧姆接触的方式结合，同时降低了接触电阻。
在形成第一硅化物层311和第二硅化物321的过程中，还可在第二电阻结构202的表面形成第四硅化物层341和第五硅化物层351。第四硅化物层341和第五硅化物层351可以为硅化钴。第四硅化物层341可用于连接第二电阻结构202与第四导电结构342(图3C中未示出，可参见图4A)。第五硅化物层351可用于连接第二电阻结构202与第五导电结构352(图3C中未示出，可参见图4A)。第四硅化物层341和第五硅化物层351可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适的沉积方法或上述的组合来形成。
如图3D所示，在第一硅化物层311的表面形成第一导电结构312，在第二硅化物321的表面形成第二导电结构322，在第一电阻结构201的表面形成第三导电结构332，第三导电结构332位于第一导电结构312与第二导电结构322之间。
第一导电结构312、第二导电结构322和第三导电结构332的材料可以为金属，例如，铜、铝、钴、钨等。第一导电结构312、第二导电结构322和第三导电结构332可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适的沉积方法或上述的组合来形成。
在形成第一导电结构312、第二导电结构322和第三导电结构332的过程中，还可在第四硅化物层341的表面形成第四导电结构342(图3C中未示出，可参见图4A)，在第五硅化物351的表面形成第五导电结构352(图3C中未示出，可参见图4A)，在第二电阻结构202的表面形成第六导电结构362(图3C中未示出，可参见图4A)，第六导电结构362位于第四导电结构342与第五导电结构352之间。第四导电结构342、第五导电结构352和第六导电结构362的材料可以为金属，例如，铜、铝、钴、钨等。第四导电结构342、第五导电结构352和第六导电结构362可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适的沉积方法或上述的组合来形成。
在一些实施例中，在形成第一导电结构312、第二导电结构322和第三导电结构332、第四导电结构342、第五导电结构352和第六导电结构362的过程中，可以一并形成原始导电结构30。由于原始导电结构30与第一导电结构312、第二导电结构322、第三导电结构332、第四导电结构342、第五导电结构352和第六导电结构362在同一工艺步骤下形成，故原始导电结构30的偏移也会在第一导电结构312、第二导电结构322、第三导电结构332、第四导电结构342、第五导电结构352和第六导电结构362上体现出来。通过测量第一导电结构312、第二导电结构322、第三导电结构332、第四导电结构342、第五导电结构352和第六导电结构362的偏移量，就能够获知原始导电结构30在形成过程中发生的偏移量。
如图3E所示，在第一导电结构312的表面形成第一互连结构410，在第二导电结构322的表面形成第二互连结构420，在第三导电结构332的表面形成第三互连结构430。
第一互连结构410还延伸至第五导电结构352的表面，第二互连结构420还延伸至第四导电结构342的表面。在形成第一互连结构410、第二互连结构420和第三互连结构430的过程中，还可在第六导电结构362的表面形成第四互连结构440。第一互连结构410、第二互连结构420、第三互连结构430和第四互连结构440的材料可以为金属，例如，铜、铝、钴、钨等。第一互连结构410、第二互连结构420、第三互连结构430和第四互连结构440可通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、其他合适的沉积方法或上述的组合来形成。
下面结合图4A至图5B对上述半导体结构进行更详细的说明。
图4A和图4B示出了未发生OVL偏移的半导体结构20，半导体结构20可包括衬底100、位于衬底100上的第一电阻结构201和第二电阻结构202、沿着第一方向(例如，X方向)间隔地位于第一电阻结构201上的第一端子310、第二端子320和第三端子330、沿着所述第一方向间隔地位于第二电阻结构202上的第四端子340、第五端子350和第六端子360、电连接第一端子310和第五端子350的第一互连结构410、电连接第二端子320和第四端子340的第二互连结构420、电连接第三端子330的第三互连结构430以及电连接第六端子360的第四互连结构440。
为了方便理解本申请，图4A和图4B还示出了位于衬底100上的第一多晶硅栅极21和第二多晶硅栅极22以及位于第一多晶硅栅极21和第二多晶硅栅极22之间的原始导电结构30。
第一电阻结构201可位于衬底100表面并沿第一方向(例如，X方向)延伸。第一电阻结构201包括第一部分313、第二部分323和位于第一部分313与第二部分323之间的第三部分333。第一部分313的第一端为自由端，第一部分313的第二端连接至第三部分333的第一端，第三部分333的第二端连接至第二部分323的第一端，第二部分323的第二端为自由端。在本实施例中，第一部分313、第二部分323和第三部分333均可为矩形。具体地，第一部分313的长度为L0，其宽度为W0；第二部分323的长度为L0，其宽度为W0；第三部分333的长度为2L，其宽度为W。在一些实施例中，第一部分313、第二部分323和第三部分333中的一个或多个可为其他形状，例如，圆形、椭圆形、正多边形、菱形、梯形等。在本实施例中，第一部分313和第二部分323的形状和尺寸相同。在本实施例中，第三部分333的宽度W小于第一部分313的宽度W0和第二部分323的宽度W0。在本申请中，术语″长度″指的是物体沿X方向的长度，术语″宽度″指的是物体沿Y方向的长度。在一些实施例中，术语″长度″也可以指物体沿Y方向的长度，术语″宽度″也可以指物体沿X方向的长度。在本实施例中，X方向和Y方向彼此垂直。在本实施例中，第一部分313和第二部分323相对于第一电阻结构201在长度方向上的中线(例如，虚线C)对称。在本实施例中，第三部分333位于其长度方向上的中线两侧的部分相对于所述中线(例如，虚线C)对称。
由于第三部分333的宽度小于第一部分313和第二部分323的宽度，故第三部分333相对于第一部分313和第二部分323能够获得更大的电场强度和更大的单位长度电势变化。因此，与第一部分313和第二部分323相比，通过第三部分333电阻变化来反应OVL偏移量，可以拥有更高的灵敏度。
第二电阻结构202可位于衬底100表面并沿第一方向(例如，X方向)延伸并具有与第一电阻结构201相同的形状和尺寸。第二电阻结构202包括第四部分343、第五部分353和位于第四部分343与第五部分353之间的第六部分363。第四部分343的第一端为自由端，第四部分343的第二端连接至第六部分363的第一端，第六部分363的第二端连接至第五部分353的第一端，第五部分353的第二端为自由端。在本实施例中，第四部分343、第五部分353和第六部分363均可为矩形。具体地，第四部分343的长度为L0，其宽度为W0；第五部分353的长度为L0，其宽度为W0；第六部分333的长度为2L，其宽度为W。在一些实施例中，第四部分343、第五部分353和第六部分363中的一个或多个可为其他形状，例如，圆形、椭圆形、正多边形、菱形、梯形等。在本实施例中，第四部分343、第五部分353的形状和尺寸相同。在本实施例中，第六部分363的宽度W0小于第四部分343的宽度W和第五部分353的宽度W。在本实施例中，第四部分343、第五部分353相对于第二电阻结构202在长度方向上居中的中线(例如，虚线C)对称。在本实施例中，第六部分333位于其长度方向上的中线两侧的部分相对于所述中线(例如，虚线C)对称。
由于第六部分363的宽度小于第四部分343和第五部分353的宽度，故第六部分363相对于第四部分343和第五部分353能够获得更大的电场强度和更大的单位长度电势变化。因此，与第四部分343和第五部分353相比，通过第六部分363电阻变化来反应OVL偏移量，可以拥有更高的灵敏度。
在一些实施例中，W为0.4-0.6μm，例如，0.5μm。在一些实施例中，L为1.5-2.5μm，例如，2μm。在一些实施例中，W0为1.5-2.5μm，例如，2μm。在一些实施例中，L0为3.5-4.5μm，例如，4μm。第一电阻结构201的厚度和第二电阻结构202的厚度可以为0.15-0.2μm，例如，0.175μm。
第一端子310沿与所述第一方向垂直的第二方向(例如，Y方向)延伸并位于第一部分313表面并与第一部分313电连接。第一端子310包括：位于第一部分313表面的第一硅化物层311以及位于第一硅化物层311表面并沿所述第二方向间隔地布置的多个第一导电结构312。第一端子310的宽度(例如，多个第一导电结构312的跨度)大于第一部分313的宽度，因此能够在一个或多个第一导电结构312出现制造缺陷提供冗余，并当第一端子310所在层发生宽度方向(例如，Y方向)的偏移时也能实现电阻测量。第一端子310可位于第一部分310的所述第一端之上。第一硅化物层311的材料可以为硅化钴。
第二端子320沿与所述第二方向延伸并位于第二部分323表面并与第二部分323电连接。第二端子320包括：位于第二部分323表面的第二硅化物层321以及位于第二硅化物层321表面并沿所述第二方向间隔地布置的多个第二导电结构322。第二端子320的宽度(例如，多个第二导电结构322的跨度)大于第二部分323的宽度，因此能够在一个或多个第二导电结构322出现制造缺陷提供冗余，并当第二端子320所在层发生宽度方向(例如，Y方向)的偏移时也能实现电阻测量。第二端子320可位于第二部分320的所述第二端之上。第二硅化物层321的材料可以为硅化钴。
第三端子330位于第三部分333表面并与第三部分333电连接。第三端子330包括沿所述第二方向间隔地布置多个第三导电结构332。第三端子330的宽度(例如，多个第三导电结构332的跨度)大于第三部分333的宽度，因此能够在一个或多个第三导电结构332出现制造缺陷提供冗余，并当第三端子330所在层发生宽度方向(例如，Y方向)的偏移时也能实现电阻测量。第三端子330可位于第三部分333的中部之上。
第四端子340沿与所述第二方向延伸并位于第四部分343表面并与第四部分343电连接。第四端子340包括：位于第四部分343表面的第四硅化物层341以及位于第四硅化物层341表面并沿所述第二方向间隔地布置的多个第四导电结构342。第四端子340的宽度(例如，多个第四导电结构342的跨度)大于第四部分343的宽度，因此能够在一个或多个第四导电结构342出现制造缺陷提供冗余，并当第四端子340所在层发生宽度方向(例如，Y方向)的偏移时也能实现电阻测量。第四端子340可位于第四部分343的所述第一端之上。第四硅化物层341的材料可以为硅化钴。
第五端子350沿与所述第二方向延伸并位于第五部分353表面并与第五部分353电连接。第五端子350包括：位于第五部分353表面的第五硅化物层351以及位于第五硅化物层351表面并沿所述第二方向间隔地布置的多个第五导电结构352。第五端子350的宽度(例如，多个第五导电结构352的跨度)大于第五部分353的宽度，因此能够在一个或多个第五导电结构352出现制造缺陷提供冗余，并当第五端子350所在层发生宽度方向(例如，Y方向)的偏移时也能实现电阻测量。第五端子350可位于第五部分353的所述第二端之上。第五硅化物层351的材料可以为硅化钴。
第六端子360位于第六部分363表面并与第六部分363电连接。第六端子360包括沿所述第二方向间隔地布置多个第六导电结构362。第六端子360的宽度(例如，多个第六导电结构362的跨度)大于第六部分363的宽度，因此能够在一个或多个第六导电结构362出现制造缺陷提供冗余，并当第六端子360所在层发生宽度方向(例如，Y方向)的偏移时也能实现电阻测量。第六端子360可位于第六部分363的中部之上。
在本实施例中，与第三部分333和第六部分363相比，第一部分313、第二部分323、第四部分343和第五部分353的宽度较大，故而灵敏度较低，即使在沉积硅化物层的过程中引入CD偏差，也不会对第三部分333和第六部分363造成影响，因此，整个惠斯通电桥的灵敏度并未收到本质影响。
在本申请中，术语″跨度″指的是长度或宽度方向上的第一个元件到最后一个元件之间的距离。例如，多个导电结构的跨度可以指的是所述多个导电结构中的在Y方向上的第一个导电结构到最后一个导电结构之间距离。
第三端子330位于第一端子310与第二端子320之间。第六端子360位于第四端子340与第五端子350之间。第一端子310到第二端子320的距离(例如，沿X方向的距离)与第四端子340到第五端子350的距离(例如，沿X方向的距离)相等。第二端子320到第三端子330的距离(例如，沿X方向的距离)与第五端子350到第六端子360的距离(例如，沿X方向的距离)相等。
第一互连结构410、第二互连结构420、第三互连结构430和第四互连结构440电连接第一端子310、第二端子320、第三端子330、第四端子340、第五端子350和第六端子360，以形成惠斯通电桥。
第一互连结构410电连接第一端子310(例如，第一导电结构312)和第五端子350(例如，第五导电结构352)，以形成所述惠斯通电桥的第一输出端Vout+。
第二互连结构420电连接第二端子320(例如，第二导电结构322)和第四端子340(例如，第四导电结构342)，以形成所述惠斯通电桥的第二输出端Vout-。
第三互连结构430电连接至第三端子330，以形成所述惠斯通电桥的第一输入端Vin-。
第四互连结构440电连接至第六端子360，以形成所述惠斯通电桥的第二输入端Vin+。
图5A和图5B示出了发生OVL偏移的半导体结构20。图5A和图5B所示半导体结构20与图4A和图4B所示半导体结构20基本相同，区别仅在于，第一导电结构312、第二导电结构322、第三导电结构332、第四导电结构342、第五导电结构352、第六导电结构362在所述第一方向上(例如，X方向)发生了偏移，偏移量为ΔL。如图5A和图5B可见，原始导电结构30的中线从Z位置偏移至Z’位置，第三导电结构332和第六导电结构362的中线从C位置偏移至C’位置。
图6示出了由半导体结构20构成的惠斯通电桥的等效电路。
通过在所述惠斯通电桥结构的第一输入端Vin-和第二输入端Vin+之间施加预定的输入电压(例如，1.2V至3.3V)，并检测所述惠斯通电桥结构的第一输出端Vout+与第二输出端Vout-之间的输出电压，可以结合第一电阻结构201和第二电阻结构202的尺寸参数计算出第一导电结构312、第二导电结构322、第三导电结构332、第四导电结构342、第五导电结构352、第六导电结构362发生偏移的量ΔL，下面将具体介绍ΔL的计算过程。
分别通过等式(1)和(2)计算第一输出端Vout+和第二输出端Vout-各自的电压：
其中，U为输入电压(即，U＝Vin+-Vin-)，R0为未发生OVL偏移时第一端子310与第三端子330之间的电阻，ΔR为OVL偏移所导致的电阻变化，R0+ΔR表示发生OVL偏移后第一端子310与第三端子330之间的电阻，R0-ΔR表示发生OVL偏移后第二端子310与第三端子330之间的电阻，
为CD偏差和噪声产生的干扰。
Vout+和Vout-的差值ΔV可以用等式(1)减去等式(2)而获得的等式计算：
ΔV＝U×ΔR/R0 (3)
在上述过程中，干扰
被消除，这意味着通过搭建所述惠斯通电桥来计算偏移ΔL，可以避免CD偏差和噪声产生的干扰的影响，从而提高检测精度。
方块电阻实际上表示的是一个正方形半导体薄层边到边的电阻，而且方块电阻与正方形的边长无关，只与材料和厚度有关。对于一块长度、宽度和厚度分别为1、w、d且电阻率为ρ的半导体薄层，其电阻的计算式为R＝ρ(1/dw)＝(ρ/d)(1/w)，可以理解为，半导体薄层的电阻正比于长度比宽度，比例系数为ρ/d。这个比例系数就是方块电阻Rs＝ρ/d。由此可知，ΔR可通过如下等式计算：
ΔR＝ΔL×Rs/W (4)
其中，ΔL为OVL偏移量，Rs为第一电阻结构201的第三部分333的方块电阻，W为第三部分333的宽度。
又知方块电阻R0符合如下等式：
R0＝(L/W+L0/W0)×Rs (5)
结合等式(3)、(4)、(5)可获得偏移量ΔL的计算方式：
ΔL＝(L+L0/W0×W)×ΔV/U (6)
在上述过程中，方块电阻Rs被消除，这意味着OVL偏移量ΔL仅与第一电阻结构201的第一部分313的长度L0和宽度W0、第三部分333的长度L和宽度W、以及输入电压U和输出电压ΔV有关。
通过本申请实施例提供的半导体结构，可以实现对OVL偏移的定量检测。
图7为根据本申请的检测层间偏移量的方法的流程图，所述方法包括：
步骤S72：在所述惠斯通电桥结构的两个输入端之间施加预定的输入电压；
步骤S73：检测所述惠斯通电桥结构的两个输出端之间的输出电压；
步骤S74：基于所述输出电压和所述第一电阻结构的尺寸参数确定所述第三端子相对于所述第一电阻结构在所述第一方向上的位移量。
图8示出了根据本申请实施例的半导体结构的示例性图示。在图8所示半导体结构中，L＝2μm，W＝0.5μm，L0＝4μm，W0＝2μm，H＝0.175μm。
图9示出了通过图8的半导体结构在输入电压U为1.2V的情况下的OVL偏移与输出电压ΔV之间的关系图。如图9所示，OVL偏移量与输出电压ΔV基本上成线性关系，这意味着，通过测量本申请的惠斯通电桥式半导体结构的输出电压，能够精确且稳定地反应OVL偏移量。
图9中的圆形节点线条、方形节点线条和三角形节点线条分别代表CD在0.500μm、0.505μm以及0.510μm时的OVL偏移与食输出电压的关系曲线，如图可见，在电阻结构的CD发生变化时，输出电压ΔV的偏差很小(例如，小于1％至7％)，且测量的灵敏度S可达5.03mV/V/nm。
应注意，本申请中示出的半导体结构20沿第一方向(例如，X方向)延伸，用于检测X方向的OVL偏移。应理解，还可设置另一组半导体结构，其沿Y方向延伸，用于检测Y方向的OVL偏移。
应注意，上述用于层间测量的半导体结构不仅限于测量多晶硅结构和导电结构之间的OVL偏移，也可以适用于其他类似材料之间的OVL偏移。只要用于测量电阻性材料层和导电材料层之间的OVL偏移的类似半导体结构，都被视为落入本申请的保护范围。
在本申请中，某些术语已被用来描述本申请的实施例。例如，术语″实施例″，″一个实施例″和/或″一些实施例″表示结合该实施例描述的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，应当强调并且应当理解，在本说明书的各个部分中对″实施例″、″一个实施例″或″替代实施例″的两个或更多个引用不一定都指的是同一实施例。此外，可以在本申请的一个或多个实施例中适当地组合特定特征、结构或特性。
至此已经描述了基本概念，对于本领域的技术人员来说，在阅读了本详细公开之后可能会更加了解到，上述详细公开旨在仅通过示例而非限制性的方式进行呈现。尽管文中没有明确说明，但是本领域技术人员想要并且可以进行各种改变、改进和修改。例如，本申请的方法中的步骤可以不必完全按照所描述的顺序进行操作。这些步骤也可以部分地运行和/或以本领域普通技术人员合理预期的其他组合来运行。这些改变、改进和修改旨在由本申请提出，并且落入本申请的示例性实施方式的精神和范围内。
Claims (20)
1.一种半导体结构，其特征在于，包括：
衬底；
第一电阻结构，位于所述衬底表面并沿第一方向延伸；
第二电阻结构，位于所述衬底表面并沿所述第一方向延伸，所述第二电阻结构具有与所述第一电阻结构相同的形状和尺寸；
第一端子、第二端子和第三端子，沿着所述第一方向间隔地位于所述第一电阻结构表面；
第四端子、第五端子和第六端子，沿着所述第一方向间隔地位于所述第二电阻结构表面；以及
多个互连结构，电连接所述第一端子、所述第二端子、所述第三端子、所述第四端子、所述第五端子和所述第六端子，以形成惠斯通电桥。
2.如权利要求1所述的半导体结构，其特征在于，所述第三端子位于所述第一端子与所述第二端子之间；所述第六端子位于所述第四端子与所述第五端子之间；所述第一端子到所述第二端子的距离与所述第四端子到所述第五端子的距离相等；所述第二端子到所述第三端子的距离与所述第五端子到所述第六端子的距离相等。
3.如权利要求2所述的半导体结构，其特征在于，所述多个互连结构包括：
第一互连结构，电连接所述第一端子和所述第五端子，以形成所述惠斯通电桥的第一输出端；
第二互连结构，电连接所述第二端子和所述第四端子，以形成所述惠斯通电桥的第二输出端；
第三互连结构，电连接至所述第三端子，以形成所述惠斯通电桥的第一输入端；以及
第四互连结构，电连接至所述第六端子，以形成所述惠斯通电桥的第二输入端。
4.如权利要求2所述的装置，其特征在于，
所述第一电阻结构包括第一部分、第二部分和位于所述第一部分与所述第二部分之间的第三部分，所述第一部分、所述第二部分和所述第三部分均为矩形，所述第一部分和所述第二部分的尺寸相同，所述第三部分的宽度小于所述第一部分的宽度；
所述第二电阻结构包括第四部分、第五部分和位于所述第四部分与所述第五部分之间的第六部分，所述第四部分、所述第五部分和所述第六部分均为矩形，所述第四部分和所述第五部分的尺寸相同，所述第六部分的宽度小于所述第四部分的宽度。
5.如权利要求4所述的装置，其特征在于，
所述第一端子位于所述第一部分表面并与所述第一部分电连接；
所述第二端子位于所述第二部分表面并与所述第二部分电连接；
所述第三端子位于所述第三部分表面并与所述第三部分电连接；
所述第四端子位于所述第四部分表面并与所述第四部分电连接；
所述第五端子位于所述第五部分表面并与所述第五部分电连接；以及
所述第六端子位于所述第六部分表面并与所述第六部分电连接。
6.如权利要求4所述的装置，其特征在于，所述第一端子、所述第二端子、所述第三端子、所述第四端子、所述第五端子和所述第六端子均沿与所述第一方向垂直的第二方向延伸。
7.如权利要求4所述的装置，其特征在于，所述第一端子的宽度大于所述第一部分的宽度，所述第二端子的宽度大于所述第二部分的宽度，所述第三端子的宽度大于所述第三部分的宽度；
所述第四端子的宽度大于所述第四部分的宽度，所述第五端子的宽度大于所述第二部分的宽度，所述第三端子的宽度大于所述第三部分的宽度。
8.如权利要求7所述的装置，其特征在于，
所述第一端子包括：位于所述第一部分的表面的第一硅化物层、以及位于所述第一硅化物层表面并沿所述第二方向间隔地布置的多个第一导电结构；
所述第二端子包括：位于所述第二部分的表面的第二硅化物层、以及位于所述第二硅化物层表面并沿所述第二方向间隔地布置的多个第二导电结构；
所述第四端子包括：位于所述第四部分的表面的第四硅化物层、以及位于所述第四硅化物层表面并沿所述第二方向间隔地布置的多个第四导电结构；
所述第五端子包括：位于所述第五部分的表面的第五硅化物层、以及位于所述第五硅化物层表面并沿所述第二方向间隔地布置的多个第五导电结构。
9.如权利要求8所述的装置，其特征在于，所述第一硅化物层、所述第二硅化物层、所述第三硅化物层和所述第四硅化物层的材料为硅化钴。
10.如权利要求7所述的装置，其特征在于，所述第三端子包括沿所述第二方向间隔地布置多个第三导电结构，所述第六端子包括沿所述第二方向间隔地布置多个第六导电结构。
11.如权利要求1所述的装置，其特征在于，所述第一电阻结构和所述第二电阻的材料为多晶硅。
12.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底表面形成沿第一方向延伸的第一电阻结构；
在所述衬底表面形成沿所述第一方向延伸的第二电阻结构，所述第二电阻结构与所述第一电阻结构具有相同的形状和尺寸；
在所述第一电阻结构表面沿着所述第一方向间隔地形成第一端子、第二端子和第三端子；
在所述第二电阻结构表面沿着所述第一方向间隔地形成第四端子、第五端子和第六端子；以及
形成多个互连结构，所述多个互连结构电连接所述第一端子、所述第二端子、所述第三端子、所述第四端子、所述第五端子和所述第六端子，以形成惠斯通电桥。
13.如权利要求12所述的方法，其特征在于，所述第三端子位于所述第一端子与所述第二端子之间；所述第六端子位于所述第四端子与所述第五端子之间；所述第一端子到所述第二端子的距离与所述第四端子到所述第五端子的距离相等；所述第二端子到所述第三端子的距离与所述第五端子到所述第六端子的距离相等。
14.如权利要求12所述的方法，其特征在于，形成多个互连结构的步骤包括：
形成第一互连结构，所述第一互连结构电连接所述第一端子和所述第五端子，以形成所述惠斯通电桥的第一输出端；
形成第二互连结构，所述第二互连结构电连接所述第二端子和所述第四端子，以形成所述惠斯通电桥的第二输出端；
形成第三互连结构，所述第三互连结构电连接至所述第三端子，以形成所述惠斯通电桥的第一输入端；以及
形成第四互连结构，所述第四互连结构电连接至所述第六端子，以形成所述惠斯通电桥的第二输入端。
15.如权利要求13所述的方法，其特征在于，
所述第一电阻结构包括第一部分、第二部分和位于所述第一部分与所述第二部分之间的第三部分，所述第一部分、所述第二部分和所述第三部分均为矩形，所述第一部分和所述第二部分的尺寸相同，所述第三部分的宽度小于所述第一部分的宽度；
所述第二电阻结构包括第四部分、第五部分和位于所述第四部分与所述第五部分之间的第六部分，所述第四部分、所述第五部分和所述第六部分均为矩形，所述第四部分和所述第五部分的尺寸相同，所述第六部分的宽度小于所述第四部分的宽度。
16.如权利要求15所述的方法，其特征在于，所述第一端子的宽度大于所述第一部分的宽度，所述第二端子的宽度大于所述第二部分的宽度，所述第三端子的宽度大于所述第三部分的宽度；
所述第四端子的宽度大于所述第四部分的宽度，所述第五端子的宽度大于所述第二部分的宽度，所述第三端子的宽度大于所述第三部分的宽度。
17.如权利要求15所述的方法，其特征在于，
形成第一端子、第二端子和第三端子的步骤包括：
在所述第一部分表面所形成述第一端子；
在所述第二部分表面所形成述第二端子；以及
在所述第三部分表面所形成述第三端子，形成第四端子、第五端子和第六端子的步骤包括：
在所述第四部分表面所形成述第四端子；
在所述第五部分表面所形成述第五端子；以及
在所述第六部分表面所形成述第六端子。
18.如权利要求17所述的方法，其特征在于，
所述第一端子包括：位于所述第一部分的表面的第一硅化物层、以及位于所述第一硅化物层表面并沿所述第二方向间隔地布置的多个第一导电结构；
所述第二端子包括：位于所述第二部分的表面的第二硅化物层、以及位于所述第二硅化物层表面并沿所述第二方向间隔地布置的多个第二导电结构；
所述第四端子包括：位于所述第四部分的表面的第四硅化物层、以及位于所述第四硅化物层表面并沿所述第二方向间隔地布置的多个第四导电结构；
所述第五端子包括：位于所述第五部分的表面的第五硅化物层、以及位于所述第五硅化物层表面并沿所述第二方向间隔地布置的多个第五导电结构；
所述第三端子包括：沿所述第二方向间隔地布置多个第三导电结构；
所述第六端子包括：沿所述第二方向间隔地布置多个第六导电结构。
19.如权利要求18所述的方法，其特征在于，所述第一硅化物层、所述第二硅化物层、所述第三硅化物层和所述第四硅化物层的材料为硅化钴。
20.一种使用如权利要求1至11中任一项所述的半导体结构检测偏移量的方法，其特征在于，包括：
在所述惠斯通电桥结构的两个输入端之间施加预定的输入电压；
检测所述惠斯通电桥结构的两个输出端之间的输出电压；以及
基于所述输出电压和所述第一电阻结构的尺寸参数确定所述第三端子相对于所述第一电阻结构在所述第一方向上的位移量。
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