JP2023018008A - 抵抗変化素子アレイにおける抵抗変化素子にアクセスするためのデバイスおよび方法 - Google Patents

抵抗変化素子アレイにおける抵抗変化素子にアクセスするためのデバイスおよび方法 Download PDF

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Abstract

【課題】抵抗変化素子の抵抗状態を決定するために、抵抗変化素子アレイにおける抵抗変化素子にアクセスするためのデバイスおよび方法を提供する。【解決手段】方法は、抵抗変化素子アレイにおける抵抗変化素子に、様々なオペレーションを介してアクセスし、特定のオペレーションに合わせて調製される量の電流を供給し、抵抗変化素子アレイの回路状態の補償を、特定のオペレーションに合わせて調製される電流量を調整することによって行う。【選択図】図４

Description

［関連事例の相互参照］
本願は、本願の譲受人へ譲渡されている下記の米国特許に関連するものであり、これらの特許は、参照によりその全体が開示に含まれる。
２００５年１１月１５日に提出された「２端子ナノチューブデバイスおよびシステムとその製造方法」と題する米国特許第７，７８１，８６２号明細書、
２００９年１１月１３日に提出された「抵抗変化メモリ素子のリセット方法」と題する米国特許第８，０００，１２７号明細書、
２０１０年９月１日に提出された「参照を用いて抵抗変化素子を調整する方法」と題する米国特許第８，６１９，４５０号明細書、
２０１２年１２月１７日に提出された「記憶および論理アプリケーションに炭素系ダイオード選択デバイスおよびＭＯＳＦＥＴ選択デバイスを組み込む炭素系不揮発性交点メモリ」と題する米国特許第９，３９０，７９０号明細書、
２０１５年７月２９日に提出された「抵抗変化素子アレイのＤＤＲ互換性メモリ回路アーキテクチャ」と題する米国特許第９，４１２，４４７号明細書、
２０１６年１月１２日に提出された「抵抗参照素子を用いる抵抗変化素子アレイ」と題する米国特許第９，６６６，２７２号明細書、および
２０１６年３月２４日に提出された「抵抗参照素子を用いる１－Ｒ抵抗変化素子アレイ」と題する米国特許第９，７１５，９２７号明細書。
本願は、本願の譲受人へ譲渡されている下記の米国特許出願に関連するものであり、この特許出願は、参照によりその全体が開示に含まれる。
２０１６年４月２２日に提出された「抵抗変化セル内の状態保持の増強方法」と題する米国特許出願第１５／１３６，４１４号明細書。
本開示は、概して、抵抗変化素子のアレイに関し、かつ概して、このようなアレイにおける抵抗変化素子にアクセスするためのデバイスおよび方法に関する。
［関連技術の考察］
本明細書を通じて、関連技術に関するあらゆる論考は、如何なる場合も、このような技術が当分野において周知であること、または、当分野における共通する一般的知識の一部を形成すること、の是認として考慮されるべきではない。
当業者により抵抗ＲＡＭと称される場合の多い抵抗変化デバイスおよびアレイは、半導体産業において周知である。このようなデバイスおよびアレイには、例えば、相変化メモリ、固体電解質メモリ、金属酸化物抵抗メモリ、およびＮＲＡＭ（登録商標）等のカーボンナノチューブメモリが含まれるが、この限りではない。
抵抗変化デバイスおよびアレイは、典型的には加えられる何らかの刺激に応答して幾つかの不揮発性抵抗状態間で調整されることが可能な何らかのマテリアルを含む抵抗変化素子を調整することによって、２つ以上の抵抗状態間の各個別アレイセル内に情報を記憶する。例えば、抵抗変化素子セル内の各抵抗状態は、デバイスまたはアレイ内の回路をサポートすることによりプログラムされかつ読み返されることが可能なデータ値に対応することが可能である。
例えば、抵抗変化素子は、２つの抵抗状態、すなわち低い抵抗状態（論理「１」に相当する場合もある）と、高い抵抗状態（論理「０」に相当する場合もある）との間で切り換わるように配置される場合もある。この方法において、抵抗変化素子は、１バイナリディジット（ビット）のデータを記憶するために使用されることが可能である。
あるいは、別の例として、抵抗変化素子は、２ビットのデータを記憶するために、４つの抵抗状態間で切り換わるように配置される場合もある。あるいは、抵抗変化素子は、３ビットのデータを記憶するために、８つの抵抗状態間で切り換わるように配置される場合もある。あるいは、抵抗変化素子は、ｎビットのデータを記憶するために、２ｎ個の抵抗状態間で切り換わるように配置される場合もある。
現時点の最新技術においては、メモリデバイスおよびアレイのより高速かつより低電力動作を提供する必要がますます高まっている。さらに、現時点の最新技術においては、メモリデバイスおよびアレイのエラーが低減された動作を提供する必要がますます高まっている。
本開示は、抵抗変化素子アレイを備えるデバイスを提供し、抵抗変化素子アレイは、複数のビットラインと、複数のワードラインと、複数の抵抗変化素子とを備え、各抵抗変化素子は、第１の端子と、第２の端子とを有し、各抵抗変化素子の第１の端子は、複数のビットラインのうちの１つのビットラインに電気接続され、かつ各抵抗変化素子の第２の端子は、複数のワードラインのうちの１つのワードラインに電気接続される。本デバイスは、さらに、複数の抵抗参照素子であって、各抵抗参照素子は、第１の端子と第２の端子とを有し、各抵抗参照素子の第１の端子は、複数のビットラインのうちの１つのビットラインに電気接続され、かつ各抵抗参照素子の第２の端子は、複数のワードラインのうちの１つのワードラインに電気接続される、複数の抵抗参照素子と、複数の抵抗変化素子における少なくとも１つの抵抗変化素子の動作のための電流量を、回路と複数の抵抗参照素子との間の電流の流れにより選択される抵抗に基づいて取り込むように構成される回路であって、複数の抵抗変化素子および複数の抵抗参照素子に電気接続される、回路と、抵抗変化素子アレイに電気接続される複数のセンスデバイスと、を備える。
本開示の別の態様によれば、抵抗は、複数の抵抗参照素子における抵抗参照素子の抵抗から選択される。
本開示の別の態様によれば、抵抗は、前記複数の抵抗参照素子における抵抗参照素子のうちの幾つかの異なる抵抗より大きい幾つかの異なる抵抗から選択される。さらに、幾つかの異なる抵抗の数は、３であり、かつ前記複数の抵抗参照素子における抵抗参照素子のうちの前記幾つかの異なる抵抗の数は、２である。
本開示の別の態様によれば、複数の抵抗参照素子は、複数の低抵抗参照素子と、複数の高抵抗参照素子とを備え、複数の低抵抗参照素子は、複数の高抵抗参照素子の抵抗より少ない抵抗を有する。
本開示の別の態様によれば、複数の抵抗参照素子は、複数の低抵抗参照素子と、複数の中間抵抗参照素子と、複数の高抵抗参照素子とを備え、複数の低抵抗参照素子は、複数の中間抵抗参照素子の抵抗より少ない抵抗を有し、かつ複数の中間抵抗参照素子は、複数の高抵抗参照素子の抵抗より少ない抵抗を有する。
本開示の別の態様によれば、回路は、さらに、少なくとも１つの制御信号を受信し、かつこの少なくとも１つの制御信号に基づいて、回路と複数の抵抗参照素子との間の電流の流れを調整するように構成される。
本開示の別の態様によれば、回路は、さらに、抵抗変化素子アレイの回路状態を補償するために、少なくとも１つの抵抗変化素子の動作のための電流量を調整するように構成される。
本開示の別の態様によれば、複数の抵抗変化素子における抵抗変化素子は、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子および導電性ブリッジメモリ素子より成るグループから選択される。
本開示の別の態様によれば、複数の抵抗参照素子における抵抗参照素子は、抵抗器、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子および導電性ブリッジメモリ素子より成るグループから選択される。
本開示の別の態様によれば、本デバイスは、複数の増幅器が抵抗変化素子アレイに電気接続されかつ複数のセンスデバイスが複数の増幅器に電気接続されるように、抵抗変化素子アレイと複数のセンスデバイスとの間に電気接続される複数の増幅器を備える。
本開示の別の態様によれば、複数の抵抗参照素子は、抵抗変化素子アレイ内に位置決めされる。
本開示は、抵抗変化素子アレイを備えるデバイスを提供し、抵抗変化素子アレイは、複数のビットラインと、複数のワードラインと、複数の抵抗変化素子とを備え、各抵抗変化素子は、第１の端子と、第２の端子とを有し、各抵抗変化素子の第１の端子は、複数のビットラインのうちの１つのビットラインに電気接続され、かつ各抵抗変化素子の第２の端子は、複数のワードラインのうちの１つのワードラインに電気接続される。本デバイスは、さらに、複数の抵抗参照素子であって、各抵抗参照素子は、第１の端子と第２の端子とを有し、各抵抗参照素子の第１の端子は、複数のビットラインのうちの１つのビットラインに電気接続され、かつ各抵抗参照素子の第２の端子は、複数のワードラインのうちの１つのワードラインに電気接続される、複数の抵抗参照素子と、複数の抵抗変化素子における少なくとも１つの抵抗変化素子の動作のための電流量を、回路と複数の抵抗参照素子との間の電流の流れにより選択される抵抗に基づいて取り出すように構成される回路であって、複数の抵抗変化素子および複数の抵抗参照素子に電気接続される、回路と、抵抗変化素子アレイに電気接続される複数のセンスデバイスと、を備える。
本開示の別の態様によれば、抵抗は、複数の抵抗参照素子における抵抗参照素子の抵抗から選択される。
本開示の別の態様によれば、抵抗は、複数の抵抗参照素子における抵抗参照素子のうちの幾つかの異なる抵抗より大きい幾つかの異なる抵抗から選択される。さらに、幾つかの異なる抵抗の数は、３であり、かつ前記複数の抵抗参照素子における抵抗参照素子のうちの幾つかの異なる抵抗の数は、２である。
本開示の別の態様によれば、複数の抵抗参照素子は、複数の低抵抗参照素子と、複数の高抵抗参照素子とを備え、複数の低抵抗参照素子は、複数の高抵抗参照素子の抵抗より少ない抵抗を有する。
本開示の別の態様によれば、複数の抵抗参照素子は、複数の低抵抗参照素子と、複数の中間抵抗参照素子と、複数の高抵抗参照素子とを備え、複数の低抵抗参照素子は、複数の中間抵抗参照素子の抵抗より少ない抵抗を有し、かつ複数の中間抵抗参照素子は、複数の高抵抗参照素子の抵抗より少ない抵抗を有する。
本開示の別の態様によれば、回路は、さらに、少なくとも１つの制御信号を受信し、かつこの少なくとも１つの制御信号に基づいて、回路と複数の抵抗参照素子との間の電流の流れを調整するように構成される。
本開示の別の態様によれば、回路は、さらに、抵抗変化素子アレイの回路状態を補償するために、少なくとも１つの抵抗変化素子の動作のための電流量を調整するように構成される。
本開示の別の態様によれば、複数の抵抗変化素子における抵抗変化素子は、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子および導電性ブリッジメモリ素子より成るグループから選択される。
本開示の別の態様によれば、複数の抵抗参照素子における抵抗参照素子は、抵抗器、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子および導電性ブリッジメモリ素子より成るグループから選択される。
本開示の別の態様によれば、本デバイスは、さらに、複数の増幅器が抵抗変化素子アレイに電気接続されかつ複数のセンスデバイスが複数の増幅器に電気接続されるように、抵抗変化素子アレイと複数のセンスデバイスとの間に電気接続される複数の増幅器を備える。
本開示の別の態様によれば、複数の抵抗参照素子は、抵抗変化素子アレイ内に位置決めされる。
本開示は、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法を提供し、本方法は、抵抗変化素子アレイにおける複数の抵抗変化素子から少なくとも１つの抵抗変化素子を選択することであって、各抵抗変化素子は、抵抗変化素子アレイにおける複数のビットラインのうちの１つのビットラインおよび抵抗変化素子アレイにおける複数のワードラインのうちの１つのワードラインに電気接続される、選択することと、少なくとも１つの抵抗変化素子を動作させるための抵抗を選択することと、動作のための抵抗に基づいて動作のための電流量を供給することと、少なくとも１つの抵抗変化素子の抵抗と動作のための抵抗とに基づいて、少なくとも１つの抵抗変化素子の抵抗状態を決定することとを含む。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作のための抵抗は、抵抗参照素子の抵抗である。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作のための抵抗は、抵抗変化素子アレイにおける１つの抵抗参照素子の抵抗である。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作のための抵抗は、複数の抵抗参照素子における抵抗参照素子の抵抗から選択される。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作のための抵抗は、前記抵抗変化素子アレイ内の複数の抵抗参照素子における抵抗参照素子の抵抗から選択される。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作のための抵抗は、複数の抵抗参照素子における抵抗参照素子のうちの幾つかの異なる抵抗より大きい幾つかの異なる抵抗から選択される。さらに、幾つかの異なる抵抗の数は、３であり、かつ複数の抵抗参照素子における抵抗参照素子のうちの幾つかの異なる抵抗の数は、２である。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作のための抵抗は、抵抗変化素子アレイ内の複数の抵抗参照素子における抵抗参照素子のうちの幾つかの異なる抵抗より大きい幾つかの異なる抵抗から選択される。さらに、幾つかの異なる抵抗の数は、３であり、かつ複数の抵抗参照素子における抵抗参照素子のうちの幾つかの異なる抵抗の数は、２である。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作のための抵抗に基づいて動作のための電流量を供給することは、少なくとも１つの抵抗変化素子の動作のための抵抗を選択することに応答する。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法は、さらに、抵抗変化素子アレイの回路状態を補償すべく動作のための電流量を調整することを含む。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法は、さらに、抵抗変化素子アレイにおける複数の抵抗変化素子から少なくとも１つの抵抗変化素子を選択する前に、複数のビットラインおよび複数のワードラインを０ボルトに初期化することを含む。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作は、読取りオペレーションであり、少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗が読取りオペレーションの抵抗以下である場合に低抵抗状態であると決定され、かつ少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗が読取りオペレーションの抵抗より大きい場合に高抵抗状態であると決定される。さらに、低抵抗状態は、論理１に対応し、かつ高抵抗状態は、論理０に対応する。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作は、読取りオペレーションであり、少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗が読取りオペレーションの抵抗より少ない場合に低抵抗状態であると決定され、かつ少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗が読取りオペレーションの抵抗以上である場合に高抵抗状態であると決定される。さらに、低抵抗状態は、論理１に対応し、かつ高抵抗状態は、論理０に対応する。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作は、設定検証オペレーションであり、少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗が設定検証オペレーションの抵抗以下である場合に低抵抗状態であると決定され、かつ少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗が設定検証オペレーションの抵抗より大きい場合に、低抵抗状態以外の抵抗状態であると決定される。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作は、設定検証オペレーションであり、少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗が設定検証オペレーションの抵抗より少ない場合に低抵抗状態であると決定され、かつ少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗が設定検証オペレーションの抵抗以上である場合に、低抵抗状態以外の抵抗状態であると決定される。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作は、リセット検証オペレーションであり、少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗がリセット検証オペレーションの抵抗より大きい場合に高抵抗状態であると決定され、かつ少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗がリセット検証オペレーションの抵抗以下である場合に、高抵抗状態以外の抵抗状態であると決定される。
本開示の別の態様によれば、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法において、動作は、リセット検証オペレーションであり、少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗がリセット検証オペレーションの抵抗以上である場合に高抵抗状態であると決定され、かつ少なくとも１つの抵抗変化素子の抵抗状態は、この少なくとも１つの抵抗変化素子の抵抗がリセット検証オペレーションの抵抗より少ない場合に、高抵抗状態以外の抵抗状態であると決定される。
本開示の他の特徴および利点は、添付の図面に関連して行なう以下の説明から明らかとなるであろう。
１－Ｒ抵抗変化素子セルのアレイの例示的なアーキテクチャを示す簡略図である。
ある電流量を取り出すために、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子に抵抗参照素子の抵抗を用いてアクセスするための例示的なアーキテクチャを示す簡略図である。
小信号を増やすための増幅器をさらに含む、図２Ａの例示的なアーキテクチャを示す簡略図である。
電流変動を減らすための抵抗器をさらに含む、図２Ａの例示的なアーキテクチャを示す簡略図である。
小信号を増やすための増幅器と、電流変動を減らすための抵抗器とをさらに含む、図２Ａの例示的なアーキテクチャを示す簡略図である。
ある電流量を取り込むために、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子に抵抗参照素子の抵抗を用いてアクセスするための例示的なアーキテクチャを示す簡略図である。
小信号を増やすための増幅器をさらに含む、図２Ｅの例示的なアーキテクチャを示す簡略図である。
電流変動を減らすための抵抗器をさらに含む、図２Ｅの例示的なアーキテクチャを示す簡略図である。
小信号を増やすための増幅器と、電流変動を減らすための抵抗器とをさらに含む、図２Ｅの例示的なアーキテクチャを示す簡略図である。
インバータをさらに含む、図２Ｅの例示的なアーキテクチャを示す簡略図である。
図２Ａの例示的なアーキテクチャにおける、ＲＥＡＤオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
図２Ａの例示的なアーキテクチャにおける、ＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
図２Ａの例示的なアーキテクチャにおける、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
図２Ｅの例示的なアーキテクチャにおける、ＲＥＡＤオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
図２Ｅの例示的なアーキテクチャにおける、ＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
図２Ｅの例示的なアーキテクチャにおける、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法を示すフローチャートである。
ある電流量を取り出すために、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子に抵抗参照素子の抵抗に基づく抵抗を用いてアクセスするための例示的なアーキテクチャを示す簡略図である。
小信号を増やすための増幅器をさらに含む、図５Ａの例示的なアーキテクチャを示す簡略図である。
電流変動を減らすための抵抗器をさらに含む、図５Ａの例示的なアーキテクチャを示す簡略図である。
小信号を増やすための増幅器と、電流変動を減らすための抵抗器とをさらに含む、図５Ａの例示的なアーキテクチャを示す簡略図である。
ある電流量を取り込むために、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子に抵抗参照素子の抵抗に基づく抵抗を用いてアクセスするための例示的なアーキテクチャを示す簡略図である。
小信号を増やすための増幅器をさらに含む、図５Ｅの例示的なアーキテクチャを示す簡略図である。
電流変動を減らすための抵抗器をさらに含む、図５Ｅの例示的なアーキテクチャを示す簡略図である。
小信号を増やすための増幅器と、電流変動を減らすための抵抗器とをさらに含む、図５Ｅの例示的なアーキテクチャを示す簡略図である。
インバータをさらに含む、図５Ｅの例示的なアーキテクチャを示す簡略図である。
図５Ａの例示的なアーキテクチャにおける、ＲＥＡＤオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
図５Ａの例示的なアーキテクチャにおける、ＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
図５Ａの例示的なアーキテクチャにおける、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
図５Ｅの例示的なアーキテクチャにおける、ＲＥＡＤオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
図５Ｅの例示的なアーキテクチャにおける、ＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
図５Ｅの例示的なアーキテクチャにおける、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを示す簡略図であり、電流の流れをより詳細に示せるように、抵抗変化素子アレイを縮小して示している。
本開示は、抵抗変化素子の抵抗状態を決定するために、抵抗変化素子アレイにおける抵抗変化素子にアクセスするためのデバイスおよび方法を提供する。本開示のデバイスおよび方法は、抵抗変化素子に、読取りオペレーション、設定検証オペレーション、リセット検証オペレーション、テストオペレーションおよび他のタイプのオペレーション等の様々なオペレーションを介してアクセスする。ある具体的なオペレーションについて、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子が選択され、この具体的なオペレーションの抵抗が選択され、この具体的なオペレーションの電流量が供給され、かつ少なくとも１つの抵抗変化素子の抵抗状態が決定される。具体的なオペレーションの抵抗は、少なくとも１つの抵抗変化素子と同じ抵抗変化素子アレイ内に位置決めされる抵抗参照素子（ｒｅｓｉｓｔｉｖｅ ｒｅｆｅｒｅｎｃｅ ｅｌｅｍｅｎｔ）の抵抗から選択され、または、少なくとも１つの抵抗変化素子と同じ抵抗変化素子アレイ内に位置決めされる抵抗参照素子を用いて生成され得る幾つかの抵抗から選択される。具体的なオペレーションの電流量は、具体的なオペレーションの抵抗を基礎とする。さらに、抵抗変化素子アレイの回路状態は、具体的なオペレーション用に供給される電流量を調整することによって補償される。具体的なオペレーションに合わせて調製される電流量を供給することにより、より低い電圧、より低い電流を使用することができ、具体的なオペレーションの速度を上げることができ、かつ抵抗変化素子の抵抗状態を決定する際のエラーを減らすことができる。さらに、具体的なオペレーションに合わせて調製される電流量を調整して、抵抗変化素子アレイの回路状態を補償することにより、より低い電圧、より低い電流を使用することができ、具体的なオペレーションの速度を上げることができ、かつ抵抗変化素子の抵抗状態を決定する際のエラーを減らすことができる。
２つの不揮発性抵抗状態にプログラム可能な抵抗変化素子のＲＥＡＤオペレーションは、その抵抗変化素子が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）であるか、高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）であるか、を決定するためのオペレーションである。さらに、ＲＥＡＤオペレーションは、抵抗変化素子の抵抗状態が抵抗状態を大きく変えることなく決定されるオペレーションを記述するために使用される。２つの不揮発性抵抗状態にプログラム可能な抵抗変化素子のＳＥＴＶＥＲＩＦＹオペレーションは、その抵抗変化素子が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）であるか、低抵抗状態以外の抵抗状態であるか、を決定するためのオペレーションである。ＳＥＴＶＥＲＩＦＹオペレーションは、ＲＥＡＤオペレーションの場合の、抵抗変化素子が低抵抗状態を有すると決定するための、抵抗変化素子の抵抗と低抵抗状態のモデル抵抗との対応性より近い、抵抗変化素子が低抵抗状態を有すると決定するための、抵抗変化素子の抵抗と低抵抗状態のモデル抵抗との対応性を要求する。さらに、ＳＥＴＶＥＲＩＦＹオペレーションは、少なくとも１つの抵抗変化素子の抵抗状態が低抵抗状態であるかどうかが抵抗状態を大きく変えることなく決定されるオペレーションを記述するために使用される。２つの不揮発性抵抗状態にプログラム可能な抵抗変化素子のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、その抵抗変化素子が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）であるか、高抵抗状態以外の抵抗状態であるか、を決定するためのオペレーションである。ＲＥＳＥＴＶＥＲＩＦＹオペレーションは、ＲＥＡＤオペレーションの場合の、抵抗変化素子が高抵抗状態を有すると決定するための、抵抗変化素子の抵抗と高抵抗状態のモデル抵抗との対応性より近い、抵抗変化素子が高抵抗状態を有すると決定するための、抵抗変化素子の抵抗と高抵抗状態のモデル抵抗との対応性を要求する。さらに、ＲＥＳＥＴＶＥＲＩＦＹオペレーションは、少なくとも１つの抵抗変化素子の抵抗状態が高抵抗状態であるかどうかが抵抗状態を大きく変えることなく決定されるオペレーションを記述するために使用される。
本開示において、電流を供給することは、ある点への電流の流れ、およびある点からの電流の流れを記述するために使用される。ソース電流およびシンク電流は、ある点に対する電流の流れの方向を示すことから、ある点へ電流を供給することは、ソース電流と称す
ることもでき、かつある点から電流を供給することは、シンク電流と称することもできる。本開示において、接続、結合、電気接続、電気結合、および電気的連通、という用語は、交換可能に使用されるものであって、これらの用語は、電気信号が１つのコンポーネントから別のコンポーネントへ直接または間接的に流れることを可能にする接続を指す。あるコンポーネントから別のコンポーネントへの電気信号の直接的な流れは、抵抗器、キャパシタおよびインダクタ等の電気エネルギーを生成しない受動デバイスの介在を排除するものではない。あるコンポーネントから別のコンポーネントへの電気信号の間接的な流れは、トランジスタ等の能動デバイスの介在、または電磁誘導による電気信号の流れを排除するものではない。さらに、本開示において、端子、接点および導体という用語は、交換可能に使用される。さらに、ビットラインおよびワードラインという用語は、後に指定されるアレイラインの言及に限定されるものではなく、むしろ、ビットラインおよびワードラインという用語は、後の表記とは異なるアレイラインを指して使用されることがある。
抵抗変化素子セルは、抵抗変化素子を用いてセル内に情報を記憶する。電気刺激に反応して、この抵抗変化素子は、少なくとも２つの不揮発性抵抗状態間で調整されることが可能である。典型的には、２つの抵抗状態、すなわち、低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）および高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）が使用される。この方法において、抵抗変化素子セル内の抵抗変化素子の抵抗値は、１ビットの情報（例えば、１ビットのメモリ素子として機能する）を記憶するために使用されることが可能である。本開示の他の態様によれば、３つ以上の抵抗状態が使用され、単一セルは、１ビットより多い情報を記憶できるようになる。例えば、抵抗変化素子セルは、その抵抗変化素子を４つの不揮発性抵抗状態間で調整する場合もあり、単一セルにおける２ビット情報の記憶が見込まれる。
抵抗変化素子（およびそのアレイ）は、電子デバイス（携帯電話、デジタルカメラ、ソリッド・ステート・ハード・ドライブおよびコンピュータ等、但しこれらに限定されない）内にデジタルデータを記憶するための（抵抗状態として論理値を記憶する）不揮発性メモリデバイスとしての使用に最適である。しかしながら、抵抗変化素子の使用法は、メモリアプリケーションに限定されない。例えば、抵抗変化素子（およびそのアレイ）は、スイッチ、再プログラム可能なヒューズおよびアンチヒューズとしての使用にも最適である。実際に、本開示の教示による抵抗変化素子のアレイならびに高度アーキテクチャは、論理デバイスにおいて、またはアナログ回路において使用される可能性もある。
典型的には、抵抗変化素子は、素子に渡って電気刺激を印加することにより、異なる抵抗状態間で調整（プログラム）される。例えば、（特定のアプリケーションの必要により要求される）特定の電圧、電流およびパルス幅の１つまたは複数のプログラミングパルスを抵抗変化素子に渡って印加して、抵抗変化素子の抵抗を初期抵抗から所望される新しい抵抗へ調整することができる。上述の例では、（特定のアプリケーションの必要により要求される）特定の電圧、電流およびパルス幅の別の１つまたは複数のプログラミングパルスを抵抗変化素子に渡って印加して、抵抗変化素子を元の初期抵抗へ、または特有のアプリケーションに依存して、第３の抵抗へ調整することができる。さらに、米国特許出願第１５／１３６，４１４号明細書に記載されているように、パルス列を抵抗変化素子に渡って印加して、抵抗変化素子の抵抗を調整することもできる。
次に、図１を参照すると、抵抗変化素子アレイの例示的なアーキテクチャ１００が簡略図で示されている。抵抗変化素子アレイ１００は、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙを含み、各抵抗変化素子セルは、２つのアレイライン（ビットラインおよびワードライン）を介してアクセスされかつ原位置選択デバイスまたは他の電流制限素子を含まない抵抗変化素子ＳＷ００－ＳＷｘｙを含む。抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙは、抵抗変化素子セルが抵抗変化素子を含みかつ原位置選択デバイスまたは他
の電流制限素子を含まないという理由で、１－Ｒ抵抗変化素子セルまたはｎＲ抵抗変化素子セルと称される。さらに、抵抗変化素子アレイ１００は、抵抗変化素子アレイ１００が、抵抗変化素子を含みかつ原位置選択デバイスまたは他の電流制限素子を含まない抵抗変化素子セルを含むという理由で、１－Ｒ抵抗変化素子アレイ又はｎＲ抵抗変化素子アレイと称されることもある。
抵抗変化素子ＳＷ００－ＳＷｘｙは、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子、または導電性ブリッジメモリ素子、ならびに他の材料および設計であってもよい。抵抗変化素子ＳＷ００－ＳＷｘｙは、金属酸化物、固体電解質、カルコゲナイドガラス等の相変化物質、グラフェン織物およびカーボンナノチューブ織物等の複数の材料から形成されることが可能であるが、これらに限定されない。例えば、Ｂｅｒｔｉｎ、外へ付与された米国特許第７，７８１，８６２号明細書は、第１および第２の導電端子と、ナノチューブ織物物品とを備える２端子ナノチューブ・スイッチング・デバイスを開示している。Ｂｅｒｔｉｎは、ナノチューブ織物物品の抵抗性を複数の不揮発性抵抗状態間で調整するための方法を教示している。少なくとも１つの実施形態では、電気刺激が、ナノチューブ織物層を介して電流を通す等の目的で、第１および第２の導電素子のうちの少なくとも一方へ加えられる。（米国特許第７，７８１，８６２号明細書においてＢｅｒｔｉｎが記述しているように）この電気刺激を予め決められた所定のパラメータセット内で慎重に制御することにより、ナノチューブ物品の抵抗性は、比較的高い抵抗状態と比較的低い抵抗状態との間で繰返し切換されることが可能である。所定の実施形態において、これらの高い、および低い抵抗状態は、１ビットの情報を記憶するために使用されることが可能である。
本開示における抵抗変化素子セルおよび抵抗変化素子の幾つかの例は、特にカーボンナノチューブベースの抵抗変化素子セルおよび抵抗変化素子を参照しているが、本開示によるデバイスおよび方法は、これらに限定されない。実際に、当業者には、本開示によるデバイスおよび方法が、あらゆるタイプの抵抗変化素子セルまたは抵抗変化素子（相変化および金属酸化物等、但しこれらに限定されない）に適用可能であることが明らかとなるであろう。
各抵抗変化素子ＳＷ００－ＳＷｘｙは、低抵抗状態、例えば約１ＭΩの抵抗（典型的には、論理「１」に対応するＳＥＴ状態）、および高抵抗状態、例えば約１０ＭΩの抵抗（典型的には、論理「０」に対応するＲＥＳＥＴ状態）にプログラム可能である。各抵抗変化素子ＳＷ００－ＳＷｘｙは、第１の端子と、第２の端子とを有する。抵抗変化素子ＳＷ００－ＳＷｘｙの第１の端子は、ビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、かつ抵抗変化素子ＳＷ００－ＳＷｘｙの第２の端子は、ワードラインＷＬ（０）－ＷＬ（ｙ）に電気接続される。抵抗変化素子アレイ１００は、アレイ内の個々の抵抗変化素子セルを、選択される抵抗変化素子セルの読取り、検証、試験またはプログラムに必要とされる十分な電気刺激でビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧およびワードラインＷＬ（０）－ＷＬ（ｙ）上の電圧を駆動することによってアドレス指定し、かつ同時に、アレイ内の他のセルがそれらの記憶された抵抗状態を変えることになるあらゆる電気的刺激を受けないように防止することができる。
先に論じたように、図１に詳述されているアレイアーキテクチャ１００は、各セルが２つの別個のアレイラインにのみ応答することを要求する回路構造を提供する。さらに、図１に詳述されているようなアレイアーキテクチャ１００は、各抵抗変化素子に伴う原位置選択デバイスまたは他の電流制限デバイスを必要とせず、よって、アレイアーキテクチャ１００は、バイポーラ動作を見込んでいる（すなわち、読取り、検証、試験またはプログラミング電流は、特有の用途または特有の抵抗変化素子技術の必要性に応じて、ワードラインからビットラインへ、またはビットラインからワードラインへ流れることができる）
。Ｂｅｒｔｉｎ、外へ付与された米国特許第９，３９０，７９０号明細書は、抵抗変化素子アレイに関するこのタイプのアーキテクチャを教示し、かつこのようなアレイ内のセルをプログラムしかつ読み取るための幾つかの方法を記述している。
図１に詳述されている（かつＢｅｒｔｉｎ、外へ付与された米国特許第９，３９０，７９０号明細書において考察されている）この１－Ｒ抵抗変化素子アレイアーキテクチャ１００は、所定のアプリケーションの回路アーキテクチャおよびレイアウトに関するさらに重要な改善および単純化を表現している。例えば、アレイアーキテクチャ１００におけるセルサイズのスケーリングは、抵抗変化素子自体の物理的サイズ要件によってのみ制限されている。さらに、各抵抗変化素子セルは、１つのデバイス（抵抗変化素子自体）と、２つの相互接続部（抵抗変化素子の第１の端子に電気接続されるビットライン、および抵抗変化素子の第２の端子に電気接続されるワードライン）とを含むだけであることから、抵抗変化素子アレイの複雑さが大幅に低減され、所定のアプリケーションでは、製造の容易さ、コスト、スケーリング能力の向上および回路集積化に関して多くの利点が提供される。したがって、図１に詳述されているような単純化されたアレイアーキテクチャ１００（または、例えば図２Ａ－２Ｉ、３Ａ－３Ｆ、５Ａ－５Ｉおよび６Ａ－６Ｆに示されているアレイ構造等の同様の変形例）は、最新技術がより高密度の抵抗変化素子アレイを要求し続けているという理由で、極めて望ましい。
次に、図２Ａを参照すると、ある電流量を取り出すために、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子に抵抗参照素子の抵抗を用いてアクセスするための例示的なアーキテクチャが簡略図で示されている。この例示的なアーキテクチャは、低抵抗参照素子の低抵抗、中間抵抗参照素子の中間抵抗、高抵抗参照素子の高抵抗から選択するように動作可能であって、後述するように、ＳＥＴＶＥＲＩＦＹオペレーションには、低抵抗が選択され、ＲＥＡＤオペレーションには、中間抵抗が選択され、かつＲＥＳＥＴＶＥＲＩＦＹオペレーションには、高抵抗が選択される。さらに、この例示的なアーキテクチャは、例示的なアーキテクチャに抵抗が異なる追加の抵抗参照素子を包含することによって、追加の抵抗から選択することもできる。この例示的なアーキテクチャは、図２Ａに示すように、抵抗変化素子アレイ２００と、調整可能な電流量を取り出すための回路２０２と、複数のセンスデバイス２６０、２６２とを含む。しかしながら、この例示的なアーキテクチャは、図２Ａに限定されるものではなく、例示的なアーキテクチャは、抵抗器、増幅器およびインバータ等の図２Ａに示されていない追加のコンポーネントを含んでもよく、また、センス増幅器等の図２Ａに示すコンポーネントを省いてもよい。さらに、例示的なアーキテクチャは、図２Ｂ－２Ｄに限定されるものではなく、例示的なアーキテクチャは、図２Ｂ－２Ｄに示されていない追加のコンポーネントを含んでもよく、また、図２Ｂ－２Ｄに示すコンポーネントを省いてもよい。
抵抗変化素子アレイ２００は、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙを含み、各抵抗変化素子セルは、２つのアレイライン（ビットラインおよびワードライン）を介してアクセスされかつ原位置選択デバイスまたは他の電流制限素子を含まない抵抗変化素子ＳＷ００－ＳＷｘｙを含む。また、抵抗変化素子アレイ２００は、各低抵抗参照素子が２つのアレイライン（ビットラインおよびワードライン）を介してアクセスされる複数の低抵抗参照素子ＲＬ００－ＲＬ０ｙ、各中間抵抗参照素子が２つのアレイライン（ビットラインおよびワードライン）を介してアクセスされる複数の中間抵抗参照素子ＲＩ００－ＲＩ０ｙ、および各高抵抗参照素子が２つのアレイライン（ビットラインおよびワードライン）を介してアクセスされる複数の高抵抗参照素子ＲＨ００－ＲＨ０ｙも含む。あるいは、複数の低抵抗参照素子ＲＬ００－ＲＬ０ｙ、複数の中間抵抗参照素子ＲＩ００－ＲＩ０ｙ、および複数の高抵抗参照素子ＲＨ００－ＲＨ０ｙのうちの少なくとも１つは、抵抗変化素子アレイ２００の外側に位置決めされてもよい。
抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙは、抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙが抵抗変化素子を含みかつ原位置選択デバイスまたは他の電流制限素子を含まないという理由で、１－Ｒ抵抗変化素子セルまたはｎＲ抵抗変化素子セルと称される。抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙは、図１を参照して先に論じた抵抗変化素子アレイ１００内の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙと同じ、または類似する構造を有してもよい。さらに、抵抗変化素子アレイ２００は、抵抗変化素子アレイ２００が、抵抗変化素子を含みかつ原位置選択デバイスまたは他の電流制限素子を含まない抵抗変化素子セルを含むという理由で、１－Ｒ抵抗変化素子アレイまたはｎＲ抵抗変化素子アレイと称されることもある。
抵抗変化素子アレイ２００における低抵抗参照素子ＲＬ００－ＲＬ０ｙ、中間抵抗参照素子ＲＩ００－ＲＩ０ｙ、高抵抗参照素子ＲＨ００－ＲＨ０ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙの位置により、低抵抗参照素子ＲＬ００－ＲＬ０ｙ、中間抵抗参照素子ＲＩ００－ＲＩ０ｙ、高抵抗参照素子ＲＨ００－ＲＨ０ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙは、温度、アレイラインのキャパシタンスおよびインピーダンス、選択されないセルの電気抵抗およびアレイ内の漏れ経路等の略同じ回路状態に曝される。抵抗変化素子アレイ２００内に低抵抗参照素子ＲＬ００－ＲＬ０ｙ、中間抵抗参照素子ＲＩ００－ＲＩ０ｙ、高抵抗参照素子ＲＨ００－ＲＨ０ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙを配置すると、低抵抗参照素子ＲＬ００－ＲＬ０ｙ、中間抵抗参照素子ＲＩ００－ＲＩ０ｙ、高抵抗参照素子ＲＨ００－ＲＨ０ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙが略同じ回路状態に曝されることから、抵抗変化素子アレイ２００の回路状態の影響を減らすことができる。さらに、低抵抗参照素子ＲＬ００－ＲＬ０ｙ、中間抵抗参照素子ＲＩ００－ＲＩ０ｙ、高抵抗参照素子ＲＨ００－ＲＨ０ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙを同じ材料から構成すると、低抵抗参照素子ＲＬ００－ＲＬ０ｙ、中間抵抗参照素子ＲＩ００－ＲＩ００ｙ、高抵抗参照素子ＲＨ００－ＲＨ０ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙを異なる材料で構成することに起因する電気的特性のばらつきによる影響を減らすことができる。
抵抗変化素子ＳＷ００－ＳＷｘｙは、先に論じたように、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子、または導電性ブリッジメモリ素子、ならびに他の材料および設計であってもよい。抵抗変化素子ＳＷ００－ＳＷｘｙは、金属酸化物、固体電解質、カルコゲナイドガラス等の相変化物質、グラフェン織物およびカーボンナノチューブ織物等の複数の材料から形成されることが可能であるが、これらに限定されない。抵抗変化素子ＳＷ００－ＳＷｘｙは、低抵抗状態、例えば約１ＭΩの抵抗（典型的には、論理「１」に対応するＳＥＴ状態）、および高抵抗状態、例えば約１０ＭΩの抵抗（典型的には、論理「０」に対応するＲＥＳＥＴ状態）にプログラム可能である。
低抵抗参照素子ＲＬ００－ＲＬ０ｙは、抵抗器、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子、または導電性ブリッジメモリ素子、ならびに他の材料および設計であってもよい。低抵抗参照素子ＲＬ００－ＲＬ０ｙは、金属酸化物、固体電解質、カルコゲナイドガラス等の相変化物質、グラフェン織物およびカーボンナノチューブ織物等の複数の材料から形成されることが可能であるが、これらに限定されない。低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗は、回路設計者により選択される設計変数である。低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗は、ＳＥＴＶＥＲＩＦＹオペレーションの間の低抵抗状態に対応する抵抗値の上方境界を設定する。回路設計者は、典型的には、抵抗変化素子ＳＷ００－ＳＷｘｙが低抵抗状態のモデル抵抗より大きい抵抗を有しかつＳＥＴＶＥＲＩＦＹオペレーションの間に低抵抗状態を有するように決定されることが可能であるように、低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗を、抵抗変化素子ＳＷ００－ＳＷｘｙの低抵抗状態のモデル抵抗より大きく選択する。
例えば、抵抗変化素子ＳＷ００－ＳＷｘｙの低抵抗状態のモデル抵抗が１ＭΩである場
合、回路設計者は、低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗値を２ＭΩであるように選択してもよく、よって、約２ＭΩ以下の抵抗値を有する抵抗変化素子は、ＳＥＴＶＥＲＩＦＹオペレーションの間に低抵抗状態を有すると決定される。なお、回路設計者が、典型的には、低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗を、抵抗変化素子ＳＷ００－ＳＷｘｙの低抵抗状態のモデル抵抗より大きく、かつ中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗より少なくなるように選択することは、留意される。さらに、低抵抗参照素子ＲＬ００－ＲＬ０ｙが、略同じ抵抗を有するものと限定されないことも留意される。例えば、調整可能な電流量を取り出すための回路２０２の方へ近接して位置決めされる低抵抗参照素子は、調整可能な電流量を取り出すための回路２０２から遠くへ位置決めされる低抵抗参照素子の抵抗より大きい抵抗を有してもよい。
中間抵抗参照素子ＲＩ００－ＲＩ０ｙは、抵抗器、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子、または導電性ブリッジメモリ素子、ならびに他の材料および設計であってもよい。中間抵抗参照素子ＲＩ００－ＲＩ０ｙは、金属酸化物、固体電解質、カルコゲナイドガラス等の相変化物質、グラフェン織物およびカーボンナノチューブ織物等の複数の材料から形成されることが可能であるが、これらに限定されない。中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗は、回路設計者により選択される設計変数である。中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗は、ＲＥＡＤオペレーションの間の低抵抗状態に対応する抵抗値、およびＲＥＡＤオペレーションの間の高抵抗状態に対応する抵抗値の境界を設定する。回路設計者は、典型的には、中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗を、低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗より大きく、かつ高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗より少なくなるように選択する。
例えば、抵抗変化素子ＳＷ００－ＳＷｘｙの低抵抗状態のモデル抵抗が１ＭΩであり、かつ抵抗変化素子ＳＷ００－ＳＷｘｙの高抵抗状態のモデル抵抗が１０ＭΩである場合、回路設計者は、中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗を５．５ＭΩとなるように選択してもよく、よって、約５．５ＭΩ以下の抵抗を有する抵抗変化素子は、ＲＥＡＤオペレーションの間に低抵抗状態を有することが決定され、かつ約５．５ＭΩより大きい抵抗を有する抵抗変化素子ＳＷ００－ＳＷｘｙは、ＲＥＡＤオペレーションの間に高抵抗状態を有することが決定される。中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗は、抵抗変化素子ＳＷ００－ＳＷｘｙの低抵抗状態のモデル抵抗と、抵抗変化素子ＳＷ００－ＳＷｘｙの高抵抗状態のモデル抵抗との正確な中間点における抵抗に限定されるものではなく、むしろ、中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗は、低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗と高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗との間の任意の抵抗であってもよい。中間抵抗参照素子ＲＩ００－ＲＩ０ｙが、略同じ抵抗を有するものと限定されないことは、留意される。例えば、調整可能な電流量を取り出すための回路２０２の方へ近接して位置決めされる中間抵抗参照素子は、調整可能な電流量を取り出すための回路２０２から遠くへ位置決めされる中間抵抗参照素子の抵抗より大きい抵抗を有してもよい。
高抵抗参照素子ＲＨ００－ＲＨ０ｙは、抵抗器、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子、または導電性ブリッジメモリ素子、ならびに他の材料および設計であってもよい。高抵抗参照素子ＲＨ００－ＲＨ０ｙは、金属酸化物、固体電解質、カルコゲナイドガラス等の相変化物質、グラフェン織物およびカーボンナノチューブ織物等の複数の材料から形成されることが可能であるが、これらに限定されない。高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗は、回路設計者により選択される設計変数である。高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗は、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の高抵抗状態に対応する抵抗値を決定するための下方境界を設定する。回路設計者は、典型的には、抵抗変化素子ＳＷ００－ＳＷｘｙが高抵抗状態のモデル抵抗より少ない抵抗を有しかつＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に高抵抗状態を有するように決定されることが可能であるように、高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗を
、抵抗変化素子ＳＷ００－ＳＷｘｙの高抵抗状態のモデル抵抗より少なく選択する。
例えば、抵抗変化素子ＳＷ００－ＳＷｘｙの高抵抗状態のモデル抵抗が１０ＭΩである場合、回路設計者は、高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗値を９ＭΩであるように選択してもよく、よって、約９ＭΩより大きい抵抗値を有する抵抗変化素子は、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に高抵抗状態を有すると決定される。回路設計者が、典型的には、高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗を、中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗より大きく、かつ抵抗変化素子ＳＷ００－ＳＷｘｙの高抵抗状態のモデル抵抗より少なくなるように選択することは留意される。さらに、高抵抗参照素子ＲＨ００－ＲＨ０ｙが、略同じ抵抗を有するものと限定されないことも留意される。例えば、調整可能な電流量を取り出すための回路２０２の方へ近接して位置決めされる高抵抗参照素子は、調整可能な電流量を取り出すための回路２０２から遠くへ位置決めされる高抵抗参照素子の抵抗より大きい抵抗を有してもよい。
さらに、中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗より少ない低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗、および中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗より大きい高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗を選択することにより、ＳＥＴＶＥＲＩＦＹオペレーションの間の低抵抗状態に対応する抵抗値と、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の高抵抗状態に対応する抵抗値との間にバッファが生成される。バッファ内に抵抗を有する抵抗変化素子は、ＲＥＡＤオペレーションの間に低抵抗状態を有する、または、ＲＥＡＤオペレーションの間に高抵抗状態を有する、と決定される。しかしながら、バッファ内に抵抗を有する抵抗変化素子は、ＳＥＴＶＥＲＩＦＹオペレーションの間に低抵抗状態以外の抵抗状態を有する、と決定される、または、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に高抵抗状態以外の抵抗状態を有する、と決定される。したがって、低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗が中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗より少ない場合、ＳＥＴＶＥＲＩＦＹオペレーションは、ＲＥＡＤオペレーションよりも、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗と低抵抗状態のモデル抵抗との間のより近い対応づけを要求し、かつ高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗が中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗より大きい場合、ＲＥＳＥＴＶＥＲＩＦＹオペレーションは、ＲＥＡＤオペレーションよりも、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗と高抵抗状態のモデル抵抗との間のより近い対応づけを要求する。
例えば、低抵抗参照素子ＲＬ００－ＲＬ０ｙが２ＭΩの抵抗を有し、中間抵抗参照素子ＲＩ００－ＲＩ０ｙが５．５ＭΩの抵抗を有し、かつ高抵抗参照素子ＲＨ００－ＲＨ０ｙが９ＭΩの抵抗を有する場合、低抵抗参照素子ＲＬ００－ＲＬ０ｙおよび高抵抗参照素子ＲＨ００－ＲＨ０ｙは、約２ＭΩから約９ＭΩまでの間のバッファを生成する。上述の例において、約２ＭΩから約５．５ＭΩまでの抵抗を有する抵抗変化素子は、ＲＥＡＤオペレーションの間は低抵抗状態を有すると決定されるが、ＳＥＴＶＥＲＩＦＹオペレーションの間は低抵抗状態以外の抵抗状態を有すると決定され、かつ約５．５ＭΩから約９ＭΩまでの抵抗を有する抵抗変化素子は、ＲＥＡＤオペレーションの間は高抵抗状態を有すると決定されるが、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間は高抵抗状態以外の抵抗状態を有すると決定される。回路設計者は、バッファを、低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗および高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗を調整することによって調整することができる。低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗および高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗は、中間抵抗変化素子ＲＩ００－ＲＩ０ｙの抵抗から等距離にある必要がないことは、留意される。例えば、低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗の方が、中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗に近くてもよく、または、高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗の方が中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗に近くてもよい。
各抵抗変化素子ＳＷ００－ＳＷｘｙは、第１の端子と、第２の端子とを有する。抵抗変化素子ＳＷ００－ＳＷｘｙの第１の端子は、ビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、かつ抵抗変化素子ＳＷ００－ＳＷｘｙの第２の端子は、ワードラインＷＬ（０）－ＷＬ（ｙ）に電気接続される。各低抵抗参照素子ＲＬ００－ＲＬ０ｙは、第１の端子と、第２の端子とを有する。低抵抗参照素子ＲＬ００－ＲＬ０ｙの第１の端子は、ビットラインＢＬ（Ｌ０）に電気接続され、かつ低抵抗参照素子ＲＬ００－ＲＬ０ｙの第２の端子は、ワードラインＷＬ（０）－ＷＬ（ｙ）に電気接続される。各中間抵抗参照素子ＲＩ００－ＲＩ０ｙは、第１の端子と、第２の端子とを有する。中間抵抗参照素子ＲＩ００－ＲＩ０ｙの第１の端子は、ビットラインＢＬ（Ｉ０）に電気接続され、かつ中間抵抗参照素子ＲＩ００－ＲＩ０ｙの第２の端子は、ワードラインＷＬ（０）－ＷＬ（ｙ）に電気接続される。各高抵抗参照素子ＲＨ００－ＲＨ０ｙは、第１の端子と、第２の端子とを有する。高抵抗参照素子ＲＨ００－ＲＨ０ｙの第１の端子は、ビットラインＢＬ（Ｈ０）に電気接続され、かつ高抵抗参照素子ＲＨ００－ＲＨ０ｙの第２の端子は、ワードラインＷＬ（０）－ＷＬ（ｙ）に電気接続される。
抵抗変化素子アレイ２００は、調整可能な電流量を取り出すための回路２０２、および複数のセンスデバイス２６０、２６２に電気接続される。調整可能な電流量を取り出すための回路２０２は、差動増幅器２１０と、第１のＰＭＯＳトランジスタ２２０とも称される第１のｐチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２２０と、複数のＰＭＯＳトランジスタ２３０、２３２とも称される複数のｐチャネルＭＯＳＦＥＴ２３０、２３２と、複数のＮＭＯＳトランジスタ２４０、２４２、２４４とも称される複数のｎチャネルＭＯＳＦＥＴ２４０、２４２、２４４とを含む。差動増幅器２１０は、非反転入力端子と、反転入力端子と、出力端子とを有する。第１のＰＭＯＳトランジスタ２２０は、ソース端子と、ドレイン端子と、ゲート端子とを有する。複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタは、ソース端子と、ドレイン端子と、ゲート端子とを有する。複数のＮＭＯＳトランジスタ２４０、２４２、２４４における各ＮＭＯＳトランジスタは、ソース端子と、ドレイン端子と、ゲート端子とを有する。複数のセンスデバイス２６０、２６２における各センスデバイスは、第１の入力端子と、第２の入力端子と、出力端子とを有する。差動増幅器２１０、第１のＰＭＯＳトランジスタ２２０、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタ、複数のＮＭＯＳトランジスタ２４０、２４２、２４４における各ＮＭＯＳトランジスタ、および複数のセンスデバイス２６０、２６２における各センスデバイスが、追加的に他の端子を有し得ることは、留意される。
差動増幅器２１０は、出力電圧を２つの入力電圧の差に基づいて生成する、オペアンプ等の増幅器であってもよい。センスデバイス２６０、２６２は、データ値または論理値に対応する出力電圧を少なくとも１つの入力電圧に基づいて生成する、センス増幅器、差動増幅器およびアナログ－デジタル変換器等のコンポーネントであってもよい。先に論じたように、複数のセンスデバイス２６０、２６２におけるセンスデバイスは、これらのセンスデバイスが正極出力端子および負極出力端子を有する完全差動センスアンプである場合等に、さらに他の端子を有し得ることは、留意される。さらに、調整可能な電流量を取り出すための回路２０２は、第１のＰＭＯＳトランジスタ２２０、複数のＰＭＯＳトランジスタ２３０、２３２および複数のＮＭＯＳトランジスタ２４０、２４２、２４４の代わりに、カーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）、ＳｉＧＥＦＥＴ、完全空乏型シリコン－オン－インシュレータＦＥＴ、またはＦｉｎＦＥＴ等のマルチゲート電界効果トランジスタ等の他のタイプの電界効果トランジスタを含んでもよい。半導体基板を必要としない電界効果トランジスタがナノチューブベースの抵抗変化素子と共に使用される場合には、チップを完全に絶縁材料上へ製造できるようになり、さらには、電界効果トランジスタを積層して、調整可能な電流量を取り出すための回路２０２により消費されるチップ面積量を減らすことができるようになる。
差動増幅器２１０の反転入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびフィールド・プログラマブル・ゲート・アレイ（ＦＧＰＡ）等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、差動増幅器２１０の非反転入力端子は、第１のＰＭＯＳトランジスタ２２０のドレイン端子と、複数のＮＭＯＳトランジスタ２４０、２４２、２４４における、フィードバックループを形成する各ＮＭＯＳトランジスタのドレイン端子とに電気接続され、かつ差動増幅器２１０の出力端子は、第１のＰＭＯＳトランジスタ２２０のゲート端子と、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタのゲート端子とに電気接続される。第１のＰＭＯＳトランジスタ２２０のソース端子は、電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続され、第１のＰＭＯＳトランジスタ２２０のドレイン端子は、複数のＮＭＯＳトランジスタ２４０、２４２、２４４における各ＮＭＯＳトランジスタのドレイン端子と、差動増幅器２１０の非反転入力端子とに電気接続され、かつ第１のＰＭＯＳトランジスタ２２０のゲート端子は、差動増幅器２１０の出力端子に電気接続される。複数のＰＭＯＳトランジスタ２３０、２３２におけるＰＭＯＳトランジスタのソース端子は、電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続され、複数のＰＭＯＳトランジスタ２３０、２３２におけるＰＭＯＳトランジスタのドレイン端子は、抵抗変化素子アレイ２００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、かつ複数のＰＭＯＳトランジスタ２３０、２３２におけるＰＭＯＳトランジスタのゲート端子は、差動増幅器２１０の出力端子に電気接続される。複数のＮＭＯＳトランジスタ２４０、２４２、２４４におけるＮＭＯＳトランジスタのドレイン端子は、第１のＰＭＯＳトランジスタ２２０のドレイン端子と、差動増幅器２１０の非反転入力端子とに電気接続され、複数のＮＭＯＳトランジスタ２４０、２４２、２４４におけるＮＭＯＳトランジスタのソース端子は、抵抗変化素子アレイ２００のビットラインＢＬ（Ｌ０）－ＢＬ（Ｈ０）に電気接続され、かつ複数のＮＭＯＳトランジスタ２４０、２４２、２４４におけるＮＭＯＳトランジスタのゲート端子は、テスト回路に、または、ＮＭＯＳトランジスタをオンにしかつオフにするための制御信号Ｓ１－Ｓ３を供給する、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
あるいは、調整可能な電流量を取り出すための回路２０２は、さらに、ビットラインＢＬ（０）－ＢＬ（ｘ）への電流の流れを制御するための、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、カーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）、ＳｉＧＥＦＥＴ、完全空乏型シリコン－オン－インシュレータＦＥＴ、またはＦｉｎＦＥＴ等のマルチゲート電界効果トランジスタ等の複数の電界効果（ＦＥＴ）を含んでもよい。複数のＦＥＴにおける各ＦＥＴは、複数のＰＭＯＳトランジスタ２３０、２３２におけるＰＭＯＳトランジスタと直列に電気接続され、かつ複数のＦＥＴにおける各ＦＥＴは、テスト回路に、またはＦＥＴをオンにしかつオフにするための制御信号を供給する、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されるゲート端子を有する。
あるいは、図２Ｃ－２Ｄに示すように、第１のＰＭＯＳトランジスタ２２０のソース端子は、第１のＰＭＯＳトランジスタ２２０により供給される電流量の変動を低減するために、抵抗器２５０によって電源、電圧源、ドライバ回路または他のデバイスに電気接続される。さらに、図２Ｃ－２Ｄに示すように、複数のＰＭＯＳトランジスタ２３０、２３２におけるＰＭＯＳトランジスタのソース端子は、複数のＰＭＯＳトランジスタ２３０、２３２におけるＰＭＯＳトランジスタにより供給される電流量の変動を低減するために、複数の抵抗器２５２、２５４における抵抗器によって電源、電圧源、ドライバ回路または他のデバイスに電気接続される。
再び図２Ａを参照すると、複数のセンスデバイス２６０、２６２におけるセンスデバイスの第１の入力端子は、抵抗変化素子アレイ２００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、複数のセンスデバイス２６０、２６２におけるセンスデバイスの第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数のセンスデバイス２６０、２６２におけるセンスデバイスの出力端子は、バス、バッファ、レベルシフト回路、テスト回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
あるいは、図２Ｂおよび２Ｄに示すように、抵抗変化素子アレイ２００には、小信号を増加するための複数の増幅器２７０、２７２が電気接続され、かつ複数のセンスデバイス２６０、２６２は、これらの複数の増幅器２７０、２７２に電気接続される。複数の増幅器２７０、２７２における各増幅器は、第１の入力端子と、第２の入力端子と、出力端子とを有する。複数の増幅器２７０、２７２における増幅器の第１の入力端子は、抵抗変化素子アレイ２００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、複数の増幅器２７０、２７２における増幅器の第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数の増幅器２７０、２７２における増幅器の出力端子は、複数のセンスデバイス２６０、２６２におけるセンスデバイスの第１の入力端子に電気接続される。複数の増幅器２７０、２７２における各増幅器が、追加的に他の端子を有し得ることは、留意される。同じく図２Ｂおよび２Ｄに示すように、複数のセンスデバイス２６０、２６２におけるセンスデバイスの第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数のセンスデバイス２６０、２６２におけるセンスデバイスの出力端子は、バス、バッファ、レベルシフト回路、テスト回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
次に、図２Ｅを参照すると、ある電流量を取り込むために、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子に抵抗参照素子の抵抗を用いてアクセスするための例示的なアーキテクチャが簡略図で示されている。この例示的なアーキテクチャは、低抵抗参照素子の低抵抗、中間抵抗参照素子の中間抵抗、高抵抗参照素子の高抵抗から選択するように動作可能であって、後述するように、ＳＥＴＶＥＲＩＦＹオペレーションには、低抵抗が選択され、ＲＥＡＤオペレーションには、中間抵抗が選択され、かつＲＥＳＥＴＶＥＲＩＦＹオペレーションには、高抵抗が選択される。さらに、この例示的なアーキテクチャは、例示的なアーキテクチャに抵抗が異なる追加の抵抗参照素子を包含することによって、追加の抵抗から選択することもできる。この例示的なアーキテクチャは、図２Ｅに示すように、抵抗変化素子アレイ２００と、調整可能な電流量を取り込むための回路２０３と、複数のセンスデバイス２６１、２６３とを含む。しかしながら、この例示的なアーキテクチャは、図２Ｅに限定されるものではなく、例示的なアーキテクチャは、抵抗器、増幅器およびインバータ等の図２Ｅに示されていない追加のコンポーネントを含んでもよく、また、センス増幅器等の図２Ｅに示すコンポーネントを省いてもよい。さらに、この例示的なアーキテクチャは、図２Ｆ－２Ｉに限定されるものではなく、例示的なアーキテクチャは、図２Ｆ－２Ｉに示されていない追加のコンポーネントを含んでもよく、また、図２Ｆ－２Ｉに示すコンポーネントを省いてもよい。抵抗変化素子アレイ２００の構造については先に論じており、よって、抵抗変化素子アレイ２００の構造については後述しない。
抵抗変化素子アレイ２００は、調整可能な電流量を取り込むための回路２０３、および複数のセンスデバイス２６１、２６３に電気接続される。調整可能な電流量を取り込むための回路２０３は、差動増幅器２１１と、第１のＮＭＯＳトランジスタ２２１とも称される第１のｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）２２１と、第１の複数のＮＭＯＳトランジスタ２３１、２３３とも称される第１の複数のｎチャネルＭＯＳＦＥＴ２３１、２３３と、第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５とも称される第２の複数のｎチャネルＭＯＳＦＥＴ２４１、２４３、２４５とを含む。差動増幅器２１１は、非反転入力端子と、反転入力端子と、出力端子とを有する。第１のＮＭＯＳトランジスタ２２１は、ソース端子と、ドレイン端子と、ゲート端子とを有する。第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタは、ソース端子と、ドレイン端子と、ゲート端子とを有する。第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５における各ＮＭＯＳトランジスタは、ソース端子と、ドレイン端子と、ゲート端子とを有する。複数のセンスデバイス２６１、２６３における各センスデバイスは、第１の入力端子と、第２の入力端子と、出力端子とを有する。なお、差動増幅器２１１、第１のＮＭＯＳトランジスタ２２１、第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタ、第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５における各ＮＭＯＳトランジスタ、および複数のセンスデバイス２６１、２６３における各センスデバイスが、追加的に他の端子を有し得ることは、留意される。
差動増幅器２１１は、出力電圧を２つの入力電圧の差に基づいて生成する、オペアンプ等の増幅器であってもよい。センスデバイス２６１、２６３は、データ値または論理値に対応する出力電圧を少なくとも１つの入力電圧に基づいて生成する、センス増幅器、差動増幅器およびアナログ－デジタル変換器等のコンポーネントであってもよい。先に論じたように、複数のセンスデバイス２６１、２６３おけるセンスデバイスは、これらのセンスデバイスが正極出力端子および負極出力端子を有する完全差動センスアンプである場合等に、さらに他の端子を有し得ることは、留意される。さらに、調整可能な電流量を取り込むための回路２０３は、第１のＮＭＯＳトランジスタ２２１、第１の複数のＮＭＯＳトランジスタ２３１、２３３および第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５の代わりに、カーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）、ＳｉＧＥＦＥＴ、完全空乏型シリコン－オン－インシュレータＦＥＴ、またはＦｉｎＦＥＴ等のマルチゲート電界効果トランジスタ等の他のタイプの電界効果トランジスタを含んでもよい。半導体基板を必要としない電界効果トランジスタがナノチューブベースの抵抗変化素子と共に使用される場合には、チップを完全に絶縁材料上へ製造できるようになり、さらには、電界効果トランジスタを積層して、調整可能な電流量を取り込むための回路２０３により消費されるチップ面積量を減らすことができるようになる。
差動増幅器２１１の反転入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびフィールド・プログラマブル・ゲート・アレイ（ＦＧＰＡ）等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、差動増幅器２１１の非反転入力端子は、第１のＮＭＯＳトランジスタ２２１のドレイン端子と、第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５における、フィードバックループを形成する各ＮＭＯＳトランジスタのソース端子とに電気接続され、かつ差動増幅器２１１の出力端子は、第１のＮＭＯＳトランジスタ２２１のゲート端子と、第１の複数のＰＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタのゲート端子とに電気接続される。第１のＮＭＯＳトランジスタ２２１のソース端子は、０ボルトまたは接地に電気接続され、第１のＮＭＯＳトランジスタ２２１のドレイン端子は、第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５における各ＮＭＯＳトランジスタのソース端子と、差動増幅器２１１の非反
転入力端子とに電気接続され、かつ第１のＮＭＯＳトランジスタ２２１のゲート端子は、差動増幅器２１１の出力端子に電気接続される。第１の複数のＮＭＯＳトランジスタ２３１、２３３におけるＮＭＯＳトランジスタのソース端子は、０ボルトまたは接地に電気接続され、第１の複数のＮＭＯＳトランジスタ２３１、２３３におけるＮＭＯＳトランジスタのドレイン端子は、抵抗変化素子アレイ２００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、かつ第１の複数のＮＭＯＳトランジスタ２３１、２３３におけるＮＭＯＳトランジスタのゲート端子は、差動増幅器２１１の出力端子に電気接続される。第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５におけるＮＭＯＳトランジスタのドレイン端子は、抵抗変化素子アレイ２００のビットラインＢＬ（Ｌ０）－ＢＬ（Ｈ０）に電気接続され、第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５におけるＮＭＯＳトランジスタのソース端子は、第１のＮＭＯＳトランジスタ２２１のドレイン端子と、差動増幅器２１１の非反転入力端子とに電気接続され、かつ第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５におけるＮＭＯＳトランジスタのゲート端子は、テスト回路に、または、ＮＭＯＳトランジスタをオンにしかつオフにするための制御信号Ｓ４－Ｓ６を供給する、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
あるいは、調整可能な電流量を取り込むための回路２０３は、さらに、ビットラインＢＬ（０）－ＢＬ（ｘ）からの電流の流れを制御するための、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、カーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）、ＳｉＧＥＦＥＴ、完全空乏型シリコン－オン－インシュレータＦＥＴ、またはＦｉｎＦＥＴ等のマルチゲート電界効果トランジスタ等の複数の電界効果（ＦＥＴ）を含んでもよい。複数のＦＥＴにおける各ＦＥＴは、第１の複数のＮＭＯＳトランジスタ２３１、２３３におけるＮＭＯＳトランジスタと直列に電気接続され、かつ複数のＦＥＴにおける各ＦＥＴは、テスト回路に、またはＦＥＴをオンにしかつオフにするための制御信号を供給する、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されるゲート端子を有する。
あるいは、図２Ｇ－２Ｈに示すように、第１のＮＭＯＳトランジスタ２２１のソース端子は、第１のＮＯＳトランジスタ２２１により供給される電流量の変動を低減するために、抵抗器２５１によって０ボルトまたは接地に電気接続される。さらに、図２Ｇ－２Ｈに示すように、第１の複数のＮＭＯＳトランジスタ２３１、２３３におけるＮＭＯＳトランジスタのソース端子は、第１の複数のＮＭＯＳトランジスタ２３１、２３３におけるＮＭＯＳトランジスタにより供給される電流量の変動を低減するために、複数の抵抗器２５３、２５５における抵抗器によって０ボルトまたは接地に電気接続される。
再び図２Ｅを参照すると、複数のセンスデバイス２６１、２６３におけるセンスデバイスの第１の入力端子は、抵抗変化素子アレイ２００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、複数のセンスデバイス２６１、２６３におけるセンスデバイスの第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数のセンスデバイス２６１、２６３におけるセンスデバイスの出力端子は、バス、バッファ、レベルシフト回路、テスト回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
あるいは、図２Ｆおよび２Ｈに示すように、抵抗変化素子アレイ２００には、小信号を増加するための複数の増幅器２７１、２７３が電気接続され、かつ複数のセンスデバイス２６１、２６３は、これらの複数の増幅器２７１、２７３に電気接続される。複数の増幅器２７１、２７３における各増幅器は、第１の入力端子と、第２の入力端子と、出力端子
とを有する。複数の増幅器２７１、２７３における増幅器の第１の入力端子は、抵抗変化素子アレイ２００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、複数の増幅器２７１、２７３における増幅器の第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数の増幅器２７１、２７３における増幅器の出力端子は、複数のセンスデバイス２６１、２６３におけるセンスデバイスの第１の入力端子に電気接続される。複数の増幅器２７１、２７３における各増幅器が、追加的に他の端子を有し得ることは、留意される。同じく図２Ｆおよび２Ｈに示すように、複数のセンスデバイス２６１、２６３におけるセンスデバイスの第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数のセンスデバイス２６１、２６３におけるセンスデバイスの出力端子は、バス、バッファ、レベルシフト回路、テスト回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
あるいは、図２Ｉに示すように、複数のセンス増幅器２６１、２６３には、複数のインバータ２８１、２８３が電気接続される。複数のインバータ２８１、２８３における各インバータは、入力端子と、出力端子とを有する。複数のインバータ２８１、２８３におけるインバータの入力端子は、複数のセンス増幅器２６１、２６３におけるセンス増幅器の出力端子に電気接続され、かつ複数のインバータ２８１、２８３におけるインバータの出力端子は、バス、バッファ、レベルシフト回路、テスト回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続される。複数のインバータ２８１、２８３における各インバータが、追加的に他の端子を有し得ることは、留意される。
図４は、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法を示すフローチャート４００である。本方法は、ステップ４０２において、抵抗変化素子アレイにおける複数の抵抗変化素子から少なくとも１つの抵抗変化素子を選択することによって始まり、ここで、各抵抗変化素子は、抵抗変化素子アレイにおける複数のビットラインのうちの１つのビットラインと、抵抗変化素子アレイにおける複数のワードラインのうちの１つのワードラインとに電気接続されている。本方法は、ステップ４０４へ進み、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択する。本方法は、ステップ４０６へと続き、オペレーションのための抵抗に基づいて、オペレーションのための電流量を供給する。本方法は、ステップ４０８へ進み、少なくとも１つの抵抗変化素子の抵抗、およびオペレーションのための抵抗に基づいて、少なくとも１つの抵抗変化素子の抵抗状態を決定する。ただし、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための本方法のステップは、図４に示す順序で実行されることに限定されない。さらに、本方法は、抵抗変化素子アレイの回路状態を補償するためにオペレーションのための電流量を調整すること、および、抵抗変化素子アレイにおける複数の抵抗変化素子から少なくとも１つの抵抗変化素子を選択する前に、抵抗変化素子アレイのアレイラインを０ボルトまたは接地に初期化すること、等の追加的なステップを含んでもよい。
図４に関して先に述べた、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法を、以下、図２Ａ、２Ｅ、５Ａ、５ＥのＣＥＬＬ００のＲＥＡＤオペレーション、ＳＥＴＶＥＲＩＦＹオペレーションおよびＲＥＳＥＴＶＥＲＩＦＹオペレーションに関連して論じる。さらに、図４に関して先に述べた、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法を、以下、同時に実行される図２Ａの抵抗変化素子アレイ２００におけるワードラインＷＬ（０）上の各セル、
同時に実行される図２Ｅの抵抗変化素子アレイ２００におけるワードラインＷＬ（０）上の各セル、同時に実行される図５Ａの抵抗変化素子アレイ５００におけるワードラインＷＬ（０）上の各セル、および同時に実行される図５Ｅの抵抗変化素子アレイ５００におけるワードラインＷＬ（０）上の各セルのＲＥＡＤオペレーション、ＳＥＴＶＥＲＩＦＹオペレーションおよびＲＥＳＥＴＶＥＲＩＦＹオペレーションに関連して論じる。ワードライン上の各セルのＲＥＡＤオペレーション、ＳＥＴＶＥＲＩＦＹオペレーションおよびＲＥＳＥＴＶＥＲＩＦＹオペレーションを同時に実行することは、高速データＲＥＡＤオペレーション、高速データＳＥＴＶＥＲＩＦＹオペレーション、高速データＲＥＳＥＴＶＥＲＩＦＹオペレーション、ページモードＲＥＡＤオペレーション、ページモードＳＥＴＶＥＲＩＦＹオペレーションまたはページモードＲＥＳＥＴＶＥＲＩＦＹオペレーションが要求される所定のアプリケーションにおいて極めて望ましいことであり得る。ただし、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法が、図２Ａ、２Ｅ、５Ａおよび５Ｅに示すような例示的アーキテクチャに限定されないことは、留意される。さらに、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための方法が、他のアーキテクチャにより実行され得ることも留意される。
ＲＥＡＤオペレーション、ＳＥＴＶＥＲＩＦＹオペレーションおよびＲＥＳＥＴＶＥＲＩＦＹオペレーションを介して抵抗変化素子にアクセスする電流の量を取り出すために、抵抗参照素子の抵抗を用いて抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための例示的なアーキテクチャについて、以下、まずはＲＥＡＤオペレーションから詳細に説明する。以下、図２Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＡＤオペレーションについて詳述するが、図２Ａの例示的なアーキテクチャにおける各セルのＲＥＡＤオペレーションは、ＣＥＬＬ００のＲＥＡＤオペレーションと同様の方法で実行されることが可能である。図３Ａは、図２Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＡＤオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図３Ａは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ２００の縮小版を示している。以下で詳述するＣＥＬＬ００のＲＥＡＤオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をビットラインＢＬ（０）からワードラインＷＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ビットラインからワードラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＲＥＡＤオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＡＤオペレーションで、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図３Ａは、同時に実行されるＣＥＬＬ００のＲＥＡＤオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＡＤオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ２００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）および読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、０ボルトまたは接地へ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧について、０ボルト未満の電圧レベルおよび０ボルトより大きい電圧レベル等の他の電圧レベルを選択できることは、留意される。また、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベル
を有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。さらに、システム電圧Ｖｄｄが回路設計者により選択される設計変数であることも、留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＰＭＯＳトランジスタ２２０をオンにし、かつＮＭＯＳトランジスタ２４２をオンにして、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗参照素子ＲＩ００の抵抗を選択することにより実行される。あるいは、第１のＰＭＯＳトランジスタ２２０が既にオンである場合、ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ２４２をオンにして、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗参照素子ＲＩ００の抵抗を選択することにより実行される。
第１のＰＭＯＳトランジスタ２２０は、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ２２０のしきい値電圧ＶＴより小さくなるとオンになる。第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＰＭＯＳトランジスタ２２０のゲート電圧ＶＧは、第１のＰＭＯＳトランジスタ２２０のゲート端子が差動増幅器２１０の出力端子に電気接続されていることから、差動増幅器２１０の出力電圧Ｖｏｕｔとなる。第１のＰＭＯＳトランジスタ２２０のソース電圧ＶＳは、第１のＰＭＯＳトランジスタ２２０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。
差動増幅器２１０の出力電圧Ｖｏｕｔは、差動増幅器２１０の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器２１０は、利得１を有するが、差動増幅器２１０が有する利得は、１に限定されない。差動増幅器２１０の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器２１０の利得について、１より大きい差動増幅器２１０の利得、および１より少ない差動増幅器２１０の利得等の他の値を選択してもよい。差動増幅器２１０の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＰＭＯＳトランジスタ２２０のドレイン端子と、複数のＮＭＯＳトランジスタ２４０、２４２、２４４における各ＮＭＯＳトランジスタのドレイン端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器２１０の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器２１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器２１０の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ
－Ｖｒｅａｄとなり、かつ第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ２２０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、第１のＰＭＯＳトランジスタ２２０は、オンになる。
ＮＭＯＳトランジスタ２４２は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ２によってオンにされ、かつＮＭＯＳトランジスタ２４０および２４４は、テスト回路または制御回路により供給される制御信号Ｓ１およびＳ３によってオフにされる。テスト回路または制御回路は、ＮＭＯＳトランジスタ２４０のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４０のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ１と、ＮＭＯＳトランジスタ２４２のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４２のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ２と、ＮＭＯＳトランジスタ２４４のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４４のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ３とを供給する。
第１のＰＭＯＳトランジスタ２２０およびＮＭＯＳトランジスタ２４２がオンになると、中間電流Ｉ２２０ｉが第１のＰＭＯＳトランジスタ２２０を介して流れ、電流Ｉ２４２がＮＭＯＳトランジスタ２４２を介してビットラインＢＬ（Ｉ０）に流れ込み、電流ＩＲＩ００ｂ１がビットラインＢＬ（Ｉ０）から中間抵抗参照素子ＲＩ００を介して流れ、かつビットラインＢＬ（Ｉ０）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図３Ａは、第１のＰＭＯＳトランジスタ２２０を介して流れる中間電流Ｉ２２０ｉと、ＮＭＯＳトランジスタ２４２を介して流れる電流Ｉ２４２と、中間抵抗参照素子ＲＩ００を介して流れる電流ＩＲＩ００ｂ１とを示している。電流ＩＲＩ００ｂ１は、中間抵抗参照素子ＲＩ００の第１の端子がビットラインＢＬ（Ｉ０）上の電圧ＶＢＬ（Ｉ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ中間抵抗参照素子ＲＩ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたように接地または０ボルトであることから、中間抵抗参照素子ＲＩ００を介して流れる。一方で、漏れ電流を無視すれば、他の中間抵抗参照素子ＲＩ０１－ＲＩ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の中間抵抗参照素子ＲＩ０１－ＲＩ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｉ０）に電気接続される他の中間抵抗参照素子ＲＩ０１－ＲＩ０ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＩ００ｂ１の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＩ００ｂ１＝ＶＢＬ（Ｉ０）／ＲＲＩ００と概算することができ、ここで、ＶＢＬ（Ｉ０）は、ビットラインＢＬ（Ｉ０）上の電圧であり、ＲＲＩ００は、中間抵抗参照素子ＲＩ００の抵抗である。例えば、電圧ＶＢＬ（Ｉ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ中間抵抗参照素子ＲＩ００が５．５ＭΩの抵抗を有する場合、電流ＩＲＩ００ｂ１の量は、オームの法則を用いて、ＩＲＩ００ｂ１＝１Ｖ／５．５ＭΩ＝１／５．５μＡと概算されてもよい。ビットラインＢＬ（Ｉ０）に流れ込む電流の量は、ビ
ットラインＢＬ（Ｉ０）から流れる電流の量に略等しいことから、電流ＩＲＩ００ｂ１の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ２４２によりビットラインＢＬ（Ｉ０）へ供給される電流Ｉ２４２の量に略等しい。また、第１のＰＭＯＳトランジスタ２２０がＮＭＯＳトランジスタ２４２と直列に電気接続されていて、中間電流Ｉ２２０ｉの量と電流Ｉ２４２の量とが略等しいことから、電流ＩＲＩ００ｂ１の量は、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量にも略等しい。電流ＩＲＩ００ｂ１の量が１／５．５マイクロアンペアである上述の例を参照すると、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量は、１／５．５マイクロアンペアである。なお、漏れ電流が電流ＩＲＩ００ｂ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＡＤオペレーションを妨げないことは、留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ２３０により、中間電流Ｉ２２０ｉに比例する電流Ｉ２３０ｉを供給することによって実行される。あるいは、調整可能な電流量を取り出すための回路２０２が、先に論じたように、複数のＰＭＯＳトランジスタ２３０、２３２と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ２３０と直列に電気接続されるＦＥＴをオンにして、ＰＭＯＳトランジスタ２３０が中間電流Ｉ２２０ｉに比例する電流Ｉ２３０ｉを供給することによって実行される。先に論じたように、中間電流Ｉ２２０ｉの量は、中間抵抗参照素子ＲＩ００を介して流れる電流ＩＲＩ００ｂ１の量を基礎とする。
ＰＭＯＳトランジスタ２３０は、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ２３０のしきい値電圧ＶＴより小さくなるとオンになる。ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＰＭＯＳトランジスタ２３０のゲート電圧ＶＧは、ＰＭＯＳトランジスタ２３０のゲート端子が差動増幅器２１０の出力端子に電気接続されていることから、差動増幅器２１０の出力電圧Ｖｏｕｔとなる。ＰＭＯＳトランジスタ２３０のソース電圧ＶＳは、ＰＭＯＳトランジスタ２３０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。さらに、ＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０のゲート電圧は、差動増幅器２１０の出力電圧Ｖｏｕｔであり、かつＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０のソース電圧は、システム電圧Ｖｄｄであることから、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳに略等しい。
先に論じたように、差動増幅器２１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ２３０のしきい値電圧ＶＴより小さく
なるような電圧レベルを有すると、ＰＭＯＳトランジスタ２３０は、オンになる。
ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉの量は、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量に比例する。ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉの量と、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉの量と、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量との比率を、ＰＭＯＳトランジスタ２３０の特徴および第１のＰＭＯＳトランジスタ２２０の特徴を選択することによって選択してもよい。ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉの量と、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量との比率は、第１のＰＭＯＳトランジスタ２２０の幅対長さ比に略等しいＰＭＯＳトランジスタ２３０の幅対長さ比を選択することにより、１として選択される。しかしながら、この比率は、１に限定されるものではなく、よって回路設計者は、１より大きい比率および１より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉの量と、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０の他の特徴を選択してもよい。例えば、回路設計者は、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉの量と、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタの他のサイズ、ＰＭＯＳトランジスタの配置およびＰＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＰＭＯＳトランジスタ２２０および複数のＰＭＯＳトランジスタ２３０、２３２の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉの量と、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量との比率が、ＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０の幅対長さ比に基づいて選択される場合、電流Ｉ２３０ｉの量は、次式、Ｉ２３０ｉ＝（ＩＲＩ００ｂ１）（（ＰＭＯＳ２３０のチャネル幅／ＰＭＯＳ２３０のチャネル長さ）／（ＰＭＯＳ２２０のチャネル幅／ＰＭＯＳ２２０のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＩ００ｂ１は、中間抵抗参照素子ＲＩ００を介して流れる電流の量である。例えば、電流ＩＲＩ００ｂ１が１／５．５マイクロアンペアであり、かつＰＭＯＳトランジスタ２３０の幅対長さ比が第１のＰＭＯＳトランジスタ２２０の幅対長さ比に等しい場合、電流Ｉ２３０ｉ＝（１／５．５μＡ）（１）＝１／５．５μＡである。
ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉは、ビットラインＢＬ（０）に流れ込み、かつ電流ＩＣＥＬＬ００ｉｂ１は、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる。図３Ａは、ＰＭＯＳトランジスタ２３０を介して流れる電流Ｉ２３０ｉと、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｉｂ１とを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第２の端子は、先に論じたように接地または０ボルトであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあることから、電流ＩＣＥＬＬ００ｉｂ１は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあることから、電流は、ビットラインＢＬ（０）上の他の抵
抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｉｂ１の量は、漏れ電流を無視すれば、ＰＭＯＳトランジスタ２３０によりビットラインＢＬ（０）へ供給される電流Ｉ２３０ｉの量に略等しい。さらに、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉの量は、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量に略等しく、かつ第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量は、電流ＩＲＩ００ｂ１の量に略等しいことから、電流ＩＣＥＬＬ００ｉｂ１の量は、電流ＩＲＩ００ｂ１の量に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｉｂ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＡＤオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、オームの法則を用いて、ＶＢＬ（０）＝ＩＣＥＬＬ００ｉｂ１ｘＲＣＥＬＬ００として概算されることが可能であり、ここで、電流ＩＣＥＬＬ００ｉｂ１は、ＣＥＬＬ００を介して流れる電流であり、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＩＣＥＬＬ００ｉｂ１＝ＩＲＩ００ｂ１＝１／５．５マイクロアンペアであり、かつＲＣＥＬＬ００＝５．５ＭΩである場合、電圧ＶＢＬ（０）＝１／５．５μＡｘ５．５ＭΩ＝１Ｖになる。例えば、ＩＣＥＬＬ００ｉｂ１＝ＩＲＩ００ｂ１＝１／５．５マイクロアンペアであり、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝１／５．５μＡｘ１ＭΩ＝１／５．５Ｖになる。例えば、ＩＣＥＬＬ００ｉｂ１＝ＩＲＩ００ｂ１＝１／５．５マイクロアンペアであり、かつＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝１／５．５μＡｘ１０ＭΩ＝１０／５．５Ｖになる。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）から流れる漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、電流ＩＣＥＬＬ００ｉｂ１の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。電流ＩＣＥＬＬ００ｉｂ１の量は、抵抗変化素子ＳＷ００の低抵抗状態および高抵抗状態の双方で略同じであり、一方で
、抵抗変化素子ＳＷ００の抵抗は、低抵抗状態と高抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、電流ＩＣＥＬＬ００ｉｂ１の量に中間抵抗参照素子ＲＩ００の抵抗ＲＲＩ００を乗じたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗参照素子ＲＩ００の抵抗ＲＲＩ００を指示する。例えば、ＩＣＥＬＬ００ｉｂ１＝１／５．５μＡ、ＲＲＩ００＝５．５ＭΩであれば、Ｖｒｅａｄ＝１／５．５μＡｘ５．５ＭΩ＝１Ｖになる。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、中間抵抗参照素子ＲＩ００の抵抗ＲＲＩ００以下であって（すなわち、ＲＣＥＬＬ００≦ＲＲＩ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、中間抵抗参照素子ＲＩ００の抵抗ＲＲＩ００より大きく（すなわち、ＲＣＥＬＬ００＞ＲＲＩ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態であると決定される。
センスデバイス２６０は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス２６０は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス２６０は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が低抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が高抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｂ１＝１／５．５マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝１／５．５Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｂ１＝１／５．５マイクロアンペア、ＲＣＥＬＬ００＝５．５ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｂ１＝１／５．５マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝１０／５．５Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。なお、図２Ｂおよび２Ｄに示すように、複数のセンスデバイス２６０、２６２が複数の増幅器２７０、２７２に電気接続されている場合、複数のセンスデバイス２６０、２６２は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することは、留意される。
あるいは、複数のセンスデバイス２６０、２６２は、図２Ａ－２Ｄに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続
され、または、増幅された電圧を受け取るために複数の増幅器２７０、２７２に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＲＥＡＤオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器２７０、２７２に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り出すための回路２０２は、抵抗変化素子アレイ２００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＰＭＯＳトランジスタ２２０を介して流れる中間電流Ｉ２２０ｉの量を基礎とし、かつ中間電流Ｉ２２０ｉの量は、抵抗変化素子アレイ２００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ２００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗の変化は、中間電流Ｉ２２０ｉの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器２１０の非反転入力に供給され、かつ先に論じたように、第１のＰＭＯＳトランジスタ２２０のゲート電圧ＶＧは、差動増幅器２１０の出力電圧Ｖｏｕｔであり、かつ第１のＰＭＯＳトランジスタ２２０のソース電圧ＶＳは、システム電圧Ｖｄｄである。第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ２２０を介して流れる中間電流Ｉ２２０ｉの量を調整し、かつ差動増幅器２１０は、中間電流Ｉ２２０ｉの量が、フィードバック電圧Ｖｆｅｅｄｂａｃｋを読取り電圧Ｖｒｅａｄに略等しくなるように調整するために、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉの量は、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量に比例する。したがって、抵抗変化素子アレイ２００の回路状態を補償するために、第１のＰＭＯＳトランジスタ２２０により供給される中間電流Ｉ２２０ｉの量を調整すると、抵抗変化素子アレイ２００の回路状態を補償するためにＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｉの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＡＤオペレーションは、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタがビットラインＢＬ（０）－ＢＬ（ｘ）へ同時に略同量の電流を供給することから、同時に実行されることが可能である。複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタは、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＲＥＡＤオペレーションのために略同量の電流を供給する。図３Ａは、ビットラインＢＬ（０）に電流Ｉ２３０ｉを供給するＰＭＯＳトランジスタ２３０と、ビットラインＢＬ（ｘ）に電流Ｉ２３２ｉを供給するＰＭＯＳトランジスタ２３２と、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｉｂ１と、
ビットラインＢＬ（ｘ）からＣＥＬＬｘ０を介して流れる電流ＩＣＥＬＬｘ０ｉｂ１とを示している。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＡＤオペレーションは、先に論じたＣＥＬＬ００のＲＥＡＤオペレーションと同様に実行される。ワードライン上の各セルのＲＥＡＤオペレーションを同時に実行することは、高速データＲＥＡＤオペレーションまたはページモードＲＥＡＤオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
以下、図２Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションについて詳述するが、図２Ａの例示的なアーキテクチャにおける各セルのＳＥＴＶＥＲＩＦＹオペレーションは、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションと同様に実行されることが可能である。図３Ｂは、図２Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図３Ｂは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ２００の縮小版を示している。以下で詳述するＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をビットラインＢＬ（０）からワードラインＷＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ビットラインからワードラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＳＥＴＶＥＲＩＦＹオペレーションで、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図３Ｂは、同時に実行されるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＳＥＴＶＥＲＩＦＹオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ２００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）および読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、０ボルトまたは接地へ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、０ボルト未満の電圧レベルおよび０ボルトより大きい電圧レベル等の他の電圧レベルを選択できることは、留意される。また、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。さらに、システム電圧Ｖｄｄが回路設計者により選択される設計変数であることも、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＰＭＯＳトランジスタ２２０をオンにし、かつＮＭＯＳトランジスタ２４０をオンにして、ＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗参照素子ＲＬ００の抵抗を選択することにより実行される。あるいは、第１のＰＭＯＳトランジスタ２２０が既にオンである場合、ＣＥＬＬ００のＳＥＴＶＥＲＩＦ
Ｙオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ２４０をオンにして、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗参照素子ＲＬ００の抵抗を選択することにより実行される。
第１のＰＭＯＳトランジスタ２２０は、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ２２０のしきい値電圧ＶＴより小さくなるとオンになる。第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＰＭＯＳトランジスタ２２０のゲート電圧ＶＧは、第１のＰＭＯＳトランジスタ２２０のゲート端子が差動増幅器２１０の出力端子に電気接続されていることから、差動増幅器２１０の出力電圧Ｖｏｕｔとなる。第１のＰＭＯＳトランジスタ２２０のソース電圧ＶＳは、第１のＰＭＯＳトランジスタ２２０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。
差動増幅器２１０の出力電圧Ｖｏｕｔは、差動増幅器２１０の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器２１０は、利得１を有するが、差動増幅器２１０が有する利得は、１に限定されない。差動増幅器２１０の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器２１０の利得について、１より大きい差動増幅器２１０の利得、および１より少ない差動増幅器２１０の利得等の他の値を選択してもよい。差動増幅器２１０の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＰＭＯＳトランジスタ２２０のドレイン端子と、複数のＮＭＯＳトランジスタ２４０、２４２、２４４における各ＮＭＯＳトランジスタのドレイン端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器２１０の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器２１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器２１０の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ２２０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、第１のＰＭＯＳトランジスタ２２０は、オンになる。
ＮＭＯＳトランジスタ２４０は、テスト回路または、プロセッサ、コントローラ、プロ
グラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ１によってオンにされ、かつＮＭＯＳトランジスタ２４２および２４４は、テスト回路または制御回路により供給される制御信号Ｓ２－Ｓ３によってオフにされる。テスト回路または制御回路は、ＮＭＯＳトランジスタ２４０のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４０のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ１と、ＮＭＯＳトランジスタ２４２のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４２のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ２と、ＮＭＯＳトランジスタ２４４のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４４のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ３とを供給する。
第１のＰＭＯＳトランジスタ２２０およびＮＭＯＳトランジスタ２４０がオンになると、大電流Ｉ２２０ｌが第１のＰＭＯＳトランジスタ２２０を介して流れ、電流Ｉ２４０がＮＭＯＳトランジスタ２４０を介してビットラインＢＬ（Ｌ０）に流れ込み、電流ＩＲＬ００ｂ１がビットラインＢＬ（Ｌ０）から低抵抗参照素子ＲＬ００を介して流れ、かつビットラインＢＬ（Ｌ０）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図３Ｂは、第１のＰＭＯＳトランジスタ２２０を介して流れる大電流Ｉ２２０ｌと、ＮＭＯＳトランジスタ２４０を介して流れる電流Ｉ２４０と、低抵抗参照素子ＲＬ００を介して流れる電流ＩＲＬ００ｂ１とを示している。電流ＩＲＬ００ｂ１は、低抵抗参照素子ＲＬ００の第１の端子がビットラインＢＬ（Ｌ０）上の電圧ＶＢＬ（Ｌ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたように接地または０ボルトであることから、低抵抗参照素子ＲＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｌ０）に電気接続される他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＬ００ｂ１の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＬ００ｂ１＝ＶＢＬ（Ｌ０）／ＲＲＬ００と概算することができ、ここで、ＶＢＬ（Ｌ０）は、ビットラインＢＬ（Ｌ０）上の電圧であり、ＲＲＬ００は、低抵抗参照素子ＲＬ００の抵抗である。例えば、電圧ＶＢＬ（Ｌ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ００が２ＭΩの抵抗を有する場合、電流ＩＲＬ００ｂ１の量は、オームの法則を用いて、ＩＲＬ００ｂ１＝１Ｖ／２ＭΩ＝１／２μＡと概算されてもよい。ビットラインＢＬ（Ｌ０）に流れ込む電流の量は、ビットラインＢＬ（Ｌ０）から流れる電流の量に略等しいことから、電流ＩＲＬ００ｂ１の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ２４０によりビットラインＢＬ（Ｌ０）へ供給される電流Ｉ２４０の量に略等しい。また、第１のＰＭＯＳトランジスタ２２０がＮＭＯＳトランジスタ２４０と直列に電気接続されていて、大電流Ｉ２２０ｌの量と電流Ｉ２４０の量とが略等しいことから、電流ＩＲＬ００ｂ１の量は、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量にも略等しい。電流ＩＲＬ００ｂ１の量が１／２マイクロアンペアである上述の例を参照すると、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量は、１／２マイクロアンペアである。なお、漏れ電流が電流ＩＲＬ００ｂ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００
のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ２３０により、大電流Ｉ２２０ｌに比例する電流Ｉ２３０ｌを供給することによって実行される。あるいは、調整可能な電流量を取り出すための回路２０２が、先に論じたように、複数のＰＭＯＳトランジスタ２３０、２３２と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ２３０と直列に電気接続されるＦＥＴをオンにして、ＰＭＯＳトランジスタ２３０が大電流Ｉ２２０ｌに比例する電流Ｉ２３０ｌを供給することによって実行される。先に論じたように、大電流Ｉ２２０ｌの量は、低抵抗参照素子ＲＬ００を介して流れる電流ＩＲＬ００ｂ１の量を基礎とする。
ＰＭＯＳトランジスタ２３０は、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ２３０のしきい値電圧ＶＴより小さくなるとオンになる。ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＰＭＯＳトランジスタ２３０のゲート電圧ＶＧは、ＰＭＯＳトランジスタ２３０のゲート端子が差動増幅器２１０の出力端子に電気接続されていることから、差動増幅器２１０の出力電圧Ｖｏｕｔとなる。ＰＭＯＳトランジスタ２３０のソース電圧ＶＳは、ＰＭＯＳトランジスタ２３０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。さらに、ＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０のゲート電圧は、差動増幅器２１０の出力電圧Ｖｏｕｔであり、かつＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０のソース電圧は、システム電圧Ｖｄｄであることから、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳに略等しい。
先に論じたように、差動増幅器２１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ２３０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、ＰＭＯＳトランジスタ２３０は、オンになる。
ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌの量は、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量に比例する。ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌの量と、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌの量と、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量との比率を、ＰＭＯＳトランジスタ２３０の特徴および第１のＰＭＯＳトランジスタ２２０の特徴を選択することによって選択してもよい。ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌの量と、第１のＰＭＯＳトランジスタ２２０により供給される大電
流Ｉ２２０ｌの量との比率は、第１のＰＭＯＳトランジスタ２２０の幅対長さ比に略等しいＰＭＯＳトランジスタ２３０の幅対長さ比を選択することにより、１として選択される。しかしながら、この比率は、１に限定されるものではなく、よって回路設計者は、１より大きい比率および１より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌの量と、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０の他の特徴を選択してもよい。例えば、回路設計者は、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌの量と、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタの他のサイズ、ＰＭＯＳトランジスタの配置およびＰＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＰＭＯＳトランジスタ２２０および複数のＰＭＯＳトランジスタ２３０、２３２の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌの量と、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量との比率が、ＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０の幅対長さ比に基づいて選択される場合、電流Ｉ２３０ｌの量は、次式、Ｉ２３０ｌ＝（ＩＲＬ００ｂ１）（（ＰＭＯＳ２３０のチャネル幅／ＰＭＯＳ２３０のチャネル長さ）／（ＰＭＯＳ２２０のチャネル幅／ＰＭＯＳ２２０のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＬ００ｂ１は、低抵抗参照素子ＲＬ００を介して流れる電流の量である。例えば、電流ＩＲＬ００ｂ１が１／２マイクロアンペアであり、かつＰＭＯＳトランジスタ２３０の幅対長さ比が第１のＰＭＯＳトランジスタ２２０の幅対長さ比に等しい場合、電流Ｉ２３０ｌ＝（１／２μＡ）（１）＝１／２μＡである。
ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌは、ビットラインＢＬ（０）に流れ込み、かつ電流ＩＣＥＬＬ００ｌｂ１は、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる。図３Ｂは、ＰＭＯＳトランジスタ２３０を介して流れる電流Ｉ２３０ｌと、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｌｂ１とを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第２の端子は、先に論じたように接地または０ボルトであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあることから、電流ＩＣＥＬＬ００ｌｂ１は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｌｂ１の量は、漏れ電流を無視すれば、ＰＭＯＳトランジスタ２３０によりビットラインＢＬ（０）へ供給される電流Ｉ２３０ｌの量に略等しい。さらに、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌの量は、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量に略等しく、かつ第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量は、電流ＩＲＬ００ｂ１の量に略等しいことから、電流ＩＣＥＬＬ００ｌｂ１の量は、電流ＩＲＬ００ｂ１の量に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｌｂ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、オームの法則を用いて、ＶＢＬ（０）＝ＩＣＥＬＬ００ｌｂ１ｘＲＣＥＬＬ００として概算されることが可能であり、ここで、電流ＩＣＥＬＬ００ｌｂ１は、ＣＥＬＬ００を介して流れる電流であり、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＩＣＥＬＬ００ｌｂ１＝ＩＲＬ００ｂ１＝１／２マイクロアンペアであり、かつＲＣＥＬＬ００＝２ＭΩである場合、電圧ＶＢＬ（０）＝１／２μＡｘ２ＭΩ＝１Ｖになる。例えば、ＩＣＥＬＬ００ｌｂ１＝ＩＲＬ００ｂ１＝１／２マイクロアンペアであり、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝１／２μＡｘ１ＭΩ＝１／２Ｖになる。例えば、ＩＣＥＬＬ００ｌｂ１＝ＩＲＬ００ｂ１＝１／２マイクロアンペアであり、かつＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝１／２μＡｘ１０ＭΩ＝５Ｖになる。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）から流れる漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、電流ＩＣＥＬＬ００ｌｂ１の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。電流ＩＣＥＬＬ００ｌｂ１の量は、抵抗変化素子ＳＷ００の低抵抗状態および低抵抗状態以外の抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、低抵抗状態と低抵抗状態以外の抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、電流ＩＣＥＬＬ００ｌｂ１の量に低抵抗参照素子ＲＬ００の抵抗ＲＲＬ００を乗じたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗参照素子ＲＬ００の抵抗ＲＲＬ００を指示する。例えば、ＩＣＥＬＬ００ｌｂ１＝１／２μＡ、ＲＲＬ００＝２ＭΩであれば、Ｖｒｅａｄ＝１／２μＡｘ２ＭΩ＝１Ｖになる。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、低抵抗参照素子ＲＬ００の抵抗ＲＲＬ００以下であって（すなわち、ＲＣＥＬＬ００≦ＲＲＬ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変
化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、低抵抗参照素子ＲＬ００の抵抗ＲＲＬ００より大きく（すなわち、ＲＣＥＬＬ００＞ＲＲＬ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態以外の抵抗状態であると決定される。
センスデバイス２６０は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス２６０は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス２６０は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が低抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が低抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｂ１＝１／２マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝１／２Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｂ１＝１／２マイクロアンペア、ＲＣＥＬＬ００＝２ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｂ１＝１／２マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝５Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が低抵抗状態以外の抵抗状態を有することを示す信号を出力する。なお、図２Ｂおよび２Ｄに示すように、複数のセンスデバイス２６０、２６２が複数の増幅器２７０、２７２に電気接続されている場合、複数のセンスデバイス２６０、２６２は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することは、留意される。
あるいは、複数のセンスデバイス２６０、２６２は、図２Ａ－２Ｄに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、または、増幅された電圧を受け取るために複数の増幅器２７０、２７２に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路
または制御回路が複数の増幅器２７０、２７２に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り出すための回路２０２は、抵抗変化素子アレイ２００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＰＭＯＳトランジスタ２２０を介して流れる大電流Ｉ２２０ｌの量を基礎とし、かつ大電流Ｉ２２０ｌの量は、抵抗変化素子アレイ２００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ２００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する低抵抗参照素子ＲＬ００－ＲＬ０ｙの抵抗の変化は、大電流Ｉ２２０ｌの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器２１０の非反転入力に供給され、かつ先に論じたように、第１のＰＭＯＳトランジスタ２２０のゲート電圧ＶＧは、差動増幅器２１０の出力電圧Ｖｏｕｔであり、かつ第１のＰＭＯＳトランジスタ２２０のソース電圧ＶＳは、システム電圧Ｖｄｄである。大電流Ｉ２２０ｌの量によってフィードバック電圧Ｖｆｅｅｄｂａｃｋと読取り電圧Ｖｒｅａｄとが略等しくなるように調整するために、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ２２０を介して流れる大電流Ｉ２２０ｌの量を調整し、かつ差動増幅器２１０は、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌの量は、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量に比例する。したがって、抵抗変化素子アレイ２００の回路状態を補償するために、第１のＰＭＯＳトランジスタ２２０により供給される大電流Ｉ２２０ｌの量を調整すると、抵抗変化素子アレイ２００の回路状態を補償するためにＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｌの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＳＥＴＶＥＲＩＦＹオペレーションは、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタがビットラインＢＬ（０）－ＢＬ（ｘ）へ同時に略同量の電流を供給することから、同時に実行されることが可能である。複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタは、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＳＥＴＶＥＲＩＦＹオペレーションのために略同量の電流を供給する。図３Ｂは、ビットラインＢＬ（０）に電流Ｉ２３０ｌを供給するＰＭＯＳトランジスタ２３０と、ビットラインＢＬ（ｘ）に電流Ｉ２３２ｌを供給するＰＭＯＳトランジスタ２３２と、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｌｂ１と、ビットラインＢＬ（ｘ）からＣＥＬＬｘ０を介して流れる電流ＩＣＥＬＬｘ０ｌｂ１とを示している。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションと同様に実行される。ワードライン上の各セルのＳＥＴＶＥＲＩＦＹオペレーションを同時に実行することは、高速データＳＥＴＶＥＲＩＦＹオペレーションまたはページモードＳＥＴＶＥＲＩＦＹオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
さらに以下、図２Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションについて詳述するが、図２Ａの例示的なアーキテクチャにおける
各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションは、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションと同様に実行されることが可能である。図３Ｃは、図２Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図３Ｃは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ２００の縮小版を示している。以下で詳述するＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をビットラインＢＬ（０）からワードラインＷＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ビットラインからワードラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションで、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図３Ｃは、同時に実行されるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ２００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）および読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、０ボルトまたは接地へ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、０ボルト未満の電圧レベルおよび０ボルトより大きい電圧レベル等の他の電圧レベルを選択できることは、留意される。また、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。さらに、システム電圧Ｖｄｄが回路設計者により選択される設計変数であることも、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＰＭＯＳトランジスタ２２０をオンにし、かつＮＭＯＳトランジスタ２４４をオンにして、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗参照素子ＲＨ００の抵抗を選択することにより実行される。あるいは、第１のＰＭＯＳトランジスタ２２０が既にオンである場合、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ２４４をオンにして、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗参照素子ＲＨ００の抵抗を選択することにより実行される。
第１のＰＭＯＳトランジスタ２２０は、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ２２０のしきい値電圧ＶＴより小さくなるとオンになる。第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは
、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＰＭＯＳトランジスタ２２０のゲート電圧ＶＧは、第１のＰＭＯＳトランジスタ２２０のゲート端子が差動増幅器２１０の出力端子に電気接続されていることから、差動増幅器２１０の出力電圧Ｖｏｕｔとなる。第１のＰＭＯＳトランジスタ２２０のソース電圧ＶＳは、第１のＰＭＯＳトランジスタ２２０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。
差動増幅器２１０の出力電圧Ｖｏｕｔは、差動増幅器２１０の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器２１０は、利得１を有するが、差動増幅器２１０が有する利得は、１に限定されない。差動増幅器２１０の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器２１０の利得について、１より大きい差動増幅器２１０の利得、および１より少ない差動増幅器２１０の利得等の他の値を選択してもよい。差動増幅器２１０の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＰＭＯＳトランジスタ２２０のドレイン端子と、複数のＮＭＯＳトランジスタ２４０、２４２、２４４における各ＮＭＯＳトランジスタのドレイン端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器２１０の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器２１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器２１０の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ２２０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、第１のＰＭＯＳトランジスタ２２０は、オンになる。
ＮＭＯＳトランジスタ２４４は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ３によってオンにされ、かつＮＭＯＳトランジスタ２４０および２４２は、テスト回路または制御回路により供給される制御信号Ｓ１－Ｓ２によってオフにされる。テスト回路または制御回路は、ＮＭＯＳトランジスタ２４０のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４０のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ１と、ＮＭＯＳトランジスタ２４２のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４２のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ２と、ＮＭＯＳトランジスタ２４４のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４４のしきい
値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ３とを供給する。
第１のＰＭＯＳトランジスタ２２０およびＮＭＯＳトランジスタ２４４がオンになると、小電流Ｉ２２０ｓが第１のＰＭＯＳトランジスタ２２０を介して流れ、電流Ｉ２４４がＮＭＯＳトランジスタ２４４を介してビットラインＢＬ（Ｈ０）に流れ込み、電流ＩＲＨ００ｂ１がビットラインＢＬ（Ｈ０）から高抵抗参照素子ＲＨ００を介して流れ、かつビットラインＢＬ（Ｈ０）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図３Ｃは、第１のＰＭＯＳトランジスタ２２０を介して流れる小電流Ｉ２２０ｓと、ＮＭＯＳトランジスタ２４４を介して流れる電流Ｉ２４４と、高抵抗参照素子ＲＨ００を介して流れる電流ＩＲＨ００ｂ１とを示している。電流ＩＲＨ００ｂ１は、高抵抗参照素子ＲＨ００の第１の端子がビットラインＢＬ（Ｈ０）上の電圧ＶＢＬ（Ｈ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたように接地または０ボルトであることから、高抵抗参照素子ＲＨ００を介して流れる。一方で、漏れ電流を無視すれば、他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｈ０）に電気接続される他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＨ００ｂ１の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＨ００ｂ１＝ＶＢＬ（Ｈ０）／ＲＲＨ００と概算することができ、ここで、ＶＢＬ（Ｈ０）は、ビットラインＢＬ（Ｈ０）上の電圧であり、ＲＲＨ００は、高抵抗参照素子ＲＨ００の抵抗である。例えば、電圧ＶＢＬ（Ｈ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ００が９ＭΩの抵抗を有する場合、電流ＩＲＨ００ｂ１の量は、オームの法則を用いて、ＩＲＨ００ｂ１＝１Ｖ／９ＭΩ＝１／９μＡと概算されてもよい。ビットラインＢＬ（Ｈ０）に流れ込む電流の量は、ビットラインＢＬ（Ｈ０）から流れる電流の量に略等しいことから、電流ＩＲＨ００ｂ１の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ２４４によりビットラインＢＬ（Ｈ０）へ供給される電流Ｉ２４４の量に略等しい。また、第１のＰＭＯＳトランジスタ２２０がＮＭＯＳトランジスタ２４４と直列に電気接続されていて、小電流Ｉ２２０ｓの量と電流Ｉ２４４の量とが略等しいことから、電流ＩＲＨ００ｂ１の量は、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量にも略等しい。電流ＩＲＨ００ｂ１の量が１／９マイクロアンペアである上述の例を参照すると、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量は、１／９マイクロアンペアである。なお、漏れ電流が電流ＩＲＨ００ｂ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ２３０により、小電流Ｉ２２０ｓに比例する電流Ｉ２３０ｓを供給することによって実行される。あるいは、調整可能な電流量を取り出すための回路２０２が、先に論じたように、複数のＰＭＯＳトランジスタ２３０、２３２と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ２３０と
直列に電気接続されるＦＥＴをオンにして、ＰＭＯＳトランジスタ２３０が小電流Ｉ２２０ｓに比例する電流Ｉ２３０ｓを供給することによって実行される。先に論じたように、小電流Ｉ２２０ｓの量は、高抵抗参照素子ＲＨ００を介して流れる電流ＩＲＨ００ｂ１の量を基礎とする。
ＰＭＯＳトランジスタ２３０は、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ２３０のしきい値電圧ＶＴより小さくなるとオンになる。ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＰＭＯＳトランジスタ２３０のゲート電圧ＶＧは、ＰＭＯＳトランジスタ２３０のゲート端子が差動増幅器２１０の出力端子に電気接続されていることから、差動増幅器２１０の出力電圧Ｖｏｕｔとなる。ＰＭＯＳトランジスタ２３０のソース電圧ＶＳは、ＰＭＯＳトランジスタ２３０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。さらに、ＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０のゲート電圧は、差動増幅器２１０の出力電圧であり、かつＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０のソース電圧は、システム電圧Ｖｄｄであることから、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳに略等しい。
先に論じたように、差動増幅器２１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＰＭＯＳトランジスタ２３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ２３０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、ＰＭＯＳトランジスタ２３０は、オンになる。
ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｓの量は、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量に比例する。ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｓの量と、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｓの量と、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量との比率を、ＰＭＯＳトランジスタ２３０の特徴および第１のＰＭＯＳトランジスタ２２０の特徴を選択することによって選択してもよい。ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｓの量と、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量との比率は、第１のＰＭＯＳトランジスタ２２０の幅対長さ比に略等しいＰＭＯＳトランジスタ２３０の幅対長さ比を選択することにより、１として選択される。しかしながら、この比率は、１に限定されるものではなく、よって回路設計者は、１より大きい比率および１より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｓの量と、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０の他の特徴を選択してもよい。例えば、回路設計者は、ＰＭＯＳトランジスタ２
３０により供給される電流Ｉ２３０ｓの量と、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタの他のサイズ、ＰＭＯＳトランジスタの配置およびＰＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＰＭＯＳトランジスタ２２０および複数のＰＭＯＳトランジスタ２３０、２３２の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｓの量と、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量との比率が、ＰＭＯＳトランジスタ２３０および第１のＰＭＯＳトランジスタ２２０の幅対長さ比に基づいて選択される場合、電流Ｉ２３０ｓの量は、次式、Ｉ２３０ｓ＝（ＩＲＨ００ｂ１）（（ＰＭＯＳ２３０のチャネル幅／ＰＭＯＳ２３０のチャネル長さ）／（ＰＭＯＳ２２０のチャネル幅／ＰＭＯＳ２２０のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＨ００ｂ１は、高抵抗参照素子ＲＨ００を介して流れる電流の量である。例えば、電流ＩＲＨ００ｂ１が１／９マイクロアンペアであり、かつＰＭＯＳトランジスタ２３０の幅対長さ比が第１のＰＭＯＳトランジスタ２２０の幅対長さ比に等しい場合、電流Ｉ２３０ｓ＝（１／９μＡ）（１）＝１／９μＡである。
ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｓは、ビットラインＢＬ（０）に流れ込み、かつ電流ＩＣＥＬＬ００ｓｂ１は、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる。図３Ｃは、ＰＭＯＳトランジスタ２３０を介して流れる電流Ｉ２３０ｓと、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｓｂ１とを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第２の端子は、先に論じたように接地または０ボルトであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあることから、電流ＩＣＥＬＬ００ｓｂ１は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｓｂ１の量は、漏れ電流を無視すれば、ＰＭＯＳトランジスタ２３０によりビットラインＢＬ（０）へ供給される電流Ｉ２３０ｓの量に略等しい。さらに、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｓの量は、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量に略等しく、かつ第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量は、電流ＩＲＨ００ｂ１の量に略等しいことから、電流ＩＣＥＬＬ００ｓｂ１の量は、電流ＩＲＨ００ｂ１の量に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｓｂ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、オームの法則を用いて、ＶＢＬ（０）＝ＩＣＥＬＬ００ｓｂ１ｘＲＣＥＬＬ００として概算されることが可能であり、ここで、電流ＩＣＥＬＬ００ｓｂ１は、ＣＥＬＬ００を介して流れる電流であり、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＩＣＥＬＬ００ｓｂ１＝ＩＲＨ００ｂ１＝１／９マイクロアンペア
であり、かつＲＣＥＬＬ００＝９ＭΩである場合、電圧ＶＢＬ（０）＝１／９μＡｘ９ＭΩ＝１Ｖになる。例えば、ＩＣＥＬＬ００ｓｂ１＝ＩＲＨ００ｂ１＝１／９マイクロアンペアであり、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝１／９μＡｘ１ＭΩ＝１／９Ｖになる。例えば、ＩＣＥＬＬ００ｓｂ１＝ＩＲＨ００ｂ１＝１／９マイクロアンペアであり、かつＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝１／９μＡｘ１０ＭΩ＝１０／９Ｖになる。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）から流れる漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、電流ＩＣＥＬＬ００ｓｂ１の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。電流ＩＣＥＬＬ００ｓｂ１の量は、抵抗変化素子ＳＷ００の高抵抗状態および高抵抗状態以外の抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、高抵抗状態と高抵抗状態以外の抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、電流ＩＣＥＬＬ００ｓｂ１の量に高抵抗参照素子ＲＨ００の抵抗ＲＲＨ００を乗じたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗参照素子ＲＨ００の抵抗ＲＲＨ００を指示する。例えば、ＩＣＥＬＬ００ｓｂ１＝１／９μＡ、ＲＲＨ００＝９ＭΩであれば、Ｖｒｅａｄ＝１／９μＡｘ９ＭΩ＝１Ｖになる。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、高抵抗参照素子ＲＨ００の抵抗ＲＲＨ００より大きく（すなわち、ＲＣＥＬＬ００＞ＲＲＨ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、高抵抗参照素子ＲＨ００の抵抗ＲＲＨ００以下であって（すなわち、ＲＣＥＬＬ００≦ＲＲＨ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態以外の抵抗状態であると決定される。
センスデバイス２６０は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス２６０は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス２６０は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が高抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が高抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｂ１＝１／９マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝１０／９Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｂ１＝１／９マイクロアンペア、ＲＣＥＬＬ００＝９ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が高抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｂ１＝１／９マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝１／９Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が高抵抗状態以外の抵抗状態を有することを示す信号を出力する。なお、図２Ｂおよび２Ｄに示すように、複数のセンスデバイス２６０、２６２が複数の増幅器２７０、２７２に電気接続されている場合、複数のセンスデバイス２６０、２６２は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することは、留意される。
あるいは、複数のセンスデバイス２６０、２６２は、図２Ａ－２Ｄに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、または、増幅された電圧を受け取るために複数の増幅器２７０、２７２に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器２７０、２７２に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り出すための回路２０２は、抵抗変化素子アレイ２００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＰＭＯＳトランジスタ２２０を介して流れる小電流Ｉ２２０ｓの量を基礎とし、かつ小電流Ｉ２２０ｓの量は、抵抗変化素子アレイ２００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ２００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗の変化は、小電流Ｉ２２０ｓの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器２１０の非反転入力に供給され、かつ先に論じたように、第１のＰＭＯＳトランジスタ２２０のゲート電圧ＶＧは、差動増幅器２１０の出力電圧Ｖｏｕｔであり、かつ第１のＰＭＯＳトランジスタ２２０のソース電圧ＶＳは、システム電圧Ｖｄｄである。小電流Ｉ２２０ｓの量によってフィードバック電圧Ｖｆｅｅｄｂａｃｋと読取り電圧Ｖｒｅａｄとが略等しくなるように調整するために、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ２２０を介して流れる小電流Ｉ２２０ｓの量を調整し、かつ差動増幅器２１０は、第１のＰＭＯＳトランジスタ２２０のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｓの量は、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量に比例する。したがって、抵抗変化素子アレイ２００の回路状態を補償するために、第１のＰＭＯＳトランジスタ２２０により供給される小電流Ｉ２２０ｓの量を調整すると、抵抗変化素子アレイ２００の回路状態を補償するためにＰＭＯＳトランジスタ２３０により供給される電流Ｉ２３０ｓの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタがビットラインＢＬ（０）－ＢＬ（ｘ）へ同時に略同量の電流を供給することから、同時に実行されることが可能である。複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタは、複数のＰＭＯＳトランジスタ２３０、２３２における各ＰＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＲＥＳＥＴＶＥＲＩＦＹオペレーションのために略同量の電流を供給する。図３Ｃは、ビットラインＢＬ（０）に電流Ｉ２３０ｓを供給するＰＭＯＳトランジスタ２３０と、ビットラインＢＬ（ｘ）に電流Ｉ２３２ｓを供給するＰＭＯＳトランジスタ２３２と、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｓｂ１と、ビットラインＢＬ（ｘ）からＣＥＬＬｘ０を介して流れる電流ＩＣＥＬＬｘ０ｓｂ１とを示している。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションと同様に実行される。ワードライン上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションを同時に実行することは、高速データＲＥＳＥＴＶＥＲＩＦＹオペレーションまたはページモードＲＥＳＥＴＶＥＲＩＦＹオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
ＲＥＡＤオペレーション、ＳＥＴＶＥＲＩＦＹオペレーションおよびＲＥＳＥＴＶＥＲＩＦＹオペレーションを介して抵抗変化素子にアクセスする電流の量を取り込むために、抵抗参照素子の抵抗を用いて抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための例示的なアーキテクチャについて、以下、まずはＲＥＡＤオペレーションから詳細に説明する。以下、図２Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＡＤオペレーションについて詳述するが、図２Ｅ例示的なアーキテクチャにおける各セルのＲＥＡＤオペレーションは、ＣＥＬＬ００のＲＥＡＤオペレーションと同様の方法で実行されることが可能である。図３Ｄは、図２Ｅの例示的なアーキテクチャにおけ
るＣＥＬＬ００のＲＥＡＤオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図３Ｄは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ２００の縮小版を示している。以下で詳述するＣＥＬＬ００のＲＥＡＤオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をワードラインＷＬ（０）からビットラインＢＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ワードラインからビットラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＲＥＡＤオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＡＤオペレーションで、第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図３Ｄは、同時に実行されるＣＥＬＬ００のＲＥＡＤオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＡＤオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ２００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）をシステム電圧Ｖｄｄへ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、システム電圧Ｖｄｄおよび読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を２ボルトのシステム電圧Ｖｄｄへ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、システム電圧Ｖｄｄへ駆動されること、または２ボルトへ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択できることは、留意される。また、システム電圧Ｖｄｄを２ボルトの電圧レベルを有するものとして論じているが、システム電圧Ｖｄｄは、２ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、システム電圧Ｖｄｄについて、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。さらに、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＮＭＯＳトランジスタ２２１をオンにし、かつＮＭＯＳトランジスタ２４３をオンにして、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗参照素子ＲＩ００の抵抗を選択することにより実行される。あるいは、第１のＮＭＯＳトランジスタ２２１が既にオンである場合、ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ２４３をオンにして、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗参照素子ＲＩ００の抵抗を選択することにより実行される。
第１のＮＭＯＳトランジスタ２２１は、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ２２１のしきい値電圧ＶＴより大きくなるとオンになる。第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは
、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＮＭＯＳトランジスタ２２１のゲート電圧ＶＧは、第１のＮＭＯＳトランジスタ２２１のゲート端子が差動増幅器２１１の出力端子に電気接続されていることから、差動増幅器２１１の出力電圧Ｖｏｕｔとなる。第１のＮＭＯＳトランジスタ２２１のソース電圧ＶＳは、第１のＮＭＯＳトランジスタ２２１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。
差動増幅器２１１の出力電圧Ｖｏｕｔは、差動増幅器２１１の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器２１１は、利得１を有するが、差動増幅器２１１が有する利得は、１に限定されない。差動増幅器２１１の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器２１１の利得について、１より大きい差動増幅器２１１の利得、および１より少ない差動増幅器２１１の利得等の他の値を選択してもよい。差動増幅器２１１の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＮＭＯＳトランジスタ２２１のドレイン端子と、第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５における各ＮＭＯＳトランジスタのソース端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器２１１の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器２１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器２１１の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ２２１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、第１のＮＭＯＳトランジスタ２２１は、オンになる。
ＮＭＯＳトランジスタ２４３は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ５によってオンにされ、かつＮＭＯＳトランジスタ２４１および２４５は、テスト回路または制御回路により供給される制御信号Ｓ４およびＳ６によってオフにされる。テスト回路または制御回路は、ＮＭＯＳトランジスタ２４１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４１のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ４と、ＮＭＯＳトランジスタ２４３のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４３のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ５と、ＮＭＯＳトランジスタ２４５のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４５のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ６とを供給する。
第１のＮＭＯＳトランジスタ２２１およびＮＭＯＳトランジスタ２４３がオンになると、電流ＩＲＩ００ｗ１が中間抵抗参照素子ＲＩ００を介してビットラインＢＬ（Ｉ０）に流れ込み、電流Ｉ２４３がビットラインＢＬ（Ｉ０）からＮＭＯＳトランジスタ２４３を介して流れ、中間電流Ｉ２２１ｉが第１のＮＭＯＳトランジスタ２２１を介して流れ、かつビットラインＢＬ（Ｉ０）上の電圧ＶＢＬ（Ｉ０）がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図３Ｄは、中間抵抗参照素子ＲＩ００を介して流れる電流ＩＲＩ００ｗ１と、ＮＭＯＳトランジスタ２４３を介して流れる電流Ｉ２４３と、第１のＮＭＯＳトランジスタ２２１を介して流れる中間電流Ｉ２２１ｉとを示している。電流ＩＲＩ００ｗ１は、中間抵抗参照素子ＲＩ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ中間抵抗参照素子ＲＩ００の第１の端子がビットラインＢＬ（Ｉ０）上の電圧ＶＢＬ（Ｉ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、中間抵抗参照素子ＲＩ００を介して流れる。一方で、漏れ電流を無視すれば、他の中間抵抗参照素子ＲＩ０１－ＲＩ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の中間抵抗参照素子ＲＩ０１－ＲＩ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｉ０）に電気接続される他の中間抵抗参照素子ＲＩ０１－ＲＩ０ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＩ００ｗ１の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＩ００ｗ１＝（ＶＷＬ（０）－ＶＢＬ（Ｉ０））／ＲＲＩ００と概算することができ、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、ＶＢＬ（Ｉ０）は、ビットラインＢＬ（Ｉ０）上の電圧であり、ＲＲＩ００は、中間抵抗参照素子ＲＩ００の抵抗である。例えば、電圧ＶＷＬ（０）が２ボルトのシステム電圧Ｖｄｄであり、電圧ＶＢＬ（Ｉ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ中間抵抗参照素子ＲＩ００が５．５ＭΩの抵抗を有する場合、電流ＩＲＩ００ｗ１の量は、オームの法則を用いて、ＩＲＩ００ｗ１＝（２Ｖ－１Ｖ）／５．５ＭΩ＝１／５．５μＡと概算されてもよい。ビットラインＢＬ（Ｉ０）に流れ込む電流の量は、ビットラインＢＬ（Ｉ０）から流れる電流の量に略等しいことから、電流ＩＲＩ００ｗ１の量は、漏れ電流を無視すれば、ビットラインＢＬ（Ｉ０）からＮＭＯＳトランジスタ２４３を介して流れる電流Ｉ２４３の量に略等しい。また、ＮＭＯＳトランジスタ２４３が第１のＮＭＯＳトランジスタ２２１と直列に電気接続されていて、中間電流Ｉ２２１ｉの量と電流Ｉ２４３の量とが略等しいことから、電流ＩＲＩ００ｗ１の量は、第１のＮＭＯＳトランジスタ２２１を介して流れる中間電流Ｉ２２１ｉの量にも略等しい。電流ＩＲＩ００ｗ１の量が１／５．５マイクロアンペアである上述の例を参照すると、第１のＮＭＯＳトランジスタ２２１を介して流れる中間電流Ｉ２２１ｉの量は、１／５．５マイクロアンペアである。なお、漏れ電流が電流ＩＲＩ００ｗ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＡＤオペレーションを妨げないことは、留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ２３１により、中間電流Ｉ２２１ｉに比例する電流Ｉ２３１ｉを供給することによって実行される。あるいは、調整可能な電流量を取り込むための回路２０３が、先に論じたように、第１の複数のＮＭＯＳトランジスタ２３１、２３３と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのため
の抵抗に基づいて供給することは、ＮＭＯＳトランジスタ２３１と直列に電気接続されるＦＥＴをオンにして、ＮＭＯＳトランジスタ２３１が中間電流Ｉ２２１ｉに比例する電流Ｉ２３１ｉを供給することによって実行される。先に論じたように、中間電流Ｉ２２１ｉの量は、中間抵抗参照素子ＲＩ００を介して流れる電流ＩＲＩ００ｗ１の量を基礎とする。なお、電流Ｉ２３１ｉは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ２３１ｉに起因して、ビットラインＢＬ（０）に流れ込む電流が電流Ｉ２３１ｉの量に略等しくなることは、留意される。
ＮＭＯＳトランジスタ２３１は、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２３１のしきい値電圧ＶＴより大きくなるとオンになる。ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＮＭＯＳトランジスタ２３１のゲート電圧ＶＧは、ＮＭＯＳトランジスタ２３１のゲート端子が差動増幅器２１１の出力端子に電気接続されていることから、差動増幅器２１１の出力電圧Ｖｏｕｔとなる。ＮＭＯＳトランジスタ２３１のソース電圧ＶＳは、ＮＭＯＳトランジスタ２３１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。さらに、ＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１のゲート電圧は、差動増幅器２１１の出力電圧Ｖｏｕｔであり、かつＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１のソース電圧は、０ボルトまたは接地電圧であることから、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳに略等しい。なお、第１のＮＭＯＳトランジスタ２２１のソース端子および第１の複数のＮＭＯＳトランジスタ２３１、２３３におけるＮＭＯＳトランジスタのソース端子が、０ボルトまたは接地電圧より大きい電圧および０ボルトまたは接地電圧未満の電圧等の、０ボルトまたは接地電圧以外の電圧に電気接続され得ることは留意される。
先に論じたように、差動増幅器２１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２３１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、ＮＭＯＳトランジスタ２３１は、オンになる。
ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｉの量は、第１のＮＭＯＳトランジスタ２２１により供給される中間電流Ｉ２２１ｉの量に比例する。ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｉの量と、第１のＮＭＯＳトランジスタ２２１により供給される中間電流Ｉ２２１ｉの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｉの量と、第１のＮＭＯＳトランジスタ２２１により供給される中間電流Ｉ２２１ｉの量との比率を、ＮＭＯＳトランジスタ２３１の特徴および第１のＮＭＯＳトランジスタ２２１の特徴を選択することによって選択してもよい。ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｉの量と、第１のＮＭＯＳトランジスタ２２１により供給される中間電流Ｉ２２１ｉの量との比率は、第１のＮＭＯＳトランジスタ２２１の幅対長さ比
に略等しいＮＭＯＳトランジスタ２３１の幅対長さ比を選択することにより、１として選択される。しかしながら、この比率は、１に限定されるものではなく、よって回路設計者は、１より大きい比率および１より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｉの量と、第１のＮＭＯＳトランジスタ２２１により供給される中間電流Ｉ２２１ｉの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１の他の特徴を選択してもよい。例えば、回路設計者は、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｉの量と、第１のＮＭＯＳトランジスタ２２１により供給される中間電流Ｉ２２１ｉの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタの他のサイズ、ＮＭＯＳトランジスタの配置およびＮＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＮＭＯＳトランジスタ２２１および第１の複数のＮＭＯＳトランジスタ２３１、２３３の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｉの量と、第１のＮＭＯＳトランジスタ２２１により供給される中間電流Ｉ２２１ｉの量との比率が、ＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１の幅対長さ比に基づいて選択される場合、電流Ｉ２３１ｉの量は、次式、Ｉ２３１ｉ＝（ＩＲＩ００ｗ１）（（ＮＭＯＳ２３１のチャネル幅／ＮＭＯＳ２３１のチャネル長さ）／（ＮＭＯＳ２２１のチャネル幅／ＮＭＯＳ２２１のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＩ００ｗ１は、中間抵抗参照素子ＲＩ００を介して流れる電流の量である。例えば、電流ＩＲＩ００ｗ１が１／５．５マイクロアンペアであり、かつＮＭＯＳトランジスタ２３１の幅対長さ比が第１のＮＭＯＳトランジスタ２２１の幅対長さ比に等しい場合、電流Ｉ２３１ｉ＝（１／５．５μＡ）（１）＝１／５．５μＡである。
電流ＩＣＥＬＬ００ｉｗ１は、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込み、かつ電流Ｉ２３１ｉは、ビットラインＢＬ（０）からＮＭＯＳトランジスタ２３１を介して流れる。図３Ｄは、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｉｗ１と、ＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｉとを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第２の端子は、先に論じたようにシステム電圧ＶｄｄであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流ＩＣＥＬＬ００ｉｗ１は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｉｗ１の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｉの量に略等しい。さらに、ＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｉの量は、第１のＮＭＯＳトランジスタ２２１を介して流れる中間電流Ｉ２２１ｉの量に略等しく、かつ第１のＮＭＯＳトランジスタ２２１を介して流れる中間電流Ｉ２２１ｉの量は、電流ＩＲＩ００ｗ１の量に略等しいことから、電流ＩＣＥＬＬ００ｉｗ１の量は、電流ＩＲＩ００ｗ１の量に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｉｗ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＡＤオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、ＣＥＬＬ００を介する電圧降下を差し引くことによって概算されることが可能であり、ＣＥＬＬ００を介する電圧降下は、オームの法則を用いて概算されることが可能である。したがって、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ＶＢＬ（０）＝ＶＷＬ（０）－（ＩＣＥＬＬ００ｉｗ１ｘＲＣＥＬＬ００）として概算されることが可能であり、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、電流ＩＣＥＬＬ００ｉｗ１は、ＣＥＬＬ００を介して流れる電流であり、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、およびＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＶＷＬ（０）＝２ボルト、ＩＣＥＬＬ００ｉｗ１＝ＩＲＩ００ｗ１＝１／５．５マイクロアンペアであり、かつＲＣＥＬＬ００＝５．５ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／５．５μＡｘ５．５ＭΩ）＝１Ｖになる。例えば、ＶＷＬ（０）＝２ボルト、ＩＣＥＬＬ００ｉｗ１＝ＩＲＩ００ｗ１＝１／５．５マイクロアンペアであり、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／５．５μＡｘ１ＭΩ）＝１．８２Ｖになる。例えば、ＶＷＬ（０）＝２ボルト、ＩＣＥＬＬ００ｉｗ１＝ＩＲＩ００ｗ１＝１／５．５マイクロアンペアであり、かつＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／５．５μＡｘ１０ＭΩ）＝０．１８２Ｖになる。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）から流れる漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、電流ＩＣＥＬＬ００，ｉｗ１の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、および電流ＩＣＥＬＬ００ｉｗ１の量は、抵抗変化素子ＳＷ００の低抵抗状態および高抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、低抵抗状態と高抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、電流ＩＣＥＬＬ００ｉｗ１の量に中間抵抗参照素子ＲＩ００の抵抗ＲＲＩ００
を乗じて計算される電圧を差し引いたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗参照素子ＲＩ００の抵抗ＲＲＩ００を指示する。例えば、ＶＷＬ（０）＝２Ｖ、ＩＣＥＬＬ００ｉｗ１＝１／５．５μＡ、ＲＲＩ００＝５．５ＭΩである場合、Ｖｒｅａｄ＝２Ｖ－（１／５．５μＡｘ５．５ＭΩ）＝１Ｖである。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、中間抵抗参照素子ＲＩ００の抵抗ＲＲＩ００より少なく（すなわち、ＲＣＥＬＬ００＜ＲＲＩ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、中間抵抗参照素子ＲＩ００の抵抗ＲＲＩ００以上であって（すなわち、ＲＣＥＬＬ００≧ＲＲＩ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態であると決定される。
センスデバイス２６１は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス２６１は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス２６１は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が低抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が高抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｗ１＝１／５．５マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝１．８２Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｗ１＝１／５．５マイクロアンペア、ＲＣＥＬＬ００＝５．５ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｗ１＝１／５．５マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝０．１８２Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。なお、図２Ｆおよび２Ｈに示すように、複数のセンスデバイス２６１、２６３が複数の増幅器２７１、２７３に電気接続されている場合、複数のセンスデバイス２６１、２６３は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することは、留意される。さらに、図２Ｉに示すように、複数のセンスデバイス２６１、２６３が複数のインバータ２８１、２８３に電気接続されている場合、複数のインバータ２８１、２８３は、複数のセンスデバイス２６１、２６３により出力される信号を反転することも留意される。
あるいは、複数のセンスデバイス２６１、２６３は、図２Ｅ－２Ｈに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）
－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、または、増幅された電圧を受け取るために複数の増幅器２７１、２７３に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＲＥＡＤオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器２７１、２７３に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り込むための回路２０３は、抵抗変化素子アレイ２００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＮＭＯＳトランジスタ２２１を介して流れる中間電流Ｉ２２１ｉの量を基礎とし、かつ中間電流Ｉ２２１ｉの量は、抵抗変化素子アレイ２００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ２００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する中間抵抗参照素子ＲＩ００－ＲＩ０ｙの抵抗の変化は、中間電流Ｉ２２１ｉの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器２１１の非反転入力に供給され、かつ先に論じたように、第１のＮＭＯＳトランジスタ２２１のゲート電圧ＶＧは、差動増幅器２１１の出力電圧Ｖｏｕｔであり、かつ第１のＮＭＯＳトランジスタ２２１のソース電圧ＶＳは、０ボルトまたは接地電圧である。第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ２２１を介して流れる中間電流Ｉ２２１ｉの量を調整し、かつ差動増幅器２１１は、中間電流Ｉ２２１ｉの量が、フィードバック電圧Ｖｆｅｅｄｂａｃｋを読取り電圧Ｖｒｅａｄに略等しくなるように調整するために、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｉの量は、第１のＮＭＯＳトランジスタ２２１により供給される中間電流Ｉ２２１ｉの量に比例する。したがって、抵抗変化素子アレイ２００の回路状態を補償するために、第１のＮＭＯＳトランジスタ２２１により供給される中間電流Ｉ２２１ｉの量を調整すると、抵抗変化素子アレイ２００の回路状態を補償するためにＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｉの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＡＤオペレーションは、第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタが略同量の電流を供給することから、同時に実行されることが可能である。第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタは、第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＲＥＡＤオペレーションのために略同量の電流を供給する。図３Ｄは、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込む電流ＩＣＥＬＬ００ｉｗ１と、ＣＥＬＬｘ０を介してビットラインＢＬ（ｘ）に流れ込む電流ＩＣＥＬＬｘ０ｉｗ１と、ビットラインＢＬ（０
）からＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｉと、ビットラインＢＬ（ｘ）からＮＭＯＳトランジスタ２３３を介して流れる電流Ｉ２３３ｉとを示している。電流Ｉ２３１ｉは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ２３１ｉに起因して、ビットラインＢＬ（０）に流れ込む電流は、電流Ｉ２３１ｉの量に略等しくなる。電流Ｉ２３３ｉは、ビットラインＢＬ（ｘ）から流れ、かつビットラインＢＬ（ｘ）から流れる電流の量は、ビットラインＢＬ（ｘ）に流れ込む電流の量に略等しいことから、電流Ｉ２３３ｉに起因して、ビットラインＢＬ（ｘ）に流れ込む電流は、電流Ｉ２３３ｉの量に略等しくなる。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＡＤオペレーションは、先に論じたＣＥＬＬ００のＲＥＡＤオペレーションと同様に実行される。ワードライン上の各セルのＲＥＡＤオペレーションを同時に実行することは、高速データＲＥＡＤオペレーションまたはページモードＲＥＡＤオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
以下、図２Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションについてさらに詳述するが、図２Ｅの例示的なアーキテクチャにおける各セルのＳＥＴＶＥＲＩＦＹオペレーションは、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションと同様に実行されることが可能である。図３Ｅは、図２Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図３Ｅは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ２００の縮小版を示している。以下で詳述するＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をワードラインＷＬ（０）からビットラインＢＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ワードラインからビットラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＳＥＴＶＥＲＩＦＹオペレーションで、第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図３Ｅは、同時に実行されるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＳＥＴＶＥＲＩＦＹオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ２００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）をシステム電圧Ｖｄｄへ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、システム電圧Ｖｄｄおよび読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を２ボルトのシステム電圧Ｖｄｄへ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、システム電圧Ｖｄｄへ駆動されること、または２ボルトへ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択できることは、留意される。また、システム電圧Ｖｄｄを２ボルトの電圧レベルを有するものとして論じているが、システム電圧Ｖｄｄは、２ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、システム電圧について、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択
できることも、留意される。さらに、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＮＭＯＳトランジスタ２２１をオンにし、かつＮＭＯＳトランジスタ２４１をオンにして、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗参照素子ＲＬ００の抵抗を選択することにより実行される。あるいは、第１のＮＭＯＳトランジスタ２２１が既にオンである場合、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ２４１をオンにして、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗参照素子ＲＬ００の抵抗を選択することにより実行される。
第１のＮＭＯＳトランジスタ２２１は、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ２２１のしきい値電圧ＶＴより大きくなるとオンになる。第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＮＭＯＳトランジスタ２２１のゲート電圧ＶＧは、第１のＮＭＯＳトランジスタ２２１のゲート端子が差動増幅器２１１の出力端子に電気接続されていることから、差動増幅器２１１の出力電圧Ｖｏｕｔとなる。第１のＮＭＯＳトランジスタ２２１のソース電圧ＶＳは、第１のＮＭＯＳトランジスタ２２１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。
差動増幅器２１１の出力電圧Ｖｏｕｔは、差動増幅器２１１の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器２１１は、利得１を有するが、差動増幅器２１１が有する利得は、１に限定されない。差動増幅器２１１の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器２１１の利得について、１より大きい差動増幅器２１１の利得、および１より少ない差動増幅器２１０の利得等の他の値を選択してもよい。差動増幅器２１１の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＮＭＯＳトランジスタ２２１のドレイン端子と、第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５における各ＮＭＯＳトランジスタのソース端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器２１１の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器２１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器２１１の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転
入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ２２１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、第１のＮＭＯＳトランジスタ２２１は、オンになる。
ＮＭＯＳトランジスタ２４１は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ４によってオンにされ、かつＮＭＯＳトランジスタ２４３および２４５は、テスト回路または制御回路により供給される制御信号Ｓ５－Ｓ６によってオフにされる。テスト回路または制御回路は、ＮＭＯＳトランジスタ２４１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４１のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ４と、ＮＭＯＳトランジスタ２４３のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４３のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ５と、ＮＭＯＳトランジスタ２４５のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４５のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ６とを供給する。
第１のＮＭＯＳトランジスタ２２１およびＮＭＯＳトランジスタ２４１がオンになると、電流ＩＲＬ００ｗ１が低抵抗参照素子ＲＬ００を介してビットラインＢＬ（Ｌ０）に流れ込み、電流Ｉ２４１がビットラインＢＬ（Ｌ０）からＮＭＯＳトランジスタ２４１を介して流れ、大電流Ｉ２２１ｌが第１のＮＭＯＳトランジスタ２２１を介して流れ、かつビットラインＢＬ（Ｌ０）上の電圧ＶＢＬ（Ｌ０）がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図３Ｅは、低抵抗参照素子ＲＬ００を介して流れる電流ＩＲＬ００ｗ１と、ＮＭＯＳトランジスタ２４１を介して流れる電流Ｉ２４１と、第１のＮＭＯＳトランジスタ２２１を介して流れる大電流Ｉ２２１ｌとを示している。電流ＩＲＬ００ｗ１は、低抵抗参照素子ＲＬ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（Ｌ０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ低抵抗参照素子ＲＬ００の第１の端子がビットラインＢＬ（Ｌ０）上の電圧ＶＢＬ（Ｌ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、低抵抗参照素子ＲＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｌ０）に電気接続される他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＬ００ｗ１の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＬ００ｗ１＝（ＶＷＬ（０）－ＶＢＬ（Ｌ０））／ＲＲＬ００と概算することができ、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、ＶＢＬ（Ｌ０）は、ビットラインＢＬ（Ｌ０）上の電圧であり、ＲＲＬ００は、低抵抗参照素子ＲＬ００の抵抗である。例えば、電圧ＶＷＬ（０）が２ボルトのシステム電圧Ｖｄｄであり、電圧ＶＢＬ（Ｌ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ００が２ＭΩの抵抗を有する場合、電流ＩＲＬ００ｗ１の量は、オームの法則を用いて
、ＩＲＬ００ｗ１＝（２Ｖ－１Ｖ）／２ＭΩ＝１／２μＡと概算されてもよい。ビットラインＢＬ（Ｌ０）に流れ込む電流の量は、ビットラインＢＬ（Ｌ０）から流れる電流の量に略等しいことから、電流ＩＲＬ００ｗ１の量は、漏れ電流を無視すれば、ビットラインＢＬ（Ｌ０）からＮＭＯＳトランジスタ２４１を介して流れる電流Ｉ２４１の量に略等しい。また、第１のＮＭＯＳトランジスタ２２１がＮＭＯＳトランジスタ２４１と直列に電気接続されていて、大電流Ｉ２２０ｌの量と電流Ｉ２４１の量とが略等しいことから、電流ＩＲＬ００ｗ１の量は、第１のＮＭＯＳトランジスタ２２１を介して流れる大電流Ｉ２２１ｌの量にも略等しい。電流ＩＲＬ００ｗ１の量が１／２マイクロアンペアである上述の例を参照すると、第１のＮＭＯＳトランジスタ２２１により供給される大電流Ｉ２２１ｌの量は、１／２マイクロアンペアである。なお、漏れ電流が電流ＩＲＬ００ｗ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ２３１により、大電流Ｉ２２１ｌに比例する電流Ｉ２３１ｌを供給することによって実行される。あるいは、調整可能な電流量を取り込むための回路２０３が、先に論じたように、第１の複数のＮＭＯＳトランジスタ２３１、２３３と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ２３１と直列に電気接続されるＦＥＴをオンにして、ＮＭＯＳトランジスタ２３１が大電流Ｉ２２１ｌに比例する電流Ｉ２３１ｌを供給することによって実行される。先に論じたように、大電流Ｉ２２１ｌの量は、低抵抗参照素子ＲＬ００を介して流れる電流ＩＲＬ００ｗ１の量を基礎とする。なお、電流Ｉ２３１ｌは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ２３１ｌに起因して、ビットラインＢＬ（０）に流れ込む電流が電流Ｉ２３１ｌの量に略等しくなることは、留意される。
ＮＭＯＳトランジスタ２３１は、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２３１のしきい値電圧ＶＴより大きくなるとオンになる。ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＮＭＯＳトランジスタ２３１のゲート電圧ＶＧは、ＮＭＯＳトランジスタ２３１のゲート端子が差動増幅器２１１の出力端子に電気接続されていることから、差動増幅器２１１の出力電圧Ｖｏｕｔとなる。ＮＭＯＳトランジスタ２３１のソース電圧ＶＳは、ＮＭＯＳトランジスタ２３１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。さらに、ＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１のゲート電圧は、差動増幅器２１１の出力電圧Ｖｏｕｔであり、かつＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１のソース電圧は、０ボルトまたは接地電圧であることから、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳに略等しい。なお、第１のＮＭＯＳトランジスタ２２１のソース端子および第１の複数のＮＭＯＳトランジスタ２３１、２３３におけるＮＭＯＳトランジスタのソース端子が、０ボルトまたは接地電圧より大きい電圧および０ボルトまたは接地電圧未満の電圧等の、０ボルトまたは接地電圧以外の電圧に電気接続され得ることは留意される。
先に論じたように、差動増幅器２１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２３１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、ＮＭＯＳトランジスタ２３１は、オンになる。
ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｌの量は、第１のＮＭＯＳトランジスタ２２１により供給される大電流Ｉ２２１ｌの量に比例する。ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｌの量と、第１のＮＭＯＳトランジスタ２２１により供給される大電流Ｉ２２１ｌの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｌの量と、第１のＮＭＯＳトランジスタ２２１により供給される大電流Ｉ２２１ｌの量との比率を、ＮＭＯＳトランジスタ２３１の特徴および第１のＮＭＯＳトランジスタ２２１の特徴を選択することによって選択してもよい。ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｌの量と、第１のＮＭＯＳトランジスタ２２１により供給される大電流Ｉ２２１ｌの量との比率は、第１のＮＭＯＳトランジスタ２２１の幅対長さ比に略等しいＮＭＯＳトランジスタ２３１の幅対長さ比を選択することにより、１として選択される。しかしながら、この比率は、１に限定されるものではなく、よって回路設計者は、１より大きい比率および１より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｌの量と、第１のＮＭＯＳトランジスタ２２１により供給される大電流Ｉ２２１ｌの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１の他の特徴を選択してもよい。例えば、回路設計者は、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｌの量と、第１のＮＭＯＳトランジスタ２２１により供給される大電流Ｉ２２１ｌの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタの他のサイズ、ＮＭＯＳトランジスタの配置およびＮＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＮＭＯＳトランジスタ２２１および第１の複数のＮＭＯＳトランジスタ２３１、２３３の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｌの量と、第１のＮＭＯＳトランジスタ２２１により供給される大電流Ｉ２２１ｌの量との比率が、ＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１の幅対長さ比に基づいて選択される場合、電流Ｉ２３１ｌの量は、次式、Ｉ２３１ｌ＝（ＩＲＬ００ｗ１）（（ＮＭＯＳ２３１のチャネル幅／ＮＭＯＳ２３１のチャネル長さ）／（ＮＭＯＳ２２１のチャネル幅／ＮＭＯＳ２２１のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＬ００ｗ１は、低抵抗参照素子ＲＬ００を介して流れる電流の量である。例えば、電流ＩＲＬ００ｗ１が１／２マイクロアンペアであり、かつＮＭＯＳトランジスタ２３１の幅対長さ比が第１のＮＭＯＳトランジスタ２２１の幅対長さ比に等しい場合、電流Ｉ２３１ｌ＝（１／２μＡ）（１）＝１／２μＡである。
電流ＩＣＥＬＬ００ｌｗ１は、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込み、かつ電流Ｉ２３１ｌは、ビットラインＢＬ（０）からＮＭＯＳトランジスタ２３１を介して流れる。図３Ｅは、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｌｗ１と、Ｎ
ＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｌとを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第２の端子は、先に論じたようにシステム電圧ＶｄｄであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流ＩＣＥＬＬ００ｌｗ１は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｌｗ１の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｌの量に略等しい。さらに、ＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｌの量は、第１のＮＭＯＳトランジスタ２２１を介して流れる大電流Ｉ２２１ｌの量に略等しく、かつ第１のＮＭＯＳトランジスタ２２１を介して流れる大電流Ｉ２２１ｌの量は、電流ＩＲＬ００ｗ１の量に略等しいことから、電流ＩＣＥＬＬ００ｌｗ１の量は、電流ＩＲＬ００ｗ１の量に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｌｗ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、ＣＥＬＬ００を介する電圧降下を差し引くことによって概算されることが可能であり、ＣＥＬＬ００を介する電圧降下は、オームの法則を用いて概算されることが可能である。したがって、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ＶＢＬ（０）＝ＶＷＬ（０）－（ＩＣＥＬＬ００ｌｗ１ｘＲＣＥＬＬ００）として概算されることが可能であり、ここで、電圧ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、電流ＩＣＥＬＬ００ｌｗ１は、ＣＥＬＬ００を介して流れる電流であり、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、およびＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＶＷＬ（０）＝２ボルト、ＩＣＥＬＬ００ｌｗ１＝ＩＲＬ００ｗ１＝１／２マイクロアンペアであり、かつＲＣＥＬＬ００＝２ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／２μＡｘ２ＭΩ）＝１Ｖになる。例えば、ＶＷＬ（０）＝２ボルト、ＩＣＥＬＬ００ｌｗ１＝ＩＲＬ００ｗ１＝１／２マイクロアンペアであり、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／２μＡｘ１ＭΩ）＝３／２Ｖになる。例えば、ＶＷＬ（０）＝２ボルト、ＩＣＥＬＬ００ｌｗ１＝ＩＲＬ００ｗ１＝１／２マイクロアンペアであり、かつＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／２μＡｘ１０ＭΩ）＝－３Ｖになる。なお、上述の計算例は、ビットラインＢＬ（０）上の例示的な電圧ＶＷＬ（０）を－３Ｖとして提示しているが、実際には、回路制約により、ビットラインＢＬ（０）上の例示的な電圧ＶＢＬ（０）が負電圧とならないように防止されることは、留意される。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣ
ＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）から流れる漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、電流ＩＣＥＬＬ００ｌｗ１の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）および電流ＩＣＥＬＬ００ｌｗ１の量は、抵抗変化素子ＳＷ００の低抵抗状態および低抵抗状態以外の抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、低抵抗状態と低抵抗状態以外の抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、電流ＩＣＥＬＬ００ｌｗ１の量に低抵抗参照素子ＲＬ００の抵抗ＲＲＬ００を乗じて計算される電圧を差し引いたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗参照素子ＲＬ００の抵抗ＲＲＬ００を指示する。例えば、ＶＷＬ（０）＝２Ｖ、ＩＣＥＬＬ００ｌｗ１＝１／２μＡ、ＲＲＬ００＝２ＭΩである場合、Ｖｒｅａｄ＝２Ｖ－（１／２μＡｘ２ＭΩ）＝１Ｖである。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、低抵抗参照素子ＲＬ００の抵抗ＲＲＬ００より少なく（すなわち、ＲＣＥＬＬ００＜ＲＲＬ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、低抵抗参照素子ＲＬ００の抵抗ＲＲＬ００以上であって（すなわち、ＲＣＥＬＬ００≧ＲＲＬ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態以外の抵抗状態であると決定される。
センスデバイス２６１は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス２６１は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス２６１は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が低抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０
）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が低抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｗ１＝１／２マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝３／２Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｗ１＝１／２マイクロアンペア、ＲＣＥＬＬ００＝２ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が低抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｗ１＝１／２マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝－３Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が低抵抗状態以外の抵抗状態を有することを示す信号を出力する。なお、上述の例は、ビットラインＢＬ（０）上の例示的な電圧ＶＷＬ（０）を－３Ｖとして提示しているが、実際には、回路制約により、ビットラインＢＬ（０）上の例示的な電圧ＶＢＬ（０）が負電圧とならないように防止されることは、留意される。また、図２Ｆおよび２Ｈに示すように、複数のセンスデバイス２６１、２６３が複数の増幅器２７１、２７３に電気接続されている場合、複数のセンスデバイス２６１、２６３は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することも、留意される。さらに、図２Ｉに示すように、複数のセンスデバイス２６１、２６３が複数のインバータ２８１、２８３に電気接続されている場合、複数のインバータ２８１、２８３は、複数のセンスデバイス２６１、２６３により出力される信号を反転することも留意される。
あるいは、複数のセンスデバイス２６１、２６３は、図２Ｅ－２Ｈに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、または、増幅された電圧を受け取るために複数の増幅器２７１、２７３に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器２７１、２７３に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り込むための回路２０３は、抵抗変化素子アレイ２００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＮＭＯＳトランジスタ２２１を介して流れる大電流Ｉ２２１ｌの量を基礎とし、かつ大電流Ｉ２２１ｌの量は、抵抗変化素子アレイ２００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ２００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する低抵抗参照素子
ＲＬ００－ＲＬ０ｙの抵抗の変化は、大電流Ｉ２２１ｌの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器２１１の非反転入力に供給され、かつ先に論じたように、第１のＮＭＯＳトランジスタ２２１のゲート電圧ＶＧは、差動増幅器２１１の出力電圧Ｖｏｕｔであり、かつ第１のＮＭＯＳトランジスタ２２０のソース電圧ＶＳは、０ボルトまたは接地電圧である。大電流Ｉ２２１ｌの量によってフィードバック電圧Ｖｆｅｅｄｂａｃｋと読取り電圧Ｖｒｅａｄとが略等しくなるように調整するために、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ２２１を介して流れる大電流Ｉ２２１ｌの量を調整し、かつ差動増幅器２１１は、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｌの量は、第１のＮＭＯＳトランジスタ２２１により供給される大電流Ｉ２２１ｌの量に比例する。したがって、抵抗変化素子アレイ２００の回路状態を補償するために、第１のＮＭＯＳトランジスタ２２１により供給される大電流Ｉ２２１ｌの量を調整すると、抵抗変化素子アレイ２００の回路状態を補償するためにＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｌの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＳＥＴＶＥＲＩＦＹオペレーションは、第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタが略同量の電流を供給することから、同時に実行されることが可能である。第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタは、第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＳＥＴＶＥＲＩＦＹオペレーションのために略同量の電流を供給する。図３Ｅは、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込む電流ＩＣＥＬＬ００ｌｗ１と、ＣＥＬＬｘ０を介してビットラインＢＬ（ｘ）に流れ込む電流ＩＣＥＬＬｘ０ｌｗ１と、ビットラインＢＬ（０）からＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｌと、ビットラインＢＬ（ｘ）からＮＭＯＳトランジスタ２３３を介して流れる電流Ｉ２３３ｌとを示している。電流Ｉ２３１ｌは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ２３１ｌに起因して、ビットラインＢＬ（０）に流れ込む電流は、電流Ｉ２３１ｌの量に略等しくなる。電流Ｉ２３３ｌは、ビットラインＢＬ（ｘ）から流れ、かつビットラインＢＬ（ｘ）から流れる電流の量は、ビットラインＢＬ（ｘ）に流れ込む電流の量に略等しいことから、電流Ｉ２３３ｌに起因して、ビットラインＢＬ（ｘ）に流れ込む電流は、電流Ｉ２３３ｌの量に略等しくなる。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションと同様に実行される。ワードライン上の各セルのＳＥＴＶＥＲＩＦＹオペレーションを同時に実行することは、高速データＳＥＴＶＥＲＩＦＹオペレーションまたはページモードＳＥＴＶＥＲＩＦＹオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
さらに以下、図２Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションについて詳述するが、図２Ｅの例における各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションは、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションと同様に実行されることが可能である。図３Ｆは、図２Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図３Ｆは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ２００の縮小版を示している。以下で詳述するＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をワードラインＷＬ（０）からビットラインＢＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ワードラインからビットラインへ流れるようなセルを介する
電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションで、第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図３Ｆは、同時に実行されるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ２００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）をシステム電圧Ｖｄｄへ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、システム電圧Ｖｄｄおよび読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を２ボルトのシステム電圧Ｖｄｄへ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、システム電圧Ｖｄｄへ駆動されること、または２ボルトへ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択できることは、留意される。また、システム電圧Ｖｄｄを２ボルトの電圧レベルを有するものとして論じているが、システム電圧Ｖｄｄは、２ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、システム電圧Ｖｄｄについて、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。さらに、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＮＭＯＳトランジスタ２２１をオンにし、かつＮＭＯＳトランジスタ２４５をオンにして、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗参照素子ＲＨ００の抵抗を選択することにより実行される。あるいは、第１のＮＭＯＳトランジスタ２２１が既にオンである場合、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャートのステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ２４５をオンにして、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗参照素子ＲＨ００の抵抗を選択することにより実行される。
第１のＮＭＯＳトランジスタ２２１は、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ２２１のしきい値電圧ＶＴより大きくなるとオンになる。第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＮＭＯＳトランジスタ２２１のゲート電圧ＶＧは、第１のＮＭＯＳトランジスタ２２１のゲート端子が差動増幅器２１１の出力端子に電気接続されていることから、差動増幅器２１１の出力電圧Ｖｏｕｔとなる。第１のＮＭＯＳトランジスタ２２１のソース電圧ＶＳは、第１のＮＭＯＳ
トランジスタ２２１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。
差動増幅器２１１の出力電圧Ｖｏｕｔは、差動増幅器２１１の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器２１１は、利得１を有するが、差動増幅器２１１が有する利得は、１に限定されない。差動増幅器２１１の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器２１１の利得について、１より大きい差動増幅器２１１の利得、および１より少ない差動増幅器２１１の利得等の他の値を選択してもよい。差動増幅器２１１の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＮＭＯＳトランジスタ２２１のドレイン端子と、第２の複数のＮＭＯＳトランジスタ２４１、２４３、２４５における各ＮＭＯＳトランジスタのソース端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器２１１の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器２１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器２１１の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ２２１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、第１のＮＭＯＳトランジスタ２２１は、オンになる。
ＮＭＯＳトランジスタ２４５は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ６によってオンにされ、かつＮＭＯＳトランジスタ２４１および２４３は、テスト回路または制御回路により供給される制御信号Ｓ４－Ｓ５によってオフにされる。テスト回路または制御回路は、ＮＭＯＳトランジスタ２４１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４１のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ４と、ＮＭＯＳトランジスタ２４３のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４３のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ５と、ＮＭＯＳトランジスタ２４５のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２４５のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ６とを供給する。
第１のＮＭＯＳトランジスタ２２１およびＮＭＯＳトランジスタ２４５がオンになると、電流ＩＲＨ００ｗ１が高抵抗参照素子ＲＨ００を介してビットラインＢＬ（Ｈ０）に流れ込み、電流Ｉ２４５がビットラインＢＬ（Ｈ０）からＮＭＯＳトランジスタ２４５を介
して流れ、小電流Ｉ２２１ｓが第１のＮＭＯＳトランジスタ２２１を介して流れ、かつビットラインＢＬ（Ｈ０）上の電圧ＶＢＬ（Ｈ０）がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図３Ｆは、高抵抗参照素子ＲＨ００を介して流れる電流ＩＲＨ００ｗ１と、ＮＭＯＳトランジスタ２４５を介して流れる電流Ｉ２４５と、第１のＮＭＯＳトランジスタ２２１を介して流れる小電流Ｉ２２１ｓとを示している。電流ＩＲＨ００ｗ１は、高抵抗参照素子ＲＨ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ高抵抗参照素子ＲＨ００の第１の端子がビットラインＢＬ（Ｈ０）上の電圧ＶＢＬ（Ｈ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、高抵抗参照素子ＲＨ００を介して流れる。一方で、漏れ電流を無視すれば、他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｈ０）に電気接続される他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＨ００ｗ１の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＨ００ｗ１＝（ＶＷＬ（０）－ＶＢＬ（Ｈ０））／ＲＲＨ００と概算することができ、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、ＶＢＬ（Ｈ０）は、ビットラインＢＬ（Ｈ０）上の電圧であり、ＲＲＨ００は、高抵抗参照素子ＲＨ００の抵抗である。例えば、電圧ＶＷＬ（０）が２ボルトのシステム電圧であり、電圧ＶＢＬ（０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ００が９ＭΩの抵抗を有する場合、電流ＩＲＨ００ｗ１の量は、オームの法則を用いて、ＩＲＨ００ｗ１＝（２Ｖ－１Ｖ）／９ＭΩ＝１／９μＡと概算されてもよい。ビットラインＢＬ（Ｈ０）に流れ込む電流の量は、ビットラインＢＬ（Ｈ０）から流れる電流の量に略等しいことから、電流ＩＲＨ００ｗ１の量は、漏れ電流を無視すれば、ビットラインＢＬ（Ｈ０）からＮＭＯＳトランジスタ２４５を介して流れる電流Ｉ２４５の量に略等しい。また、第１のＮＭＯＳトランジスタ２２１がＮＭＯＳトランジスタ２４５と直列に電気接続されていて、小電流Ｉ２２１ｓの量と電流Ｉ２４５の量とが略等しいことから、電流ＩＲＨ００ｗ１の量は、第１のＮＭＯＳトランジスタ２２１を介して流れる小電流Ｉ２２１ｓの量にも略等しい。電流ＩＲＨ００ｗ１の量が１／９マイクロアンペアである上述の例を参照すると、第１のＮＭＯＳトランジスタ２２１を介して流れる小電流Ｉ２２１ｓの量は、１／９マイクロアンペアである。なお、漏れ電流が電流ＩＲＨ００ｗ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ２３１により、小電流Ｉ２２１ｓに比例する電流Ｉ２３１ｓを供給することによって実行される。あるいは、調整可能な電流量を取り込むための回路２０３が、先に論じたように、第１の複数のＮＭＯＳトランジスタ２３１、２３３と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ２３１と直列に電気接続されるＦＥＴをオンにして、ＮＭＯＳトランジスタ２３１が小電流Ｉ２２１ｓに比例する電流Ｉ２３１ｓを供給することによって実行される。先に論じたように、小電流Ｉ２２１ｓの量は、高抵抗参照素子ＲＨ００を介して流れる電流ＩＲＨ００
ｗ１の量を基礎とする。なお、電流Ｉ２３１ｓは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ２３１ｓに起因して、ビットラインＢＬ（０）に流れ込む電流が電流Ｉ２３１ｓの量に略等しくなることは、留意される。
ＮＭＯＳトランジスタ２３１は、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２３１のしきい値電圧ＶＴより大きくなるとオンになる。ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＮＭＯＳトランジスタ２３１のゲート電圧ＶＧは、ＮＭＯＳトランジスタ２３１のゲート端子が差動増幅器２１１の出力端子に電気接続されていることから、差動増幅器２１１の出力電圧Ｖｏｕｔとなる。ＮＭＯＳトランジスタ２３１のソース電圧ＶＳは、ＮＭＯＳトランジスタ２３１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器２１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。さらに、ＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１のゲート電圧は、差動増幅器２１１の出力電圧Ｖｏｕｔであり、かつＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１のソース電圧は、０ボルトまたは接地電圧であることから、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳに略等しい。なお、第１のＮＭＯＳトランジスタ２２１のソース端子および第１の複数のＮＭＯＳトランジスタ２３１、２３３におけるＮＭＯＳトランジスタのソース端子が、０ボルトまたは接地電圧より大きい電圧および０ボルトまたは接地電圧未満の電圧等の、０ボルトまたは接地電圧以外の電圧に電気接続され得ることは留意される。
先に論じたように、差動増幅器２１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＮＭＯＳトランジスタ２３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ２３１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、ＮＭＯＳトランジスタ２３１は、オンになる。
ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｓの量は、第１のＮＭＯＳトランジスタ２２１により供給される小電流Ｉ２２１ｓの量に比例する。ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｓの量と、第１のＮＭＯＳトランジスタ２２１により供給される小電流Ｉ２２１ｓの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｓの量と、第１のＮＭＯＳトランジスタ２２１により供給される小電流Ｉ２２１ｓの量との比率を、ＮＭＯＳトランジスタ２３１の特徴および第１のＮＭＯＳトランジスタ２２１の特徴を選択することによって選択してもよい。ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｓの量と、第１のＮＭＯＳトランジスタ２２１により供給される小電流Ｉ２２１ｓの量との比率は、第１のＮＭＯＳトランジスタ２２１の幅対長さ比に略等しいＮＭＯＳトランジスタ２３１の幅対長さ比を選択することにより、１として選択される。しかしながら、この比率は、１に限定されるものではなく、よって回路設計者は、１より大きい比率および１より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｓの量と、第
１のＮＭＯＳトランジスタ２２１により供給される小電流Ｉ２２１ｓの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１の他の特徴を選択してもよい。例えば、回路設計者は、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｓの量と、第１のＮＭＯＳトランジスタ２２１により供給される小電流Ｉ２２１ｓの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタの他のサイズ、ＮＭＯＳトランジスタの配置およびＮＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＮＭＯＳトランジスタ２２１および第１の複数のＮＭＯＳトランジスタ２３１、２３３の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｓの量と、第１のＮＭＯＳトランジスタ２２１により供給される小電流Ｉ２２１ｓの量との比率が、ＮＭＯＳトランジスタ２３１および第１のＮＭＯＳトランジスタ２２１の幅対長さ比に基づいて選択される場合、電流Ｉ２３１ｓの量は、次式、Ｉ２３１ｓ＝（ＩＲＨ００ｗ１）（（ＮＭＯＳ２３１のチャネル幅／ＮＭＯＳ２３１のチャネル長さ）／（ＮＭＯＳ２２１のチャネル幅／ＮＭＯＳ２２１のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＨ００ｗ１は、高抵抗参照素子ＲＨ００を介して流れる電流の量である。例えば、電流ＩＲＨ００ｗ１が１／９マイクロアンペアであり、かつＮＭＯＳトランジスタ２３１の幅対長さ比が第１のＮＭＯＳトランジスタ２２１の幅対長さ比に等しい場合、電流Ｉ２３１ｓ＝（１／９μＡ）（１）＝１／９μＡである。
電流ＩＣＥＬＬ００ｓｗ１は、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込み、かつ電流Ｉ２３１ｓは、ビットラインＢＬ（０）からＮＭＯＳトランジスタ２３１を介して流れる。図３Ｆは、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｓｗ１と、ＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｓとを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第２の端子は、先に論じたようにシステム電圧ＶｄｄであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流ＩＣＥＬＬ００ｓｗ１は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｓｗ１の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｓの量に略等しい。さらに、ＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｓの量は、第１のＮＭＯＳトランジスタ２２１を介して流れる小電流Ｉ２２１ｓの量に略等しく、かつ第１のＮＭＯＳトランジスタ２２１を介して流れる小電流Ｉ２２１ｓの量は、電流ＩＲＨ００ｗ１の量に略等しいことから、電流ＩＣＥＬＬ００ｓｗ１の量は、電流ＩＲＨ００ｗ１の量に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｓｗ１の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、ＣＥＬＬ００を介する電圧降下を差し引くことによって概算されることが可能であり、ＣＥＬＬ００を介する電圧降下は、オームの法則を用いて概算されることが可能である。したがって、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ＶＢＬ（０）＝ＶＷＬ（０）－（ＩＣＥＬＬ００ｓｗ１ｘＲＣＥＬＬ００
）として概算されることが可能であり、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、電流ＩＣＥＬＬ００ｓｗ１は、ＣＥＬＬ００を介して流れる電流であり、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、およびＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＶＷＬ（０）＝２ボルト、ＩＣＥＬＬ００ｓｗ１＝ＩＲＨ００ｗ１＝１／９マイクロアンペアであり、かつＲＣＥＬＬ００＝９ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／９μＡｘ９ＭΩ）＝１Ｖになる。例えば、ＶＷＬ（０）＝２ボルト、ＩＣＥＬＬ００ｓｗ１＝ＩＲＨ００ｗ１＝１／９マイクロアンペアであり、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／９μＡｘ１ＭΩ）＝１７／９Ｖになる。例えば、ＶＷＬ（０）＝２ボルト、ＩＣＥＬＬ００ｓｗ１＝ＩＲＨ００ｗ１＝１／９マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／９μＡｘ１０ＭΩ）＝８／９Ｖになる。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）から流れる漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、電流ＩＣＥＬＬ００ｓｗ１の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）および電流ＩＣＥＬＬ００ｓｗ１の量は、抵抗変化素子ＳＷ００の高抵抗状態および高抵抗状態以外の抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、高抵抗状態と高抵抗状態以外の抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、電流ＩＣＥＬＬ００ｓｗ１の量に高抵抗参照素子ＲＨ００の抵抗ＲＲＨ００を乗じて計算される電圧を差し引いたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗参照素子ＲＨ００の抵抗ＲＲＨ００を指示する。例えば、ＶＷＬ（０）＝２Ｖ、ＩＣＥＬＬ００ｓｗ１＝１／９μＡ、ＲＲＨ００＝９ＭΩである場合、Ｖｒｅａｄ＝２Ｖ－（１／９μＡｘ９ＭΩ）＝１Ｖである。ビットラインＢＬ（０）上の電圧
ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、高抵抗参照素子の抵抗ＲＲＨ００以上であって（すなわち、ＲＣＥＬＬ００≧ＲＲＨ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、高抵抗参照素子ＲＨ００の抵抗ＲＲＨ００より少なく（すなわち、ＲＣＥＬＬ００＜ＲＲＨ００、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態以外の抵抗状態であると決定される。
センスデバイス２６１は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス２６１は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス２６１は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が高抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が高抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｗ１＝１／９マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝８／９Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｗ１＝１／９マイクロアンペア、ＲＣＥＬＬ００＝９ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６１は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｗ１＝１／９マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝１７／９Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス２６０は、抵抗変化素子ＳＷ００が高抵抗状態以外の抵抗状態を有することを示す信号を出力する。なお、図２Ｆおよび２Ｈに示すように、複数のセンスデバイス２６１、２６３が複数の増幅器２７１、２７３に電気接続されている場合、複数のセンスデバイス２６１、２６３は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することは、留意される。さらに、図２Ｉに示すように、複数のセンスデバイス２６１、２６３が複数のインバータ２８１、２８３に電気接続されている場合、複数のインバータ２８１、２８３は、複数のセンスデバイス２６１、２６３により出力される信号を反転することも留意される。
あるいは、複数のセンスデバイス２６１、２６３は、図２Ｅ－２Ｈに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、または、増幅された電圧を受け取るために複数の増幅器２７１、２７３に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒ
ｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器２７１、２７３に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り込むための回路２０３は、抵抗変化素子アレイ２００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＮＭＯＳトランジスタ２２１を介して流れる小電流Ｉ２２１ｓの量を基礎とし、かつ小電流Ｉ２２１ｓの量は、抵抗変化素子アレイ２００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ２００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する高抵抗参照素子ＲＨ００－ＲＨ０ｙの抵抗の変化は、小電流Ｉ２２１ｓの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器２１１の非反転入力に供給され、かつ先に論じたように、第１のＮＭＯＳトランジスタ２２１のゲート電圧ＶＧは、差動増幅器２１１の出力電圧Ｖｏｕｔであり、かつ第１のＮＭＯＳトランジスタ２２１のソース電圧ＶＳは、０ボルトまたは接地電圧である。小電流Ｉ２２１ｓの量によってフィードバック電圧Ｖｆｅｅｄｂａｃｋと読取り電圧Ｖｒｅａｄとが略等しくなるように調整するために、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ２２１を介して流れる小電流Ｉ２２１ｓの量を調整し、かつ差動増幅器２１１は、第１のＮＭＯＳトランジスタ２２１のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｓの量は、第１のＮＭＯＳトランジスタ２２１により供給される小電流Ｉ２２１ｓの量に比例する。したがって、抵抗変化素子アレイ２００の回路状態を補償するために、第１のＮＭＯＳトランジスタ２２１により供給される小電流Ｉ２２１ｓの量を調整すると、抵抗変化素子アレイ２００の回路状態を補償するためにＮＭＯＳトランジスタ２３１により供給される電流Ｉ２３１ｓの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタが略同量の電流を供給することから、同時に実行されることが可能である。第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタは、第１の複数のＮＭＯＳトランジスタ２３１、２３３における各ＮＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＲＥＳＥＴＶＥＲＩＦＹオペレーションのために略同量の電流を供給する。図３Ｆは、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込む電流ＩＣＥＬＬ００ｓｗ１と、ＣＥＬＬｘ０を介してビットラインＢＬ（ｘ）に流れ込む電流ＩＣＥＬＬｘ０ｓｗ１と、ビットラインＢＬ（０）からＮＭＯＳトランジスタ２３１を介して流れる電流Ｉ２３１ｓと、ビットラインＢＬ（ｘ）からＮＭＯＳトランジスタ２３３を介して流れる電流Ｉ２３３ｓとを示している。電流Ｉ２３１ｓは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ２３１ｓに起因して、ビットラインＢＬ（０）に流れ
込む電流は、電流Ｉ２３１ｓの量に略等しくなる。電流Ｉ２３３ｓは、ビットラインＢＬ（ｘ）から流れ、かつビットラインＢＬ（ｘ）から流れる電流の量は、ビットラインＢＬ（ｘ）に流れ込む電流の量に略等しいことから、電流Ｉ２３３ｓに起因して、ビットラインＢＬ（ｘ）に流れ込む電流は、電流Ｉ２３３ｓの量に略等しくなる。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションと同様に実行される。ワードライン上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションを同時に実行することは、高速データＲＥＳＥＴＶＥＲＩＦＹオペレーションまたはページモードＲＥＳＥＴＶＥＲＩＦＹオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
次に、図５Ａを参照すると、ある電流量を取り出すために、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子に抵抗参照素子の抵抗に基づく抵抗を用いてアクセスするための例示的なアーキテクチャが簡略図で示されている。この例示的なアーキテクチャは、抵抗参照素子の抵抗を用いて生成される低抵抗Ｒｌｏｗ、抵抗参照素子の抵抗を用いて生成される中間抵抗Ｒｉｎｔｅｒ、および抵抗参照素子の抵抗を用いて生成される高抵抗Ｒｈｉｇｈから選択するように動作可能であって、後述するように、ＳＥＴＶＥＲＩＦＹオペレーションでは低抵抗Ｒｌｏｗが選択され、ＲＥＡＤオペレーションでは中間抵抗Ｒｉｎｔｅｒが選択され、かつＲＥＳＥＴＶＥＲＩＦＹオペレーションでは高抵抗Ｒｈｉｇｈが選択される。さらに、この例示的なアーキテクチャは、例示的なアーキテクチャに異なる抵抗を有する追加の抵抗参照素子を包含することによって、追加の抵抗から選択することもできる。この例示的なアーキテクチャは、図５Ａに示すように、抵抗変化素子アレイ５００と、調整可能な電流量を取り出すための回路５０２と、複数のセンスデバイス５６０、５６２とを含む。しかしながら、この例示的なアーキテクチャは、図５Ａに限定されるものではなく、例示的なアーキテクチャは、抵抗器、増幅器およびインバータ等の図５Ａに示されていない追加のコンポーネントを含んでもよく、また、センス増幅器等の図５Ａに示すコンポーネントを省いてもよい。さらに、例示的なアーキテクチャは、図５Ｂ－５Ｄに限定されるものではなく、例示的なアーキテクチャは、図５Ｂ－５Ｄに示されていない追加のコンポーネントを含んでもよく、また、図５Ｂ－５Ｄに示すコンポーネントを省いてもよい。
抵抗変化素子アレイ５００は、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙを含み、各抵抗変化素子セルは、２つのアレイライン（ビットラインおよびワードライン）を介してアクセスされかつ原位置選択デバイスまたは他の電流制限素子を含まない抵抗変化素子ＳＷ００－ＳＷｘｙを含む。また、抵抗変化素子アレイ５００は、各低抵抗参照素子が２つのアレイライン（ビットラインおよびワードライン）を介してアクセスされる複数の低抵抗参照素子ＲＬ００－ＲＬ１ｙ、および各高抵抗参照素子が２つのアレイライン（ビットラインおよびワードライン）を介してアクセスされる複数の高抵抗参照素子ＲＨ００－ＲＨ１ｙも含む。あるいは、複数の低抵抗参照素子ＲＬ００－ＲＬ１ｙ、および複数の高抵抗参照素子ＲＨ００－ＲＨ１ｙのうちの少なくとも一方は、抵抗変化素子アレイ５００の外側に位置決めされてもよい。
抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙは、抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙが抵抗変化素子を含みかつ原位置選択デバイスまたは他の電流制限素子を含まないという理由で、１－Ｒ抵抗変化素子セルまたはｎＲ抵抗変化素子セルと称される。抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙは、図１を参照して先に論じた抵抗変化素子アレイ１００内の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙと同じ、または類似する構造を有してもよい。さらに、抵抗変化素子アレイ５００は、抵抗変化素子アレイ５００が、抵抗変化素子を含みかつ原位置選択デバイスまたは他の電流制限素子を含まない抵抗変化素子セルを含むという理由で、１－Ｒ抵抗変化素子アレイまたはｎＲ抵抗変化素子ア
レイ上と称されることもある。
抵抗変化素子アレイ５００における低抵抗参照素子ＲＬ００－ＲＬ１ｙ、高抵抗参照素子ＲＨ００－ＲＨ１ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙの位置により、低抵抗参照素子ＲＬ００－ＲＬ１ｙ、高抵抗参照素子ＲＨ００－ＲＨ１ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙは、温度、アレイラインのキャパシタンスおよびインピーダンス、選択されないセルの電気抵抗およびアレイ内の漏れ経路等の略同じ回路状態に曝される。抵抗変化素子アレイ５００内に低抵抗参照素子ＲＬ００－ＲＬ１ｙ、高抵抗参照素子ＲＨ００－ＲＨ１ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙを配置すると、低抵抗参照素子ＲＬ００－ＲＬ１ｙ、高抵抗参照素子ＲＨ００－ＲＨ１ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙが略同じ回路状態に曝されることから、抵抗変化素子アレイ５００の回路状態の影響を減らすことができる。さらに、低抵抗参照素子ＲＬ００－ＲＬ１ｙ、高抵抗参照素子ＲＨ００－ＲＨ１ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙを同じ材料から構成すると、低抵抗参照素子ＲＬ００－ＲＬ１ｙ、高抵抗参照素子ＲＨ００－ＲＨ１ｙおよび抵抗変化素子ＳＷ００－ＳＷｘｙを異なる材料で構成することに起因する電気的特性のばらつきによる影響を減らすことができる。
抵抗変化素子ＳＷ００－ＳＷｘｙは、先に論じたように、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子、または導電性ブリッジメモリ素子、ならびに他の材料および設計であってもよい。抵抗変化素子ＳＷ００－ＳＷｘｙは、金属酸化物、固体電解質、カルコゲナイドガラス等の相変化物質、グラフェン織物およびカーボンナノチューブ織物等の複数の材料から形成されることが可能であるが、これらに限定されない。抵抗変化素子ＳＷ００－ＳＷｘｙは、低抵抗状態、例えば約１ＭΩの抵抗（典型的には、論理「１」に対応するＳＥＴ状態）、および高抵抗状態、例えば約１０ＭΩの抵抗（典型的には、論理「０」に対応するＲＥＳＥＴ状態）にプログラム可能である。
低抵抗参照素子ＲＬ００－ＲＬ１ｙは、抵抗器、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子、または導電性ブリッジメモリ素子、ならびに他の材料および設計であってもよい。低抵抗参照素子ＲＬ００－ＲＬ１ｙは、金属酸化物、固体電解質、カルコゲナイドガラス等の相変化物質、グラフェン織物およびカーボンナノチューブ織物等の複数の材料から形成されることが可能であるが、これらに限定されない。低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗は、回路設計者により選択される設計変数である。低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗は、ＳＥＴＶＥＲＩＦＹオペレーションの間の低抵抗状態に対応する抵抗値の上方境界を設定する。回路設計者は、典型的には、抵抗変化素子ＳＷ００－ＳＷｘｙが低抵抗状態のモデル抵抗より大きい抵抗を有しかつＳＥＴＶＥＲＩＦＹオペレーションの間に低抵抗状態を有するように決定されることが可能であるように、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗を、抵抗変化素子ＳＷ００－ＳＷｘｙの低抵抗状態のモデル抵抗より大きく選択する。
例えば、抵抗変化素子ＳＷ００－ＳＷｘｙの低抵抗状態のモデル抵抗が１ＭΩである場合、回路設計者は、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗を３ＭΩであるように選択してもよく、よって、約３ＭΩ以下の抵抗を有する抵抗変化素子は、ＳＥＴＶＥＲＩＦＹオペレーションの間に低抵抗状態を有すると決定される。なお、回路設計者が、典型的には、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗を、抵抗変化素子ＳＷ００－ＳＷｘｙの低抵抗状態のモデル抵抗より大きく、かつ高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗より少なくなるように選択することは、留意される。さらに、低抵抗参照素子ＲＬ００－ＲＬ１ｙが、略同じ抵抗を有するものと限定されないことも留意される。例えば、調整可能な電流量を取り出すための回路５０２の方へ近接して位置決めされる低抵抗参照素子は、調整可能な電流量を取り出すための回路５０２から遠くへ位置決めされる低抵抗参照素子の抵抗より大きい抵抗を有してもよい。
高抵抗参照素子ＲＨ００－ＲＨ１ｙは、抵抗器、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子、または導電性ブリッジメモリ素子、ならびに他の材料および設計であってもよい。高抵抗参照素子ＲＨ００－ＲＨ１ｙは、金属酸化物、固体電解質、カルコゲナイドガラス等の相変化物質、グラフェン織物およびカーボンナノチューブ織物等の複数の材料から形成されることが可能であるが、これらに限定されない。高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗は、回路設計者により選択される設計変数である。高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗は、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の高抵抗状態に対応する抵抗値の下方境界を設定する。回路設計者は、典型的には、抵抗変化素子ＳＷ００－ＳＷｘｙが高抵抗状態のモデル抵抗より少ない抵抗を有しかつＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に高抵抗状態を有するように決定されることが可能であるように、高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗を、抵抗変化素子ＳＷ００－ＳＷｘｙの高抵抗状態のモデル抵抗より少なく選択する。
例えば、抵抗変化素子ＳＷ００－ＳＷｘｙの高抵抗状態のモデル抵抗が１０ＭΩである場合、回路設計者は、高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗を８ＭΩであるように選択してもよく、よって、約８ＭΩより大きい抵抗を有する抵抗変化素子は、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に高抵抗状態を有すると決定される。なお、回路設計者が、典型的には、高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗を、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗より大きく、かつ抵抗変化素子ＳＷ００－ＳＷｘｙの高抵抗状態のモデル抵抗より少なくなるように選択することは、留意される。さらに、高抵抗参照素子ＲＨ００－ＲＨ１ｙが、略同じ抵抗を有するものと限定されないことも留意される。例えば、調整可能な電流量を取り出すための回路５０２の方へ近接して位置決めされる高抵抗参照素子は、調整可能な電流量を取り出すための回路５０２から遠くへ位置決めされる高抵抗参照素子の抵抗より大きい抵抗を有してもよい。
後述するように、低抵抗参照素子ＲＬ００－ＲＬ１ｙおよび高抵抗参照素子ＲＨ００－ＲＨ１ｙは、中間抵抗を、ＲＥＡＤオペレーションの間の低抵抗状態に対応する抵抗値、およびＲＥＡＤオペレーションの間の高抵抗状態に対応する抵抗値の境界として設定するために使用される。ＲＥＡＤオペレーションの間の境界として設定される中間抵抗は、さらに、回路設計者により、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗、および高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗を選択する際に考慮されてもよい。中間抵抗は、典型的には、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗より大きく、かつ高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗より小さい。
例えば、回路設計者が、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗を３ＭΩであるように、かつ高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗を８ＭΩであるように選択すると、ＲＥＡＤオペレーションの間の境界として設定される中間抵抗は、後述するように、４．３６ＭΩとなり得る。上述の例では、約４．３６ＭΩ以下の抵抗を有する抵抗変化素子は、ＲＥＡＤオペレーションの間に低抵抗状態を有することが決定され、かつ約４．３６ＭΩより大きい抵抗を有する抵抗変化素子は、ＲＥＡＤオペレーションの間に高抵抗状態を有することが決定される。
さらに、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗を高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗より小さく選択すると、ＳＥＴＶＥＲＩＦＹオペレーションの間の低抵抗状態に対応する抵抗値と、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の高抵抗状態に対応する抵抗値との間にバッファが生成される。バッファ内に抵抗を有する抵抗変化素子は、ＲＥＡＤオペレーションの間に低抵抗状態を有する、または、ＲＥＡＤオペレーションの間に高抵抗状態を有する、と決定される。しかしながら、バッファ内に抵抗を有する抵抗変化素子は、ＳＥＴＶＥＲＩＦＹオペレーションの間に低抵抗状態以外の抵抗状態を有する、
と決定される、または、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に高抵抗状態以外の抵抗状態を有する、と決定される。したがって、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗がＲＥＡＤオペレーションの間の境界として設定される中間抵抗より小さい場合、ＳＥＴＶＥＲＩＦＹオペレーションは、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗と低抵抗状態のモデル抵抗との間にＲＥＡＤオペレーションより近い対応づけを要求し、かつ、高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗がＲＥＡＤオペレーションの間の境界として設定される中間抵抗より大きい場合、ＲＥＳＥＴＶＥＲＩＦＹオペレーションは、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗と高抵抗状態のモデル抵抗との間にＲＥＡＤオペレーションより近い対応づけを要求する。
例えば、低抵抗参照素子ＲＬ００－ＲＬ１ｙが３ＭΩの抵抗を有し、中間抵抗が４．３６ＭΩであり、かつ高抵抗参照素子ＲＨ００－ＲＨ１ｙが８ＭΩの抵抗を有する場合、低抵抗参照素子ＲＬ００－ＲＬ０ｙおよび高抵抗参照素子は、約３ＭΩから約８ＭΩまでの間のバッファを生成する。上述の例において、約３ＭΩから約４．３６ＭΩまでの抵抗を有する抵抗変化素子は、ＲＥＡＤオペレーションの間は低抵抗状態を有すると決定されるが、ＳＥＴＶＥＲＩＦＹオペレーションの間は低抵抗状態以外の抵抗状態を有すると決定され、かつ約４．３６ＭΩから約８ＭΩまでの抵抗を有する抵抗変化素子は、ＲＥＡＤオペレーションの間は高抵抗状態を有すると決定されるが、ＲＥＳＥＴＶＥＲＩＦＹオペレーションの間は高抵抗状態以外の抵抗状態を有すると決定される。回路設計者は、バッファを、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗および高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗を調整することによって調整することができる。なお、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗および高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗は、中間抵抗から等距離にある必要がないことは、留意される。例えば、低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗の方が中間抵抗に近くても、高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗の方が中間抵抗に近くてもよい。
各抵抗変化素子ＳＷ００－ＳＷｘｙは、第１の端子と、第２の端子とを有する。抵抗変化素子ＳＷ００－ＳＷｘｙの第１の端子は、ビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、かつ抵抗変化素子ＳＷ００－ＳＷｘｙの第２の端子は、ワードラインＷＬ（０）－ＷＬ（ｙ）に電気接続される。各低抵抗参照素子ＲＬ００－ＲＬ１ｙは、第１の端子と、第２の端子とを有する。低抵抗参照素子ＲＬ００－ＲＬ１ｙの第１の端子は、ビットラインＢＬ（Ｌ０）－ＢＬ（Ｌ１）に電気接続され、かつ低抵抗参照素子ＲＬ００－ＲＬ１ｙの第２の端子は、ワードラインＷＬ（０）－ＷＬ（ｙ）に電気接続される。各高抵抗参照素子ＲＨ００－ＲＨ１ｙは、第１の端子と、第２の端子とを有する。高抵抗参照素子ＲＨ００－ＲＨ１ｙの第１の端子は、ビットラインＢＬ（Ｈ０）－ＢＬ（Ｈ１）に電気接続され、かつ高抵抗参照素子ＲＨ００－ＲＨ１ｙの第２の端子は、ワードラインＷＬ（０）－ＷＬ（ｙ）に電気接続される。
抵抗変化素子アレイ５００は、調整可能な電流量を取り出すための回路５０２、および複数のセンスデバイス５６０、５６２に電気接続される。調整可能な電流量を取り出すための回路５０２は、差動増幅器５１０と、第１のＰＭＯＳトランジスタ５２０とも称される第１のｐチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）５２０と、複数のＰＭＯＳトランジスタ５３０、５３２とも称される複数のｐチャネルＭＯＳＦＥＴ５３０、５３２と、複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６とも称される複数のｎチャネルＭＯＳＦＥＴ５４０、５４２、５４４、５４６とを含む。差動増幅器５１０は、非反転入力端子と、反転入力端子と、出力端子とを有する。第１のＰＭＯＳトランジスタ５２０は、ソース端子と、ドレイン端子と、ゲート端子とを有する。複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタは、ソース端子と、ドレイン端子と、ゲート端子とを有する。複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６における各ＮＭＯＳトランジスタは、ソース端子と、ドレイン端子と
、ゲート端子とを有する。複数のセンスデバイス５６０、５６２における各センスデバイスは、第１の入力端子と、第２の入力端子と、出力端子とを有する。なお、差動増幅器５１０、第１のＰＭＯＳトランジスタ５２０、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタ、複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６における各ＮＭＯＳトランジスタ、および複数のセンスデバイス５６０、５６２における各センスデバイスが、追加的に他の端子を有し得ることは、留意される。
差動増幅器５１０は、出力電圧を２つの入力電圧の差に基づいて生成する、オペアンプ等の増幅器であってもよい。センスデバイス５６０、５６２は、データ値または論理値に対応する出力電圧を少なくとも１つの入力電圧に基づいて生成する、センス増幅器、差動増幅器およびアナログ－デジタル変換器等のコンポーネントであってもよい。先に論じたように、複数のセンスデバイス５６０、５６２おけるセンスデバイスは、これらのセンスデバイスが正極出力端子および負極出力端子を有する完全差動センスアンプである場合等に、さらに他の端子を有し得ることは、留意される。さらに、調整可能な電流量を取り出すための回路５０２は、第１のＰＭＯＳトランジスタ５２０、複数のＰＭＯＳトランジスタ５３０、５３２および複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６の代わりに、カーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）、ＳｉＧＥＦＥＴ、完全空乏型シリコン－オン－インシュレータＦＥＴ、またはＦｉｎＦＥＴ等のマルチゲート電界効果トランジスタ等の他のタイプの電界効果トランジスタを含んでもよい。半導体基板を必要としない電界効果トランジスタがナノチューブベースの抵抗変化素子と共に使用される場合には、チップを完全に絶縁材料上へ製造できるようになり、さらには、電界効果トランジスタを積層して、調整可能な電流量を取り出すための回路５０２により消費されるチップ面積量を減らすことができるようになる。
差動増幅器５１０の反転入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびフィールド・プログラマブル・ゲート・アレイ（ＦＧＰＡ）等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、差動増幅器５１０の非反転入力端子は、第１のＰＭＯＳトランジスタ５２０のドレイン端子と、複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６における、フィードバックループを形成する各ＮＭＯＳトランジスタのドレイン端子とに電気接続され、かつ差動増幅器５１０の出力端子は、第１のＰＭＯＳトランジスタ５２０のゲート端子と、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタのゲート端子とに電気接続される。第１のＰＭＯＳトランジスタ５２０のソース端子は、電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続され、第１のＰＭＯＳトランジスタ５２０のドレイン端子は、複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６における各ＮＭＯＳトランジスタのドレイン端子と、差動増幅器５１０の非反転入力端子とに電気接続され、かつ第１のＰＭＯＳトランジスタ５２０のゲート端子は、差動増幅器５１０の出力端子に電気接続される。複数のＰＭＯＳトランジスタ５３０、５３２におけるＰＭＯＳトランジスタのソース端子は、電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続され、複数のＰＭＯＳトランジスタ５３０、５３２におけるＰＭＯＳトランジスタのドレイン端子は、抵抗変化素子アレイ５００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、かつ複数のＰＭＯＳトランジスタ５３０、５３２におけるＰＭＯＳトランジスタのゲート端子は、差動増幅器５１０の出力端子に電気接続される。複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６におけるＮＭＯＳトランジスタのドレイン端子は、第１のＰＭＯＳトランジスタ５２０のドレイン端子と、差動増幅器５１０の非反転入力端子とに電気接続され、複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６におけるＮＭＯＳトランジスタのソース端子は、抵抗変化素子アレイ５００のビットラインＢＬ（Ｌ０）－ＢＬ（Ｈ１）に電気接続され、かつ複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６におけるＮＭＯＳトランジスタ
のゲート端子は、テスト回路に、または、ＮＭＯＳトランジスタをオンにしかつオフにするための制御信号Ｓ７－Ｓ１０を供給する、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
あるいは、調整可能な電流量を取り出すための回路５０２は、さらに、ビットラインＢＬ（０）－ＢＬ（ｘ）への電流の流れを制御するための、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、カーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）、ＳｉＧＥＦＥＴ、完全空乏型シリコン－オン－インシュレータＦＥＴ、またはＦｉｎＦＥＴ等のマルチゲート電界効果トランジスタ等の複数の電界効果（ＦＥＴ）を含んでもよい。複数のＦＥＴにおける各ＦＥＴは、複数のＰＭＯＳトランジスタ５３０、５３２におけるＰＭＯＳトランジスタと直列に電気接続され、かつ複数のＦＥＴにおける各ＦＥＴは、テスト回路に、またはＦＥＴをオンにしかつオフにするための制御信号を供給する、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されるゲート端子を有する。
あるいは、図５Ｃ－５Ｄに示すように、第１のＰＭＯＳトランジスタ５２０のソース端子は、第１のＰＭＯＳトランジスタ５２０により供給される電流量の変動を低減するために、抵抗器５５０によって電源、電圧源、ドライバ回路または他のデバイスに電気接続される。さらに、図５Ｃ－５Ｄに示すように、複数のＰＭＯＳトランジスタ５３０、５３２におけるＰＭＯＳトランジスタのソース端子は、複数のＰＭＯＳトランジスタ５３０、５３２におけるＰＭＯＳトランジスタにより供給される電流量の変動を低減するために、複数の抵抗器５５２、５５４における抵抗器によって電源、電圧源、ドライバ回路または他のデバイスに電気接続される。
再び図５Ａを参照すると、複数のセンスデバイス５６０、５６２におけるセンスデバイスの第１の入力端子は、抵抗変化素子アレイ５００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、かつ複数のセンスデバイス５６０、５６２におけるセンスデバイスの第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数のセンスデバイス５６０、５６２におけるセンスデバイスの出力端子は、バス、バッファ、レベルシフト回路、テスト回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
あるいは、図５Ｂおよび５Ｄに示すように、抵抗変化素子アレイ５００には、小信号を増加するための複数の増幅器５７０、５７２が電気接続され、かつ複数のセンスデバイス５６０、５６２は、これらの複数の増幅器５７０、５７２に電気接続される。複数の増幅器５７０、５７２における各増幅器は、第１の入力端子と、第２の入力端子と、出力端子とを有する。複数の増幅器５７０、５７２における増幅器の第１の入力端子は、抵抗変化素子アレイ５００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、複数の増幅器５７０、５７２における増幅器の第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数の増幅器５７０、５７２における増幅器の出力端子は、複数のセンスデバイス５６０、５６２におけるセンスデバイスの第１の入力端子に電気接続される。複数の増幅器５７０、５７２における各増幅器が、追加的に他の端子を有し得ることは、留意される。同じく図５Ｂおよび５Ｄに示すように、複数のセンスデバイス５６０、５６２におけるセンスデバイスの第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよ
く、かつ複数のセンスデバイス５６０、５６２におけるセンスデバイスの出力端子は、バス、バッファ、レベルシフト回路、テスト回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
次に、図５Ｅを参照すると、ある電流量を取り込むために、抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子に抵抗参照素子の抵抗に基づく抵抗を用いてアクセスするための例示的なアーキテクチャが簡略図で示されている。この例示的なアーキテクチャは、抵抗参照素子の抵抗を用いて生成される低抵抗Ｒｌｏｗ、抵抗参照素子の抵抗を用いて生成される中間抵抗Ｒｉｎｔｅｒ、および抵抗参照素子の抵抗を用いて生成される高抵抗Ｒｈｉｇｈから選択するように動作可能であって、後述するように、ＳＥＴＶＥＲＩＦＹオペレーションでは低抵抗Ｒｌｏｗが選択され、ＲＥＡＤオペレーションでは中間抵抗Ｒｉｎｔｅｒが選択され、かつＲＥＳＥＴＶＥＲＩＦＹオペレーションでは高抵抗Ｒｈｉｇｈが選択される。さらに、この例示的なアーキテクチャは、例示的なアーキテクチャに異なる抵抗を有する追加の抵抗参照素子を包含することによって、追加の抵抗から選択することもできる。この例示的なアーキテクチャは、図５Ｅに示すように、抵抗変化素子アレイ５００と、調整可能な電流量を取り込むための回路５０３と、複数のセンスデバイス５６１、５６３とを含む。しかしながら、この例示的なアーキテクチャは、図５Ｅに限定されるものではなく、例示的なアーキテクチャは、抵抗器、増幅器およびインバータ等の図５Ｅに示されていない追加のコンポーネントを含んでもよく、また、センス増幅器等の図５Ｅに示すコンポーネントを省いてもよい。さらに、例示的なアーキテクチャは、図５Ｆ－５Ｉに限定されるものではなく、例示的なアーキテクチャは、図５Ｆ－５Ｉに示されていない追加のコンポーネントを含んでもよく、また、図５Ｆ－５Ｉに示すコンポーネントを省いてもよい。抵抗変化素子アレイ５００の構造については先に論じており、よって、抵抗変化素子アレイ５００の構造については後述しない。
抵抗変化素子アレイ５００は、調整可能な電流量を取り込むための回路５０３、および複数のセンスデバイス５６１、５６３に電気接続される。調整可能な電流量を取り込むための回路５０３は、差動増幅器５１１と、第１のＮＭＯＳトランジスタ５２１とも称される第１のｎチャネル金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）５２１と、第１の複数のＮＭＯＳトランジスタ５３１、５３３とも称される第１の複数のｎチャネルＭＯＳＦＥＴ５３１、５３３と、第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７とも称される第２の複数のｎチャネルＭＯＳＦＥＴ５４１、５４３、５４５、５４７とを含む。差動増幅器５１１は、非反転入力端子と、反転入力端子と、出力端子とを有する。第１のＮＭＯＳトランジスタ５２１は、ソース端子と、ドレイン端子と、ゲート端子とを有する。第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタは、ソース端子と、ドレイン端子と、ゲート端子とを有する。第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７における各ＮＭＯＳトランジスタは、ソース端子と、ドレイン端子と、ゲート端子とを有する。複数のセンスデバイス５６１、５６３における各センスデバイスは、第１の入力端子と、第２の入力端子と、出力端子とを有する。なお、差動増幅器５１１、第１のＮＭＯＳトランジスタ５２１、第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタ、第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７における各ＮＭＯＳトランジスタ、および複数のセンスデバイス５６１、５６３における各センスデバイスが、追加的に他の端子を有し得ることは、留意される。
差動増幅器５１１は、出力電圧を２つの入力電圧の差に基づいて生成する、オペアンプ等の増幅器であってもよい。センスデバイス５６１、５６３は、データ値または論理値に対応する出力電圧を少なくとも１つの入力電圧に基づいて生成する、センス増幅器、差動増幅器およびアナログ－デジタル変換器等のコンポーネントであってもよい。先に論じたように、センスデバイス５６１、５６３は、これらのセンスデバイスが正極出力端子およ
び負極出力端子を有する完全差動センスアンプである場合等に、さらに他の端子を有し得ることは、留意される。さらに、調整可能な電流量を取り込むための回路５０３は、第１のＮＭＯＳトランジスタ５２１、第１の複数のＮＭＯＳトランジスタ５３１、５３３および第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７の代わりに、カーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）、ＳｉＧＥＦＥＴ、完全空乏型シリコン－オン－インシュレータＦＥＴ、またはＦｉｎＦＥＴ等のマルチゲート電界効果トランジスタ等の他のタイプの電界効果トランジスタを含んでもよい。半導体基板を必要としない電界効果トランジスタがナノチューブベースの抵抗変化素子と共に使用される場合には、チップを完全に絶縁材料上へ製造できるようになり、さらには、電界効果トランジスタを積層して、調整可能な電流量を取り込むための回路５０３により消費されるチップ面積量を減らすことができるようになる。
差動増幅器５１１の反転入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびフィールド・プログラマブル・ゲート・アレイ（ＦＧＰＡ）等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、差動増幅器５１１の非反転入力端子は、第１のＮＭＯＳトランジスタ５２１のドレイン端子と、第１の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７における、フィードバックループを形成する各ＮＭＯＳトランジスタのソース端子とに電気接続され、かつ差動増幅器５１１出力端子は、第１のＮＭＯＳトランジスタ５２１のゲート端子と、第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタのゲート端子とに電気接続される。第１のＮＭＯＳトランジスタ５２１のソース端子は、０ボルトまたは接地に電気接続され、第１のＮＭＯＳトランジスタ５２１のドレイン端子は、第１の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７における各ＮＭＯＳトランジスタのソース端子と、差動増幅器５１１の非反転入力端子とに電気接続され、かつ第１のＮＭＯＳトランジスタ５２１のゲート端子は、差動増幅器５１１の出力端子に電気接続される。第１の複数のＮＭＯＳトランジスタ５３１、５３３におけるＮＭＯＳトランジスタのソース端子は、０ボルトまたは接地に電気接続され、複数のＮＭＯＳトランジスタ５３１、５３３におけるＮＭＯＳトランジスタのドレイン端子は、抵抗変化素子アレイ５００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、かつ第１の複数のＮＭＯＳトランジスタ５３１、５３３におけるＮＭＯＳトランジスタのゲート端子は、差動増幅器５１１の出力端子に電気接続される。第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７におけるＮＭＯＳトランジスタのドレイン端子は、抵抗変化素子アレイ５００のビットラインＢＬ（Ｌ０）－ＢＬ（Ｈ１）に電気接続され、第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７におけるＮＭＯＳトランジスタのソース端子は、第１のＰＭＯＳトランジスタ５２１のドレイン端子と、差動増幅器５１１の非反転入力端子とに電気接続され、かつ第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７におけるＮＭＯＳトランジスタのゲート端子は、テスト回路に、または、ＮＭＯＳトランジスタをオンにしかつオフにするための制御信号Ｓ１１－Ｓ１４を供給する、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
あるいは、調整可能な電流量を取り込むための回路５０３は、さらに、ビットラインＢＬ（０）－ＢＬ（ｘ）への電流の流れを制御するための、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、カーボンナノチューブ電界効果トランジスタ（ＣＮＴＦＥＴ）、ＳｉＧＥＦＥＴ、完全空乏型シリコン－オン－インシュレータＦＥＴ、またはＦｉｎＦＥＴ等のマルチゲート電界効果トランジスタ等の複数の電界効果（ＦＥＴ）を含んでもよい。複数のＦＥＴにおける各ＦＥＴは、第１の複数のＮＭＯＳトランジスタ５３０、５３１におけるＮＭＯＳトランジスタと直列に電気接続され、かつ複数のＦＥＴにおける各ＦＥＴは、テスト回路に、またはＦＥＴをオンにしかつオフにするための制御信号を供給する、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御
回路に電気接続されるゲート端子を有する。
あるいは、図５Ｇ－５Ｈに示すように、第１のＮＭＯＳトランジスタ５２１のソース端子は、第１のＮＯＳトランジスタ５２１により供給される電流量の変動を低減するために、抵抗器５５１によって０ボルトまたは接地に電気接続される。さらに、図５Ｇ－５Ｈに示すように、第１の複数のＮＭＯＳトランジスタ５３１、５３３におけるＮＭＯＳトランジスタのソース端子は、第１の複数のＮＭＯＳトランジスタ５３１、５３３におけるＮＭＯＳトランジスタにより供給される電流量の変動を低減するために、複数の抵抗器５５３、５５５における抵抗器によって０ボルトまたは接地に電気接続される。
再び図５Ｅを参照すると、複数のセンスデバイス５６１、５６３におけるセンスデバイスの第１の入力端子は、抵抗変化素子アレイ５００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、かつ複数のセンスデバイス５６１、５６３におけるセンスデバイスの第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数のセンスデバイス５６１、５６３におけるセンスデバイスの出力端子は、バス、バッファ、レベルシフト回路、テスト回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
あるいは、図５Ｆおよび５Ｈに示すように、抵抗変化素子アレイ５００には、小信号を増加するための複数の増幅器５７１、５７３が電気接続され、かつ複数のセンスデバイス５６１、５６３は、これらの複数の増幅器５７１、５７３に電気接続される。複数の増幅器５７１、５７３における各増幅器は、第１の入力端子と、第２の入力端子と、出力端子とを有する。複数の増幅器５７１、５７３における増幅器の第１の入力端子は、抵抗変化素子アレイ５００のビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、複数の増幅器５７１、５７３における増幅器の第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数の増幅器５７１、５７３における増幅器の出力端子は、複数のセンスデバイス５６１、５６３におけるセンスデバイスの第１の入力端子に電気接続される。複数の増幅器５７１、５７３における各増幅器が、追加的に他の端子を有し得ることは、留意される。同じく図５Ｆおよび５Ｈに示すように、複数のセンスデバイス５６１、５６３におけるセンスデバイスの第２の入力端子は、電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または所望される電圧を供給できる他のデバイスに電気接続されてもよく、かつ複数のセンスデバイス５６１、５６３におけるセンスデバイスの出力端子は、バス、バッファ、レベルシフト回路、テスト回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続されてもよい。
あるいは、図５Ｉに示すように、複数のセンス増幅器５６１、５６３には、複数のインバータ５８１、５８３が電気接続される。複数のインバータ５８１、５８３における各インバータは、入力端子と、出力端子とを有する。複数のインバータ５８１、５８３におけるインバータの入力端子は、複数のセンス増幅器５６１、５６３におけるセンス増幅器の出力端子に電気接続され、かつ複数のインバータ５８１、５８３におけるインバータの出力端子は、バス、バッファ、レベルシフト回路、テスト回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路に電気接続される。複数のインバータ５８１、５８３における各インバータが、追加的に他の端子を有し得ることは、留意される。
ＲＥＡＤオペレーション、ＳＥＴＶＥＲＩＦＹオペレーションおよびＲＥＳＥＴＶＥＲＩＦＹオペレーションを介して抵抗変化素子にアクセスする電流の量を取り出すために、抵抗参照素子の抵抗に基づく抵抗を用いて抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための例示的なアーキテクチャについて、以下、まずはＲＥＡＤオペレーションから詳細に説明する。以下、図５Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＡＤオペレーションについて詳述するが、図５Ａの例示的なアーキテクチャにおける各セルのＲＥＡＤオペレーションは、ＣＥＬＬ００のＲＥＡＤオペレーションと同様の方法で実行されることが可能である。図６Ａは、図５Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＡＤオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図６Ａは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ５００の縮小版を示している。以下で詳述するＣＥＬＬ００のＲＥＡＤオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をビットラインＢＬ（０）からワードラインＷＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ビットラインからワードラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＲＥＡＤオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＡＤオペレーションで、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図６Ａは、同時に実行されるＣＥＬＬ００のＲＥＡＤオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＡＤオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ５００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）および読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、０ボルトまたは接地へ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、０ボルト未満の電圧レベルおよび０ボルトより大きい電圧レベル等の他の電圧レベルを選択できることは、留意される。また、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。さらに、システム電圧Ｖｄｄが回路設計者により選択される設計変数であることも、留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＰＭＯＳトランジスタ５２０をオンにし、ＮＭＯＳトランジスタ５４０、５４２の一方をオンにし、かつＮＭＯＳトランジスタ５４４、５４６の一方をオンにして、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗Ｒｉｎｔｅｒを選択することにより実行される。あるいは、第１のＰＭＯＳトランジスタ５２０が既にオンである場合、ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ５４０、５４２の一方をオンにし、かつＮＭＯＳトランジスタ５４４、５４６の一方をオンにして、Ｃ
ＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗Ｒｉｎｔｅｒを選択することにより実行される。図６Ａは、第１のＰＭＯＳトランジスタ５２０、ＮＭＯＳトランジスタ５４０およびＮＭＯＳトランジスタ５４４がオンにされる状態を示しているが、中間抵抗Ｒｉｎｔｅｒは、第１のＰＭＯＳトランジスタ５２０、ＮＭＯＳトランジスタ５４２およびＮＭＯＳトランジスタ５４６をオンにすることによっても選択されることが可能である。第１のＰＭＯＳトランジスタ５２０、ＮＭＯＳトランジスタ５４０およびＮＭＯＳトランジスタ５４４がオンにされると、調整可能な電流量を取り出すための回路５０２は、中間抵抗Ｒｉｎｔｅｒを有する抵抗参照素子、フィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子および先に論じたように０ボルトまたは接地電圧であるワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子を介して流れる電流量Ｉｉｎｔｅｒを供給するように設定される。中間抵抗Ｒｉｎｔｅｒは、次式、Ｒｉｎｔｅｒ＝（ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量との比率の逆数）（（ＲＲＬ００ｘＲＲＨ００）／（ＲＲＬ００＋ＲＲＨ００））によって決定されることが可能であり、ここで、ＲＲＬ００は、低抵抗参照素子ＲＬ００の抵抗であり、かつＲＲＨ００は、高抵抗参照素子ＲＨ００の抵抗である。例えば、低抵抗参照素子の抵抗ＲＲＬ００＝３ＭΩ、高抵抗参照素子の抵抗ＲＲＨ００＝８ＭΩ、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉとの比率の逆数が２である場合、Ｒｉｎｔｅｒ＝（２）（（３ＭΩｘ８ＭΩ）／（３ＭΩ＋８ＭΩ））＝４８／１１ＭΩ（すなわち、約４.３６ＭΩ）になる。
第１のＰＭＯＳトランジスタ５２０は、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ５２０のしきい値電圧ＶＴより小さくなるとオンになる。第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧は、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＰＭＯＳトランジスタ５２０のゲート電圧ＶＧは、第１のＰＭＯＳトランジスタ５２０のゲート端子が差動増幅器５１０の出力端子に電気接続されていることから、差動増幅器５１０の出力電圧Ｖｏｕｔとなる。第１のＰＭＯＳトランジスタ５２０のソース電圧ＶＳは、第１のＰＭＯＳトランジスタ５２０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。
差動増幅器５１０の出力電圧Ｖｏｕｔは、差動増幅器５１０の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器５１０は、利得１を有するが、差動増幅器５１０が有する利得は、１に限定されない。差動増幅器５１０の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器５１０の利得について、１より大きい差動増幅器５１０の利得、および１より少ない差動増幅器５１０の利得等の他の値を選択してもよい。差動増幅器５１０の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＰＭＯＳトランジスタ５２０のドレイン端子と、複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６における各ＮＭＯＳトランジスタのドレイン端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器５１０の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器５１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、非反転入力の電圧は、読
取り電圧Ｖｒｅａｄである。
差動増幅器５１０の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ５２０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、第１のＰＭＯＳトランジスタ５２０は、オンになる。
ＮＭＯＳトランジスタ５４０、５４２の一方は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ７またはＳ８によってオンにされ、かつＮＭＯＳトランジスタ５４０、５４２の他方は、テスト回路または制御回路により供給される制御信号Ｓ７またはＳ８によってオフにされる。ＮＭＯＳトランジスタ５４４、５４６の一方は、テスト回路または制御回路により供給される制御信号Ｓ９またはＳ１０によってオンにされ、かつＮＭＯＳトランジスタ５４４、５４６の他方は、テスト回路または制御回路により供給される制御信号Ｓ９またはＳ１０によってオフにされる。図６Ａは、ＮＭＯＳトランジスタ５４０および５４４が制御信号Ｓ７およびＳ９によってオンにされ、かつＮＭＯＳトランジスタ５４２および５４６が制御信号Ｓ８およびＳ１０によってオフにされている状態を示している。テスト回路または制御回路は、ＮＭＯＳトランジスタ５４０のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４０のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ７と、ＮＭＯＳトランジスタ５４２のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４２のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ８と、ＮＭＯＳトランジスタ５４４のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４４のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ９と、ＮＭＯＳトランジスタ５４６のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４６のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ１０とを供給する。
第１のＰＭＯＳトランジスタ５２０、ＮＭＯＳトランジスタ５４０およびＮＭＯＳトランジスタ５４４がオンになると、中間電流Ｉ５２０ｉが第１のＰＭＯＳトランジスタ５２０を介して流れ、電流Ｉ５４０がＮＭＯＳトランジスタ５４０を介してビットラインＢＬ（Ｌ０）に流れ込み、電流Ｉ５４４がＮＭＯＳトランジスタ５４４を介してビットラインＢＬ（Ｈ０）に流れ込み、電流ＩＲＬ００ｂ２がビットラインＢＬ（Ｌ０）から低抵抗参照素子ＲＬ００を介して流れ、電流ＩＲＨ００ｂ２がビットラインＢＬ（Ｈ０）から高抵抗参照素子ＲＨ００を介して流れ、ビットラインＢＬ（Ｌ０）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動され、かつビットラインＢＬ（Ｈ０）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図６Ａは、第１のＰＭＯＳトランジスタ５２０を介して流れる中間電流Ｉ５２０ｉと、ＮＭＯＳトランジスタ５４０を介して流れる電流Ｉ５４０と、ＮＭＯＳトランジスタ５４４を介して流れる電流Ｉ５４４と、低抵抗参照素子ＲＬ００を介して流れる電流ＩＲＬ００ｂ２と、高抵抗参照素子ＲＨ００を介して流れるＩＲＨ００ｂ２とを示している。電流ＩＲＬ００ｂ２は、低抵抗参照素子ＲＬ００の第１の端子がビットラインＢＬ（Ｌ０）上の電圧ＶＢＬ（Ｌ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先
に論じたように接地または０ボルトであることから、低抵抗参照素子ＲＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｌ０）に電気接続される他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙを介して流れない。電流ＩＲＨ００ｂ２は、高抵抗参照素子ＲＨ００の第１の端子がビットラインＢＬ（Ｈ０）上の電圧ＶＢＬ（Ｈ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたように接地または０ボルトであることから、高抵抗参照素子ＲＨ００を介して流れる。一方で、漏れ電流を無視すれば、他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｈ０）に電気接続される他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＬ００ｂ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＬ００ｂ２＝ＶＢＬ（Ｌ０）／ＲＲＬ００と概算することができ、ここで、ＶＢＬ（Ｌ０）は、ビットラインＢＬ（Ｌ０）上の電圧であり、ＲＲＬ００は、低抵抗参照素子ＲＬ００の抵抗である。例えば、電圧ＶＢＬ（Ｌ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ００が３ＭΩの抵抗を有する場合、電流ＩＲＬ００ｂ２の量は、オームの法則を用いて、ＩＲＬ００ｂ２＝１Ｖ／３ＭΩ＝１／３μＡと概算されてもよい。ビットラインＢＬ（Ｌ０）に流れ込む電流の量は、ビットラインＢＬ（Ｌ０）から流れる電流の量に略等しいことから、電流ＩＲＬ００ｂ２の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ５４０によりビットラインＢＬ（Ｌ０）へ供給される電流Ｉ５４０の量に略等しい。電流ＩＲＨ００ｂ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＨ００ｂ２＝ＶＢＬ（Ｈ０）／ＲＲＨ００と概算することができ、ここで、ＶＢＬ（Ｈ０）は、ビットラインＢＬ（Ｈ０）上の電圧であり、ＲＲＨ００は、高抵抗参照素子ＲＨ００の抵抗である。例えば、電圧ＶＢＬ（Ｈ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ００が８ＭΩの抵抗を有する場合、電流ＩＲＨ００ｂ２の量は、オームの法則を用いて、ＩＲＨ００ｂ２＝１Ｖ／８ＭΩ＝１／８μＡと概算されてもよい。ビットラインＢＬ（Ｈ０）に流れ込む電流の量は、ビットラインＢＬ（Ｈ０）から流れる電流の量に略等しいことから、電流ＩＲＨ００ｂ２の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ５４４によりビットラインＢＬ（Ｈ０）へ供給される電流Ｉ５４４の量に略等しい。電流Ｉ５４０の量と電流Ｉ５４４の量との合計は、第１のＰＭＯＳトランジスタ５２０が複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６と直列に電気接続されていることから、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量に略等しい。したがって、電流ＩＲＬ００ｂ２の量と電流ＩＲＨ００ｂ２の量との合計は、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量に略等しい。電流ＩＲＬ００ｂ２の量が１／３マイクロアンペアであり、かつ電流ＩＲＨ００ｂ２の量が１／８マイクロアンペアである上述の例を参照すると、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量は、１１／２４マイクロアンペアである。なお、漏れ電流が電流ＩＲＬ００ｂ２と電流ＩＲＨ００ｂ２との合計を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＡＤオペレーションを妨げないことは、留意される。
なお、ＮＭＯＳトランジスタ５４０ではなくＮＭＯＳトランジスタ５４２がオンにされ
ると、電流Ｉ５４２がＮＭＯＳトランジスタ５４２を介してビットラインＢＬ（Ｌ１）に流れ込み、電流ＩＲＬ１０ｂ２がビットラインＢＬ（Ｌ１）から低抵抗参照素子ＲＬ１０を介して流れ、かつビットラインＢＬ（Ｌ１）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動されることは、留意される。電流ＩＲＬ１０ｂ２は、低抵抗参照素子ＲＬ１０の第１の端子がビットラインＢＬ（Ｌ１）上の電圧ＶＢＬ（Ｌ１）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ１０の第２の端子が電圧ＶＷＬ（０）にあって、これが、先に論じたように接地または０ボルトであることから、低抵抗参照素子ＲＬ１０を介して流れる。一方で、漏れ電流を無視すれば、他の低抵抗参照素子ＲＬ１１－ＲＬ１ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の低抵抗参照素子ＲＬ１１－ＲＬ１ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｌ１）に電気接続される他の低抵抗参照素子ＲＬ１１－ＲＬ１ｙを介して流れない。さらに、ＮＭＯＳトランジスタ５４２をオンにするための制御信号Ｓ８の電圧レベルは、ＮＭＯＳトランジスタ５４０をオンにするための制御信号Ｓ７の電圧レベルに略等しく、かつＮＭＯＳトランジスタ５４０、５４２は、略同じ特徴を有することから、ＮＭＯＳトランジスタ５４２を介して流れる電流Ｉ５４２は、先に論じた電流Ｉ５４０に略等しいことも留意される。さらには、低抵抗参照素子ＲＬ００、ＲＬ１０が略同じ抵抗を有することから、低抵抗参照素子ＲＬ１０を介して流れる電流ＩＲＬ１０ｂ２は、先に論じた電流ＩＲＬ００ｂ２に略等しいことも留意される。
なお、ＮＭＯＳトランジスタ５４４ではなくＮＭＯＳトランジスタ５４６がオンにされると、電流Ｉ５４６がＮＭＯＳトランジスタ５４６を介してビットラインＢＬ（Ｈ１）に流れ込み、電流ＩＲＨ１０ｂ２がビットラインＢＬ（Ｈ１）から高抵抗参照素子ＲＨ１０を介して流れ、かつビットラインＢＬ（Ｈ１）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動されることは、留意される。電流ＩＲＨ１０ｂ２は、高抵抗参照素子ＲＨ１０の第１の端子がビットラインＢＬ（Ｈ１）上の電圧ＶＢＬ（Ｈ１）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ１０の第２の端子が電圧ＶＷＬ（０）にあって、これが、先に論じたように接地または０ボルトであることから、高抵抗参照素子ＲＨ１０を介して流れる。一方で、漏れ電流を無視すれば、他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｈ１）に電気接続される他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙを介して流れない。さらに、ＮＭＯＳトランジスタ５４６をオンにするための制御信号Ｓ１０の電圧レベルは、ＮＭＯＳトランジスタ５４４をオンにするための制御信号Ｓ９の電圧レベルに略等しく、かつＮＭＯＳトランジスタ５４４、５４６は、略同じ特徴を有することから、ＮＭＯＳトランジスタ５４６を介して流れる電流Ｉ５４６は、先に論じた電流Ｉ５４４に略等しいことも留意される。さらには、高抵抗参照素子ＲＨ００、ＲＨ１０が略同じ抵抗を有することから、高抵抗参照素子ＲＨ１０を介して流れる電流ＩＲＨ１０ｂ２は、先に論じた電流ＩＲＨ００ｂ２に略等しいことも留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ５３０により、概して電流量Ｉｉｎｔｅｒに対応する電流Ｉ５３０ｉを供給することによって実行される。あるいは、調整可能な電流量を取り出すための回路５０２が、先に論じたように、複数のＰＭＯＳトランジスタ５３０、５３２と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ５３０と直列に電気接続される
ＦＥＴをオンにして、ＰＭＯＳトランジスタ５３０が概して電流量Ｉｉｎｔｅｒに対応する電流Ｉ５３０ｉを供給することによって実行される。先に論じたように、電流量Ｉｉｎｔｅｒは、中間抵抗Ｒｉｎｔｅｒを有する抵抗参照素子、フィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子および先に論じたように０ボルトまたは接地電圧であるワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子を介して流れる電流の量である。電流量Ｉｉｎｔｅｒは、オームの法則を用いて、Ｉｉｎｔｅｒ＝（Ｖｆｅｅｄｂａｃｋ－ＶＷＬ（０））／Ｒｉｎｔｅｒとして決定されることが可能であり、ここで、Ｖｆｅｅｄｂａｃｋは、フィードバック電圧であり、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、Ｒｉｎｔｅｒは、中間抵抗である。たとえば、Ｖｆｅｅｄｂａｃｋ＝１Ｖ、ＶＷＬ（０）＝０Ｖ、Ｒｉｎｔｅｒ＝４８／１１ＭΩである場合、Ｉｉｎｔｅｒ＝（１Ｖ－０Ｖ）／（４８／１１ＭΩ）＝１１／４８μＡである。
ＰＭＯＳトランジスタ５３０は、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ５３０のしきい値電圧ＶＴより小さくなるとオンになる。ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＰＭＯＳトランジスタ５３０のゲート電圧ＶＧは、ＰＭＯＳトランジスタ５３０のゲート端子が差動増幅器５１０の出力端子に電気接続されていることから、差動増幅器５１０の出力電圧Ｖｏｕｔとなる。ＰＭＯＳトランジスタ５３０のソース電圧ＶＳは、ＰＭＯＳトランジスタ５３０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。さらに、ＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０のゲート電圧は、差動増幅器５１０の出力電圧Ｖｏｕｔであり、かつＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０のソース電圧は、システム電圧Ｖｄｄであることから、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳに略等しい。
先に論じたように、差動増幅器５１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ５３０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、ＰＭＯＳトランジスタ５３０は、オンになる。
ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量は、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量に比例する。ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量との比率を、ＰＭＯＳトランジスタ５３０の特徴および第１のＰＭＯＳトランジスタ５２０の特徴を選択することによって選択してもよい。ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量との比率は、第１のＰＭＯＳトランジスタ５２０の幅対長さ比
の約０．５倍であるＰＭＯＳトランジスタ５３０の幅対長さ比を選択することにより、０．５として選択される。しかしながら、この比率は、０．５に限定されるものではなく、よって回路設計者は、０．５より大きい比率および０．５より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０の他の特徴を選択してもよい。例えば、回路設計者は、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタの他のサイズ、ＰＭＯＳトランジスタの配置およびＰＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＰＭＯＳトランジスタ５２０および複数のＰＭＯＳトランジスタ５３０、５３２の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量との比率が、ＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０の幅対長さ比に基づいて選択される場合、電流Ｉ５３０ｉの量は、次式、Ｉ５３０ｉ＝（ＩＲＬ００ｂ２＋ＩＲＨ００ｂ２）（（ＰＭＯＳ５３０のチャネル幅／ＰＭＯＳ５３０のチャネル長さ）／（ＰＭＯＳ５２０のチャネル幅／ＰＭＯＳ５２０のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＬ００ｂ２は、低抵抗参照素子ＲＬ００を介して流れる電流の量であり、かつＩＲＨ００ｂ２は、高抵抗参照素子ＲＨ００を介して流れる電流の量である。例えば、電流ＩＲＬ００ｂ２が１／３マイクロアンペアであり、電流ＩＲＨ００ｂ２が１／８マイクロアンペアであり、かつＰＭＯＳトランジスタ５３０の幅対長さ比が第１のＰＭＯＳトランジスタ５２０の幅対長さ比の０．５倍である場合、電流Ｉ５３０ｉ＝（１／３μＡ＋１／８μＡ）（０．５）＝１１／４８μＡである。
なお、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量が、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量との比率の逆数に整合する数のＮＭＯＳトランジスタを同時にオンにすることにより複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６を介して流れる電流の平均であり得ることは、留意される。例えば、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量との比率が０．５である場合、比率の逆数は、２であり、よって電流Ｉ５３０ｉの量は、ＮＭＯＳトランジスタのうちの２つを同時にオンにすることにより複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６を介して流れる電流の平均であり得る。例えば、ＮＭＯＳトランジスタ５４０、５４４が同時にオンにされてＮＭＯＳトランジスタ５４２、５４６がオフにされ、電流Ｉ５４０＝１／３マイクロアンペア、電流Ｉ５４４＝１／８マイクロアンペア、かつＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量と第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉとの比率が０．５である場合、電流Ｉ５３０ｉは、Ｉ５３０ｉ＝（Ｉ５４０＋Ｉ５４４）／２＝（１／３μＡ＋１／８μＡ）／２＝１１／４８μＡである。
ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉは、ビットラインＢＬ（０）に流れ込み、かつ電流ＩＣＥＬＬ００ｉｂ２は、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる。図６Ａは、ＰＭＯＳトランジスタ５３０を介して流れる電流Ｉ５３０ｉと、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｉｂ２とを示している。ＣＥ
ＬＬ００内の抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第２の端子は、先に論じたように接地または０ボルトであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあることから、電流ＩＣＥＬＬ００ｉｂ２は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｉｂ２の量は、漏れ電流を無視すれば、ＰＭＯＳトランジスタ５３０によりビットラインＢＬ（０）へ供給される電流Ｉ５３０ｉの量に略等しい。さらに、電流ＩＣＥＬＬ００ｉｂ２の量は、ＮＭＯＳトランジスタ５４０を介して流れる電流Ｉ５４０の量と、ＮＭＯＳトランジスタ５４４を介して流れる電流Ｉ５４４との平均に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｉｂ２の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＡＤオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、オームの法則を用いて、ＶＢＬ（０）＝ＩＣＥＬＬ００ｉｂ２ｘＲＣＥＬＬ００として概算されることが可能であり、ここで、電流ＩＣＥＬＬ００ｉｂ２は、ＣＥＬＬ００を介して流れる電流であり、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＩＲＬ００ｂ２＝１／３μＡ、ＩＲＨ００ｂ２＝１／８μＡ、ＩＣＥＬＬ００ｉｂ２＝１１／４８μＡ、かつＲＣＥＬＬ００＝４８／１１ＭΩである場合、電圧ＶＢＬ（０）＝１１／４８μＡｘ４８／１１ＭΩ＝１Ｖになる。例えば、ＩＲＬ００ｂ２＝１／３μＡ、ＩＲＨ００ｂ２＝１／８μＡ、ＩＣＥＬＬ００ｉｂ２＝１１／４８μＡ、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝１１／４８μＡｘ１ＭΩ＝１１／４８Ｖになる。例えば、ＩＲＬ００ｂ２＝１／３μＡ、ＩＲＨ００ｂ２＝１／８μＡ、ＩＣＥＬＬ００ｉｂ２＝１１／４８μＡ、かつＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝１１／４８μＡｘ１０ＭΩ＝１１０／４８Ｖになる。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ワードラインＷＬ（１）－ＷＬ（ｙ）からビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）からワードラインＷＬ（１）－ＷＬ（ｙ）へ流れ込む漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、電流ＩＣＥＬＬ００ｉｂ２の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。電流ＩＣＥＬＬ００ｉｂ２の量は、抵抗変化素子ＳＷ００の低抵抗状態および高抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、低抵抗状態と高抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、電流ＩＣＥＬＬ００ｉｂ２の量に中間抵抗Ｒｉｎｔｅｒを乗じたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗Ｒｉｎｔｅｒを指示する。例えば、ＩＣＥＬＬ００ｉｂ２＝１１／４８μＡ、Ｒｉｎｔｅｒ＝４８／１１ＭΩであれば、Ｖｒｅａｄ＝１１／４８μＡｘ４８／１１ＭΩ＝１Ｖになる。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、中間抵抗Ｒｉｎｔｅｒ以下であって（すなわち、ＲＣＥＬＬ００≦Ｒｉｎｔｅｒ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、中間抵抗Ｒｉｎｔｅｒより大きく（すなわち、ＲＣＥＬＬ００＞Ｒｉｎｔｅｒ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態であると決定される。
センスデバイス５６０は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス５６０は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス５６０は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が低抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が高抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｂ２＝１１／４８マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝１１／４８Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｂ２＝１１／４８マイクロアンペア、ＲＣＥＬＬ００＝４８／１１ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｂ２＝１１／４８マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝１１０／４８Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。なお、図５Ｂおよび５Ｄに示すように、複数のセンスデバイス５６
０、５６２が複数の増幅器５７０、５７２に電気接続されている場合、複数のセンスデバイス５６０、５６２は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することは、留意される。
あるいは、複数のセンスデバイス５６０、５６２は、図５Ａ－５Ｄに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、または、増幅された電圧を受け取るために複数の増幅器５７０、５７２に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＲＥＡＤオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器５７０、５７２に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り出すための回路５０２は、抵抗変化素子アレイ５００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＰＭＯＳトランジスタ５２０を介して流れる中間電流Ｉ５２０ｉの量を基礎とし、かつ中間電流Ｉ５２０ｉの量は、抵抗変化素子アレイ５００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ５００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗の変化および高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗の変化は、中間電流Ｉ５２０ｉの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器５１０の非反転入力に供給され、かつ先に論じたように、第１のＰＭＯＳトランジスタ５２０のゲート電圧ＶＧは、差動増幅器５１０の出力電圧Ｖｏｕｔであり、かつ第１のＰＭＯＳトランジスタ５２０のソース電圧ＶＳは、システム電圧Ｖｄｄである。第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ５２０を介して流れる中間電流Ｉ５２０ｉの量を調整し、かつ差動増幅器５１０は、中間電流Ｉ５２０ｉの量が、フィードバック電圧Ｖｆｅｅｄｂａｃｋを読取り電圧Ｖｒｅａｄに略等しくなるように調整するために、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量は、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量に比例する。したがって、抵抗変化素子アレイ５００の回路状態を補償するために、第１のＰＭＯＳトランジスタ５２０により供給される中間電流Ｉ５２０ｉの量を調整すると、抵抗変化素子アレイ５００の回路状態を補償するためにＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｉの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＡＤオペレーションは、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタがビットラインＢＬ（０）－ＢＬ（ｘ）へ同時に略同量の電流を供給することから、同時に実行されることが可能である。複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタは、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＲＥＡＤオペレーションのために略同量の電流を供給する。図６Ａは、ビットラインＢＬ（０）に電流Ｉ５３０ｉを供給するＰＭＯＳトランジスタ５３０と、ビットラインＢＬ（ｘ）に電流Ｉ５３２ｉを供給するＰＭＯＳトランジスタ５３２と、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｉｂ２と、ビットラインＢＬ（ｘ）からＣＥＬＬｘ０を介して流れる電流ＩＣＥＬＬｘ０ｉｂ２とを示している。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＡＤオペレーションは、先に論じたＣＥＬＬ００のＲＥＡＤオペレーションと同様に実行される。ワードライン上の各セルのＲＥＡＤオペレーションを同時に実行することは、高速データＲＥＡＤオペレーションまたはページモードＲＥＡＤオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
以下、図５Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションについて詳述するが、図５Ａの例示的なアーキテクチャにおける各セルのＳＥＴＶＥＲＩＦＹオペレーションは、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションと同様に実行されることが可能である。図６Ｂは、図５Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図６Ｂは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ５００の縮小版を示している。以下で詳述するＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をビットラインＢＬ（０）からワードラインＷＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ビットラインからワードラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＳＥＴＶＥＲＩＦＹオペレーションで、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図６Ｂは、同時に実行されるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＳＥＴＶＥＲＩＦＹオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ５００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）および読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、０ボルトまたは接地へ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、０ボルト未満の電圧レベルおよび０ボルトより大きい電圧レベル等の他の電圧レベルを選択できることは、留意される。また、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読
取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。さらに、システム電圧Ｖｄｄが回路設計者により選択される設計変数であることも、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＰＭＯＳトランジスタ５２０、ＮＭＯＳトランジスタ５４０およびＮＭＯＳトランジスタ５４２をオンにして、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗Ｒｌｏｗを選択することにより実行される。あるいは、第１のＰＭＯＳトランジスタ５２０が既にオンである場合、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ５４０およびＮＭＯＳトランジスタ５４２をオンにして、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗Ｒｌｏｗを選択することにより実行される。第１のＰＭＯＳトランジスタ５２０、ＮＭＯＳトランジスタ５４０およびＮＭＯＳトランジスタ５４２がオンにされると、調整可能な電流量を取り出すための回路５０２は、低抵抗Ｒｌｏｗを有する抵抗参照素子、フィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子および先に論じたように０ボルトまたは接地電圧であるワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子を介して流れる電流量Ｉｌｏｗを供給するように設定される。低抵抗Ｒｌｏｗは、次式、Ｒｌｏｗ＝（ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量との比率の逆数）（（ＲＲＬ００ｘＲＲＬ１０）／（ＲＲＬ００＋ＲＲＬ１０））によって決定されることが可能であり、ここで、ＲＲＬ００は、低抵抗参照素子ＲＬ００の抵抗であり、かつＲＲＬ１０は低抵抗参照素子ＲＬ１０の抵抗である。ここで、低抵抗参照素子ＲＬ００の抵抗と、低抵抗参照素子ＲＬ１０の抵抗とが略同じであれば、低抵抗参照素子ＲＬ００の抵抗、低抵抗参照素子ＲＬ１０の抵抗および低抵抗Ｒｌｏｗが略同じであることは、留意される。例えば、低抵抗参照素子の抵抗ＲＲＬ００＝３ＭΩ、低抵抗参照素子の抵抗ＲＲＬ１０＝３ＭΩ、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌとの比率の逆数が２である場合、Ｒｌｏｗ＝（２）（（３ＭΩｘ３ＭΩ）／（３ＭΩ＋３ＭΩ））＝３ＭΩになる。
第１のＰＭＯＳトランジスタ５２０は、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ５２０のしきい値電圧ＶＴより小さくなるとオンになる。第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧は、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＰＭＯＳトランジスタ５２０のゲート電圧ＶＧは、第１のＰＭＯＳトランジスタ５２０のゲート端子が差動増幅器５１０の出力端子に電気接続されていることから、差動増幅器５１０の出力電圧Ｖｏｕｔとなる。第１のＰＭＯＳトランジスタ５２０のソース電圧ＶＳは、第１のＰＭＯＳトランジスタ５２０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。
差動増幅器５１０の出力電圧Ｖｏｕｔは、差動増幅器５１０の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器５１０は、利得１を有するが、差動増幅器５１０が有する利得は、１に限定されない。差動増幅器５１０の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅
器５１０の利得について、１より大きい差動増幅器５１０の利得、および１より少ない差動増幅器５１０の利得等の他の値を選択してもよい。差動増幅器５１０の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＰＭＯＳトランジスタ５２０のドレイン端子と、複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６における各ＮＭＯＳトランジスタのドレイン端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器５１０の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器５１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器５１０の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ５２０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、第１のＰＭＯＳトランジスタ５２０は、オンになる。
ＮＭＯＳトランジスタ５４０、５４２は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ７－Ｓ８によってオンにされ、かつＮＭＯＳトランジスタ５４４、５４６は、テスト回路または制御回路により供給される制御信号Ｓ９－Ｓ１０によってオフにされる。テスト回路または制御回路は、ＮＭＯＳトランジスタ５４０のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４０のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ７と、ＮＭＯＳトランジスタ５４２のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４２のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ８と、ＮＭＯＳトランジスタ５４４のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４４のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ９と、ＮＭＯＳトランジスタ５４６のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４６のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ１０とを供給する。
第１のＰＭＯＳトランジスタ５２０、ＮＭＯＳトランジスタ５４０およびＮＭＯＳトランジスタ５４２がオンになると、大電流Ｉ５２０ｌが第１のＰＭＯＳトランジスタ５２０を介して流れ、電流Ｉ５４０がＮＭＯＳトランジスタ５４０を介してビットラインＢＬ（Ｌ０）に流れ込み、電流Ｉ５４２がＮＭＯＳトランジスタ５４２を介してビットラインＢＬ（Ｌ１）に流れ込み、電流ＩＲＬ００ｂ２がビットラインＢＬ（Ｌ０）から低抵抗参照素子ＲＬ００を介して流れ、電流ＩＲＬ１０ｂ２がビットラインＢＬ（Ｌ１）から低抵抗参照素子ＲＬ１０を介して流れ、ビットラインＢＬ（Ｌ０）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動され、かつビットラインＢＬ（Ｌ１）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図６Ｂは、第１のＰＭＯＳトランジスタ５２０を介して流れる大電流Ｉ５２０ｌと、ＮＭＯＳトランジスタ５４０を介して流れる電流
Ｉ５４０と、ＮＭＯＳトランジスタ５４２を介して流れる電流Ｉ５４２と、低抵抗参照素子ＲＬ００を介して流れる電流ＩＲＬ００ｂ２と、低抵抗参照素子ＲＬ１０を介して流れる電流ＩＲＬ１０ｂ２とを示している。電流ＩＲＬ００ｂ２は、低抵抗参照素子ＲＬ００の第１の端子がビットラインＢＬ（Ｌ０）上の電圧ＶＢＬ（Ｌ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたように接地または０ボルトであることから、低抵抗参照素子ＲＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｌ０）に電気接続される他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙを介して流れない。電流ＩＲＬ１０ｂ２は、低抵抗参照素子ＲＬ１０の第１の端子が電圧ＶＢＬ（Ｌ１）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ１０の第２の端子が電圧ＶＷＬ（０）にあって、これが、先に論じたように接地または０ボルトであることから、低抵抗参照素子ＲＬ１０を介して流れる。一方で、漏れ電流を無視すれば、他の低抵抗参照素子ＲＬ１１－ＲＬ１ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の低抵抗参照素子ＲＬ１１－ＲＬ１ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｌ１）に電気接続される他の低抵抗参照素子ＲＬ１１－ＲＨ１ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＬ００ｂ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＬ００ｂ２＝ＶＢＬ（Ｌ０）／ＲＲＬ００と概算することができ、ここで、ＶＢＬ（Ｌ０）は、ビットラインＢＬ（Ｌ０）上の電圧であり、ＲＲＬ００は、低抵抗参照素子ＲＬ００の抵抗である。例えば、ＶＢＬ（Ｌ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ００が３ＭΩの抵抗を有する場合、電流ＩＲＬ００ｂ２の量は、オームの法則を用いて、ＩＲＬ００ｂ２＝１Ｖ／３ＭΩ＝１／３μＡと概算されてもよい。ビットラインＢＬ（Ｌ０）に流れ込む電流の量は、ビットラインＢＬ（Ｌ０）から流れる電流の量に略等しいことから、電流ＩＲＬ００ｂ２の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ５４０によりビットラインＢＬ（Ｌ０）へ供給される電流Ｉ５４０の量に略等しい。電流ＩＲＬ１０ｂ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＬ１０ｂ２＝ＶＢＬ（Ｌ１）／ＲＲＬ１０と概算することができ、ここで、ＶＢＬ（Ｌ１）は、ビットラインＢＬ（Ｌ１）上の電圧であり、ＲＲＬ１０は、低抵抗参照素子ＲＬ１０の抵抗である。例えば、フィードバック電圧Ｖｆｅｅｄｂａｃｋが１ボルトであり、かつ低抵抗参照素子ＲＬ１０が３ＭΩの抵抗を有する場合、電流ＩＲＬ１０ｂ２の量は、オームの法則を用いて、ＩＲＬ１０ｂ２＝１Ｖ／３ＭΩ＝１／３μＡと概算されてもよい。ビットラインＢＬ（Ｌ１）に流れ込む電流の量は、ビットラインＢＬ（Ｌ１）から流れる電流の量に略等しいことから、電流ＩＲＬ１０ｂ２の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ５４２によりビットラインＢＬ（Ｌ１）へ供給される電流Ｉ５４２の量に略等しい。電流Ｉ５４０の量と電流Ｉ５４２の量との合計は、第１のＰＭＯＳトランジスタ５２０が複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６と直列に電気接続されていることから、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量に略等しい。したがって、電流ＩＲＬ００ｂ２の量と電流ＩＲＬ１０ｂ２の量との合計は、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量に略等しい。電流ＩＲＬ００ｂ２の量が１／３マイクロアンペアであり、かつ電流ＩＲＬ１０ｂ２の量が１／３マイクロアンペアである上述の例を参照すると、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量は、２／
３マイクロアンペアである。なお、漏れ電流が電流ＩＲＬ００ｂ２と電流ＩＲＬ１０ｂ２との合計を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ５３０により、概して電流量Ｉｌｏｗに対応する電流Ｉ５３０ｌを供給することによって実行される。あるいは、調整可能な電流量を取り出すための回路５０２が、先に論じたように、複数のＰＭＯＳトランジスタ５３０、５３２と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ５３０と直列に電気接続されるＦＥＴをオンにして、ＰＭＯＳトランジスタ５３０が概して電流量Ｉｌｏｗに対応する電流Ｉ５３０ｌを供給することによって実行される。先に論じたように、電流量Ｉｌｏｗは、低抵抗Ｒｌｏｗを有する抵抗参照素子、フィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子および先に論じたように０ボルトであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子を介して流れる電流の量である。電流量Ｉｌｏｗは、オームの法則を用いて、Ｉｌｏｗ＝（Ｖｆｅｅｄｂａｃｋ－ＶＷＬ（０））／Ｒｌｏｗとして決定されることが可能であり、ここで、Ｖｆｅｅｄｂａｃｋは、フィードバック電圧であり、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、Ｒｌｏｗは、低抵抗である。例えば、Ｖｆｅｅｄｂａｃｋ＝１Ｖ、ＶＷＬ（０）＝０ボルト、かつＲｌｏｗ＝３ＭΩである場合、Ｉｌｏｗ＝（１Ｖ－０Ｖ）／３ＭΩ＝１／３μＡである。
ＰＭＯＳトランジスタ５３０は、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ５３０のしきい値電圧ＶＴより小さくなるとオンになる。ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＰＭＯＳトランジスタ５３０のゲート電圧ＶＧは、ＰＭＯＳトランジスタ５３０のゲート端子が差動増幅器５１０の出力端子に電気接続されていることから、差動増幅器５１０の出力電圧Ｖｏｕｔとなる。ＰＭＯＳトランジスタ５３０のソース電圧ＶＳは、ＰＭＯＳトランジスタ５３０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。さらに、ＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０のゲート電圧は、差動増幅器５１０の出力電圧Ｖｏｕｔであり、かつＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０のソース電圧は、システム電圧Ｖｄｄであることから、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳに略等しい。
先に論じたように、差動増幅器５１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＰＭＯＳトランジスタ５３０のゲ
ート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ５３０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、ＰＭＯＳトランジスタ５３０は、オンになる。
ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量は、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量に比例する。ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量との比率を、ＰＭＯＳトランジスタ５３０の特徴および第１のＰＭＯＳトランジスタ５２０の特徴を選択することによって選択してもよい。ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量との比率は、第１のＰＭＯＳトランジスタ５２０の幅対長さ比の約０．５倍であるＰＭＯＳトランジスタ５３０の幅対長さ比を選択することにより、０．５として選択される。しかしながら、この比率は、０．５に限定されるものではなく、よって回路設計者は、０．５より大きい比率および０．５より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０の他の特徴を選択してもよい。例えば、回路設計者は、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタの他のサイズ、ＰＭＯＳトランジスタの配置およびＰＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＰＭＯＳトランジスタ５２０および複数のＰＭＯＳトランジスタ５３０、５３２の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量との比率が、ＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０の幅対長さ比に基づいて選択される場合、電流Ｉ５３０ｌの量は、次式、Ｉ５３０ｌ＝（ＩＲＬ００ｂ２＋ＩＲＬ１０ｂ２）（（ＰＭＯＳ５３０のチャネル幅／ＰＭＯＳ５３０のチャネル長さ）／（ＰＭＯＳ５２０のチャネル幅／ＰＭＯＳ５２０のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＬ００ｂ２は、低抵抗参照素子ＲＬ００を介して流れる電流の量であり、かつＩＲＬ１０ｂ２は、低抵抗参照素子ＲＬ１０を介して流れる電流の量である。例えば、電流ＩＲＬ００ｂ２が１／３マイクロアンペアであり、電流ＩＲＬ１０ｂ２が１／３マイクロアンペアであり、かつＰＭＯＳトランジスタ５３０の幅対長さ比が第１のＰＭＯＳトランジスタ５２０の幅対長さ比の０．５倍である場合、電流Ｉ５３０ｌ＝（１／３μＡ＋１／３μＡ）（０．５）＝１／３μＡである。
なお、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量が、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量との比率の逆数に整合する数のＮＭＯＳトランジスタを同時にオンにすることにより複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６を介して流れる電流の平均であり得ることは、留意される。例えば、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量との比率が０．５である場合、比率の逆数は、２であり、よって電流Ｉ５３０ｌの量は、ＮＭＯＳトランジスタのうちの２つ
を同時にオンにすることにより複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６を介して流れる電流の平均であり得る。例えば、ＮＭＯＳトランジスタ５４０、５４２が同時にオンにされてＮＭＯＳトランジスタ５４４、５４６がオフにされ、電流Ｉ５４０＝１／３マイクロアンペア、電流Ｉ５４２＝１／３マイクロアンペア、かつＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量と第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌとの比率が０．５である場合、電流Ｉ５３０ｌは、Ｉ５３０ｌ＝（Ｉ５４０＋Ｉ５４２）／２＝（１／３μＡ＋１／３μＡ）／２＝１／３μＡである。
ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌは、ビットラインＢＬ（０）に流れ込み、かつ電流ＩＣＥＬＬ００ｌｂ２は、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる。図６Ｂは、ＰＭＯＳトランジスタ５３０を介して流れる電流Ｉ５３０ｌと、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｌｂ２とを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第２の端子は、先に論じたように接地または０ボルトであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあることから、電流ＩＣＥＬＬ００ｌｂ２は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｌｂ２の量は、漏れ電流を無視すれば、ＰＭＯＳトランジスタ５３０によりビットラインＢＬ（０）へ供給される電流Ｉ５３０ｌの量に略等しい。さらに、電流ＩＣＥＬＬ００ｌｂ２の量は、ＮＭＯＳトランジスタ５４０を介して流れる電流Ｉ５４０の量と、ＮＭＯＳトランジスタ５４２を介して流れる電流Ｉ５４２との平均に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｌｂ２の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、オームの法則を用いて、ＶＢＬ（０）＝ＩＣＥＬＬ００ｌｂ２ｘＲＣＥＬＬ００として概算されることが可能であり、ここで、電流ＩＣＥＬＬ００ｌｂ２は、ＣＥＬＬ００を介して流れる電流であり、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＩＲＬ００ｂ２＝１／３μＡ、ＩＲＬ１０ｂ２＝１／３μＡ、ＩＣＥＬＬ００ｌｂ２＝１／３μＡ、かつＲＣＥＬＬ００＝３ＭΩである場合、電圧ＶＢＬ（０）＝１／３μＡｘ３ＭΩ＝１Ｖになる。例えば、ＩＲＬ００ｂ２＝１／３μＡ、ＩＲＬ１０ｂ２＝１／３μＡ、ＩＣＥＬＬ００ｌｂ２＝１／３μＡ、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝１／３μＡｘ１ＭΩ＝１／３Ｖになる。例えば、ＩＲＬ００ｂ２＝１／３μＡ、ＩＲＬ１０ｂ２＝１／３μＡ、ＩＣＥＬＬ００ｌｂ２＝１／３μＡ、かつＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝１／３μＡｘ１０ＭΩ＝１０／３Ｖになる。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアッ
プすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ワードラインＷＬ（１）－ＷＬ（ｙ）からビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）からワードラインＷＬ（１）－ＷＬ（ｙ）へ流れ込む漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、電流ＩＣＥＬＬ００ｌｂ２の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。電流ＩＣＥＬＬ００ｌｂ２の量は、抵抗変化素子ＳＷ００の低抵抗状態および低抵抗状態以外の抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、低抵抗状態と低抵抗状態以外の抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、電流ＩＣＥＬＬ００ｌｂ２の量に低抵抗Ｒｌｏｗを乗じたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗Ｒｌｏｗを指示する。例えば、ＩＣＥＬＬ００ｌｂ２＝１／３μＡ、Ｒｌｏｗ＝３ＭΩであれば、Ｖｒｅａｄ＝（１／３μＡ）ｘ３ＭΩ＝１Ｖになる。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、低抵抗Ｒｌｏｗ以下であって（すなわち、ＲＣＥＬＬ００≦Ｒｌｏｗ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、低抵抗Ｒｌｏｗより大きく（すなわち、ＲＣＥＬＬ００＞Ｒｌｏｗ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態以外の抵抗状態であると決定される。
センスデバイス５６０は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス５６０は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス５６０は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が低抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０
）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が低抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｂ２＝１／３マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝１／３Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｂ２＝１／３マイクロアンペア、ＲＣＥＬＬ００＝３ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｂ２＝１／３マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝１０／３Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が低抵抗状態以外の抵抗状態を有することを示す信号を出力する。なお、図５Ｂおよび５Ｄに示すように、複数のセンスデバイス５６０、５６２が複数の増幅器５７０、５７２に電気接続されている場合、複数のセンスデバイス５６０、５６２は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することは、留意される。
あるいは、複数のセンスデバイス５６０、５６２は、図５Ａ－５Ｄに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、または、増幅された電圧を受け取るために複数の増幅器５７０、５７２に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器５７０、５７２に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り出すための回路５０２は、抵抗変化素子アレイ５００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＰＭＯＳトランジスタ５２０を介して流れる大電流Ｉ５２０ｌの量を基礎とし、かつ大電流Ｉ５２０ｌの量は、抵抗変化素子アレイ５００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ５００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗の変化は、大電流Ｉ５２０ｌの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器５１０の非反転入力に供給され、かつ先に論じたように、第１のＰＭＯＳトランジスタ５２０のゲート電圧ＶＧは、差動増幅器５１０の出力電圧Ｖｏｕｔであり、かつ第１のＰＭＯＳトランジスタ５２０のソース電圧ＶＳは、システム電圧Ｖｄｄである。大電流Ｉ５２０ｌの量によってフィードバッ
ク電圧Ｖｆｅｅｄｂａｃｋと読取り電圧Ｖｒｅａｄとが略等しくなるように調整するために、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ５２０を介して流れる大電流Ｉ５２０ｌの量を調整し、かつ差動増幅器５１０は、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量は、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量に比例する。したがって、抵抗変化素子アレイ５００の回路状態を補償するために、第１のＰＭＯＳトランジスタ５２０により供給される大電流Ｉ５２０ｌの量を調整すると、抵抗変化素子アレイ５００の回路状態を補償するためにＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｌの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＳＥＴＶＥＲＩＦＹオペレーションは、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタがビットラインＢＬ（０）－ＢＬ（ｘ）へ同時に略同量の電流を供給することから、同時に実行されることが可能である。複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタは、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＳＥＴＶＥＲＩＦＹオペレーションのために略同量の電流を供給する。図６Ｂは、ビットラインＢＬ（０）に電流Ｉ５３０ｌを供給するＰＭＯＳトランジスタ５３０と、ビットラインＢＬ（ｘ）に電流Ｉ５３２ｌを供給するＰＭＯＳトランジスタ５３２と、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｌｂ２と、ビットラインＢＬ（ｘ）からＣＥＬＬｘ０を介して流れる電流ＩＣＥＬＬｘ０ｌｂ２とを示している。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションと同様に実行される。ワードライン上の各セルのＳＥＴＶＥＲＩＦＹオペレーションを同時に実行することは、高速データＳＥＴＶＥＲＩＦＹオペレーションまたはページモードＳＥＴＶＥＲＩＦＹオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
以下、図５Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションについて詳述するが、図５Ａの例示的なアーキテクチャにおける各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションは、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションと同様に実行されることが可能である。図６Ｃは、図５Ａの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図６Ｃは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ５００の縮小版を示している。以下で詳述するＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をビットラインＢＬ（０）からワードラインＷＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ビットラインからワードラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションで、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図６Ｃは、同時に実行されるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ５００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。
ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）および読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を０ボルトまたは接地へ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、０ボルトまたは接地へ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、０ボルト未満の電圧レベルおよび０ボルトより大きい電圧レベル等の他の電圧レベルを選択できることは、留意される。また、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。さらに、システム電圧Ｖｄｄが回路設計者により選択される設計変数であることも、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＰＭＯＳトランジスタ５２０、ＮＭＯＳトランジスタ５４４およびＮＭＯＳトランジスタ５４６をオンにして、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗Ｒｈｉｇｈを選択することにより実行される。あるいは、第１のＰＭＯＳトランジスタ５２０が既にオンである場合、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ５４４およびＮＭＯＳトランジスタ５４６をオンにして、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗Ｒｈｉｇｈを選択することにより実行される。第１のＰＭＯＳトランジスタ５２０、ＮＭＯＳトランジスタ５４４およびＮＭＯＳトランジスタ５４６がオンにされると、調整可能な電流量を取り出すための回路５０２は、高抵抗Ｒｈｉｇｈを有する抵抗参照素子、フィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子および先に論じたように０ボルトまたは接地電圧であるワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子を介して流れる電流量Ｉｈｉｇｈを供給するように設定される。高抵抗Ｒｈｉｇｈは、次式、Ｒｈｉｇｈ＝（ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量との比率の逆数）（（ＲＲＨ００ｘＲＲＨ１０）／（ＲＲＨ００＋ＲＲＨ１０））によって決定されることが可能であり、ここで、ＲＲＨ００は、高抵抗参照素子ＲＨ００の抵抗であり、かつＲＲＨ１０は、高抵抗参照素子ＲＨ１０の抵抗である。ここで、高抵抗参照素子ＲＨ００の抵抗と、高抵抗参照素子ＲＨ１０の抵抗とが略同じであれば、高抵抗参照素子ＲＨ００の抵抗、高抵抗参照素子ＲＨ１０の抵抗および高抵抗Ｒｈｉｇｈが略同じであることは、留意される。例えば、高抵抗参照素子ＲＨ００の抵抗＝８ＭΩ、高抵抗参照素子ＲＨ１０の抵抗＝８ＭΩ、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓとの比率の逆数が２である場合、Ｒｈｉｇｈ＝（２）（（８ＭΩｘ８ＭΩ）／（８ＭΩ＋８ＭΩ））＝８ＭΩになる。
第１のＰＭＯＳトランジスタ５２０は、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ５２０のしきい値電圧ＶＴより小さくなるとオンになる。第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧は、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＰＭＯＳトランジスタ５２０のゲート電圧ＶＧは、第１のＰＭＯＳトランジスタ５２０のゲート端子が差動増幅器
５１０の出力端子に電気接続されていることから、差動増幅器５１０の出力電圧Ｖｏｕｔとなる。第１のＰＭＯＳトランジスタ５２０のソース電圧ＶＳは、第１のＰＭＯＳトランジスタ５２０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。
差動増幅器５１０の出力電圧Ｖｏｕｔは、差動増幅器５１０の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器５１０は、利得１を有するが、差動増幅器５１０が有する利得は、１に限定されない。差動増幅器５１０の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器５１０の利得について、１より大きい差動増幅器５１０の利得、および１より少ない差動増幅器５１０の利得等の他の値を選択してもよい。差動増幅器５１０の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＰＭＯＳトランジスタ５２０のドレイン端子と、複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６における各ＮＭＯＳトランジスタのドレイン端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器５１０の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器５１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器５１０の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳが第１のＰＭＯＳトランジスタ５２０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、第１のＰＭＯＳトランジスタ５２０は、オンになる。
ＮＭＯＳトランジスタ５４４、５４６は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ９－Ｓ１０によってオンにされ、かつＮＭＯＳトランジスタ５４０、５４２は、テスト回路または制御回路により供給される制御信号Ｓ７－Ｓ８によってオフにされる。テスト回路または制御回路は、ＮＭＯＳトランジスタ５４０のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４０のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ７と、ＮＭＯＳトランジスタ５４２のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４２のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ８と、ＮＭＯＳトランジスタ５４４のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４４のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ９と、ＮＭＯＳトランジスタ５４６のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４６のしき
い値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ１０とを供給する。
第１のＰＭＯＳトランジスタ５２０、ＮＭＯＳトランジスタ５４４およびＮＭＯＳトランジスタ５４６がオンになると、小電流Ｉ５２０ｓが第１のＰＭＯＳトランジスタ５２０を介して流れ、電流Ｉ５４４がＮＭＯＳトランジスタ５４４を介してビットラインＢＬ（Ｈ０）に流れ込み、電流Ｉ５４６がＮＭＯＳトランジスタ５４６を介してビットラインＢＬ（Ｈ１）に流れ込み、電流ＩＲＨ００ｂ２がビットラインＢＬ（Ｈ０）から高抵抗参照素子ＲＨ００を介して流れ、電流ＩＲＨ１０ｂ２がビットラインＢＬ（Ｈ１）から高抵抗参照素子ＲＨ１０を介して流れ、ビットラインＢＬ（Ｈ０）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動され、かつビットラインＢＬ（Ｈ１）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図６Ｃは、第１のＰＭＯＳトランジスタ５２０を介して流れる小電流Ｉ５２０ｓと、ＮＭＯＳトランジスタ５４４を介して流れる電流Ｉ５４４と、ＮＭＯＳトランジスタ５４６を介して流れる電流Ｉ５４６と、高抵抗参照素子ＲＨ００を介して流れる電流ＩＲＨ００ｂ２と、高抵抗参照素子ＲＨ１０を介して流れるＩＲＨ１０ｂ２とを示している。電流ＩＲＨ００ｂ２は、高抵抗参照素子ＲＨ００の第１の端子がビットラインＢＬ（Ｈ０）上の電圧ＶＢＬ（Ｈ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたように接地または０ボルトであることから、高抵抗参照素子ＲＨ００を介して流れる。一方で、漏れ電流を無視すれば、他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｈ０）に電気接続される他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙを介して流れない。電流ＩＲＨ１０ｂ２は、高抵抗参照素子ＲＨ１０の第１の端子がビットラインＢＬ（Ｈ１）上の電圧ＶＢＬ（Ｈ１）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ１０の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたように接地または０ボルトであることから、高抵抗参照素子ＲＨ１０を介して流れる。一方で、漏れ電流を無視すれば、他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあり、かつ他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあることから、電流は、ビットラインＢＬ（Ｈ１）に電気接続される他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＨ００ｂ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＨ００ｂ２＝ＶＢＬ（Ｈ０）／ＲＲＨ００と概算することができ、ここで、ＶＢＬ（Ｈ０）は、ビットラインＢＬ（Ｈ０）上の電圧であり、ＲＲＨ００は、高抵抗参照素子ＲＨ００の抵抗である。例えば、電圧ＶＢＬ（Ｈ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ００が８ＭΩの抵抗を有する場合、電流ＩＲＨ００ｂ２の量は、オームの法則を用いて、ＩＲＨ００ｂ２＝１Ｖ／８ＭΩ＝１／８μＡと概算されてもよい。ビットラインＢＬ（Ｈ０）に流れ込む電流の量は、ビットラインＢＬ（Ｈ０）から流れる電流の量に略等しいことから、電流ＩＲＨ００ｂ２の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ５４４によりビットラインＢＬ（Ｈ０）へ供給される電流Ｉ５４４の量に略等しい。電流ＩＲＨ１０ｂ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＨ１０ｂ２＝ＶＢＬ（Ｈ１）／ＲＲＨ１０と概算することができ、ここで、ＶＢＬ（Ｈ１）は、ビットラインＢＬ（Ｈ１）上の電圧であり、ＲＲＨ１０は、高抵抗参照素子ＲＨ１０の抵抗である。例えば、電圧ＶＢＬ（Ｈ１）が１ボルトのフィ
ードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ１０が８ＭΩの抵抗を有する場合、電流ＩＲＨ１０ｂ２の量は、オームの法則を用いて、ＩＲＨ１０ｂ２＝１Ｖ／８ＭΩ＝１／８μＡと概算されてもよい。ビットラインＢＬ（Ｈ１）に流れ込む電流の量は、ビットラインＢＬ（Ｈ１）から流れる電流の量に略等しいことから、電流ＩＲＨ１０ｂ２の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ５４６によりビットラインＢＬ（Ｈ１）へ供給される電流Ｉ５４６の量に略等しい。電流Ｉ５４４の量と電流Ｉ５４６の量との合計は、第１のＰＭＯＳトランジスタ５２０が複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６と直列に電気接続されていることから、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量に略等しい。したがって、電流ＩＲＨ００ｂ２の量と電流ＩＲＨ１０ｂ２の量との合計は、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量に略等しい。電流ＩＲＨ００ｂ２の量が１／８マイクロアンペアであり、かつ電流ＩＲＨ１０ｂ２の量が１／８マイクロアンペアである上述の例を参照すると、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量は、１／４マイクロアンペアである。なお、漏れ電流が電流ＩＲＨ００ｂ２と電流ＩＲＨ１０ｂ２との合計を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ５３０により、概して電流量Ｉｈｉｇｈに対応する電流Ｉ５３０ｓを供給することによって実行される。あるいは、調整可能な電流量を取り出すための回路５０２が、先に論じたように、複数のＰＭＯＳトランジスタ５３０、５３２と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＰＭＯＳトランジスタ５３０と直列に電気接続されるＦＥＴをオンにして、ＰＭＯＳトランジスタ５３０が概して電流量Ｉｈｉｇｈに対応する電流Ｉ５３０ｓを供給することによって実行される。先に論じたように、電流量Ｉｈｉｇｈは、高抵抗Ｒｈｉｇｈを有する抵抗参照素子、フィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子および先に論じたように０ボルトまたは接地電圧であるワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子を介して流れる電流の量である。電流量Ｉｈｉｇｈは、オームの法則を用いて、Ｉｈｉｇｈ＝（Ｖｆｅｅｄｂａｃｋ－ＶＷＬ（０））／Ｒｈｉｇｈとして決定されることが可能であり、ここで、Ｖｆｅｅｄｂａｃｋは、フィードバック電圧であり、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、Ｒｈｉｇｈは、高抵抗である。例えば、Ｖｆｅｅｄｂａｃｋ＝１Ｖ、ＶＷＬ（０）＝０Ｖ、かつＲｈｉｇｈ＝８ＭΩである場合、Ｉｈｉｇｈ＝（１Ｖ－０Ｖ）／８ＭΩ＝１／８μＡである。
ＰＭＯＳトランジスタ５３０は、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ５３０のしきい値電圧ＶＴより小さくなるとオンになる。ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＰＭＯＳトランジスタ５３０のゲート電圧ＶＧは、ＰＭＯＳトランジスタ５３０のゲート端子が差動増幅器５１０の出力端子に電気接続されていることから、差動増幅器５１０の出力電圧Ｖｏｕｔとなる。ＰＭＯＳトランジスタ５３０のソース電圧ＶＳは、ＰＭＯＳトランジスタ５３０のソース端子が電源、電圧源、ドライバ回路、またはシステム電圧Ｖｄｄを供給する他のデバイスに電気接続されていることから、システム電圧Ｖｄｄである。したがって、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、システム電圧Ｖｄｄである。さらに、ＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５
２０のゲート電圧は、差動増幅器５１０の出力電圧Ｖｏｕｔであり、かつＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０のソース電圧は、システム電圧Ｖｄｄであることから、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳに略等しい。
先に論じたように、差動増幅器５１０の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－Ｖｄｄとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベルおよびシステム電圧Ｖｄｄの電圧レベルは概して一定であることから、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＰＭＯＳトランジスタ５３０のゲート－ソース間電圧ＶＧＳがＰＭＯＳトランジスタ５３０のしきい値電圧ＶＴより小さくなるような電圧レベルを有すると、ＰＭＯＳトランジスタ５３０は、オンになる。
ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量は、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量に比例する。ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量との比率を、ＰＭＯＳトランジスタ５３０の特徴および第１のＰＭＯＳトランジスタ５２０の特徴を選択することによって選択してもよい。ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量との比率は、第１のＰＭＯＳトランジスタ５２０の幅対長さ比の約０．５倍であるＰＭＯＳトランジスタ５３０の幅対長さ比を選択することにより、０．５として選択される。しかしながら、この比率は、０．５に限定されるものではなく、よって回路設計者は、０．５より大きい比率および０．５より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０の他の特徴を選択してもよい。例えば、回路設計者は、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量との間に望ましい比率を達成するために、ＰＭＯＳトランジスタの他のサイズ、ＰＭＯＳトランジスタの配置およびＰＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＰＭＯＳトランジスタ５２０および複数のＰＭＯＳトランジスタ５３０、５３２の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量との比率が、ＰＭＯＳトランジスタ５３０および第１のＰＭＯＳトランジスタ５２０の幅対長さ比に基づいて選択される場合、電流Ｉ５３０ｓの量は、次式、Ｉ５３０ｓ＝（ＩＲＨ００ｂ２＋ＩＲＨ１０ｂ２）（（ＰＭＯＳ５３０のチャネル幅／ＰＭＯＳ５３０のチャネル長さ）／（ＰＭＯＳ５２０のチャネル幅／ＰＭＯＳ５２０のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＨ００ｂ２は、高抵抗参照素子ＲＨ００を介して流れる電流の量であり、かつＩＲＨ１０ｂ２は、高抵抗参照素子ＲＨ１０を介して流れる電流の量である。例えば
、電流ＩＲＨ００ｂ２が１／８マイクロアンペアであり、電流ＩＲＨ１０ｂ２が１／８マイクロアンペアであり、かつＰＭＯＳトランジスタ５３０の幅対長さ比が第１のＰＭＯＳトランジスタ５２０の幅対長さ比の０．５倍である場合、電流Ｉ５３０ｓ＝（１／８μＡ＋１／８μＡ）（０．５）＝１／８μＡである。
なお、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量が、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量との比率の逆数に整合する数のＮＭＯＳトランジスタを同時にオンにすることにより複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６を介して流れる電流の平均であり得ることは、留意される。例えば、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量との比率が０．５である場合、比率の逆数は、２であり、よって電流Ｉ５３０ｓの量は、ＮＭＯＳトランジスタのうちの２つを同時にオンにすることにより複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６を介して流れる電流の平均であり得る。例えば、ＮＭＯＳトランジスタ５４４、５４６が同時にオンにされてＮＭＯＳトランジスタ５４０、５４２がオフにされ、電流Ｉ５４４＝１／８マイクロアンペア、電流Ｉ５４６＝１／８マイクロアンペア、かつＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量と第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓとの比率が０．５である場合、電流Ｉ５３０ｓは、Ｉ５３０ｓ＝（Ｉ５４４＋Ｉ５４６）／２＝（１／８μＡ＋１／８μＡ）／２＝１／８μＡである。
ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓは、ビットラインＢＬ（０）に流れ込み、かつ電流ＩＣＥＬＬ００ｓｂ２は、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる。図６Ｃは、ＰＭＯＳトランジスタ５３０を介して流れる電流Ｉ５３０ｓと、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｓｂ２とを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第２の端子は、先に論じたように接地または０ボルトであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあることから、電流ＩＣＥＬＬ００ｓｂ２は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｓｂ２の量は、漏れ電流を無視すれば、ＰＭＯＳトランジスタ５３０によりビットラインＢＬ（０）へ供給される電流Ｉ５３０ｓの量に略等しい。さらに、電流ＩＣＥＬＬ００ｓｂ２の量は、ＮＭＯＳトランジスタ５４４を介して流れる電流Ｉ５４４の量と、ＮＭＯＳトランジスタ５４６を介して流れる電流Ｉ５４６との平均に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｓｂ２の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、オームの法則を用いて、ＶＢＬ（０）＝ＩＣＥＬＬ００ｓｂ２ｘＲＣＥＬＬ００として概算されることが可能であり、ここで、電流ＩＣＥＬＬ００ｓｂ２は、ＣＥＬＬ００を介して流れる電流であり、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＩＲＨ００ｂ２＝１／８μＡ、ＩＲＨ１０ｂ２＝１／８μＡ、ＩＣ
ＥＬＬ００ｓｂ２＝１／８μＡ、かつＲＣＥＬＬ００＝８ＭΩである場合、電圧ＶＢＬ（０）＝１／８μＡｘ８ＭΩ＝１Ｖになる。例えば、ＩＲＨ００ｂ２＝１／８μＡ、ＩＲＨ１０ｂ２＝１／８μＡ、ＩＣＥＬＬ００ｓｂ２＝１／８μＡ、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝１／８μＡｘ１ＭΩ＝１／８Ｖになる。例えば、ＩＲＨ００ｂ２＝１／８μＡ、ＩＲＨ１０ｂ２＝１／８μＡ、ＩＣＥＬＬ００ｓｂ２＝１／８μＡ、かつＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝１／８μＡｘ１０ＭΩ＝１０／８Ｖになる。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ワードラインＷＬ（１）－ＷＬ（ｙ）からビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）からワードラインＷＬ（１）－ＷＬ（ｙ）へ流れ込む漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、電流ＩＣＥＬＬ００ｓｂ２の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。電流ＩＣＥＬＬ００ｓｂ２の量は、抵抗変化素子ＳＷ００の高抵抗状態および高抵抗状態以外の抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、高抵抗状態と高抵抗状態以外の抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、電流ＩＣＥＬＬ００ｓｂ２の量に高抵抗Ｒｈｉｇｈを乗じたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗Ｒｈｉｇｈを指示する。例えば、ＩＣＥＬＬ００ｓｂ２＝１／８μＡ、Ｒｈｉｇｈ＝８ＭΩであれば、Ｖｒｅａｄ＝（１／８μＡ）ｘ８ＭΩ＝１Ｖになる。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、高抵抗Ｒｈｉｇｈより大きく（すなわち、ＲＣＥＬＬ００＞Ｒｈｉｇｈ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、高抵抗Ｒｈｉｇｈ以下であり（すなわち、ＲＣＥＬＬ００≦Ｒｈｉｇｈ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態
以外の抵抗状態であると決定される。
センスデバイス５６０は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス５６０は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス５６０は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が高抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が高抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｂ２＝１／８マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝１／８Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が高抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｂ２＝１／８マイクロアンペア、ＲＣＥＬＬ００＝８ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が高抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｂ２＝１／８マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝１０／８Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６０は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。なお、図５Ｂおよび５Ｄに示すように、複数のセンスデバイス５６０、５６２が複数の増幅器５７０、５７２に電気接続されている場合、複数のセンスデバイス５６０、５６２は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することは、留意される。
あるいは、複数のセンスデバイス５６０、５６２は、図５Ａ－５Ｄに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、または、増幅された電圧を受け取るために複数の増幅器５７０、５７２に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器５７０、５７２に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り出すための回路５０２は、抵抗変化素子アレイ５００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＰＭＯＳトランジスタ５２０を介して流れる小電流Ｉ５２０ｓの量を基礎とし、かつ小電流Ｉ５２０ｓの量は、抵抗変化素子アレイ５００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ５００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗の変化は、小電流Ｉ５２０ｓの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器５１０の非反転入力に供給され、かつ先に論じたように、第１のＰＭＯＳトランジスタ５２０のゲート電圧ＶＧは、差動増幅器５１０の出力電圧Ｖｏｕｔであり、かつ第１のＰＭＯＳトランジスタ５２０のソース電圧ＶＳは、システム電圧Ｖｄｄである。小電流Ｉ５２０ｓの量によってフィードバック電圧Ｖｆｅｅｄｂａｃｋと読取り電圧Ｖｒｅａｄとが略等しくなるように調整するために、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳは、第１のＰＭＯＳトランジスタ５２０を介して流れる小電流Ｉ５２０ｓの量を調整し、かつ差動増幅器５１０は、第１のＰＭＯＳトランジスタ５２０のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量は、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量に比例する。したがって、抵抗変化素子アレイ５００の回路状態を補償するために、第１のＰＭＯＳトランジスタ５２０により供給される小電流Ｉ５２０ｓの量を調整すると、抵抗変化素子アレイ５００の回路状態を補償するためにＰＭＯＳトランジスタ５３０により供給される電流Ｉ５３０ｓの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタがビットラインＢＬ（０）－ＢＬ（ｘ）へ同時に略同量の電流を供給することから、同時に実行されることが可能である。複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタは、複数のＰＭＯＳトランジスタ５３０、５３２における各ＰＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＲＥＳＥＴＶＥＲＩＦＹオペレーションのために略同量の電流を供給する。図６Ｃは、ビットラインＢＬ（０）に電流Ｉ５３０ｓを供給するＰＭＯＳトランジスタ５３０と、ビットラインＢＬ（ｘ）に電流Ｉ５３２ｓを供給するＰＭＯＳトランジスタ５３２と、ビットラインＢＬ（０）からＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｓｂ２と、ビットラインＢＬ（ｘ）からＣＥＬＬｘ０を介して流れる電流ＩＣＥＬＬｘ０ｓｂ２とを示している。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションと同様に実行される。ワードライン上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションを同時に実行することは、高速データＲＥＳＥＴＶＥＲＩＦＹオペレーションまたはページモードＲＥＳＥＴＶＥＲＩＦＹオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
回路設計者は、抵抗変化素子アレイ５００における少なくとも１つの抵抗変化素子にアクセスするための電流量の範囲、ならびに抵抗変化素子アレイ５００における少なくとも１つの抵抗変化素子にアクセスするための電流量間の増分を調整することができる。上述の例では、ＣＥＬＬ００のＲＥＡＤオペレーションに対し、ＰＭＯＳトランジスタ５３０は、電流Ｉ５３０ｉ＝１１／４８マイクロアンペアを供給し、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションに対し、ＰＭＯＳトランジスタ５３０は、電流Ｉ５３０ｌ＝１／３マイクロアンペアを供給し、かつＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーショ
ンに対し、ＰＭＯＳトランジスタ５３０は、電流Ｉ５３０ｓ＝１／８マイクロアンペアを供給する。したがって、上述の例において、ＰＭＯＳトランジスタ５３０は、１／８マイクロアンペアから１／３マイクロアンペアまでの範囲に渡って３つの電流を供給することができ、３つの電流は各々、０．１０４マイクロアンペアの増分で分離されている。例えば、回路設計者は、ＰＭＯＳトランジスタ５３０により供給され得る電流量の範囲、ならびにＰＭＯＳトランジスタ５３０により供給され得る電流量間の増分の調整を、複数のＮＭＯＳトランジスタ５４０、５４２、５４４、５４６における、同時にオンにされるＮＭＯＳトランジスタの数を変えることにより行ってもよい。
ＲＥＡＤオペレーション、ＳＥＴＶＥＲＩＦＹオペレーションおよびＲＥＳＥＴＶＥＲＩＦＹオペレーションを介して抵抗変化素子にアクセスする電流の量を取り込むために、抵抗参照素子の抵抗に基づく抵抗を用いて抵抗変化素子アレイにおける少なくとも１つの抵抗変化素子にアクセスするための例示的なアーキテクチャについて、以下、まずはＲＥＡＤオペレーションから詳細に説明する。以下、図５Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＡＤオペレーションについて詳述するが、図５Ｅの例示的なアーキテクチャにおける各セルのＲＥＡＤオペレーションは、ＣＥＬＬ００のＲＥＡＤオペレーションと同様に実行されることが可能である。図６Ｄは、図５Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＡＤオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図６Ｄは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ５００の縮小版を示している。以下で詳述するＣＥＬＬ００のＲＥＡＤオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をワードラインＷＬ（０）からビットラインＢＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ワードラインからビットラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＲＥＡＤオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＡＤオペレーションで、第１の複数のＰＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図６Ｄは、同時に実行されるＣＥＬＬ００のＲＥＡＤオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＡＤオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ５００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）をシステム電圧Ｖｄｄへ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、システム電圧Ｖｄｄおよび読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を２ボルトのシステム電圧Ｖｄｄへ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、システム電圧Ｖｄｄへ駆動されること、または２ボルトへ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択できることは、留意される。また、システム電圧Ｖｄｄを２ボルトの電圧レベルを有するものとして論じているが、システム電圧Ｖｄｄは、２ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、システム電圧Ｖｄｄについて、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。さらに、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１
ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＮＭＯＳトランジスタ５２１をオンにし、ＮＭＯＳトランジスタ５４１、５４３の一方をオンにし、かつＮＭＯＳトランジスタ５４５、５４７の一方をオンにして、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗Ｒｉｎｔｅｒを選択することにより実行される。あるいは、第１のＮＭＯＳトランジスタ５２１が既にオンである場合、ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ５４１、５４３の一方をオンにし、かつＮＭＯＳトランジスタ５４５、５４７の一方をオンにして、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗Ｒｉｎｔｅｒを選択することにより実行される。図６Ｄは、第１のＮＭＯＳトランジスタ５２１、ＮＭＯＳトランジスタ５４１およびＮＭＯＳトランジスタ５４５がオンにされる状態を示しているが、中間抵抗Ｒｉｎｔｅｒは、第１のＮＭＯＳトランジスタ５２１、ＮＭＯＳトランジスタ５４３およびＮＭＯＳトランジスタ５４７をオンにすることによっても選択されることが可能である。第１のＮＭＯＳトランジスタ５２１、ＮＭＯＳトランジスタ５４１およびＮＭＯＳトランジスタ５４５がオンにされると、調整可能な電流量を取り込むための回路５０３は、中間抵抗Ｒｉｎｔｅｒを有する抵抗参照素子、先に論じたようにシステム電圧ＶｄｄであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子およびフィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子を介して流れる電流量Ｉｉｎｔｅｒを取り込むように設定される。中間抵抗Ｒｉｎｔｅｒは、次式、Ｒｉｎｔｅｒ＝（ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量と第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量との比率の逆数）（（ＲＲＬ００ｘＲＲＨ００）／（ＲＲＬ００＋ＲＲＨ００））によって決定されることが可能であり、ここで、ＲＲＬ００は、低抵抗参照素子ＲＬ００の抵抗であり、かつＲＲＨ００は、高抵抗参照素子ＲＨ００の抵抗である。例えば、低抵抗参照素子ＲＬ００の抵抗＝３ＭΩ、高抵抗参照素子ＲＨ００の抵抗＝８ＭΩ、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量と第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉとの比率の逆数が２である場合、Ｒｉｎｔｅｒ＝（２）（（３ＭΩｘ８ＭΩ）／（３ＭΩ＋８ＭΩ））＝４８／１１ＭΩ（すなわち、約４.３６ＭΩ）になる。
第１のＮＭＯＳトランジスタ５２１は、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ５２１のしきい値電圧ＶＴより大きくなるとオンになる。第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧は、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＮＭＯＳトランジスタ５２１のゲート電圧ＶＧは、第１のＮＭＯＳトランジスタ５２１のゲート端子が差動増幅器５１１の出力端子に電気接続されていることから、差動増幅器５１１の出力電圧Ｖｏｕｔとなる。第１のＮＭＯＳトランジスタ５２１のソース電圧ＶＳは、第１のＮＭＯＳトランジスタ５２１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１０の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。
差動増幅器５１１の出力電圧Ｖｏｕｔは、差動増幅器５１１の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器５１１は、利得１を有するが、差動増幅器５１１が有する利得は、１に限定されない。差動増幅器５１１の
利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器５１１の利得について、１より大きい差動増幅器５１１の利得、および１より少ない差動増幅器５１１の利得等の他の値を選択してもよい。差動増幅器５１１の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＮＭＯＳトランジスタ５２１のドレイン端子と、第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７における各ＮＭＯＳトランジスタのソース端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器５１１の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器５１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、非反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器５１１の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ５２１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、第１のＮＭＯＳトランジスタ５２１は、オンになる。
ＮＭＯＳトランジスタ５４１、５４３の一方は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ１１またはＳ１２によってオンにされ、かつＮＭＯＳトランジスタ５４１、５４３の他方は、テスト回路または制御回路により供給される制御信号Ｓ１１またはＳ１２によってオフにされる。ＮＭＯＳトランジスタ５４５、５４７の一方は、テスト回路または制御回路により供給される制御信号Ｓ１３またはＳ１４によってオンにされ、かつＮＭＯＳトランジスタ５４５、５４７の他方は、テスト回路または制御回路により供給される制御信号Ｓ１３またはＳ１４によってオフにされる。図６Ｄは、ＮＭＯＳトランジスタ５４１および５４５が制御信号Ｓ１１およびＳ１３によってオンにされ、かつＮＭＯＳトランジスタ５４３および５４７が制御信号Ｓ１２およびＳ１４によってオフにされている状態を示している。テスト回路または制御回路は、ＮＭＯＳトランジスタ５４１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４１のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ１１と、ＮＭＯＳトランジスタ５４３のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４３のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ１２と、ＮＭＯＳトランジスタ５４５のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４５のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ１３と、ＮＭＯＳトランジスタ５４７のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４７のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ１４とを供給する。
第１のＮＭＯＳトランジスタ５２１、ＮＭＯＳトランジスタ５４１およびＮＭＯＳトランジスタ５４５がオンになると、電流ＩＲＬ００ｗ２が低抵抗参照素子ＲＬ００を介してビットラインＢＬ（Ｌ０）に流れ込み、電流Ｉ５４１がビットラインＢＬ（Ｌ０）からＮ
ＭＯＳトランジスタ５４１を介して流れ、電流ＩＲＨ００ｗ２が高抵抗参照素子ＲＨ００を介してビットラインＢＬ（Ｈ０）に流れ込み、電流Ｉ５４５がビットラインＢＬ（Ｈ０）からＮＭＯＳトランジスタ５４５を介して流れ、中間電流Ｉ５２１ｉが第１のＮＭＯＳトランジスタ５２１を介して流れ、ビットラインＢＬ（Ｌ０）上の電圧ＶＢＬ（Ｌ０）がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動され、かつビットラインＢＬ（Ｈ０）上の電圧ＶＢＬ（Ｈ０）がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図６Ｄは、低抵抗参照素子ＲＬ００を介して流れるＩＲＬ００ｗ２と、ＮＭＯＳトランジスタ５４１を介して流れる電流Ｉ５４１と、高抵抗参照素子ＲＨ００を介して流れる電流ＩＲＨ００ｗ２と、ＮＭＯＳトランジスタ５４５を介して流れる電流Ｉ５４５と、第１のＮＭＯＳトランジスタ５２１を介して流れる中間電流Ｉ５２１ｉとを示している。電流ＩＲＬ００ｗ２は、低抵抗参照素子ＲＬ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（Ｌ０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ低抵抗参照素子ＲＬ００の第１の端子がビットラインＢＬ（Ｌ０）上の電圧ＶＢＬ（Ｌ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、低抵抗参照素子ＲＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｌ０）に電気接続される他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙを介して流れない。電流ＩＲＨ００ｗ２は、高抵抗参照素子ＲＨ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ高抵抗参照素子ＲＨ００の第１の端子がビットラインＢＬ（Ｈ０）上の電圧ＶＢＬ（Ｈ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、高抵抗参照素子ＲＨ００を介して流れる。一方で、漏れ電流を無視すれば、他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｈ０）に電気接続される他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＬ００ｗ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＬ００ｗ２＝（ＶＷＬ（０）－ＶＢＬ（Ｌ０））／ＲＲＬ００と概算することができ、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、ＶＢＬ（Ｌ０）は、ビットラインＢＬ（Ｌ０）上の電圧であり、ＲＲＬ００は、低抵抗参照素子ＲＬ００の抵抗である。例えば、電圧ＶＷＬ（０）が２ボルトのシステム電圧Ｖｄｄであり、電圧ＶＢＬ（Ｌ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ００が３ＭΩの抵抗を有する場合、電流ＩＲＬ００ｗ２の量は、オームの法則を用いて、ＩＲＬ００ｗ２＝（２Ｖ－１Ｖ）／３ＭΩ＝１／３μＡと概算されてもよい。ビットラインＢＬ（Ｌ０）に流れ込む電流の量は、ビットラインＢＬ（Ｌ０）から流れる電流の量に略等しいことから、電流ＩＲＬ００ｗ２の量は、漏れ電流を無視すれば、ビットラインＢＬ（Ｌ０）からＮＭＯＳトランジスタ５４１を介して流れる電流Ｉ５４１の量に略等しい。電流ＩＲＨ００ｗ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＨ００ｗ２＝（ＶＷＬ（０）－ＶＢＬ（Ｈ０））／ＲＲＨ００と概算することができ、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、ＶＢＬ（Ｈ０）は、ビットラインＢＬ（Ｈ０）上の電圧であり、ＲＲＨ００は、高抵抗参照素子ＲＨ００の抵抗である。例えば、電圧ＶＷＬ（０）が２ボルトのシステム電圧Ｖｄｄであり、電圧ＶＢＬ（Ｈ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ００が８ＭΩの抵抗を有する場合、電流ＩＲＨ００ｗ２の量は、オームの法則を用い
て、ＩＲＨ００ｗ２＝（２Ｖ－１Ｖ）／８ＭΩ＝１／８μＡと概算されてもよい。ビットラインＢＬ（Ｈ０）に流れ込む電流の量は、ビットラインＢＬ（Ｈ０）から流れる電流の量に略等しいことから、電流ＩＲＨ００ｗ２の量は、漏れ電流を無視すれば、ビットラインＢＬ（Ｈ０）からＮＭＯＳトランジスタ５４５を介して流れる電流Ｉ５４５の量に略等しい。電流Ｉ５４１の量と電流Ｉ５４５の量との合計は、第１のＮＭＯＳトランジスタ５２１が第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７と直列に電気接続されていることから、第１のＮＭＯＳトランジスタ５２１を介して流れる中間電流Ｉ５２１ｉの量に略等しい。したがって、電流ＩＲＬ００ｗ２の量と電流ＩＲＨ００ｗ２の量との合計は、第１のＮＭＯＳトランジスタ５２１を介して流れる中間電流Ｉ５２１ｉの量に略等しい。電流ＩＲＬ００ｗ２の量が１／３マイクロアンペアであり、かつ電流ＩＲＨ００ｗ２の量が１／８マイクロアンペアである上述の例を参照すると、第１のＮＭＯＳトランジスタ５２１を介して流れる中間電流Ｉ５２１ｉの量は、１１／２４マイクロアンペアである。なお、漏れ電流が電流ＩＲＬ００ｗ２と電流ＩＲＨ００ｗ２との合計を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＡＤオペレーションを妨げないことは、留意される。
なお、ＮＭＯＳトランジスタ５４１ではなくＮＭＯＳトランジスタ５４３がオンにされると、電流ＩＲＬ１０ｗ２が低抵抗参照素子ＲＬ１０を介してビットラインＢＬ（Ｌ１）に流れ込み、電流Ｉ５４３がビットラインＢＬ（Ｌ１）からＮＭＯＳトランジスタ５４３を介して流れ、かつビットラインＢＬ（Ｌ１）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動されることは、留意される。電流ＩＲＬ１０ｗ２は、低抵抗参照素子ＲＬ１０の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（Ｌ０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ低抵抗参照素子ＲＬ１０の第１の端子がビットラインＢＬ（Ｌ１）上の電圧ＶＢＬ（Ｌ１）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、低抵抗参照素子ＲＬ１０を介して流れる。一方で、漏れ電流を無視すれば、他の低抵抗参照素子ＲＬ１１－ＲＬ１ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の低抵抗参照素子ＲＬ１１－ＲＬ１ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｌ１）に電気接続される他の低抵抗参照素子ＲＬ１１－ＲＬ１ｙを介して流れない。さらに、ＮＭＯＳトランジスタ５４３をオンにするための制御信号Ｓ１２の電圧レベルは、ＮＭＯＳトランジスタ５４１をオンにするための制御信号Ｓ１１の電圧レベルに略等しく、かつＮＭＯＳトランジスタ５４１、５４３は、略同じ特徴を有することから、ＮＭＯＳトランジスタ５４３を介して流れる電流Ｉ５４３は、先に論じた電流Ｉ５４１に略等しいことも留意される。さらには、低抵抗参照素子ＲＬ００、ＲＬ１０が略同じ抵抗を有することから、低抵抗参照素子ＲＬ１０を介して流れる電流ＩＲＬ１０ｗ２は、先に論じた電流ＩＲＬ００ｗ２に略等しいことも留意される。
なお、ＮＭＯＳトランジスタ５４５ではなくＮＭＯＳトランジスタ５４７がオンにされると、電流ＩＲＨ１０ｗ２が高抵抗参照素子ＲＨ１０を介してビットラインＢＬ（Ｈ１）に流れ込み、電流Ｉ５４７がビットラインＢＬ（Ｈ１）からＮＭＯＳトランジスタ５４７を介して流れ、かつビットラインＢＬ（Ｈ１）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動されることは、留意される。電流ＩＲＨ１０ｗ２は、高抵抗参照素子ＲＨ１０の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ高抵抗参照素子ＲＨ１０の第１の端子がビットラインＢＬ（Ｈ１）上の電圧ＶＢＬ（Ｈ１）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、高抵抗参照素子ＲＨ１０を介して流れる。一方で、漏れ電流を無視すれば、他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙの第１の端子がフィードバック電
圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｈ１）に電気接続される他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙを介して流れない。さらに、ＮＭＯＳトランジスタ５４７をオンにするための制御信号Ｓ１４の電圧レベルは、ＮＭＯＳトランジスタ５４５をオンにするための制御信号Ｓ１３の電圧レベルに略等しく、かつＮＭＯＳトランジスタ５４５、５４７は、略同じ特徴を有することから、ＮＭＯＳトランジスタ５４７を介して流れる電流Ｉ５４７は、先に論じた電流Ｉ５４５に略等しいことも留意される。さらには、高抵抗参照素子ＲＨ００、ＲＨ１０が略同じ抵抗を有することから、高抵抗参照素子ＲＨ１０を介して流れる電流ＩＲＨ１０ｗ２は、先に論じた電流ＩＲＨ００ｗ２に略等しいことも留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ５３１により、概して電流量Ｉｉｎｔｅｒに対応する電流Ｉ５３１ｉを供給することによって実行される。あるいは、調整可能な電流量を取り込むための回路５０３が、先に論じたように、第１の複数のＮＭＯＳトランジスタ５３１、５３３と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ５３１と直列に電気接続されるＦＥＴをオンにして、ＮＭＯＳトランジスタ５３１が概して電流量Ｉｉｎｔｅｒに対応する電流Ｉ５３１ｉを供給することによって実行される。先に論じたように、電流量Ｉｉｎｔｅｒは、中間抵抗Ｒｉｎｔｅｒを有する抵抗参照素子、先に論じたようにシステム電圧ＶｄｄであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子、およびフィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子を介して流れる電流の量である。電流量Ｉｉｎｔｅｒは、オームの法則を用いて、Ｉｉｎｔｅｒ＝（ＶＷＬ（０）－Ｖｆｅｅｄｂａｃｋ）／Ｒｉｎｔｅｒとして決定されることが可能であり、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、Ｖｆｅｅｄｂａｃｋは、フィードバック電圧であり、Ｒｉｎｔｅｒは、中間抵抗である。たとえば、ＶＷＬ（０）＝２Ｖ、Ｖｆｅｅｄｂａｃｋ＝１Ｖ、かつＲｉｎｔｅｒ＝４８／１１ＭΩである場合、Ｉｉｎｔｅｒ＝（２Ｖ－１Ｖ）／（４８／１１ＭΩ）＝１１／４８μＡである。なお、電流Ｉ５３１ｉは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ５３１ｉに起因して、ビットラインＢＬ（０）に流れ込む電流が電流Ｉ５３１ｉの量に略等しくなることは、留意される。
ＮＭＯＳトランジスタ５３１は、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５３１のしきい値電圧ＶＴより大きくなるとオンになる。ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＮＭＯＳトランジスタ５３１のゲート電圧ＶＧは、ＮＭＯＳトランジスタ５３１のゲート端子が差動増幅器５１１の出力端子に電気接続されていることから、差動増幅器５１１の出力電圧Ｖｏｕｔとなる。ＮＭＯＳトランジスタ５３１のソース電圧ＶＳは、ＮＭＯＳトランジスタ５３１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。さらに、ＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１のゲート電圧は、差動増幅器５１１の出力電圧Ｖｏｕｔであり、かつＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１のソース電圧は、システム電圧Ｖｄｄであることから、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間
電圧ＶＧＳに略等しい。なお、第１のＮＭＯＳトランジスタ５２１のソース端子および第１の複数のＮＭＯＳトランジスタ５３１、５３３におけるＮＭＯＳトランジスタのソース端子が、０ボルトまたは接地電圧より大きい電圧および０ボルトまたは接地電圧未満の電圧等の、０ボルトまたは接地電圧以外の電圧に電気接続され得ることは留意される。
先に論じたように、差動増幅器５１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５３１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、ＮＭＯＳトランジスタ５３１は、オンになる。
ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量は、第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量に比例する。ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量と、第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量と、第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量との比率を、ＮＭＯＳトランジスタ５３１の特徴および第１のＮＭＯＳトランジスタ５２１の特徴を選択することによって選択してもよい。ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量と、第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量との比率は、第１のＮＭＯＳトランジスタ５２１の幅対長さ比の約０．５倍であるＮＭＯＳトランジスタ５３１の幅対長さ比を選択することにより、０．５として選択される。しかしながら、この比率は、０．５に限定されるものではなく、よって回路設計者は、０．５より大きい比率および０．５より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量と、第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１の他の特徴を選択してもよい。例えば、回路設計者は、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量と、第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタの他のサイズ、ＮＭＯＳトランジスタの配置およびＮＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＮＭＯＳトランジスタ５２１および第１の複数のＮＭＯＳトランジスタ５３１、５３３の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量と、第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量との比率が、ＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１の幅対長さ比に基づいて選択される場合、電流Ｉ５３１ｉの量は、次式、Ｉ５３１ｉ＝（ＩＲＬ００ｗ２＋ＩＲＨ００ｗ２）（（ＮＭＯＳ５３１のチャネル幅／ＮＭＯＳ５３１のチャネル長さ）／（ＮＭＯＳ５２１のチャネル幅／ＮＭＯＳ５２１のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＬ００ｗ２は、低抵抗参照素子ＲＬ００を介して流れる電流の量であり、かつＩＲＨ００ｗ２は、高抵抗参照素子ＲＨ００を介して流れる電流の量である。例え
ば、電流ＩＲＬ００ｗ２が１／３マイクロアンペアであり、電流ＩＲＨ００ｗ２が１／８マイクロアンペアであり、かつＮＭＯＳトランジスタ５３１の幅対長さ比が第１のＮＭＯＳトランジスタ５２１の幅対長さ比の０．５倍である場合、電流Ｉ５３１ｉ＝（１／３μＡ＋１／８μＡ）（０．５）＝１１／４８μＡである。
なお、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量が、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量と、第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量との比率の逆数に整合する数のＮＭＯＳトランジスタを同時にオンにすることにより第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７を介して流れる電流の平均であり得ることは、留意される。例えば、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量と第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量との比率が０．５である場合、比率の逆数は、２であり、よって電流Ｉ５３１ｉの量は、ＮＭＯＳトランジスタのうちの２つを同時にオンにすることにより第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７を介して流れる電流の平均であり得る。例えば、ＮＭＯＳトランジスタ５４１、５４５が同時にオンにされてＮＭＯＳトランジスタ５４３、５４７がオフにされ、電流Ｉ５４１＝１／３マイクロアンペア、電流Ｉ５４５＝１／８マイクロアンペア、かつＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉと第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量との比率が０．５である場合、電流Ｉ５３１ｉは、Ｉ５３１ｉ＝（Ｉ５４１＋Ｉ５４５）／２＝（１／３μＡ＋１／８μＡ）／２＝１１／４８μＡである。
電流ＩＣＥＬＬ００ｉｗ２は、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込み、かつ電流Ｉ５３１ｉは、ビットラインＢＬ（０）からＮＭＯＳトランジスタ５３１を介して流れる。図６Ｄは、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｉｗ２と、ＮＭＯＳトランジスタ５３１を介して流れる電流Ｉ５３１ｉとを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第２の端子は、先に論じたようにシステム電圧ＶｄｄであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流ＩＣＥＬＬ００ｉｗ２は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｉｗ２の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ５３１を介して流れる電流Ｉ５３１ｉの量に略等しい。さらに、電流ＩＣＥＬＬ００ｉｗ２の量は、ＮＭＯＳトランジスタ５４１を介して流れる電流Ｉ５４１の量と、ＮＭＯＳトランジスタ５４５を介して流れる電流Ｉ５４５との平均に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｉｗ２の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＡＤオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、ＣＥＬＬ００を介する電圧降下を差し引くことによって概算されることが可能であり、ＣＥＬＬ００を介する電圧降下は、オームの法則を用いて概算されることが可能である。したがって、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ＶＢＬ（０）＝ＶＷＬ（０）－（ＩＣＥＬＬ００ｉｗ２ｘＲＣＥＬＬ００）として概算されることが可能であり、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、電流ＩＣＥＬＬ００ｉｗ２は、ＣＥＬＬ００を介して流れる電流であ
り、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、およびＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＶＷＬ（０）＝２ボルト、ＩＲＬ００ｗ２＝１／３μＡ、ＩＲＨ００ｗ２＝１／８μＡ、ＩＣＥＬＬ００ｉｗ２＝１１／４８μＡ、ＲＣＥＬＬ００＝４８／１１ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１１／４８μＡｘ４８／１１ＭΩ）＝１Ｖである。例えば、ＶＷＬ（０）＝２ボルト、ＩＲＬ００ｗ２＝１／３μＡ、ＩＲＨ００ｗ２＝１／８μＡ、ＩＣＥＬＬ００ｉｗ２＝１１／４８μＡ、ＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１１／４８μＡｘ１ＭΩ）＝８５／４８Ｖである。例えば、ＶＷＬ（０）＝２ボルト、ＩＲＬ００ｗ２＝１／３μＡ、ＩＲＨ００ｗ２＝１／８μＡ、ＩＣＥＬＬ００ｉｗ２＝１１／４８μＡ、ＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１１／４８μＡｘ１０ＭΩ）＝－１４／４８Ｖである。なお、上述の計算例は、ビットラインＢＬ（０）上の例示的な電圧ＶＷＬ（０）を－１４／４８Ｖとして提示しているが、実際には、回路制約により、ビットラインＢＬ（０）上の例示的な電圧ＶＢＬ（０）が負電圧とならないように防止されることは、留意される。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）から流れる漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＲＥＡＤオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、電流ＩＣＥＬＬ００ｉｗ２の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、および電流ＩＣＥＬＬ００ｉｗ２の量は、抵抗変化素子ＳＷ００の低抵抗状態および高抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、低抵抗状態と高抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、電流ＩＣＥＬＬ００ｉｗ２の量に中間抵抗Ｒｉｎｔｅｒを乗じて計算される電圧を差し引いたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＲＥＡＤオペレーションのための中間抵抗Ｒｉｎｔｅｒを指示する。例えば、ＶＷＬ（０）＝２Ｖ、ＩＣＥＬＬ００ｉｗ２＝１１／４８μＡ、Ｒｉｎｔｅｒ＝４８／１１ＭΩである場合、
Ｖｒｅａｄ＝２Ｖ－（１１／４８μＡｘ４８／１１ＭΩ）＝１Ｖである。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、中間抵抗Ｒｉｎｔｅｒより小さく（すなわち、ＲＣＥＬＬ００＜Ｒｉｎｔｅｒ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、中間抵抗Ｒｉｎｔｅｒ以上であって（すなわち、ＲＣＥＬＬ００≧Ｒｉｎｔｅｒ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態であると決定される。
センスデバイス５６１は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス５６１は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス５６１は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が低抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が高抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｗ２＝１１／４８マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝８５／４８Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｗ２＝１１／４８マイクロアンペア、ＲＣＥＬＬ００＝４８／１１ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｉｗ２＝１１／４８マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝－１４／４８Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。なお、上述の例は、ビットラインＢＬ（０）上の例示的な電圧ＶＷＬ（０）を－１４／４８Ｖとして提示しているが、実際には、回路制約により、ビットラインＢＬ（０）上の例示的な電圧ＶＢＬ（０）が負電圧とならないように防止されることは、留意される。また、図５Ｆおよび５Ｈに示すように、複数のセンスデバイス５６１、５６３が複数の増幅器５７１、５７３に電気接続されている場合、複数のセンスデバイス５６１、５６３は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することも、留意される。さらに、図５Ｉに示すように、複数のセンスデバイス５６１、５６３が複数のインバータ５８１、５８３に電気接続されている場合、複数のインバータ５８１、５８３は、複数のセンスデバイス５６１、５６３により出力される信号を反転することも留意される。
あるいは、複数のセンスデバイス５６１、５６３は、図５Ｅ－５Ｈに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続
され、または、増幅された電圧を受け取るために複数の増幅器５７１、５７３に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＲＥＡＤオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器５７１、５７３に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り込むための回路５０３は、抵抗変化素子アレイ５００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＮＭＯＳトランジスタ５２１を介して流れる中間電流Ｉ５２１ｉの量を基礎とし、かつ中間電流Ｉ５２１ｉの量は、抵抗変化素子アレイ５００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ５００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗の変化および高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗の変化は、中間電流Ｉ５２１ｉの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器５１１の非反転入力に供給され、かつ先に論じたように、第１のＮＭＯＳトランジスタ５２１のゲート電圧ＶＧは、差動増幅器５１１の出力電圧Ｖｏｕｔであり、かつ第１のＮＭＯＳトランジスタ５２１のソース電圧ＶＳは、０ボルトまたは接地電圧である。第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ５２１を介して流れる中間電流Ｉ５２１ｉの量を調整し、かつ差動増幅器５１１は、中間電流Ｉ５２１ｉの量が、フィードバック電圧Ｖｆｅｅｄｂａｃｋを読取り電圧Ｖｒｅａｄに略等しくなるように調整するために、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量は、第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量に比例する。したがって、抵抗変化素子アレイ５００の回路状態を補償するために、第１のＮＭＯＳトランジスタ５２１により供給される中間電流Ｉ５２１ｉの量を調整すると、抵抗変化素子アレイ５００の回路状態を補償するためにＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｉの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＡＤオペレーションは、第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタが略同量の電流を供給することから、同時に実行されることが可能である。第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタは、第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＲＥＡＤオペレーションのために略同量の電流を供給する。図６Ｄは、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込む電流ＩＣＥＬＬ００ｉｗ２と、ＣＥＬＬｘ０を介してビットラインＢＬ（ｘ）に流れ込む電流ＩＣＥＬＬｘ０ｉｗ２と、ビットラインＢＬ（０
）からＮＭＯＳトランジスタ５３１を介して流れる電流Ｉ５３１ｉと、ビットラインＢＬ（ｘ）からＮＭＯＳトランジスタ５３３を介して流れる電流Ｉ５３３ｉとを示している。電流Ｉ５３１ｉは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ５３１ｉに起因して、ビットラインＢＬ（０）に流れ込む電流は、電流Ｉ５３１ｉの量に略等しくなる。電流Ｉ５３３ｉは、ビットラインＢＬ（ｘ）から流れ、かつビットラインＢＬ（ｘ）から流れる電流の量は、ビットラインＢＬ（ｘ）に流れ込む電流の量に略等しいことから、電流Ｉ５３３ｉに起因して、ビットラインＢＬ（ｘ）に流れ込む電流は、電流Ｉ５３３ｉの量に略等しくなる。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＡＤオペレーションは、先に論じたＣＥＬＬ００のＲＥＡＤオペレーションと同様に実行される。ワードライン上の各セルのＲＥＡＤオペレーションを同時に実行することは、高速データＲＥＡＤオペレーションまたはページモードＲＥＡＤオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
以下、図５Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションについて詳述するが、図５Ｅの例示的なアーキテクチャにおける各セルのＳＥＴＶＥＲＩＦＹオペレーションは、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションと同様に実行されることが可能である。図６Ｅは、図５Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図６Ｅは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ５００の縮小版を示している。以下で詳述するＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をワードラインＷＬ（０）からビットラインＢＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ワードラインからビットラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＳＥＴＶＥＲＩＦＹオペレーションで、第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図６Ｅは、同時に実行されるＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＳＥＴＶＥＲＩＦＹオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ５００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）をシステム電圧Ｖｄｄへ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、システム電圧Ｖｄｄおよび読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を２ボルトのシステム電圧Ｖｄｄへ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、システム電圧Ｖｄｄへ駆動されること、または２ボルトへ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択できることは、留意される。また、システム電圧Ｖｄｄを２ボルトの電圧レベルを有するものとして論じているが、システム電圧Ｖｄｄは、２ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、システム電圧Ｖｄｄについて、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベル
を選択できることも、留意される。さらに、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＮＭＯＳトランジスタ５２１、ＮＭＯＳトランジスタ５４１およびＮＭＯＳトランジスタ５４３をオンにして、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗Ｒｌｏｗを選択することにより実行される。あるいは、第１のＮＭＯＳトランジスタ５２１が既にオンである場合、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ５４１およびＮＭＯＳトランジスタ５４３をオンにして、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗Ｒｌｏｗを選択することにより実行される。第１のＮＭＯＳトランジスタ５２１、ＮＭＯＳトランジスタ５４１およびＮＭＯＳトランジスタ５４３がオンにされると、調整可能な電流量を取り込むための回路５０３は、低抵抗Ｒｌｏｗを有する抵抗参照素子、先に論じたようにシステム電圧ＶｄｄであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子、およびフィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子を介して流れる電流量Ｉｌｏｗを取り込むように設定される。低抵抗Ｒｌｏｗは、次式、Ｒｌｏｗ＝（ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量との比率の逆数）（（ＲＲＬ００ｘＲＲＬ１０）／（ＲＲＬ００＋ＲＲＬ１０））によって決定されることが可能であり、ここで、ＲＲＬ００は、低抵抗参照素子ＲＬ００の抵抗であり、かつＲＲＬ１０は低抵抗参照素子ＲＬ１０の抵抗である。ここで、低抵抗参照素子ＲＬ００の抵抗と、低抵抗参照素子ＲＬ１０の抵抗とが略同じであれば、低抵抗参照素子ＲＬ００の抵抗、低抵抗参照素子ＲＬ１０の抵抗および低抵抗Ｒｌｏｗが略同じであることは、留意される。例えば、低抵抗参照素子ＲＬ００の抵抗＝３ＭΩ、低抵抗参照素子ＲＬ１０の抵抗＝３ＭΩ、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌとの比率の逆数が２である場合、Ｒｌｏｗ＝（２）（（３ＭΩｘ３ＭΩ）／（３ＭΩ＋３ＭΩ））＝３ＭΩになる。
第１のＮＭＯＳトランジスタ５２１は、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ５２１のしきい値電圧ＶＴより大きくなるとオンになる。第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧は、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＮＭＯＳトランジスタ５２１のゲート電圧ＶＧは、第１のＮＭＯＳトランジスタ５２１のゲート端子が差動増幅器５１１の出力端子に電気接続されていることから、差動増幅器５１１の出力電圧Ｖｏｕｔとなる。第１のＮＭＯＳトランジスタ５２１のソース電圧ＶＳは、第１のＮＭＯＳトランジスタ５２１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。
差動増幅器５１１の出力電圧Ｖｏｕｔは、差動増幅器５１１の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器５１１は、利得１
を有するが、差動増幅器５１１が有する利得は、１に限定されない。差動増幅器５１１の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器５１１の利得について、１より大きい差動増幅器５１１の利得、および１より少ない差動増幅器５１１の利得等の他の値を選択してもよい。差動増幅器５１１の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＮＭＯＳトランジスタ５２１のドレイン端子と、第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７における各ＮＭＯＳトランジスタのソース端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器５１１の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器５１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器５１１の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ５２１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、第１のＮＭＯＳトランジスタ５２１は、オンになる。
ＮＭＯＳトランジスタ５４１、５４３は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ１１－Ｓ１２によってオンにされ、かつＮＭＯＳトランジスタ５４５、５４７は、テスト回路または制御回路により供給される制御信号Ｓ１３－Ｓ１４によってオフにされる。テスト回路または制御回路は、ＮＭＯＳトランジスタ５４１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４１のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ１１と、ＮＭＯＳトランジスタ５４３のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４３のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ１２と、ＮＭＯＳトランジスタ５４５のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４５のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ１３と、ＮＭＯＳトランジスタ５４７のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４７のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ１４とを供給する。
第１のＮＭＯＳトランジスタ５２１、ＮＭＯＳトランジスタ５４１およびＮＭＯＳトランジスタ５４３がオンになると、電流ＩＲＬ００ｗ２が低抵抗参照素子ＲＬ００を介してビットラインＢＬ（Ｌ０）に流れ込み、電流Ｉ５４１がビットラインＢＬ（Ｌ０）からＮＭＯＳトランジスタ５４１を介して流れ、電流ＩＲＬ１０ｗ２が低抵抗参照素子ＲＬ１０を介してビットラインＢＬ（Ｌ１）に流れ込み、電流Ｉ５４３がビットラインＢＬ（Ｌ１）からＮＭＯＳトランジスタ５４３を介して流れ、大電流Ｉ５２１ｌが第１のＮＭＯＳトランジスタ５２１を介して流れ、ビットラインＢＬ（Ｌ０）上の電圧がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動され、かつビットラインＢＬ（Ｌ１）上の電圧がフィードバ
ック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図６Ｅは、低抵抗参照素子ＲＬ００を介して流れるＩＲＬ００ｗ２と、ＮＭＯＳトランジスタ５４１を介して流れる電流Ｉ５４１と、低抵抗参照素子ＲＬ１０を介して流れる電流ＩＲＬ１０ｗ２と、ＮＭＯＳトランジスタ５４３を介して流れる電流Ｉ５４３と、第１のＮＭＯＳトランジスタ５２１を介して流れる大電流Ｉ５２１ｌとを示している。電流ＩＲＬ００ｗ２は、低抵抗参照素子ＲＬ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（Ｌ０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ低抵抗参照素子ＲＬ００の第１の端子がビットラインＢＬ（Ｌ０）上の電圧ＶＢＬ（Ｌ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、低抵抗参照素子ＲＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｌ０）に電気接続される他の低抵抗参照素子ＲＬ０１－ＲＬ０ｙを介して流れない。電流ＩＲＬ１０ｗ２は、低抵抗参照素子ＲＬ１０の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（Ｌ０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ低抵抗参照素子ＲＬ１０の第１の端子がビットラインＢＬ（Ｌ１）上の電圧ＶＢＬ（Ｌ１）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、低抵抗参照素子ＲＬ１０を介して流れる。一方で、漏れ電流を無視すれば、他の低抵抗参照素子ＲＬ１１－ＲＬ１ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の低抵抗参照素子ＲＬ１１－ＲＬ１ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｌ１）に電気接続される他の低抵抗参照素子ＲＬ１１－ＲＨ１ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＬ００ｗ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＬ００ｗ２＝（ＶＷＬ（０）－ＶＢＬ（Ｌ０））／ＲＲＬ００と概算することができ、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、ＶＢＬ（Ｌ０）は、ビットラインＢＬ（Ｌ０）上の電圧であり、ＲＲＬ００は、低抵抗参照素子ＲＬ００の抵抗である。例えば、電圧ＶＷＬ（０）が２ボルトのシステム電圧Ｖｄｄであり、電圧ＶＢＬ（Ｌ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ００が３ＭΩの抵抗を有する場合、電流ＩＲＬ００ｗ２の量は、オームの法則を用いて、ＩＲＬ００ｗ２＝（２Ｖ－１Ｖ）／３ＭΩ＝１／３μＡと概算されてもよい。ビットラインＢＬ（Ｌ０）に流れ込む電流の量は、ビットラインＢＬ（Ｌ０）から流れる電流の量に略等しいことから、電流ＩＲＬ００ｗ２の量は、漏れ電流を無視すれば、ビットラインＢＬ（Ｌ０）からＮＭＯＳトランジスタ５４１を介して流れる電流Ｉ５４１の量に略等しい。電流ＩＲＬ１０ｗ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＬ１０ｗ２＝（ＶＷＬ（０）－ＶＢＬ（Ｌ１））／ＲＲＬ１０と概算することができ、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、ＶＢＬ（Ｌ１）は、ビットラインＢＬ（Ｌ１）上の電圧であり、ＲＲＬ１０は、低抵抗参照素子ＲＬ１０の抵抗である。例えば、電圧ＶＷＬ（０）が２ボルトのシステム電圧Ｖｄｄであり、電圧ＶＢＬ（Ｌ１）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ低抵抗参照素子ＲＬ１０が３ＭΩの抵抗を有する場合、電流ＩＲＬ１０ｗ２の量は、オームの法則を用いて、ＩＲＬ１０ｗ２＝（２Ｖ－１Ｖ）／３ＭΩ＝１／３μＡと概算されてもよい。ビットラインＢＬ（Ｌ１）に流れ込む電流の量は、ビットラインＢＬ（Ｌ１）から流れる電流の量に略等しいことから、電流ＩＲＬ１０ｗ２の量は、漏れ電流を無視すれば、ビットラインＢＬ（Ｌ１）からＮＭＯＳトランジスタ５４３を介して流れる電流Ｉ５４３の量に略等しい。電流Ｉ５４１の量と電流Ｉ５４３の量との合計は、第１のＮＭＯＳトランジスタ５
２１が第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７と直列に電気接続されていることから、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量に略等しい。したがって、電流ＩＲＬ００ｗ２の量と電流ＩＲＬ１０ｗ２の量との合計は、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量に略等しい。電流ＩＲＬ００ｗ２の量が１／３マイクロアンペアであり、かつ電流ＩＲＬ１０ｗ２の量が１／３マイクロアンペアである上述の例を参照すると、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量は、２／３マイクロアンペアである。なお、漏れ電流が電流ＩＲＬ００ｗ２と電流ＩＲＬ１０ｗ２との合計を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ５３１により、概して電流量Ｉｌｏｗに対応する電流Ｉ５３１ｌを供給することによって実行される。あるいは、調整可能な電流量を取り込むための回路５０３が、先に論じたように、第１の複数のＮＭＯＳトランジスタ５３１、５３３と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ５３１と直列に電気接続されるＦＥＴをオンにして、ＮＭＯＳトランジスタ５３１が概して電流量Ｉｌｏｗに対応する電流Ｉ５３１ｌを供給することによって実行される。先に論じたように、電流量Ｉｌｏｗは、低抵抗Ｒｌｏｗを有する抵抗参照素子、先に論じたようにシステム電圧ＶｄｄであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子、およびフィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子を介して流れる電流の量である。電流量Ｉｌｏｗは、オームの法則を用いて、Ｉｌｏｗ＝（ＶＷＬ（０）－Ｖｆｅｅｄｂａｃｋ）／Ｒｌｏｗとして決定されることが可能であり、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、Ｖｆｅｅｄｂａｃｋは、フィードバック電圧であり、Ｒｌｏｗは、低抵抗である。たとえば、ＶＷＬ（０）＝２Ｖ、Ｖｆｅｅｄｂａｃｋ＝１Ｖ、Ｒｌｏｗ＝３ＭΩである場合、Ｉｌｏｗ＝（２Ｖ－１Ｖ）／３ＭΩ＝１／３μＡである。なお、電流Ｉ５３１ｌは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ５３１ｌに起因して、ビットラインＢＬ（０）に流れ込む電流が電流Ｉ５３１ｌの量に略等しくなることは、留意される。
ＮＭＯＳトランジスタ５３１は、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５３１のしきい値電圧ＶＴより大きくなるとオンになる。ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＮＭＯＳトランジスタ５３１のゲート電圧ＶＧは、ＮＭＯＳトランジスタ５３１のゲート端子が差動増幅器５１１の出力端子に電気接続されていることから、差動増幅器５１１の出力電圧Ｖｏｕｔとなる。ＮＭＯＳトランジスタ５３１のソース電圧ＶＳは、ＮＭＯＳトランジスタ５３１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。さらに、ＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１のゲート電圧は、差動増幅器５１１の出力電圧Ｖｏｕｔであり、かつＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１のソース電圧は、０ボルトまたは接地電圧であることから、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ５２１のゲート－ソー
ス間電圧ＶＧＳに略等しい。なお、第１のＮＭＯＳトランジスタ５２１のソース端子および第１の複数のＮＭＯＳトランジスタ５３１、５３３におけるＮＭＯＳトランジスタのソース端子が、０ボルトまたは接地電圧より大きい電圧および０ボルトまたは接地電圧未満の電圧等の、０ボルトまたは接地電圧以外の電圧に電気接続され得ることは留意される。
先に論じたように、差動増幅器５１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトまたは接地電圧は概して一定であることから、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５３１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、ＮＭＯＳトランジスタ５３１は、オンになる。
ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量は、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量に比例する。ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量との比率を、ＮＭＯＳトランジスタ５３１の特徴および第１のＮＭＯＳトランジスタ５２１の特徴を選択することによって選択してもよい。ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量との比率は、第１のＮＭＯＳトランジスタ５２１の幅対長さ比の約０．５倍であるＮＭＯＳトランジスタ５３１の幅対長さ比を選択することにより、０．５として選択される。しかしながら、この比率は、０．５に限定されるものではなく、よって回路設計者は、０．５より大きい比率および０．５より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１の他の特徴を選択してもよい。例えば、回路設計者は、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタの他のサイズ、ＮＭＯＳトランジスタの配置およびＮＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＮＭＯＳトランジスタ５２１および第１の複数のＮＭＯＳトランジスタ５３１、５３３の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量との比率が、ＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１の幅対長さ比に基づいて選択される場合、電流Ｉ５３１ｌの量は、次式、Ｉ５３１ｌ＝（ＩＲＬ００ｗ２＋ＩＲＬ１０ｗ２）（（ＮＭＯＳ５３１のチャネル幅／ＮＭＯＳ５３１のチャネル長さ）／（ＮＭＯＳ５２１のチャネル幅／ＮＭＯＳ５２１のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＬ００ｗ２は、低抵抗参照素子ＲＬ００を介して流れる電流の量であり、かつＩＲＬ１０ｗ２は、低抵抗参照素子ＲＬ１０を介して流れる電流の量である。例えば
、電流ＩＲＬ００ｗ２が１／３マイクロアンペアであり、電流ＩＲＬ１０ｗ２が１／３マイクロアンペアであり、かつＮＭＯＳトランジスタ５３１の幅対長さ比が第１のＮＭＯＳトランジスタ５２１の幅対長さ比の０．５倍である場合、電流Ｉ５３１ｌ＝（１／３μＡ＋１／３μＡ）（０．５）＝１／３μＡである。
なお、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量が、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量との比率の逆数に整合する数のＮＭＯＳトランジスタを同時にオンにすることにより第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７を介して流れる電流の平均であり得ることは、留意される。例えば、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量との比率が０．５である場合、比率の逆数は、２であり、よって電流Ｉ５３１ｌの量は、ＮＭＯＳトランジスタのうちの２つを同時にオンにすることにより第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７を介して流れる電流の平均であり得る。例えば、ＮＭＯＳトランジスタ５４１、５４３が同時にオンにされてＮＭＯＳトランジスタ５４５、５４７がオフにされ、電流Ｉ５４１＝１／３マイクロアンペア、電流Ｉ５４３＝１／３マイクロアンペア、かつＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量と第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌとの比率が０．５である場合、電流Ｉ５３１ｌは、Ｉ５３１ｌ＝（Ｉ５４１＋Ｉ５４３）／２＝（１／３μＡ＋１／３μＡ）／２＝１／３μＡである。
電流ＩＣＥＬＬ００ｌｗ２は、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込み、かつ電流Ｉ５３１ｌは、ビットラインＢＬ（０）からＮＭＯＳトランジスタ５３１を介して流れる。図６Ｅは、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｌｗ２と、ＮＭＯＳトランジスタ５３１を介して流れる電流Ｉ５３１ｌとを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第２の端子は、先に論じたようにシステム電圧ＶｄｄであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあり、かつ抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流ＩＣＥＬＬ００ｌｗ２は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｌｗ２の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ５３１を介して流れる電流Ｉ５３１ｌの量に略等しい。さらに、電流ＩＣＥＬＬ００ｌｗ２の量は、ＮＭＯＳトランジスタ５４１を介して流れる電流Ｉ５４１の量と、ＮＭＯＳトランジスタ５４１を介して流れる電流Ｉ５４３との平均に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｌｗ２の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、ＣＥＬＬ００を介する電圧降下を差し引くことによって概算されることが可能であり、ＣＥＬＬ００を介する電圧降下は、オームの法則を用いて概算されることが可能である。したがって、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ＶＢＬ（０）＝ＶＷＬ（０）－（ＩＣＥＬＬ００ｌｗ２ｘＲＣＥＬＬ００）として概算されることが可能であり、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、電流ＩＣＥＬＬ００ｌｗ２は、ＣＥＬＬ００を介して流れる電流であ
り、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、およびＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＶＷＬ（０）＝２ボルト、ＩＲＬ００ｗ２＝１／３μＡ、ＩＲＬ１０ｗ２＝１／３μＡ、ＩＣＥＬＬ００ｌｗ２＝１／３μＡ、かつＲＣＥＬＬ００＝３ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／３μＡｘ３ＭΩ）＝１Ｖである。例えば、ＶＷＬ（０）＝２ボルト、ＩＲＬ００ｗ２＝１／３μＡ、ＩＲＬ１０ｗ２＝１／３μＡ、ＩＣＥＬＬ００ｌｗ２＝１／３μＡ、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／３μＡｘ１ＭΩ）＝５／３Ｖである。例えば、ＶＷＬ（０）＝２ボルト、ＩＲＬ００ｗ２＝１／３μＡ、ＩＲＬ１０ｗ２＝１／３μＡ、ＩＣＥＬＬ００ｌｗ２＝１／３μＡ、かつＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／３μＡｘ１０ＭΩ）＝－４／３Ｖである。なお、上述の計算例は、ビットラインＢＬ（０）上の例示的な電圧ＶＷＬ（０）を－４／３Ｖとして提示しているが、実際には、回路制約により、ビットラインＢＬ（０）上の例示的な電圧ＶＢＬ（０）が負電圧とならないように防止されることは、留意される。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）から流れる漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、電流ＩＣＥＬＬ００ｌｗ２の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）および電流ＩＣＥＬＬ００ｌｗ２の量は、抵抗変化素子ＳＷ００の低抵抗状態および低抵抗状態以外の抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、低抵抗状態と低抵抗状態以外の抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、電流ＩＣＥＬＬ００ｌｗ２の量に低抵抗Ｒｌｏｗを乗じて計算される電圧を差し引いたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションのための低抵抗Ｒｌｏｗを指示する。例えば、ＶＷＬ（０）＝２Ｖ、ＩＣＥＬＬ００ｌｗ２＝１／３μＡ、Ｒｌｏｗ＝
３ＭΩである場合、Ｖｒｅａｄ＝２Ｖ－（１／３μＡｘ３ＭΩ）＝１Ｖである。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、低抵抗Ｒｌｏｗより小さく（すなわち、ＲＣＥＬＬ００＜Ｒｌｏｗ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、低抵抗Ｒｌｏｗ以上であって（すなわち、ＲＣＥＬＬ００≧Ｒｌｏｗ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が低抵抗状態以外の抵抗状態であると決定される。
センスデバイス５６１は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス５６１は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス５６１は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が低抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が低抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｗ２＝１／３マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝５／３Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が低抵抗状態（典型的には、論理１に対応するＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｗ２＝１／３マイクロアンペア、ＲＣＥＬＬ００＝３ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が低抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｌｗ２＝１／３マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝－４／３Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が低抵抗状態以外の抵抗状態を有することを示す信号を出力する。なお、上述の例は、ビットラインＢＬ（０）上の例示的な電圧ＶＷＬ（０）を－４／３Ｖとして提示しているが、実際には、回路制約により、ビットラインＢＬ（０）上の例示的な電圧ＶＢＬ（０）が負電圧とならないように防止されることは、留意される。また、図５Ｆおよび５Ｈに示すように、複数のセンスデバイス５６１、５６３が複数の増幅器５７１、５７３に電気接続されている場合、複数のセンスデバイス５６１、５６３は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することも、留意される。さらに、図５Ｉに示すように、複数のセンスデバイス５６１、５６３が複数のインバータ５８１、５８３に電気接続されている場合、複数のインバータ５８１、５８３は、複数のセンスデバイス５６１、５６３により出力される信号を反転することも留意される。
あるいは、複数のセンスデバイス５６１、５６３は、図５Ｅ－５Ｈに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、または、増幅された電圧を受け取るために複数の増幅器５７１、５７３に電気接続
される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器５７１、５７３に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り込むための回路５０３は、抵抗変化素子アレイ５００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＮＭＯＳトランジスタ５２１を介して流れる大電流Ｉ５２１ｌの量を基礎とし、かつ大電流Ｉ５２１ｌの量は、抵抗変化素子アレイ５００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ５００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する低抵抗参照素子ＲＬ００－ＲＬ１ｙの抵抗の変化は、大電流Ｉ５２１ｌの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器５１１の非反転入力に供給され、かつ先に論じたように、第１のＮＭＯＳトランジスタ５２１のゲート電圧ＶＧは、差動増幅器５１１の出力電圧Ｖｏｕｔであり、かつ第１のＮＭＯＳトランジスタ５２１のソース電圧ＶＳは、０ボルトまたは接地電圧である。大電流Ｉ５２１ｌの量によってフィードバック電圧Ｖｆｅｅｄｂａｃｋと読取り電圧Ｖｒｅａｄとが略等しくなるように調整するために、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ５２１を介して流れる大電流Ｉ５２１ｌの量を調整し、かつ差動増幅器５１１は、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量は、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量に比例する。したがって、抵抗変化素子アレイ５００の回路状態を補償するために、第１のＮＭＯＳトランジスタ５２１により供給される大電流Ｉ５２１ｌの量を調整すると、抵抗変化素子アレイ５００の回路状態を補償するためにＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｌの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＳＥＴＶＥＲＩＦＹオペレーションは、第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタが略同量の電流を供給することから、同時に実行されることが可能である。第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタは、第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＳＥＴＶＥＲＩＦＹオペレーションのために略同量の電流を供給する。図６Ｅは、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込む電流ＩＣＥＬＬ００ｌｗ２と、ＣＥＬＬｘ０を介してビットラインＢＬ（ｘ）に流れ込む電流ＩＣＥＬＬｘ０ｌｗ２と、ビットラインＢＬ（０）からＮＭＯＳトランジスタ５３１を介して流れる電流Ｉ５３１ｌと、ビットラインＢＬ（ｘ）からＮＭＯＳトランジスタ５３３を介して流れる電流Ｉ５３
３ｌとを示している。電流Ｉ５３１ｌは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ５３１ｌに起因して、ビットラインＢＬ（０）に流れ込む電流が電流Ｉ５３１ｌの量に略等しくなる。電流Ｉ５３３ｌは、ビットラインＢＬ（ｘ）から流れ、かつビットラインＢＬ（ｘ）から流れる電流の量は、ビットラインＢＬ（ｘ）に流れ込む電流の量に略等しいことから、電流Ｉ５３３ｌに起因して、ビットラインＢＬ（ｘ）に流れ込む電流が電流Ｉ５３３ｌの量に略等しくなる。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションと同様に実行される。ワードライン上の各セルのＳＥＴＶＥＲＩＦＹオペレーションを同時に実行することは、高速データＳＥＴＶＥＲＩＦＹオペレーションまたはページモードＳＥＴＶＥＲＩＦＹオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
以下、図５Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションについて詳述するが、図５Ｅの例示的なアーキテクチャにおける各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションは、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションと同様に実行されることが可能である。図６Ｆは、図５Ｅの例示的なアーキテクチャにおけるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間の電流の流れを、漏れ電流を考慮せずに示した簡略図である。図６Ｆは、電流の流れをより詳細に示せるようにした抵抗変化素子アレイ５００の縮小版を示している。以下で詳述するＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、概して、ＣＥＬＬ００を介して流れる電流をワードラインＷＬ（０）からビットラインＢＬ（０）へ流れるものとして説明するが、本開示によるデバイスおよび方法が、ワードラインからビットラインへ流れるようなセルを介する電流の流れに限定されないことは、留意される。また、電流は、同時に実行されるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションで、第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタを介して、かつワードラインＷＬ（０）上の各セルを介して流れることから、図６Ｆは、同時に実行されるＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションおよびワードラインＷＬ（０）上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションについて参照され得ることも留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたフローチャート４００のステップ４０２と同様に、抵抗変化素子アレイ５００における複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからＣＥＬＬ００を選択することにより開始される。ＣＥＬＬ００の、複数の抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘｙからの選択は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）をシステム電圧Ｖｄｄへ駆動し、かつ他のワードラインＷＬ（１）－ＷＬ（ｙ）を読取り電圧Ｖｒｅａｄまたは高インピーダンス状態へ駆動することによって行われる。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、システム電圧Ｖｄｄおよび読取り電圧Ｖｒｅａｄは、回路設計者により選択される設計変数である。なお、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）を２ボルトのシステム電圧Ｖｄｄへ駆動されるものとして論じているが、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）は、システム電圧Ｖｄｄへ駆動されること、または２ボルトへ駆動されることに限定されるものではなく、よって、回路設計者は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）について、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択できることは、留意される。また、システム電圧Ｖｄｄを２ボルトの電圧レベルを有するものとして論じているが、システム電圧Ｖｄｄは、２ボルトの電圧レベルを有することに限定されるものではなく、よって、回路設計者は、システム電圧Ｖｄｄについて、２ボルトより大きい電圧レベルおよび２ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。さらに、読取り電圧Ｖｒｅａｄを１ボルトの電圧レベルを有するものとして論じているが、読取り電圧Ｖｒｅａｄは、１ボルトの電圧レベ
ルを有することに限定されるものではなく、よって、回路設計者は、読取り電圧Ｖｒｅａｄについて、１ボルトより大きい電圧レベルおよび１ボルト未満の電圧レベル等の他の電圧レベルを選択できることも、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、第１のＮＭＯＳトランジスタ５２１、ＮＭＯＳトランジスタ５４５およびＮＭＯＳトランジスタ５４７をオンにして、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗Ｒｈｉｇｈを選択することにより実行される。あるいは、第１のＮＭＯＳトランジスタ５２１が既にオンである場合、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０４において論じたことと同様の、少なくとも１つの抵抗変化素子のオペレーションのための抵抗を選択することは、ＮＭＯＳトランジスタ５４５およびＮＭＯＳトランジスタ５４７をオンにして、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗Ｒｈｉｇｈを選択することにより実行される。第１のＮＭＯＳトランジスタ５２１、ＮＭＯＳトランジスタ５４５およびＮＭＯＳトランジスタ５４７がオンにされると、調整可能な電流量を取り込むための回路５０３は、高抵抗Ｒｈｉｇｈを有する抵抗参照素子、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子、およびフィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子を介して流れる電流量Ｉｈｉｇｈを取り込むように設定される。高抵抗Ｒｈｉｇｈは、次式、Ｒｈｉｇｈ＝（ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量との比率の逆数）（（ＲＲＨ００ｘＲＲＨ１０）／（ＲＲＨ００＋ＲＲＨ１０））によって決定されることが可能であり、ここで、ＲＲＨ００は、高抵抗参照素子ＲＨ００の抵抗であり、かつＲＲＨ１０は、高抵抗参照素子ＲＨ１０の抵抗である。ここで、高抵抗参照素子ＲＨ００の抵抗と、高抵抗参照素子ＲＨ１０の抵抗とが略同じであれば、高抵抗参照素子ＲＨ００の抵抗、高抵抗参照素子ＲＨ１０の抵抗および高抵抗Ｒｈｉｇｈが略同じであることは、留意される。例えば、高抵抗参照素子ＲＨ００の抵抗＝８ＭΩ、高抵抗参照素子ＲＨ１０の抵抗＝８ＭΩ、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓとの比率の逆数が２である場合、Ｒｈｉｇｈ＝（２）（（８ＭΩｘ８ＭΩ）／（８ＭΩ＋８ＭΩ））＝８ＭΩになる。
第１のＮＭＯＳトランジスタ５２１は、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ５２１のしきい値電圧ＶＴより大きくなるとオンになる。第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧は、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。第１のＮＭＯＳトランジスタ５２１のゲート電圧ＶＧは、第１のＮＭＯＳトランジスタ５２１のゲート端子が差動増幅器５１１の出力端子に電気接続されていることから、差動増幅器５１１の出力電圧Ｖｏｕｔとなる。第１のＮＭＯＳトランジスタ５２１のソース電圧ＶＳは、第１のＮＭＯＳトランジスタ５２１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。
差動増幅器５１１の出力電圧Ｖｏｕｔは、差動増幅器５１１の利得に、非反転入力の電圧と反転入力の電圧との差を乗じることにより決定される。差動増幅器５１１は、利得１を有するが、差動増幅器５１１が有する利得は、１に限定されない。差動増幅器５１１の利得は、回路設計者により選択される設計変数であり、よって、回路設計者は、差動増幅器５１１の利得について、１より大きい差動増幅器５１１の利得、および１より少ない差
動増幅器５１１の利得等の他の値を選択してもよい。差動増幅器５１１の非反転入力の電圧は、非反転入力端子がフィードバックループを介して第１のＮＭＯＳトランジスタ５２１のドレイン端子と、第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７における各ＮＭＯＳトランジスタのソース端子とに電気接続されていることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋである。差動増幅器５１１の反転入力の電圧は、反転入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されていることから、読取り電圧Ｖｒｅａｄである。したがって、差動増幅器５１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｇａｉｎ（非反転入力の電圧－反転入力の電圧）で表すことができ、ここで、利得は、１であり、非反転入力の電圧は、フィードバック電圧Ｖｆｅｅｄｂａｃｋであり、反転入力の電圧は、読取り電圧Ｖｒｅａｄである。
差動増幅器５１１の出力電圧Ｖｏｕｔを決定するための上述の式における利得、非反転入力の電圧および反転入力の電圧にこれらを代入すると、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄとなり、かつ第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳが第１のＮＭＯＳトランジスタ５２１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、第１のＮＭＯＳトランジスタ５２１は、オンになる。
ＮＭＯＳトランジスタ５４５、５４７は、テスト回路または、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路により供給される制御信号Ｓ１３－Ｓ１４によってオンにされ、かつＮＭＯＳトランジスタ５４１、５４３は、テスト回路または制御回路により供給される制御信号Ｓ１１－Ｓ１２によってオフにされる。テスト回路または制御回路は、ＮＭＯＳトランジスタ５４１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４１のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ１１と、ＮＭＯＳトランジスタ５４３のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４３のしきい値電圧ＶＴより小さいような電圧レベルを有する制御信号Ｓ１２と、ＮＭＯＳトランジスタ５４５のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４５のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ１３と、ＮＭＯＳトランジスタ５４７のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５４７のしきい値電圧ＶＴより大きいような電圧レベルを有する制御信号Ｓ１４とを供給する。
第１のＮＭＯＳトランジスタ５２１、ＮＭＯＳトランジスタ５４５およびＮＭＯＳトランジスタ５４７がオンになると、電流ＩＲＨ００ｗ２が高抵抗参照素子ＲＨ００を介してビットラインＢＬ（Ｈ０）に流れ込み、電流Ｉ５４５がビットラインＢＬ（Ｈ０）からＮＭＯＳトランジスタ５４５を介して流れ、電流ＩＲＨ１０ｗ２が高抵抗参照素子ＲＨ１０を介してビットラインＢＬ（Ｈ１）に流れ込み、電流Ｉ５４７がビットラインＢＬ（Ｈ１）からＮＭＯＳトランジスタ５４７を介して流れ、小電流Ｉ５２１ｓが第１のＮＭＯＳトランジスタ５２１を介して流れ、ビットラインＢＬ（Ｈ０）上の電圧ＶＢＬ（Ｈ０）がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動され、かつビットラインＢＬ（Ｈ１）上の電圧ＶＢＬ（Ｈ１）がフィードバック電圧Ｖｆｅｅｄｂａｃｋに駆動される。図６Ｆは、高抵抗参照素子ＲＨ００を介して流れるＩＲＨ００ｗ２と、ＮＭＯＳトランジスタ５４５を介して流れる電流Ｉ５４５と、高抵抗参照素子ＲＨ１０を介して流れる電流ＩＲＨ１０ｗ
２と、ＮＭＯＳトランジスタ５４７を介して流れる電流Ｉ５４７と、第１のＮＭＯＳトランジスタ５２１を介して流れる小電流Ｉ５２１ｓとを示している。電流ＩＲＨ００ｗ２は、高抵抗参照素子ＲＨ００の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ高抵抗参照素子ＲＨ００の第１の端子がビットラインＢＬ（Ｈ０）上の電圧ＶＢＬ（Ｈ０）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、高抵抗参照素子ＲＨ００を介して流れる。一方で、漏れ電流を無視すれば、他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｈ０）に電気接続される他の高抵抗参照素子ＲＨ０１－ＲＨ０ｙを介して流れない。電流ＩＲＨ１０ｗ２は、高抵抗参照素子ＲＨ１０の第２の端子がワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあって、これが、先に論じたようにシステム電圧Ｖｄｄであり、かつ高抵抗参照素子ＲＨ１０の第１の端子がビットラインＢＬ（Ｈ１）上の電圧ＶＢＬ（Ｈ１）にあって、これが、先に論じたようにフィードバック電圧Ｖｆｅｅｄｂａｃｋであることから、高抵抗参照素子ＲＨ１０を介して流れる。一方で、漏れ電流を無視すれば、他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙの第２の端子が読取り電圧Ｖｒｅａｄまたは電流の流れを防止するための高インピーダンス状態にあり、かつ他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙの第１の端子がフィードバック電圧Ｖｆｅｅｄｂａｃｋにあることから、電流は、ビットラインＢＬ（Ｈ１）に電気接続される他の高抵抗参照素子ＲＨ１１－ＲＨ１ｙを介して流れない。ただし、後述するように、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、フィードバック電圧Ｖｆｅｅｄｂａｃｋの電圧レベルが読取り電圧Ｖｒｅａｄの電圧レベルに略等しくなるように調整されることは、留意される。
電流ＩＲＨ００ｗ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＨ００ｗ２＝（ＶＷＬ（０）－ＶＢＬ（Ｈ０））／ＲＲＨ００と概算することができ、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、ＶＢＬ（Ｈ０）は、ビットラインＢＬ（Ｈ０）上の電圧であり、ＲＨ００は、高抵抗参照素子ＲＲＨ００の抵抗である。例えば、電圧ＶＷＬ（０）が２ボルトのシステム電圧Ｖｄｄであり、電圧ＶＢＬ（Ｈ０）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ００が８ＭΩの抵抗を有する場合、電流ＩＲＨ００ｗ２の量は、オームの法則を用いて、ＩＲＨ００ｗ２＝（２Ｖ－１Ｖ）／８ＭΩ＝１／８μＡと概算されてもよい。ビットラインＢＬ（Ｈ０）に流れ込む電流の量は、ビットラインＢＬ（Ｈ０）から流れる電流の量に略等しいことから、電流ＩＲＨ００ｗ２の量は、漏れ電流を無視すれば、ビットラインＢＬ（Ｈ０）からＮＭＯＳトランジスタ５４５を介して流れる電流Ｉ５４５の量に略等しい。電流ＩＲＨ１０ｗ２の量は、漏れ電流を無視すれば、オームの法則を用いて、ＩＲＨ１０ｗ２＝（ＶＷＬ（０）－ＶＢＬ（Ｈ１））／ＲＲＨ１０と概算することができ、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、ＶＢＬ（Ｈ１）は、ビットラインＢＬ（Ｈ１）上の電圧であり、ＲＲＨ１０は、高抵抗参照素子ＲＨ１０の抵抗である。例えば、電圧ＶＷＬ（０）が２ボルトのシステム電圧Ｖｄｄであり、電圧ＶＢＬ（Ｈ１）が１ボルトのフィードバック電圧Ｖｆｅｅｄｂａｃｋであり、かつ高抵抗参照素子ＲＨ１０が８ＭΩの抵抗を有する場合、電流ＩＲＨ１０ｗ２の量は、オームの法則を用いて、ＩＲＨ１０ｗ２＝（２Ｖ－１Ｖ）／８ＭΩ＝１／８μＡと概算されてもよい。ビットラインＢＬ（Ｈ１）に流れ込む電流の量は、ビットラインＢＬ（Ｈ１）から流れる電流の量に略等しいことから、電流ＩＲＨ１０ｗ２の量は、漏れ電流を無視すれば、ビットラインＢＬ（Ｈ１）からＮＭＯＳトランジスタ５４７を介して流れる電流Ｉ５４７の量に略等しい。電流Ｉ５４５の量と電流Ｉ５４７の量との合計は、第１のＮＭＯＳトランジスタ５２１が第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７と直列に電気接続されていることから、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量に略等しい。したがって、電流ＩＲＨ００ｗ２の量と電流ＩＲＨ１０ｗ２の
量との合計は、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量に略等しい。電流ＩＲＨ００ｗ２の量が１／８マイクロアンペアであり、かつ電流ＩＲＨ１０ｗ２の量が１／８マイクロアンペアである上述の例を参照すると、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量は、１／４マイクロアンペアである。なお、漏れ電流が電流ＩＲＨ００ｗ２と電流ＩＲＨ１０ｗ２との合計を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ５３１により、概して電流量Ｉｈｉｇｈに対応する電流Ｉ５３１ｓを供給することによって実行される。あるいは、調整可能な電流量を取り込むための回路５０３が、先に論じたように、第１の複数のＮＭＯＳトランジスタ５３１、５３３と直列に電気接続される複数のＦＥＴをさらに含む場合、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０６において論じたことと同様の、オペレーションのための電流量をオペレーションのための抵抗に基づいて供給することは、ＮＭＯＳトランジスタ５３１と直列に電気接続されるＦＥＴをオンにして、ＮＭＯＳトランジスタ５３１が概して電流量Ｉｈｉｇｈに対応する電流Ｉ５３１ｓを供給することによって実行される。先に論じたように、電流量Ｉｈｉｇｈは、高抵抗Ｒｈｉｇｈを有する抵抗参照素子、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）に電気接続される第２の端子、およびフィードバック電圧Ｖｆｅｅｄｂａｃｋに電気接続される第１の端子を介して流れる電流の量である。電流量Ｉｈｉｇｈは、オームの法則を用いて、Ｉｈｉｇｈ＝（ＶＷＬ（０）－Ｖｆｅｅｄｂａｃｋ）／Ｒｈｉｇｈとして決定されることが可能であり、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、Ｖｆｅｅｄｂａｃｋは、フィードバック電圧であり、Ｒｈｉｇｈは、高抵抗である。例えば、ＶＷＬ（０）＝２Ｖ、Ｖｆｅｅｄｂａｃｋ＝１Ｖ、Ｒｈｉｇｈ＝８ＭΩである場合、Ｉｈｉｇｈ＝（２Ｖ－１Ｖ）／８ＭΩ＝１／８μＡである。なお、電流Ｉ５３１ｓは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ５３１ｓに起因して、ビットラインＢＬ（０）に流れ込む電流が電流Ｉ５３１ｓの量に略等しくなることは、留意される。
ＮＭＯＳトランジスタ５３１は、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５３１のしきい値電圧ＶＴより大きくなるとオンになる。ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、ゲート電圧ＶＧとソース電圧ＶＳとの差によって決定される。ＮＭＯＳトランジスタ５３１のゲート電圧ＶＧは、ＮＭＯＳトランジスタ５３１のゲート端子が差動増幅器５１１の出力端子に電気接続されていることから、差動増幅器５１１の出力電圧Ｖｏｕｔとなる。ＮＭＯＳトランジスタ５３１のソース電圧ＶＳは、ＮＭＯＳトランジスタ５３１のソース端子が０ボルトまたは接地に電気接続されていることから、０ボルトまたは接地電圧である。したがって、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、ＶＧＳ＝ＶＧ－ＶＳで表すことができ、ここで、ゲート電圧ＶＧは、差動増幅器５１１の出力電圧Ｖｏｕｔであり、ソース電圧ＶＳは、０ボルトまたは接地電圧である。さらに、ＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１のゲート電圧は、差動増幅器５１１の出力電圧Ｖｏｕｔであり、かつＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１のソース電圧は、０ボルトまたは接地電圧であることから、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳに略等しい。なお、第１のＮＭＯＳトランジスタ５２１のソース端子および第１の複数のＮＭＯＳトランジスタ５３１、５３３におけるＮＭＯＳトランジスタのソース端子が、０ボルトまたは接地電圧より大きい電圧および０ボルトまたは接地電圧未満
の電圧等の、０ボルトまたは接地電圧以外の電圧に電気接続され得ることは留意される。
先に論じたように、差動増幅器５１１の出力電圧Ｖｏｕｔは、Ｖｏｕｔ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄで表すことができ、よって、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳを決定するための上述の式におけるゲート電圧ＶＧにＶｆｅｅｄｂａｃｋ－Ｖｒｅａｄを代入すると、式、ＶＧＳ＝Ｖｆｅｅｄｂａｃｋ－Ｖｒｅａｄ－０ボルトとなる。この式が示すように、読取り電圧Ｖｒｅａｄの電圧レベル、および０ボルトは概して一定であることから、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳは、フィードバック電圧Ｖｆｅｅｄｂａｃｋが変わると変化する。したがって、フィードバック電圧Ｖｆｅｅｄｂａｃｋが、ＮＭＯＳトランジスタ５３１のゲート－ソース間電圧ＶＧＳがＮＭＯＳトランジスタ５３１のしきい値電圧ＶＴより大きいような電圧レベルを有すると、ＮＭＯＳトランジスタ５３１は、オンになる。
ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量は、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量に比例する。ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量との比率は、回路設計者により選択される設計変数である。回路設計者は、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量との比率を、ＮＭＯＳトランジスタ５３１の特徴および第１のＮＭＯＳトランジスタ５２１の特徴を選択することによって選択してもよい。ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量との比率は、第１のＮＭＯＳトランジスタ５２１の幅対長さ比の約０．５倍であるＮＭＯＳトランジスタ５３１の幅対長さ比を選択することにより、０．５として選択される。しかしながら、この比率は、０．５に限定されるものではなく、よって回路設計者は、０．５より大きい比率および０．５より小さい比率等の他の値を比率として選択してもよい。さらに、回路設計者は、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１の他の特徴を選択してもよい。例えば、回路設計者は、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量との間に望ましい比率を達成するために、ＮＭＯＳトランジスタの他のサイズ、ＮＭＯＳトランジスタの配置およびＮＭＯＳトランジスタの製造材料を選択してもよい。なお、第１のＮＭＯＳトランジスタ５２１および第１の複数のＮＭＯＳトランジスタ５３１、５３３の代わりに他のタイプの電界効果トランジスタが使用される場合、回路設計者は、電流間に望ましい比率を達成するために、他のタイプの電界効果トランジスタのサイズ、配置および製造材料を選択し得ることも留意される。
ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量との比率が、ＮＭＯＳトランジスタ５３１および第１のＮＭＯＳトランジスタ５２１の幅対長さ比に基づいて選択される場合、電流Ｉ５３１ｓの量は、次式、Ｉ５３１ｓ＝（ＩＲＨ００ｗ２＋ＩＲＨ１０ｗ２）（（ＮＭＯＳ５３１のチャネル幅／ＮＭＯＳ５３１のチャネル長さ）／（ＮＭＯＳ５２１のチャネル幅／ＮＭＯＳ５２１のチャネル長さ））により概算されることが可能であり、ここで、ＩＲＨ００ｗ２は、高抵抗参照素子ＲＨ００を介して流れる電流の量であり、かつＩＲＨ１０ｗ２は、高抵抗参照素子ＲＨ１０を介して流れる電流の量である。例えば、電流ＩＲＨ００ｗ２が１／８マイクロアンペアであり、電流ＩＲＨ１０ｗ２が１／８マイクロアンペアであり、かつＮＭＯＳトランジスタ５３１の幅対長さ比が第１のＮＭＯＳトランジスタ５２１の幅対長さ比の０．５倍である場合、電流Ｉ５３１ｓ＝（１／８μＡ
＋１／８μＡ）（０．５）＝１／８μＡである。
なお、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量が、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量との比率の逆数に整合する数のＮＭＯＳトランジスタを同時にオンにすることにより第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７を介して流れる電流の平均であり得ることは、留意される。例えば、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量との比率が０．５である場合、比率の逆数は、２であり、よって電流Ｉ５３１ｓの量は、ＮＭＯＳトランジスタのうちの２つを同時にオンにすることにより第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７を介して流れる電流の平均であり得る。例えば、ＮＭＯＳトランジスタ５４５、５４７が同時にオンにされてＮＭＯＳトランジスタ５４１、５４３がオフにされ、電流Ｉ５４５＝１／８マイクロアンペア、電流Ｉ５４７＝１／８マイクロアンペア、かつＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量と第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓとの比率が０．５である場合、電流Ｉ５３１ｓは、Ｉ５３１ｓ＝（Ｉ５４５＋Ｉ５４７）／２＝（１／８μＡ＋１／８μＡ）／２＝１／８μＡである。
電流ＩＣＥＬＬ００ｓｗ２は、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込み、かつ電流Ｉ５３１ｓは、ビットラインＢＬ（０）からＮＭＯＳトランジスタ５３１を介して流れる。図６Ｆは、ＣＥＬＬ００を介して流れる電流ＩＣＥＬＬ００ｓｗ２と、ＮＭＯＳトランジスタ５３１を介して流れる電流Ｉ５３１ｓとを示している。ＣＥＬＬ００内の抵抗変化素子ＳＷ００の第２の端子は、先に論じたようにシステム電圧ＶｄｄであるワードラインＷＬ（０）上の電圧ＶＷＬ（０）にあり、かつＣＥＬＬ００内の抵抗変化素子ＳＷ００の第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流ＩＣＥＬＬ００ｓｗ２は、ＣＥＬＬ００を介して流れる。一方で、漏れ電流を無視すれば、他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙ内の抵抗変化素子ＳＷ０１－ＳＷ０ｙの第２の端子は、読取り電圧Ｖｒｅａｄまたは電流の流れを防止する高インピーダンス状態にあり、かつ抵抗変化素子ＳＷ０１－ＳＷ０ｙの第１の端子は、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）にあることから、電流は、ビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介して流れない。ビットラインＢＬ（０）に流れ込む電流の量は、ビットラインＢＬ（０）から流れる電流の量に略等しいことから、電流ＩＣＥＬＬ００ｓｗ２の量は、漏れ電流を無視すれば、ＮＭＯＳトランジスタ５３１を介して流れる電流Ｉ５３１ｓの量に略等しい。さらに、電流ＩＣＥＬＬ００ｓｗ２の量は、ＮＭＯＳトランジスタ５４５を介して流れる電流Ｉ５４５の量と、ＮＭＯＳトランジスタ５４７を介して流れる電流Ｉ５４７との平均に略等しい。なお、漏れ電流が電流ＩＣＥＬＬ００ｓｗ２の量を遙かに下回る場合、漏れ電流がＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションを妨げないことは、留意される。
ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、漏れ電流を無視すれば、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、ＣＥＬＬ００を介する電圧降下を差し引くことによって概算されることが可能であり、ＣＥＬＬ００を介する電圧降下は、オームの法則を用いて概算されることが可能である。したがって、ビットラインＢＬ（０）上の電圧は、ＶＢＬ（０）＝ＶＷＬ（０）－（ＩＣＥＬＬ００ｓｗ２ｘＲＣＥＬＬ００）として概算されることが可能であり、ここで、ＶＷＬ（０）は、ワードラインＷＬ（０）上の電圧であり、電流ＩＣＥＬＬ００ｓｗ２は、ＣＥＬＬ００を介して流れる電流であり、かつＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である。この式に示すように、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、およびＣＥＬＬ００を介して流れる電流は、概して一定であることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、
抵抗変化素子ＳＷ００の抵抗が変わると変化する。例えば、ＶＷＬ（０）＝２ボルト、ＩＲＨ００ｗ２＝１／８μＡ、ＩＲＨ１０ｗ２＝１／８μＡ、ＩＣＥＬＬ００ｓｗ２＝１／８μＡ、かつＲＣＥＬＬ００＝８ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／８μＡｘ８ＭΩ）＝１Ｖである。例えば、ＶＷＬ（０）＝２ボルト、ＩＲＨ００ｗ２＝１／８μＡ、ＩＲＨ１０ｗ２＝１／８μＡ、ＩＣＥＬＬ００ｓｗ２＝１／８μＡ、かつＲＣＥＬＬ００＝１ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／８μＡｘ１ＭΩ）＝１５／８Ｖである。例えば、ＶＷＬ（０）＝２ボルト、ＩＲＨ００ｗ２＝１／８μＡ、ＩＲＨ１０ｗ２＝１／８μＡ、ＩＣＥＬＬ００ｓｗ２＝１／８μＡ、かつＲＣＥＬＬ００＝１０ＭΩである場合、電圧ＶＢＬ（０）＝２Ｖ－（１／８μＡｘ１０ＭΩ）＝３／４Ｖである。
なお、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより低く、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）に流れ込んで、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルアップすることは、留意される。また、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きく、かつビットラインＢＬ（０）上の他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙに電気接続されるワードラインＷＬ（１）－ＷＬ（ｙ）が読取り電圧Ｖｒｅａｄへ駆動される場合、漏れ電流が他の抵抗変化素子セルＣＥＬＬ０１－ＣＥＬＬ０ｙを介してビットラインＢＬ（０）から流れ、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）をプルダウンすることも、留意される。さらに、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）に流れ込む漏れ電流によりプルアップされる場合、かつビットラインＢＬ（０）上の電圧ＶＢＬ（０）が、ビットラインＢＬ（０）から流れる漏れ電流によりプルダウンされる場合、ワードラインＷＬ（１）－ＷＬ（ｙ）の数は、選択される抵抗変化素子ＳＷ００の抵抗状態を決定するための余裕を許容するに足る少数であるべきであることも、留意される。
ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの間に、先にフローチャート４００のステップ４０８において論じたことと同様の、少なくとも１つの抵抗変化素子の抵抗状態を少なくとも１つの抵抗変化素子の抵抗およびオペレーションのための抵抗に基づいて決定することは、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較して決定することにより実行される。先に論じたように、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）、電流ＩＣＥＬＬ００ｓｗ２の量、および抵抗変化素子ＳＷ００の抵抗によって決定される。ワードラインＷＬ（０）上の電圧ＶＷＬ（０）および電流ＩＣＥＬＬ００ｓｗ２の量は、抵抗変化素子ＳＷ００の高抵抗状態および高抵抗状態以外の抵抗状態の双方で略同じであり、一方で、抵抗変化素子ＳＷ００の抵抗は、高抵抗状態と高抵抗状態以外の抵抗状態とで異なることから、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）は、抵抗変化素子ＳＷ００の抵抗状態を指示する。読取り電圧Ｖｒｅａｄは、ワードラインＷＬ（０）上の電圧ＶＷＬ（０）から、電流ＩＣＥＬＬ００ｓｗ２の量に高抵抗Ｒｈｉｇｈを乗じて計算される電圧を差し引いたものに等しいことから、読取り電圧Ｖｒｅａｄは、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションのための高抵抗Ｒｈｉｇｈを指示する。例えば、ＶＷＬ（０）＝２Ｖ、ＩＣＥＬＬ００ｓｗ２＝１／８μＡ、Ｒｈｉｇｈ＝８ＭΩである場合、Ｖｒｅａｄ＝２Ｖ－（１／８μＡｘ８ＭΩ）＝１Ｖである。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下（すなわち、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）≦Ｖｒｅａｄ）である場合、抵抗変化素子ＳＷ００の抵抗は、高抵抗Ｒｈｉｇｈ以上であって（すなわち、ＲＣＥＬＬ００≧Ｒｈｉｇｈ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態であると決定される。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合（すなわち
、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）＞Ｖｒｅａｄ）、抵抗変化素子ＳＷ００の抵抗は、高抵抗Ｒｈｉｇｈより小さく（すなわち、ＲＣＥＬＬ００＜Ｒｈｉｇｈ、ただし、ＲＣＥＬＬ００は、ＣＥＬＬ００内の抵抗変化素子ＳＷ００の抵抗である）、抵抗変化素子ＳＷ００の抵抗状態が高抵抗状態以外の抵抗状態であると決定される。
センスデバイス５６１は、第１の入力端子がビットラインＢＬ（０）に電気接続されていることから、第１の入力端子でビットラインＢＬ（０）上の電圧ＶＢＬ（０）を受け取り、かつ第２の入力端子が電源、電圧源、ドライバ回路、抵抗分割回路、テスト回路、プロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路、または読取り電圧Ｖｒｅａｄを供給する他のデバイスに電気接続されることから、第２の入力端子で読取り電圧Ｖｒｅａｄを受け取る。センスデバイス５６１は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と読取り電圧Ｖｒｅａｄとを比較することによって決定する。センスデバイス５６１は、出力端子上へ、抵抗変化素子ＳＷ００の抵抗状態を指示する信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄ以下である場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が高抵抗状態を有することを示す信号を出力する。ビットラインＢＬ（０）上の電圧ＶＢＬ（０）が読取り電圧Ｖｒｅａｄより大きい場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が高抵抗状態以外の抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｗ２＝１／８マイクロアンペア、ＲＣＥＬＬ００＝１０ＭΩ、ＶＢＬ（０）＝３／４Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が高抵抗状態（典型的には、論理０に対応するＲＥＳＥＴ状態）を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｗ２＝１／８マイクロアンペア、ＲＣＥＬＬ００＝８ＭΩ、ＶＢＬ（０）＝１Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が高抵抗状態を有することを示す信号を出力する。例えば、ＩＣＥＬＬ００ｓｗ２＝１／８マイクロアンペア、ＲＣＥＬＬ００＝１ＭΩ、ＶＢＬ（０）＝１５／８Ｖ、かつＶｒｅａｄ＝１Ｖである場合、センスデバイス５６１は、抵抗変化素子ＳＷ００が高抵抗状態以外の抵抗状態を有することを示す信号を出力する。なお、図５Ｆおよび５Ｈに示すように、複数のセンスデバイス５６１、５６３が複数の増幅器５７１、５７３に電気接続されている場合、複数のセンスデバイス５６１、５６３は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧とを比較して決定することは、留意される。さらに、図５Ｉに示すように、複数のセンスデバイス５６１、５６３が複数のインバータ２８１、２８３に電気接続されている場合、複数のインバータ２８１、２８３は、複数のセンスデバイス５６１、５６３により出力される信号を反転することも留意される。
あるいは、複数のセンスデバイス５６１、５６３は、図５Ｅ－５Ｈに示す例示的なアーキテクチャから省略され、かつテスト回路、論理回路、またはプロセッサ、コントローラ、プログラマブル論理デバイスおよびＦＧＰＡ等の制御回路は、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧を受け取るためにビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続され、または、増幅された電圧を受け取るために複数の増幅器５７１、５７３に電気接続される。テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、ビットラインＢＬ（０）－ＢＬ（ｘ）上の電圧と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。例えば、ＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションの場合、テスト回路、論理回路または制御回路がビットラインＢＬ（０）－ＢＬ（ｘ）に電気接続されると、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００の抵抗状態を、ビットラインＢＬ（０）上の電圧ＶＢＬ（０）と、読取り電圧Ｖｒｅａｄまたは読取り電圧Ｖｒｅａｄに対応する記憶された値とを比較することによって決定する。テスト回路、論理回路または制御回路が複数の増幅器５７１、５７３に電気接続されると、テスト回路、論
理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を、増幅された電圧と、読取り電圧Ｖｒｅａｄ等の選択された電圧、または読取り電圧Ｖｒｅａｄ等の選択された電圧に対応する記憶された値とを比較することによって決定する。さらに、テスト回路、論理回路または制御回路は、抵抗変化素子ＳＷ００－ＳＷｘｙの抵抗状態を示す信号を出力することができる。
さらに、調整可能な電流量を取り込むための回路５０３は、抵抗変化素子アレイ５００の回路状態を、フィードバック電圧Ｖｆｅｅｄｂａｃｋが読取り電圧Ｖｒｅａｄと略等しくなるように調整することによって補償する。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、第１のＮＭＯＳトランジスタ５２１を介して流れる小電流Ｉ５２１ｓの量を基礎とし、かつ小電流Ｉ５２１ｓの量は、抵抗変化素子アレイ５００の回路状態に影響されることから、フィードバック電圧Ｖｆｅｅｄｂａｃｋは、抵抗変化素子アレイ５００の回路状態を反映する。例えば、温度、漏れ電流および寄生インピーダンスに起因する高抵抗参照素子ＲＨ００－ＲＨ１ｙの抵抗の変化は、小電流Ｉ５２１ｓの量に影響を与える可能性がある。フィードバック電圧Ｖｆｅｅｄｂａｃｋは、差動増幅器５１１の非反転入力に供給され、かつ先に論じたように、第１のＮＭＯＳトランジスタ５２１のゲート電圧ＶＧは、差動増幅器５１１の出力電圧Ｖｏｕｔであり、かつ第１のＮＭＯＳトランジスタ５２１のソース電圧ＶＳは、０ボルトまたは接地電圧である。小電流Ｉ５２１ｓの量によってフィードバック電圧Ｖｆｅｅｄｂａｃｋと読取り電圧Ｖｒｅａｄとが略等しくなるように調整するために、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳは、第１のＮＭＯＳトランジスタ５２１を介して流れる小電流Ｉ５２１ｓの量を調整し、かつ差動増幅器５１１は、第１のＮＭＯＳトランジスタ５２１のゲート－ソース間電圧ＶＧＳを調整する。また、先に論じたように、ＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量は、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量に比例する。したがって、抵抗変化素子アレイ５００の回路状態を補償するために、第１のＮＭＯＳトランジスタ５２１により供給される小電流Ｉ５２１ｓの量を調整すると、抵抗変化素子アレイ５００の回路状態を補償するためにＮＭＯＳトランジスタ５３１により供給される電流Ｉ５３１ｓの量が比例して調整される。
さらに、ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタが略同量の電流を供給することから、同時に実行されることが可能である。第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタは、第１の複数のＮＭＯＳトランジスタ５３１、５３３における各ＮＭＯＳトランジスタが略同じ特徴および略同じゲート－ソース間電圧ＶＧＳを有することから、ＲＥＳＥＴＶＥＲＩＦＹオペレーションのために略同量の電流を供給する。図６Ｆは、ＣＥＬＬ００を介してビットラインＢＬ（０）に流れ込む電流ＩＣＥＬＬ００ｓｗ２と、ＣＥＬＬｘ０を介してビットラインＢＬ（ｘ）に流れ込む電流ＩＣＥＬＬｘ０ｓｗ２と、ビットラインＢＬ（０）からＮＭＯＳトランジスタ５３１を介して流れる電流Ｉ５３１ｓと、ビットラインＢＬ（ｘ）からＮＭＯＳトランジスタ５３３を介して流れる電流Ｉ５３３ｓとを示している。電流Ｉ５３１ｓは、ビットラインＢＬ（０）から流れ、かつビットラインＢＬ（０）から流れる電流の量は、ビットラインＢＬ（０）に流れ込む電流の量に略等しいことから、電流Ｉ５３１ｓに起因して、ビットラインＢＬ（０）に流れ込む電流は、電流Ｉ５３１ｓの量に略等しくなる。電流Ｉ５３３ｓは、ビットラインＢＬ（ｘ）から流れ、かつビットラインＢＬ（ｘ）から流れる電流の量は、ビットラインＢＬ（ｘ）に流れ込む電流の量に略等しいことから、電流Ｉ５３３ｓに起因して、ビットラインＢＬ（ｘ）に流れ込む電流は、電流Ｉ５３３ｓの量に略等しくなる。ワードラインＷＬ（０）上の各抵抗変化素子セルＣＥＬＬ００－ＣＥＬＬｘ０のＲＥＳＥＴＶＥＲＩＦＹオペレーションは、先に論じたＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションと同様に実行される。ワードライン上の各セルのＲＥＳＥＴＶＥＲＩＦＹオペレーションを同
時に実行することは、高速データＲＥＳＥＴＶＥＲＩＦＹオペレーションまたはページモードＲＥＳＥＴＶＥＲＩＦＹオペレーションが要求される所定のアプリケーションでは極めて望ましいことであり得る。
回路設計者は、抵抗変化素子アレイ５００における少なくとも１つの抵抗変化素子にアクセスするための電流量の範囲、ならびに抵抗変化素子アレイ５００における少なくとも１つの抵抗変化素子にアクセスするための電流量間の増分を調整することができる。上述の例では、ＣＥＬＬ００のＲＥＡＤオペレーションに対し、ＮＭＯＳトランジスタ５３１は、電流Ｉ５３１ｉ＝１１／４８マイクロアンペアを供給し、ＣＥＬＬ００のＳＥＴＶＥＲＩＦＹオペレーションに対し、ＮＭＯＳトランジスタ５３１は、電流Ｉ５３１ｌ＝１／３マイクロアンペアを供給し、かつＣＥＬＬ００のＲＥＳＥＴＶＥＲＩＦＹオペレーションに対し、ＮＭＯＳトランジスタ５３１は、電流Ｉ５３１ｓ＝１／８マイクロアンペアを供給する。したがって、上述の例において、ＮＭＯＳトランジスタ５３１は、１／８マイクロアンペアから１／３マイクロアンペアまでの範囲に渡って３つの電流を供給することができ、３つの電流は各々、０．１０４マイクロアンペアの増分で分離されている。例えば、回路設計者は、ＮＭＯＳトランジスタ５３１により供給され得る電流量の範囲、ならびにＮＭＯＳトランジスタ５３１により供給され得る電流量間の増分の調整を、第２の複数のＮＭＯＳトランジスタ５４１、５４３、５４５、５４７における、同時にオンにされるＮＭＯＳトランジスタの数を変えることにより行ってもよい。
本開示を、その特定の実施形態に関連して説明してきたが、当業者には、他の多くの変形例および変更および他の使用法が明らかとなるであろう。したがって、好ましくは、本開示は、本明細書に記載されている特定の開示に限定されない。

Claims (24)

  1. デバイスであって、
    抵抗変化素子アレイであって、前記抵抗変化素子アレイは、
    複数のビットラインと、
    複数のワードラインと、
    複数の抵抗変化素子とを備え、各抵抗変化素子は、第１の端子と第２の端子とを有し、かつ、各抵抗変化素子の前記第１の端子は、前記複数のビットラインのうちの１つのビットラインに電気接続され、各抵抗変化素子の前記第２の端子は、前記複数のワードラインのうちの１つのワードラインに電気接続される、抵抗変化素子アレイと、
    複数の抵抗参照素子であって、各抵抗参照素子は、第１の端子と第２の端子とを有し、かつ、各抵抗参照素子の前記第１の端子は、前記複数のビットラインのうちの１つのビットラインに電気接続され、各抵抗参照素子の前記第２の端子は、前記複数のワードラインのうちの１つのワードラインに電気接続される、複数の抵抗参照素子と、
    前記複数の抵抗変化素子における少なくとも１つの抵抗変化素子の動作のための電流量を、回路と前記複数の抵抗参照素子との間の電流の流れにより選択される抵抗に基づいて取り込むように構成される回路であって、前記回路は、前記複数の抵抗変化素子および前記複数の抵抗参照素子に電気接続される、回路と、
    前記抵抗変化素子アレイに電気接続される複数のセンスデバイスと、を備えるデバイス。
  2. 前記抵抗は、前記複数の抵抗参照素子における抵抗参照素子の抵抗から選択される、請求項１に記載のデバイス。
  3. 前記抵抗は、前記複数の抵抗参照素子における抵抗参照素子のうちの幾つかの異なる抵抗より大きい幾つかの異なる抵抗から選択される、請求項１に記載のデバイス。
  4. 前記幾つかの異なる抵抗の数は、３であり、かつ前記複数の抵抗参照素子における抵抗参照素子のうちの前記幾つかの異なる抵抗の数は、２である、請求項３に記載のデバイス。
  5. 前記複数の抵抗参照素子は、複数の低抵抗参照素子と、複数の高抵抗参照素子とを備え、前記複数の低抵抗参照素子は、前記複数の高抵抗参照素子の抵抗より少ない抵抗を有する、請求項１に記載のデバイス。
  6. 前記複数の抵抗参照素子は、複数の低抵抗参照素子と、複数の中間抵抗参照素子と、複数の高抵抗参照素子とを備え、かつ前記複数の低抵抗参照素子は、前記複数の中間抵抗参照素子の抵抗より少ない抵抗を有し、かつ前記複数の中間抵抗参照素子は、前記複数の高抵抗参照素子の抵抗より少ない抵抗を有する、請求項１に記載のデバイス。
  7. 前記回路は、さらに、少なくとも１つの制御信号を受信し、かつ前記少なくとも１つの制御信号に基づいて、前記回路と前記複数の抵抗参照素子との間の電流の流れを調整するように構成される、請求項１に記載のデバイス。
  8. 前記回路は、さらに、前記抵抗変化素子アレイの回路状態を補償するために、少なくとも１つの抵抗変化素子の動作のための前記電流量を調整するように構成される、請求項１に記載のデバイス。
  9. 前記複数の抵抗変化素子における抵抗変化素子は、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子および導電性ブリッジメモリ素子より成る
    グループから選択される、請求項１に記載のデバイス。
  10. 前記複数の抵抗参照素子における抵抗参照素子は、抵抗器、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子および導電性ブリッジメモリ素子より成るグループから選択される、請求項１に記載のデバイス。
  11. 複数の増幅器が前記抵抗変化素子アレイに電気接続されかつ前記複数のセンスデバイスが前記複数の増幅器に電気接続されるように、前記抵抗変化素子アレイと前記複数のセンスデバイスとの間に電気接続される複数の増幅器をさらに備える、請求項１に記載のデバイス。
  12. 前記複数の抵抗参照素子は、前記抵抗変化素子アレイ内に位置決めされる、請求項１に記載のデバイス。
  13. デバイスであって、
    抵抗変化素子アレイであって、前記抵抗変化素子アレイは、
    複数のビットラインと、
    複数のワードラインと、
    複数の抵抗変化素子とを備え、各抵抗変化素子は、第１の端子と第２の端子とを有し、かつ、各抵抗変化素子の前記第１の端子は、前記複数のビットラインのうちの１つのビットラインに電気接続され、各抵抗変化素子の前記第２の端子は、前記複数のワードラインのうちの１つのワードラインに電気接続される、抵抗変化素子アレイと、
    複数の抵抗参照素子であって、各抵抗参照素子は、第１の端子と第２の端子とを有し、かつ、各抵抗参照素子の前記第１の端子は、前記複数のビットラインのうちの１つのビットラインに電気接続され、各抵抗参照素子の前記第２の端子は、前記複数のワードラインのうちの１つのワードラインに電気接続される、複数の抵抗参照素子と、
    前記複数の抵抗変化素子における少なくとも１つの抵抗変化素子の動作のための電流量を、回路と前記複数の抵抗参照素子との間の電流の流れにより選択される抵抗に基づいて取り出すように構成される回路であって、前記回路は、前記複数の抵抗変化素子および前記複数の抵抗参照素子に電気接続される、回路と、
    前記抵抗変化素子アレイに電気接続される複数のセンスデバイスと、を備えるデバイス。
  14. 前記抵抗は、前記複数の抵抗参照素子における抵抗参照素子の抵抗から選択される、請求項１３に記載のデバイス。
  15. 前記抵抗は、前記複数の抵抗参照素子における抵抗参照素子のうちの幾つかの異なる抵抗より大きい幾つかの異なる抵抗から選択される、請求項１３に記載のデバイス。
  16. 前記幾つかの異なる抵抗の数は、３であり、かつ前記複数の抵抗参照素子における抵抗参照素子のうちの前記幾つかの異なる抵抗の数は、２である、請求項１５に記載のデバイス。
  17. 前記複数の抵抗参照素子は、複数の低抵抗参照素子と、複数の高抵抗参照素子とを備え、前記複数の低抵抗参照素子は、前記複数の高抵抗参照素子の抵抗より少ない抵抗を有する、請求項１３に記載のデバイス。
  18. 前記複数の抵抗参照素子は、複数の低抵抗参照素子と、複数の中間抵抗参照素子と、複数の高抵抗参照素子とを備え、かつ前記複数の低抵抗参照素子は、前記複数の中間抵抗参照素子の抵抗より少ない抵抗を有し、かつ前記複数の中間抵抗参照素子は、前記複数の高
    抵抗参照素子の抵抗より少ない抵抗を有する、請求項１３に記載のデバイス。
  19. 前記回路は、さらに、少なくとも１つの制御信号を受信し、かつ前記少なくとも１つの制御信号に基づいて、前記回路と前記複数の抵抗参照素子との間の電流の流れを調整するように構成される、請求項１３に記載のデバイス。
  20. 前記回路は、さらに、前記抵抗変化素子アレイの回路状態を補償するために、少なくとも１つの抵抗変化素子の動作のための前記電流量を調整するように構成される、請求項１３に記載のデバイス。
  21. 前記複数の抵抗変化素子における抵抗変化素子は、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子および導電性ブリッジメモリ素子より成るグループから選択される、請求項１３に記載のデバイス。
  22. 前記複数の抵抗参照素子における抵抗参照素子は、抵抗器、２端子ナノチューブスイッチング素子、相変化メモリ素子、金属酸化物メモリ素子および導電性ブリッジメモリ素子より成るグループから選択される、請求項１３に記載のデバイス。
  23. 複数の増幅器が前記抵抗変化素子アレイに電気接続されかつ前記複数のセンスデバイスが前記複数の増幅器に電気接続されるように、前記抵抗変化素子アレイと前記複数のセンスデバイスとの間に電気接続される複数の増幅器をさらに備える、請求項１３に記載のデバイス。
  24. 前記複数の抵抗参照素子は、前記抵抗変化素子アレイ内に位置決めされる、請求項１３に記載のデバイス。
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