TWI620180B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI620180B
TWI620180B TW105105280A TW105105280A TWI620180B TW I620180 B TWI620180 B TW I620180B TW 105105280 A TW105105280 A TW 105105280A TW 105105280 A TW105105280 A TW 105105280A TW I620180 B TWI620180 B TW I620180B
Authority
TW
Taiwan
Prior art keywords
voltage
wire
wires
control circuit
memory device
Prior art date
Application number
TW105105280A
Other languages
English (en)
Other versions
TW201709206A (zh
Inventor
佐佐木貴彦
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201709206A publication Critical patent/TW201709206A/zh
Application granted granted Critical
Publication of TWI620180B publication Critical patent/TWI620180B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0054—Read is performed on a reference element, e.g. cell, and the reference sensed value is used to compare the sensed value of the selected cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/78—Array wherein the memory cells of a group share an access device, all the memory cells of the group having a common electrode and the access device being not part of a word line or a bit line driver
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Abstract

本發明揭示一種半導體記憶裝置，其包含：一記憶胞陣列，其具有第一導線、一第二導線、及連接至該等第一導線及該第二導線之記憶胞；及一控制電路，其可將寫入電壓施加至該第二導線。連接至該選定第二導線及一選定第一導線之該等記憶胞之一者係一選定記憶胞。連接至該選定第二導線及一未選定第一導線之該等記憶胞之一者係一半選定記憶胞。當將資料寫入至該選定記憶胞中時，該控制電路自該等寫入電壓選擇一寫入電壓且將該寫入電壓施加至連接至該選定第二導線之一第三導線。當將連接至該選定第二導線之該等記憶胞之各者設定為半選定記憶胞時，該控制電路基於流動通過該第二導線之一第一電流而選擇該寫入電壓。

Description

半導體記憶裝置 [相關申請案之交叉參考]
本申請案基於且主張2015年5月1日申請之優先美國臨時申請案62/155,637之優先權權利，該案之全文以引用之方式併入本文中。
本發明之一實施例係關於半導體記憶裝置。
可變電阻記憶體(電阻RAM[ReRAM])係替換此項技術中已知之低成本且大容量快閃記憶體之一類型之半導體記憶裝置。一可變電阻記憶體具有記憶胞，該等記憶胞各由一可變電阻膜形成且組態一交叉點記憶胞陣列以允許相同於快閃記憶體之容量位準。為進一步擴大容量，一些已開發ReRAM採用一所謂之垂直位元線(VBL)結構，其中選擇線或位元線相對於半導體基板垂直排列。
實施例之一目的係提供一種改良半導體裝置。
一實施例提供一種半導體記憶裝置，其包括：一記憶胞陣列，其具有複數個第一導線、一第二導線及電連接至該複數個第一導線及該第二導線之複數個記憶胞；及一控制電路，其經組態以將複數個寫入電壓施加至該第二導線，該等記憶胞之一者係一選定記憶胞，其電連接至該選定第二導 線且電連接至該等第一導線之一選定者，該等記憶胞之一者係一半選定記憶胞，其電連接至該選定第二導線且電連接至該等第一導線之一未選定者，當將資料寫入至該選定記憶胞中時，該控制電路自該複數個寫入電壓選擇一寫入電壓且將該寫入電壓施加至連接至該選定第二導線之一第三導線，及當將電連接至該選定第二導線之該複數個記憶胞之各者設定為該半選定記憶胞時，該控制電路基於一第一電流而選擇該寫入電壓，該第一電流流動通過該第二導線。
此外，一實施例提供一種半導體記憶裝置，其包括：一記憶胞陣列，其具有複數個第一導線、一第二導線、電連接至該第二導線之一第三導線、及形成於該等各自第一導線與該第二導線之間之可變電阻膜；及一控制電路，其經組態以將一第一電壓、一第二電壓、複數個第三電壓及一第四電壓施加至該複數個第一導線及該第三導線，該控制電路將該第一電壓施加至該等第一導線之一選定者且將該第二電壓施加至該等第一導線之另一者，該控制電路自該複數個第三電壓選擇一第三電壓且將該單個第三電壓施加至連接至該第二導線之該第三導線，及當將該第二電壓施加至該複數個第一導線且將該第四電壓施加至連接至該第二導線之該第三導線時，該控制電路基於一第一電流而選擇該單個第三電壓，該第一電流流動通過該第二導線。
此外，一實施例提供一種半導體記憶裝置，其包括：一記憶胞陣列，其具有複數個第一導線、一第二導線及電連接至該各自第一導線及該第二導線之複數個記憶胞；及一控制電路，其經組態以執行其中將資料寫入至該等記憶胞中 之一寫入操作，該等記憶胞之一者係一選定記憶胞，其電連接至該等第一導線之一選定者及該選定第二導線，該等記憶胞之一者係一半選定記憶胞，其電連接至該等第一導線之一未選定者及該選定第二導線，及在對該選定記憶胞執行該寫入操作之前，該控制電路執行一預感測操作，其中當將一電壓施加至該選定第二導線及經由該等記憶胞而連接至該選定第二導線之該複數個第一導線時，判定流動通過該第二導線之第一電流量，該電壓係將包含連接至該選定第二導線之該選定記憶胞之該複數個記憶胞設定為該等半選定記憶胞時所施加之一電壓。
1‧‧‧記憶胞陣列
2‧‧‧列解碼器
3‧‧‧行解碼器
4‧‧‧主機區塊
5‧‧‧電源
6‧‧‧控制電路
A1‧‧‧恆定電流源
A2‧‧‧恆定電流源
BL‧‧‧位元線
GBL‧‧‧全域位元線
Ifcell‧‧‧記憶胞電流
Igbl‧‧‧流動通過全域位元線(GBL)之電流
Iref‧‧‧參考電流
Iref_fcell‧‧‧參考電流
Ireset‧‧‧重設電流
MC‧‧‧記憶胞
Rgbl‧‧‧導線電阻
SA‧‧‧感測放大器電路
SG‧‧‧選擇閘極線
STR‧‧‧選擇電晶體
SW1‧‧‧切換電路
SW2‧‧‧切換電路
TR1至TR9‧‧‧電晶體
Vdd‧‧‧預定電源
Vout‧‧‧輸出電壓
Vpp‧‧‧程式化電壓
Vpresense‧‧‧預感測電壓
Vsup‧‧‧預定電源
Vth‧‧‧臨限電壓
Vwr1‧‧‧寫入電壓
Vwr2‧‧‧寫入電壓
WL‧‧‧字線
圖1係根據一實施例之一半導體記憶裝置之一功能方塊圖；圖2係根據實施例之半導體記憶裝置中之記憶胞陣列之一電路圖；圖3係繪示根據實施例之半導體記憶裝置中之記憶胞陣列之結構的一透視圖；圖4係在一資料寫入操作期間於根據實施例之半導體記憶裝置中被加偏壓之記憶胞陣列之一電路圖；圖5係展示在資料寫入操作期間施加至半導體記憶裝置中之半選定記憶胞之一干擾電壓的一表；圖6係在資料寫入操作期間於根據實施例之半導體記憶裝置中被加偏壓之記憶胞陣列之一電路圖；圖7係根據實施例之半導體記憶裝置中之感測放大器電路之一電路圖；及圖8係展示根據實施例之半導體記憶裝置中之感測放大器電路之 操作波形的一時序圖。
根據一實施例之一半導體記憶裝置包含：一記憶胞陣列，其具有複數個第一導線、一第二導線及電連接至該複數個第一導線及該第二導線之複數個記憶胞；及一控制電路，其經組態以將複數個寫入電壓施加至該第二導線。該等記憶胞之一者係一選定記憶胞，其電連接至該選定第二導線且電連接至該等第一導線之一選定者。該等記憶胞之一者係一半選定記憶胞，其電連接至該選定第二導線且電連接至該等第一導線之一未選定者。當將資料寫入至該選定記憶胞中時，該控制電路自該複數個寫入電壓選擇一寫入電壓且將該寫入電壓施加至連接至該選定第二導線之一第三導線。此外，當將電連接至該選定第二導線之該複數個記憶胞之各者設定為該半選定記憶胞時，該控制電路基於流動通過該第二導線之一第一電流而選擇該寫入電壓。
下文將參考附圖來描述根據一實施例之一半導體記憶裝置。
在此實施例中，半導體記憶裝置包含一記憶胞陣列1、一列解碼器2、一行解碼器3、一主機區塊4、一電源5及一控制電路6。
記憶胞陣列1包含：複數個字線WL及複數個位元線BL，其等彼此交叉；及複數個記憶胞MC，其等配置於字線WL與位元線BL之相交點處。列解碼器2在一存取操作期間選擇字線WL之一者。行解碼器3在一存取操作期間選擇位元線BL之一者且具有控制此存取操作之一驅動器。
主機區塊4自記憶胞陣列1中之記憶胞MC選擇一存取目標。主機區塊4將一列位址應用於列解碼器2且將一行位址應用於行解碼器3。電源5在一資料寫入/讀取操作期間產生對應於此操作之電壓之一預定組合，且將其供應至列解碼器2及行解碼器3兩者。控制電路6(例如)藉由回應於一外部命令將一位址傳輸至主機區塊4而控制主機區塊4， 且亦控制電源5。
接著，將描述記憶胞陣列1之細節。
圖2係根據此實施例之半導體記憶裝置中之記憶胞陣列之一電路圖。圖3係繪示半導體記憶裝置中之記憶胞陣列之結構的一透視圖。
如圖2中所繪示，除上文所描述之字線WL、位元線BL及記憶胞MC之外，記憶胞陣列1之組件亦包含選擇電晶體STR、全域位元線GBL及選擇閘極線SG。在本文中，一單個第二導線包含一位元線BL及一全域位元線GBL。
如圖3中所繪示，記憶胞陣列1採用一所謂之垂直位元線(VBL)結構，其中位元線BL相對於半導體基板(圖中未繪示)之主平面垂直延伸。更具體而言，字線WL依一矩陣方式排列於Y方向及Z方向兩者上，同時在X方向上延伸。位元線BL依一矩陣方式排列於X方向及Y方向上，同時在Z方向上延伸。記憶胞MC經配置於字線WL與位元線BL之相交點處，即，依一3D矩陣方式排列於X方向、Y方向及Z方向上。
如圖2中所繪示，各記憶胞MC具有一可變電阻元件VR(可變電阻膜)。可變電阻元件VR根據一外加電壓而轉變於一高電阻狀態與一低電阻狀態之間。各記憶胞MC藉由利用可變電阻元件VR之電阻狀態而依一非揮發性方式儲存資料。可變電阻元件VR通常執行一設定操作及一重設操作。在設定操作中，可變電阻元件VR自高電阻狀態(重設狀態)轉變至低電阻狀態(設定狀態)；在重設操作中，其自低電阻狀態(設定狀態)轉變至高電阻狀態(重設狀態)。另外，可變電阻元件VR執行僅在其製造之後即時需要之一形成操作。在此形成操作中，使電流易於在其中流動之一局部區域(纖絲路徑)形成於可變電阻元件VR中。更具體而言，橫跨可變電阻元件VR而施加高於用於設定或重設操作之電壓的一電壓。
如圖2中所繪示，選擇電晶體STR形成於位元線BL之下端處且形成於全域位元線GBL之間。全域位元線GBL排列於X方向上，同時在Y方向上延伸。各全域位元線GBL共同連接至排列於Y方向上之複數個選擇電晶體STR之端。
在Y方向上配置成彼此相鄰之兩個選擇電晶體STR可共用一共同閘極。選擇閘極線SG(其充當選擇電晶體STR之閘極)排列於Y方向上，同時在X方向上延伸。各選擇閘極線SG共同連接至排列於X方向上之複數個選擇電晶體STR之閘極。替代地，在Y方向上配置成彼此相鄰之兩個選擇電晶體STR可具有單獨閘極且獨立地操作。
接著，將給出將資料寫入至半導體記憶裝置中之一操作之一描述。
資料寫入操作涉及上文所描述之設定操作及重設操作。將給出關於其中執行重設操作之一例示性情況之以下描述；然而，可代以執行設定操作。
圖4係在一資料寫入操作期間於根據此實施例之半導體記憶裝置中被加偏壓之記憶胞陣列之一電路圖。
具體而言，圖4繪示複數個字線WL、一單個位元線BL及連接至字線WL與位元線BL之間之相交點之複數個記憶胞MC。此外，其繪示一感測放大器電路SA、連接至此感測放大器電路SA之一全域位元線GBL、及形成於位元線BL與全域位元線GBL之間之一選擇電晶體STR。全域位元線GBL具有一導線電阻Rgbl。
在以下描述中，假定：一字線WL3A係一選定字線(下文亦標示為WL)且剩餘字線WL係未選定字線。再者，假定：位元線BL係一選定位元線，連接於字線WL3A與位元線BL之間之一記憶胞MC3A係一選定記憶胞(下文亦標示為MC)，且剩餘記憶胞MC係未選定記憶胞。當連接至記憶胞MC之一字線WL及連接至記憶胞MC之位元線BL之一 者係一選定導線時，將所連接之記憶胞MC稱為一半選定記憶胞(下文亦標示為MCf)。連接至選定位元線BL之一半選定記憶胞可指稱其他半選定記憶胞MCf中之一F胞。據此，圖4中之全部未選定記憶胞係F胞。當將一程式化電壓Vpp施加至可變電阻元件VR時，各記憶胞MC中之可變電阻元件VR執行重設操作。
為使記憶胞MC3A執行重設操作，例如，感測放大器電路SA將0V施加至選定字線WL3A且將一電壓Vpp/2(其對應於程式化電壓Vpp之一半)施加至未選定字線WL。此處，假定：全域位元線GBL之寄生電阻(諸如導線電阻Rgbl)被忽略。當感測放大器電路SA將程式化電壓Vpp施加至全域位元線GBL時，將此程式化電壓Vpp施加至記憶胞MC3A，接著，記憶胞MC3A執行重設操作。另一方面，將電壓Vpp/2施加至其之剩餘記憶胞MC未執行重設操作。
接著，考量由導線電阻Rgbl引起之一電壓降(下文亦指稱一IR壓降)之影響。圖4之電路中之IR壓降主要由形成選擇電晶體STR之TFT之一不足驅動效能及全域位元線GBL之一狹長形狀引起。為使選定記憶胞MC可靠地執行重設操作，感測放大器電路SA需要將程式化電壓Vpp施加至位元線BL。更具體而言，若一電壓Vird之一電壓降或一IR壓降發生於全域位元線GBL中，則感測放大器電路SA需要將一輸出電壓Vout(=Vpp+Vird)施加至全域位元線GBL。
上述電壓Vird取決於(例如)半選定記憶胞MCh之電阻狀態。另外，流動通過全域位元線GBL之一電流Igbl對應於流動通過選定記憶胞MC之一重設電流Ireset及流動通過半選定記憶胞MC之記憶胞電流Ifcell之總和(Ireset+ΣIfcell)。施加至半選定記憶胞MCh之一干擾電壓對應於施加至選定記憶胞MC之程式化電壓Vpp之一半，如上文所描述。然而，隨著半選定記憶胞MCf之數目(2×字線WL之層數-1)增加，電流ΣIfcell在電流Igbl中變成主導。為此，電壓降Vird或IR壓降在很 大程度上取決於半選定記憶胞MCh之電阻狀態或儲存於半選定記憶胞MC中之資料。
鑑於上文，當選定記憶胞MC執行重設操作時，感測放大器電路SA將一寫入電壓Vwr(其已被假設使電壓Vird最大化)施加至全域位元線GBL，或全部半選定記憶胞MCh處於低電阻狀態中。然而，當施加寫入電壓Vwr時，若半選定記憶胞MCh之部分處於高電阻狀態中，則可發生IR壓降小於假設值。因此，不僅將高於程式化電壓Vpp之一電壓施加至選定記憶胞MC，且將高於電壓Vpp/2之一干擾電壓施加至未選定記憶胞MCh。此增加將一重負載強加於選定記憶胞MC上且使半選定記憶胞MCh中之資料受損之一風險。
下文將描述模擬施加至半選定記憶胞MCf(F胞)之干擾電壓之一結果。
圖5係展示在一資料寫入操作期間施加至半導體記憶裝置中之半選定記憶胞之干擾電壓的一表。該表展示施加至半選定記憶胞MCh之干擾電壓之最大值之一模擬結果。個別干擾電壓之差異歸因於形成選擇電晶體STR之TFT之特性變動及待採用之一程式方案。在此情況中，採用兩個程式方案；第一程式方案係依序選擇字線WL及位元線BL，且第二程式方案係依序選擇位元線BL及字線WL。在以下條件下計算表中之模擬值：字線WL具有16個層，程式化電壓Vpp係2V，且形成選擇電晶體STR之TFT之一電壓變動△Vth係約±250mV。
在一理想條件下，施加至各半選定記憶胞MCh之干擾電壓變為Vpp/2(1V)，如上文所描述。然而，圖5之表顯示：當全部半選定記憶胞MCh處於低電阻狀態中時，施加至半選定記憶胞MCh之干擾電壓超過1V。更具體而言，當TFT之特性變動且採用依序選擇位元線BL及字線WL之程式方案時，將高達1.64V之干擾電壓施加至一半選定記憶胞MCh。當將一較高干擾電壓施加至一半選定記憶胞MCh時，不 僅將一重負載強加於半選定記憶胞MCh上，且可引起其電阻狀態之轉變。
為避免上述缺點，此實施例依以下方式執行一資料寫入操作。
在此實施例中，資料寫入操作包含識別半選定記憶胞MCf(F胞)之電阻狀態之一預感測操作及引起選定記憶胞MC執行設定或重設操作之一程式化操作。具體而言，首先執行預感測操作，且接著執行程式化操作。
圖6係在資料寫入操作期間於根據此實施例之半導體記憶裝置中被加偏壓之記憶胞陣列之一電路圖。此處，當預感測操作中之電壓值不同於程式化操作中之電壓值時，一起展示此等電壓值。
在預感測操作中，感測放大器電路SA將電壓Vpp/2施加至包含選定字線WL3A之全部字線WL以將其等設定為未選定字線WL。同時，感測放大器電路SA將程式化電壓Vpp施加至位元線BL以將其設定為一選定位元線BL。藉此，將連接至位元線BL之全部記憶胞設定為半選定記憶胞MCh。在此情況中，如上文所描述，流動通過全域位元線GBL之電流Igbl之量取決於半選定記憶胞MCh之電阻狀態。因此，可藉由感測流動通過全域位元線GBL之電流Igbl之量而識別半選定記憶胞MCh之當前電阻狀態。應注意，在此預感測操作中，感測放大器電路SA將低於程式化操作之輸出電壓的一輸出電壓Vout施加至全域位元線GBL。此可防止半選定記憶胞MCh在預感測操作期間承受一重負載。
感測放大器電路SA基於預感測操作期間所感測之電流Igbl之量而調整待用於程式化操作之輸出電壓Vout。具體而言，當一小電流Igbl流動時，或若諸多半選定記憶胞MCh處於高電阻狀態中，則感測放大器電路SA施加一相對較低輸出電壓Vout。當一大電流Igbl流動時，或若諸多半選定記憶胞MCh處於低電阻狀態中，則感測放大器電路SA 施加一相對較高輸出電壓Vout。依此方式，實施例中之感測放大器電路SA基於預感測操作期間所感測之電流Igbl之量而選擇複數個輸出電壓Vout之一適當者。因此，在此程式化操作中，可將一適當程式化電壓Vpp施加至選定記憶胞MC且將一減小干擾電壓施加至半選定記憶胞MCh。
接著，將給出執行預感測操作及程式化操作兩者之感測放大器電路SA之一例示性組態之一描述。
圖7係根據此實施例之半導體記憶裝置中之感測放大器電路之一電路圖。
感測放大器電路SA包含電晶體TR1至TR9、切換電路SW1及SW2、恆定電流源A1及A2、及一鎖存電路L1。
電晶體TR1係一NMOS電晶體，其具有分別連接至一節點VSENSE、全域位元線GBL及一節點SFG_IN之一源極、一汲極及一閘極。
電晶體TR2係一PMOS電晶體，其具有經由恆定電流源A1而連接至一預定電源Vsup之一源極、連接至節點VSENSE之一汲極、及接收一控制信號XPRESENSE之一閘極。恆定電流源A1供給用作一參考之一參考電流Iref_fcell以判定預感測操作期間之電流Igbl之量。控制信號XPRESENSE係用於給出在預感測操作期間感測電流Igbl之週期的一負邏輯信號。
例如，當連接至位元線BL之其他記憶胞MC中之全部記憶胞MC之一半處於低電阻狀態中時，可將參考電流Iref_fcell設定為流動通過全域位元線GBL之電流。
電晶體TR3係一PMOS電晶體，其具有連接至電源Vsup之一源極。電晶體TR4係一PMOS電晶體，其具有連接至電源Vsup之一源極、連接至電晶體TR3之閘極之一汲極、及接收一控制信號 DETECT_ON之一閘極。電晶體TR5係一PMOS電晶體，其具有連接至電晶體TR4之汲極之一源極、及連接至電晶體TR3之汲極之一汲極及一閘極兩者。電晶體TR3至TR5組態一峰值感測電路，其感測電流Igbl之峰值且根據控制信號DETECT_ON而受控制。
電晶體TR6係一PMOS電晶體，其具有連接至電晶體TR3及TR5之汲極之一源極、連接至節點VSENSE之一汲極、及接收一控制信號XSENSE之一閘極。控制信號XSENSE係用於給出在程式化操作期間感測電流Igbl之週期的一負邏輯信號。
電晶體TR7係一PMOS電晶體，其具有連接至電源Vsup之一源極、經由恆定電流源A2而連接至電源接地之一汲極、及連接至節點VSENSE之一閘極。電晶體TR7之汲極形成一節點MID。恆定電流源A2供給用作一參考之一參考電流Iref以判定電流Igbl在程式化操作期間是否呈高態或低態。
電晶體TR8係一PMOS電晶體，其具有分別連接至一預定電源Vdd及節點MID之一源極及一閘極。電晶體TR9係一NMOS電晶體，其具有分別連接至電晶體TR8之汲極、電源接地及節點MID之一源極、一汲極及一閘極。電晶體TR8之汲極及電晶體TR9之源極兩者形成一節點OUT。電晶體TR8及TR9兩者組態一「非」電路(NOT circuit)，其在MID節點處具有一輸入端子且在OUT節點處具有一輸出端子。
鎖存電路L1在節點OUT處具有一輸入端子且根據控制信號XPRESENSE而受控制。當接收「L」之一控制信號XPRESENSE時，鎖存電路L1自節點OUT擷取一信號。當控制信號XPRESENSE變為「H」時，其將自節點OUT擷取之信號保存為資料POUT。
切換電路SW1選擇於一寫入電壓Vwr1(例如3.5V)與一寫入電壓Vwr2(例如4V)之間且輸出選定者。根據鎖存電路L1中之保存資料POUT而控制切換電路SW1。切換電路SW2選擇於一預感測電壓 Vpresense(例如3V)與來自切換電路SW1之輸出(即，寫入電壓Vwr1或Vwr2)之間且輸出一選定者。節點SFG_IN處之來自切換電路SW2之輸出控制電晶體TR1。
在預感測操作中，切換電路SW2選擇預感測電壓Vpresense。藉此，將輸出電壓Vout(=Vpresense-Vth)施加至全域位元線GBL；Vth標示電晶體TR1之臨限電壓。在程式化操作中，切換電路SW1選擇於寫入電壓Vwr1與Vwr2之間。藉此，將輸出電壓Vout(=Vwr1-Vth或Vwr2-Vth)施加至全域位元線GBL。
接著，將給出此實施例中之感測放大器電路SA之一操作之一描述。
圖8係展示根據實施例之半導體記憶裝置中之感測放大器電路之操作波形的一時序圖。在此時序圖中，由一實線繪製之波形表示諸多半選定記憶胞MCh處於高電阻狀態中時之操作，而由一虛線繪製之波形表示諸多半選定記憶胞MCh處於低電阻狀態中時之操作。此外，「選定WL」、「選定MC」及「FCell」分別對應於施加至選定字線WL、選定記憶胞及半選定記憶胞(F胞)之電壓。
當資料寫入操作開始時，一控制信號SA_EN(圖7中未繪示)在步驟S1中自「L」上升至「H」以啟動感測放大器電路SA。在此情況中，切換電路SW2選擇預感測電壓Vpresense。藉此，將輸出電壓Vout(=Vresense-Vth)施加至全域位元線GBL，接著，將約Vpp之一電壓施加至位元線BL。因此，將干擾電壓Vpp/2(=1V)施加至包含稍後將被選擇之一記憶胞MC之全部記憶胞MC，使得全部記憶胞MC被設定為半選定記憶胞。
在步驟S2中，控制信號XPRESENSE自「H」上升至「L」以接通電晶體TR2。藉此，電流Igbl與參考電流Iref_fcell之間之差出現於節點VSENSE處。若電流Igbl大於參考電流Iref_fcell，則電晶體TR7接通 以引起節點MID處之電位為「H」。若電流Igbl小於參考電流Iref_fcell，則電晶體TR7切斷以引起節點MID處之電位為「L」。依此方式，高於或低於參考電流Iref_fcell之量的電流Igbl之量出現於節點OUT處。
在步驟S3中，當控制信號XPRESENSE自「L」上升至「H」時，鎖存電路L1將節點OUT處之電位保存為資料POUT。與此同時，控制信號自「H」下降至「L」，且切換電路SW1及SW2藉此執行切換操作。具體而言，根據由鎖存電路L1保存之資料POUT而控制切換電路SW1。當資料POUT係「H」(即，電流Igbl大於參考電流Iref_fcell)時，切換電路SW1選擇寫入電壓Vpp2。當資料POUT係「L」(即，電流Igbl小於參考電流Iref_fcell)時，切換電路SW1選擇小於寫入電壓Vpp2之寫入電壓Vpp1。接著，切換電路SW1將選定寫入電壓輸出至節點SFG_IN。因此，將輸出電壓Vout(=Vpp1-Vth或Vpp2-Vth)施加至全域位元線GBL，其中Vth標示電晶體TR1之臨限電壓。
在步驟S4中，施加至選定字線WL之電壓自Vpp/2下降至0V。作為此之回應，施加至選定記憶胞MC之電壓上升至執行重設操作所需之程式化電壓Vpp。
在步驟S5中，選定記憶胞MC在重設操作期間自低電阻狀態轉變至高電阻狀態。作為回應，節點VSENSE處之電位上升。接著，偵測節點VSENSE處之電位之變化，此後，資料寫入操作結束。
已給出由此實施例中之感測放大器電路SA執行之操作之概要之描述。
上述實施例透過一預感測操作而識別半選定記憶胞之電阻狀態。此可降低在寫入操作中施加至半選定記憶胞之干擾電壓且防止一選定記憶胞被賦予一過高程式化電壓。因此，此實施例成功地提供能夠執行一高度可靠之資料寫入操作之一半導體記憶裝置。
其他實施例
已描述之本發明之一些實施例係例示性的且不意欲限制本發明之範疇。上文所描述之新穎實施例可依不同方式執行且可經歷不脫離本發明之範疇之各種省略、替換及修改。該等實施例及其修改包含於本發明之範疇及精神內，且進一步包含於申請專利範圍及其等效物中所陳述之本發明之範疇內。

Claims (20)

  1. 一種半導體記憶裝置，其包括：一記憶胞陣列，其具有複數個第一導線、一第二導線及電連接至該複數個第一導線及該第二導線之複數個記憶胞；及一控制電路，其經組態為將複數個寫入電壓施加至該第二導線，該等記憶胞之一者係一選定記憶胞，其電連接至該第二導線且電連接至該等第一導線之一選定者，該等記憶胞之一者係一半選定記憶胞，其電連接至該第二導線且電連接至該等第一導線之一未選定者，當將資料寫入至該選定記憶胞中時，該控制電路自該複數個寫入電壓選擇一個(one)寫入電壓且將該一個寫入電壓施加至連接至該第二導線之一第三導線，及當將電連接至該第二導線之該複數個記憶胞之各者設定為該半選定記憶胞時，該控制電路基於一第一電流而選擇該一個寫入電壓，該第一電流流動通過該第二導線。
  2. 如請求項1之半導體記憶裝置，其中該控制電路具有經組態為供給一參考電流之一參考電流源，且藉由比較該第一電流與該參考電流而判定第一電流量。
  3. 如請求項2之半導體記憶裝置，其中該控制電路具有經組態為保存判定該第一電流量之一結果之一鎖存電路。
  4. 如請求項3之半導體記憶裝置，其中該控制電路具有經組態為選擇該一個寫入電壓之一第一切換電路，且根據保存於該鎖存電路中之該判定結果而控制該第一 切換電路。
  5. 如請求項1之半導體記憶裝置，其中當感測該第一電流時，該控制電路將一預感測電壓施加至連接至該第二導線之該第三導線，該預感測電壓低於該複數個寫入電壓之任何者。
  6. 如請求項5之半導體記憶裝置，其中該控制電路具有經組態為選擇該複數個寫入電壓之一個及該預感測電壓之一第二切換電路。
  7. 如請求項1之半導體記憶裝置，其中該複數個第一導線相對於一半導體基板之一主平面橫向延伸，及該第二導線相對於該半導體基板之該主平面垂直延伸。
  8. 一種半導體記憶裝置，其包括：一記憶胞陣列，其具有複數個第一導線、一第二導線、電連接至該第二導線之一第三導線、及形成於該等各自第一導線與該第二導線之間之可變電阻膜；及一控制電路，其經組態為將一第一電壓、一第二電壓、複數個第三電壓及一第四電壓施加至該複數個第一導線及該第三導線，該控制電路將該第一電壓施加至該等第一導線之一選定者且將該第二電壓施加至該等第一導線之另一者，該控制電路自該複數個第三電壓選擇一個第三電壓且將該一個第三電壓施加至連接至該第二導線之該第三導線，及當將該第二電壓施加至該複數個第一導線且將該第四電壓施加至連接至該第二導線之該第三導線時，該控制電路基於一第一電流而選擇該一個第三電壓，該第一電流流動通過該第二導 線。
  9. 如請求項8之半導體記憶裝置，其中該控制電路具有經組態為供給一參考電流之一參考電流源，且藉由比較該第一電流與該參考電流而判定第一電流量。
  10. 如請求項9之半導體記憶裝置，其中該控制電路具有經組態為保存判定該第一電流量之一結果之一鎖存電路。
  11. 如請求項10之半導體記憶裝置，其中該控制電路具有經組態為選擇該一個第三電壓之一第一切換電路，且根據保存於該鎖存電路中之該判定結果而控制該第一切換電路。
  12. 如請求項8之半導體記憶裝置，其中該控制電路具有經組態為選擇該複數個第三電壓之一者及該第四電壓之一第二切換電路。
  13. 如請求項8之半導體記憶裝置，其中該第四電壓低於該複數個第三電壓之任何者。
  14. 如請求項8之半導體記憶裝置，其中該複數個第一導線相對於一半導體基板之一主平面橫向延伸，及該第二導線相對於該半導體基板之該主平面垂直延伸。
  15. 如請求項8之半導體記憶裝置，其中當將該第一電壓施加至安置於該等可變電阻膜之一端處之該等第一導線且將該一個第三電壓施加至電連接至安置於該等可變電阻膜之另一端處之該第二導線之該第三導線使得跨該等可變電阻膜產生一電位差時，該等可變電阻膜發生其等電阻狀態之一轉變，及 當將該第一電壓施加至安置於該等可變電阻膜之一端處之該等第一導線且將該第二電壓施加至電連接至安置於該等可變電阻膜之另一端處之該第二導線之該第三導線使得橫跨該等可變電阻膜產生一電位差時，該等可變電阻膜維持其等電阻狀態。
  16. 一種半導體記憶裝置，其包括：一記憶胞陣列，其具有複數個第一導線、一第二導線及電連接至該等各自第一導線及該第二導線之複數個記憶胞；及一控制電路，其經組態為執行其中將資料寫入至該等記憶胞中之一寫入操作，該等記憶胞之一者係一選定記憶胞，其電連接至該等第一導線之一選定者及該第二導線，該等記憶胞之一者係一半選定記憶胞，其電連接至該等第一導線之一未選定者及該第二導線，及在對該選定記憶胞執行該寫入操作之前，該控制電路執行一預感測操作，其中當將一電壓施加至該第二導線及經由該等記憶胞而連接至該第二導線之該複數個第一導線時，判定流動通過該第二導線之第一電流量，該電壓係將包含連接至該第二導線之該選定記憶胞之該複數個記憶胞設定為該等半選定記憶胞時所施加之一電壓。
  17. 如請求項16之半導體記憶裝置，其中當對該等記憶胞之一預定者執行該寫入操作時，該控制電路藉由基於該第一電流量自複數個寫入電壓選擇一個寫入電壓而控制施加至該第二導線之一電壓。
  18. 如請求項16之半導體記憶裝置，其中該控制電路具有經組態為供給一參考電流之一參考電流源，且在該預感測操作期間藉由比較該第一電流與該參考電流而判 定該第一電流量。
  19. 如請求項16之半導體記憶裝置，其中該控制電路具有一鎖存電路，且在該預感測操作期間將判定該第一電流量之一結果保存於該鎖存電路中。
  20. 如請求項16之半導體記憶裝置，其中該複數個第一導線相對於一半導體基板之一主平面橫向延伸，及該第二導線相對於該半導體基板之該主平面垂直延伸。
TW105105280A 2015-05-01 2016-02-23 半導體記憶裝置 TWI620180B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562155637P 2015-05-01 2015-05-01
US62/155,637 2015-05-01

Publications (2)

Publication Number Publication Date
TW201709206A TW201709206A (zh) 2017-03-01
TWI620180B true TWI620180B (zh) 2018-04-01

Family

ID=57204133

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105105280A TWI620180B (zh) 2015-05-01 2016-02-23 半導體記憶裝置

Country Status (2)

Country Link
US (1) US9911493B2 (zh)
TW (1) TWI620180B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018163716A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 抵抗変化型メモリ

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070140009A1 (en) * 2005-12-07 2007-06-21 Sharp Kabushiki Kaisha Virtual ground type nonvolatile semiconductor memory device
US20120257437A1 (en) * 2011-04-07 2012-10-11 Elpida Memory, Inc. Semiconductor device
US20130250655A1 (en) * 2012-03-26 2013-09-26 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20130294136A1 (en) * 2011-06-10 2013-11-07 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
US20140326939A1 (en) * 2013-05-02 2014-11-06 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor memory device and semiconductor memory device
US20150103613A1 (en) * 2013-10-16 2015-04-16 Micron Technology, Inc. Memory devices and methods of operating the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070140009A1 (en) * 2005-12-07 2007-06-21 Sharp Kabushiki Kaisha Virtual ground type nonvolatile semiconductor memory device
US20120257437A1 (en) * 2011-04-07 2012-10-11 Elpida Memory, Inc. Semiconductor device
US20130294136A1 (en) * 2011-06-10 2013-11-07 Unity Semiconductor Corporation Global bit line pre-charge circuit that compensates for process, operating voltage, and temperature variations
US20130250655A1 (en) * 2012-03-26 2013-09-26 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US20140326939A1 (en) * 2013-05-02 2014-11-06 Kabushiki Kaisha Toshiba Method for manufacturing semiconductor memory device and semiconductor memory device
US20150103613A1 (en) * 2013-10-16 2015-04-16 Micron Technology, Inc. Memory devices and methods of operating the same

Also Published As

Publication number Publication date
US20160322102A1 (en) 2016-11-03
US9911493B2 (en) 2018-03-06
TW201709206A (zh) 2017-03-01

Similar Documents

Publication Publication Date Title
US8199557B2 (en) Nonvolatile semiconductor memory device and method of resetting the same
JP5214566B2 (ja) 抵抗変化メモリ装置
JP4410272B2 (ja) 不揮発性メモリ装置及びそのデータ書き込み方法
US9263145B2 (en) Current detection circuit and semiconductor memory apparatus
US20110063915A1 (en) Non-volatile semiconductor memory device
US8331177B2 (en) Resistance semiconductor memory device having a bit line supplied with a compensating current based on a leak current detected during a forming operation
TWI690922B (zh) 記憶體裝置、記憶體系統及記憶體控制方法
KR100725373B1 (ko) 플래쉬 메모리 장치
JP2007234133A (ja) 半導体記憶装置及び半導体集積回路システム
JP2007234133A5 (zh)
US9036398B2 (en) Vertical resistance memory device and a read method thereof
JP2011165297A (ja) 不揮発性半導体メモリデバイス
US9361976B2 (en) Sense amplifier including a single-transistor amplifier and level shifter and methods therefor
JP5748877B1 (ja) 抵抗変化型メモリ
US8582368B2 (en) Non-volatile memory device and operating method of the same
US20150070971A1 (en) Resistance change memory
US9202564B2 (en) Semiconductor memory device and method of controlling data thereof
CN110612574A (zh) 存储器装置和控制存储器装置的方法
JP6956204B2 (ja) 抵抗変化型不揮発性記憶装置
TWI620180B (zh) 半導體記憶裝置
TWI675438B (zh) 半導體記憶裝置
JP2020155168A (ja) 半導体記憶装置
KR20130134609A (ko) 패드를 통해 전류를 인가하고 측정할 수 있는 반도체 장치
JP2021149983A (ja) 半導体記憶装置及びその制御方法
JP6290034B2 (ja) 不揮発性半導体記憶装置、及びその読み出し方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees