JP2013191249A - 半導体装置 - Google Patents

Abstract

【課題】抵抗変化素子の抵抗値を変化させるときに過剰な電流が流れることを防止する半導体装置を提供する。
【解決手段】自身に流れる電流に対応して第１の抵抗値又は第２の抵抗値をとる抵抗変化素子と、抵抗変化素子を挟んで、第１及び第２の配線間に直列に接続された第１及び第２のトランジスタ（Ｙ３ａ、Ｑ３ｋ）と、第１のトランジスタの制御電極に電源を供給する電源発生回路と、を備え、電源発生回路は、抵抗変化素子を第１の抵抗値に変化させるときに制御電極に第１の電源を供給し、第２の抵抗値に変化させるときに制御電極に第１の電源とは異なる第２の電源を供給する。
【選択図】図２

Description

本発明は、抵抗変化素子を備える半導体装置に関する。特に、複数の抵抗変化素子とその中から抵抗値を変化させる抵抗変化素子を選択するトランジスタとが直列に接続された回路構成を備える半導体装置に関する。

電流や電圧や磁界等を素子に引加することにより素子の抵抗値を変化させ、その抵抗変化素子を記憶素子として用いる抵抗変化型メモリが知られている。中でも、遷移金属酸化物などに電圧を印加することにより抵抗変化が生じる現象を利用したＲｅＲＡＭは、高速なリードライトが可能で、高密度化が実現できる不揮発性メモリとして注目を浴びている。

非特許文献１には、ＭＯＳトランジスタと抵抗変化素子とを直列に接続したメモリセル構造を有するＲｅＲＡＭが記載されている。また、特許文献１、特許文献２には、抵抗変化素子を用いた半導体装置（抵抗変化型メモリ）が記載されている。抵抗変化型メモリはその抵抗値により状態０、１を区別してメモリとして用いるものである。特許文献１では、データ０をライトするときには抵抗変化素子に対して第１の方向に所定の電流を、データ１をライトするときには抵抗変化素子に対して第１の方向と逆の第２の方向に他の所定の電流を、夫々流してその制御を行うことが記載されている。

特開２００９−１７０００６号公報 特開２０１１−６５７３７号公報

Ｗ．Ｗ．Ｚｈｕａｎｇ他著「Ｎｏｖｅｌ Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｈｉｎ Ｆｉｌｍ Ｎｏｎｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＰＲＡＭ）」 ２００２．１２， ｐｐ１９３−１９６

以下の分析は、本発明によって与えられたものである。

抵抗変化素子の抵抗値を変化させその書き込みを行う際に、抵抗変化素子に流す電流が所定値に足りない場合にはライトが行われなかったり、所定値より多すぎる場合には予期しない抵抗値に変化したりする不具合が生じる可能性がある。

本発明の第１の視点によれば、第１及び第２の配線と、自身に流れる電流に対応して第１の抵抗値又は第２の抵抗値をとる抵抗変化素子と、前記抵抗変化素子を挟んで、前記第１及び第２の配線間に直列に接続された第１及び第２のトランジスタと、前記第１のトランジスタの制御電極が受ける信号の活性化電位を制御する電源制御回路と、を備え、前記電源制御回路は、前記抵抗変化素子を前記第１の抵抗値に変化させるときに前記制御電極を第１の電位に制御し、前記第２の抵抗値に変化させるときに前記制御電極を前記第１の電位とは異なる第２の電位に制御する半導体装置が提供される。

本発明の第１の視点によれば、抵抗変化素子の抵抗値を変化させるときに流す電流値を精度よく制御することが可能になる。

本発明の第１の実施形態による半導体装置全体のブロック図である。 第１の実施形態におけるメモリセルアレイの一部のブロック図である。 第１の実施形態におけるワード線ドライバ及び行電源発生回路のブロック図である。 第１の実施形態における抵抗変化素子に対する（ａ）セット書き込みの動作説明図と（ｂ）リセット書き込みの動作説明図である。 第１の実施形態における行電源発生回路のセット書き込み用電源部のブロック図である。 第１の実施形態における行電源発生回路のリセット書き込み用電源部のブロック図である。 第１の実施形態における行電源発生回路のリード用電源部のブロック図である。 第１の実施形態における行電源発生回路に用いられる可変抵抗の構成の一例を示すブロック図である。 セット書き込みにおいて（ａ）行電源制御を行わない場合の抵抗変化素子の電流波形及びワード線の電圧波形図と、（ｂ）第１の実施形態による抵抗変化素子の電流波形及びワード線の電圧波形図である。 第２の実施形態におけるカラムスイッチドライバ及び列電源発生回路のブロック図である。 第２の実施形態における抵抗変化素子に対する（ａ）セット書き込みの動作説明図と（ｂ）リセット書き込みの動作説明図である。

本発明の実施形態の概要について説明する。なお、概要の説明において引用する図面、及び、付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

一実施形態による半導体装置は、たとえば一例を図２に示すように、第１及び第２の配線（ＧＢＬとＶＳＬ）と、自身に流れる電流に対応して第１の抵抗値又は第２の抵抗値をとる抵抗変化素子（たとえば、Ｒ３ｋ）と、抵抗変化素子（Ｒ３ｋ）を挟んで、第１及び第２の配線間に直列に接続された第１及び第２のトランジスタ（Ｙ３ａ、Ｑ３ｋ）と、第１のトランジスタの制御電極に電源を供給する電源発生回路（図３の１１２、図１０の１８９）と、を備え、電源発生回路は、抵抗変化素子を第１の抵抗値に変化させるときに制御電極に第１の電源（図３のＶＷＬ＿ｓ、図１０のＶＹＳ＿ｓ）を供給し、第２の抵抗値に変化させるときに制御電極に第１の電源とは異なる第２の電源（図３のＶＷＬ＿ｒｓ、図１０のＶＹＳ＿ｒｓ）を供給する。

第１の抵抗値に変化させるときと、第２の抵抗値に変化させるときに異なる電源を用いて抵抗変化素子と直列に接続されたトランジスタの制御電極を制御するので、抵抗変化素子に流す電流を精度よく制御することができる。

以上で概要の説明を終え、以下、具体的な実施の形態について、図面を参照してより詳細に説明する。

［第１の実施形態］
図１は、第１の実施形態による半導体装置全体のブロック図である。図１に示す半導体装置１００は、ＮＡＮＤ型フラッシュメモリと互換性を持たせた半導体装置である。図１において、制御信号入力回路１０２は、チップイネーブル端子ＣＥＢ、コマンドラッチイネーブル端子ＣＬＥ、アドレスラッチイネーブル端子ＡＬＥ、ライトイネーブル端子ＷＥＢ、リードイネーブル端子ＲＥＢ、ライトプロテクト端子ＷＰＢからそれぞれ入力される制御信号を取り込む。入出力制御回路１０３は、８ビットの入出力端子Ｉ／Ｏ ０〜Ｉ／Ｏ ７からコマンド、アドレスの入力、データの入出力を行う。入出力制御回路１０３が行うコマンド、アドレスの入力、データの入出力は、制御信号入力回路１０２が取り込んだ制御信号に基づいて行われる。入出力制御回路１０３が取り込んだコマンドはコマンドレジスタ１０４に送られる。入出力制御回路１０３が取り込んだアドレスはアドレスレジスタに送られる。また、入出力制御回路１０３はデータバッファ１１１との間でデータの入出力を行う。

制御ロジック回路１０５は、制御信号入力回路１０２に入力された制御信号及びコマンドレジスタ１０４に取り込まれたコマンドに基づいて半導体装置１００全体の動作を制御する。制御ロジック回路１０５は半導体装置１００の状態によって、半導体装置１００がビジーであるときは、ＲＹ／ＢＹ信号出力回路１０６を動作させてＲＹ／ＢＹ信号出力端子からロウレベルを出力し、半導体装置がビジー状態であることを外部に知らせる。半導体装置１００がレディ状態であるときには、ＲＹ／ＢＹ信号出力回路１０６は出力ハイインピーダンス状態となり、外部にプルアップ抵抗を設けることによりＲＹ／ＢＹ信号出力端子はハイレベルとなる。また、制御ロジック回路１０５は内部の状態をステータスレジスタ１０７に出力する。入出力制御回路１０３が行う入出力動作は、ステータスレジスタ１０７が示す状態によって、制御される。

アドレスレジスタ１０８に取り込まれたアドレスの一部は行アドレスバッファ１０９に送られメモリセルアレイ１１８の行アドレスを指定する。また、アドレスレジスタ１０８に取り込まれたアドレスのうち、列アドレスは列アドレスバッファ１１０に取り込まれ、リードライトを行うデータレジスタ１１６及びメモリセルアレイ１１８の列アドレスを指定する。

メモリセルアレイ１１８は抵抗変化素子を備えたメモリセル（図示せず）が交差する方向に配置された複数のワード線（図示せず）と複数のビット線（図示せず）の交点にそれぞれ対応して行列状に設けられている。行電源発生回路１１２は、制御ロジック回路１０５が出力する内部コマンド信号ＩＮＴ＿ｃｏｍに基づいてワード線ドライバ（図示せず）の電源ＶＷＬを発生させる。アレイ制御回路１１３は行デコーダ１１４を制御する信号ＲＯｃｏｎｔ、センスアンプ・ライトバッファ１１７を制御する信号ＳＲｃｏｎｔ、列デコーダ１１５を制御する信号Ｃｃｏｎｔをそれぞれ出力する。また、アレイ制御回路１１３は、データレジスタ１１６から状態信号Ｓｔａｔｅを入力する。行デコーダ１１４は行アドレスバッファ１０９が出力する行アドレス、電源ＶＷＬ、制御信号ＲＯｃｏｎｔに基づいて行アドレスをデコードし、メモリセルアレイ１１８へと延びている複数のワード線（図示せず）のうち、リードライトアクセスを行うワード線を選択する。列デコーダ１１５はメモリセルアレイ１１８に対してリードライトを行う列を指定する。センスアンプ・ライトバッファ１１７は、リード動作のときは、メモリセルアレイ１１８から列アドレスにより選択されたビット線に読み出されたデータを増幅しデータレジスタ１１６へと出力する。ライト動作のときはデータレジスタ１１６の書き込みデータがライトバッファを介してメモリセルアレイ１１８のメモリセルへと書き込まれる。データバッファ１１１のデータはデータレジスタ１１６を介してメモリセルアレイ１１８へと書き込まれ、メモリセルアレイ１１８から読み出されたデータはデータレジスタ１１６を介してデータバッファ１１１に格納される。なお、図１の例では、半導体装置１００はＢａｎｋ０、Ｂａｎｋ１の２バンク構成であり、データバッファ１１１、行デコーダ１１４、データレジスタ１１６、センスアンプ・ライトバッファ１１７、メモリセルアレイ１１８は各バンク毎に設けられている。

図２は、メモリセルアレイ１１８の内部の一部の構成を示すブロック図である。図２においてグローバルビット線（共通ビット線）ＧＢＬは、センスアンプ・ライトバッファ１１７（図１参照）へと接続されている。グローバルビット線ＧＢＬは、ビット線選択スイッチ（カラム選択スイッチ）Ｙ０ａ〜Ｙ７ａを介してローカルビット線ＬＢＬ０〜ＬＢＬ７に接続されている。なお、グローバルビット線ＧＢＬは、グロービルビット線が延びる方向に設けられたさらに別のビット線選択スイッチを介して別のローカルビット線にも接続されている。従って、グローバルビット線ＧＢＬには大きな寄生容量１２３が存在する。

ローカルビット線ＬＢＬ０〜ＬＢＬ７には、ビット線選択スイッチＹ０ａ〜Ｙ７ａが非選択のときに、非選択のローカルビット線ＬＢＬ０〜ＬＢＬ７をソース線ＶＳＬに接続するビット線選択スイッチＹ０ｂ〜Ｙ７ｂがさらに設けられている。各ビット線選択スイッチＹＸａとＹＸｂ（Ｘは０〜７）はそれぞれ対をなしており、どちらか一方が選択されるように制御される。

各ローカルビット線ＬＢＬＸ（Ｘは０〜７）にはそれぞれ、ｎ個のメモリセルＣＸｙ（ｙは０〜ｎ−１）が接続される。図２には、各ローカルビット線ＬＢＬＸに接続されるｎ個のメモリセルのうち、ＣＸｋとＣＸｓ（Ｘは０〜７）の２個ずつのみを図示する。すなわち、各ローカルビット線ＬＢＬに接続されるメモリセルの数は２個ずつしか図示していないが、実際には、もっと多くのメモリセルが接続される。各メモリセルＣＸｙには、一端が対応するローカルビット線ＬＢＬＸに接続された抵抗変化素子ＲＸｙと抵抗変化素子の他端とソース線ＶＳＬとの間に接続されたセルトランジスタＱＸｙが設けられる。セルトランジスタのゲートには、それぞれ対応するワード線ＷＬｙが接続されている。図２には、複数のワード線のうち、ＷＬｋとＷＬｓの２本のワード線のみを図示する。

ワード線ドライバ１２１ｋは行アドレス選択信号ｘａｄｄ ｋを入力し、行アドレス選択信号ｘａｄｄ ｋに基づいて、ワード線ＷＬｋを駆動する。同様に、ワード線ドライバ１２１ｓは行アドレス選択信号ｘａｄｄ ｓを入力し、行アドレス選択信号ｘａｄｄ ｓに基づいて、ワード線ＷＬｓを駆動する。

図２では、ビット線選択スイッチＹ３ａが導通し、ビット線選択スイッチＹ０ａ〜Ｙ２ａ、Ｙ４ａ〜Ｙ７ａは非導通である。逆にビット線選択スイッチＹ３ｂが非導通であり、ビット線選択スイッチＹ０ｂ〜Ｙ２ｂ、Ｙ４ｂ〜Ｙ７ｂは導通している。従ってローカルビット線ＬＢＬ３がグルーバルビット線ＧＢＬに接続され、他のローカルビット線ＬＢＬ０〜ＬＢＬ２、ＬＢＬ４〜ＬＢＬ７はグローバルビット線ＧＢＬから切り離され、ソース線ＶＳＬに接続されている。

また、ワード線ドライバ１２１ｋと１２１ｓは、行アドレス信号に基づいて、ワード線ＷＬｋを選択し、ワード線ＷＬｓは非選択である。したがって、図２では、ローカルビット線ＬＢＬ３の選択とワード線ＷＬｋとの選択により、メモリセルＣ３ｋが選択され、メモリセルＣ３ｋの抵抗変化素子Ｒ３ｋに対するリードライトのアクセスが行われる状態を示している。

図３は、ワード線ドライバ１２１及び行電源発生回路１１２のブロック図である。行電源発生回路１１２はワード線ドライバ１２１に電源ＶＷＬを供給する回路である。ワード線ドライバ１２１は、行電源発生回路１１２から電源ＶＷＬの供給を受け、アドレス信号Ｘａｄｄ＿ｓに基づいてワード線を選択するときに行電源発生回路１１２から供給される電源ＶＷＬによってワード線ＷＬｓを駆動する。なお、非選択ワード線は接地レベルの電源ＶＳＳにプルダウンされる。

行電源発生回路１１２は、セット書き込み用電源部１３１、リセット書き込み用電源部１３２、リード用電源部１３３を備えている。セット書き込み用電源部１３１、リセット書き込み用電源部１３２、リード用電源部１３３には、それぞれ出力する電源の基準となる信号としてセット基準電圧信号ＶＲＥＦ＿Ｓｅｔ、リセット基準電圧信号ＶＲＥＦ＿Ｒｅｓｅｔ、リード基準電圧信号ＶＲＥＦ＿Ｒｅａｄが接続される。

セット書き込み用電源部１３１は、セット基準電圧信号ＶＲＥＦ＿Ｓｅｔに基づいて、抵抗変化素子のセット書き込み時に用いる電源ＶＷＬ＿ｓを出力する。リセット書き込み用電源部１３２は、リセット基準電圧信号ＶＲＥＦ＿Ｒｅｓｅｔに基づいて、抵抗変化素子のリセット書き込み時に用いる電源ＶＷＬ＿ｒｓを出力する。リード用電源部１３３は、リード基準電圧信号ＶＲＥＦ＿Ｒｅａｄに基づいて、抵抗変化素子の抵抗値の読み出し時に用いる電源ＶＷＬ＿ｒを出力する。

なお、本明細書において、セット書き込みとは、高抵抗である抵抗変化素子を低抵抗に変化させる書き込みであり、リセット書き込みとは、低抵抗である抵抗変化素子を高抵抗に変化させる書き込みである。なお、非特許文献１では、高抵抗である抵抗変化素子を低抵抗に変化させることをリセットと呼んでおり、本明細書とは用語の定義が異なることに留意されたい。

電源選択スイッチ１３４〜１３６はそれぞれ電源ＶＷＬ＿ｓ、電源ＶＷＬ＿ｒｓ、電源ＶＷＬ＿ｒのうち、いずれかの電源をワード線ドライバ１２１に供給するのかを選択する。電源選択スイッチ１３４〜１３６の選択は、セット書き込み、リセット書き込み、リードのいずれかの動作によって、制御ロジック回路１０５（図１参照）が出力する内部コマンド信号ＩＮＴ＿ｃｏｍに基づいて、行われる。

図４は、第１の実施形態における抵抗変化素子に対する（ａ）セット書き込みの動作説明図と（ｂ）リセット書き込みの動作説明図である。図４を参照して、セット書き込みとリセット書き込みの動作について説明しておく。

図４（ａ）、（ｂ）には、それぞれ、第１の実施形態において、センスアンプ・ライトバッファ１１７（図１参照）からグローバルビット線ＧＢＬ、ビット線選択スイッチ１４１、１４２、ローカルビット線ＬＢＬを介して抵抗変化素子１４４とセルトランジスタ１４５を備えたメモリセルに接続されている構成を図示している。抵抗変化素子１４４の一端はローカルビット線ＬＢＬに接続され、抵抗変化素子１４４の他端は、ＮＭＯＳトランジスタであるセルトランジスタ１４５のドレインに接続され、セルトランジスタ１４５のソースは、ソース線１４６に接続されている。第１の実施形態では、ビット線選択スイッチはＰＭＯＳトランジスタであるビット線選択トランジスタ１４１とＮＭＯＳトランジスタであるビット線選択トランジスタ１４２を含むＣＭＯＳトランスミッションゲートで構成され、ＰＭＯＳトランジスタ１４１のゲートにはカラム選択線／ＹＳが接続され、ＮＭＯＳトランジスタ１４２のゲートには、インバータ１４３によりカラム選択線／ＹＳの反転信号が接続されている。抵抗変化素子１４４はたとえば、抵抗値が１．０ｋΩから５０ｋΩまでの範囲で変化する素子である。

まず、図４（ａ）のセット書き込み動作から説明する。セット書き込みとはすでに述べたように高抵抗である抵抗変化素子を低抵抗である状態に変化させる書き込みである。この場合、グローバルビット線ＧＢＬにセット電圧ＶＳＥＴを与え、ソース線１４６は接地させる。抵抗変化素子１４４の端子間に所定の電圧を与えると抵抗変化素子の抵抗値は高抵抗である状態から低抵抗である状態に変化する。一例としてセット電圧ＶＳＥＴとして３．０Ｖを与えたときに、抵抗変化素子１４４のローカルビット線ＬＢＬ側の端子に１．４Ｖ、セルトランジスタ１４５側の端子が１．０Ｖになるように、ワード線ＷＬに与える電圧を制御することにより、抵抗変化素子１４４の抵抗値を所望の低抵抗に変化させることができる。選択するワード線ＷＬに適切な電圧が与えられるようにワード線ドライバ１２１（図１、図３参照）の電源を制御する。

次に、図４（ｂ）のリセット書き込み動作について説明する。リセット書き込みとは抵抗変化素子１４４を低抵抗である状態から高抵抗である状態に遷移させる書き込みである。この場合、グローバルビット線ＧＢＬは接地し、ソース線１４６にリセット電圧ＶＲＥＳＥＴを与える。抵抗変化素子１４４の端子間にセット書き込みとは逆向きの所定の電圧を与えると抵抗変化素子の抵抗値は低抵抗である状態から高抵抗である状態に変化する。
一例としてリセット電圧ＶＲＥＳＥＴに３．０Ｖを与えたときに、抵抗変化素子１４４のローカルビット線ＬＢＬ側の端子に１．０Ｖ、セルトランジスタ１４５側の端子が１．４Ｖになるように、ワード線ＷＬに与える電圧を制御することにより、抵抗変化素子１４４の抵抗値を所望の高抵抗値に変化させることができる。選択するワード線ＷＬに適切な電圧が与えられるようにワード線ドライバ１２１（図１、図３参照）の電源を制御する。

なお、リード動作については、詳しい説明は省略するが、グローバルビット線ＧＢＬからソース線１４６に電流を流しこみ、そのときのグローバルビット線ＧＢＬの電圧値、または、グローバルビット線ＧＢＬに流れる電流値をセンスアンプ・ライトバッファ１１７（図１参照）により読み取ることにより抵抗変化素子１４４の抵抗値を論理値として読みだすことができる。この場合もワード線ＷＬの選択電圧を最適に制御することにより抵抗変化素子の抵抗値を誤りなく高速に読みだすことができる。また、抵抗変化素子に書き込み電流に近い大きな電流を流すと抵抗値が変化する恐れがあるが、ワード線ＷＬの選択電圧を抑制することにより、抵抗変化素子に流れる電流を抑制し、リード時に抵抗変化素子の抵抗値が変化することを避けることができる。

図５は、第１の実施形態における行電源発生回路１１２のセット書き込み用電源部１３１の内部の構成を示すブロック図である。図５を用いて、セット書き込み用電源部１３１の詳細な構成について説明する。ＰＭＯＳトランジスタ１５１、ＮＭＯＳトランジスタ１５２はそれぞれビット線選択トランジスタ１４１、１４２と同等の特性を有するトランジスタであり、それぞれドレインソースが互いに接続されている。ＮＭＯＳトランジスタ１５２のゲートにインバータ１５３によってＰＭＯＳトランジスタ１５１のゲートに与える信号と反転した信号を接続することにより、ビット線選択スイッチと同等な特性を有するＣＭＯＳトランスミッションゲートを構成している。ただし、インバータ１５３のゲート、ＰＭＯＳトランジスタ１５１のゲートが接地されているので、このＰＭＯＳトランジスタ１５１、ＮＭＯＳトランジスタ１５２は常に導通した状態にある。

このＰＭＯＳトランジスタ１５１、ＮＭＯＳトランジスタ１５２の共通接続されたソース・ドレインの一端には、セット電圧ＶＳＥＴが供給され、他端にはセット基準抵抗１５４の一端が接続されている。このセット基準抵抗１５４はセット書き込み時に抵抗変化素子１４４に流す電流値の基準となる抵抗である。セット基準抵抗１５４は、抵抗値が調整可能である可変抵抗であることが好ましい。セット基準抵抗１５４の他端には、セルトランジスタ１４５と同等な特性を有するレプリカトランジスタ１５６のドレインが接続され、レプリカトランジスタ１５６のソースは接地され、ゲートは演算増幅器１５５の出力端子が接続されている。演算増幅器１５５の反転入力端子にはセット基準電圧信号ＶＲＥＦ＿Ｓｅｔが接続される。演算増幅器１５５の非反転入力端子は、セット基準抵抗１５４の他端とレプリカトランジスタ１５６のドレインとの接点に接続される。

別の演算増幅器１５７は、反転入力端子が演算増幅器１５５の出力端子に接続され、出力端子が電源出力部１５８となるＰＭＯＳトランジスタのゲートに接続される。この電源出力部１５８となるＰＭＯＳトランジスタのソースは電源ＶＭＷＬに接続され、ドレインは電源ＶＷＬ＿ｓを出力すると共に演算増幅器１５７の非反転入力端子に接続される。

上記構成により、セット基準抵抗１５４とレプリカトランジスタ１５６のドレインとの接点の電圧が、セット基準電圧信号ＶＲＥＦ＿Ｓｅｔの電圧に等しくなるようにレプリカトランジスタ１５６のゲート電圧が制御される。また、レプリカトランジスタ１５６のゲート電圧とほぼ等しい電圧が、電源ＶＷＬ＿ｓとして出力される。さらに、レプリカトランジスタ１５６はセルトランジスタ１４５と同等な特性を有するトランジスタであるので、抵抗変化素子１４４の抵抗値がセット基準抵抗１５４の抵抗値と等しいときに抵抗変化素子１４４に流れる電流とセット基準抵抗１５４に流れる電流がほぼ等しくなる。

好ましい一例としては、セット基準電圧信号ＶＲＥＦ＿Ｓｅｔの電圧が１．０Ｖ、セット電圧ＶＳＥＴが３．０Ｖとして、セット基準抵抗１５４のトランスミッションゲート側の端子電圧が１．４Ｖ、レプリカトランジスタ１５６側の端子電圧が１．０Ｖとなり、セット基準抵抗１５４には約１５０μＡの電流を流すことができる。

なお、レプリカトランジスタ１５６は、セルトランジスタ１４５と同じ製造工程で製造されたトランジスタであり、セルトランジスタ１４５とトランジスタ閾値等の製造ばらつきが同じ傾向を示すトランジスタであることが好ましい。ただし、セルトランジスタ１４５の製造ばらつき等の傾向をモニターできるトランジスタであれば、セルトランジスタ１４５と、必ずしも同一サイズのトランジスタである必要は必ずしもない。

図６は、第１の実施形態における行電源発生回路１１２のリセット書き込み用電源部１３２の内部の構成を示すブロック図である。図６を用いて、リセット書き込み用電源部１３２の詳細な構成について説明する。図５のセット書き込み用電源部１３１とほぼ同一である部分については、同一の符号を付し、重複する説明は省略する。

リセット書き込み用電源部１３２では、ＰＭＯＳトランジスタ１５１、ＮＭＯＳトランジスタ１５２で構成するＣＭＯＳトランスミッションゲートの電流路の一端が接地され、他端にはリセット基準抵抗１６４の一端が接続されている。このリセット基準抵抗１６４はリセット書き込み時に抵抗変化素子１４４に流す電流値の基準となる抵抗である。リセット基準抵抗１６４もセット基準抵抗１５４と同様に、抵抗値が調整可能である可変抵抗であることが好ましい。リセット基準抵抗１６４の他端には、レプリカトランジスタ１５６のソースが接続され、レプリカトランジスタ１５６のドレインにはリセット電圧ＶＲＥＳＥＴが与えられる。さらに、レプリカトランジスタ１５６のゲートは演算増幅器１５５の出力端子が接続されている。演算増幅器１５５の非反転入力端子にはリセット基準電圧信号ＶＲＥＦ＿Ｒｅｓｅｔが接続される。演算増幅器１５５の反転入力端子は、リセット基準抵抗１６４とレプリカトランジスタ１５６のソースとの接点に接続される。電源出力部１５８となるＰＭＯＳトランジスタのドレインからは、電源ＶＷＬ＿ｒｓを出力する。

上記リセット書き込み用電源部１３２の構成は、レプリカトランジスタ１５６のソース・ドレイン間を流れる電流の向きがセット書き込み用電源部１３１のレプリカトランジスタ１５６と逆であるので、演算増幅器１５５の反転入力端子と非反転入力端子の接続が逆であることを除いて、おおよそセット書き込み用電源部１３１の構成と同一である。

上記構成により、リセット基準抵抗１６４とレプリカトランジスタ１５６のソースとの接点の電圧が、リセット基準電圧信号ＶＲＥＦ＿Ｒｅｓｅｔの電圧に等しくなるようにレプリカトランジスタ１５６のゲート電圧が制御され、レプリカトランジスタ１５６のゲート電圧とほぼ等しい電圧が、電源ＶＷＬ＿ｒｓとして出力される。さらに、レプリカトランジスタ１５６はセルトランジスタ１４５と同等な特性を有するトランジスタであるので、抵抗変化素子１４４の抵抗値がリセット基準抵抗１６４の抵抗値と等しいときに抵抗変化素子１４４に流れる電流とリセット基準抵抗１６４に流れる電流がほぼ等しくなる。

好ましい一例としては、リセット基準電圧信号ＶＲＥＦ＿Ｒｅｓｅｔの電圧が１．４Ｖ、リセット電圧ＶＲＥＳＥＴが３．０Ｖとして、リセット基準抵抗１６４のトランスミッションゲート側の端子電圧が１．０Ｖ、レプリカトランジスタ１５６側の端子電圧が１．４Ｖとなり、セット基準抵抗１６４には約５０μＡの電流を流すことができる。

図７は、第１の実施形態における行電源発生回路１１２のリード用電源部１３３のブロック図である。図７を用いて、リード用電源部１３３の構成と動作について説明する。図７では、図５のセット書き込み用電源部１３１とほぼ同一である部分については、同一の符号を付している。リード用電源部１３３では、セット書き込み用電源部１３１のセット電圧ＶＳＥＴがリード電圧ＶＲＥＡＤに、セット基準抵抗１５４がリード基準抵抗１７４に、セット基準電圧信号ＶＲＥＦ＿Ｓｅｔがリード基準電圧信号ＶＲＥＦ＿Ｒｅａｄに、それぞれ置き換わっている。また、電源出力部１５８となるＰＭＯＳトランジスタのドレインからは、リード時に選択ワード線に引加する電源となる電源ＶＷＬ＿ｒを出力する。上記の点を除いては、図５を用いて説明したセット書き込み用電源部１３１の構成、動作とほぼ同一であるので、重複する説明は省略する。ただし、出力する電源ＶＷＬ＿ｒの電圧値は、電源ＶＷＬ＿ｓの電圧値より、その電源がセルトランジスタの制御電極に引加されたときに抵抗変化素子に流れる電流を小さくすることができるように、小さい電圧値となるように制御される。

次に、セット基準抵抗１５４、リセット基準抵抗１６４、リード基準抵抗１７４となる可変抵抗の好ましい構成について説明する。

図８は、第１の実施形態における行電源発生回路１１２に用いられる可変抵抗の構成の好ましい一例を示すブロック図である。可変抵抗の端子２０１から固定抵抗素子２０３、２０４、２０５が直列に接続され、端子２０２から固定抵抗素子２０６、２０７、２０８が直列に接続されている。固定抵抗素子２０３と２０４との接続箇所と固定抵抗素子２０６と２０７との接続箇所の間にはスイッチ２１０が設けられている。同様に、固定抵抗素子２０４と２０５との接続箇所と固定抵抗素子２０７と２０８との接続箇所の間にはスイッチ２２０が接続されている。さらに、固定抵抗素子２０５と２０８の他の固定抵抗に直接接続されていない側のそれぞれの端との間にはスイッチ２３０が接続されている。スイッチ２１０はＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１２とのＣＭＯＳトランスミッションゲート構成であり、ＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１２が信号Ａによりスイッチの開閉を制御できるように信号ＡがＰＭＯＳトランジスタ２１１のゲートに接続され、信号Ａをインバータ２１３により反転した信号がＮＭＯＳトランジスタ２１２のゲートに接続されている。スイッチ２２０、スイッチ２３０の構成も基本的な回路構成はスイッチ２１０と同一であり、それぞれＰＭＯＳトランジスタ２２１とＮＭＯＳトランジスタ２２２、ＰＭＯＳトランジスタ２３１とＮＭＯＳトランジスタ２３２を含み、それぞれ信号Ｂ、信号Ｃがスイッチの開閉を制御する信号として接続されている。ただし、以下に説明するように可変抵抗の相対的な抵抗値の精度を上げるため、スイッチ２１０、２２０、２３０のトランジスタサイズはそれぞれ異なっている。

固定抵抗の抵抗値は、抵抗２０３と２０６の抵抗値がｒ、抵抗２０４と２０７の抵抗値がｒのＡ０倍、抵抗２０５と２０８の抵抗値がｒのＡ１倍に設定されている。さらに、スイッチ２１０に含まれるトランジスタ２１０、２１１のオン抵抗に対して、スイッチ２２０に含まれるトランジスタ２２１、２２２のオン抵抗が（１＋Ａ０）倍、スイッチ２３０に含まれるトランジスタ２３１、２３２のオン抵抗が（１＋Ａ０＋Ａ１）倍となるようにトランジスタサイズが設定されている。そのように設定することにより、スイッチ２１０、２２０、２３０のいずれが導通しても、端子２０１と２０２間に、直列に接続される固定抵抗の抵抗値の総和に対して、導通するスイッチのオン抵抗の抵抗値が一定の比率になるように設定できる。

すなわち、スイッチ２１０が導通し、スイッチ２２０、２３０が非導通である場合には、端子２０１と２０２間の固定抵抗の抵抗値は２ｒとなる。一方、スイッチ２２０が導通し、スイッチ２１０、２３０が非導通である場合には、端子２０１と２０２間の固定抵抗の抵抗値は２＊（１＋Ａ０）ｒとなる。スイッチ２１０が導通したときに対してスイッチ２２０が導通すると固定抵抗の抵抗値は（１＋Ａ０）倍となるが、スイッチ２２０のオン抵抗の値がスイッチ２１０のオン抵抗の値の（１＋Ａ０）倍となるように設定されているので、端子２０１と２０２との間の固定抵抗の抵抗値とスイッチのオン抵抗の抵抗値の比率は変わらない。同様に、スイッチ２３０が導通し、スイッチ２１０、２２０が非導通である場合には、端子２０１と２０２間の固定抵抗の抵抗値は２＊（１＋Ａ０＋Ａ１）ｒとなる。スイッチ２１０が導通したときに対してスイッチ２３０が導通すると固定抵抗の抵抗値は（１＋Ａ０＋Ａ１）倍となるが、スイッチ２３０のオン抵抗の値がスイッチ２１０のオン抵抗の値の（１＋Ａ０＋Ａ１）倍となるように設定されているので、端子２０１と２０２との間の固定抵抗の抵抗値とスイッチのオン抵抗の抵抗値の比率は変わらない。

なお、図８の例では、端子２０１と端子２０２の両方に複数の固定抵抗を直列に接続し、その間に複数のスイッチを設けているが、たとえば、端子２０１又は２０２の一方のみに固定抵抗を直列に接続し、他方の端子には、複数のスイッチを直接並列に接続してもよい。一例をあげれば、固定抵抗２０６、２０７、２０８は設けずに、端子２０２とスイッチ２１０、２２０、２３０との間を配線で接続してもよい。なお、固定抵抗の数、固定抵抗値間の抵抗値の比率、固定抵抗の抵抗値とスイッチのオン抵抗との比率、スイッチの内部構成、さらには、固定抵抗と、スイッチ全体の構成は任意の構成を取ることができる。ただし、端子間に接続される固定抵抗とスイッチのオン抵抗との比率はスイッチを切り替えても同じになるように各スイッチに含まれるトランジスタのサイズを設定することが望ましい。

半導体装置の前工程における加工の微細化が進むにつれてトランジスタのコンタクト抵抗や拡散層部抵抗などは増加する傾向にある。しかし、上記構成によれば、微細化が進み、スイッチとなるトランジスタのオン抵抗が無視できなくなる場合も、抵抗値の相対的な精度を維持することができる。

次に、第１の実施形態による効果について説明する。図９はセット書き込みにおいて（ａ）行電源制御を行わない場合の抵抗変化素子の電流波形及びワード線の電圧波形図と、（ｂ）第１の実施形態による抵抗変化素子の電流波形及びワード線の電圧波形図である。図９（ａ）は、ワード線の電源制御を行わない場合である。すなわち、ワード線の選択電位ＶＷＬは十分に高い電圧となる。この場合は、グローバルビット線ＧＢＬを駆動するライトバッファに定電流を出力するアンプを設け、このアンプが出力する定電流によって、抵抗変化素子の抵抗値を高抵抗から低抵抗に変化させる。抵抗変化素子が遷移金属酸化物などに電圧を印加することにより抵抗変化が生じる現象を利用したＲｅＲＡＭである場合には、ワード線をＶＳＳ（接地レベル）から選択電位のＶＷＬまで引き上げると、セルトランジスタが導通し、抵抗変化素子の端子間に一定の電圧が引加され、抵抗変化素子の抵抗値が高抵抗である状態から低抵抗に遷移する。しかし、抵抗変化素子の抵抗値が高抵抗から低抵抗に遷移すると抵抗変化素子のグローバルビット線ＧＢＬ側の端子電圧が急激に低下し、グローバルビット線ＧＢＬの寄生容量１２３（図２参照）に蓄積された電荷が一気にビット線選択スイッチを経由して抵抗変化素子に流れる。このときに瞬時に流れる電流値Ｉｐｅａｋは、定電流によりグローバルビット線ＧＢＬを駆動するアンプから抵抗変化素子に流そうとする電流Ｉｃｅｌｌを超える。この電流Ｉｐｅａｋにより本来の設定しようとする抵抗値よりさらに低い抵抗値に抵抗変化素子の抵抗値が遷移してしまう恐れがある。この問題は、グローバルビット線ＧＢＬの遠端に設けた定電流出力のアンプからは、グローバルビット線ＧＢＬの寄生容量１２３から抵抗変化素子に流れ込む電流値を制御できないので、定電流出力のアンプの精度を上げても解決できない。

これに対して、図９（ｂ）は、第１の実施形態による抵抗変化素子の電流波形及びワード線の電圧波形図である。第１の実施形態では、選択されるワード線を駆動する電源の電圧を制御することにより、セルトランジスタに流れる電流を制御し、抵抗変化素子を所望の抵抗値へと変化させる。すなわち、セルトランジスタのゲートに与える電圧を制御することにより抵抗変化素子に流れる電流がＩｃｅｌｌを大きく超えないように制御する。セルトランジスタのゲート電圧は、図９（ａ）では、ＶＷＬであったのが、図９（ｂ）に示す第１の実施形態では、ＶＷＬＳであり、ＶＷＬより低い電圧であり、抵抗変化素子に流れる電流がＩｃｅｌｌを大きく超えないように制御する。

なお、第１の実施形態において、Ｉｃｅｌｌの電流値をセルトランジスタのゲートに与える電圧を制御するだけで、制御できる場合には、グローバルビット線ＧＢＬに接続されるライトバッファに定電流出力のアンプは必要ない。しかし、セルトランジスタのゲートに与える電圧を制御することにより電流値Ｉｐｅａｋの制限を行い、Ｉｃｅｌｌの正確な値は、定電流出力のアンプにより行ってもよい。

［第２の実施形態］
第１の実施形態では、グローバルビット線ＧＢＬとソース線ＶＳＬとの間に抵抗変化素子と直列に接続されるメモリセルトランジスタのゲート電極に与える電源を制御することにより、グローバルビット線ＧＢＬの寄生容量にかかわらず、抵抗変化素子に流す電流を制御した。セルトランジスタと同様にビット線選択トランジスタ（図２のＹ０ａ〜Ｙ７ａ）もグローバルビット線ＧＢＬとソース線ＶＳＬとの間に抵抗変化素子と直列に接続されるトランジスタであり、ビット線選択トランジスタの制御電極に与える電源を制御することにより、配線の寄生容量にかかわらず、抵抗変化素子に流す電流を制御することもできる。第２の実施形態は、ビット線選択トランジスタ（カラム選択トランジスタ）の制御電極に与える電源を制御することにより、抵抗変化素子に流れる電流を制御する実施形態である。

図１０は、第２の実施形態におけるカラムスイッチドライバ１８７及び列電源発生回路１８９のブロック図である。第２の実施形態における半導体装置は、第１の実施形態における行電源発生回路１１２に代えて列電源発生回路１８９を備えている。列電源発生回路１８９はカラムスイッチドライバ１８７に電源ＶＹＳを供給する回路である。カラムスイッチドライバ１８７は、ビット線選択トランジスタの選択信号であるカラム選択線ＹＳを駆動する回路であり、列電源発生回路１８９から電源ＶＹＳの供給を受け、カラムアドレス信号Ｙａｄｄ＿ｓに基づいて選択するカラム選択線ＹＳを電源ＶＹＳによって駆動する。なお、非選択のカラム選択線は接地レベルの電源ＶＳＳにプルダウンされる。

列電源発生回路１８９は、第１の実施形態における行電源発生回路１１２と同様にセット書き込み用電源部１８１、リセット書き込み用電源部１８２、リード用電源部１８３を備えている。セット書き込み用電源部１８１、リセット書き込み用電源部１８２、リード用電源部１８３には、それぞれ別の基準となる基準電圧信号ＶＲＥＦが接続され、各基準電圧信号ＶＲＥＦに基づいて、それぞれ電源ＶＹＳ＿ｓ、電源ＶＹＳ＿ｒｓ、電源ＶＹＳ＿ｒを出力する。また、電源選択スイッチ１８４〜１８６は、内部コマンド信号ＩＮＴ＿ｃｏｍに基づいて開閉が制御され、電源ＶＹＳ＿ｓ、電源ＶＹＳ＿ｒｓ、電源ＶＹＳ＿ｒのいずれかの電源をカラムスイッチドライバ１８７に供給する。カラムスイッチドライバ１８７は供給される電源に基づいて、選択するカラム選択線ＹＳをセット書き込み時、リセット書き込み時、リード時にそれぞれ異なった電源で駆動する。

図１１は、第２の実施形態における抵抗変化素子に対する（ａ）セット書き込みの動作説明図と（ｂ）リセット書き込みの動作説明図である。図１１に示すように第２の実施形態では、カラム選択スイッチであるカラム選択トランジスタ１４２Ａは、ＮＭＯＳトランジスタのみで構成されている。カラムスイッチの制御電極に対する電源制御を容易にするためである。もちろん、第２の実施形態においても、第１の実施形態と同様に、カラムスイッチ（ビット線選択スイッチ）をＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるＣＭＯＳトランスミッションゲート構成にすることもできるが、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方のトランジスタの制御電極の電源制御が必要となるため、さらに別の電源が必要になる。その場合の詳しい説明は省略する。

また、図１１では、第１の実施形態とは逆に、セット書き込み時には、ソース線１４６側からグローバルビット線ＧＢＬ側に電流を流し（図１１（ａ）参照）、リセット書き込み時には、グローバルビット線ＧＢＬ側からソース線１４６側に電流を流す（図１１（ｂ）参照）。従って、抵抗変化素子１４４のａ端子をセルトランジスタ１４５に接続し、ｂ端子をカラム選択トランジスタ１４２Ａ側に接続している。すなわち、ａ端子とｂ端子の接続が第１の実施形態とは逆である。

第２の実施形態では、図１１（ａ）に示すセット書き込み時にソース線１４６側からグローバルビット線ＧＢＬ側に電流を流す理由について説明する。第１の実施形態のように
セット書き込みにより抵抗変化素子１４４の抵抗値を高抵抗から低抵抗に変化させようとする場合に、グローバルビット線ＧＢＬ側からソース線１４６側に電流を流すと、抵抗変化素子１４４の抵抗値が高抵抗状態から低抵抗に遷移すると抵抗変化素子の選択スイッチ側の端子電圧が低下する。カラム選択トランジスタがＮＭＯＳトランジスタ１４２Ａである場合、ＮＭＯＳトランジスタ１４２Ａのソース電位が低下することになる。ＮＭＯＳトランジスタ１４２Ａのソース電位が低下するとＮＭＯＳトランジスタ１４２Ａのゲートソース間電圧が増加し、これは、ＮＭＯＳトランジスタ１４２Ａのソース・ドレイン間に流れる電流を増加させる方向に作用する。したがって、抵抗変化素子１４４に流す電流を精度よく制御することが難しい。一方、図１１（ａ）に示すように、セット書き込み時に、ソース線１４６側からグローバルビット線ＧＢＬ側に電流を流せばそのようなことはない。また、セット書き込み時に、ソース線１４６側からグローバルビット線ＧＢＬ側に電流を流す場合、抵抗変化素子１４４の抵抗値が高抵抗から低抵抗に遷移することにより、抵抗変化素子１４４のセルトランジスタ側のａ端子の電圧が低下する。このときに、ソース線１４６に大きな寄生容量があっても、ＮＭＯＳトランジスタ１４２Ａの制御電極の電源を制御することにより、電流値が制限できるので、過大なピーク電流が流れることもない。

第２の実施形態においては、書き込み時に電流の流す方向が逆であるので、セット書き込み用電源部１８１（図１０参照）には、第１の実施形態におけるリセット書き込み用電源部１３２（図６参照）と略同一の回路を用い、リセット書き込み用電源部１８２（図１０参照）には、第１の実施形態におけるセット書き込み用電源部１３１（図５参照）と略同一の回路を用いることができる。

なお、第２の実施形態において、ビット線選択スイッチにＰＭＯＳトランジスタのみを用いる場合には、電流の流す方向は、第１の実施形態と同じにすればよい。ただし、グローバルビット線ＧＢＬの寄生容量と同様にローカルビット線ＬＢＬの寄生容量が問題になる場合は、ビット線選択スイッチにＰＭＯＳトランジスタを用いて、その制御電極を制御して電流を制限するより、第１の実施形態のようにセルトランジスタの制御電極を制御して電流を制限する方が好ましい。抵抗変化素子が低抵抗に遷移し、抵抗変化素子の端子間電圧が急減に減少するときに、ビット線選択スイッチより電流の流れる方向の下流にあるローカルビット線ＬＢＬの寄生容量から抵抗変化素子に流れ込む電流を上流にあるビット線選択スイッチでは制御できないからである。

なお、第１の実施形態と第２の実施形態のいずれの実施形態においても、抵抗変化素子の抵抗値を変化させるときに、グローバルビット線ＧＢＬ、又は、ソース線１４６の寄生容量から抵抗変化素子に流れる電流が問題になる場合には同様な効果が得られる。

なお、上記第１、第２の実施形態では、いずれも、セット書き込み、リセット書き込み、リードのそれぞれにおいて、ワード線、又は、カラム選択線の電源を制御している。しかし、セット書き込み、リセット書き込み、リード動作におけるすべての場合に抵抗変化素子に流れる電流をワード線、又は、カラム選択線により制御する必要がない場合は、セット書き込み、リセット書き込み、リードのうち、必要な場合だけワード線、又は、カラム選択線により抵抗変化素子に流れる電流を制御してもよい。たとえば、図１１に示すようにセット書き込み時のピーク電流のみが問題になる場合は、セット書き込み時においてのみ、ワード線、又は、カラム選択線の電源制御を行ってもよい。この場合、リセット書き込み時とリード時には、同じ電源（ただし、セット書き込み時とは異なる）電源を用いてもよい。

本発明の全開示（特許請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施例ないし実施例の変更・調整が可能である。また、本発明の特許請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、特許請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１００：半導体装置
１０２：制御信号入力回路
１０３：入出力制御回路
１０４：コマンドレジスタ
１０５：制御ロジック回路
１０６：ＲＹ／ＢＹ信号出力回路
１０７：ステータスレジスタ
１０８：アドレスレジスタ
１０９：行アドレスバッファ
１１０：列アドレスバッファ
１１１：データバッファ
１１２：行電源発生回路
１１３：アレイ制御回路
１１４：行デコーダ
１１５：列デコーダ
１１６：データレジスタ
１１７：センスアンプ・ライトバッファ
１１８：メモリセルアレイ
１２１、１２１ｋ、１２１ｓ：ワード線ドライバ
１２３：寄生容量
１３１、１８１：セット書き込み用電源部
１３２、１８２：リセット書き込み用電源部
１３３、１８３：リード用電源部
１３４〜１３６、１８４〜１８６：電源選択スイッチ
１４１：ビット線選択トランジスタ（ＰＭＯＳトランジスタ）
１４２、１４２Ａ：ビット線選択トランジスタ（ＮＭＯＳトランジスタ）
１４３、１５３、２１３、２２３、２３３：インバータ
１４４、Ｒ０ｋ〜Ｒ７ｋ、Ｒ０ｓ〜Ｒ７ｓ：抵抗変化素子
１４５、Ｑ０ｋ〜Ｑ７ｋ、Ｑ０ｓ〜Ｑ７ｓ：セルトランジスタ
１４６：ソース線
１５１、２１１、２２１、２３１：ＰＭＯＳトランジスタ
１５２、２１２、２２２、２３２：ＮＭＯＳトランジスタ
１５４：セット基準抵抗（可変抵抗）
１５５、１５７：演算増幅器
１５６：レプリカトランジスタ
１５８：電源出力部
１６４：リセット基準抵抗（可変抵抗）
１７４：リード基準抵抗（可変抵抗）
１８７：カラムスイッチドライバ（ビット線選択トランジスタドライバ）
１８９：列電源発生回路
２０１、２０２：端子
２０３、２０４、２０５、２０６、２０７、２０８：固定抵抗素子
２１０、２２０、２３０：スイッチ
Ｃ０ｋ〜Ｃ７ｋ、Ｃ０ｓ〜Ｃ７ｓ：メモリセル
ＧＢＬ：グローバルビット線（共通ビット線）
ＬＢＬ０〜ＬＢＬ７：ローカルビット線
ＷＬｋ、ＷＬｓ：ワード線
Ｙ０ａ〜Ｙ７ａ、Ｙ０ｂ〜Ｙ７ｂ：ビット線選択スイッチ

Claims (15)

1. 第１及び第２の配線と、
   自身に流れる電流に対応して第１の抵抗値又は第２の抵抗値をとる抵抗変化素子と、
   前記抵抗変化素子を挟んで、前記第１及び第２の配線間に直列に接続された第１及び第２のトランジスタと、
   前記第１のトランジスタの制御電極が受ける信号の活性化電位を制御する電源制御回路と、を備え、
   前記電源制御回路は、前記抵抗変化素子を前記第１の抵抗値に変化させるときに前記制御電極を第１の電位に制御し、前記第２の抵抗値に変化させるときに前記制御電極を前記第１の電位とは異なる第２の電位に制御することを特徴とする半導体装置。
2. 前記電源制御回路は、前記第１のトランジスタを非導通に制御するときに前記制御電極を前記第１及び第２の電位とは異なる第３の電位に制御することを特徴とする請求項１記載の半導体装置。
3. 前記電源制御回路は、前記抵抗変化素子の抵抗値を読み出すときに前記制御電極を前記第１乃至第３の電位のいずれとも異なる第４の電位に制御することを特徴とする請求項２記載の半導体装置。
4. 前記電源制御回路が、
   前記第１のトランジスタのレプリカトランジスタと、
   一端が前記レプリカトランジスタに接続された基準抵抗と、
   基準電圧を入力し、前記基準抵抗に電流を流したときに、前記基準抵抗の一端の電圧が前記基準電圧に対応する電圧になるように前記レプリカトランジスタの制御電極を制御する第１電圧制御回路と、
   前記第１のトランジスタの制御電極に与える電源を出力する電源出力部と、
   前記電源出力部の出力電圧が前記レプリカトランジスタの制御電極に引加する電圧に対応する電圧となるように前記電源出力部を制御する第２電圧制御回路と、
   を含むことを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
5. 前記電源制御回路が、前記第１の電位を制御する第１電源部と、前記第２の電位を制御する第２電源部と、を備え、
   前記第１及び第２電源部が、それぞれ、前記レプリカトランジスタと、前記基準抵抗と、第１電圧制御回路と、前記電源出力部と、前記第２電圧制御回路と、を備え、
   前記第１電源部に入力する前記基準電圧と、前記第２電源部に入力する前記基準電圧とが異なる基準電圧であることを特徴とする請求項４記載の半導体装置。
6. 前記電源制御回路が、前記第１の電位を制御する第１電源部と、前記第２の電位を制御する第２電源部と、前記抵抗変化素子の抵抗値を読み出すときに前記制御電極に供給する第４の電位を制御する第３電源部と、を備え、
   前記第１乃至第３電源部が、それぞれ、前記レプリカトランジスタと、前記基準抵抗と、第１電圧制御回路と、前記電源出力部と、前記第２電圧制御回路と、を備え、
   前記第１乃至第３電源部に入力する前記基準電圧がそれぞれ互いに異なる基準電圧であることを特徴とする請求項４記載の半導体装置。
7. 前記基準抵抗が可変抵抗であることを特徴とする請求項４乃至６いずれか１項記載の半導体装置。
8. 前記可変抵抗が、複数の固定抵抗と、前記可変抵抗の一端と他端との間に接続される前記複数の固定抵抗の接続を切り替える複数のスイッチとを含み、各スイッチがトランジスタを含み、導通したときのスイッチのオン抵抗が、前記一端と前記他端との間に接続される固定抵抗の抵抗値に比例するようにトランジスタサイズが設定されていることを特徴とする請求項７記載の半導体装置。
9. 前記可変抵抗が、一端から直列に接続された複数の固定抵抗素子と、それぞれ対応する前記いずれかの固定抵抗素子と他端との間に互いに並列に接続された複数のスイッチと、を備え、前記複数並列に接続されたスイッチを選択的に導通させることにより、前記一端と前記他端との間に接続される前記複数の固定抵抗素子を切り替えて抵抗値を可変にする可変抵抗であって、
   前記並列に接続された複数のスイッチが、それぞれトランジスタを含み、導通したときに前記一端と前記他端との間に接続される前記固定抵抗素子の抵抗値に比例するようなオン抵抗となるようにそれぞれトランジスタサイズが設定されていることを特徴とする請求項７記載の半導体装置。
10. 前記可変抵抗が、
    前記一端から直列に接続された複数の固定抵抗素子に対して、前記一端と前記他端との間でそれぞれの抵抗値が対称になるように他端から直列に接続された複数の固定抵抗素子をさらに含み、
    前記複数のスイッチが、前記一端から直列に接続された複数の固定抵抗素子と、前記他端から直列に接続された複数の固定抵抗素子と、の間に並列に接続されていることを特徴とする請求項９記載の半導体装置。
11. 前記複数のスイッチが、それぞれ、第１導電型トランジスタと、前記第１導電型トランジスタと並列に接続された前記第１導電型とは逆導電型のトランジスタと、を含むことを特徴とする請求項８乃至１０いずれか１項記載の半導体装置。
12. 前記抵抗変化素子及び前記第１のトランジスタがそれぞれ複数であり、前記複数の第１のトランジスタは一つの前記第２のトランジスタとの間にそれぞれ前記複数の抵抗変化素子のうち対応する抵抗変化素子を挟んで、並列に接続されていることを特徴とする請求項１乃至１１いずれか１項記載の半導体装置。
13. 前記抵抗変化素子及び前記第２のトランジスタがそれぞれ複数であり、前記複数の第２のトランジスタは一つの前記第１のトランジスタとの間にそれぞれ前記複数の抵抗変化素子のうち対応する抵抗変化素子を挟んで、並列に接続されていることを特徴とする請求項１乃至１１いずれか１項記載の半導体装置。
14. ソース線と、
    共通ビット線と、
    第１の方向に配線された複数のビット線と、
    前記第１の方向と交差する第２の方向に配線された複数のワード線と、
    一端が前記複数のビット線のうち対応するビット線に接続された前記抵抗変化素子と、当該抵抗変化素子の他端と前記ソース線との間に接続され、制御電極が前記複数のワード線のうち対応するワード線に接続されたセルトランジスタと、を含み、それぞれ複数のビット線と複数のワード線との交点に対応してマトリクス状に設けられた複数のメモリセルと、
    前記複数のビット線にそれぞれ対応して設けられ、前記共通ビット線と前記複数ビット線のうち対応するビット線との間に接続された複数のビット線選択トランジスタと、
    を備え、
    前記第１及び第２の配線のうち、一方が前記共通ビット線、他方が前記ソース線であり、
    前記第１及び第２のトランジスタのうち、一方が前記セルトランジスタ、他方が前記ビット線選択トランジスタであることを特徴とする請求項１乃至１３いずれか１項記載の半導体装置。
15. 出力が前記第１のトランジスタの制御電極に接続されたドライバ回路を備え、前記電源制御回路が、前記ドライバ回路を介して第１のトランジスタの制御電極の電位を制御することを特徴とする請求項１乃至１４いずれか１項記載の半導体装置。

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