CN1203615C

CN1203615C - 环链码模数转换器

Info

Publication number: CN1203615C
Application number: CN 02128314
Authority: CN
Inventors: 李增田
Original assignee: Individual
Current assignee: Individual
Priority date: 2002-07-30
Filing date: 2002-07-30
Publication date: 2005-05-25
Anticipated expiration: 2022-07-30
Also published as: CN1402436A

Abstract

本发明环链码模数转换器，是一种基于环链码编码原理设计的模数转换器(Link-ChainADC)，属于电子技术领域。该模数转换器Link-Chain ADC组成类似并行比较型模数转换器(Flash ADC)，但在同样分辨率N条件下：结构中的电压比较器数量最多仅为FlashADC变换器的一半、无需庞杂的编码器、结构简单且排布规律；可与外围电路有多种配合、输出为串行环链码数字信号便于远传；既可以由分立的单个元器件连接实现，更适宜由半导体集成电路芯片技术大规模集成。该Link-Chain ADC支持各种传感器，形成直接数字化传感，具有高速、抗干扰性能好、过程简捷的明显优点。

Description

环链码模数转换器

技术领域本发明属于电子技术领域，提供一种基于环链码编码原理设计、类似并行比较型模数转换器(Flash ADC)工作、而输出为串行环链码数字信号的模数转换器。

技术背景数字电子技术应用中，模拟数字转换器是非常关键的器件。目前由厂商提供的各种高速模拟数字转换器中，并行比较型模数转换器Flash ADC是速度最快的转换器。这种器件的原理是：结构中分压电阻网络形成2^N-1个电压参考量，模拟输入量(电压)同时与诸个参考量进行比较，由比较器阵列(含溢出位共2^N个比较器)得到相应比较结果逻辑值，经由编码器处理输出二进制数字信号。在Flash ADC转换器的结构中，所用的电阻、电压比较器数量与其分辨率N呈指数关系，又包含编码器及复杂的引线等，并且工作在高速转换、功耗较高的状态，使得在目前制造工艺条件下，器件的集成度和分辨率(一般为6～8位，最高达10位)难以提高，也限制了Flash ADC转换器性能如动态误差、信噪比(S/N)与有效位数(ENOB)等参数实现其理想值。

本发明旨在有效地减少比较器阵列中电阻、比较器数量，克服由此引起的上述弊端，提供一种新式并行比较型模数转换器，在具有同样分辨率N条件下，电阻、比较器数量最多仅为Flash ADC变换器的一半、无需庞杂的编码器、结构简单且排布规律、便于大规模集成、便于输出远传串行环链码数字信号的ADC变换器。

发明内容为实现上述目的，本发明提供环链码模数转换器(附图5)，当分辨率为N时它包括：分压电阻阵列14，由不超过2^N-1+1个阻值特定的电阻相互串接而成线阵，两端接入参考电源电压V_REF或±V_REF时，串接点引出不超过2^N-1个的电压参考点；电压比较器阵列15，包含最多2^N-1个比较器，按特定的逻辑关系将其一输入端(负或正)连接相应的电压参考点，其另一输入端彼此相互连接，构成环链码模数转换器的模拟信号输入端Input；逻辑选择及数据输出电路16，将相邻两个比较器引出的比较信号顺序组成一对，用一个两输入端“与”逻辑门连接这对比较器的引出比较信号输出端，经由二极管等把比较信号加以逻辑选择，二极管等将“与”门输出端同数据输出线18连接，使2^N-2个“与”逻辑门对数据输出线18彼此形成“或”关系，数据输出线18经由整形电路20输出，构成环链码模数转换器数据输出端Out。配有保证正常工作的电源电压，由此组成整个环链码模数转换器(Link-Chain ADC)。

本发明依据环链码编码原理，按转换分辨率N的要求，选择模拟信号满度范围(FRS)对应的一个适当测集码矢

以量阶ΔX为横轴单位，以

中码元c_i排列顺序，绘出FRS中每个量阶ΔX对应的码元c_i“1”、“0”电平，得到测集码矢脉冲序列图(附图1)。在脉冲序列图中确定对应量化基准点1，为使量化误差在[-0.5LSB，0.5LSB]之内，基准点确定在比FRS下边界低0.5ΔX处。如(附图1)中基准点1定义在脉冲序列图FRS下边界的左边所对应的码元0.5ΔX处。

本发明环链码模数转换器的分压电阻阵列14是根据测集码矢

脉冲序列图，由不超过2^N-1+1个电阻按以下规则构成分压电阻阵列(附图2)：

1.从基准点1向FRS上边界方向，遇到脉冲边沿2给阵列设置首电阻器5，其阻值为(m_i+0.5)R(R是单位电阻)．m_i为遇到脉冲边沿或FRS边界4之前。穿行过量阶的数目或穿行过码元的个数。首电阻器5一端连接参考电压-V_REF或零电位点GND，另一端是后续电阻器的串联连接点6。

为说明电路连接，对串联连接点(将引出电压参考的点)加以区分：凡遇到脉冲上升沿2等，接入电阻器之后形成的连接点6等称为“上点”；遇到脉冲下降沿3等，接入电阻器后形成的连接点7等称为“下点”。

2.继续向FRS上边界方向，每遇到脉冲边沿，在前一串接电阻器的连接点6或7，8…等续接一个电阻器，其阻值为m_i ^*R(m_i的意义同前)，新接入的电阻器的另一端又是后续电阻器的串联连接点7，8…。

3.最后到达FRS边界值4点，串接阵列的尾电阻器9，其阻值为(m_i+0.5)R，(m_i的意义同前)，阵列中尾电阻器9另一端是连接环链码模数转换器参考电压的接入端V_REF。

分压电阻阵列14的特征是：基于量程选定的测集码矢

所绘制的脉冲序列图(附图1)，依上述环链码模数转换器的分压电阻阵列14说明的三点规则，形成的分压电阻阵列(附图2)；在阵列接入标准参考电压后，不计-V_REF或零及+V_REF电位点，从串联连接点可引出不超过2^N-1个电压参考点；阵列中首电阻器5和尾电阻器9电阻值为(m_i+0.5)R(R是单位电阻)，其它串接的电阻器的阻值为m_i ^*R，m_i为遇到脉冲边沿及FRS边界4之前，穿行过量阶的数目或穿行过码元的个数。

本发明环链码模数转换器的电压比较器阵列15所包含的电压比较器，既可以选用单输出型电压比较器也可以选用互补输出型电压比较器。

电压比较器阵列15的电压比较器按下列规则与分压电阻阵列14连接、排布(附图3)：

1.凡与“上点”连接的比较器11(B1)等是按正逻辑(即当模拟输入信号的电压大于此“上点”的参考电压时，从比较器引出比较信号的输出端应为高电平)连接；凡与“下点”连接的比较器12(B2)等是按负逻辑(即当模拟输入信号的电压大于此“下点”的参考电压时，从比较器引出比较信号的输出端应为低电平)连接。

2.所有电压比较器的未接入参考电压连接点的另一输入端都用导线连接起来，引出待转换模拟信号的输入端17。

电压比较器阵列15特征在于：不论选用单输出还是互补输出的电压比较器，所构成的阵列最多包含2^N-1个电压比较器：阵列中每个比较器的两个输入端与分压电阻阵列的“上点”或“下点”及模拟信号输入端的连接，由上述环链码模数转换器的电压比较器阵列15说明的两点规则决定。

为说明电路连接，称连接“上点”连接点6等的比较器称为“上点”比较器11等，连接“下点”连接点7等的比较器称为“下点”比较器12等。

本发明环链码模数转换器的逻辑选择及数据输出电路16，将对比较器阵列15引出的比较信号实现逻辑选择，为此将电压比较器进行组对：顺序将起于“上点”至于“下点”的相邻两个比较器组成一对。如两个比较器11(B1)与12(B2)一对，B3与B4为一对，而不能把从“下点”至“上点”的两个相邻的比较器当作一对。组对比较器比较信号输出端对应一个二输入“与”逻辑门13等，且每个引出比较信号输出端只和“与”门的一个输入端连接，“与”逻辑门13等的输出端连接二极管19等正极，由此形成一个逻辑选择对10(附图3)；还包括由二极管19等将“与”门输出端接入数据输出线18，使逻辑门输出信号对数据输出线18彼此形成“或”关系；数据输出线18分为两支：一支通过电阻器22与二极管21并联同参考电压零电位点GND相连接；数据输出线18另一支引至整形电路20如施密特触发器的输入端，整形电路输出构成环链码模数转换器的数据输出端Out；以及环链码模数转换器供电电源的接地端与参考电压零电位点GND相连接，由此连接点引出连接外部的环链码模数转换器的接地端GND。

逻辑选择及数据输出电路16特征在于：包含与组对比较信号输出端对应连接的二输入端“与”逻辑门13等和二极管19等连接“与”逻辑门13等输出端的逻辑选择对10；二极管19等还把“与”门13等连接至数据输出线18形成“或”逻辑关系；数据输出线18连接整形电路20的输入端，由数据输出端Out得到环链码编码数字位。

本发明环链码模数转换器由14、15、16所述部分组成，所涉及的电阻器、比较器、触发器、逻辑门等概念既包含其定义的功能，也包含能完成特定功能的外延所有元器件。本发明环链码模数转换器特征在于：既可以由分立的单个元器件连接实现，也可以由半导体集成电路芯片技术实现；以集成电路芯片技术实现时，所述整个组成中元器件的物化界限能够消失，完成特定功能的组成可以简化、整合，但其逻辑功能依然存在；对于分辨率N环链码模数转换器，接入正常工作电压和标准参考电压后，当模拟信号输入端Input加入由-V_REF或0到+V_REF的线性连续均匀递增的(斜坡)电压时，数据输出端Out得到数字信号电平图形，正是分辨率N下对应的N位环链码测集码矢脉冲序列图。

附图说明本发明附图及说明如下：

图1满度范围对应的环链码测集码矢

脉冲序列图

图2环链码模数转换器分压电阻阵列连接图

图3环链码模数转换器单输出电压比较器阵列连接图

图4环链码模数转换器互补输出电压比较器阵列连接图

图5四位环链码模数转换器实施例电路图

具体实施方式本发明实施例结合附图说明如下：本实施例是四位环链码模数转换器，由分立的电子元器件焊接在印制版上而成。被测电压量程FRS是正极性[0，3V]，所选的环链码测集码矢

是由本原多项式P(x)＝x⁴+x+1所生成(生成方法参见文献《环链码在位置检测技术中的应用》，传感器技术1999年第18卷第期)，测集码矢

绘制的脉冲序列图见图1(N＝4正极性)。

实施例分压电阻阵列14中电阻器5，9…，选用温度系数小、高稳定性金属膜型RJ25串接组成，单位电阻阻值R＝1kΩ。接入标准参考电压V_REF后，要求各个连接点6，7，…，的参考电压的误差小于±1％，所以选用电阻器的阻值精度应±0.5％，象首电阻器5等处于电阻阵列中连接点序数靠前的，更应精确测量、筛选。电阻阵列从首电阻器5至尾电阻器9阻值依次是0.5，4，1，1，1，2，2，1，3.5kΩ。

实施例的电压比较器阵列15中，电压比较器11，12…，选用的是高速互补输出电压比较器J760，其响应时间＜25nS且灵敏度高，输入失调偏差电压＜1mV。因为在内部结构上单输出电压比较器的输出电路比较简单，为验证集成化比较器阵列中使用单输出电压比较器排布的有效性，这里将互补输出电压比较器J760当作单输出电压比较器使用，仅使用其正逻辑输出端。

实施例的逻辑选择数据输出电路16选用的逻辑器件：二输入端“与”门、施密特触发器属于74HCT CMOS数字电路，传导延迟时间不大于20nS。连接至数据输出线18的二极管19等选用1N4009。整形电路20是两个独立的施密特触发单元首尾串联而成。数据输出线18与GND间接入的电阻器22为RJ25阻值10k、二极管21选用1N4009。

实施例四位环链码模数转换器经电路模拟，在配合采样速率30MHz的采样-保持器(S/H)时稳定工作，对接入输入端的采样模拟信号电压进行转换，输出串行环链码数字信号准确、抗干扰性能好。若以半导体集成化芯片技术实施，通过优化设计，可以使这种环链码模数转换器(Link-Chain ADC)的技术参数进一步提高。与并行比较型模数转换(Flash ADC)器比较，Link-Chain ADC在配合各种传感器形成直接数字化传感，来得更为简捷、成本低，实现数据采集远传表现出明显的优势。

Claims

1.一种基于环链码编码原理设计的环链码模数转换器，当分辨率为N时，它包括：分压电阻阵列，该分压电阻阵列是由不超过2^N-1+1个阻值特定的电阻相互串接而成的线阵，电阻阵列的两端接入参考电源电压，从电阻间串接点引出不超过2^N-1个电压参考点；电压比较器阵列，最多包含2^N-1个比较器，每个比较器的一个输入端连接到相应电阻间的电压参考点，另一输入端相连至待转换模拟信号；逻辑选择数据输出电路，顺序将相邻两个比较器组成一对，用一个二输入端“与”逻辑门连接该对比较器的输出端，最多用2^N-2二极管，每个二极管连接到对应“与”逻辑门的输出端，二极管的输出端连接至整形电路，通过整形电路输出构成环链码模数转换器的输出端；

其特征在于：根据环链码模数转换器所使用的环链码，将所述分压电阻阵列中的接入环链码脉冲序列上升沿的电阻器的输出端连接至相应比较器的正输入端。