CN103532551A

CN103532551A - 高速三态adc

Info

Publication number: CN103532551A
Application number: CN201310379543.4A
Authority: CN
Inventors: 不公告发明人
Original assignee: Individual
Current assignee: Beijing Carbon Value Environmental Development Center LP
Priority date: 2013-07-21
Filing date: 2013-08-20
Publication date: 2014-01-22
Anticipated expiration: 2033-08-20
Also published as: CN103532551B

Abstract

高速三态ADC，属于电子信号的模-数转换技术领域。电容源的开关工作在高频时，实现对电容源的输入输出的高速采样，改善电容源的输出电压电流质量。将模拟信号Ui按照不同的比例分别变换为高电平嵌位比较信号VH和低电平嵌位比较信号VL，且VH电压值高于VL电压值；在逻辑与结构中分别设置有与VH、VL比较的参考电压Vh、Vl；VH>Vh时Po=1，VL<Vl时Po=0，VH<Vh且VL>Vl时Po=Pi；Vh对应的输入Uih与Vl对应的输入Uil就会形成模拟信号的电压区间。应用于电容源的恒压输出、恒流输出的高速采样，不同电压区间的多个结构组合实现连续电压信号采样的高速ADC应用等。

Description

高速三态ADC

技术领域

高速三态ADC模型属于电子信号的模-数转换技术领域。

背景技术

在电容源的设计应用中，不管输出是恒压模式还是恒流模式，选用带ADC功能的单片机往往很浪费，一般带ADC功能的单片机往往带有其他功能，而电容源中又用不上这些功能，因为只需要知道电容矩阵的输入输出端口的纹波电压的最高值和最低值。电容源在恒压模式时输出等于最高纹波电压和最低纹波电压的平均值，电容源在恒流模式时输出等于输出纹波电压差值对时间求导。可见控制电容源有稳定的输出只需要知道输出电压的最高纹波电压和最低纹波电压，如果它们超出了范围，输出电压或电流也就超出了范围。用电压比较器至少得需要单片机的两个I/O口读取数据，电容源的开关管控制本身就是一个组，需要较多的I/O口，这种解决方案在多路输出的时候使单片机的选型变得困难。本发明就是为了解决电容源在应用时减少单片机I/O口的问题：一是扩大电容源的单片机应用范围，没有ADC功能的也能用于电容源的设计应用；二是减少ADC采样的I/0口数量；同时它的速度也比单片机内置的ADC快，还可以实现无源ADC采样，操作灵活。

发明内容

高速三态ADC模型如图1，模型各部分功能及工作原理说明：

模拟输入U_i：需要采样的一个模拟信号。输入信号按照一定的比例被分为两路，一路变换为高电平嵌位VH，一路变换为低电平嵌位VL。

脉冲输入P_i：它是逻辑与电路的输入数字信号。

高电平嵌位VH：它是模拟信号U_i按照一定的比例变换后的参考信号，当VH高于逻辑门所设的高电平门限电压Vh时，使输出P_o被嵌位为1，即输出P_o=1，当VH不大于Vh时对输出P_o无影响。

低电平嵌位VL：它是模拟信号U_i按照另外一个比例变换后的参考信号，当VL低于逻辑门所设的低电平门限电压Vl时，使输出P_o被嵌位为0，即输出P_o=0，VL不小于Vl时对输出P_o无影响。

三态输出P_o：VH大于Vh时，输出P_o=1；VL小于Vl时，P_o=0；当VH不大于Vh且VL不小于Vl时，P_o=P_i或

由以上模型所设计的一个简易的三态ADC电路如图2，其工作原理：

当模拟输入电压经R1、R2分压后的电压

(U_max是高电平嵌位点的模拟输入值)大于Q1的导通电压时，Q1的导通使Q3导通，COM点被接在了电源VCC上，输出被Q3嵌位。当VH小于Q1的导通电压时，高电平嵌位电路对逻辑点COM没有影响。当模拟输入电压经R5、R6分压后的电压

(U_min是低电平嵌位点的模拟输入值)小于Q2的导通电压时，Q2的导通使Q4导通，逻辑点COM被Q4接在了地GND上，输出被Q4嵌位。当VL大于Q2的导通电压时，低电平嵌位电路对逻辑点COM没有影响。设计时U_max大于U_min，当输入信号在U_max和U_min之间时，高电平嵌位和低电平嵌位电路都对COM点没有影响，输出P_o就等于输入P_i的逻辑，即脉冲。图中，R7、R10分别是三极管Q1、Q2的漏电流旁路电阻，同时可以提高关闭Q3、Q4的速度，R8、R9分别是三极管Q3、Q4的限流电阻。

由以上叙述可以看出，图2中，模拟输入电压大于预设的高点电压时(U_i>U_max)，高电平嵌位电路使输出维持为电源电压(P_o=1)；当模拟输入在U_max和U_min之间时(U_max>U_i>U_min)，高低电平嵌位电路同时不影响逻辑点COM，输出等于输入脉冲的逻辑(P_o=P_i)；当模拟输入小于预设的低点电压时(U_i<U_min)，低电平嵌位电路使输出维持为地电压(P_o=0)。这就是三态输出，即高电平，脉冲，低电平。

符合这种模型的ADC电路使用灵活，即可以用散件组装，也可以用比较器实现，还可以多个结构集成一当U_max和U_min的电压设置得比较近或在同一点时，实际上就是输入电压到这个区域或点就立即有输出，多个点的组合经过编码器就可以实现连续电压的高速ADC转换。如果加前级加放大器还可以提高转换精度和输入阻抗。输出也灵活，它可以是三态中的任意两态输出，以便于适应不同的要求。在电容源中应用灵活：恒压时，单组设置为高低两个固定电压即可；恒流时，用比较器的一个端检测模拟电压，另一个端用不同脉冲数的积分就可以获得不同的电压值，用于恒流工作时一定范围内的不同电压检测。这种模型不管采用哪种具体电路结构的ADC，单片机都只需要一个脉冲周期就可以读出模拟电压与预设电压的关系，实现高速ADC转换。脉冲周期的高低电平各读一次，读出相同的两个1或两个0表示模拟电压超出了预设电压的范围，需要控制电路做出相应的调整以使模拟电压回到预设范围内；如果读出两个不相同的数据则表示模拟电压在预设电压范围内，无需做出调整。

附图说明

图1：高速三态ADC的模型图

图2：简易三态ADC电路原理图

图3：用比较器实现高速三态ADC的多个模拟电压范围的检测

图4：高速三态ADC的输出与模拟输入及参考电压的关系图

图5：高速三态ADC集成时的电路结构图

具体实施方式

实施例一：用高速三态ADC实现一定范围内的电压检测，实现电容源的恒流源应用。

电容源的恒流源工作原理是利用电容的电流物理公式

计算通过电容的电流，因为电容本身不消耗电流，损失的电流仅仅是电容的漏电流，所以可以利用其物理原理进行恒流源的控制。电容源的输出直流电压等于电容矩阵输出端口的纹波电压的平均值。在电容源中，这个公式的解释是：du、dt、C三者都是指电容矩阵输出端口得到的值，du是指端口得到的纹波电压值，即du=U_max-U_min，dt是指端口电压从纹波的峰点到谷点的放电时间，C是这个时间内所有向负载提供电流的电容的容量计算值，I是输出端口得到的电流值。当C不变时，负载电阻越小放电时间dt越短，反之dt越长，相应的由于充电的U_max和U_min没有变，所以输出电流就会增加或减小，如果能使du跟随dt的变化而变化，则可以维持

不变使输出电流I不变，实现恒流源。规律就是：负载电阻、放电时间、纹波电压值、负载电压四个量是同向变化的，负载电阻减小引起负载电流加大>放电时间减小>调整应该是输出直流电压降低>U_max-U_min降低(du减小)>负载电压降低>负载电流减小；反向变化也成立。

可变电压区域ADC采样电路原理图如图3。共分为4个部分：模拟采样、电压积分、电压嵌位、三态输出。

模拟采样：U_i经过R1、R2分压后得到高电平嵌位电压VH，U_i经过R5、R6分压后得到低电平嵌位电压VL。

电压积分。控制高电平门限电压的积分脉冲经过R7、C1、R8构成的积分电路进行积分，得到高电平的门限电压Vh。控制低电平门限电压的积分脉冲经过R9、C2、R10构成的积分电路进行积分，得到低电平的门限电压Vl。它们的积分电压均受相应的脉冲宽度和脉冲频率的影响，脉宽越大频率越高积分电压就会越高，反之就会越低，这样就形成了一定的可变基准电压范围，并且是受控的。

电压嵌位。所有比较器均为NPN型三极管OC型输出，所以在U-1的输出端有Q3反相。当VH大于Vh时，U-1输出低电平使Q3导通，将COM点接在VCC上，完成高电平嵌位；当VH小于Vh时，U-1输出高电平使Q3截止，高电平嵌位电路对COM无影响。VL小于Vl时，U-2输出低电平，将COM点接在GND上，完成低电平嵌位；当VL大于Vl时，低电平嵌位电路对COM无影响。

三态输出：VH所对应的U_i为U_max，关系式为

VL所对应的U_i为U_min，关系式为

U_max>U_min。当U_i>U_max时，P_o=VCC(P_o=1)；当U_max>U_i>U_min时，高低电平嵌位同时对COM无影响，P_o=P_i；当U_i<U_min时，P_o=GND(P_o=0)。

调整时的高速三态ADC工作状态图，如图4。从图中看出，ABCD四个区域中：A区中Vh增大Vl减小时所检测的电压区域变大；B区中Vh和Vl同向变化时，所检测的电压区域是它们的斜率差值，当斜率相同时，所检测的电压区域没有变；在C区中Vh和Vl反向变化时，所检测的电压区域变小；在D区中，存在着高低电平同时输出的情况，出现了逻辑混乱，所以使用时应该在附图3中的Q3集电极加1只限流电阻，避免电源短路，这个区是死区。U_i与Vh的交点就是U_max，U_i与Vl的交点就是U_min，电压区域就是du=u_max-U_min。从这状态图知道，当负载电阻变化使输出电流变化时，只要控制PH和PL使Vh和Vl工作在B区中，就可以得到不同的du，使其维持与dt的比值不变，即实现恒流源。

实施例二、用高速三态ADC模型结构集成为芯片

ADC芯片的功能是输出的数据对应输入的模拟电压，所以它只需要两个状态就可以了：在预设电压范围内有输出，否则没有输出。

电路结构如图5。它是一个8位数据输出的ADC结构，转换精度为U_i/256，共有ABC三个部分。

A部分，输入的模拟信号U_i经限流电阻R_i进入放大器，R_g是防止输入悬空的电阻，C_i是输入抗干扰电容。放大器的主要功能是减小拾取模拟信号的电流，同时为嵌位电路提供足够的驱动电流，还要为MOS管提供一定的偏置电压直接加在被放大后的模拟信号上。这里的脉冲源只需要输出高电平就可以了，即直接接控制系统电源电压。

B部分，虚线框D中的结构是中间省略掉的重复部分的电路结构。每个重复单元的嵌位电压点即是MOS管的导通电压起始点，即Vl=V_T或Vh=V_T。每个嵌位点都是复用的，既是上一个逻辑点的低电平嵌位点，又是下一个逻辑点的高电平嵌位点。如嵌位点V001既是逻辑点C000的高电平嵌位点，又是逻辑点C001的低电平嵌位点，分别通过MOS管Q0011和Q0002进行高电平嵌位和低电平嵌位。这里的高低电平嵌位均是将逻辑点接在了地上，如逻辑点C000高电平嵌位通过Q0002接在了地上，低电平嵌位经Q0003反相后，通过Q0001接在了地上，这两个逻辑均为0。当嵌位点V000和V001都不满足时，Q0002和00001都不导通，这时的输出就是脉冲源的逻辑。由于超过范围的逻辑均为0，这里取1的逻辑就可以了，即模拟电压在逻辑点C000的预设范围内输出1，否则输出0。模拟信号的电压范围由相邻的两个嵌位点预设，如C000的模拟信号高点为

U_{\max} = V_{T} \cdot (1 + \frac{R 0011}{R 0012}),

低点为

U_{\min} = V_{T} \cdot (1 + \frac{R 0001}{R 0002}),

可见这两个点的模拟信号值完全取决于分压电阻的设置，令它们的下偏置电阻相等均为50K，设V_T=2V，U_max=3.1V，U_min=3.0V，可由公式

(R_GS是下偏置电阻，R是上偏置电阻)，得到R0011=27.5K和R0001=25K。

C部分，将逻辑点C000至C255的高电平编码为8位数据输出。

这个ADC芯片的转换时间为：放大器延时加嵌位延时加编码延时，总共为ABC三部分的延时时间。它的转换准确性取决于放大器的线性特性，只要放大器的输入输出是线性的，就可以保持高精度转换。

Claims

一种实现模拟信号转换为数字信号(ADC)的方法，其包含的五个特征分别为：

1.将同一模拟信号(Ui)按照两个不同的比例分别变换为模拟信号一(VH)和模拟信号二(VL)。
2.在逻辑系统中，设有与模拟信号一(VH)进行比较的参考电压一(vh)，另设有与模拟信号二(VL)进行比较的参考电压二(vl)。
3.当模拟信号一(VH)高于参考电压一(vh)时，脉冲信号(Pi)经过一定的逻辑电路(逻辑门)后，逻辑电路(逻辑门)的输出(Po)为特定的数字信号一(数字信号1或0)。
4.当模拟信号二(VL)小于参考电压二(vl)时，脉冲信号(Pi)经过一定的逻辑电路(逻辑门)后，逻辑电路(逻辑门)的输出(Po)为特定的数字信号零(数字信号0或1)。
5.当模拟信号一(VH)不高于参考电压一(vh)，且模拟信号二(VL)不小于参考电压二(vi)时，脉冲信号(Pi)经过一定的逻辑电路(逻辑门)后，逻辑电路(逻辑门)的输出(Po)是数字信号一和数字信号零间隔彼此组成的连续信号(数字信号1和0组成的连续信号)。