JP2624189B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は、比較基準信号電流を補
正することができるＡ／Ｄ変換器に関するものである。
正することができるＡ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】近年、Ａ／Ｄ変換器の低電源電圧化が進
んでいるが、それに伴い素子性能の劣化が生じており、
高精度化が要求されるようになっている。Ａ／Ｄ変換器
の最小単位である比較器は、入力信号と比較基準信号を
比較して、その大小関係に応じてデジタル値を出力す
る。ところが、素子性能や素子精度が劣化すると、比較
器自体の比較分解能が低下したり、比較基準信号の生成
自体が精度よく実現できなくなる。
んでいるが、それに伴い素子性能の劣化が生じており、
高精度化が要求されるようになっている。Ａ／Ｄ変換器
の最小単位である比較器は、入力信号と比較基準信号を
比較して、その大小関係に応じてデジタル値を出力す
る。ところが、素子性能や素子精度が劣化すると、比較
器自体の比較分解能が低下したり、比較基準信号の生成
自体が精度よく実現できなくなる。
【０００３】ここでは、多数の比較器を用いたＡ／Ｄ変
換器を対象とする。図５に、第１の従来例として、比較
基準信号の生成を抵抗ラダーによる基準電圧の分圧によ
って行うＡ／Ｄ変換器を示す。精度良く比較基準信号を
生成するには、抵抗ラダーを構成するそれぞれの抵抗値
を均一良く作る必要がある。ところが、多数の抵抗値を
均一良く作るには、大きな面積が必要となる。そこで、
より高精度が要求される場合は、抵抗素子をレーザーで
調整（トリミング）したり、ヒューズを電気的に焼き切
って抵抗素子の接続を変更することにより、抵抗ラダー
の抵抗値の精度を調整し、Ａ／Ｄ変換器の補正を行って
いる（ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ，ｖｏｌ．２８，Ｎｏ．４，ｐｐ．４５５−
４６１，１９９３など）。
換器を対象とする。図５に、第１の従来例として、比較
基準信号の生成を抵抗ラダーによる基準電圧の分圧によ
って行うＡ／Ｄ変換器を示す。精度良く比較基準信号を
生成するには、抵抗ラダーを構成するそれぞれの抵抗値
を均一良く作る必要がある。ところが、多数の抵抗値を
均一良く作るには、大きな面積が必要となる。そこで、
より高精度が要求される場合は、抵抗素子をレーザーで
調整（トリミング）したり、ヒューズを電気的に焼き切
って抵抗素子の接続を変更することにより、抵抗ラダー
の抵抗値の精度を調整し、Ａ／Ｄ変換器の補正を行って
いる（ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ，ｖｏｌ．２８，Ｎｏ．４，ｐｐ．４５５−
４６１，１９９３など）。
【０００４】図６に、第２の従来例として、複数の単位
電流源のそれぞれにスイッチを設け、メモリからのデジ
タル信号により、そのスイッチをオン／オフし、それら
の任意の組み合わせによる加算電流を比較基準信号とし
て発生する可変電流源を補正に用いたＡ／Ｄ変換器を示
す（特願平５−３３４１２８号明細書など）。
電流源のそれぞれにスイッチを設け、メモリからのデジ
タル信号により、そのスイッチをオン／オフし、それら
の任意の組み合わせによる加算電流を比較基準信号とし
て発生する可変電流源を補正に用いたＡ／Ｄ変換器を示
す（特願平５−３３４１２８号明細書など）。
【０００５】
【発明が解決しようとする課題】上記のＡ／Ｄ変換器を
補正する場合には、以下のような問題点がある。第１の
従来例では、レーザーで抵抗をトリミングする場合に
は、集積回路（ＩＣ）をパッケージに封入する前に調整
せねばならないので、封入後は再調整できなくなる。ま
た、レーザーを用いるので、調整装置に大きなコストが
かかる。ヒューズで抵抗素子の接続を変更する場合に
は、一度切断したヒューズは、もとに戻せないので、再
調整が必要のときに調整できなくなる。また、両者と
も、ＩＣがさらに微細化した場合でも、トリミング用の
抵抗は、補正箇所の数だけ必要であり、他の回路に切断
時の影響が出ないように分離しなければならないので、
調整の可変範囲を大きくしようとすると、面積を小さく
できない。つまり、多数の比較器で構成されるＡ／Ｄ変
換器は、補正すべき比較基準信号が多いために、１つ１
つの抵抗値をトリミングするには、大きな面積が必要に
なる。また、一度調整すると再調整が困難である。
補正する場合には、以下のような問題点がある。第１の
従来例では、レーザーで抵抗をトリミングする場合に
は、集積回路（ＩＣ）をパッケージに封入する前に調整
せねばならないので、封入後は再調整できなくなる。ま
た、レーザーを用いるので、調整装置に大きなコストが
かかる。ヒューズで抵抗素子の接続を変更する場合に
は、一度切断したヒューズは、もとに戻せないので、再
調整が必要のときに調整できなくなる。また、両者と
も、ＩＣがさらに微細化した場合でも、トリミング用の
抵抗は、補正箇所の数だけ必要であり、他の回路に切断
時の影響が出ないように分離しなければならないので、
調整の可変範囲を大きくしようとすると、面積を小さく
できない。つまり、多数の比較器で構成されるＡ／Ｄ変
換器は、補正すべき比較基準信号が多いために、１つ１
つの抵抗値をトリミングするには、大きな面積が必要に
なる。また、一度調整すると再調整が困難である。
【０００６】第２の従来例では、１つの比較基準信号を
生成するのに１つの可変電流源が必要なので、多数の比
較基準信号を生成する場合には、多数の可変電流源が必
要になり、大きな面積が必要である。
生成するのに１つの可変電流源が必要なので、多数の比
較基準信号を生成する場合には、多数の可変電流源が必
要になり、大きな面積が必要である。
【０００７】よって、従来例では、多数の比較器で構成
されるＡ／Ｄ変換器の補正において、大きな面積が必要
になるという問題がある。
されるＡ／Ｄ変換器の補正において、大きな面積が必要
になるという問題がある。
【０００８】本発明の目的は、上述の問題点を解決す
る、省面積で高精度・高分解能なＡ／Ｄ変換器を提供す
ることにある。
る、省面積で高精度・高分解能なＡ／Ｄ変換器を提供す
ることにある。
【０００９】
【課題を解決するための手段】本発明のＡ／Ｄ変換器
は、電流出力の機能を持つＤ／Ａ変換器により、多数の
カレントミラー回路に時分割で電流を供給し、それらの
カレントミラー回路の出力電流を比較基準信号とする。
また、その補正は、Ａ／Ｄ変換器の入力端子に校正信号
を与え、Ａ／Ｄ変換器の比較器の出力を参照しながらメ
モリのデジタル値を補正することにより行う。
は、電流出力の機能を持つＤ／Ａ変換器により、多数の
カレントミラー回路に時分割で電流を供給し、それらの
カレントミラー回路の出力電流を比較基準信号とする。
また、その補正は、Ａ／Ｄ変換器の入力端子に校正信号
を与え、Ａ／Ｄ変換器の比較器の出力を参照しながらメ
モリのデジタル値を補正することにより行う。
【００１０】すなわち、本発明は、複数個の比較基準信
号電流を生成する比較基準信号電流生成手段と、複数個
の比較器を有するＡ／Ｄ変換器コア部と、前記複数個の
比較器のうちから一部の比較器の出力を選択する比較器
出力選択手段とにより構成されるＡ／Ｄ変換器におい
て、前記比較基準信号電流生成手段は、デジタル値デー
タを記憶するメモリと、前記メモリの出力データを入力
とし電流出力機能を有するＤ／Ａ変換器と、入力側トラ
ンジスタのゲート端子と出力側トランジスタのゲート端
子を接続する第１のスイッチおよび出力側トランジスタ
のゲート端子と電源端子を接続する容量素子を有する複
数個のカレントミラー回路と、前記Ｄ／Ａ変換器の出力
端子と前記カレントミラー回路の各入力端子を接続する
複数個の第２のスイッチと、前記第１のスイッチのうち
から１つのスイッチを選択し導通させる信号を発生する
第１の選択手段と、前記第２のスイッチのうちから１つ
のスイッチを選択し導通させる信号を発生する第２の選
択手段と、前記メモリのアドレス信号と前記第１の選択
手段の出力信号を指定するアドレス信号と前記第２の選
択手段の出力信号を指定するアドレス信号とを同期かつ
循環して生成するアドレス生成手段と、前記アドレス生
成手段、第１の選択手段、第２の選択手段およびＤ／Ａ
変換器のタイミングを生成するタイミング生成手段と、
前記メモリにアドレスを与えデータを入出力する制御を
行うメモリ書き込み手段と、を有することを特徴として
いる。
号電流を生成する比較基準信号電流生成手段と、複数個
の比較器を有するＡ／Ｄ変換器コア部と、前記複数個の
比較器のうちから一部の比較器の出力を選択する比較器
出力選択手段とにより構成されるＡ／Ｄ変換器におい
て、前記比較基準信号電流生成手段は、デジタル値デー
タを記憶するメモリと、前記メモリの出力データを入力
とし電流出力機能を有するＤ／Ａ変換器と、入力側トラ
ンジスタのゲート端子と出力側トランジスタのゲート端
子を接続する第１のスイッチおよび出力側トランジスタ
のゲート端子と電源端子を接続する容量素子を有する複
数個のカレントミラー回路と、前記Ｄ／Ａ変換器の出力
端子と前記カレントミラー回路の各入力端子を接続する
複数個の第２のスイッチと、前記第１のスイッチのうち
から１つのスイッチを選択し導通させる信号を発生する
第１の選択手段と、前記第２のスイッチのうちから１つ
のスイッチを選択し導通させる信号を発生する第２の選
択手段と、前記メモリのアドレス信号と前記第１の選択
手段の出力信号を指定するアドレス信号と前記第２の選
択手段の出力信号を指定するアドレス信号とを同期かつ
循環して生成するアドレス生成手段と、前記アドレス生
成手段、第１の選択手段、第２の選択手段およびＤ／Ａ
変換器のタイミングを生成するタイミング生成手段と、
前記メモリにアドレスを与えデータを入出力する制御を
行うメモリ書き込み手段と、を有することを特徴として
いる。
【００１１】
【作用】本発明においては、電流出力の機能を持つＤ／
Ａ変換器ＤＡＣと多数のカレントミラー回路ＣＭ（ｉ）
の入力をスイッチＳＷＳ（ｉ）で接続し、Ｄ／Ａ変換器
ＤＡＣからカレントミラー回路ＣＭ（ｉ）へ時分割で電
流を供給する。
Ａ変換器ＤＡＣと多数のカレントミラー回路ＣＭ（ｉ）
の入力をスイッチＳＷＳ（ｉ）で接続し、Ｄ／Ａ変換器
ＤＡＣからカレントミラー回路ＣＭ（ｉ）へ時分割で電
流を供給する。
【００１２】アドレス生成手段ＡＧにより発生したアド
レス信号により、選択手段ＳＥＬＳと選択手段ＳＥＬＭ
とメモリＭＥＭのアドレスが決まる。選択手段ＳＥＬＳ
により選択されたカレントミラー回路ＣＭ（ｋ）の入力
端子に、Ｄ／Ａ変換器ＤＡＣからのメモリＭＥＭのデー
タＤ（ｋ）に基づいた電流を供給する。選択手段ＳＥＬ
Ｍにより、そのカレントミラー回路ＣＭ（ｋ）の内部の
スイッチＳＷＭ（ｋ）を一定期間だけオンさせ、カレン
トミラー回路ＣＭ（ｋ）の出力側のトランジスタのゲー
ト容量またはそれと並列の容量素子Ｃ（ｋ）にそのとき
のゲート電圧を保持させる。ゲート電圧が安定してから
スイッチＳＷＭ（ｋ）をオフする。アドレス生成手段Ａ
Ｇは、次に電流を設定すべきカレントミラー回路ＣＭの
ためにアドレス信号を発生する。以上の動作をすべての
カレントミラー回路ＣＭ（ｉ）に対して周期的に行うこ
とにより、すべてのカレントミラー回路ＣＭ（ｉ）の出
力電流、すなわち比較基準信号が安定に供給される。
レス信号により、選択手段ＳＥＬＳと選択手段ＳＥＬＭ
とメモリＭＥＭのアドレスが決まる。選択手段ＳＥＬＳ
により選択されたカレントミラー回路ＣＭ（ｋ）の入力
端子に、Ｄ／Ａ変換器ＤＡＣからのメモリＭＥＭのデー
タＤ（ｋ）に基づいた電流を供給する。選択手段ＳＥＬ
Ｍにより、そのカレントミラー回路ＣＭ（ｋ）の内部の
スイッチＳＷＭ（ｋ）を一定期間だけオンさせ、カレン
トミラー回路ＣＭ（ｋ）の出力側のトランジスタのゲー
ト容量またはそれと並列の容量素子Ｃ（ｋ）にそのとき
のゲート電圧を保持させる。ゲート電圧が安定してから
スイッチＳＷＭ（ｋ）をオフする。アドレス生成手段Ａ
Ｇは、次に電流を設定すべきカレントミラー回路ＣＭの
ためにアドレス信号を発生する。以上の動作をすべての
カレントミラー回路ＣＭ（ｉ）に対して周期的に行うこ
とにより、すべてのカレントミラー回路ＣＭ（ｉ）の出
力電流、すなわち比較基準信号が安定に供給される。
【００１３】メモリＭＥＭのデータＤ（ｉ）は、適当な
値をはじめに設定しておく。校正用の入力信号をＡ／Ｄ
変換器の入力ＩＮに与え、そのときの比較器Ｈ（ｋ１）
〜Ｈ（ｋ２）のデジタル出力を選択手段ＳＥＬＨにより
参照し、所望のデジタル出力が得られるようなデータＤ
（ｉ）の値を、メモリ書き込み手段ＷＭＥＭによりメモ
リＭＥＭに書き込む。これにより、比較参照信号が校正
用の入力信号により補正される。選択手段ＳＥＬＨによ
り、すべての比較器の出力をパッケージの外に出す必要
がなくなる。
値をはじめに設定しておく。校正用の入力信号をＡ／Ｄ
変換器の入力ＩＮに与え、そのときの比較器Ｈ（ｋ１）
〜Ｈ（ｋ２）のデジタル出力を選択手段ＳＥＬＨにより
参照し、所望のデジタル出力が得られるようなデータＤ
（ｉ）の値を、メモリ書き込み手段ＷＭＥＭによりメモ
リＭＥＭに書き込む。これにより、比較参照信号が校正
用の入力信号により補正される。選択手段ＳＥＬＨによ
り、すべての比較器の出力をパッケージの外に出す必要
がなくなる。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は、本発明のＡ／Ｄ変換器の一実施例
を示すブロック図である。図１に示すＡ／Ｄ変換器は、
ｍ個の比較基準信号電流を生成する比較基準信号電流生
成手段ＲＥＦＧと、比較器Ｈ（ｊ）を内蔵するＡ／Ｄ変
換器コア部ＡＤＣと、内蔵された比較器Ｈ（ｊ）のうち
から一部の比較器Ｈ（ｋ１）〜Ｈ（ｋ２）の出力を選択
する比較器出力選択手段ＳＥＬＨとにより構成されてお
り、比較基準信号電流生成手段ＲＥＦＧは、デジタル値
データを記憶するメモリＭＥＭと、メモリＭＥＭの出力
データを入力とし、電流出力機能を有するＤ／Ａ変換器
ＤＡＣと、入力側トランジスタのゲート端子と出力側ト
ランジスタのゲート端子を接続するスイッチＳＷＭ
（ｉ）および出力側トランジスタのゲート端子と電源端
子を接続する容量素子Ｃ（ｉ）を有するｍ個のカレント
ミラー回路ＣＭ（ｉ）（ただし、ｉ＝１〜ｍ）と、Ｄ／
Ａ変換器ＤＡＣの出力端子Ｎとカレントミラー回路ＣＭ
（ｉ）の入力端子を接続するスイッチＳＷＳ（ｉ）と、
スイッチＳＷＭ（ｉ）のうちから１つのスイッチＳＷＭ
（ｋ）を選択し、導通させる信号を発生する選択手段Ｓ
ＥＬＭと、スイッチＳＷＳ（ｉ）のうちから１つのスイ
ッチＳＷＳ（ｋ）を選択し、導通させる信号を発生する
選択ＳＥＬＳと、メモリＭＥＭのアドレス信号と選択手
段ＳＥＬＭの出力信号を指定するアドレス信号と選択手
段ＳＥＬＳの出力信号を指定するアドレス信号とを同期
かつ循環して生成するアドレス生成手段ＡＧと、アドレ
ス生成手段ＡＧ、選択手段ＳＥＬＭ，ＳＥＬＳおよびＤ
／Ａ変換器ＤＡＣのタイミングを生成するタイミング生
成手段ＴＭＧと、メモリＭＥＭにアドレスを与え、デー
タを入出力する制御を行うメモリ書き込み手段ＷＭＥＭ
とにより構成されている。
を示すブロック図である。図１に示すＡ／Ｄ変換器は、
ｍ個の比較基準信号電流を生成する比較基準信号電流生
成手段ＲＥＦＧと、比較器Ｈ（ｊ）を内蔵するＡ／Ｄ変
換器コア部ＡＤＣと、内蔵された比較器Ｈ（ｊ）のうち
から一部の比較器Ｈ（ｋ１）〜Ｈ（ｋ２）の出力を選択
する比較器出力選択手段ＳＥＬＨとにより構成されてお
り、比較基準信号電流生成手段ＲＥＦＧは、デジタル値
データを記憶するメモリＭＥＭと、メモリＭＥＭの出力
データを入力とし、電流出力機能を有するＤ／Ａ変換器
ＤＡＣと、入力側トランジスタのゲート端子と出力側ト
ランジスタのゲート端子を接続するスイッチＳＷＭ
（ｉ）および出力側トランジスタのゲート端子と電源端
子を接続する容量素子Ｃ（ｉ）を有するｍ個のカレント
ミラー回路ＣＭ（ｉ）（ただし、ｉ＝１〜ｍ）と、Ｄ／
Ａ変換器ＤＡＣの出力端子Ｎとカレントミラー回路ＣＭ
（ｉ）の入力端子を接続するスイッチＳＷＳ（ｉ）と、
スイッチＳＷＭ（ｉ）のうちから１つのスイッチＳＷＭ
（ｋ）を選択し、導通させる信号を発生する選択手段Ｓ
ＥＬＭと、スイッチＳＷＳ（ｉ）のうちから１つのスイ
ッチＳＷＳ（ｋ）を選択し、導通させる信号を発生する
選択ＳＥＬＳと、メモリＭＥＭのアドレス信号と選択手
段ＳＥＬＭの出力信号を指定するアドレス信号と選択手
段ＳＥＬＳの出力信号を指定するアドレス信号とを同期
かつ循環して生成するアドレス生成手段ＡＧと、アドレ
ス生成手段ＡＧ、選択手段ＳＥＬＭ，ＳＥＬＳおよびＤ
／Ａ変換器ＤＡＣのタイミングを生成するタイミング生
成手段ＴＭＧと、メモリＭＥＭにアドレスを与え、デー
タを入出力する制御を行うメモリ書き込み手段ＷＭＥＭ
とにより構成されている。
【００１６】次に、ｍ個の比較基準信号電流を生成する
比較基準信号電流生成手段ＲＥＦＧの動作を示す。ｋ番
目のカレントミラー回路ＣＭ（ｋ）の出力する比較基準
信号電流ｉｒ（ｋ）を設定するには、アドレス発生手段
ＡＧにより発生したアドレスにより、スイッチＳＷＳ
（ｋ）をオンし、メモリＭＥＭのデータＤ（ｋ）を読み
出して、電流出力機能を有するＤ／Ａ変換器ＤＡＣの出
力をカレントミラー回路ＣＭ（ｋ）に供給し、Ｄ／Ａ変
換器ＤＡＣの出力電流が安定したら、スイッチＳＷＭ
（ｋ）をオンする。カレントミラー回路ＣＭ（ｋ）の出
力電流が安定するのを見計らって、スイッチＳＷＭ
（ｋ）をオフ、次にスイッチＳＷＳ（ｋ）をオフする。
これらの手順により、比較基準信号電流ｉｒ（ｋ）が設
定される。カレントミラー回路ＣＭ（ｋ）の設定した比
較基準信号電流は、カレントミラーの出力トランジスタ
のゲート寄生容量、もしくは、それと並列にした容量素
子Ｃ（ｉ）の充電電圧により、一定期間保持される。ｍ
個のすべてのＣＭ（ｉ）の電流Ｉ（ｉ）の設定を周期的
（時分割）に行うことにより、ｍ個の比較基準信号電流
を安定に供給することができる。
比較基準信号電流生成手段ＲＥＦＧの動作を示す。ｋ番
目のカレントミラー回路ＣＭ（ｋ）の出力する比較基準
信号電流ｉｒ（ｋ）を設定するには、アドレス発生手段
ＡＧにより発生したアドレスにより、スイッチＳＷＳ
（ｋ）をオンし、メモリＭＥＭのデータＤ（ｋ）を読み
出して、電流出力機能を有するＤ／Ａ変換器ＤＡＣの出
力をカレントミラー回路ＣＭ（ｋ）に供給し、Ｄ／Ａ変
換器ＤＡＣの出力電流が安定したら、スイッチＳＷＭ
（ｋ）をオンする。カレントミラー回路ＣＭ（ｋ）の出
力電流が安定するのを見計らって、スイッチＳＷＭ
（ｋ）をオフ、次にスイッチＳＷＳ（ｋ）をオフする。
これらの手順により、比較基準信号電流ｉｒ（ｋ）が設
定される。カレントミラー回路ＣＭ（ｋ）の設定した比
較基準信号電流は、カレントミラーの出力トランジスタ
のゲート寄生容量、もしくは、それと並列にした容量素
子Ｃ（ｉ）の充電電圧により、一定期間保持される。ｍ
個のすべてのＣＭ（ｉ）の電流Ｉ（ｉ）の設定を周期的
（時分割）に行うことにより、ｍ個の比較基準信号電流
を安定に供給することができる。
【００１７】次に、比較基準信号電流の補正、すなわ
ち、Ａ／Ｄ変換器の補正は、以下のように行う。データ
Ｄ（ｉ）として、あらかじめ適当な値をメモリＭＥＭに
書き込んでおく。比較基準信号電流生成手段ＲＥＦＧを
動作させる。Ａ／Ｄ変換器のコア部ＡＤＣの入力端子Ｉ
Ｎに校正用基準信号を入力する。そのときのＡ／Ｄ変換
器コア部ＡＤＣ内の比較器Ｈ（ｋ）の出力を選択手段Ｓ
ＥＬＨにより選択し、比較器Ｈ（ｋ）の出力が所望の値
になるようにメモリＭＥＭのデータ値Ｄ（ｋ）を増減
し、比較基準信号電流の補正を行う。すべての比較器Ｈ
（ｉ）に対応する校正用基準信号をＩＮに入力し、すべ
ての比較基準信号電流Ｉ（ｉ）を補正して、補正操作が
終了する。補正操作時と実際のＡ／Ｄ変換動作時とで、
ＲＥＦＧ内部のリフレッシュ動作周波数は同じにしてお
く。以上により、比較基準信号電流の供給と補正が行わ
れる。
ち、Ａ／Ｄ変換器の補正は、以下のように行う。データ
Ｄ（ｉ）として、あらかじめ適当な値をメモリＭＥＭに
書き込んでおく。比較基準信号電流生成手段ＲＥＦＧを
動作させる。Ａ／Ｄ変換器のコア部ＡＤＣの入力端子Ｉ
Ｎに校正用基準信号を入力する。そのときのＡ／Ｄ変換
器コア部ＡＤＣ内の比較器Ｈ（ｋ）の出力を選択手段Ｓ
ＥＬＨにより選択し、比較器Ｈ（ｋ）の出力が所望の値
になるようにメモリＭＥＭのデータ値Ｄ（ｋ）を増減
し、比較基準信号電流の補正を行う。すべての比較器Ｈ
（ｉ）に対応する校正用基準信号をＩＮに入力し、すべ
ての比較基準信号電流Ｉ（ｉ）を補正して、補正操作が
終了する。補正操作時と実際のＡ／Ｄ変換動作時とで、
ＲＥＦＧ内部のリフレッシュ動作周波数は同じにしてお
く。以上により、比較基準信号電流の供給と補正が行わ
れる。
【００１８】補正を行うことにより、Ｄ／Ａ変換器ＤＡ
Ｃの誤差、カレントミラーＣＭ（ｉ）の誤差とその内部
のスイッチＳＷＭ（ｉ）のチャージ注入の誤差のすべて
を相殺するようなデータ値Ｄ（ｉ）が得られる。
Ｃの誤差、カレントミラーＣＭ（ｉ）の誤差とその内部
のスイッチＳＷＭ（ｉ）のチャージ注入の誤差のすべて
を相殺するようなデータ値Ｄ（ｉ）が得られる。
【００１９】この比較基準信号電流生成手段ＲＥＦＧ
は、Ａ／Ｄ変換器の内部に複数あってもよい。複数あれ
ば、１つの比較基準信号電流生成手段ＲＥＦＧの内部の
リフレッシュ動作周波数を小さくできる。また、従来の
比較基準信号の生成手段と組み合わせて使用することも
できる。また、比較基準信号電流の設定・リフレッシュ
の順番として、なるべく設定電流値の近いカレントミラ
ーＣＭのリフレッシュを続けて行うことにより、Ｄ／Ａ
変換器ＤＡＣのセトリング時間が緩和される。
は、Ａ／Ｄ変換器の内部に複数あってもよい。複数あれ
ば、１つの比較基準信号電流生成手段ＲＥＦＧの内部の
リフレッシュ動作周波数を小さくできる。また、従来の
比較基準信号の生成手段と組み合わせて使用することも
できる。また、比較基準信号電流の設定・リフレッシュ
の順番として、なるべく設定電流値の近いカレントミラ
ーＣＭのリフレッシュを続けて行うことにより、Ｄ／Ａ
変換器ＤＡＣのセトリング時間が緩和される。
【００２０】本発明は、特に特願平５−３３４１２８号
明細書に記載したＡ／Ｄ変換器に容易に適用することが
できる。また、比較基準信号電流を電圧に変換して比較
基準信号電圧を発生することができる。また、比較基準
信号を補正電流そのものとして、補正すべき回路に供給
することができる。
明細書に記載したＡ／Ｄ変換器に容易に適用することが
できる。また、比較基準信号電流を電圧に変換して比較
基準信号電圧を発生することができる。また、比較基準
信号を補正電流そのものとして、補正すべき回路に供給
することができる。
【００２１】図２に、より具体的な比較基準信号電流生
成手段ＲＥＦＧの一実施例を示す。この場合、回路と説
明の簡単化のため、４つの比較基準信号電流ｉｒ０，ｉ
ｒ１，ｉｒ２，ｉｒ３を供給する例である。実際には、
より多数の比較基準信号電流を発生することができる。
以下、図の信号は、すべて正論理であるとする。スイッ
チは、すべて１でオン、０でオフとする。また、以下、
便宜上、配列を用いて説明する（例えば、ＣＭ（２）は
ＣＭ２と等価）。
成手段ＲＥＦＧの一実施例を示す。この場合、回路と説
明の簡単化のため、４つの比較基準信号電流ｉｒ０，ｉ
ｒ１，ｉｒ２，ｉｒ３を供給する例である。実際には、
より多数の比較基準信号電流を発生することができる。
以下、図の信号は、すべて正論理であるとする。スイッ
チは、すべて１でオン、０でオフとする。また、以下、
便宜上、配列を用いて説明する（例えば、ＣＭ（２）は
ＣＭ２と等価）。
【００２２】Ｄ（ｉ）は、ｎビットのデータである。Ｓ
ＥＬは、ＲＥＦＧの外部からメモリＭＥＭにアクセスす
る場合に１にする。ＷＲは、ＭＥＭにデータＤ（ｉ）を
書き込むときに１、ＭＥＭにデータＤ（ｉ）を読み出す
ときに０にする。Ａ０，Ａ１は、ＭＥＭのアドレスであ
る。ＤＡＣＥは、ＤＡＣの出力のオン・オフを制御し、
１でオンである。ＤＡＣＬは、ＤＡＣの入力データをラ
ッチする信号である。ＳＷＭＥは、カレントミラーＣＭ
（ｉ）内のスイッチＳＷＭ（ｉ）にアクセスする場合に
１にする。ＳＷＳＥは、スイッチＳＷＳ（ｉ）にアクセ
スする場合に１にする。ＣＬＫは、外部から供給する基
準クロック信号である。
ＥＬは、ＲＥＦＧの外部からメモリＭＥＭにアクセスす
る場合に１にする。ＷＲは、ＭＥＭにデータＤ（ｉ）を
書き込むときに１、ＭＥＭにデータＤ（ｉ）を読み出す
ときに０にする。Ａ０，Ａ１は、ＭＥＭのアドレスであ
る。ＤＡＣＥは、ＤＡＣの出力のオン・オフを制御し、
１でオンである。ＤＡＣＬは、ＤＡＣの入力データをラ
ッチする信号である。ＳＷＭＥは、カレントミラーＣＭ
（ｉ）内のスイッチＳＷＭ（ｉ）にアクセスする場合に
１にする。ＳＷＳＥは、スイッチＳＷＳ（ｉ）にアクセ
スする場合に１にする。ＣＬＫは、外部から供給する基
準クロック信号である。
【００２３】ＣＭ（ｉ）は、スイッチＳＷＭと容量素子
Ｃを有するカレントミラー回路である。ＤＡＣは、適当
に重み付けされた単位電流源ｉｃ（ｉ）を加算するＤ／
Ａ変換器であり、入力にラッチＬＡＴＣＨを持つ。ＬＡ
ＴＣＨは、ＤＡＣＬの立ち上がりエッジでデータをラッ
チする。ここでは、電流吸い込み型のＤＡＣを用いてい
るので、ＣＭ（ｉ）は、ＰチャネルＭＯＳＦＥＴを用い
ているが、電流吐き出し型のＤＡＣを用いれば、Ｎチャ
ネルＭＯＳＦＥＴを用いることができる。
Ｃを有するカレントミラー回路である。ＤＡＣは、適当
に重み付けされた単位電流源ｉｃ（ｉ）を加算するＤ／
Ａ変換器であり、入力にラッチＬＡＴＣＨを持つ。ＬＡ
ＴＣＨは、ＤＡＣＬの立ち上がりエッジでデータをラッ
チする。ここでは、電流吸い込み型のＤＡＣを用いてい
るので、ＣＭ（ｉ）は、ＰチャネルＭＯＳＦＥＴを用い
ているが、電流吐き出し型のＤＡＣを用いれば、Ｎチャ
ネルＭＯＳＦＥＴを用いることができる。
【００２４】ＳＥＬＭ，ＳＥＬＳは、アドレスＡ０，Ａ
１を入力とし、ＳＷＭＥ，ＳＷＳＥによりスイッチＳＷ
Ｍ（ｉ），ＳＷＳ（ｉ）を選択するデコーダである。Ｔ
ＭＧは、ＣＬＫを基準として、ＳＷＭＥ，ＳＷＳＥ，Ｄ
ＡＣＥ，ＤＡＣＬおよびＡＧの基本クロックＡＧＣＬＫ
を発生させ、各部に供給する。ＴＭＧは、カウンタと遅
延回路のいくらかのロジック・ゲートで容易に構成でき
る。
１を入力とし、ＳＷＭＥ，ＳＷＳＥによりスイッチＳＷ
Ｍ（ｉ），ＳＷＳ（ｉ）を選択するデコーダである。Ｔ
ＭＧは、ＣＬＫを基準として、ＳＷＭＥ，ＳＷＳＥ，Ｄ
ＡＣＥ，ＤＡＣＬおよびＡＧの基本クロックＡＧＣＬＫ
を発生させ、各部に供給する。ＴＭＧは、カウンタと遅
延回路のいくらかのロジック・ゲートで容易に構成でき
る。
【００２５】ＡＧは、ＡＧＣＬＫに同期して、リフレッ
シュすべきＣＭ（ｉ）のアドレスを循環して発生させ
る。ＡＧは、カウンタと遅延回路といくらかのロジック
・ゲートで容易に構成できる。ＭＥＭは、メモリで、入
力としてアドレスＡ、書き込み信号ＷＥ、入出力として
データＤを有する。メモリとして、スタティックＲＡ
Ｍ、ダイナミックＲＡＭなどのメモリやＥＥＰＲＯＭ等
の不揮発性メモリを用いることができる。
シュすべきＣＭ（ｉ）のアドレスを循環して発生させ
る。ＡＧは、カウンタと遅延回路といくらかのロジック
・ゲートで容易に構成できる。ＭＥＭは、メモリで、入
力としてアドレスＡ、書き込み信号ＷＥ、入出力として
データＤを有する。メモリとして、スタティックＲＡ
Ｍ、ダイナミックＲＡＭなどのメモリやＥＥＰＲＯＭ等
の不揮発性メモリを用いることができる。
【００２６】ＷＭＥＭは、データをＲＥＦＧ外部とＭＥ
Ｍとやり取りするための制御回路である。ＭＵＸは、入
力Ａと入力Ｂを切り換えてＭＥＭへ出力し、ＢＳＥＬが
１のとき入力Ｂが出力され、ＢＳＥＬが０のとき入力Ａ
が出力される。ＴＢは、ＭＥＭの出力データと外部から
のデータが衝突しないようにするためのトライステート
・バッファである。Ｇが０のとき入出力が分離される。
ＤＩＲが１のとき外部からＭＥＭの方向にデータが入
る。ＭＥＭとして、デュアルポートＲＡＭ等を用いれ
ば、ＷＭＥＭの回路が簡略化できる。図３は、図２の比
較基準信号電流生成手段ＲＥＦＧの内部信号のタイミン
グの一実施例を示している。
Ｍとやり取りするための制御回路である。ＭＵＸは、入
力Ａと入力Ｂを切り換えてＭＥＭへ出力し、ＢＳＥＬが
１のとき入力Ｂが出力され、ＢＳＥＬが０のとき入力Ａ
が出力される。ＴＢは、ＭＥＭの出力データと外部から
のデータが衝突しないようにするためのトライステート
・バッファである。Ｇが０のとき入出力が分離される。
ＤＩＲが１のとき外部からＭＥＭの方向にデータが入
る。ＭＥＭとして、デュアルポートＲＡＭ等を用いれ
ば、ＷＭＥＭの回路が簡略化できる。図３は、図２の比
較基準信号電流生成手段ＲＥＦＧの内部信号のタイミン
グの一実施例を示している。
【００２７】図４は、Ａ／Ｄ変換器コア部ＡＤＣの比較
器Ｈ（ｉ）の出力を選択して取り出す選択回路ＳＥＬＨ
の一実施例を示す図である。この場合、簡単のために、
５つの比較器Ｈ１〜Ｈ５の出力のうちから、アドレスＡ
Ｈ１，ＡＨ２によって２つの出力ＤＨ１，ＤＨ２を選択
して出力するものである。なお、信号Ｅは、全てのスイ
ッチをオフする。これは、比較器が多数の場合にもスイ
ッチや論理ゲートで容易に構成できる。
器Ｈ（ｉ）の出力を選択して取り出す選択回路ＳＥＬＨ
の一実施例を示す図である。この場合、簡単のために、
５つの比較器Ｈ１〜Ｈ５の出力のうちから、アドレスＡ
Ｈ１，ＡＨ２によって２つの出力ＤＨ１，ＤＨ２を選択
して出力するものである。なお、信号Ｅは、全てのスイ
ッチをオフする。これは、比較器が多数の場合にもスイ
ッチや論理ゲートで容易に構成できる。
【００２８】
【発明の効果】以上説明したように、本発明は、時分割
で比較基準信号電流の生成と供給を行うので、多数の比
較基準信号をＡ／Ｄ変換器に供給する場合に、比較基準
信号の生成に要する面積を小さくすることができる。ま
た、比較基準信号自体を補正することにより、Ａ／Ｄ変
換器全体の補正が行われ、高精度・高分解能なＡ／Ｄ変
換器を得ることができる。
で比較基準信号電流の生成と供給を行うので、多数の比
較基準信号をＡ／Ｄ変換器に供給する場合に、比較基準
信号の生成に要する面積を小さくすることができる。ま
た、比較基準信号自体を補正することにより、Ａ／Ｄ変
換器全体の補正が行われ、高精度・高分解能なＡ／Ｄ変
換器を得ることができる。
【図面の簡単な説明】
【図１】本発明のＡ／Ｄ変換器の一実施例を示すブロッ
ク図である。
ク図である。
【図２】本発明の比較基準信号電流生成手段の実施例を
示す回路図である。
示す回路図である。
【図３】比較基準信号電流生成手段の内部信号のタイミ
ングを示す図である。
ングを示す図である。
【図４】本発明の比較器出力選択手段の実施例を示す回
路図である。
路図である。
【図５】従来のＡ／Ｄ変換器の例を示す図である。
【図６】従来のＡ／Ｄ変換器の例を示す図である。
ＡＤＣ Ａ／Ｄ変換器コア部 ＡＧ アドレス生成手段 Ｃ（ｉ） 容量素子 ＣＭ（ｉ） カレントミラー回路 ＤＡＣ Ｄ／Ａ変換器 Ｈ（ｊ） 比較器 ＭＥＭ メモリ ＲＥＦＧ 比較基準信号電流生成手段 ＳＥＬＭ，ＳＥＬＳ 選択手段 ＳＥＬＨ 比較器出力選択手段 ＳＷＳ（ｉ），ＳＷＭ（ｉ） スイッチ ＷＭＥＭ メモリ書き込み手段 ｉｒ 比較基準信号電流
Claims (3)
- 【請求項１】複数個の比較基準信号電流を生成する比較
基準信号電流生成手段と、複数個の比較器を有するＡ／
Ｄ変換器コア部と、前記複数個の比較器のうちから一部
の比較器の出力を選択する比較器出力選択手段とにより
構成されるＡ／Ｄ変換器において、 前記比較基準信号電流生成手段は、 デジタル値データを記憶するメモリと、 前記メモリの出力データを入力とし電流出力機能を有す
るＤ／Ａ変換器と、 入力側トランジスタのゲート端子と出力側トランジスタ
のゲート端子を接続する第１のスイッチおよび出力側ト
ランジスタのゲート端子と電源端子を接続する容量素子
を有する複数個のカレントミラー回路と、 前記Ｄ／Ａ変換器の出力端子と前記カレントミラー回路
の各入力端子を接続する複数個の第２のスイッチと、 前記第１のスイッチのうちから１つのスイッチを選択し
導通させる信号を発生する第１の選択手段と、 前記第２のスイッチのうちから１つのスイッチを選択し
導通させる信号を発生する第２の選択手段と、 前記メモリのアドレス信号と前記第１の選択手段の出力
信号を指定するアドレス信号と前記第２の選択手段の出
力信号を指定するアドレス信号とを同期かつ循環して生
成するアドレス生成手段と、 前記アドレス生成手段、第１の選択手段、第２の選択手
段およびＤ／Ａ変換器のタイミングを生成するタイミン
グ生成手段と、 前記メモリにアドレスを与えデータを入出力する制御を
行うメモリ書き込み手段と、を有することを特徴とする
Ａ／Ｄ変換器。 - 【請求項２】請求項１記載のＡ／Ｄ変換器において、 アドレス生成手段、タイミング生成手段およびメモリ書
き込み手段をＡ／Ｄ変換器外部装置で代替することによ
り、アドレス生成手段、タイミング生成手段およびメモ
リ書き込み手段のすべて、あるいはいずれかを有しない
ことを特徴とするＡ／Ｄ変換器。 - 【請求項３】請求項１記載のＡ／Ｄ変換器において、 Ａ／Ｄ変換器の内部に複数個の比較基準信号電流生成手
段を有することを特徴とするＡ／Ｄ変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21377894A JP2624189B2 (ja) | 1994-09-07 | 1994-09-07 | Ａ／ｄ変換器 |
| US08/358,320 US5579006A (en) | 1993-12-28 | 1994-12-19 | A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21377894A JP2624189B2 (ja) | 1994-09-07 | 1994-09-07 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0879081A JPH0879081A (ja) | 1996-03-22 |
| JP2624189B2 true JP2624189B2 (ja) | 1997-06-25 |
Family
ID=16644885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21377894A Expired - Fee Related JP2624189B2 (ja) | 1993-12-28 | 1994-09-07 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624189B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5684080B2 (ja) | 2011-09-22 | 2015-03-11 | 株式会社東芝 | アナログ／デジタル変換器 |
-
1994
- 1994-09-07 JP JP21377894A patent/JP2624189B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0879081A (ja) | 1996-03-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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