JP2021175162A - 半導体装置 - Google Patents
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Abstract
Description
振動子に励振電流を供給して当該振動子を発振させることでクロック信号を生成する発振回路と、
前記発振回路が前記振動子を発振させるために必要となる励振レベルを制御する制御回路と、
アナログ入力信号をサンプリングしてホールドするサンプルホールド回路と、
前記クロック信号から派生したシステムクロックを供給されて動作し、前記サンプルホールド回路によりホールドされている前記アナログ入力信号の電圧をデジタルデータに変換するアナログデジタル変換回路と、を有し、
前記制御回路は、前記サンプルホールド回路のi回目のサンプリングが開始されてから終了するまでに、前記発振回路の励振レベルを、第1励振レベルから第N励振レベルへ低下させ、前記サンプルホールド回路のi回目のサンプリングが終了してから前記サンプルホールド回路のi+1回目のサンプリングが開始されるまでに、前記発振回路の励振レベルを、前記第N励振レベルから前記第1励振レベルへ戻すように構成されていることを特徴とする半導体装置を提供する。
(1)半導体装置
図1が示すように半導体装置1は様々な回路を有している。発振回路10は、水晶振動子2に励振電流を供給して水晶振動子2を振動させることでクロック信号を生成する。PLL(Phase Locked Loop)12は、発振回路10により生成されたクロック信号(基準クロック)を逓倍してシステムクロックを生成する。CPU14、GPIO16、ADC17、および不図示の機能ブロックはシステムクロックを供給されて動作する回路群である。GPIOは汎用入出力回路の略称である。切替回路15は、外部信号端子IOの接続相手をADC17とGPIO16とのいずれかに切り替える。ADC17は、外部信号端子IOから入力されたアナログ入力信号の電圧をデジタルデータへ変換する。GPIO16は、外部信号端子IOの入力端子として機能させるか、または、出力端子として機能させるかを切り替える。内部電源13は、外部電源端子VCCから供給された電圧を変換して内部ロジックを動作させるための電圧を生成し、内部電源端子VDDへ出力する。このように、内部電源13を設けることで動作電圧の異なる複数の回路群を半導体装置1の内部に混在させることが可能となる。外部電源端子VCCは、内部電源13、発振回路10、ADC17、および切替回路15に接続される。内部電源端子VDDはPLL12、CPU14、およびGPIO16へ接続される。外部接地端子VSSは、半導体装置1が実装されるプリント基板のグランド層またはフレームグランドなどに接続される端子である。
図2が示すように、発振回路10は、水晶振動子2に対してそれぞれ並列接続された帰還抵抗R1とn個のトライステートインバータIV1、IV2、・・・、IVnを有している。n個のトライステートインバータIV1、IV2、・・・、IVnのサイズはそれぞれ異なってもよいし、同一であってもよい。以下では、トライステートインバータIV1、IV2、・・・、IVnは総称してトライステートインバータIVと記載されることがある。トライステートインバータIVは、セレクト端子E、出力端子O、および入力端子Iを有している。セレクト端子Eの論理が“L”になると、出力端子Oの状態は入力端子Iの論理に依存せずにフローティング状態になる。セレクト端子Eの論理が“H”になると、出力端子Oの論理は入力端子Iの論理を反転しものとなる。CPU14は、イネーブル信号E1、E2、・・・、Enの論理を切り替えることで、発振回路10の負性抵抗および励振レベルを調整する。水晶振動子2の等価直列抵抗に対して十分に大きな負性抵抗が得られるように、イネーブル信号E1、E2、・・・、Enの論理の組み合わせが選択される。励振レベルは、水晶振動子2の電力定格を超えない範囲で選択される。
図3が示すように、トライステートインバータIVは6つのトランジスタを有している。PMOSトランジスタQP1、QP2は電源ノードと出力端子Oとの間に直列に接続されている。NMOSトランジスタQN1およびQN2はGND(グランド)ノードと出力端子Oとの間に直列に接続されている。MOSトランジスタQP2のゲートとQN1のゲートには、それぞれ入力端子Iが接続されている。PMOSトランジスタQP3とNMOSトランジスタQN3は電源ノードとGNDノードとの間に直列に接続されている。セレクト端子Sは、MOSトランジスタQP3ゲート、QN3のゲート、およびNMOSトランジスタQN2のゲートに接続されている。MOSトランジスタQP3のドレインとQN3のドレインはPMOSトランジスタQP1のゲートに接続されている。
図4が示すように、CPU14は内部バス100を介してGPIO制御部26のレジスタ261、ADC制御部27のレジスタ271、発振制御部20のレジスタ201に命令を書き込む。
図5はCPU14が制御プログラムにしたがって実行する制御手順を示している。S501で、半導体装置1に外部電源から電力が供給されると、CPU14は、メモリ18に格納されている制御プログラムを読み出して起動する。
図6は発振回路10とADC17に関与する信号のタイミングチャートである。図6において励振レベルは単にレベルと表記されている。時刻t0にADC17が起動したものと仮定されている。時刻t1でサンプルホールド信号がLからHに切り替えられる。時刻t1はCPU14により指定されたタイミングである。時刻t2は励振レベルが第1励振レベルから第2励振レベルに切り替えられるタイミングである。時刻t3は、サンプルホールド信号がHからLに切り替えられるタイミングである。時刻t4は励振レベルが第2励振レベルから第1励振レベルに切り替えられるタイミングである。切替時間txは時刻t2から時刻t4までの期間である。
実施例1では第1励振レベルを第2励振レベルへ一時的に低下させる例が説明された。しかし、第1励振レベルから第2励振レベルに切り替えると、発振回路10から生成される基準クロックCLKの周波数が変動しうる。基準クロックCLKの周波数変動の許容範囲は、基準クロックCLKを供給されて動作する周辺回路が正常に動作可能な範囲である。第1励振レベルと第2励振レベルとの差が大きすぎると、基準クロックCLKの周波数変動が許容範囲を超えてしまう。そこで、実施例2では、三つ以上の励振レベルを段階的に切り替えることで、基準クロックCLKの周波数の変動が許容範囲内に収められる。
[観点1]
発振回路10は、振動子に励振電流を供給して当該振動子を発振させることでクロック信号を生成する発振回路の一例である。CPU14および発振制御部20、30は、発振回路が振動子を発振させるために必要となる励振レベルを制御する制御回路の一例である。ADC17は、サンプルホールド回路およびアナログデジタル変換回路の一例である。サンプルホールド回路はアナログ入力信号をサンプリングしてホールドする。アナログデジタル変換回路は、クロック信号から派生したシステムクロックを供給されて動作する。アナログデジタル変換回路は、サンプルホールド回路によりホールドされているアナログ入力信号の電圧をデジタルデータに変換する。制御回路は、サンプルホールド回路のi回目のサンプリングが開始されてから終了するまでに、発振回路の励振レベルを、第1励振レベルから第N励振レベルへ低下させる。制御回路は、サンプルホールド回路のi回目のサンプリングが終了してからサンプルホールド回路のi+1回目のサンプリングが開始されるまでに、発振回路の励振レベルを第1励振レベルへ戻す。これにより、発振回路が生成するクロック信号のカップリングノイズの影響を受けにくい半導体装置が提供される。その結果、アナログデジタル変換回路によるAD変換の精度が向上する。
実施例1が示すようにNは2であってもよい。実施例2が示すように、Nは3以上の整数であってもよい。
制御回路は、発振回路の励振レベルを第1励振レベルから第N励振レベルまで段階的に変更するように構成されていてもよい。たとえば、図9が例示するように、制御回路は、発振回路の励振レベルを第1励振レベルから第j励振レベルまで段階的または徐々に低下させてもよい。さらに、制御回路は、第j励振レベルから第N励振レベルまで段階的または徐々に増加させてもよい。これにより、カップリングノイズの影響がさらに低減されよう。
第j励振レベルは、第1励振レベルから第N励振レベルまでのN個の励振レベルのうちで、最も小さな励振レベルであってもよい。図9ではj=4の例が示されている。第1励振レベルから第j励振レベルへ急激に低下させると、基準クロックCLKの周波数変動が大きくなる。しかし、第1励振レベルから第j励振レベルへ徐々に低下させることで、第j励振レベルを小さく設定することが可能となり、基準クロックCLKの周波数変動も小さくなる。
図9が示すように、第1励振レベルから第N励振レベルまでのN個の励振レベルのうち第2励振レベルから第N励振レベルまでの各励振レベルの継続時間は、一定であってもよい。
図4が示すように、クロック信号を逓倍してシステムクロックを生成するPLL回路が設けられてもよい。制御回路は、システムクロックを基準に複数の励振レベルの切り替えタイミングを制御してもよい。
制御回路が、励振レベルを第1励振レベルよりも低下させてから励振レベルを再び第1励振レベルに戻すまでの期間は、クロック信号の立ち上がりまたは立下りに要する時間よりも長い。さらに、この期間は、クロック信号の周期よりも短くてもよい。あるいは、この期間は、アナログデジタル変換回路のセトリング時間に等しくてもよい。
サンプルホールド回路の電源と発振回路の電源とは共通していてもよい。このような構成が採用される場合、カップリングノイズの影響が顕著となりやすい。そのため、実施例1、2は特に有効であろう。
図2が例示するように、発振回路は、複数のインバータと帰還抵抗とを有してもよい。複数のインバータと帰還抵抗はそれぞれ並列に接続されている。
外部入力端子IOは入力端子の一例である。切替回路15は、入力端子をサンプルホールド回路に接続するか、または入力端子を他の回路(例:GPIO16)に接続するかを切り替えるスイッチ回路の一例である。このように、複数の用途間で端子を共用することで、半導体装置の小型化と半導体装置の用途の増加を図りやすくなる。実施例1、2ではこのような入力端子に回り込むカップリングノイズの影響が低減される。
Claims (13)
- 振動子に励振電流を供給して当該振動子を発振させることでクロック信号を生成する発振回路と、
前記発振回路が前記振動子を発振させるために必要となる励振レベルを制御する制御回路と、
アナログ入力信号をサンプリングしてホールドするサンプルホールド回路と、
前記クロック信号から派生したシステムクロックを供給されて動作し、前記サンプルホールド回路によりホールドされている前記アナログ入力信号の電圧をデジタルデータに変換するアナログデジタル変換回路と、を有し、
前記制御回路は、前記サンプルホールド回路のi回目のサンプリングが開始されてから終了するまでに、前記発振回路の励振レベルを、第1励振レベルから第N励振レベルへ低下させ、前記サンプルホールド回路のi回目のサンプリングが終了してから前記サンプルホールド回路のi+1回目のサンプリングが開始されるまでに、前記発振回路の励振レベルを前記第1励振レベルへ戻すように構成されていることを特徴とする半導体装置。 - 前記Nは2であることを特徴とする請求項1に記載の半導体装置。
- 前記Nは3以上の整数であることを特徴とする請求項1に記載の半導体装置。
- 前記制御回路は、前記発振回路の励振レベルを前記第1励振レベルから前記第N励振レベルまで段階的に変更するように構成されていることを特徴とする請求項3に記載の半導体装置。
- 前記制御回路は、前記発振回路の励振レベルを前記第1励振レベルから第j励振レベルまで段階的または徐々に低下させ、前記第j励振レベルから前記第N励振レベルまで段階的または徐々に増加させるように構成されていることを特徴とする請求項4に記載の半導体装置。
- 前記第j励振レベルは、前記第1励振レベルから前記第N励振レベルまでのN個の励振レベルのうちで、最も小さな励振レベルであることを特徴とする請求項5に記載の半導体装置。
- 前記第1励振レベルから前記第N励振レベルまでのN個の励振レベルのうち第2励振レベルから前記第N励振レベルまでの各励振レベルの継続時間は、一定であることを特徴とする請求項4ないし6のいずれか一項に記載の半導体装置。
- 前記クロック信号を逓倍して前記システムクロックを生成するPLL回路をさらに有し、
前記制御回路は、前記システムクロックを基準に複数の励振レベルの切り替えタイミングを制御するように構成されていることを特徴とする請求項1ないし7のいずれか一項に記載の半導体装置。 - 前記制御回路が、前記励振レベルを前記第1励振レベルよりも低下させてから前記励振レベルを再び前記第1励振レベルに戻すまでの期間は、前記クロック信号の立ち上がりまたは立下りに要する時間よりも長く、かつ、前記クロック信号の周期よりも短いことを特徴とする請求項1ないし8のいずれか一項に記載の半導体装置。
- 前記制御回路が、前記励振レベルを前記第1励振レベルよりも低下させてから前記励振レベルを再び前記第1励振レベルに戻すまでの期間は、前記アナログデジタル変換回路のセトリング時間に等しいことを特徴とする請求項1ないし8のいずれか一項に記載の半導体装置。
- 前記サンプルホールド回路の電源と前記発振回路の電源とは共通していることを特徴とする請求項1ないし10のいずれか一項に記載の半導体装置。
- 前記発振回路は、複数のインバータと帰還抵抗とを有し、
前記複数のインバータと前記帰還抵抗はそれぞれ並列に接続されていることを特徴とする請求項1ないし11のいずれか一項に記載の半導体装置。 - 入力端子と、
前記入力端子を前記サンプルホールド回路に接続するか、または前記入力端子を他の回路に接続するかを切り替えるスイッチ回路と
をさらに有することを特徴とする請求項1ないし12のいずれか一項に記載の半導体装置。
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