JP6245063B2

JP6245063B2 - コンパレータシステム

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Description

本発明は、コンパレータシステムに関する。

キャパシタを介して入力信号を受ける一対の入力ノードと、入力信号の電圧差を示す出力信号を出力する出力ノードとを有するコンパレータを備えたコンパレータシステムが知られている（特許文献１参照）。第１制御回路は、一対の入力ノードにコモン電圧を設定する。第２制御回路は、出力ノードに接続される負荷の量を設定する。第３制御回路は、コンパレータの閾値を補正する補正期間に、所定量の負荷が基準のコンパレータの出力ノードに接続されるときの閾値の変動量に対応する電圧差を有する第１電圧及び第２電圧を一対の入力端子にそれぞれ供給する。第１制御回路は、補正期間に、所定量の負荷が出力ノードに接続された状態で、出力信号の論理が反転するまでコモン電圧を変更し、出力信号の論理が反転するときのコモン電圧を補正期間後の通常動作期間に使用する。

特開２０１３−７０１５６号公報

コンパレータの閾値を補正するために、コンパレータの出力ノードに所定量の負荷を接続すると、コンパレータの動作速度が低下してしまう。

本発明の目的は、コンパレータシステムの閾値を設定可能であり、動作を高速化することができるコンパレータシステムを提供することである。

コンパレータシステムは、クロック信号を供給するクロックノードと、前記クロック信号に同期して、第１の入力ノードの信号及び第２の入力ノードの信号を比較するコンパレータと、前記第１の入力ノード及び前記クロックノード間に接続される第１の可変容量とを有する。

第１の可変容量の容量値を変えることにより、コンパレータシステムの閾値を設定することができる。また、第１の可変容量は、コンパレータの負荷に影響を与えないため、コンパレータの動作速度を高速化することができる。

図１は、本実施形態によるコンパレータシステムの構成例を示す図である。図２は、図１の第１の可変容量及び第２の可変容量の構成例を示す図である。図３は、図１のコンパレータの構成例を示す図である。図４は、負の閾値を設定する場合のコンパレータシステムのキャリブレーションモードの処理方法を示すタイミングチャートである。図５は、正の閾値を設定する場合のコンパレータシステムのキャリブレーションモードの処理方法を示すタイミングチャートである。図６は、閾値が設定されたコンパレータシステムの動作モードの処理方法を示すタイミングチャートである。図７は、閾値を設定可能なコンパレータの構成例を示す図である。図８は、他の実施形態によるコンパレータシステムの構成例を示す図である。図９は、図１の第１の可変容量及び第２の可変容量の他の構成例を示す図である。

図１は、本実施形態によるコンパレータシステムの構成例を示す図である。コンパレータシステムは、コンパレータ１０１、ラッチ回路１０２、閾値コントローラ１０３、第１の抵抗１０４ｐ、第２の抵抗１０４ｎ、第１の可変容量１０５ｐ、及び第２の可変容量１０５ｎを有する。コンパレータシステムは、クロックノードＣＬＫに供給されるクロック信号に同期して、第３の入力ノードＶＩＰの信号及び第４の入力ノードＶＩＮの信号を比較し、比較結果の信号を出力ノードＤＯから出力する。

クロックノードＣＬＫは、クロック信号を供給するノードである。第３の入力ノードＶＩＰには、第１の入力信号が入力される。第４の入力ノードＶＩＮには、第２の入力信号が入力される。第１の抵抗１０４ｐは、例えば配線抵抗であり、第１の入力ノードＶＰ及び第３の入力ノードＶＩＰ間に接続される。第２の抵抗１０４ｎは、例えば配線抵抗であり、第２の入力ノードＶＮ及び第４の入力ノードＶＩＮ間に接続される。第１の可変容量１０５ｐは、第１の入力ノードＶＰ及びクロックノードＣＬＫ間に接続される。第２の可変容量１０５ｎは、第２の入力ノードＶＮ及びクロックノードＣＬＫ間に接続される。可変容量１０５ｐ及び１０５ｎは、バラクタダイオードを用いることができる。抵抗１０４ｐ及び１０４ｎは、削除可能である。ただし、抵抗１０４ｐ，１０４ｎ及び可変容量１０５ｐ，１０５ｎにより、ＲＣ時定数を調整可能である。コンパレータ１０１は、正極入力端子が第１の入力ノードＶＰに接続され、負極入力端子が第２の入力ノードＶＮに接続され、クロック端子がクロックノードＣＬＫに接続され、正極出力端子が第１の出力ノードＶＯＰに接続され、負極出力端子が第２の出力ノードＶＯＮに接続される。コンパレータ１０１は、クロックノードＣＬＫのクロック信号に同期して、第１の入力ノードＶＰの信号及び第２の入力ノードＶＮの信号を比較し、比較結果の信号を第１の出力ノードＶＯＰ及び第２の出力ノードＶＯＮに出力する。第１の出力ノードＶＯＰ及び第２の出力ノードＶＯＮには、相互に論理反転した信号が出力される。具体的には、コンパレータ１０１は、第１の入力ノードＶＰの信号が第２の入力ノードＶＮの信号より大きい場合には、第１の出力ノードＶＯＰにハイレベルを出力し、第２の出力ノードＶＯＮにローレベルを出力する。逆に、コンパレータ１０１は、第１の入力ノードＶＰの信号が第２の入力ノードＶＮの信号より小さい場合には、第１の出力ノードＶＯＰにローレベルを出力し、第２の出力ノードＶＯＮにハイレベルを出力する。ラッチ回路１０２は、クロックノードＣＬＫのクロック信号に同期して、第１の出力ノードＶＯＰの信号が第２の出力ノードＶＯＮの信号より大きい場合にはハイレベルをラッチし、第１の出力ノードＶＯＰの信号が第２の出力ノードＶＯＮの信号より小さい場合にはローレベルをラッチし、ラッチした信号の出力ノードＤＯへの出力を維持する。閾値コントローラ１０３は、出力ノードＤＯの信号に応じて、複数ビット制御信号ＤＩＰ［ｎ］を第１の可変容量１０５ｐに出力し、複数ビット制御信号ＤＩＮ［ｎ］を第２の可変容量１０５ｎに出力する。第１の可変容量１０５ｐは、複数ビット制御信号ＤＩＰ［ｎ］に応じて、容量値が変化する。第２の可変容量１０５ｎは、複数ビット制御信号ＤＩＮ［ｎ］に応じて、容量値が変化する。

第１の可変容量１０５ｐ又は第２の可変容量１０５ｎの容量値を変えることにより、コンパレータシステムの閾値を設定することができる。コンパレータシステムの閾値が０Ｖの場合、コンパレータシステムは、第３の入力ノードＶＩＰの入力電圧が第４の入力ノードＶＩＮの入力電圧より高い場合には、出力ノードＤＯにハイレベルを出力し、第３の入力ノードＶＩＰの入力電圧が第４の入力ノードＶＩＮの入力電圧より低い場合には、出力ノードＤＯにローレベルを出力する。

また、コンパレータシステムの閾値が−１０ｍＶの場合、コンパレータシステムは、第３の入力ノードＶＩＰの入力電圧に−１０ｍＶを加算した電圧が第４の入力ノードＶＩＮの入力電圧より高い場合には、出力ノードＤＯにハイレベルを出力し、第３の入力ノードＶＩＰの入力電圧に−１０ｍＶを加算した電圧が第４の入力ノードＶＩＮの入力電圧より低い場合には、出力ノードＤＯにローレベルを出力する。

また、コンパレータシステムの閾値が＋１０ｍＶの場合、コンパレータシステムは、第３の入力ノードＶＩＰの入力電圧に＋１０ｍＶを加算した電圧が第４の入力ノードＶＩＮの入力電圧より高い場合には、出力ノードＤＯにハイレベルを出力し、第３の入力ノードＶＩＰの入力電圧に＋１０ｍＶを加算した電圧が第４の入力ノードＶＩＮの入力電圧より低い場合には、出力ノードＤＯにローレベルを出力する。

図２は、図１の第１の可変容量１０５ｐ及び第２の可変容量１０５ｎの構成例を示す図である。第１の可変容量１０５ｐは、スイッチ２０２ｐ及び容量２０１ｐの複数の直列接続回路を有する。スイッチ２０２ｐ及び容量２０１ｐの複数の直列接続回路は、クロックノードＣＬＫ及び第１の入力ノードＶＰ間に並列に接続される。複数のスイッチ２０２ｐは、複数ビット制御信号ＤＩＰ［ｎ］によりオン／オフが制御される。複数のスイッチ２０２ｐのうち、オンするスイッチの数が多い場合には、第１の可変容量１０５ｐの容量値が大きくなり、オンするスイッチの数が少ない場合には、第１の可変容量１０５ｐの容量値が小さくなる。複数の容量２０１ｐは、すべて同じ容量値であってもよいし、１倍、２倍、４倍、８倍等のように２のべき乗の容量値にしてもよい。

第２の可変容量１０５ｎは、スイッチ２０２ｎ及び容量２０１ｎの複数の直列接続回路を有する。スイッチ２０２ｎ及び容量２０１ｎの複数の直列接続回路は、クロックノードＣＬＫ及び第２の入力ノードＶＮ間に並列に接続される。複数のスイッチ２０２ｎは、複数ビット制御信号ＤＩＮ［ｎ］によりオン／オフが制御される。複数のスイッチ２０２ｎのうち、オンするスイッチの数が多い場合には、第２の可変容量１０５ｎの容量値が大きくなり、オンするスイッチの数が少ない場合には、第２の可変容量１０５ｎの容量値が小さくなる。複数の容量２０１ｎは、すべて同じ容量値であってもよいし、１倍、２倍、４倍、８倍等のように２のべき乗の容量値にしてもよい。

図３は、図１のコンパレータ１０１の構成例を示す図である。ｐチャネル電界効果トランジスタ３０１は、ソースが電源電位ノードＡＶＤに接続され、ゲートが第１の出力ノードＶＯＰに接続され、ドレインが第２の出力ノードＶＯＮに接続される。ｐチャネル電界効果トランジスタ３０２は、ソースが電源電位ノードＡＶＤに接続され、ゲートが第２の出力ノードＶＯＮに接続され、ドレインが第１の出力ノードＶＯＰに接続される。ｎチャネル電界効果トランジスタ３０３は、ドレインが第２の出力ノードＶＯＮに接続され、ゲートが第１の出力ノードＶＯＰに接続され、ソースがノードＤＮに接続される。ｎチャネル電界効果トランジスタ３０４は、ドレインが第１の出力ノードＶＯＰに接続され、ゲートが第２の出力ノードＶＯＮに接続され、ソースがノードＤＰに接続される。ｎチャネル電界効果トランジスタ３０５は、ドレインがノードＤＮに接続され、ゲートが第１の入力ノードＶＰに接続され、ソースがノードＮ１に接続される。ｎチャネル電界効果トランジスタ３０６は、ドレインがノードＤＰに接続され、ゲートが第２の入力ノードＶＮに接続され、ソースがノードＮ１に接続される。スイッチ３０７は、ノードＮ１及びグランド電位ノード間に接続され、クロックノードＣＬＫのクロック信号がハイレベルの場合にはオンし、クロックノードＣＬＫのクロック信号がローレベルの場合にはオフする。

クロック信号ＸＣＬＫは、クロックノードＣＬＫのクロック信号の論理反転信号を示す。スイッチ３０８は、電源電位ノードＡＶＤ及び第２の出力ノードＶＯＮ間に接続され、クロックノードＣＬＫのクロック信号がハイレベルの場合にオフし、クロックノードＣＬＫのクロック信号がローレベルの場合にオンする。スイッチ３０９は、電源電位ノードＡＶＤ及びノードＤＮ間に接続され、クロックノードＣＬＫのクロック信号がハイレベルの場合にオフし、クロックノードＣＬＫのクロック信号がローレベルの場合にオンする。スイッチ３１０は、電源電位ノードＡＶＤ及びノードＤＰ間に接続され、クロックノードＣＬＫのクロック信号がハイレベルの場合にオフし、クロックノードＣＬＫのクロック信号がローレベルの場合にオンする。スイッチ３１１は、電源電位ノードＡＶＤ及び第１の出力ノードＶＯＰ間に接続され、クロックノードＣＬＫのクロック信号がハイレベルの場合にオフし、クロックノードＣＬＫのクロック信号がローレベルの場合にオンする。

クロックノードＣＬＫのクロック信号がハイレベルの期間では、第１の入力ノードＶＰの電圧が第２の入力ノードＶＮの電圧より高い場合には、第１の出力ノードＶＯＰがハイレベルになり、第２の出力ノードＶＯＮがローレベルになり、第１の入力ノードＶＰの電圧が第２の入力ノードＶＮの電圧より低い場合には、第１の出力ノードＶＯＰがローレベルになり、第２の出力ノードＶＯＮがハイレベルになる。これに対し、クロックノードＣＬＫのクロック信号がローレベルの期間では、第１の出力ノードＶＯＰ及び第２の出力ノードＶＯＮはハイレベルに固定される。

なお、図４〜図６では、コンパレータ１０１は、クロックノードＣＬＫのクロック信号がローレベルの期間では、第１の出力ノードＶＯＰ及び第２の出力ノードＶＯＮをローレベルに固定する例を示す。

コンパレータ１０１には、トランジスタのばらつきやレイアウトの非対称性などにより、オフセット電圧が存在し、回路動作に悪影響を及ぼす。そこで、閾値を設定することにより、オフセット電圧を補正することができる。また、参照電圧を生成せずに、コンパレータの閾値を設定可能にすることが望まれている。

以下、コンパレータシステムの処理方法を説明する。まず、図４又は図５のキャリブレーションモードでは、コンパレータシステムは、第１の可変容量１０５ｐ及び第２の可変容量１０５ｎの設定処理を行う。その後、図６の動作モードでは、コンパレータシステムは、通常のコンパレータ動作を行う。

図４は、負の閾値を設定する場合のコンパレータシステムのキャリブレーションモードの処理方法を示すタイミングチャートである。第３の入力ノードＶＩＰには、第１の基準電圧（例えば４５０ｍＶ）を入力する。第４の入力ノードＶＩＮには、第２の基準電圧（例えば４６０ｍＶ）を入力する。第１の基準電圧（例えば４５０ｍＶ）は、第２の基準電圧（例えば４６０ｍＶ）に負の閾値（例えば−１０ｍＶ）を加算した電圧である。期間Ｔ１〜Ｔ５では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＮ［ｎ］により、複数のスイッチ２０２ｎのうちのすべてのスイッチをオフにする。

期間Ｔ１では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＰ［ｎ］により、複数のスイッチ２０２ｐのうちのすべてのスイッチをオフにする。コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間では、入力ノードＶＩＰ（ＶＰ）の電圧が入力ノードＶＩＮ（ＶＮ）の電圧より低いので、第１の出力ノードＶＯＰにローレベルを出力し、第２の出力ノードＶＯＮにハイレベルを出力する。ラッチ回路１０２は、ローレベルをラッチし、ローレベルを出力ノードＤＯに出力する。

次に、期間Ｔ２では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＰ［ｎ］により、複数のスイッチ２０２ｐのうちの１個のスイッチのみをオンにする。入力ノードＶＩＰ（ＶＰ）は、第１の可変容量１０５ｐを介してクロックノードＣＬＫに接続されているため、クロックノードＣＬＫのクロック信号の立ち上がりエッジ及び立ち下がりエッジの変化分が、入力ノードＶＩＰ（ＶＰ）にインパルス状の信号として伝達される。ただし、第１の可変容量１０５ｐの容量値が小さいので、入力ノードＶＩＰ（ＶＰ）のインパルス状の信号は小さい。コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間では、入力ノードＶＩＰ（ＶＰ）の電圧が入力ノードＶＩＮ（ＶＮ）の電圧より低いので、第１の出力ノードＶＯＰにローレベルを出力し、第２の出力ノードＶＯＮにハイレベルを出力する。ラッチ回路１０２は、ローレベルをラッチし、ローレベルを出力ノードＤＯに出力する。出力ノードＤＯの信号はローレベルを維持しているので、次の期間Ｔ３の処理に遷移する。

期間Ｔ３では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＰ［ｎ］により、複数のスイッチ２０２ｐのうちの２個のスイッチのみをオンにする。期間Ｔ３の第１の可変容量１０５ｐの容量値は、期間Ｔ２の第１の可変容量１０５ｐの容量値より大きくなる。それにより、期間Ｔ３の入力ノードＶＩＰ（ＶＰ）のインパルス状の信号は、期間Ｔ２の入力ノードＶＩＰ（ＶＰ）のインパルス状の信号より大きくなる。コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間では、入力ノードＶＩＰ（ＶＰ）の電圧が入力ノードＶＩＮ（ＶＮ）の電圧より低いので、第１の出力ノードＶＯＰにローレベルを出力し、第２の出力ノードＶＯＮにハイレベルを出力する。ラッチ回路１０２は、ローレベルをラッチし、ローレベルを出力ノードＤＯに出力する。出力ノードＤＯの信号はローレベルを維持しているので、次の期間Ｔ４の処理に遷移する。

期間Ｔ４では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＰ［ｎ］により、複数のスイッチ２０２ｐのうちの３個のスイッチのみをオンにする。期間Ｔ４の第１の可変容量１０５ｐの容量値は、期間Ｔ３の第１の可変容量１０５ｐの容量値より大きくなる。それにより、期間Ｔ４の入力ノードＶＩＰ（ＶＰ）のインパルス状の信号は、期間Ｔ３の入力ノードＶＩＰ（ＶＰ）のインパルス状の信号より大きくなる。コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間では、入力ノードＶＩＰ（ＶＰ）の電圧が入力ノードＶＩＮ（ＶＮ）の電圧より低いので、第１の出力ノードＶＯＰにローレベルを出力し、第２の出力ノードＶＯＮにハイレベルを出力する。ラッチ回路１０２は、ローレベルをラッチし、ローレベルを出力ノードＤＯに出力する。出力ノードＤＯの信号はローレベルを維持しているので、次の期間Ｔ５の処理に遷移する。

期間Ｔ５では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＰ［ｎ］により、複数のスイッチ２０２ｐのうちの４個のスイッチのみをオンにする。期間Ｔ５の第１の可変容量１０５ｐの容量値は、期間Ｔ４の第１の可変容量１０５ｐの容量値より大きくなる。それにより、期間Ｔ５の入力ノードＶＩＰ（ＶＰ）のインパルス状の信号は、期間Ｔ４の入力ノードＶＩＰ（ＶＰ）のインパルス状の信号より大きくなる。コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間では、入力ノードＶＩＰ（ＶＰ）の電圧が入力ノードＶＩＮ（ＶＮ）の電圧より高いので、第１の出力ノードＶＯＰにハイレベルを出力し、第２の出力ノードＶＯＮにローレベルを出力する。ラッチ回路１０２は、ハイレベルをラッチし、ハイレベルを出力ノードＤＯに出力する。出力ノードＤＯの信号はローレベルからハイレベルに反転したので、閾値コントローラ１０３は、期間Ｔ５の複数ビット制御信号ＤＩＰ［ｎ］及びＤＩＮ［ｎ］を記憶して維持する。これにより、第１の可変容量１０５ｐの容量値が設定され、負の閾値（例えば−１０ｍＶ）が設定される。以上で、キャリブレーションモードを終了し、図６の動作モードに移行する。

図５は、正の閾値を設定する場合のコンパレータシステムのキャリブレーションモードの処理方法を示すタイミングチャートである。第３の入力ノードＶＩＰには、第１の基準電圧（例えば４６０ｍＶ）を入力する。第４の入力ノードＶＩＮには、第２の基準電圧（例えば４５０ｍＶ）を入力する。第１の基準電圧（例えば４６０ｍＶ）は、第２の基準電圧（例えば４５０ｍＶ）に正の閾値（例えば＋１０ｍＶ）を加算した電圧である。期間Ｔ１〜Ｔ５では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＰ［ｎ］により、複数のスイッチ２０２ｐのうちのすべてのスイッチをオフにする。

期間Ｔ１では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＮ［ｎ］により、複数のスイッチ２０２ｎのうちのすべてのスイッチをオフにする。コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間では、入力ノードＶＩＰ（ＶＰ）の電圧が入力ノードＶＩＮ（ＶＮ）の電圧より高いので、第１の出力ノードＶＯＰにハイレベルを出力し、第２の出力ノードＶＯＮにローレベルを出力する。ラッチ回路１０２は、ハイレベルをラッチし、ハイレベルを出力ノードＤＯに出力する。

次に、期間Ｔ２では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＮ［ｎ］により、複数のスイッチ２０２ｎのうちの１個のスイッチのみをオンにする。入力ノードＶＩＮ（ＶＮ）は、第２の可変容量１０５ｎを介してクロックノードＣＬＫに接続されているため、クロックノードＣＬＫのクロック信号の立ち上がりエッジ及び立ち下がりエッジの変化分が、入力ノードＶＩＮ（ＶＮ）にインパルス状の信号として伝達される。ただし、第２の可変容量１０５ｎの容量値が小さいので、入力ノードＶＩＮ（ＶＮ）のインパルス状の信号は小さい。コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間では、入力ノードＶＩＰ（ＶＰ）の電圧が入力ノードＶＩＮ（ＶＮ）の電圧より高いので、第１の出力ノードＶＯＰにハイレベルを出力し、第２の出力ノードＶＯＮにローレベルを出力する。ラッチ回路１０２は、ハイレベルをラッチし、ハイレベルを出力ノードＤＯに出力する。出力ノードＤＯの信号はハイレベルを維持しているので、次の期間Ｔ３の処理に遷移する。

期間Ｔ３では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＮ［ｎ］により、複数のスイッチ２０２ｎのうちの２個のスイッチのみをオンにする。期間Ｔ３の第２の可変容量１０５ｎの容量値は、期間Ｔ２の第２の可変容量１０５ｎの容量値より大きくなる。それにより、期間Ｔ３の入力ノードＶＩＮ（ＶＮ）のインパルス状の信号は、期間Ｔ２の入力ノードＶＩＮ（ＶＮ）のインパルス状の信号より大きくなる。コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間では、入力ノードＶＩＰ（ＶＰ）の電圧が入力ノードＶＩＮ（ＶＮ）の電圧より高いので、第１の出力ノードＶＯＰにハイレベルを出力し、第２の出力ノードＶＯＮにローレベルを出力する。ラッチ回路１０２は、ハイレベルをラッチし、ハイレベルを出力ノードＤＯに出力する。出力ノードＤＯの信号はハイレベルを維持しているので、次の期間Ｔ４の処理に遷移する。

期間Ｔ４では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＮ［ｎ］により、複数のスイッチ２０２ｎのうちの３個のスイッチのみをオンにする。期間Ｔ４の第２の可変容量１０５ｎの容量値は、期間Ｔ３の第２の可変容量１０５ｎの容量値より大きくなる。それにより、期間Ｔ４の入力ノードＶＩＮ（ＶＮ）のインパルス状の信号は、期間Ｔ３の入力ノードＶＩＮ（ＶＮ）のインパルス状の信号より大きくなる。コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間では、入力ノードＶＩＰ（ＶＰ）の電圧が入力ノードＶＩＮ（ＶＮ）の電圧より高いので、第１の出力ノードＶＯＰにハイレベルを出力し、第２の出力ノードＶＯＮにローレベルを出力する。ラッチ回路１０２は、ハイレベルをラッチし、ハイレベルを出力ノードＤＯに出力する。出力ノードＤＯの信号はハイレベルを維持しているので、次の期間Ｔ５の処理に遷移する。

期間Ｔ５では、閾値コントローラ１０３は、複数ビット制御信号ＤＩＮ［ｎ］により、複数のスイッチ２０２ｎのうちの４個のスイッチのみをオンにする。期間Ｔ５の第２の可変容量１０５ｎの容量値は、期間Ｔ４の第２の可変容量１０５ｎの容量値より大きくなる。それにより、期間Ｔ５の入力ノードＶＩＮ（ＶＮ）のインパルス状の信号は、期間Ｔ４の入力ノードＶＩＮ（ＶＮ）のインパルス状の信号より大きくなる。コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間では、入力ノードＶＩＰ（ＶＰ）の電圧が入力ノードＶＩＮ（ＶＮ）の電圧より低いので、第１の出力ノードＶＯＰにローレベルを出力し、第２の出力ノードＶＯＮにハイレベルを出力する。ラッチ回路１０２は、ローレベルをラッチし、ローレベルを出力ノードＤＯに出力する。出力ノードＤＯの信号はハイレベルからローレベルに反転したので、閾値コントローラ１０３は、期間Ｔ５の複数ビット制御信号ＤＩＮ［ｎ］及びＤＩＰ［ｎ］を記憶して維持する。これにより、第２の可変容量１０５ｎの容量値が設定され、正の閾値（例えば＋１０ｍＶ）が設定される。以上で、キャリブレーションモードを終了し、動作モード（図６）に移行する。

図６は、閾値が設定されたコンパレータシステムの動作モードの処理方法を示すタイミングチャートである。図４のキャリブレーションモードの処理により、負の閾値（例えば−１０ｍＶ）が設定された後の動作モードの処理を示す。クロックノードＣＬＫには、５ＧＨｚのクロック信号が供給される。第３の入力ノードＶＩＰ及び第４の入力ノードＶＩＮには、位相が異なる２００ＭＨｚの正弦波信号が入力される例を示し、その正弦波信号は、ピークトゥピーク値が３０ｍＶであり、直流成分が４５０ｍＶである。

第３の入力ノードＶＩＰの入力電圧に閾値（−１０ｍＶ）を加算した電圧が第４の入力ノードＶＩＮの入力電圧より高い期間では、コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間に、ハイレベルを第１の出力ノードＶＯＰに出力し、ローレベルを第２の出力ノードＶＯＮに出力する。その場合、ラッチ回路１０２は、ハイレベルをラッチし、ハイレベルを出力ノードＤＯに出力する。

また、第３の入力ノードＶＩＰの入力電圧に閾値（−１０ｍＶ）を加算した電圧が第４の入力ノードＶＩＮの入力電圧より低い期間では、コンパレータ１０１は、クロックノードＣＬＫのクロック信号のハイレベル期間に、ローレベルを第１の出力ノードＶＯＰに出力し、ハイレベルを第２の出力ノードＶＯＮに出力する。その場合、ラッチ回路１０２は、ローレベルをラッチし、ローレベルを出力ノードＤＯに出力する。

以上のように、閾値コントローラ１０３は、図４のキャリブレーションモードでは、入力ノードＶＩＰ（ＶＰ）に第１の基準電圧を入力し、入力ノードＶＩＮ（ＶＮ）に第１の基準電圧より高い第２の基準電圧を入力した場合に、第１の可変容量１０５ｐの容量値を変化させ、コンパレータ１０１の出力信号の論理が反転する境界の第１の可変容量１０５ｐの容量値を検出する。その後、閾値コントローラ１０３は、図６の動作モードでは、検出した第１の可変容量１０５ｐの容量値を維持することにより、コンパレータシステムに負の閾値を設定する。

また、閾値コントローラ１０３は、図５のキャリブレーションモードでは、入力ノードＶＩＰ（ＶＰ）に第１の基準電圧を入力し、入力ノードＶＩＮ（ＶＮ）に第１の基準電圧より低い第２の基準電圧を入力した場合に、第２の可変容量１０５ｎの容量値を変化させ、コンパレータ１０１の出力信号の論理が反転する境界の第２の可変容量１０５ｎの容量値を検出する。その後、閾値コントローラ１０３は、動作モード（図６）では、検出した第２の可変容量１０５ｎの容量値を維持することにより、コンパレータシステムに正の閾値を設定する。

本実施形態では、第１の可変容量１０５ｐを制御することにより負の閾値を設定し、第２の可変容量１０５ｎを制御することにより正の閾値を設定する。したがって、負の閾値のみを設定する場合には、第１の可変容量１０５ｐを制御すればよいので、第２の可変容量１０５ｎを削除してもよい。逆に、正の閾値のみを設定する場合には、第２の可変容量１０５ｎを制御すればよいので、第１の可変容量１０５ｐを削除してもよい。

本実施形態では、第１の可変容量１０５ｐ又は第２の可変容量１０５ｎの容量値を変えることにより、コンパレータシステムの閾値を設定することができる。また、第１の可変容量１０５ｐ及び第２の可変容量１０５ｎは、コンパレータ１０１の負荷に影響を与えないため、コンパレータ１０１の動作速度を高速化することができる。以下、本実施形態のコンパレータシステムが高速動作する理由を説明するため、図７のコンパレータを説明する。

図７は、閾値を設定可能なコンパレータの構成例を示す図である。図７のコンパレータは、図３のコンパレータ１０１に対して、閾値コントローラ７０１、複数のスイッチ７０２ｐ、複数のｎチャネル電界効果トランジスタ７０３ｐ、複数のスイッチ７０４ｐ、複数のスイッチ７０２ｎ、複数のｎチャネル電界効果トランジスタ７０３ｎ、及び複数のスイッチ７０４ｎを追加したものである。閾値コントローラ７０１は、複数ビット制御信号ＳＷＰ［ｎ］により、複数のスイッチ７０２ｐのオン／オフを制御し、複数ビット制御信号ＳＷＮ［ｎ］により、複数のスイッチ７０２ｎのオン／オフを制御する。スイッチ７０４ｐ及び７０４ｎは、クロックノードＣＬＫのクロック信号がハイレベルの場合にはオンし、クロックノードＣＬＫのクロック信号がローレベルの場合にはオフする。

閾値コントローラ７０１は、複数のスイッチ７０２ｐのうちのオンするスイッチ数、又は複数のスイッチ７０２ｎのうちのオンするスイッチ数を制御することにより、閾値を設定することができる。第１の出力ノードＶＯＰに接続されたｎチャネル電界効果トランジスタ７０３ｐは、第２の入力ノードＶＮの入力電圧に応じて、第１の出力ノードＶＯＰの電荷をグランド電位ノードに引き抜く。また、第２の出力ノードＶＯＮに接続されたｎチャネル電界効果トランジスタ７０３ｎは、第１の入力ノードＶＰの入力電圧に応じて、第２の出力ノードＶＯＮの電荷をグランド電位ノードに引き抜く。閾値コントローラ７０１がオンするスイッチ７０２ｐの数又はオンするスイッチ７０２ｎの数を制御することにより、引き抜く電荷量が変化し、閾値を変えることができる。

しかし、ｎチャネル電界効果トランジスタ７０３ｐのゲートはノードＤＰに接続され、ｎチャネル電界効果トランジスタ７０３ｎのゲートはノードＤＮに接続されているので、ｎチャネル電界効果トランジスタ７０３ｐ及び７０３ｎのゲート容量がコンパレータの容量負荷になり、コンパレータの動作速度が低下する。また、スイッチ７０２ｐ及び７０２ｎは、それぞれ、出力ノードＶＯＰ及びＶＯＮの負荷容量となる。また、コンパレータ内の素子やノード数が増加するので、レイアウトによる寄生容量が増加する。その結果、コンパレータの動作速度が低下する。

これに対し、本実施形態（図１）では、第１の可変容量１０５ｐ及び第２の可変容量１０５ｎは、それぞれ、第１の入力ノードＶＰ及び第２の入力ノードＶＮに接続され、コンパレータ１０１の負荷に影響を与えないため、コンパレータ１０１の動作速度を高速化することができる。

図８は、他の実施形態によるコンパレータシステムの構成例を示す図である。図１では、第１の可変容量１０５ｐ、第２の可変容量１０５ｎ、コンパレータ１０１及びラッチ回路１０２は、同一のクロックノードＣＬＫに接続される場合を例に示した。図８では、第１の可変容量１０５ｐは第１のクロックノードＣＬＫ１に接続され、第２の可変容量１０５ｎは第２のクロックノードＣＬＫ２に接続され、コンパレータ１０１及びラッチ回路１０２は第３のクロックノードＣＬＫ３に接続される。以下、図８が図１と異なる点を説明する。第１の可変容量１０５ｐは、第１のクロックノードＣＬＫ１及び第１の入力ノードＶＰ間に接続される。第２の可変容量１０５ｎは、第２のクロックノードＣＬＫ２及び第２の入力ノードＶＮ間に接続される。コンパレータ１０１のクロック端子及びラッチ回路１０２のクロック端子は、第３のクロックノードＣＬＫ３に接続される。クロックバッファＢ１は、入力端子がクロックノードＣＬＫに接続され、出力端子が第１のクロックノードＣＬＫ１に接続される。クロックバッファＢ２は、入力端子がクロックノードＣＬＫに接続され、出力端子が第２のクロックノードＣＬＫ２に接続される。クロックバッファＢ３は、入力端子がクロックノードＣＬＫに接続され、出力端子が第３のクロックノードＣＬＫ３に接続される。クロックバッファＢ１〜Ｂ３は、クロックノードＣＬＫ１〜ＣＬＫ３のクロック信号の位相を同一にするため、波形整形又は増幅等のために設けられる。クロック信号の位相を調整する場合、クロックノードＣＬＫ１〜ＣＬＫ３のそれぞれに接続されるクロックバッファの数は、異なる場合もある。なお、クロックノードＣＬＫ１及びＣＬＫ２を共通にしてもよいし、クロックノードＣＬＫ１及びＣＬＫ３を共通にしてもよいし、クロックノードＣＬＫ２及びＣＬＫ３を共通にしてもよい。

図９は、図１の第１の可変容量１０５ｐ及び第２の可変容量１０５ｎの他の構成例を示す図である。以下、図９が図１と異なる点を説明する。２個のスイッチ９０１の間に接続される配線は、第１の入力ノードＶＰに近い配線であり、２個のスイッチ９０１により、クロックノードＣＬＫと、コンパレータ１０１及びラッチ回路１０２との間に接続される。２個のスイッチ９０３の間に接続される配線は、第１の入力ノードＶＰから遠い配線であり、２個のスイッチ９０３により、クロックノードＣＬＫと、コンパレータ１０１及びラッチ回路１０２との間に接続される。２個のスイッチ９０２の間に接続される配線は、第１の入力ノードＶＰに対して中間距離の配線であり、２個のスイッチ９０２により、クロックノードＣＬＫと、コンパレータ１０１及びラッチ回路１０２との間に接続される。

２個のスイッチ９１１の間に接続される配線は、クロックノードＣＬＫに近い配線であり、配線抵抗１０４ｐを有し、２個のスイッチ９１１により、第３の入力ノードＶＩＰと第１の入力ノードＶＰとの間に接続される。２個のスイッチ９１２の間に接続される配線は、クロックノードＣＬＫから遠い配線であり、配線抵抗１０４ｐを有し、２個のスイッチ９１２により、第３の入力ノードＶＩＰと第１の入力ノードＶＰとの間に接続される。

２個のスイッチ９３１の間に接続される配線は、第２の入力ノードＶＮに近い配線である。２個のスイッチ９３３の間に接続される配線は、第２の入力ノードＶＮから遠い配線である。２個のスイッチ９３２の間に接続される配線は、第２の入力ノードＶＮに対して中間距離の配線である。

２個のスイッチ９２１の間に接続される配線は、クロックノードＣＬＫに近い配線であり、配線抵抗１０４ｎを有し、２個のスイッチ９２１により、第４の入力ノードＶＩＮと第２の入力ノードＶＮとの間に接続される。２個のスイッチ９２２の間に接続される配線は、クロックノードＣＬＫから遠い配線であり、配線抵抗１０４ｎを有し、２個のスイッチ９２２により、第４の入力ノードＶＩＮと第２の入力ノードＶＮとの間に接続される。

閾値コントローラ１０３は、複数ビット制御信号Ｄ［ｎ］により、２個のスイッチ９０１及び２個のスイッチ９１１をオンにし、その他のスイッチをオフにすると、２個のスイッチ９０１間の配線がクロックノードＣＬＫに接続され、２個のスイッチ９１１間の配線が入力ノードＶＩＰ及びＶＰ間に接続される。２個のスイッチ９０１間の配線と２個のスイッチ９１１間の配線との間には、寄生容量Ｃ１が存在する。寄生容量Ｃ１は、図１の第１の可変容量１０５ｐに対応する。２個のスイッチ９０１間の配線と２個のスイッチ９１１間の配線との間の距離は近いので、寄生容量Ｃ１の容量値は比較的大きい。すなわち、第１の可変容量１０５ｐの容量値を大きくすることができる。

また、閾値コントローラ１０３は、複数ビット制御信号Ｄ［ｎ］により、２個のスイッチ９０３及び２個のスイッチ９１２をオンにし、その他のスイッチをオフにすると、２個のスイッチ９０３間の配線がクロックノードＣＬＫに接続され、２個のスイッチ９１２間の配線が入力ノードＶＩＰ及びＶＰ間に接続される。２個のスイッチ９０３間の配線と２個のスイッチ９１２間の配線との間には、寄生容量Ｃ２が存在する。寄生容量Ｃ２は、図１の第１の可変容量１０５ｐに対応する。２個のスイッチ９０３間の配線と２個のスイッチ９１２間の配線との間の距離は遠いので、寄生容量Ｃ２の容量値は比較的小さい。すなわち、第１の可変容量１０５ｐの容量値を小さくすることができる。以上のように、閾値コントローラ１０３は、複数ビット制御信号Ｄ［ｎ］によりスイッチ９０１〜９０３、９１１及び９１２を制御することにより、第１の可変容量１０５ｐの容量値を変えることができる。

また、閾値コントローラ１０３は、複数ビット制御信号Ｄ［ｎ］により、２個のスイッチ９３１及び２個のスイッチ９２１をオンにし、その他のスイッチをオフにすると、２個のスイッチ９３１間の配線がクロックノードＣＬＫに接続され、２個のスイッチ９２１間の配線が入力ノードＶＩＮ及びＶＮ間に接続される。２個のスイッチ９３１間の配線と２個のスイッチ９２１間の配線との間には、寄生容量Ｃ１１が存在する。寄生容量Ｃ１１は、図１の第２の可変容量１０５ｎに対応する。２個のスイッチ９３１間の配線と２個のスイッチ９２１間の配線との間の距離は近いので、寄生容量Ｃ１１の容量値は比較的大きい。すなわち、第２の可変容量１０５ｎの容量値を大きくすることができる。

また、閾値コントローラ１０３は、複数ビット制御信号Ｄ［ｎ］により、２個のスイッチ９３３及び２個のスイッチ９２２をオンにし、その他のスイッチをオフにすると、２個のスイッチ９３３間の配線がクロックノードＣＬＫに接続され、２個のスイッチ９２２間の配線が入力ノードＶＩＮ及びＶＮ間に接続される。２個のスイッチ９３３間の配線と２個のスイッチ９２２間の配線との間には、寄生容量Ｃ１２が存在する。寄生容量Ｃ１２は、図１の第２の可変容量１０５ｎに対応する。２個のスイッチ９３３間の配線と２個のスイッチ９２２間の配線との間の距離は遠いので、寄生容量Ｃ１２の容量値は比較的小さい。すなわち、第２の可変容量１０５ｎの容量値を小さくすることができる。以上のように、閾値コントローラ１０３は、複数ビット制御信号Ｄ［ｎ］によりスイッチ９２１、９２２、９３１〜９３３を制御することにより、第２の可変容量１０５ｎの容量値を変えることができる。

以上のように、第１の可変容量１０５ｐは、クロックノードＣＬＫに接続される配線と第１の入力ノードＶＰに接続される配線との間の距離を変えることにより、クロックノードＣＬＫに接続される配線と第１の入力ノードＶＰに接続される配線との間の寄生容量を変化させる。また、第２の可変容量１０５ｎは、クロックノードＣＬＫに接続される配線と第２の入力ノードＶＮに接続される配線との間の距離を変えることにより、クロックノードＣＬＫに接続される配線と第２の入力ノードＶＮに接続される配線との間の寄生容量を変化させる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１コンパレータ
１０２ラッチ回路
１０３閾値コントローラ
１０４ｐ，１０４ｎ抵抗
１０５ｐ第１の可変容量
１０５ｎ第２の可変容量

Claims

クロック信号を供給するクロックノードと、
前記クロック信号に同期して、第１の入力ノードの信号及び第２の入力ノードの信号を比較するコンパレータと、
前記第１の入力ノード及び前記クロックノード間に接続される第１の可変容量と
を有することを特徴とするコンパレータシステム。
前記第１の入力ノードは、前記コンパレータの正極入力端子に接続され、
前記第２の入力ノードは、前記コンパレータの負極入力端子に接続されることを特徴とする請求項１記載のコンパレータシステム。
前記第１の入力ノードは、前記コンパレータの負極入力端子に接続され、
前記第２の入力ノードは、前記コンパレータの正極入力端子に接続されることを特徴とする請求項１記載のコンパレータシステム。
さらに、前記第２の入力ノード及び前記クロックノード間に接続される第２の可変容量を有することを特徴とする請求項１記載のコンパレータシステム。
前記第１の可変容量は、スイッチ及び容量の複数の直接続回路を有することを特徴とする請求項１〜４のいずれか１項に記載のコンパレータシステム。
前記第１の可変容量は、前記クロックノードに接続される配線と前記第１の入力ノードに接続される配線との間の距離を変えることにより、前記クロックノードに接続される配線と前記第１の入力ノードに接続される配線との間の寄生容量を変化させることを特徴とする請求項１〜４のいずれか１項に記載のコンパレータシステム。
前記クロックノードは、第１のクロックノード、第２のクロックノード及び第３のクロックノードを有し、
前記第１の可変容量は、前記第１のクロックノード及び前記第１の入力ノード間に接続され、
前記第２の可変容量は、前記第２のクロックノード及び前記第２の入力ノード間に接続され、
前記コンパレータのクロック端子は、前記第３のクロックノードに接続されることを特徴とする請求項４記載のコンパレータシステム。
さらに、キャリブレーションモードでは、前記第１の入力ノードに第１の基準電圧を入力し、前記第２の入力ノードに第２の基準電圧を入力した場合に、前記第１の可変容量の容量値を変化させ、前記コンパレータの出力信号の論理が反転する境界の前記第１の可変容量の容量値を検出し、動作モードでは、前記検出した前記第１の可変容量の容量値を維持するコントローラを有することを特徴とする請求項１〜７のいずれか１項に記載のコンパレータシステム。
さらに、前記第１の可変容量及び前記第２の可変容量を制御するコントローラを有し、
前記第１の入力ノードは、前記コンパレータの正極入力端子に接続され、
前記第２の入力ノードは、前記コンパレータの負極入力端子に接続され、
前記コントローラは、
キャリブレーションモードでは、前記第１の入力ノードに第１の基準電圧を入力し、前記第２の入力ノードに前記第１の基準電圧より高い第２の基準電圧を入力した場合に、前記第１の可変容量の容量値を変化させ、前記コンパレータの出力信号の論理が反転する境界の前記第１の可変容量の容量値を検出し、動作モードでは、前記検出した前記第１の可変容量の容量値を維持することにより、前記コンパレータシステムに負の閾値を設定し、
キャリブレーションモードでは、前記第１の入力ノードに第１の基準電圧を入力し、前記第２の入力ノードに前記第１の基準電圧より低い第２の基準電圧を入力した場合に、前記第２の可変容量の容量値を変化させ、前記コンパレータの出力信号の論理が反転する境界の前記第２の可変容量の容量値を検出し、動作モードでは、前記検出した前記第２の可変容量の容量値を維持することにより、前記コンパレータシステムに正の閾値を設定することを特徴とする請求項４又は７記載のコンパレータシステム。
さらに、前記第１の入力ノード及び第３の入力ノード間に接続される第１の抵抗と、
前記第２の入力ノード及び第４の入力ノード間に接続される第２の抵抗とを有することを特徴とする請求項１〜９のいずれか１項に記載のコンパレータシステム。