WO2006038612A1 - 論理回路 - Google Patents

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WO2006038612A1
WO2006038612A1 PCT/JP2005/018342 JP2005018342W WO2006038612A1 WO 2006038612 A1 WO2006038612 A1 WO 2006038612A1 JP 2005018342 W JP2005018342 W JP 2005018342W WO 2006038612 A1 WO2006038612 A1 WO 2006038612A1
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WO
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circuit
potential
connection point
capacitance
latch circuit
Prior art date
Application number
PCT/JP2005/018342
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English (en)
French (fr)
Inventor
Yasushi Amamiya
Original Assignee
Nec Corporation
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration

Definitions

  • the present invention relates to a latch circuit and a logic circuit used for a data read circuit and the like including the same.
  • Latch circuits are used in many semiconductor integrated circuits as basic element circuits of logic circuits. The configuration of a conventional latch circuit will be described.
  • FIG. 1 is a diagram showing an example of a configuration of a conventional latch circuit.
  • the latch circuit shown in Figure 1 is used in applications that require high-speed operation. In the following description, it is assumed that a bipolar transistor is used as an active (active) element.
  • a differential transistor pair for reading and holding data (hereinafter simply referred to as “differential pair”) and a clock signal are input, and the upper stage differential is
  • a differential logic circuit is used in which a differential transistor pair serving as current switching to a transistor pair and transistor stages of constant current sources are further connected vertically in the lower stage. The circuit configuration is described in detail below.
  • the latch circuit includes a first differential pair (Q1, Q2) for reading data signals, a second differential pair (Q3, Q4) for holding data signals, and a first differential pair.
  • a third differential pair (Q5, Q6) connected to the common emitter point P1 of the common emitter point P1 and the common emitter point P2 of the second differential pair and to which the clock complementary signal is input, and a transistor Q7 forming a constant current source Configuration.
  • Reference symbols la and lb denote data input terminals to which data signals are input, and are connected to the bases of the first differential pair transistors Q1 and Q2.
  • Reference numerals 2a and 2b denote clock input terminals to which a clock signal is input, and are connected to the bases of the transistors Q5 and Q6 of the third differential pair.
  • Reference numerals 3a and 3b denote data output terminals for outputting a data signal, and the respective terminals are connected to the respective collectors of the transistors Q1 and Q2 of the first differential pair, and the transistor Q3 of the second differential pair , Q4 connected to each of the collectors.
  • each of the data output terminals 3a, 3b is that of the base of the transistors Q3, Q4 of the second differential pair.
  • Reference numeral 5 denotes a high potential power supply terminal to which the potential Vcc is supplied, and the collectors of the transistors Q1 and Q2 of the first differential pair are connected via the resistors R1 and R2, respectively.
  • Reference numeral 6 is a low potential power supply terminal to which the potential Vee is supplied, and the emitter of transistor Q7 is connected.
  • FIG. 4 An example of the circuit is disclosed in FIG. 4 of Japanese Unexamined Patent Publication No. 05-48402.
  • FIG. 2 is a circuit example of a master-slave flip flop configured using the conventional latch circuit shown in FIG.
  • the same components as those of the latch circuit shown in FIG. 1 are denoted by the same reference numerals.
  • the master side circuit is configured to have the latch circuit shown in FIG. 1 and transistors Q15 and Q16.
  • the collector of the transistor Q1 of the first differential pair and the collector of the transistor Q3 of the second differential pair are connected to the base of the transistor Q15.
  • the base of the transistor Q16 is connected to the collector of the transistor Q2 of the first differential pair and the collector of the transistor Q4 of the second differential pair.
  • the collectors of the transistors Q15 and Q16 are connected to the high potential power supply terminal 5, and the respective emitters are connected to the low potential power supply terminal 6 through the resistors R7 and R8, respectively.
  • junction 4a between the transistor Q15 and the resistor R7 is connected to the base of the transistor Q4 of the second differential pair, and the junction 4b between the transistor Q16 and the resistor R8 is the base of the transistor Q3 of the second differential pair It is connected to the.
  • the connection points 4a and 4b become data output terminals of the master side circuit unit.
  • the emitter of the transistor Q7 is connected to the low potential power terminal 6 through the resistor R3.
  • the slave side circuit has the same configuration as the master side circuit. As shown in FIG. 2, the slave circuit includes a fourth differential pair (Q8, Q9) for reading data signals, a fifth differential pair (Q10, Q11) for holding data signals, and a fourth differential pair. Make a constant current source with the sixth differential pair (Q12, Q13) connected to the common emitter point P3 of the differential pair and the common emitter point P4 of the fifth differential pair and to which the clock complementary signal is input.
  • the configuration includes a transistor Q14 and transistors Q17 and Q18.
  • the collector of the transistor Q17 there is a fifth difference from the collector of the transistor Q8 of the fourth differential pair.
  • the collector of the dynamic pair transistor Q10 is connected.
  • the base of the transistor Q18 is connected to the collector of the transistor Q9 of the fourth differential pair and the collector of the transistor Q11 of the fifth differential pair.
  • the collectors of the transistors Q17 and Q18 are connected to the high potential power supply terminal 5, and the respective emitters are connected to the low potential power supply terminal 6 via the resistors R9 and R10, respectively.
  • a connection point between the transistor Q17 and the resistor R9 and a connection point between the transistor Q18 and the resistor R10 are drawn out, and are respectively connected to data output terminals of the slave side circuit units of 3a and 3b. .
  • the data output terminals 3a and 3b are respectively connected to the bases of the transistors Q10 and Q11 of the fifth differential pair.
  • the connection points 4a and 4b of the master side circuit unit become data input terminals of the slave side circuit unit, and are connected to the bases of the transistors Q8 and Q9 of the fourth differential pair.
  • the data output terminals 3a and 3b and the data output terminals 4a and 4b are output terminals of the flip flop circuit unit.
  • the operation of the master-slave flip-flop is the same as that of the prior art, and hence the description thereof is omitted.
  • Figure 3 shows an output waveform simulated at points 4a and 4b when a 40 Gbps input data signal is input to the data input terminals la and lb and a 40 GHz clock signal is input to the clock input terminals 2a and 2b. It is a graph showing the results calculated in As shown in FIG. 3, the input data signal is output by being retimed by the clock signal in the flip-flop circuit. The output data waveform is distorted in synchronization with the clock signal (hereinafter referred to as “clock signal interference”). It appears).
  • clock signal interference the clock signal
  • FIG. 4 shows the differential pairs (Q1, Q2), (Q3, Q4), (Q8, Q9), (Q10, Qll) of the data signal processing unit at the time of operation of the flip-flop circuit of FIG. Shows the potential fluctuation of the common emitter points Pl, P2, P3 and P4.
  • the vertical axis is a fluctuating potential
  • the horizontal axis is time.
  • the fluctuating potentials of the common emitter points P2 and P3 are indicated by solid lines, which are almost equal.
  • the fluctuating potential of the common emitter point P1 is indicated by an alternate long and short dash line
  • the fluctuating potential of the common emitter point P4 is indicated by an alternate long and two short dashes line.
  • the potential fluctuation width exceeds 0.
  • the present invention has been made to solve the problems of the prior art as described above, and provides a high-speed logic circuit with an improved error rate that suppresses waveform distortion due to clock signal interference.
  • the purpose is
  • a logic circuit of the present invention is provided with a first differential transistor pair operating in response to an input data signal and a current supplied to the first differential transistor pair.
  • a first transistor connected between the common emitter of the first differential transistor pair and the current source and operating in response to the input clock signal, and a first differential transistor pair
  • a first potential stabilization circuit connected to a first connection point between the common emitter of the first transistor and the collector of the first transistor for stabilizing the potential of the first connection point.
  • the potential stabilizing circuit is provided between the first differential transistor pair and the first transistor, the first transistor operates in accordance with the clock signal.
  • the first transistor operates in accordance with the clock signal.
  • the logic circuit of the present invention stabilizes the potential of the common emitter of the differential transistor pair that processes data signals, thereby suppressing distortion (clock signal interference) in the output waveform that occurs in synchronization with the clock signal. Thus, a high speed circuit with an improved error rate can be obtained.
  • FIG. 1 is a circuit diagram of a conventional latch circuit.
  • FIG. 2 is a circuit diagram of a conventional flip flop circuit.
  • FIG. 3 is an example of calculation of the output waveform of the conventional flip flop circuit.
  • Figure 4 is a diagram of the common emitter point of the differential pair for data processing of the conventional flip-flop circuit. It is an example of calculation showing order change.
  • FIG. 5 is a circuit diagram of the latch circuit of the first embodiment.
  • FIG. 6 is a circuit diagram of the flip flop circuit according to the first embodiment.
  • FIG. 7 is a circuit diagram of the selector circuit of the first embodiment.
  • FIG. 8 is a circuit diagram of a latch circuit according to a second embodiment.
  • FIG. 9 is a circuit diagram of a flip flop circuit according to a second embodiment.
  • FIG. 10 is a calculation example of the output waveform of the flip-flop circuit of the second embodiment.
  • FIG. 11 is a calculation example showing the potential fluctuation of the common emitter point of the differential pair for data processing of the flip-flop circuit of the second embodiment.
  • FIG. 12 is a circuit diagram of a clocked inverter type flip-flop circuit according to a second embodiment.
  • FIG. 13 is a circuit diagram of a selector circuit of a second embodiment.
  • FIG. 14 is a circuit diagram of a latch circuit of a third embodiment.
  • FIG. 15 is a circuit diagram of a flip flop circuit according to a third embodiment.
  • FIG. 16 is a calculation example of the output waveform of the flip flop circuit of the third embodiment.
  • FIG. 17 is a calculation example showing the potential fluctuation at the common emitter point of the differential pair for data processing of the flip-flop circuit of the third embodiment.
  • FIG. 18 is a circuit diagram of a selector circuit of a third embodiment.
  • FIG. 19 is a circuit diagram of a latch circuit according to a fourth embodiment.
  • FIG. 20 is a circuit diagram of a flip flop circuit according to a fourth embodiment.
  • FIG. 21 is a calculation example of the output waveform of the flip flop circuit of the fourth embodiment.
  • FIG. 22 is a calculation example showing the potential fluctuation of the common emitter point of the differential pair for data processing of the flip-flop circuit of the fourth embodiment.
  • FIG. 23 is a circuit diagram of a selector circuit according to a fourth embodiment.
  • FIG. 24 is a circuit diagram of a latch circuit of a fifth embodiment.
  • FIG. 25 is a circuit diagram of a latch circuit according to a sixth embodiment.
  • FIG. 26 is a circuit diagram of a latch circuit according to a seventh embodiment.
  • FIG. 27 is a circuit diagram of a latch circuit according to an eighth embodiment.
  • FIG. 28 is a circuit diagram of a latch circuit of a ninth embodiment.
  • FIG. 29 is a circuit diagram of a latch circuit of a tenth embodiment.
  • FIG. 30 is a circuit diagram of a latch circuit according to an eleventh embodiment.
  • FIG. 31 is a circuit diagram of a latch circuit of a twelfth embodiment.
  • FIG. 32 is a circuit diagram of a flip-flop circuit according to a twelfth embodiment.
  • the logic circuit of the present invention is characterized in that a potential stabilizing circuit is provided in the common emitter of the differential transistor pair.
  • FIG. 5 is a circuit diagram showing a configuration example of the latch circuit of the present embodiment.
  • the same components as those of the conventional latch circuit shown in FIG. 1 are designated by the same reference numerals and their detailed description will be omitted.
  • the latch circuit of the present embodiment has a connection point S1 between the common emitter point P1 of the first differential pair and the third differential pair, Potential stabilization circuits 30a and 30b are respectively connected to the junction point S2 between the common emitter point P2 of the second differential pair and the second differential pair and the third differential pair.
  • the potential of the common emitter point of the differential pair of the data signal processing unit is focused. Since each of the common emitter points P1 to P4 is also the output end (collector point) of the transistor that inputs the clock signal, the potential fluctuates in synchronization with the input collector signal.
  • the difference between the potential level of the data signal input to the base point thereof and the potential of the common emitter point of the differential pair corresponds to the input potential.
  • the collector current of the transistor is determined according to the size. The value obtained by multiplying the collector current by the load resistance is the potential level of the output signal. Therefore, when there is a large fluctuation synchronized with the clock signal as shown in FIG. 4 in the potential of the common emitter point of P1 to P4, the fluctuation is superimposed as noise on the input potential of the differential pair, and the output waveform Distortion will occur in synchronization with the clock signal.
  • the potential fluctuation of the common emitter points P1 and P2 occurring in synchronization with the clock signal is reduced by the potential stabilization circuits 30a and 30b.
  • the first It is possible to suppress the noise caused by the clock signal from being superimposed on the input potential of the differential pair and the second differential pair, and to obtain a good output waveform without clock signal interference.
  • a logic circuit having a first differential pair (Q1, Q2), a transistor Q5 connected to a current source, and a potential stabilizing circuit 30a may be Also in this case, it is possible to obtain the effect of suppressing the clock signal interference from increasing the potential fluctuation of the common emitter point P1.
  • the present invention is not limited to the latch circuit shown in FIG.
  • the specific example is explained below. It may be a functional circuit such as a flip flop circuit using the latch circuit shown in FIG.
  • FIG. 6 shows an example of a master-slave flip-flop circuit using the latch circuit of this embodiment.
  • the same components as those of the conventional flip-flop circuit shown in FIG. 2 are designated by the same reference numerals and their detailed description will be omitted.
  • the master side circuit is a junction point S1 of the common emitter point P1 of the first differential pair and the third differential pair, similarly to the latch circuit shown in FIG.
  • Potential stabilization circuits 30a and 30b are respectively connected to the junction point S2 of the common emitter point P2 of the second differential pair and the second differential pair and the connection point S2 of the third differential pair.
  • the slave side circuit also includes a junction point S3 between the common emitter point P3 of the fourth differential pair and the sixth differential pair, and a common emitter point P4 between the fifth differential pair and the sixth point.
  • Potential stabilization circuits 30c and 30d are respectively connected to the connection points S4 of the differential pair.
  • noise due to the clock signal is superimposed on the input potentials of the first differential pair and the second differential pair. Can be reduced. Moreover, as a result of reducing the potential fluctuation of P3 and P4 points generated in synchronization with the clock signal by the potential stabilization circuit 30a, 30b, a clock signal is input to the input potential of the fourth differential pair and the fifth differential pair It can suppress that the noise which originates is superimposed. Therefore, it is possible to obtain a good output waveform without clock signal interference.
  • FIG. 7 is a view showing an example of a selector circuit using the latch circuit of the present embodiment.
  • the same components as those of the latch circuit of FIG. 5 are designated by the same reference numerals and their detailed description will be omitted.
  • the latch circuit shown in FIG. 5 is used for the data reading circuit of the selector circuit. It has been In this selector circuit, as in the latch circuit shown in FIG. 5, the connection point S1 between the common emitter point P1 of the first differential pair and the third differential pair, and the common emission point between the second differential pair Potential stabilization circuits 30a and 30b are connected to the connection point S2 of the footer point P2 and the third differential pair, respectively.
  • the input potentials of the first and second differential pairs are reduced. It is possible to suppress the superposition of noise caused by the clock signal, and to obtain a good output waveform without clock signal interference.
  • FIG. 8 is a diagram showing a configuration example of the latch circuit of the present embodiment. The same components as those of the latch circuit shown in FIG. 5 are designated by the same reference numerals and their detailed description will be omitted.
  • a capacitance C1 is provided between high potential power terminal 5 and connection point S1, and between high potential power terminal 5 and connection point S2. Is equipped with a capacity C2.
  • FIG. 9 is a diagram showing a circuit example of a flip flop using the latch circuit shown in FIG.
  • the same components as those of the flip flop circuit shown in FIG. 6 are designated by the same reference numerals and their detailed description will be omitted.
  • a capacitor C1 is provided between high potential power supply terminal 5 and connection point S1, and high potential power supply terminal 5 and connection point S2 are provided. A capacitance C2 is provided between them.
  • a capacitor C3 is provided between the high potential power supply terminal 5 and the connection point S3, and a capacitance C4 is provided between the high potential power supply terminal 5 and the connection point S4.
  • Fig. 10 shows the output data waveform that is output to the connection points 4a and 4b when the 40 Gbps data signal is input to the data input terminals la and lb and the 40 GHz clock signal is input to the clock input terminals 2a and 2b. It is a graph which shows the result of making it calculate. Output data waveform shown in Figure 10 As compared with the waveform shown in FIG. 3, distortion of the waveform is suppressed.
  • FIG. 11 is a graph showing the state of the potential fluctuation of the common emitter points Pl, P2, P3 and P4.
  • the vertical axis is the fluctuating potential
  • the horizontal axis is the time.
  • the fluctuating potentials of the common emitter points P2 and P3 are indicated by solid lines
  • the fluctuating potentials of the common emitter point P1 are indicated by alternate long and short dashed lines
  • the fluctuating potential of the common emitter point P4 is indicated by dashed double dotted lines.
  • the fluctuation range is almost in the range of-1.75 V to-1. 80 V for all common emitter points.
  • the variation in potential shown in FIG. 11 is smaller than the variation in potential shown in FIG. 4 and is uniform between the connection points.
  • the potentials of common emitter points Pl, P2, P3 and P4 are stabilized as compared with the prior art, and as a result, clock signal interference to the data output waveform is suppressed. .
  • connection target is not limited to the high potential power supply terminal 5 and may be stable as long as it is stable (grounded), for example, ground (ground potential) or the low voltage shown in FIG.
  • the potential power supply terminal 6 may be used.
  • the configuration of the present embodiment is not limited to the latch circuit shown in FIG. 8 or the master slave type flip-flop circuit shown in FIG. The case where the present invention is applied to a clocked inverter type flip-flop circuit will be described.
  • FIG. 12 shows a clocked inverter type flip-flop circuit.
  • the same components as those of the flip-flop circuit shown in FIG. 9 are designated by the same reference numerals and their detailed description will not be repeated.
  • the clocked inverter type flip flop circuit removes the second differential pair, the fifth differential pair, and the sixth differential pair from the flip flop circuit shown in FIG.
  • the pair is connected to a first differential pair and a fourth differential pair.
  • one terminal of a capacitor C1 is connected to a connection point S1 between the common emitter point P1 of the first differential pair and the third differential pair.
  • one terminal of a capacitor C3 is connected to a connection point S3 between the common emitter point P3 of the fourth differential pair and the third differential pair.
  • the other terminals of the capacitors Cl and C3 are connected to the high potential power supply terminal 5.
  • FIG. 13 shows a selector circuit configured using the data read circuit that constitutes the latch circuit shown in FIG.
  • capacitances Cl and C2 are provided as potential stabilization circuits of the selector circuit shown in FIG.
  • One terminal of the capacitor C1 is connected to the connection point S1 between the common emitter point P1 of the first differential pair and the third differential pair, and the other terminal is connected to the high potential power supply terminal 5 .
  • One terminal of the capacitor C2 is connected to the connection point S2 between the common emitter point P2 of the second differential pair and the third differential pair, and the other terminal is connected to the high potential power terminal 5 There is.
  • the latch circuit shown in FIG. 8 may be applied to a wide range of logic circuits such as flip flop circuits and selector circuits.
  • FIG. 14 is a view showing an example of the configuration of the latch circuit of this embodiment.
  • the same components as those of the latch circuit shown in FIG. 5 are designated by the same reference numerals and their detailed description will be omitted.
  • the latch circuit shown in FIG. 14 is provided with a resistance dividing circuit as the potential stabilizing circuit shown in FIG.
  • the connection point S1 between the common emitter point P1 of the first differential pair and the third differential pair is connected to the high potential power supply terminal 5 via the resistor R11, and the low potential power supply terminal via the resistor R12 Connected to six.
  • the connection point S2 between the common emitter point P2 of the second differential pair and the third differential pair is connected to the high potential power supply terminal 5 via the resistor R13, and the low potential power supply terminal via the resistor R14. Connected to six.
  • Each resistance value of the resistance division circuit is determined such that the connection points Sl and S2 have a desired potential.
  • the potential applied to the high potential power supply terminal 5 is not limited to the power supply potential if it is a stable reference potential.
  • FIG. 15 shows a circuit example of a flip flop using the latch circuit shown in FIG.
  • the same components as those of the flip-flop circuit shown in FIG. 6 are designated by the same reference numerals and their detailed description will be omitted.
  • resistors R11 and R12 connected in series between high potential power supply terminal 5 and low potential power supply terminal 6 are divided at connection point S1.
  • a resistor R13 and a resistor R14 connected in series between the high potential power terminal 5 and the low potential power terminal 6 are divided at a connection point S2.
  • the resistor R15 and the resistor R16 connected in series between the high potential power supply terminal 5 and the low potential power supply terminal 6 are divided at the connection point S3, and the high potential power supply terminal 5 and the low potential power supply terminal 6
  • a resistor R17 and a resistor R18 connected in series between the two are divided at a connection point S4.
  • Figure 16 The data signal of 40 Gbps is input to the data input terminals la and lb, and the clock signal of 40 GHz is input to the clock input terminals 2a and 2b, and the output data waveform output to the points 4a and 4b is simulated. It is a graph which shows the result of making it calculate. In the output data waveform shown in FIG. 16, distortion of the waveform is suppressed as compared to the waveform shown in FIG.
  • FIG. 17 is a graph showing the state of potential fluctuation of the common emitter points Pl, P2, P3 and P4.
  • the vertical axis is the fluctuating potential
  • the horizontal axis is the time.
  • the fluctuating potentials of the common emitter points P2 and P3 are indicated by solid lines
  • the fluctuating potentials of the common emitter point P1 are indicated by alternate long and short dashed lines
  • the fluctuating potential of the common emitter point P4 is indicated by dashed double dotted lines.
  • the potential fluctuation at any common emitter point is within ⁇ 0.05V around -1.80V.
  • the variation range is smaller than the potential variation shown in Fig. 4 and the variation range is even between the connection points.
  • the potentials of common emitter points Pl, P2, P3 and P4 are stabilized as compared with the prior art, and as a result, clock signal interference to the data output waveform is suppressed. .
  • the configuration of the present embodiment is not limited to the latch circuit shown in FIG. 14 or the master slave type flip-flop circuit shown in FIG. The configuration in which the latch circuit shown in FIG. 14 is used for the selector circuit will be described.
  • FIG. 18 shows a selector circuit using a data read circuit constituting the latch circuit shown in FIG.
  • the same components as those of the selector circuit shown in FIG. 7 are designated by the same reference numerals and their detailed description will be omitted.
  • the latch circuit shown in FIG. 14 is used for the data read circuit of the selector circuit.
  • the resistors R11 and R12 connected in series between the high potential power supply terminal 5 and the low potential power supply terminal 6 are divided at the connection point S1 similarly to the latch circuit shown in FIG.
  • a resistor R13 and a resistor R14 connected in series between the potential power terminal 5 and the low potential power terminal 6 are divided at a connection point S2.
  • the latch circuit shown in FIG. 14 may be widely applied to logic circuits such as selector circuits.
  • FIG. 19 is a diagram showing a configuration example of the latch circuit of the present embodiment. The same components as those of the latch circuit shown in FIG. 5 are designated by the same reference numerals and their detailed description will be omitted.
  • the latch circuit shown in FIG. 19 is provided with a capacitance C5 between the connection point S1 and the connection point S2 as the potential stabilization circuit shown in FIG.
  • FIG. 20 shows a circuit example of a flip flop using the latch circuit shown in FIG.
  • the same components as those of the flip-flop circuit shown in FIG. 6 are designated by the same reference numerals and their detailed description will be omitted.
  • a capacitor C5 is provided between the connection point S1 and the connection point S2 similarly to the latch circuit shown in FIG.
  • a capacitor C6 is provided between the connection point S3 and the connection point S4.
  • Figure 21 shows simulated output data waveforms at points 4a and 4b when a 40 Gbps data signal is input to the data input terminals la and lb and a 40 GHz clock signal is input to the clock input terminals 2a and 2b. It is a graph showing the result calculated by the In the output data waveform shown in FIG. 21, distortion of the waveform is suppressed compared to the waveform shown in FIG.
  • FIG. 22 is a graph showing the state of potential fluctuation of the common emitter points Pl, P2, P3 and P4.
  • the vertical axis is the fluctuating potential
  • the horizontal axis is the time.
  • the fluctuating potentials of the common emitter points P2 and P3 are indicated by solid lines
  • the fluctuating potentials of the common emitter point P1 are indicated by alternate long and short dashed lines
  • the fluctuating potential of the common emitter point P4 is indicated by dashed double dotted lines.
  • the fluctuation range for the fluctuation potentials of the common emitter points P1 and P4 is as follows:-1. 82 V to 1. 73 V at 0. 09 V. .
  • the fluctuation range of the common emitter point P2 and P3 is 0. 05V.
  • the potential fluctuation at each common emitter point has a fluctuation width equal to that of the potential fluctuation shown in FIG.
  • the potentials of common emitter points Pl, P2, P3 and P4 are stabilized compared to the conventional one, and as a result, clock signal interference to the data output waveform is suppressed. .
  • the configuration of this embodiment is the same as that of the latch circuit shown in FIG. 19 or the master thread shown in FIG. It is not limited to the loop type flip flop circuit. A configuration in which the latch circuit shown in FIG. 19 is used for the selector circuit will be described.
  • FIG. 23 shows a selector circuit using the latch circuit shown in FIG.
  • the same components as those of the selector circuit shown in FIG. 7 are designated by the same reference numerals and their detailed description will be omitted.
  • the latch circuit shown in FIG. 19 is used for the data reading circuit.
  • a capacitor C5 is provided between the connection point S1 and the connection point S2.
  • the latch circuit shown in FIG. 19 may be widely applied to logic circuits such as a selector circuit.
  • the latch circuit of this embodiment is a combination of the second embodiment and the third embodiment.
  • FIG. 24 is a view showing an example of the configuration of the latch circuit of the present embodiment.
  • the same components as those of the latch circuit shown in FIGS. 8 and 14 are designated by the same reference numerals and their detailed description will be omitted.
  • a capacitor C1 is provided between connection point S1 of latch circuit shown in FIG. 8 and high potential power supply terminal 5, and connection point S1 is a high potential power supply terminal.
  • a resistor R11 and a resistor R12 connected in series between 5 and the low potential power supply terminal 6 are divided.
  • a capacitor C2 is provided between the connection point S2 and the high potential power supply terminal 5, and the connection point S2 is connected in series between the high potential power supply terminal 5 and the low potential power supply terminal 6 and a resistor R13 and a resistor R14. Is divided.
  • potential stabilization of common emitter points Pl and P2 is performed as in the second and third embodiments, and the effect of data output waveform improvement can be obtained.
  • the latch circuit of the present embodiment or the data read circuit constituting the same can be used as a basic element circuit of a logic circuit in any semiconductor integrated circuit such as a flip flop circuit or a selector circuit.
  • the combination of capacitance and resistance allows for more diverse layout patterns than either of the elements, thus increasing the freedom of design layout.
  • FIG. 25 is a diagram showing one configuration example of the latch circuit of the present embodiment. Shown in Figure 8 and Figure 19 The same components as those of the latch circuit are designated by the same reference numerals and their detailed description will be omitted.
  • capacitance C1 is provided between connection point S1 of latch circuit shown in FIG. 8 and high potential power supply terminal 5, and connection point S2 and high potential power supply terminal A capacitance C2 is provided between this and the 5th. Also, a capacitance C5 is provided between the connection point S1 and the connection point S2.
  • the potential stabilization of common emitter points Pl and P2 is performed as in the second and fourth embodiments, and the effect of data output waveform improvement can be obtained.
  • the latch circuit of the present embodiment or the data read circuit constituting the same can be used as a basic element circuit of a logic circuit in any semiconductor integrated circuit such as a flip flop circuit or a selector circuit. Furthermore, it can be designed by combining the capacitance values of capacitance C1 and capacitance C2 and capacitance C5, and the degree of freedom in design layout is increased.
  • FIG. 26 is a diagram showing one configuration example of the latch circuit of the present embodiment.
  • the same components as those of the latch circuit shown in FIGS. 14 and 19 are designated by the same reference numerals and their detailed description will be omitted.
  • the latch circuit includes a resistor R11 and a resistor connected in series between the high potential power supply terminal 5 and the low potential power supply terminal 6 at the connection point S1 of the latch circuit shown in FIG. R12 is divided.
  • a connection point S2 divides a resistor R13 and a resistor R14 connected in series between the high potential power supply terminal 5 and the low potential power supply terminal 6.
  • a capacitance C5 is provided between the connection point S1 and the connection point S2.
  • the potentials of the connection points P1 and P2 are stabilized as in the third and fourth embodiments, and the effect of data output waveform improvement can be obtained.
  • the latch circuit of the present embodiment or the data reading circuit constituting the same can be used as a basic element circuit of a logic circuit in any semiconductor integrated circuit such as a flip flop circuit or a selector circuit. By combining capacitance and resistance, more layout patterns can be considered than in either case, and the freedom of design layout is increased.
  • FIG. 27 is a view showing an example of the configuration of the latch circuit of the present embodiment.
  • the same components as those of the latch circuit shown in FIGS. 8, 14, and 19 are designated by the same reference numerals and their detailed description will not be repeated.
  • the latch circuit has a configuration in which a capacitor C5 is provided between the connection point S1 and the connection point S2 of the latch circuit shown in FIG.
  • connection points P1 and P2 are performed as in the second, third, and fourth embodiments, and the effect of data output waveform improvement is obtained.
  • the latch circuit of the present embodiment or the data reading circuit constituting the same can be used as a basic element circuit of a logic circuit in any semiconductor integrated circuit such as a flip flop circuit or a selector circuit.
  • Capacitance C1 and Capacitance C2 and Capacitance C5 just by combining the capacitance value by combining the capacitance and resistance! /, A wider variety of layout patterns can be considered than in the case of only one element, and design layout is free The degree increases.
  • the latch circuit of this embodiment is one in which the potential stabilization circuits 30a and 30b in the latch circuit of the first embodiment can also adjust the external force.
  • FIG. 28 is a view showing an example of the configuration of the latch circuit of the present embodiment. The same components as those of the latch circuit shown in FIG. 5 are designated by the same reference numerals and their detailed description will be omitted.
  • the latch circuit has a configuration in which an external adjustment terminal is connected to the potential stabilization circuit 30a, 30b of the latch circuit shown in FIG.
  • the potential stabilization circuits 30a and 30b have their circuit parameters adjusted by the voltage or current input through the external adjustment terminal.
  • the potential fluctuation of the common emitter points Pl and P2 generated in synchronization with the clock signal is reduced by each potential stabilization circuit.
  • noise due to the clock signal can be prevented from being superimposed on the input potentials of the first differential pair and the second differential pair, and a good output waveform without clock signal interference can be obtained.
  • the second embodiment has the same effects as the first embodiment in terms of points.
  • the circuit parameter of the potential stabilization circuit can be adjusted by the value of the voltage or current input to each external adjustment, whereby the clock signal interference suppression amount can be controlled so as to obtain the desired output data waveform.
  • the present invention is not limited to the latch circuit shown in FIG. 28, and is configured using this latch circuit.
  • the present invention is applicable to functional circuits such as flip flop circuits.
  • the present invention is widely applied to logic circuits such as a selector circuit configured using a data read circuit that configures this latch circuit.
  • FIG. 29 is a diagram showing a configuration example of the latch circuit of the present embodiment.
  • the same components as those of the latch circuit shown in FIG. 5 are designated by the same reference numerals and their detailed description will be omitted.
  • varactor diode D1 of variable capacitance is connected to connection point S1 as the potential stabilization circuit shown in FIG. 28, and varactor diode is connected to connection point S2.
  • D2 is connected.
  • the external adjustment terminals 7 and 8 are connected to the noractor diodes D1 and D2, respectively. If there is an abnormality in the output waveform from data output terminals 3a and 3b, it is possible to change the capacitance value of NORACARD diode D1 and D2 by adjusting the potential level input to external adjustment terminals 7 and 8. .
  • the circuit parameter is the capacitance value of the varactor diodes D1 and D2.
  • the capacitance value of the varactor diode is controlled, and as a result, the amount of suppression of clock signal interference is also controlled. Therefore, according to the present invention, even after the circuit chip is manufactured, the output data waveform can be improved to have a desired shape by adjusting the potential level of the external adjustment terminals 7 and 8 while monitoring the output data waveform.
  • the present invention is not limited to the latch circuit shown in FIG. 29, but can be applied to a functional circuit such as a flip flop circuit configured using this latch circuit.
  • the present invention is widely applied to logic circuits such as a selector circuit configured using a data read circuit that configures this latch circuit.
  • FIG. 30 is a view showing an example of the configuration of the latch circuit of this embodiment.
  • the latch shown in Figure 5 The same components as those of the circuit are denoted by the same reference numerals, and the detailed description thereof is omitted.
  • an output waveform determination circuit 40 is connected to the potential stabilization circuit 30a, 30b of the latch circuit shown in FIG.
  • the output waveform determination circuit 40 is connected to the data output terminals 3a and 3b.
  • Output waveform determination circuit 40 determines whether or not the output waveform received from data output terminals 3a and 3b has a value higher than a predetermined threshold voltage due to jitter or the like, and an output including information of the determination result
  • the data signal is transmitted to the potential stabilizing circuits 30a and 30b.
  • the potential stabilization circuits 30a and 30b receive the output data signal, they adjust circuit parameters in accordance with the information of the determination result included in the output data signal.
  • the potential stabilization circuits reduce the potential fluctuation of the connection points Pl and P2 generated in synchronization with the clock signal.
  • noise due to the clock signal can be suppressed from being superimposed on the input potentials of the first differential pair and the second differential pair, and a good output waveform without clock signal interference can be obtained.
  • the second embodiment has the same effects as the first embodiment in terms of points.
  • the output waveform determination circuit 40 feeds back information received from the data output terminals 3a and 3b and supplies the information to each potential stabilization circuit to adjust the circuit parameter of the potential stabilization circuit, whereby a desired output data waveform is obtained. The amount of interference suppression can be controlled so as to obtain.
  • the present invention is not limited to the latch circuit shown in FIG. 30, but can be applied to a functional circuit such as a flip flop circuit configured using this latch circuit.
  • the present invention is widely applied to logic circuits such as a selector circuit configured using a data read circuit that configures this latch circuit.
  • the latch circuit of this embodiment is provided with an error detector for feeding back error information to the varactor diode in the latch circuit of the tenth embodiment.
  • FIG. 31 is a view showing an example of the configuration of the latch circuit of the present embodiment.
  • the same components as those of the latch circuit shown in FIG. 29 are designated by the same reference numerals and their detailed description will be omitted.
  • the error detector 50 is connected to the varactor diodes D1, D2 of the latch circuit shown in FIG.
  • the error detector 50 is connected to the data output terminals 3a, 3b.
  • the error detector 50 receives an output from the data output terminals 3a and 3b.
  • the waveform is determined in advance, and it is detected whether the force exceeds the value voltage.
  • the error detector 50 maintains the voltage value output to the varactor diodes D1 and D2 if the output waveform is smaller than the threshold voltage.
  • the voltage value output to the noractor diodes D1 and D2 is changed by a predetermined amount.
  • the latch diodes Dl and D2 change the capacitance value corresponding to the voltage value input from the error detector 50.
  • the capacitance value of the non-nodal diode D1 or D2 is increased, the potential fluctuation range of the common emitter point P1 or P2 of the latch circuit is reduced, and the varactor diode D1 or D2 is input from the error detector 50.
  • the capacitance value is increased as the voltage value is increased, the following operation is performed.
  • the error detector 50 detects a portion above the threshold voltage in the output waveform, the error detector 50 increases the voltage output to the varactor diode D1, D2 by a predetermined amount.
  • the noractors D1 and D2 increase the capacitance according to the voltage input from the error detector 50.
  • FIG. 32 shows a circuit example of a flip flop using the latch circuit shown in FIG.
  • the same components as those of the flip-flop circuit shown in FIG. 6 are designated by the same reference numerals and their detailed description will be omitted.
  • the knotter diodes D1 and D2 are connected to the error detector 50.
  • a varactor diode D3 is connected to the connection point S3
  • a varactor diode D4 is connected to the connection point S4.
  • the varactor diodes D3 and D4 are connected to the error detector 50.
  • the output waveform is adjusted to have a desired shape, whereby clock signal interference is caused.
  • the amount of suppression can be controlled.
  • the configuration of the present embodiment is not limited to the latch circuit shown in FIG. 31 or the master slave type flip flop circuit shown in FIG. 32.
  • a clocked inverter type flip flop circuit or this latch circuit These circuits are widely applied to logic circuits such as selector circuits configured using data reading circuits that make up the In the present invention, as described above, the latch circuit and the data read circuit forming the latch circuit are stabilized by setting the potential of the common emitter of the differential transistor pair that processes the data signal. The distortion of the output waveform (clock signal interference) generated in synchronization with the clock signal can be suppressed, and a high-speed logic circuit with an improved error rate can be obtained. In addition, the same effect can be obtained also in a flip flop circuit using these circuits.
  • circuit parameter of the potential stabilization circuit of the common emitter variable it is possible to control the amount of suppression of clock signal interference, and to optimize the performance of the logic circuit. It will be possible to This makes it possible to control so that a desired output waveform can be obtained even when the performance of the active element and the passive element in the circuit fluctuates due to process variations and aging, so that the yield and reliability of the circuit can be improved. Have.
  • the present invention has been described on the assumption that a bipolar transistor is used as the active element, the present invention is not limited to the type of the active element.
  • HEMT High Electron Mobility Transistor
  • FET devices such as MOSFETs.

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Abstract

　本発明の論理回路は、入力されるデータ信号に対応して動作する第１の差動トランジスタ対Ｑ１，Ｑ２と、第１の差動トランジスタ対Ｑ１，Ｑ２に電流を供給するための電流源と、第１の差動トランジスタ対Ｑ１，Ｑ２の共通エミッタと電流源との間に接続され、入力されるクロック信号に対応して動作する第１のトランジスタＱ５と、第１の差動トランジスタ対Ｑ１，Ｑ２の共通エミッタと第１のトランジスタＱ５のコレクタとの間の第１の接続点に接続され、第１の接続点の電位を安定化する第１の電位安定化回路３０ａとを有する構成である。

Description

明 細 書
論理回路
技術分野
[0001] 本発明は、ラッチ回路およびそれを含むデータ読込み回路等に用いられる論理回 路に関する。
背景技術
[0002] ラッチ回路は、論理回路の基本要素回路として多くの半導体集積回路において使 用されている。従来のラッチ回路の構成について説明する。
[0003] 図 1は従来のラッチ回路の一構成例を示す図である。図 1に示すラッチ回路は高速 動作が必要な用途で用いられるものである。なお、以降の説明では、能動（ァクティ ブ)素子としてバイポーラトランジスタを用いた場合を想定して説明する。
[0004] 図 1に示すように、ラッチ回路は、データ読込 ·保持用の差動トランジスタ対 (以下で は、単に"差動対"と称する）と、クロック信号が入力され、上段の差動トランジスタ対 への電流切替の役目をする差動トランジスタ対と、さらにその下段に定電流源のトラ ンジスタ段とが縦積みに接続された差動型論理回路が一般的に用いられている。以 下に、回路構成について詳細に説明する。
[0005] ラッチ回路は、データ信号を読み込む第 1の差動対 (Ql、 Q2)と、データ信号を保 持する第 2の差動対 (Q3、 Q4)と、第 1の差動対の共通ェミッタ点 P1および第 2の差動 対の共通ェミッタ点 P2に接続され、かつクロック相補信号が入力される第 3の差動対 ( Q5、 Q6)と、定電流源をなすトランジスタ Q7とを有する構成である。
[0006] 符号 la、 lbはデータ信号が入力されるデータ入力端子であり、第 1の差動対のトラ ンジスタ Ql、 Q2のベースに接続されている。符号 2a、 2bはクロック信号が入力される クロック入力端子であり、第 3の差動対のトランジスタ Q5、 Q6のベースに接続されてい る。符号 3a、 3bはデータ信号を出力するためのデータ出力端子であり、それぞれの 端子は第 1の差動対のトランジスタ Ql、 Q2のコレクタのそれぞれに接続され、第 2の 差動対のトランジスタ Q3、 Q4のコレクタのそれぞれに接続されている。そして、データ 出力端子 3a、 3bのそれぞれは、第 2の差動対のトランジスタ Q3、 Q4のベースのそれ ぞれに接続されている。また、符号 5は電位 Vccが供給される高電位電源端子であり 、第 1の差動対のトランジスタ Ql、 Q2のコレクタのそれぞれが抵抗 Rl、 R2のそれぞれ を介して接続されている。符号 6は電位 Veeが供給される低電位電源端子であり、トラ ンジスタ Q7のェミッタが接続されて 、る。
[0007] 次に、図 1に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路に ついて説明する。その回路例が、特開平 05— 48402号公報の図 4に開示されてい る。
[0008] 図 2は図 1に示した従来のラッチ回路を用いて構成したマスタースレーブ型フリップ フロップの回路例である。なお、図 1に示したラッチ回路と同様の構成については同 一の符号を付している。
[0009] 図 2に示すように、マスター側回路は、図 1に示したラッチ回路と、トランジスタ Q15、 Q 16とを有する構成である。トランジスタ Q15のベースには、第 1の差動対のトランジス タ Q1のコレクタと第 2の差動対のトランジスタ Q3のコレクタが接続されて 、る。トランジ スタ Q16のベースには、第 1の差動対のトランジスタ Q2のコレクタと第 2の差動対のトラ ンジスタ Q4のコレクタが接続されている。トランジスタ Q15、 Q16のコレクタが高電位電 源端子 5に接続され、それぞれのェミッタが抵抗 R7、 R8のそれぞれを介して低電位電 源端子 6に接続されている。トランジスタ Q15と抵抗 R7の間の接続点 4aは第 2の差動 対のトランジスタ Q4のベースに接続され、トランジスタ Q16と抵抗 R8の間の接続点 4b は第 2の差動対のトランジスタ Q3のベースに接続されている。接続点 4a、 4bはマスタ 一側回路部のデータ出力端子となる。トランジスタ Q7のェミッタは抵抗 R3を介して低 電位電源端子 6に接続されて 、る。
[0010] スレーブ側回路は、マスター側回路と同様な構成になっている。図 2に示すように、 スレーブ側回路は、データ信号を読み込む第 4の差動対 (Q8、 Q9)と、データ信号を 保持する第 5の差動対 (Q10、 Q11)と、第 4の差動対の共通ェミッタ点 P3および第 5の 差動対の共通ェミッタ点 P4に接続され、かつクロック相補信号が入力される第 6の差 動対 (Q12、 Q13)と、定電流源をなすトランジスタ Q 14と、トランジスタ Q17、 Q18とを有 する構成である。
[0011] トランジスタ Q17のベースには、第 4の差動対のトランジスタ Q8のコレクタと第 5の差 動対のトランジスタ Q10のコレクタが接続されている。トランジスタ Q18のベースには、 第 4の差動対のトランジスタ Q9のコレクタと第 5の差動対のトランジスタ Q11のコレクタ が接続されている。トランジスタ Q17、 Q18のコレクタが高電位電源端子 5に接続され、 それぞれのェミッタが抵抗 R9、 R10のそれぞれを介して低電位電源端子 6に接続され ている。
[0012] トランジスタ Q17および抵抗 R9の間の接続点とトランジスタ Q18および抵抗 R10の間 の接続点のそれぞれが引き出され、符合 3a、 3bのスレーブ側回路部のデータ出力端 子にそれぞれ接続されている。そして、データ出力端子 3a、 3bのそれぞれは、第 5の 差動対のトランジスタ Q10、 Q11のベースのそれぞれに接続されている。一方、マスタ 一側回路部の接続点 4a、 4bはスレーブ側回路部のデータ入力端子となり、第 4の差 動対のトランジスタ Q8、 Q9のベースのそれぞれに接続されている。データ出力端子 3 a、 3bおよびデータ出力端子 4a、 4bは、フリップフロップ回路部の出力端子となる。
[0013] なお、マスタースレーブ型フリップフロップの動作については従来と同様なためその 説明を省略する。
発明の開示
[0014] 上述のフリップフロップ回路のシミュレーション結果について説明する。図 3は、デ ータ入力端子 la、 lbに 40Gbpsの入力データ信号を入力し、クロック入力端子 2a、 2b に 40GHzのクロック信号を入力したときに 4a、 4b点に出力される出力波形をシミュレ一 ターで計算させた結果を示すグラフである。図 3に示すように、入力データ信号はフリ ップフロップ回路内でクロック信号によってリタイミングされて出力されている力 その 出力データ波形にはクロック信号に同期した歪み（以下では、「クロック信号干渉」と 称する）が現れている。
[0015] 図 4は図 2のフリップフロップ回路において、その動作時のデータ信号処理部の各 差動対 (Ql、 Q2)、（Q3、 Q4)、（Q8、 Q9)、 (Q10、 Qll)の共通ェミッタ点 Pl、 P2、 P3、 P4 の電位変動を示したものである。縦軸に変動電位をとり、横軸に時間をとつている。共 通ェミッタ点 P2、 P3の変動電位はほぼ等しぐその変動電位を実線で示す。また、共 通ェミッタ点 P1の変動電位を一点鎖線で示し、共通ェミッタ点 P4の変動電位を二点 鎖線で示す。 [0016] 図 4に示すように、各共通ェミッタ点では電位変動幅が 0. IVを越えており、大きな 歪みが生じている。これらは、クロック信号に同期した大きな変動があつたとき、その 変動が差動対の入力電位にノイズとして重畳され、出力波形にクロック信号に同期し た歪みが生じていると考えられる。このクロック信号干渉が大きくなると、データ信号 のハイレベル、ローレベルの判定が正しく行われずに出力データにエラーが発生す る恐れがある。
[0017] 本発明は上述したような従来の技術が有する問題点を解決するためになされたも のであり、クロック信号干渉による波形歪みを抑制し、誤り率を改善した高速の論理 回路を提供することを目的とする。
[0018] 上記目的を達成するための本発明の論理回路は、入力されるデータ信号に対応し て動作する第 1の差動トランジスタ対と、第 1の差動トランジスタ対に電流を供給する ための電流源と、第 1の差動トランジスタ対の共通ェミッタと電流源との間に接続され 、入力されるクロック信号に対応して動作する第 1のトランジスタと、第 1の差動トラン ジスタ対の共通ェミッタと第 1のトランジスタのコレクタとの間の第 1の接続点に接続さ れ、この第 1の接続点の電位を安定ィ匕する第 1の電位安定ィ匕回路とを有する構成で ある。
[0019] 本発明では、第 1の差動トランジスタ対と第 1のトランジスタとの間に電位安定ィ匕回 路が設けられているため、クロック信号に合わせて第 1のトランジスタが動作して第 1 の差動トランジスタ対の共通ェミッタに電流を供給する際、クロック信号に同期した歪 みが共通ェミッタに発生するのを防げる。
[0020] 本発明の論理回路により、データ信号を処理する差動トランジスタ対の共通ェミッタ の電位を安定ィ匕することにより、クロック信号に同期して生じる出力波形の歪 (クロック 信号干渉)を抑制し、誤り率を改善した高速の回路を得られる。
図面の簡単な説明
[0021] [図 1]図 1は従来のラッチ回路の回路図である。
[図 2]図 2は従来のフリップフロップ回路の回路図である。
[図 3]図 3は従来のフリップフロップ回路の出力波形の計算例である。
[図 4]図 4は従来のフリップフロップ回路のデータ処理用差動対の共通ェミッタ点の電 位変動を示す計算例である。
圆 5]図 5は第 1実施形態のラッチ回路の回路図である。
圆 6]図 6は第 1実施形態のフリップフロップ回路の回路図である。
圆 7]図 7は第 1実施形態のセレクタ回路の回路図である。
圆 8]図 8は第 2実施形態のラッチ回路の回路図である。
[図 9]図 9は第 2実施形態のフリップフロップ回路の回路図である。
[図 10]図 10は第 2実施形態のフリップフロップ回路の出力波形の計算例である。
[図 11]図 11は第 2実施形態のフリップフロップ回路のデータ処理用差動対の共通ェ ミッタ点の電位変動を示す計算例である。
[図 12]図 12は第 2実施形態のクロックドインバータ型フリップフロップ回路の回路図で ある。
[図 13]図 13は第 2実施形態のセレクタ回路の回路図である。
圆 14]図 14は第 3実施形態のラッチ回路の回路図である。
[図 15]図 15は第 3実施形態のフリップフロップ回路の回路図である。
[図 16]図 16は第 3実施形態のフリップフロップ回路の出力波形の計算例である。
[図 17]図 17は第 3実施形態のフリップフロップ回路のデータ処理用差動対の共通ェ ミッタ点の電位変動を示す計算例である。
[図 18]図 18は第 3実施形態のセレクタ回路の回路図である。
圆 19]図 19は第 4実施形態のラッチ回路の回路図である。
[図 20]図 20は第 4実施形態のフリップフロップ回路の回路図である。
[図 21]図 21は第 4実施形態のフリップフロップ回路の出力波形の計算例である。
[図 22]図 22は第 4実施形態のフリップフロップ回路のデータ処理用差動対の共通ェ ミッタ点の電位変動を示す計算例である。
[図 23]図 23は第 4実施形態のセレクタ回路の回路図である。
圆 24]図 24は第 5実施形態のラッチ回路の回路図である。
圆 25]図 25は第 6実施形態のラッチ回路の回路図である。
圆 26]図 26は第 7実施形態のラッチ回路の回路図である。
圆 27]図 27は第 8実施形態のラッチ回路の回路図である。 [図 28]図 28は第 9実施形態のラッチ回路の回路図である。
[図 29]図 29は第 10実施形態のラッチ回路の回路図である。
[図 30]図 30は第 11実施形態のラッチ回路の回路図である。
[図 31]図 31は第 12実施形態のラッチ回路の回路図である。
[図 32]図 32は第 12実施形態のフリップフロップ回路の回路図である。
発明を実施するための最良の形態
[0022] 本発明の論理回路は、差動トランジスタ対の共通ェミッタに電位安定ィ匕回路を設け ることを特徴とする。
[0023] (第 1実施形態）
本実施形態のラッチ回路の構成について説明する。図 5は本実施形態のラッチ回 路のー構成例を示す回路図である。図 1に示した従来のラッチ回路と同様な構成に ついては同一の符号を付し、その詳細な説明を省略する。
[0024] 図 5に示すように、本実施形態のラッチ回路は、図 1に示した構成において、第 1の 差動対の共通ェミッタ点 P1と第 3の差動対との接続点 S1、および第 2の差動対の共 通ェミッタ点 P2と第 3の差動対との接続点 S2のそれぞれに電位安定ィ匕回路 30a、 30b がそれぞれ接続されている。
[0025] 課題解決のためにクロック信号干渉の原因として、データ信号処理部の差動対の 共通ェミッタ点の電位に注目した。共通ェミッタ点 P1〜P4の各点は、クロック信号を入 力するトランジスタの出力端 (コレクタ点）でもあるため、入力されるコレクタ信号に同 期して電位が変動する。ここでデータ信号処理部の各差動対トランジスタにおいて、 そのベース点に入力されるデータ信号の電位レベルと差動対の共通ェミッタ点の電 位の差が入力電位に相当し、この入力電位の大きさに応じてトランジスタのコレクタ電 流量が決まる。コレクタ電流と負荷抵抗を掛けた値が出力信号の電位レベルとなる。 したがって、 P1〜P4の共通ェミッタ点の電位に図 4に示したようなクロック信号に同期 した大きな変動がある場合には、その変動が差動対の入力電位にノイズとして重畳さ れ、出力波形にクロック信号に同期した歪みが生じることとなる。
[0026] これに対して本発明のラッチ回路では、クロック信号に同期して生じる、共通ェミッタ 点 Pl、 P2の電位変動を電位安定ィ匕回路 30a、 30bによって小さくする。その結果、第 1 の差動対および第 2の差動対の入力電位にクロック信号に起因するノイズが重畳す ることを抑制でき、クロック信号干渉のな 、良好な出力波形を得ることを可能とする。
[0027] なお、図 5に示した回路において、第 1の差動対 (Ql、 Q2)と、電流源に接続されたト ランジスタ Q5と、電位安定ィ匕回路 30aとを有する構成の論理回路であってもよい。この 場合においても、クロック信号干渉が共通ェミッタ点 P1の電位変動を大きくするのを 抑制する効果が得られる。
[0028] また、本発明は図 5に示したラッチ回路に限定されない。以下にその具体例を説明 する。図 5に示したラッチ回路を用いたフリップフロップ回路などの機能回路であって もよい。図 6は本実施形態のラッチ回路を用いたマスタースレーブ型フリップフロップ の回路例を示す。なお、図 2に示した従来のフリップフロップ回路と同様な構成につ いては同一の符号を付し、その詳細な説明を省略する。
[0029] 図 6に示すように、マスター側回路は、図 5に示したラッチ回路と同様に、第 1の差 動対の共通ェミッタ点 P1と第 3の差動対との接続点 S1、および第 2の差動対の共通ェ ミッタ点 P2と第 3の差動対との接続点 S2のそれぞれに電位安定ィ匕回路 30a、 30bがそ れぞれ接続されている。
[0030] また、スレーブ側回路は、第 4の差動対の共通ェミッタ点 P3と第 6の差動対との接続 点 S3、および第 5の差動対の共通ェミッタ点 P4と第 6の差動対との接続点 S4のそれぞ れに電位安定化回路 30c、 30dがそれぞれ接続されて ヽる。
[0031] 図 6に示すフリップフロップ回路では、図 5に示したラッチ回路と同様に、第 1の差動 対および第 2の差動対の入力電位にクロック信号に起因するノイズが重畳することを 抑制できる。また、クロック信号に同期して生じる P3、 P4点の電位変動を電位安定ィ匕 回路 30a、 30bによって小さくする結果、第 4の差動対および第 5の差動対の入力電位 にクロック信号に起因するノイズが重畳することを抑制できる。したがって、クロック信 号干渉のない良好な出力波形を得ることを可能とする。
[0032] 次に、図 5に示したラッチ回路をセレクタ回路に用いた構成について説明する。図 7 は本実施形態のラッチ回路を用いたセレクタ回路例を示す図である。図 5のラッチ回 路と同様な構成については同一の符号を付し、その詳細な説明を省略する。
[0033] 図 7に示すように、セレクタ回路のデータ読込み回路に図 5に示したラッチ回路が用 いられている。このセレクタ回路では、図 5に示したラッチ回路と同様に、第 1の差動 対の共通ェミッタ点 P1と第 3の差動対との接続点 S1、および第 2の差動対の共通エミ ッタ点 P2と第 3の差動対との接続点 S2のそれぞれに電位安定ィ匕回路 30a、 30bがそれ ぞれ接続されている。
[0034] クロック信号に同期して生じる共通ェミッタ点 Pl、 P2の電位変動を電位安定ィ匕回路 30a、 30bによって小さくする結果、第 1の差動対および第 2の差動対の入力電位にク ロック信号に起因するノイズが重畳することを抑制でき、クロック信号干渉のな 、良好 な出力波形を得ることを可能とする。
[0035] (第 2実施形態）
本実施形態のラッチ回路では、電位安定化回路として容量を用いている。本実施 形態のラッチ回路の構成について説明する。図 8は本実施形態のラッチ回路の一構 成例を示す図である。図 5に示したラッチ回路と同様な構成については同一の符号 を付し、その詳細な説明を省略する。
[0036] 図 8では、図 5に示した電位安定ィ匕回路として、高電位電源端子 5と接続点 S1との 間に容量 C1が設けられ、高電位電源端子 5と接続点 S2との間に容量 C2が設けられて いる。
[0037] 次に、図 8に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路に ついて説明する。図 9は図 8に示したラッチ回路を用いたフリップフロップの回路例を 示す図である。図 6に示したフリップフロップ回路と同様な構成については同一の符 号を付し、その詳細な説明を省略する。
[0038] マスター側回路は、図 8に示したラッチ回路と同様に、高電位電源端子 5と接続点 S 1との間に容量 C1が設けられ、高電位電源端子 5と接続点 S2との間に容量 C2が設け られている。スレーブ側回路は、高電位電源端子 5と接続点 S3との間に容量 C3が設 けられ、高電位電源端子 5と接続点 S4との間に容量 C4が設けられている。
[0039] 次に、図 9に示したフリップフロップ回路のシミュレーション結果を説明する。図 10は 、データ入力端子 la、 lbに 40Gbpsのデータ信号を入力し、クロック入力端子 2a、 2bに 40GHzのクロック信号を入力したときに接続点 4a、 4bに出力される出力データ波形を シミュレーターで計算させた結果を示すグラフである。図 10に示す出力データ波形 は、図 3に示した波形に比べて波形の歪みが抑制されている。
[0040] 図 11は共通ェミッタ点 Pl、 P2、 P3、 P4の電位変動の様子を示すグラフである。縦軸 に変動電位をとり、横軸に時間をとつている。共通ェミッタ点 P2、 P3の変動電位を実 線で示し、共通ェミッタ点 P1の変動電位を一点鎖線で示し、共通ェミッタ点 P4の変動 電位を二点鎖線で示す。図 11に示すよう、いずれの共通ェミッタ点についても、変動 幅が— 1. 75Vから— 1. 80Vの範囲にほぼ収まっている。図 11に示す電位変動は、 図 4に示した電位変動に比べて変動幅が小さぐかつ接続点間で変動幅が均等であ る。
[0041] 本発明によるフリップフロップ回路では、従来と比較して、共通ェミッタ点 Pl、 P2、 P3 、 P4の電位が安定ィ匕し、その結果、データ出力波形へのクロック信号干渉が抑制さ れる。
[0042] 次に、上記電位安定化回路で用いられた容量 Cについて説明する。本発明の実施 例で示した電位安定ィ匕回路の挿入は、クロック信号を入力する差動対 (Q5、 Q6)、 (Ql 2、 Q13)からデータ処理用差動対 (Ql、 Q2)、（Q3、 Q4)、（Q8、 Q9)、（Q10、 Qll)へ向か うクロックに同期したスイッチング制御信号の経路の間にローパスフィルタを設置した ことを意味する。このローパスフィルタによりデータ処理用差動対へ向力う過剰なクロ ック信号の一部をカットすることでデータ出力波形の改善を実現させる。したがって、 電位安定ィ匕回路を構成する容量 Cの値は、ローパスフィルタの時定数がクロック信号 周波数 fc近傍になるように選ぶことが望ま 、。
[0043] クロック信号を入力する差動対のトランジスタの出力抵抗 (コレクタ抵抗)を Rc、コレ クタ側対地容量を Ccとすると、 2 π &〜 1Z( (C + Cc)-Rc )である。したがって電位安 定化回路を構成する容量 Cは、
0
C = 1/(2 π & -Re) Cc
o
の近傍であることが望まし 、。
[0044] 容量値が Cよりも過剰に小さいと本ローパスフィルタによってクロック信号は全くカツ
0
トされず、データ出力波形へのクロック信号干渉抑制の効果は得られない。また、容 量値が Cよりも過剰に大きいと本ローパスフィルタによってクロック信号が完全にカツ
0
トされ、この場合にはクロック信号に同期したデータ差動対への電流供給切り替えが なされずラッチ回路として機能しなくなる。したがって、本発明の効果が現れるための 容量値 Cの範囲として、 0.1 'C < C < 10 'Cが望ましい。
0 0
[0045] なお、容量を含む本電位安定化回路の構成として、ここでは容量の一方の端子が 接続点 Sl、 S2、 S3、 S4のそれぞれに接続され、他方の端子が高電位電源端子 5に接 続されている場合について説明したが、接続対象としては高電位電源端子 5に限ら ず高周波的に安定 (接地)していればよぐ例えば、グランド (接地電位)や図 8に示し た低電位電源端子 6であってもよ ヽ。
[0046] また、本実施形態の構成は図 8に示したラッチ回路や図 9に示したマスタースレー ブ型のフリップフロップ回路に限定されない。クロックドインバータ型のフリップフロッ プ回路に本発明を適用した場合について説明する。
[0047] 図 12はクロックドインバータ型のフリップフロップ回路である。図 9に示したフリップフ ロップ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する
[0048] クロックドインバータ型フリップフロップ回路は、図 9に示したフリップフロップ回路か ら第 2の差動対、第 5の差動対および第 6の差動対を取り除き、第 3の差動対が第 1 の差動対と第 4の差動対に接続された構成である。図 12に示すように、第 1の差動対 の共通ェミッタ点 P1と第 3の差動対との間の接続点 S1に容量 C1の一方の端子が接続 されている。また、第 4の差動対の共通ェミッタ点 P3と第 3の差動対との間の接続点 S 3に容量 C3の一方の端子が接続されている。容量 Cl、 C3の他方の端子は高電位電 源端子 5に接続されている。
[0049] 次に、図 8に示したラッチ回路をデータ読込み回路として用いたセレクタ回路につ いて説明する。図 13は図 8に示したラッチ回路を構成するデータ読込み回路を用い て構成したセレクタ回路である。
[0050] 図 13に示すセレクタ回路は、図 7に示したセレクタ回路の電位安定ィ匕回路として容 量 Cl、 C2が設けられている。容量 C1の一方の端子が第 1の差動対の共通ェミッタ点 P1と第 3の差動対との間の接続点 S1に接続され、他方の端子が高電位電源端子 5〖こ 接続されて 、る。容量 C2の一方の端子が第 2の差動対の共通ェミッタ点 P2と第 3の 差動対との間の接続点 S2に接続され、他方の端子が高電位電源端子 5に接続されて いる。
[0051] このように、図 8に示したラッチ回路をフリップフロップ回路や、セレクタ回路など広く 論理回路に適用してもよい。
[0052] (第 3実施形態）
本実施形態のラッチ回路では、電位安定化回路に抵抗分割回路を用いている。本 実施形態のラッチ回路の構成について説明する。図 14は本実施形態のラッチ回路 の一構成例を示す図である。図 5に示したラッチ回路と同様な構成については同一 の符号を付し、その詳細な説明を省略する。
[0053] 図 14に示すラッチ回路は、図 5に示した電位安定ィ匕回路として抵抗分割回路が設 けられている。第 1の差動対の共通ェミッタ点 P1と第 3の差動対との間の接続点 S1が 抵抗 R11を介して高電位電源端子 5に接続され、かつ抵抗 R12を介して低電位電源 端子 6に接続されている。第 2の差動対の共通ェミッタ点 P2と第 3の差動対との間の 接続点 S2が抵抗 R13を介して高電位電源端子 5に接続され、かつ抵抗 R14を介して 低電位電源端子 6に接続されている。抵抗分割回路の各抵抗値は接続点 Sl、 S2が 所望の電位となるように決定される。なお、高電位電源端子 5に印加される電位は、 安定した、基準となる電位であればよぐ電源電位に限らない。
[0054] 次に、図 14に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路に ついて説明する。図 15は図 14に示したラッチ回路を用いたフリップフロップの回路例 を示す。図 6に示したフリップフロップ回路と同様な構成については同一の符号を付 し、その詳細な説明を省略する。
[0055] マスター側回路は、図 14に示したラッチ回路と同様に、高電位電源端子 5と低電位 電源端子 6との間に直列接続された抵抗 R11および抵抗 R12が接続点 S1で分割され 、高電位電源端子 5と低電位電源端子 6との間に直列接続された抵抗 R13および抵 抗 R14が接続点 S2で分割されている。スレーブ側回路は、高電位電源端子 5と低電 位電源端子 6との間に直列接続された抵抗 R15および抵抗 R16が接続点 S3で分割さ れ、高電位電源端子 5と低電位電源端子 6との間に直列接続された抵抗 R17および 抵抗 R18が接続点 S4で分割されて 、る。
[0056] 次に、図 15に示したフリップフロップ回路のシミュレーション結果を説明する。図 16 は、データ入力端子 la、 lbに 40Gbpsのデータ信号を入力し、クロック入力端子 2a、 2b に 40GHzのクロック信号を入力したときに 4a、 4b点に出力される出力データ波形をシ ミュレ一ターで計算させた結果を示すグラフである。図 16に示す出力データ波形は、 図 3に示した波形に比べて波形の歪みが抑制されている。
[0057] 図 17は共通ェミッタ点 Pl、 P2、 P3、 P4の電位変動の様子を示すグラフである。縦軸 に変動電位をとり、横軸に時間をとつている。共通ェミッタ点 P2、 P3の変動電位を実 線で示し、共通ェミッタ点 P1の変動電位を一点鎖線で示し、共通ェミッタ点 P4の変動 電位を二点鎖線で示す。図 17に示すように、どの共通ェミッタ点についても電位変 動は、—1. 80Vを中心にして変動幅が ±0. 05V以内である。図 4に示した電位変 動に比べて変動幅が小さぐかつ接続点間で変動幅が均等である。
[0058] 本発明によるフリップフロップ回路では、従来と比較して、共通ェミッタ点 Pl、 P2、 P3 、 P4の電位が安定ィ匕し、その結果、データ出力波形へのクロック信号干渉が抑制さ れる。
[0059] また、本実施例の構成は、図 14に示したラッチ回路や図 15に示したマスタースレ ーブ型のフリップフロップ回路に限定されない。図 14に示したラッチ回路をセレクタ 回路に用いた構成について説明する。
[0060] 図 18は図 14に示したラッチ回路を構成するデータ読込み回路を用いたセレクタ回 路である。図 7に示したセレクタ回路と同様な構成については同一の符号を付し、そ の詳細な説明を省略する。
[0061] 図 18に示すように、セレクタ回路のデータ読込み回路に図 14に示したラッチ回路 が用いられている。このセレクタ回路では、図 14に示したラッチ回路と同様に、高電 位電源端子 5と低電位電源端子 6との間に直列接続された抵抗 R11および抵抗 R12が 接続点 S1で分割され、高電位電源端子 5と低電位電源端子 6との間に直列接続され た抵抗 R13および抵抗 R14が接続点 S2で分割されている。
[0062] このようにして、図 14に示したラッチ回路をセレクタ回路など広く論理回路に適用し てもよい。
[0063] (第 4実施形態）
本実施形態のラッチ回路では、電位安定ィ匕のために容量を用いている。本実施形 態のラッチ回路の構成について説明する。図 19は本実施形態のラッチ回路の一構 成例を示す図である。図 5に示したラッチ回路と同様な構成については同一の符号 を付し、その詳細な説明を省略する。図 19に示すラッチ回路は、図 5に示した電位安 定ィ匕回路として接続点 S1と接続点 S2との間に容量 C5が設けられている。
[0064] 次に、図 19に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路に ついて説明する。図 20は図 19に示したラッチ回路を用いたフリップフロップの回路例 を示す。図 6に示したフリップフロップ回路と同様な構成については同一の符号を付 し、その詳細な説明を省略する。
[0065] マスター側回路は、図 19に示したラッチ回路と同様に、接続点 S1と接続点 S2との間 に容量 C5が設けられている。スレーブ側回路は、接続点 S3と接続点 S4との間に容量 C6が設けられている。
[0066] 次に、図 20に示したフリップフロップ回路のシミュレーション結果を説明する。図 21 は、データ入力端子 la、 lbに 40Gbpsのデータ信号を入力し、クロック入力端子 2a、 2b に 40GHzのクロック信号を入力したときに 4a、 4b点に出力される出力データ波形をシ ミュレ一ターで計算させた結果を示すグラフである。図 21に示す出力データ波形は、 図 3に示した波形に比べて波形の歪みが抑制されている。
[0067] 図 22は共通ェミッタ点 Pl、 P2、 P3、 P4の電位変動の様子を示すグラフである。縦軸 に変動電位をとり、横軸に時間をとつている。共通ェミッタ点 P2、 P3の変動電位を実 線で示し、共通ェミッタ点 P1の変動電位を一点鎖線で示し、共通ェミッタ点 P4の変動 電位を二点鎖線で示す。図 22に示すように、共通ェミッタ点 P1および P4の変動電位 についての変動幅は、 - 1. 82Vから 1. 73Vの 0. 09Vになるところが一部あるが 、大部分が 0. 05Vである。共通ェミッタ点 P2、 P3の変動幅は 0. 05Vである。図 22に 示すように、各共通ェミッタ点の電位変動は、図 4に示した電位変動に比べて変動幅 力 、さぐかつ接続点間で変動幅が均等である。
[0068] 本発明によるフリップフロップ回路では、従来と比較して、共通ェミッタ点 Pl、 P2、 P3 、 P4の電位が安定ィ匕し、その結果、データ出力波形へのクロック信号干渉が抑制さ れる。
[0069] また、本実施例の構成は、図 19に示したラッチ回路や図 20に示したマスタースレ ーブ型のフリップフロップ回路に限定されない。図 19に示したラッチ回路をセレクタ 回路に用いた構成について説明する。
[0070] 図 23は図 19に示したラッチ回路を用いたセレクタ回路である。図 7に示したセレク タ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。
[0071] 図 23に示すセレクタ回路では、データ読込み回路に図 19に示したラッチ回路が用 いられている。このセレクタ回路では、図 19に示したラッチ回路と同様に、接続点 S1と 接続点 S2との間に容量 C5が設けられている。このようにして、図 19に示したラッチ回 路をセレクタ回路など広く論理回路に適用してもよい。
[0072] (第 5実施形態）
本実施形態のラッチ回路は、第 2実施形態と第 3実施形態を組み合わせたものであ る。図 24は本実施形態のラッチ回路の一構成例を示す図である。図 8や図 14に示し たラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略す る。
[0073] 図 24に示すように、ラッチ回路は、図 8に示したラッチ回路の接続点 S1と高電位電 源端子 5の間に容量 C1が設けられ、かつ接続点 S1が高電位電源端子 5と低電位電 源端子 6との間に直列に接続された抵抗 R11と抵抗 R12を分割している。また、接続点 S2と高電位電源端子 5の間に容量 C2が設けられ、かつ接続点 S2が高電位電源端子 5と低電位電源端子 6との間に直列に接続された抵抗 R13と抵抗 R14を分割している。
[0074] 本実施例の構成においても、第 2実施形態および第 3実施形態と同様に共通エミッ タ点 Pl、 P2の電位安定ィ匕がなされ、データ出力波形改善の効果が得られる。また、 本実施例のラッチ回路、もしくはそれを構成するデータ読込回路は、論理回路の基 本要素回路としてフリップフロップ回路やセレクタ回路などのあらゆる半導体集積回 路に使用することができる。さらに、容量と抵抗を組み合わせることでどちらか一方の 素子の場合よりも多様なレイアウトパターンが考えられ、設計レイアウトの自由度が増 す。
[0075] (第 6実施形態）
本実施形態のラッチ回路は、第 2実施形態と第 4実施形態を組み合わせたものであ る。図 25は本実施形態のラッチ回路の一構成例を示す図である。図 8や図 19に示し たラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略す る。
[0076] 図 25に示すように、ラッチ回路は、図 8に示したラッチ回路の接続点 S1と高電位電 源端子 5との間に容量 C1が設けられ、接続点 S2と高電位電源端子 5との間に容量 C2 が設けられている。また、接続点 S1と接続点 S2との間に容量 C5が設けられている。
[0077] 本実施例の構成においても、第 2実施形態および第 4実施形態と同様に共通エミッ タ点 Pl、 P2の電位安定ィ匕がなされ、データ出力波形改善の効果が得られる。また、 本実施例のラッチ回路、もしくはそれを構成するデータ読込回路は、論理回路の基 本要素回路としてフリップフロップ回路やセレクタ回路などのあらゆる半導体集積回 路に使用することができる。さらに、容量 C1および容量 C2と容量 C5との容量値を組 み合わせることで設計でき、設計レイアウトの自由度が増す。
[0078] (第 7実施形態）
本実施形態のラッチ回路は、第 3実施形態と第 4実施形態とを組み合わせたもので ある。図 26は本実施形態のラッチ回路の一構成例を示す図である。図 14や図 19に 示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省 略する。
[0079] 図 26に示すように、ラッチ回路は、図 14に示したラッチ回路の接続点 S1が高電位 電源端子 5と低電位電源端子 6との間に直列に接続された抵抗 R11と抵抗 R12を分割 している。接続点 S2が高電位電源端子 5と低電位電源端子 6との間に直列に接続さ れた抵抗 R13と抵抗 R14を分割している。また、接続点 S1と接続点 S2との間に容量 C5 が設けられている。
[0080] 本実施例の構成においても、第 3実施形態および第 4実施形態と同様に接続点 P1 、 P2の電位安定化がなされ、データ出力波形改善の効果が得られる。また、本実施 例のラッチ回路、もしくはそれを構成するデータ読込回路は、論理回路の基本要素 回路としてフリップフロップ回路やセレクタ回路などのあらゆる半導体集積回路に使 用することができる。容量と抵抗を組み合わせることでどちらか一方の素子の場合より も多様なレイアウトパターンを考えられ、設計レイアウトの自由度が増す。
[0081] (第 8実施形態） 本実施形態のラッチ回路は、第 2実施形態、第 3実施形態および第 4実施形態を組 み合わせたものである。図 27は本実施形態のラッチ回路の一構成例を示す図である 。図 8、図 14、図 19に示したラッチ回路と同様な構成については同一の符号を付し、 その詳細な説明を省略する。図 27に示すように、ラッチ回路は、図 24に示したラッチ 回路の接続点 S1と接続点 S2との間に容量 C5が設けられた構成である。
[0082] 本実施例の構成においても、第 2実施形態、第 3実施形態および第 4実施形態と同 様に接続点 Pl、 P2の電位安定ィ匕がなされ、データ出力波形改善の効果が得られる。 また、本実施例のラッチ回路、もしくはそれを構成するデータ読込回路は、論理回路 の基本要素回路としてフリップフロップ回路やセレクタ回路などのあらゆる半導体集 積回路に使用することができる。容量 C1および容量 C2と容量 C5との容量値を組み合 わせるだけでなぐ容量と抵抗を組み合わせることで!/、ずれか素子だけの場合よりも 多様なレイアウトパターンを考えられ、設計レイアウトの自由度が増す。
[0083] (第 9実施形態）
本実施形態のラッチ回路は、第 1実施形態のラッチ回路において電位安定化回路 30a、 30bを外部力も調整可能にしたものである。図 28は本実施形態のラッチ回路の 一構成例を示す図である。図 5に示したラッチ回路と同様な構成については同一の 符号を付し、その詳細な説明を省略する。
[0084] 図 28に示すように、ラッチ回路は、図 5に示したラッチ回路の電位安定ィ匕回路 30a、 30bに外部調整端子が接続された構成である。電位安定化回路 30a、 30bは外部調整 端子を介して入力される電圧または電流によって回路パラメータが調整される。
[0085] 本発明のラッチ回路では、クロック信号に同期して生じる、共通ェミッタ点 Pl、 P2の 電位変動を各電位安定ィ匕回路によって小さくする。その結果、第 1の差動対および 第 2の差動対の入力電位にクロック信号に起因するノイズが重畳することを抑制でき 、クロック信号干渉のない良好な出力波形を得ることを可能とする点で第 1実施形態 と同様の効果を有する。さらに、各外部調整に入力する電圧または電流の値によつ て電位安定ィ匕回路の回路パラメータを調整し、これにより所望の出力データ波形が 得られるようにクロック信号干渉抑制量を制御できる。
[0086] 本発明は図 28に示したラッチ回路に限定されず、本ラッチ回路を用いて構成した フリップフロップ回路などの機能回路に適用可能である。また、本ラッチ回路を構成 するデータ読込み回路を用いて構成したセレクタ回路など広く論理回路に適用され る。
[0087] (第 10実施形態）
本実施形態のラッチ回路は、第 1実施形態のラッチ回路において電位安定化回路 に可変容量ダイオードを設けたものである。図 29は本実施形態のラッチ回路の一構 成例を示す図である。図 5に示したラッチ回路と同様な構成については同一の符号 を付し、その詳細な説明を省略する。
[0088] 図 29に示すように、本実施形態のラッチ回路は、図 28に示した電位安定化回路と して接続点 S1に容量可変のバラクタダイオード D1が接続され、接続点 S2にバラクタダ ィオード D2が接続されている。ノ ラクタダイオード Dl、 D2のそれぞれには外部調整 端子 7、 8のそれぞれが接続されている。データ出力端子 3a、 3bからの出力波形に異 常があれば、外部調整端子 7、 8に入力する電位レベルを調整することで、ノ ラクタダ ィオード Dl、 D2の容量値を変えることが可能である。ここでは、回路パラメータはバラ クタダイオード Dl、 D2の容量値である。
[0089] 外部調整端子 7、 8に入力する電圧値を調整することによって、バラクタダイオードの 容量値が制御され、その結果、クロック信号干渉の抑制量も制御される。したがって 本発明によれば回路チップ作製後にも、出力データ波形をモニターしながら外部調 整端子 7、 8の電位レベルを調整することで、出力データ波形を所望の形状になるよう に改善できる。
[0090] 本発明は図 29に示したラッチ回路に限定されず、本ラッチ回路を用いて構成した フリップフロップ回路などの機能回路に適用可能である。また、本ラッチ回路を構成 するデータ読込み回路を用いて構成したセレクタ回路など広く論理回路に適用され る。
[0091] (第 11実施形態）
本実施形態のラッチ回路は、第 1実施形態のラッチ回路において電位安定化回路 に出力波形の情報をフィードバックするための出力波形判定回路を設けたものであ る。図 30は本実施形態のラッチ回路の一構成例を示す図である。図 5に示したラッチ 回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。
[0092] 図 30に示すように、ラッチ回路は、図 5に示したラッチ回路の電位安定ィ匕回路 30a、 30bに出力波形判定回路 40が接続されている。出力波形判定回路 40はデータ出力 端子 3a、 3bと接続されている。出力波形判定回路 40はデータ出力端子 3a、 3bから受 信する出力波形がジッタ等により予め決められたしきい値電圧以上の値になるか否 かを判定し、その判定結果の情報を含む出力データ信号を電位安定化回路 30a、 30 bに送信する。電位安定化回路 30a、 30bは出力データ信号を受信すると、出力デー タ信号に含まれる判定結果の情報に対応して回路パラメータを調整する。
[0093] 本発明のラッチ回路では、クロック信号に同期して生じる、接続点 Pl、 P2の電位変 動を各電位安定化回路によって小さくする。その結果、第 1の差動対および第 2の差 動対の入力電位にクロック信号に起因するノイズが重畳することを抑制でき、クロック 信号干渉のない良好な出力波形を得ることを可能とする点で第 1実施形態と同様の 効果を有する。さらに、出力波形判定回路 40がデータ出力端子 3a、 3bから受信する 情報をフィードバックして各電位安定化回路に与えることで電位安定化回路の回路 ノ ラメータを調整し、これにより所望の出力データ波形が得られるよう〖こクロック信号 干渉抑制量を制御できる。
[0094] 本発明は図 30に示したラッチ回路に限定されず、本ラッチ回路を用いて構成した フリップフロップ回路などの機能回路に適用可能である。また、本ラッチ回路を構成 するデータ読込み回路を用いて構成したセレクタ回路など広く論理回路に適用され る。
[0095] (第 12実施形態）
本実施形態のラッチ回路は、第 10実施形態のラッチ回路においてバラクタダイォ ードにエラーの情報をフィードバックするためのエラー検出器を設けたものである。図
31は本実施形態のラッチ回路の一構成例を示す図である。図 29に示したラッチ回 路と同様な構成については同一の符号を付し、その詳細な説明を省略する。
[0096] 図 31に示すように、ラッチ回路は、図 29に示したラッチ回路のバラクタダイオード D 1、 D2にエラー検出器 50が接続されている。エラー検出器 50はデータ出力端子 3a、 3bに接続されている。エラー検出器 50は、データ出力端子 3a、 3bから受信する出力 波形が予め決められたしき 、値電圧を越える力否かを検出する。エラー検出器 50は 、出力波形がしきい値電圧よりも小さければ、バラクタダイオード Dl、 D2に出力する 電圧値を維持する。ジッタなどにより出力波形にしきい値電圧以上の部分を検出する と、ノ ラクタダイオード Dl、 D2に出力する電圧値を所定量変更する。ノ ラクタダイォ ード Dl、 D2は、エラー検出器 50から入力される電圧値に対応して容量値を変化させ る。
[0097] ノ クタダイオード Dl、 D2の容量値を大きくすると、ラッチ回路の共通ェミッタ点 Pl、 P2の電位変動幅が小さくなり、また、バラクタダイオード Dl、 D2はエラー検出機 50か ら入力される電圧値が大きいほど容量値を大きくする場合には、次のように動作する 。エラー検出器 50は、出力波形にしきい値電圧以上の部分を検出すると、バラクタダ ィオード Dl、 D2に出力する電圧を所定量大きくする。ノ ラクタダイオード Dl、 D2はェ ラー検出器 50から入力される電圧値に対応して容量値を大きくする。
[0098] 次に、図 31に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路に ついて説明する。図 32は図 31に示したラッチ回路を用いたフリップフロップの回路例 を示す。図 6に示したフリップフロップ回路と同様な構成については同一の符号を付 し、その詳細な説明を省略する。
[0099] 図 32に示すように、マスター側回路は、図 31に示したラッチ回路と同様に、ノ ク タダイオード Dl、 D2がエラー検出器 50と接続されている。また、スレーブ側回路は、 接続点 S3にバラクタダイオード D3が接続され、接続点 S4にバラクタダイオード D4が接 続されている。そして、バラクタダイオード D3、 D4はエラー検出器 50と接続されてい る。
[0100] 本実施形態では、エラー検出回路 50で検出されるエラー量に応じて、バラクタダイ オードの容量を調節することで、出力波形が所望の形状となるように調整し、それに よってクロック信号干渉抑制量を制御することができる。
[0101] また、本実施例の構成は図 31に示したラッチ回路や図 32に示したマスタースレー ブ型のフリップフロップ回路に限定されず、例えばクロックドインバータ型のフリップフ ロップ回路や本ラッチ回路を構成するデータ読込み回路を用いて構成したセレクタ 回路など広く論理回路に適用される。 [0102] 本発明では、上述したように、ラッチ回路およびラッチ回路を構成するデータ読込 回路にぉ 、て、データ信号を処理する差動トランジスタ対の共通ェミッタの電位を安 定ィ匕することにより、クロック信号に同期して生じる出力波形の歪 (クロック信号干渉） を抑制し、誤り率を改善した高速の論理回路を得られる。また、それらの回路を用い たフリップフロップ回路においても同様の効果を得ることができる。
[0103] また、共通ェミッタの電位安定ィ匕回路の回路パラメータを可変としその値を調整す ることで、クロック信号干渉の抑制量を制御することができ、論理回路の性能の最適 化をは力ることが可能となる。これによりプロセスばらつきや経時劣化によって回路内 の能動素子および受動素子の性能に変動があった場合にも、所望の出力波形を得 られるよう制御可能となり、回路の歩留まりおよび信頼性の向上の効果を有する。
[0104] なお、本発明の実施形態では、能動素子としてバイポーラトランジスタを想定して説 明したが、本発明は能動素子の種類が限定されることはなぐ例えば、 HEMT(Hig h Electron Mobility Transistor)や MOSFETなど FET系の素子にも同様に 適用できる。
[0105] また、本発明は上記実施例に限定されることなぐ発明の範囲内で種々の変形が可 能であり、それらも本発明の範囲内に含まれることはいうまでもない。

Claims

請求の範囲
[1] 入力されるデータ信号に対応して動作する第 1の差動トランジスタ対と、
前記第 1の差動トランジスタ対に電流を供給するための電流源と、
前記第 1の差動トランジスタ対の共通ェミッタと前記電流源との間に接続され、入力 されるクロック信号に対応して動作する第 1のトランジスタと、
前記第 1の差動トランジスタ対の共通ェミッタと前記第 1のトランジスタのコレクタとの 間の第 1の接続点に接続され、該第 1の接続点の電位を安定ィ匕する第 1の電位安定 化回路と、
を有する論理回路。
[2] 前記第 1の電位安定化回路が、前記第 1の接続点と接地電位または電源電位との 間に接続された容量を有する請求項 1記載の論理回路。
[3] 入力されるデータ信号に対応して動作する第 2の差動トランジスタ対と、
前記第 2の差動トランジスタ対の共通ェミッタと前記電流源との間に接続され、前記 クロック信号の反転信号に対応して動作する第 2のトランジスタと、
前記第 2の差動トランジスタ対の共通ェミッタと前記第 2のトランジスタのコレクタとの 間の第 2の接続点に接続され、該第 2の接続点の電位を安定ィ匕する第 2の電位安定 化回路とを有する請求項 1記載の論理回路。
[4] 前記第 2の電位安定化回路が、前記第 2の接続点と接地電位または電源電位との 間に接続された容量を有する請求項 3記載の論理回路。
[5] 前記第 1の電位安定化回路および第 2の電位安定化回路が、前記第 1の接続点と 前記第 2の接続点との間に接続された容量を有する請求項 3記載の論理回路。
[6] 前記第 1のトランジスタのコレクタ抵抗を Rcとし、コレクタ側対地容量を Ccとしたとき の前記容量の値 Cを Cとすると、 C = \/{2 fc c) Ccであり、
0 0
該容量の値 Cは、
0.1 - C < C < 10 - C
0 0
の範囲である請求項 2記載の論理回路。
[7] 前記第 1の電位安定化回路が、第 1の基準電位と該第 1の基準電位よりも電位の低 い第 2の基準電位との間に接続された抵抗を前記第 1の接続点で分割する抵抗分割 回路を有する請求項 1記載の論理回路。
[8] 前記第 2の電位安定化回路が、第 1の基準電位と該第 1の基準電位よりも電位の低 い第 2の基準電位との間に接続された抵抗を前記第 2の接続点で分割する抵抗分割 回路を有する請求項 3記載の論理回路。
[9] 前記第 1の電位安定ィ匕回路の回路パラメータを調整するための、該第 1の電位安 定化回路に接続された外部調整端子を有する請求項 1記載の論理回路。
[10] 前記第 2の電位安定ィ匕回路の回路パラメータを調整するための、該第 2の電位安 定化回路に接続された外部調整端子を有する請求項 3記載の論理回路。
[11] 前記第 1の電位安定化回路が前記第 1の接続点と前記外部調整端子との間に接 続された可変容量であり、該外部調整端子の電位を調節することで該可変容量の容 量値を制御可能な請求項 9記載の論理回路。
[12] 前記第 2の電位安定化回路が前記第 2の接続点と前記外部調整端子との間に接 続された可変容量であり、該外部調整端子の電位を調節することで該可変容量の容 量値を制御可能な請求項 10記載の論理回路。
[13] 前記第 1の差動トランジスタ対のコレクタに接続され、該第 1の差動トランジスタ対か ら出力される波形の情報を含む出力データ信号を前記外部調整端子を介して前記 第 1の電位安定化回路に送信する出力波形判定回路を有し、
前記第 1の電位安定ィ匕回路は、前記出力波形判定回路力 受信する出力データ 信号に基づいて回路パラメータを調整する請求項 9記載の論理回路。
[14] 前記第 2の差動トランジスタ対のコレクタに接続され、該第 2の差動トランジスタ対か ら出力される波形の情報を含む出力データ信号を前記外部調整端子を介して前記 第 2の電位安定化回路に送信する出力波形判定回路を有し、
前記第 2の電位安定ィ匕回路は、前記出力波形判定回路力 受信する出力データ 信号に基づいて回路パラメータを調整する請求項 10記載の論理回路。
[15] 前記第 1の差動トランジスタ対のコレクタに接続され、該第 1の差動トランジスタ対か ら出力される波形の電圧が予め決められたしきい値を越えると前記外部調整端子を 介して前記可変容量に出力する電圧値を所定量変更するエラー検出器を有し、 前記可変容量は、前記エラー検出器力 入力される電圧値に対応して容量値を変 化させる請求項 11記載の論理回路。
[16] 前記第 2の差動トランジスタ対のコレクタに接続され、該第 2の差動トランジスタ対か ら出力される波形の電圧が予め決められたしきい値を越えると前記外部調整端子を 介して前記可変容量に出力する電圧値を所定量変更するエラー検出器を有し、 前記可変容量は、前記エラー検出器力 入力される電圧値に対応して容量値を変 化させる請求項 12記載の論理回路。
[17] 前記第 1の差動トランジスタ対、第 2の差動トランジスタ、第 1のトランジスタおよび第
2のトランジスタの少なくともいずれかが FET系の素子である請求項 1から 16のいず れか 1項記載の論理回路。
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