JPS631212A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JPS631212A JPS631212A JP61142900A JP14290086A JPS631212A JP S631212 A JPS631212 A JP S631212A JP 61142900 A JP61142900 A JP 61142900A JP 14290086 A JP14290086 A JP 14290086A JP S631212 A JPS631212 A JP S631212A
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- current
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- switch
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にがかるＥＣＬ回路は、エミッタ同志が共通接続
された１対のトランジスタであって基準電圧が入力され
るものと該基準電圧よりハイレベルおよびローレベルの
入力信号が切換え入力されるものとをそなえた第１のカ
レントスイッチ、エミッタ同志が共通接続された１対の
トランジスタであって該第１のカレントスイッチを構成
する１対のトランジスタの各出力レベルに応じた信号が
それぞれ入力されるものをそなえた第２のカレントスイ
ッチ、エミッタ同志が共通接続されそのコレクタを該第
１のカレントスイッチのエミッタ接読点および該第２の
カレントスイッチのエミッタ接続点にそれぞれ接続した
１対のトランジスタであって基準電圧が入力されるもの
とクロック信号が入力されるものとをそなえた第３のカ
レントスイッチ、および該第３のカレントスイッチのエ
ミッタ接続点に一端が接続された定電流源をそなえたも
のにおいて、該第３のカレントスイッチを構成している
トランジスタがカットオフしているときにも該カットオ
フしているトランジスタに直列に接続されている該第１
又は該第２のカレントスイッチにカットオフしない程度
の電流を流すようにしたバイパス抵抗が設けられている
。これによってクロック信号の切換りによって該第３の
カレントスイッチが切換ったときにおける該第１又は第
２のカレントスイッチの動作速度を早め、ＥＣＬ回路と
してのスイッチング速度を向上させることができる。
された１対のトランジスタであって基準電圧が入力され
るものと該基準電圧よりハイレベルおよびローレベルの
入力信号が切換え入力されるものとをそなえた第１のカ
レントスイッチ、エミッタ同志が共通接続された１対の
トランジスタであって該第１のカレントスイッチを構成
する１対のトランジスタの各出力レベルに応じた信号が
それぞれ入力されるものをそなえた第２のカレントスイ
ッチ、エミッタ同志が共通接続されそのコレクタを該第
１のカレントスイッチのエミッタ接読点および該第２の
カレントスイッチのエミッタ接続点にそれぞれ接続した
１対のトランジスタであって基準電圧が入力されるもの
とクロック信号が入力されるものとをそなえた第３のカ
レントスイッチ、および該第３のカレントスイッチのエ
ミッタ接続点に一端が接続された定電流源をそなえたも
のにおいて、該第３のカレントスイッチを構成している
トランジスタがカットオフしているときにも該カットオ
フしているトランジスタに直列に接続されている該第１
又は該第２のカレントスイッチにカットオフしない程度
の電流を流すようにしたバイパス抵抗が設けられている
。これによってクロック信号の切換りによって該第３の
カレントスイッチが切換ったときにおける該第１又は第
２のカレントスイッチの動作速度を早め、ＥＣＬ回路と
してのスイッチング速度を向上させることができる。
本発明はＥＣＬ回路に関し、特にデータ信号が入力され
るカレントスイッチとクロック信号が入力されるカレン
トスイッチとをシリーズ接続したシリーズゲート形式の
ＥＣＬ回路に関する。
るカレントスイッチとクロック信号が入力されるカレン
トスイッチとをシリーズ接続したシリーズゲート形式の
ＥＣＬ回路に関する。
第２図は従来技術におけるこの種のＥＣＬ回路の構成を
例示するもので、１は、基準電圧Ｖ８．が入力されるト
ランジスタＱ２と該基準電圧よりハイレベルおよびロー
レベルの入力信号ＩＮが切換え入力されるトランジスタ
Ｑ１ とからなる第１のカレントスイッチであって、８
亥トランジスタＱ。
例示するもので、１は、基準電圧Ｖ８．が入力されるト
ランジスタＱ２と該基準電圧よりハイレベルおよびロー
レベルの入力信号ＩＮが切換え入力されるトランジスタ
Ｑ１ とからなる第１のカレントスイッチであって、８
亥トランジスタＱ。
とＱ２のエミッタは共通接続される。２は、後述するよ
うに該第１のカレントスイッチを構成する１対のトラン
ジスタＱ、、Ｑ、の各出力レベルに応じた信号がそれぞ
れトランジスタＱ、、Ｑ、を介して入力される１対のト
ランジスタＱ、、Ｑ。
うに該第１のカレントスイッチを構成する１対のトラン
ジスタＱ、、Ｑ、の各出力レベルに応じた信号がそれぞ
れトランジスタＱ、、Ｑ、を介して入力される１対のト
ランジスタＱ、、Ｑ。
をそなえた第２のカレントスイッチであって該トランジ
スタＱ、とＱ４のエミッタは共通接続される。３は、該
第１のカレントスイッチ１のエミッタ接続点および該第
２のカレントスイッチ２のエミッタ接続点にそれぞれ接
続した１対のトランジスタであって基準電圧■８□が入
力されるものＱ６とクロック信号ＣＬＫが入力されるも
のＱ、とをそなえた第３のカレントスイッチであって該
トランジスタＱ５とＱ、のエミッタは共通接続される。
スタＱ、とＱ４のエミッタは共通接続される。３は、該
第１のカレントスイッチ１のエミッタ接続点および該第
２のカレントスイッチ２のエミッタ接続点にそれぞれ接
続した１対のトランジスタであって基準電圧■８□が入
力されるものＱ６とクロック信号ＣＬＫが入力されるも
のＱ、とをそなえた第３のカレントスイッチであって該
トランジスタＱ５とＱ、のエミッタは共通接続される。
４は、該第３のカレントスイッチ３のエミッタ共通接続
点に一端が接続された定電流源であってその他端はＶ
ＥＥ （Ｖ ｃｃに対して所定の負電位とされる）に接
続される。
点に一端が接続された定電流源であってその他端はＶ
ＥＥ （Ｖ ｃｃに対して所定の負電位とされる）に接
続される。
いま仮に第１のカレントスイッチ１のトランジスタＱ１
に入力されている入力信号ＩＮがトランジスタＱ２に入
力されている基準電圧ＶＩＩ＋よりハイレベルになって
いる状態で第３のカレントスイッチ３のトランジスタＱ
、に供給されるクロック信号ＣＬＫがハイレベル（トラ
ンジスタＱ６に入力されている基準電圧ｖ８□よりハイ
レベル）になったとすると、先ず第３のカレントスイッ
チのトランジスタＱ、がオンとなりまた第１のカレント
スイッチのトランジスタＱ、がオンとなる。この状態で
は第１のカレントスイッチにおけるトランジスタＱ２は
オフとなっており、したがってトランジスタＱ、のコレ
クタ電位は抵抗Ｒ３に生ずる電圧降下によってローレベ
ルとなり該ローレベルの電位がトランジスタＱ、のベー
スに供給され、−方、トランジスタＱ２のコレクタ電位
はハイレベル（Ｖｃｃ）となって８亥ハイレベルの電（
立がトランジスタＱ、のベースに供給される。その結果
該トランジスタＱ、のエミッタ側の電位（出力信号Ｑの
電位）は該トランジスタＱ７のベース電位から所定のベ
ース・エミッタ間電位を差引いたハイレベル電位となり
、−方トランジスタＱ８のエミッタ側の電位（出力信号
この電位）は該トランジスタＱ８のベース電位から所定
のベース・エミッタ間電位を差引いたローレヘル電位と
なる。なおＲ，、Ｒ，はそれぞれ２亥トランジスタＱ、
、Ｑ。
に入力されている入力信号ＩＮがトランジスタＱ２に入
力されている基準電圧ＶＩＩ＋よりハイレベルになって
いる状態で第３のカレントスイッチ３のトランジスタＱ
、に供給されるクロック信号ＣＬＫがハイレベル（トラ
ンジスタＱ６に入力されている基準電圧ｖ８□よりハイ
レベル）になったとすると、先ず第３のカレントスイッ
チのトランジスタＱ、がオンとなりまた第１のカレント
スイッチのトランジスタＱ、がオンとなる。この状態で
は第１のカレントスイッチにおけるトランジスタＱ２は
オフとなっており、したがってトランジスタＱ、のコレ
クタ電位は抵抗Ｒ３に生ずる電圧降下によってローレベ
ルとなり該ローレベルの電位がトランジスタＱ、のベー
スに供給され、−方、トランジスタＱ２のコレクタ電位
はハイレベル（Ｖｃｃ）となって８亥ハイレベルの電（
立がトランジスタＱ、のベースに供給される。その結果
該トランジスタＱ、のエミッタ側の電位（出力信号Ｑの
電位）は該トランジスタＱ７のベース電位から所定のベ
ース・エミッタ間電位を差引いたハイレベル電位となり
、−方トランジスタＱ８のエミッタ側の電位（出力信号
この電位）は該トランジスタＱ８のベース電位から所定
のベース・エミッタ間電位を差引いたローレヘル電位と
なる。なおＲ，、Ｒ，はそれぞれ２亥トランジスタＱ、
、Ｑ。
と直列に接続された抵抗である。
次に上記入力信号ＩＮがハイレベルのままでクロック信
号が該基準電圧■８□よりローレベルになると、第３の
カレントスイッチにおけるトランジスタＱ６がオンとな
り、更に第２のカレントスイフチにおけるトランジスタ
Ｑ、（そのベースに出力信号Ｑのハイレベル電位が供給
される）がオンとなって該トランジスタＱ３のコレクタ
電位（トランジスタＱ８のベース電位）はローレベルを
維持する。−方トランジスタＱ４ （そのベースに出力
信号このローレベル電位が供給される）はオフとなって
該トランジスタＱ４のコレクタ電位（トランジスタＱ７
のベース電位）はハイレベルを維持する。このようにし
て該入力信号ＩＮがハイレベルとなっている間は該クロ
ック信号ＣＬＫのレベルに拘らず、出力信号Ｑの電位は
ハイレベルを維持し、出力信号この電位はローレベルを
維持する。
号が該基準電圧■８□よりローレベルになると、第３の
カレントスイッチにおけるトランジスタＱ６がオンとな
り、更に第２のカレントスイフチにおけるトランジスタ
Ｑ、（そのベースに出力信号Ｑのハイレベル電位が供給
される）がオンとなって該トランジスタＱ３のコレクタ
電位（トランジスタＱ８のベース電位）はローレベルを
維持する。−方トランジスタＱ４ （そのベースに出力
信号このローレベル電位が供給される）はオフとなって
該トランジスタＱ４のコレクタ電位（トランジスタＱ７
のベース電位）はハイレベルを維持する。このようにし
て該入力信号ＩＮがハイレベルとなっている間は該クロ
ック信号ＣＬＫのレベルに拘らず、出力信号Ｑの電位は
ハイレベルを維持し、出力信号この電位はローレベルを
維持する。
次いで該入力信号ＩＮがローレベルに切換ったとする。
この場合該クロック信号ＣＬＫがローレベルとなってい
る間は咳クロック信号ＣＬＫが入力されるトランジスタ
Ｑ、がオフとなっていて該出力信号Ｑおよびこの電位は
それまでの状態を維持しているが、その直後に該クロッ
ク信号ＣＬＫがハイレベルに切換ると、該トランジスタ
Ｑ、がオンとなり、また第１のカレントスイッチにおけ
るトランジスタＱ２がオンとなる。これにより該トラン
ジスタＱｚのコレクタ電位が抵抗Ｒ４に生ずる電圧降下
によってローレベルとなり、したがってトランジスタＱ
７を介して出力信号Ｑの電位がローレベルとなる。−方
策１のカレントスイッチにおけるトランジスタＱ１がオ
フとなり、これにより該トランジスタＱ１のコレクタ電
位がハイレベルとなり、トランジスタＱ８を介して出力
信号この電位がハイレベルとなる。このようにして入力
信号（入力データ）ＩＮのレベルが切換った直後のクロ
７り信号ＣＬＫの立上り時に該切換った入力信号が取り
込まれて出力信号ＱおよびＱの電位が切換る。そしてそ
の後、該クロック信号ＣＬＫがローレベルになると、第
３のカレントスイッチにおけるトランジスタＱ６および
第２のカレントスイッチにおけるトランジスタＱ４がオ
ンとなり、−方トランジスタＱ３がオフとなって出力信
号Ｑおよびこの電位をそのまま維持する。
る間は咳クロック信号ＣＬＫが入力されるトランジスタ
Ｑ、がオフとなっていて該出力信号Ｑおよびこの電位は
それまでの状態を維持しているが、その直後に該クロッ
ク信号ＣＬＫがハイレベルに切換ると、該トランジスタ
Ｑ、がオンとなり、また第１のカレントスイッチにおけ
るトランジスタＱ２がオンとなる。これにより該トラン
ジスタＱｚのコレクタ電位が抵抗Ｒ４に生ずる電圧降下
によってローレベルとなり、したがってトランジスタＱ
７を介して出力信号Ｑの電位がローレベルとなる。−方
策１のカレントスイッチにおけるトランジスタＱ１がオ
フとなり、これにより該トランジスタＱ１のコレクタ電
位がハイレベルとなり、トランジスタＱ８を介して出力
信号この電位がハイレベルとなる。このようにして入力
信号（入力データ）ＩＮのレベルが切換った直後のクロ
７り信号ＣＬＫの立上り時に該切換った入力信号が取り
込まれて出力信号ＱおよびＱの電位が切換る。そしてそ
の後、該クロック信号ＣＬＫがローレベルになると、第
３のカレントスイッチにおけるトランジスタＱ６および
第２のカレントスイッチにおけるトランジスタＱ４がオ
ンとなり、−方トランジスタＱ３がオフとなって出力信
号Ｑおよびこの電位をそのまま維持する。
第３図は上述したクロック信号ＣＬＫ、入力信号ＩＮお
よび出力信号Ｑの関係を示すタイミング図であって、入
力信号ＩＮのレベルが切換ると、その直後のクロック信
号立上り時に（第３図における時点ｔＯｎ ＋＋ｔｚ
）該入力信号（入カデ一タ）を取り込んで出力信号Ｑの
レベルが切換り、該入力信号ＩＮのレベルが維持されて
いる間は該クロック信号ＣＬＫのレベル変化に拘らず該
出力信号Ｑのレベルはそのまま維持される。なお第３図
に示される出力信号Ｑの左端点線部は動作開始後、時点
ｔ。で該出力信号Ｑのレベルが決るまでの不定領域を示
している。
よび出力信号Ｑの関係を示すタイミング図であって、入
力信号ＩＮのレベルが切換ると、その直後のクロック信
号立上り時に（第３図における時点ｔＯｎ ＋＋ｔｚ
）該入力信号（入カデ一タ）を取り込んで出力信号Ｑの
レベルが切換り、該入力信号ＩＮのレベルが維持されて
いる間は該クロック信号ＣＬＫのレベル変化に拘らず該
出力信号Ｑのレベルはそのまま維持される。なお第３図
に示される出力信号Ｑの左端点線部は動作開始後、時点
ｔ。で該出力信号Ｑのレベルが決るまでの不定領域を示
している。
しかしながら上述したような従来形のＥＣＬ回路におい
ては、該クロック信号ＣＬＫがローレベルとなっている
間は該クロック信号ＣＬＫが入力されるトランジスタＱ
、はオフとなっており、したがって該トランジスタＱ、
とシリーズに接続されている該第１のカレントスイッチ
を構成するトランジスタＱ、およびＱ２はともにオフと
なっている。したがってその後該りロフク信号ＣＬＫが
ハイレベルに切換りトランジスタＱ５がオンとなった時
、該第１のカレントスイッチを構成するトランジスタが
オフからオンに切換る（すなわち入力信号ＩＮがハイレ
ベルになればトランジスタＱ。
ては、該クロック信号ＣＬＫがローレベルとなっている
間は該クロック信号ＣＬＫが入力されるトランジスタＱ
、はオフとなっており、したがって該トランジスタＱ、
とシリーズに接続されている該第１のカレントスイッチ
を構成するトランジスタＱ、およびＱ２はともにオフと
なっている。したがってその後該りロフク信号ＣＬＫが
ハイレベルに切換りトランジスタＱ５がオンとなった時
、該第１のカレントスイッチを構成するトランジスタが
オフからオンに切換る（すなわち入力信号ＩＮがハイレ
ベルになればトランジスタＱ。
がオンとなり、逆に入力信号ＩＮがローレベルになれば
トランジスタＱ２がオンとなる）のに所定の遅れ時間を
要し、このように第１のカレントスイッチの動作が遅く
なることによって回路のスイッチング速度が遅くなると
いう問題点があった。
トランジスタＱ２がオンとなる）のに所定の遅れ時間を
要し、このように第１のカレントスイッチの動作が遅く
なることによって回路のスイッチング速度が遅くなると
いう問題点があった。
同様に該クロック信号ＣＬＫがハイレベルとなっている
間は、基準電圧■８□が入力されるトランジスタＱ６は
オフとなっており、したがって該トランジスタＱ６とシ
リーズに接続されている該第２のカレントスイッチを構
成するトランジスタＱ３およびＱ、はともにオフとなっ
ている。したがってその後該クロック信号ＣＬＫがロー
レベルに切換りトランジスタＱ６がオンとなった時、該
第２のカレントスイッチを構成するトランジスタがオフ
からオンに切換る（すなわち入力信号ＩＮがハイレベル
になればトランジスタＱ３がオンになり、入力信号ＩＮ
がローレベルになればトランジスタＱ４がオンとなる）
のに所定の遅れ時間を要し、第２のカレントスイッチの
動作が遅くなるという問題点があった。
間は、基準電圧■８□が入力されるトランジスタＱ６は
オフとなっており、したがって該トランジスタＱ６とシ
リーズに接続されている該第２のカレントスイッチを構
成するトランジスタＱ３およびＱ、はともにオフとなっ
ている。したがってその後該クロック信号ＣＬＫがロー
レベルに切換りトランジスタＱ６がオンとなった時、該
第２のカレントスイッチを構成するトランジスタがオフ
からオンに切換る（すなわち入力信号ＩＮがハイレベル
になればトランジスタＱ３がオンになり、入力信号ＩＮ
がローレベルになればトランジスタＱ４がオンとなる）
のに所定の遅れ時間を要し、第２のカレントスイッチの
動作が遅くなるという問題点があった。
本発明は上記問題点を解決するためになされたもので、
クロック信号レベルの切換りによって下段の（第３の）
カレントスイッチが切換った時、特に該切換りによって
オンとなるトランジスタとシリーズに接続される上段の
（第１又は第２の）カレントスイッチの動作を早め、回
路のスイッチング速度をも向上させたものである。
クロック信号レベルの切換りによって下段の（第３の）
カレントスイッチが切換った時、特に該切換りによって
オンとなるトランジスタとシリーズに接続される上段の
（第１又は第２の）カレントスイッチの動作を早め、回
路のスイッチング速度をも向上させたものである。
そして上記問題点を解決するために本発明によれば、エ
ミッタ同志が共通接続された１対のトランジスタであっ
て基準電圧が入力されるものと該基準電圧よりハイレベ
ルおよびローレベルの入力信号が切換え入力されるもの
とをそなえた第１のカレントスイッチ、エミッタ同志が
共通接続された１対のトランジスタであって該第１のカ
レントスイッチを構成する１対のトランジスタの各出力
レベルに応じた信号がそれぞれ入力されるものをそなえ
た第２のカレントスイッチ、エミッタ同志が共通接続さ
れそのコレクタを該第１のカレントスイッチのエミッタ
接続点および該第２のカレントスイッチのエミッタ接続
点にそれぞれ接続した１対のトランジスタであって基準
電圧が入力されるものとクロック信号が入力されるもの
とをそなえた第３のカレントスイッチ、および該第３の
カレントスイッチのエミッタ接続点に一端が接続された
定電流源をそなえ、更に該第３のカレントスイッチを構
成しているトランジスタがカットオフしているときにも
該カットオフしているトランジスタに直列に接続されて
いる該第１又は該第２のカレントスイッチにカットオフ
しない程度の電流を流すようにした電流源回路が設けら
れているＥＣＬ回路が提供される。
ミッタ同志が共通接続された１対のトランジスタであっ
て基準電圧が入力されるものと該基準電圧よりハイレベ
ルおよびローレベルの入力信号が切換え入力されるもの
とをそなえた第１のカレントスイッチ、エミッタ同志が
共通接続された１対のトランジスタであって該第１のカ
レントスイッチを構成する１対のトランジスタの各出力
レベルに応じた信号がそれぞれ入力されるものをそなえ
た第２のカレントスイッチ、エミッタ同志が共通接続さ
れそのコレクタを該第１のカレントスイッチのエミッタ
接続点および該第２のカレントスイッチのエミッタ接続
点にそれぞれ接続した１対のトランジスタであって基準
電圧が入力されるものとクロック信号が入力されるもの
とをそなえた第３のカレントスイッチ、および該第３の
カレントスイッチのエミッタ接続点に一端が接続された
定電流源をそなえ、更に該第３のカレントスイッチを構
成しているトランジスタがカットオフしているときにも
該カットオフしているトランジスタに直列に接続されて
いる該第１又は該第２のカレントスイッチにカットオフ
しない程度の電流を流すようにした電流源回路が設けら
れているＥＣＬ回路が提供される。
尚、上記電流源回路としては、抵抗等の回路素子が１つ
だけでもよく、また複数の回路素子の組合せでもよい。
だけでもよく、また複数の回路素子の組合せでもよい。
上記構成によれば、該第３のカレントスイッチを構成し
ているトランジスタがカットオフしているときにも該カ
ットオフしているトランジスタに直列に接続されている
該第１又は該第２のカレントスイッチに、それらをカッ
トオフさせない程度の電流力９亥バイパス抵抗を通して
流れるようになり、したがってクロック信号の切換りに
よって該第３のカレントスイッチが切換った時、該切換
りによってオンとなるトランジスタとシリーズに接続さ
れる第１又は第２のカレントスイッチの動作が早くなり
、入力信号切換り時における回路のスイッチング速度も
向上される。
ているトランジスタがカットオフしているときにも該カ
ットオフしているトランジスタに直列に接続されている
該第１又は該第２のカレントスイッチに、それらをカッ
トオフさせない程度の電流力９亥バイパス抵抗を通して
流れるようになり、したがってクロック信号の切換りに
よって該第３のカレントスイッチが切換った時、該切換
りによってオンとなるトランジスタとシリーズに接続さ
れる第１又は第２のカレントスイッチの動作が早くなり
、入力信号切換り時における回路のスイッチング速度も
向上される。
第１図は、本発明の１実施例としてのＥＣＬ回路の構成
を示すもので、その特徴とするところは、該第３のカレ
ントスイッチを構成しているトランジスタがカットオフ
しているときにも、該カットオフしているトランジスタ
に直列に接続されている該第１又は該第２のカレントス
イッチにカットオフしない程度の電流を流すようにした
バイパス抵抗Ｒ１およびＲ２が設けられている点である
。
を示すもので、その特徴とするところは、該第３のカレ
ントスイッチを構成しているトランジスタがカットオフ
しているときにも、該カットオフしているトランジスタ
に直列に接続されている該第１又は該第２のカレントス
イッチにカットオフしない程度の電流を流すようにした
バイパス抵抗Ｒ１およびＲ２が設けられている点である
。
そして第１図に示される実施例においては、該バイパス
抵抗Ｒ，およびＲ２はそれぞれ、該第３のカレントスイ
ッチを構成するトランジスタＱ、およびＱ、各コレクタ
と定電流源４の他端（ＶＥＥ側）との間に接続されてい
る。
抵抗Ｒ，およびＲ２はそれぞれ、該第３のカレントスイ
ッチを構成するトランジスタＱ、およびＱ、各コレクタ
と定電流源４の他端（ＶＥＥ側）との間に接続されてい
る。
かかる構成で、いま入力信号ＩＮがローレベルからハイ
レベルに切換ったとし、そのときクロック信号ＣＬＫが
ローレベルになっているとすると、第３のカレントスイ
ッチにおいて該クロック信号ＣＬＫが入力されるトラン
ジスタＱ、はオフとなっているが、該ハイレベルの入力
信号ＩＮが入力される第１のカレントスイッチにおける
トランジスタＱ、には、上記したバイパス用の抵抗Ｒ，
を通して３亥トランジスタＱ、をカットオフしない程度
の電流が流れている。
レベルに切換ったとし、そのときクロック信号ＣＬＫが
ローレベルになっているとすると、第３のカレントスイ
ッチにおいて該クロック信号ＣＬＫが入力されるトラン
ジスタＱ、はオフとなっているが、該ハイレベルの入力
信号ＩＮが入力される第１のカレントスイッチにおける
トランジスタＱ、には、上記したバイパス用の抵抗Ｒ，
を通して３亥トランジスタＱ、をカットオフしない程度
の電流が流れている。
したがってその後、該クロック信号ＣＬＫがハイレベル
になって８亥第３のカレントスイッチにおけるトランジ
スタＱ、がオンとなった際、該第１のカレントスイッチ
におけるトランジスタＱ、を素早くオン状態とする（従
来技術におけるようにトランジスタＱ１を完全なオフ状
態からオン状態に切換る場合に比し）ことができ、これ
によって回路のスイッチング速度を高めることができる
。
になって８亥第３のカレントスイッチにおけるトランジ
スタＱ、がオンとなった際、該第１のカレントスイッチ
におけるトランジスタＱ、を素早くオン状態とする（従
来技術におけるようにトランジスタＱ１を完全なオフ状
態からオン状態に切換る場合に比し）ことができ、これ
によって回路のスイッチング速度を高めることができる
。
同様にして入力信号ＩＮがハイレベルからローレベルに
切換ったときにも、クロック信号ＣＬＫがローレベルと
なっている間は、該第１のカレントスイッチにおけるト
ランジスタＱ２には上記バイパス抵抗Ｒ，を通して該ト
ランジスタＱ２をカットオフしない程度の電流が流れ、
したがってその後、クロック信号ＣＬＫがハイレベルに
なってトランジスタＱ、がオンとなったときにおける該
トランジスタＱ２の動作速度を早めることができる。
切換ったときにも、クロック信号ＣＬＫがローレベルと
なっている間は、該第１のカレントスイッチにおけるト
ランジスタＱ２には上記バイパス抵抗Ｒ，を通して該ト
ランジスタＱ２をカットオフしない程度の電流が流れ、
したがってその後、クロック信号ＣＬＫがハイレベルに
なってトランジスタＱ、がオンとなったときにおける該
トランジスタＱ２の動作速度を早めることができる。
またクロック信号ＣＬＫがハイレベルになっている間は
、第３のカレントスイッチにおけるトランジスタＱ、は
オフとなっているが、該第２のカレントスイッチには該
バイパス抵抗Ｒ２を通して該第２のカレントスイッチを
カットオフしない程度の電流が流れ（すなわちその時点
で入力信号ＩＮがハイレベルになっていればトランジス
タＱ３にカットオフしない程度の電流が流れ、また入力
信号ＩＮがローレベルになっていればトランジスタＱ４
にカットオフしない程度の電流が流れる）、したがって
その後クロック信号がローレベルとなって第３のカレン
トスイッチにおけるトランジスタＱ、がオンとなったと
きにおける８亥トランジスタＱ３又はＱ４の動作速度を
早めることができる。
、第３のカレントスイッチにおけるトランジスタＱ、は
オフとなっているが、該第２のカレントスイッチには該
バイパス抵抗Ｒ２を通して該第２のカレントスイッチを
カットオフしない程度の電流が流れ（すなわちその時点
で入力信号ＩＮがハイレベルになっていればトランジス
タＱ３にカットオフしない程度の電流が流れ、また入力
信号ＩＮがローレベルになっていればトランジスタＱ４
にカットオフしない程度の電流が流れる）、したがって
その後クロック信号がローレベルとなって第３のカレン
トスイッチにおけるトランジスタＱ、がオンとなったと
きにおける８亥トランジスタＱ３又はＱ４の動作速度を
早めることができる。
本発明によればクロック信号の切換りによって下段の（
第３の）カレントスイッチが切換ったとき、該切換りに
よってオンとなるトランジスタと直列に接続されている
上段の（第１又は第２の）カレントスイッチの動作を早
め、これによって回路のスイッチング速度を向上させる
ことができるので、超高速ＩＣとして好適なＥＣＬ回路
を実現することが可能となる。
第３の）カレントスイッチが切換ったとき、該切換りに
よってオンとなるトランジスタと直列に接続されている
上段の（第１又は第２の）カレントスイッチの動作を早
め、これによって回路のスイッチング速度を向上させる
ことができるので、超高速ＩＣとして好適なＥＣＬ回路
を実現することが可能となる。
第１図は、本発明の１実施例としてのＥＣＬ回路の構成
を示す回路図、 第２図は、従来技術としてのＥＣＬ回路の構成を例示す
る回路図、 第３図は、シリーズゲート形式〇ＥＣＬ回路の動作を説
明するタイミング図である。 （符号の説明） １：第１のカレントスイッチ ２：第２のカレントスイッチ ３：第３のカレントスイッチ ４：定電流源 Ｒ１，Ｒｚ：バイパス抵抗 本発明の１実施例としての ＥＣＬ回路の構成を示す図 １ 、第１のカレントスイッチ ２ 第２のカレントスイッチ ３−第３０カレントスイツチ ４ 定電流源 Ｒ，、Ｒ２パイ・ぐス抵抗
を示す回路図、 第２図は、従来技術としてのＥＣＬ回路の構成を例示す
る回路図、 第３図は、シリーズゲート形式〇ＥＣＬ回路の動作を説
明するタイミング図である。 （符号の説明） １：第１のカレントスイッチ ２：第２のカレントスイッチ ３：第３のカレントスイッチ ４：定電流源 Ｒ１，Ｒｚ：バイパス抵抗 本発明の１実施例としての ＥＣＬ回路の構成を示す図 １ 、第１のカレントスイッチ ２ 第２のカレントスイッチ ３−第３０カレントスイツチ ４ 定電流源 Ｒ，、Ｒ２パイ・ぐス抵抗
Claims (1)
- １、エミッタ同志が共通接続された１対のトランジスタ
であって基準電圧が入力されるものと該基準電圧よりハ
イレベルおよびローレベルの入力信号が切換え入力され
るものとをそなえた第１のカレントスイッチ、エミッタ
同志が共通接続された１対のトランジスタであって該第
１のカレントスイッチを構成する１対のトランジスタの
各出力レベルに応じた信号がそれぞれ入力されるものを
そなえた第２のカレントスイッチ、エミッタ同志が共通
接続されそのコレクタを該第１のカレントスイッチのエ
ミッタ接続点および該第２のカレントスイッチのエミッ
タ接続点にそれぞれ接続した１対のトランジスタであっ
て基準電圧が入力されるものとクロック信号が入力され
るものとをそなえた第３のカレントスイッチ、および該
第３のカレントスイッチのエミッタ接続点に一端が接続
された定電流源をそなえ、更に該第３のカレントスイッ
チを構成しているトランジスタがカットオフしていると
きにも該カットオフしているトランジスタに直列に接続
されている該第１又は該第２のカレントスイッチにカッ
トオフしない程度の電流を流すようにした電流源回路が
設けられていることを特徴とするＥＣＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142900A JPS631212A (ja) | 1986-06-20 | 1986-06-20 | Ｅｃｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142900A JPS631212A (ja) | 1986-06-20 | 1986-06-20 | Ｅｃｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS631212A true JPS631212A (ja) | 1988-01-06 |
Family
ID=15326211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142900A Pending JPS631212A (ja) | 1986-06-20 | 1986-06-20 | Ｅｃｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS631212A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038612A1 (ja) * | 2004-10-05 | 2006-04-13 | Nec Corporation | 論理回路 |
| JP2008211615A (ja) * | 2007-02-27 | 2008-09-11 | Hitachi Ltd | 論理回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428707A (en) * | 1977-08-08 | 1979-03-03 | Tokyo Yogyo Kk | Container for molten metal for use in iron producing process |
| JPS56744A (en) * | 1979-06-15 | 1981-01-07 | Mitsubishi Electric Corp | Synchronizing type logic circuit |
-
1986
- 1986-06-20 JP JP61142900A patent/JPS631212A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5428707A (en) * | 1977-08-08 | 1979-03-03 | Tokyo Yogyo Kk | Container for molten metal for use in iron producing process |
| JPS56744A (en) * | 1979-06-15 | 1981-01-07 | Mitsubishi Electric Corp | Synchronizing type logic circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038612A1 (ja) * | 2004-10-05 | 2006-04-13 | Nec Corporation | 論理回路 |
| US7671652B2 (en) | 2004-10-05 | 2010-03-02 | Nec Corporation | Logic circuit for use in a latch circuit and a data reading circuit or the like which includes such a latch circuit |
| JP2008211615A (ja) * | 2007-02-27 | 2008-09-11 | Hitachi Ltd | 論理回路 |
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