JPS631212A - Ecl回路 - Google Patents
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- JPS631212A JPS631212A JP61142900A JP14290086A JPS631212A JP S631212 A JPS631212 A JP S631212A JP 61142900 A JP61142900 A JP 61142900A JP 14290086 A JP14290086 A JP 14290086A JP S631212 A JPS631212 A JP S631212A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にがかるECL回路は、エミッタ同志が共通接続
された1対のトランジスタであって基準電圧が入力され
るものと該基準電圧よりハイレベルおよびローレベルの
入力信号が切換え入力されるものとをそなえた第1のカ
レントスイッチ、エミッタ同志が共通接続された1対の
トランジスタであって該第1のカレントスイッチを構成
する1対のトランジスタの各出力レベルに応じた信号が
それぞれ入力されるものをそなえた第2のカレントスイ
ッチ、エミッタ同志が共通接続されそのコレクタを該第
1のカレントスイッチのエミッタ接読点および該第2の
カレントスイッチのエミッタ接続点にそれぞれ接続した
1対のトランジスタであって基準電圧が入力されるもの
とクロック信号が入力されるものとをそなえた第3のカ
レントスイッチ、および該第3のカレントスイッチのエ
ミッタ接続点に一端が接続された定電流源をそなえたも
のにおいて、該第3のカレントスイッチを構成している
トランジスタがカットオフしているときにも該カットオ
フしているトランジスタに直列に接続されている該第1
又は該第2のカレントスイッチにカットオフしない程度
の電流を流すようにしたバイパス抵抗が設けられている
。これによってクロック信号の切換りによって該第3の
カレントスイッチが切換ったときにおける該第1又は第
2のカレントスイッチの動作速度を早め、ECL回路と
してのスイッチング速度を向上させることができる。
された1対のトランジスタであって基準電圧が入力され
るものと該基準電圧よりハイレベルおよびローレベルの
入力信号が切換え入力されるものとをそなえた第1のカ
レントスイッチ、エミッタ同志が共通接続された1対の
トランジスタであって該第1のカレントスイッチを構成
する1対のトランジスタの各出力レベルに応じた信号が
それぞれ入力されるものをそなえた第2のカレントスイ
ッチ、エミッタ同志が共通接続されそのコレクタを該第
1のカレントスイッチのエミッタ接読点および該第2の
カレントスイッチのエミッタ接続点にそれぞれ接続した
1対のトランジスタであって基準電圧が入力されるもの
とクロック信号が入力されるものとをそなえた第3のカ
レントスイッチ、および該第3のカレントスイッチのエ
ミッタ接続点に一端が接続された定電流源をそなえたも
のにおいて、該第3のカレントスイッチを構成している
トランジスタがカットオフしているときにも該カットオ
フしているトランジスタに直列に接続されている該第1
又は該第2のカレントスイッチにカットオフしない程度
の電流を流すようにしたバイパス抵抗が設けられている
。これによってクロック信号の切換りによって該第3の
カレントスイッチが切換ったときにおける該第1又は第
2のカレントスイッチの動作速度を早め、ECL回路と
してのスイッチング速度を向上させることができる。
本発明はECL回路に関し、特にデータ信号が入力され
るカレントスイッチとクロック信号が入力されるカレン
トスイッチとをシリーズ接続したシリーズゲート形式の
ECL回路に関する。
るカレントスイッチとクロック信号が入力されるカレン
トスイッチとをシリーズ接続したシリーズゲート形式の
ECL回路に関する。
第2図は従来技術におけるこの種のECL回路の構成を
例示するもので、1は、基準電圧V8.が入力されるト
ランジスタQ2と該基準電圧よりハイレベルおよびロー
レベルの入力信号INが切換え入力されるトランジスタ
Q1 とからなる第1のカレントスイッチであって、8
亥トランジスタQ。
例示するもので、1は、基準電圧V8.が入力されるト
ランジスタQ2と該基準電圧よりハイレベルおよびロー
レベルの入力信号INが切換え入力されるトランジスタ
Q1 とからなる第1のカレントスイッチであって、8
亥トランジスタQ。
とQ2のエミッタは共通接続される。2は、後述するよ
うに該第1のカレントスイッチを構成する1対のトラン
ジスタQ、、Q、の各出力レベルに応じた信号がそれぞ
れトランジスタQ、、Q、を介して入力される1対のト
ランジスタQ、、Q。
うに該第1のカレントスイッチを構成する1対のトラン
ジスタQ、、Q、の各出力レベルに応じた信号がそれぞ
れトランジスタQ、、Q、を介して入力される1対のト
ランジスタQ、、Q。
をそなえた第2のカレントスイッチであって該トランジ
スタQ、とQ4のエミッタは共通接続される。3は、該
第1のカレントスイッチ1のエミッタ接続点および該第
2のカレントスイッチ2のエミッタ接続点にそれぞれ接
続した1対のトランジスタであって基準電圧■8□が入
力されるものQ6とクロック信号CLKが入力されるも
のQ、とをそなえた第3のカレントスイッチであって該
トランジスタQ5とQ、のエミッタは共通接続される。
スタQ、とQ4のエミッタは共通接続される。3は、該
第1のカレントスイッチ1のエミッタ接続点および該第
2のカレントスイッチ2のエミッタ接続点にそれぞれ接
続した1対のトランジスタであって基準電圧■8□が入
力されるものQ6とクロック信号CLKが入力されるも
のQ、とをそなえた第3のカレントスイッチであって該
トランジスタQ5とQ、のエミッタは共通接続される。
4は、該第3のカレントスイッチ3のエミッタ共通接続
点に一端が接続された定電流源であってその他端はV
EE (V ccに対して所定の負電位とされる)に接
続される。
点に一端が接続された定電流源であってその他端はV
EE (V ccに対して所定の負電位とされる)に接
続される。
いま仮に第1のカレントスイッチ1のトランジスタQ1
に入力されている入力信号INがトランジスタQ2に入
力されている基準電圧VII+よりハイレベルになって
いる状態で第3のカレントスイッチ3のトランジスタQ
、に供給されるクロック信号CLKがハイレベル(トラ
ンジスタQ6に入力されている基準電圧v8□よりハイ
レベル)になったとすると、先ず第3のカレントスイッ
チのトランジスタQ、がオンとなりまた第1のカレント
スイッチのトランジスタQ、がオンとなる。この状態で
は第1のカレントスイッチにおけるトランジスタQ2は
オフとなっており、したがってトランジスタQ、のコレ
クタ電位は抵抗R3に生ずる電圧降下によってローレベ
ルとなり該ローレベルの電位がトランジスタQ、のベー
スに供給され、−方、トランジスタQ2のコレクタ電位
はハイレベル(Vcc)となって8亥ハイレベルの電(
立がトランジスタQ、のベースに供給される。その結果
該トランジスタQ、のエミッタ側の電位(出力信号Qの
電位)は該トランジスタQ7のベース電位から所定のベ
ース・エミッタ間電位を差引いたハイレベル電位となり
、−方トランジスタQ8のエミッタ側の電位(出力信号
この電位)は該トランジスタQ8のベース電位から所定
のベース・エミッタ間電位を差引いたローレヘル電位と
なる。なおR,、R,はそれぞれ2亥トランジスタQ、
、Q。
に入力されている入力信号INがトランジスタQ2に入
力されている基準電圧VII+よりハイレベルになって
いる状態で第3のカレントスイッチ3のトランジスタQ
、に供給されるクロック信号CLKがハイレベル(トラ
ンジスタQ6に入力されている基準電圧v8□よりハイ
レベル)になったとすると、先ず第3のカレントスイッ
チのトランジスタQ、がオンとなりまた第1のカレント
スイッチのトランジスタQ、がオンとなる。この状態で
は第1のカレントスイッチにおけるトランジスタQ2は
オフとなっており、したがってトランジスタQ、のコレ
クタ電位は抵抗R3に生ずる電圧降下によってローレベ
ルとなり該ローレベルの電位がトランジスタQ、のベー
スに供給され、−方、トランジスタQ2のコレクタ電位
はハイレベル(Vcc)となって8亥ハイレベルの電(
立がトランジスタQ、のベースに供給される。その結果
該トランジスタQ、のエミッタ側の電位(出力信号Qの
電位)は該トランジスタQ7のベース電位から所定のベ
ース・エミッタ間電位を差引いたハイレベル電位となり
、−方トランジスタQ8のエミッタ側の電位(出力信号
この電位)は該トランジスタQ8のベース電位から所定
のベース・エミッタ間電位を差引いたローレヘル電位と
なる。なおR,、R,はそれぞれ2亥トランジスタQ、
、Q。
と直列に接続された抵抗である。
次に上記入力信号INがハイレベルのままでクロック信
号が該基準電圧■8□よりローレベルになると、第3の
カレントスイッチにおけるトランジスタQ6がオンとな
り、更に第2のカレントスイフチにおけるトランジスタ
Q、(そのベースに出力信号Qのハイレベル電位が供給
される)がオンとなって該トランジスタQ3のコレクタ
電位(トランジスタQ8のベース電位)はローレベルを
維持する。−方トランジスタQ4 (そのベースに出力
信号このローレベル電位が供給される)はオフとなって
該トランジスタQ4のコレクタ電位(トランジスタQ7
のベース電位)はハイレベルを維持する。このようにし
て該入力信号INがハイレベルとなっている間は該クロ
ック信号CLKのレベルに拘らず、出力信号Qの電位は
ハイレベルを維持し、出力信号この電位はローレベルを
維持する。
号が該基準電圧■8□よりローレベルになると、第3の
カレントスイッチにおけるトランジスタQ6がオンとな
り、更に第2のカレントスイフチにおけるトランジスタ
Q、(そのベースに出力信号Qのハイレベル電位が供給
される)がオンとなって該トランジスタQ3のコレクタ
電位(トランジスタQ8のベース電位)はローレベルを
維持する。−方トランジスタQ4 (そのベースに出力
信号このローレベル電位が供給される)はオフとなって
該トランジスタQ4のコレクタ電位(トランジスタQ7
のベース電位)はハイレベルを維持する。このようにし
て該入力信号INがハイレベルとなっている間は該クロ
ック信号CLKのレベルに拘らず、出力信号Qの電位は
ハイレベルを維持し、出力信号この電位はローレベルを
維持する。
次いで該入力信号INがローレベルに切換ったとする。
この場合該クロック信号CLKがローレベルとなってい
る間は咳クロック信号CLKが入力されるトランジスタ
Q、がオフとなっていて該出力信号Qおよびこの電位は
それまでの状態を維持しているが、その直後に該クロッ
ク信号CLKがハイレベルに切換ると、該トランジスタ
Q、がオンとなり、また第1のカレントスイッチにおけ
るトランジスタQ2がオンとなる。これにより該トラン
ジスタQzのコレクタ電位が抵抗R4に生ずる電圧降下
によってローレベルとなり、したがってトランジスタQ
7を介して出力信号Qの電位がローレベルとなる。−方
策1のカレントスイッチにおけるトランジスタQ1がオ
フとなり、これにより該トランジスタQ1のコレクタ電
位がハイレベルとなり、トランジスタQ8を介して出力
信号この電位がハイレベルとなる。このようにして入力
信号(入力データ)INのレベルが切換った直後のクロ
7り信号CLKの立上り時に該切換った入力信号が取り
込まれて出力信号QおよびQの電位が切換る。そしてそ
の後、該クロック信号CLKがローレベルになると、第
3のカレントスイッチにおけるトランジスタQ6および
第2のカレントスイッチにおけるトランジスタQ4がオ
ンとなり、−方トランジスタQ3がオフとなって出力信
号Qおよびこの電位をそのまま維持する。
る間は咳クロック信号CLKが入力されるトランジスタ
Q、がオフとなっていて該出力信号Qおよびこの電位は
それまでの状態を維持しているが、その直後に該クロッ
ク信号CLKがハイレベルに切換ると、該トランジスタ
Q、がオンとなり、また第1のカレントスイッチにおけ
るトランジスタQ2がオンとなる。これにより該トラン
ジスタQzのコレクタ電位が抵抗R4に生ずる電圧降下
によってローレベルとなり、したがってトランジスタQ
7を介して出力信号Qの電位がローレベルとなる。−方
策1のカレントスイッチにおけるトランジスタQ1がオ
フとなり、これにより該トランジスタQ1のコレクタ電
位がハイレベルとなり、トランジスタQ8を介して出力
信号この電位がハイレベルとなる。このようにして入力
信号(入力データ)INのレベルが切換った直後のクロ
7り信号CLKの立上り時に該切換った入力信号が取り
込まれて出力信号QおよびQの電位が切換る。そしてそ
の後、該クロック信号CLKがローレベルになると、第
3のカレントスイッチにおけるトランジスタQ6および
第2のカレントスイッチにおけるトランジスタQ4がオ
ンとなり、−方トランジスタQ3がオフとなって出力信
号Qおよびこの電位をそのまま維持する。
第3図は上述したクロック信号CLK、入力信号INお
よび出力信号Qの関係を示すタイミング図であって、入
力信号INのレベルが切換ると、その直後のクロック信
号立上り時に(第3図における時点tOn ++tz
)該入力信号(入カデ一タ)を取り込んで出力信号Qの
レベルが切換り、該入力信号INのレベルが維持されて
いる間は該クロック信号CLKのレベル変化に拘らず該
出力信号Qのレベルはそのまま維持される。なお第3図
に示される出力信号Qの左端点線部は動作開始後、時点
t。で該出力信号Qのレベルが決るまでの不定領域を示
している。
よび出力信号Qの関係を示すタイミング図であって、入
力信号INのレベルが切換ると、その直後のクロック信
号立上り時に(第3図における時点tOn ++tz
)該入力信号(入カデ一タ)を取り込んで出力信号Qの
レベルが切換り、該入力信号INのレベルが維持されて
いる間は該クロック信号CLKのレベル変化に拘らず該
出力信号Qのレベルはそのまま維持される。なお第3図
に示される出力信号Qの左端点線部は動作開始後、時点
t。で該出力信号Qのレベルが決るまでの不定領域を示
している。
しかしながら上述したような従来形のECL回路におい
ては、該クロック信号CLKがローレベルとなっている
間は該クロック信号CLKが入力されるトランジスタQ
、はオフとなっており、したがって該トランジスタQ、
とシリーズに接続されている該第1のカレントスイッチ
を構成するトランジスタQ、およびQ2はともにオフと
なっている。したがってその後該りロフク信号CLKが
ハイレベルに切換りトランジスタQ5がオンとなった時
、該第1のカレントスイッチを構成するトランジスタが
オフからオンに切換る(すなわち入力信号INがハイレ
ベルになればトランジスタQ。
ては、該クロック信号CLKがローレベルとなっている
間は該クロック信号CLKが入力されるトランジスタQ
、はオフとなっており、したがって該トランジスタQ、
とシリーズに接続されている該第1のカレントスイッチ
を構成するトランジスタQ、およびQ2はともにオフと
なっている。したがってその後該りロフク信号CLKが
ハイレベルに切換りトランジスタQ5がオンとなった時
、該第1のカレントスイッチを構成するトランジスタが
オフからオンに切換る(すなわち入力信号INがハイレ
ベルになればトランジスタQ。
がオンとなり、逆に入力信号INがローレベルになれば
トランジスタQ2がオンとなる)のに所定の遅れ時間を
要し、このように第1のカレントスイッチの動作が遅く
なることによって回路のスイッチング速度が遅くなると
いう問題点があった。
トランジスタQ2がオンとなる)のに所定の遅れ時間を
要し、このように第1のカレントスイッチの動作が遅く
なることによって回路のスイッチング速度が遅くなると
いう問題点があった。
同様に該クロック信号CLKがハイレベルとなっている
間は、基準電圧■8□が入力されるトランジスタQ6は
オフとなっており、したがって該トランジスタQ6とシ
リーズに接続されている該第2のカレントスイッチを構
成するトランジスタQ3およびQ、はともにオフとなっ
ている。したがってその後該クロック信号CLKがロー
レベルに切換りトランジスタQ6がオンとなった時、該
第2のカレントスイッチを構成するトランジスタがオフ
からオンに切換る(すなわち入力信号INがハイレベル
になればトランジスタQ3がオンになり、入力信号IN
がローレベルになればトランジスタQ4がオンとなる)
のに所定の遅れ時間を要し、第2のカレントスイッチの
動作が遅くなるという問題点があった。
間は、基準電圧■8□が入力されるトランジスタQ6は
オフとなっており、したがって該トランジスタQ6とシ
リーズに接続されている該第2のカレントスイッチを構
成するトランジスタQ3およびQ、はともにオフとなっ
ている。したがってその後該クロック信号CLKがロー
レベルに切換りトランジスタQ6がオンとなった時、該
第2のカレントスイッチを構成するトランジスタがオフ
からオンに切換る(すなわち入力信号INがハイレベル
になればトランジスタQ3がオンになり、入力信号IN
がローレベルになればトランジスタQ4がオンとなる)
のに所定の遅れ時間を要し、第2のカレントスイッチの
動作が遅くなるという問題点があった。
本発明は上記問題点を解決するためになされたもので、
クロック信号レベルの切換りによって下段の(第3の)
カレントスイッチが切換った時、特に該切換りによって
オンとなるトランジスタとシリーズに接続される上段の
(第1又は第2の)カレントスイッチの動作を早め、回
路のスイッチング速度をも向上させたものである。
クロック信号レベルの切換りによって下段の(第3の)
カレントスイッチが切換った時、特に該切換りによって
オンとなるトランジスタとシリーズに接続される上段の
(第1又は第2の)カレントスイッチの動作を早め、回
路のスイッチング速度をも向上させたものである。
そして上記問題点を解決するために本発明によれば、エ
ミッタ同志が共通接続された1対のトランジスタであっ
て基準電圧が入力されるものと該基準電圧よりハイレベ
ルおよびローレベルの入力信号が切換え入力されるもの
とをそなえた第1のカレントスイッチ、エミッタ同志が
共通接続された1対のトランジスタであって該第1のカ
レントスイッチを構成する1対のトランジスタの各出力
レベルに応じた信号がそれぞれ入力されるものをそなえ
た第2のカレントスイッチ、エミッタ同志が共通接続さ
れそのコレクタを該第1のカレントスイッチのエミッタ
接続点および該第2のカレントスイッチのエミッタ接続
点にそれぞれ接続した1対のトランジスタであって基準
電圧が入力されるものとクロック信号が入力されるもの
とをそなえた第3のカレントスイッチ、および該第3の
カレントスイッチのエミッタ接続点に一端が接続された
定電流源をそなえ、更に該第3のカレントスイッチを構
成しているトランジスタがカットオフしているときにも
該カットオフしているトランジスタに直列に接続されて
いる該第1又は該第2のカレントスイッチにカットオフ
しない程度の電流を流すようにした電流源回路が設けら
れているECL回路が提供される。
ミッタ同志が共通接続された1対のトランジスタであっ
て基準電圧が入力されるものと該基準電圧よりハイレベ
ルおよびローレベルの入力信号が切換え入力されるもの
とをそなえた第1のカレントスイッチ、エミッタ同志が
共通接続された1対のトランジスタであって該第1のカ
レントスイッチを構成する1対のトランジスタの各出力
レベルに応じた信号がそれぞれ入力されるものをそなえ
た第2のカレントスイッチ、エミッタ同志が共通接続さ
れそのコレクタを該第1のカレントスイッチのエミッタ
接続点および該第2のカレントスイッチのエミッタ接続
点にそれぞれ接続した1対のトランジスタであって基準
電圧が入力されるものとクロック信号が入力されるもの
とをそなえた第3のカレントスイッチ、および該第3の
カレントスイッチのエミッタ接続点に一端が接続された
定電流源をそなえ、更に該第3のカレントスイッチを構
成しているトランジスタがカットオフしているときにも
該カットオフしているトランジスタに直列に接続されて
いる該第1又は該第2のカレントスイッチにカットオフ
しない程度の電流を流すようにした電流源回路が設けら
れているECL回路が提供される。
尚、上記電流源回路としては、抵抗等の回路素子が1つ
だけでもよく、また複数の回路素子の組合せでもよい。
だけでもよく、また複数の回路素子の組合せでもよい。
上記構成によれば、該第3のカレントスイッチを構成し
ているトランジスタがカットオフしているときにも該カ
ットオフしているトランジスタに直列に接続されている
該第1又は該第2のカレントスイッチに、それらをカッ
トオフさせない程度の電流力9亥バイパス抵抗を通して
流れるようになり、したがってクロック信号の切換りに
よって該第3のカレントスイッチが切換った時、該切換
りによってオンとなるトランジスタとシリーズに接続さ
れる第1又は第2のカレントスイッチの動作が早くなり
、入力信号切換り時における回路のスイッチング速度も
向上される。
ているトランジスタがカットオフしているときにも該カ
ットオフしているトランジスタに直列に接続されている
該第1又は該第2のカレントスイッチに、それらをカッ
トオフさせない程度の電流力9亥バイパス抵抗を通して
流れるようになり、したがってクロック信号の切換りに
よって該第3のカレントスイッチが切換った時、該切換
りによってオンとなるトランジスタとシリーズに接続さ
れる第1又は第2のカレントスイッチの動作が早くなり
、入力信号切換り時における回路のスイッチング速度も
向上される。
第1図は、本発明の1実施例としてのECL回路の構成
を示すもので、その特徴とするところは、該第3のカレ
ントスイッチを構成しているトランジスタがカットオフ
しているときにも、該カットオフしているトランジスタ
に直列に接続されている該第1又は該第2のカレントス
イッチにカットオフしない程度の電流を流すようにした
バイパス抵抗R1およびR2が設けられている点である
。
を示すもので、その特徴とするところは、該第3のカレ
ントスイッチを構成しているトランジスタがカットオフ
しているときにも、該カットオフしているトランジスタ
に直列に接続されている該第1又は該第2のカレントス
イッチにカットオフしない程度の電流を流すようにした
バイパス抵抗R1およびR2が設けられている点である
。
そして第1図に示される実施例においては、該バイパス
抵抗R,およびR2はそれぞれ、該第3のカレントスイ
ッチを構成するトランジスタQ、およびQ、各コレクタ
と定電流源4の他端(VEE側)との間に接続されてい
る。
抵抗R,およびR2はそれぞれ、該第3のカレントスイ
ッチを構成するトランジスタQ、およびQ、各コレクタ
と定電流源4の他端(VEE側)との間に接続されてい
る。
かかる構成で、いま入力信号INがローレベルからハイ
レベルに切換ったとし、そのときクロック信号CLKが
ローレベルになっているとすると、第3のカレントスイ
ッチにおいて該クロック信号CLKが入力されるトラン
ジスタQ、はオフとなっているが、該ハイレベルの入力
信号INが入力される第1のカレントスイッチにおける
トランジスタQ、には、上記したバイパス用の抵抗R,
を通して3亥トランジスタQ、をカットオフしない程度
の電流が流れている。
レベルに切換ったとし、そのときクロック信号CLKが
ローレベルになっているとすると、第3のカレントスイ
ッチにおいて該クロック信号CLKが入力されるトラン
ジスタQ、はオフとなっているが、該ハイレベルの入力
信号INが入力される第1のカレントスイッチにおける
トランジスタQ、には、上記したバイパス用の抵抗R,
を通して3亥トランジスタQ、をカットオフしない程度
の電流が流れている。
したがってその後、該クロック信号CLKがハイレベル
になって8亥第3のカレントスイッチにおけるトランジ
スタQ、がオンとなった際、該第1のカレントスイッチ
におけるトランジスタQ、を素早くオン状態とする(従
来技術におけるようにトランジスタQ1を完全なオフ状
態からオン状態に切換る場合に比し)ことができ、これ
によって回路のスイッチング速度を高めることができる
。
になって8亥第3のカレントスイッチにおけるトランジ
スタQ、がオンとなった際、該第1のカレントスイッチ
におけるトランジスタQ、を素早くオン状態とする(従
来技術におけるようにトランジスタQ1を完全なオフ状
態からオン状態に切換る場合に比し)ことができ、これ
によって回路のスイッチング速度を高めることができる
。
同様にして入力信号INがハイレベルからローレベルに
切換ったときにも、クロック信号CLKがローレベルと
なっている間は、該第1のカレントスイッチにおけるト
ランジスタQ2には上記バイパス抵抗R,を通して該ト
ランジスタQ2をカットオフしない程度の電流が流れ、
したがってその後、クロック信号CLKがハイレベルに
なってトランジスタQ、がオンとなったときにおける該
トランジスタQ2の動作速度を早めることができる。
切換ったときにも、クロック信号CLKがローレベルと
なっている間は、該第1のカレントスイッチにおけるト
ランジスタQ2には上記バイパス抵抗R,を通して該ト
ランジスタQ2をカットオフしない程度の電流が流れ、
したがってその後、クロック信号CLKがハイレベルに
なってトランジスタQ、がオンとなったときにおける該
トランジスタQ2の動作速度を早めることができる。
またクロック信号CLKがハイレベルになっている間は
、第3のカレントスイッチにおけるトランジスタQ、は
オフとなっているが、該第2のカレントスイッチには該
バイパス抵抗R2を通して該第2のカレントスイッチを
カットオフしない程度の電流が流れ(すなわちその時点
で入力信号INがハイレベルになっていればトランジス
タQ3にカットオフしない程度の電流が流れ、また入力
信号INがローレベルになっていればトランジスタQ4
にカットオフしない程度の電流が流れる)、したがって
その後クロック信号がローレベルとなって第3のカレン
トスイッチにおけるトランジスタQ、がオンとなったと
きにおける8亥トランジスタQ3又はQ4の動作速度を
早めることができる。
、第3のカレントスイッチにおけるトランジスタQ、は
オフとなっているが、該第2のカレントスイッチには該
バイパス抵抗R2を通して該第2のカレントスイッチを
カットオフしない程度の電流が流れ(すなわちその時点
で入力信号INがハイレベルになっていればトランジス
タQ3にカットオフしない程度の電流が流れ、また入力
信号INがローレベルになっていればトランジスタQ4
にカットオフしない程度の電流が流れる)、したがって
その後クロック信号がローレベルとなって第3のカレン
トスイッチにおけるトランジスタQ、がオンとなったと
きにおける8亥トランジスタQ3又はQ4の動作速度を
早めることができる。
本発明によればクロック信号の切換りによって下段の(
第3の)カレントスイッチが切換ったとき、該切換りに
よってオンとなるトランジスタと直列に接続されている
上段の(第1又は第2の)カレントスイッチの動作を早
め、これによって回路のスイッチング速度を向上させる
ことができるので、超高速ICとして好適なECL回路
を実現することが可能となる。
第3の)カレントスイッチが切換ったとき、該切換りに
よってオンとなるトランジスタと直列に接続されている
上段の(第1又は第2の)カレントスイッチの動作を早
め、これによって回路のスイッチング速度を向上させる
ことができるので、超高速ICとして好適なECL回路
を実現することが可能となる。
第1図は、本発明の1実施例としてのECL回路の構成
を示す回路図、 第2図は、従来技術としてのECL回路の構成を例示す
る回路図、 第3図は、シリーズゲート形式〇ECL回路の動作を説
明するタイミング図である。 (符号の説明) 1:第1のカレントスイッチ 2:第2のカレントスイッチ 3:第3のカレントスイッチ 4:定電流源 R1,Rz:バイパス抵抗 本発明の1実施例としての ECL回路の構成を示す図 1 、第1のカレントスイッチ 2 第2のカレントスイッチ 3−第30カレントスイツチ 4 定電流源 R,、R2パイ・ぐス抵抗
を示す回路図、 第2図は、従来技術としてのECL回路の構成を例示す
る回路図、 第3図は、シリーズゲート形式〇ECL回路の動作を説
明するタイミング図である。 (符号の説明) 1:第1のカレントスイッチ 2:第2のカレントスイッチ 3:第3のカレントスイッチ 4:定電流源 R1,Rz:バイパス抵抗 本発明の1実施例としての ECL回路の構成を示す図 1 、第1のカレントスイッチ 2 第2のカレントスイッチ 3−第30カレントスイツチ 4 定電流源 R,、R2パイ・ぐス抵抗
Claims (1)
- 1、エミッタ同志が共通接続された1対のトランジスタ
であって基準電圧が入力されるものと該基準電圧よりハ
イレベルおよびローレベルの入力信号が切換え入力され
るものとをそなえた第1のカレントスイッチ、エミッタ
同志が共通接続された1対のトランジスタであって該第
1のカレントスイッチを構成する1対のトランジスタの
各出力レベルに応じた信号がそれぞれ入力されるものを
そなえた第2のカレントスイッチ、エミッタ同志が共通
接続されそのコレクタを該第1のカレントスイッチのエ
ミッタ接続点および該第2のカレントスイッチのエミッ
タ接続点にそれぞれ接続した1対のトランジスタであっ
て基準電圧が入力されるものとクロック信号が入力され
るものとをそなえた第3のカレントスイッチ、および該
第3のカレントスイッチのエミッタ接続点に一端が接続
された定電流源をそなえ、更に該第3のカレントスイッ
チを構成しているトランジスタがカットオフしていると
きにも該カットオフしているトランジスタに直列に接続
されている該第1又は該第2のカレントスイッチにカッ
トオフしない程度の電流を流すようにした電流源回路が
設けられていることを特徴とするECL回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61142900A JPS631212A (ja) | 1986-06-20 | 1986-06-20 | Ecl回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61142900A JPS631212A (ja) | 1986-06-20 | 1986-06-20 | Ecl回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS631212A true JPS631212A (ja) | 1988-01-06 |
Family
ID=15326211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61142900A Pending JPS631212A (ja) | 1986-06-20 | 1986-06-20 | Ecl回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS631212A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006038612A1 (ja) * | 2004-10-05 | 2006-04-13 | Nec Corporation | 論理回路 |
JP2008211615A (ja) * | 2007-02-27 | 2008-09-11 | Hitachi Ltd | 論理回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5428707A (en) * | 1977-08-08 | 1979-03-03 | Tokyo Yogyo Kk | Container for molten metal for use in iron producing process |
JPS56744A (en) * | 1979-06-15 | 1981-01-07 | Mitsubishi Electric Corp | Synchronizing type logic circuit |
-
1986
- 1986-06-20 JP JP61142900A patent/JPS631212A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5428707A (en) * | 1977-08-08 | 1979-03-03 | Tokyo Yogyo Kk | Container for molten metal for use in iron producing process |
JPS56744A (en) * | 1979-06-15 | 1981-01-07 | Mitsubishi Electric Corp | Synchronizing type logic circuit |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006038612A1 (ja) * | 2004-10-05 | 2006-04-13 | Nec Corporation | 論理回路 |
US7671652B2 (en) | 2004-10-05 | 2010-03-02 | Nec Corporation | Logic circuit for use in a latch circuit and a data reading circuit or the like which includes such a latch circuit |
JP2008211615A (ja) * | 2007-02-27 | 2008-09-11 | Hitachi Ltd | 論理回路 |
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