JP2943034B2 - Ｉ２ ｌゲート - Google Patents
Ｉ２ ｌゲートInfo
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- JP2943034B2 JP2943034B2 JP4098682A JP9868292A JP2943034B2 JP 2943034 B2 JP2943034 B2 JP 2943034B2 JP 4098682 A JP4098682 A JP 4098682A JP 9868292 A JP9868292 A JP 9868292A JP 2943034 B2 JP2943034 B2 JP 2943034B2
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- transistor
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- npn transistor
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Description
【０００１】
【産業上の利用分野】本発明はＩ2 Ｌゲートに係り、よ
り詳細には、ｐ拡散領域を用いてインジェクタから供給
されるベース電流を制御するＩ2 Ｌゲートに関する。
り詳細には、ｐ拡散領域を用いてインジェクタから供給
されるベース電流を制御するＩ2 Ｌゲートに関する。
【０００２】
【従来の技術】Ｉ2 Ｌゲートは、バイポーラトランジス
タを用いた素子でありながら、その集積度がＭＯＳトラ
ンジスタを用いた素子に匹敵することから、高速度のス
イッチングを要求されない回路を構成する場合には、し
ばしばＩ2 Ｌゲートがその素子として用いられている。
タを用いた素子でありながら、その集積度がＭＯＳトラ
ンジスタを用いた素子に匹敵することから、高速度のス
イッチングを要求されない回路を構成する場合には、し
ばしばＩ2 Ｌゲートがその素子として用いられている。
【０００３】この素子においては、その論理回路的構成
が直列に接続された２つのインバータ（図３の91、92に
より示す）である場合、等価回路的には、図４に示すよ
うに、インバータ91、92の各々を、２つのエミッタが形
成された逆方向 npnトランジスタQ91 、Q92 でもって構
成する。そしてこれら逆方向 npnトランジスタQ91 、Q9
2 のそれぞれには、インジェクタと呼ばれる pnpトラン
ジスタQ93 、Q94 を用いてベース電流を供給している。
が直列に接続された２つのインバータ（図３の91、92に
より示す）である場合、等価回路的には、図４に示すよ
うに、インバータ91、92の各々を、２つのエミッタが形
成された逆方向 npnトランジスタQ91 、Q92 でもって構
成する。そしてこれら逆方向 npnトランジスタQ91 、Q9
2 のそれぞれには、インジェクタと呼ばれる pnpトラン
ジスタQ93 、Q94 を用いてベース電流を供給している。
【０００４】また上記構成の等価回路を実現するＩＣチ
ップの構成としては、図５に示すように、表面にｎ形領
域93が形成された基板上にインジェクタとなる帯状のｐ
形領域94を形成する。また逆方向 npnトランジスタQ91
のベースとなるｐ形領域95および逆方向 npnトランジス
タQ92 のベースとなるｐ形領域96を形成する。またこれ
らのｐ形領域95、96のそれぞれについて、エミッタとな
るn+領域97〜100 を形成する。つまり逆方向 npnトラン
ジスタQ91 のコレクタと pnpトランジスタQ93のベース
とを共用とし、逆方向 npnトランジスタQ91 のベースと
pnpトランジスタQ93 のコレクタとを共用として、等価
回路を構成するトランジスタQ91 、Q93の専有面積の縮
小をはかっている (トランジスタQ92 、 Q94についても
同様となっている) 。
ップの構成としては、図５に示すように、表面にｎ形領
域93が形成された基板上にインジェクタとなる帯状のｐ
形領域94を形成する。また逆方向 npnトランジスタQ91
のベースとなるｐ形領域95および逆方向 npnトランジス
タQ92 のベースとなるｐ形領域96を形成する。またこれ
らのｐ形領域95、96のそれぞれについて、エミッタとな
るn+領域97〜100 を形成する。つまり逆方向 npnトラン
ジスタQ91 のコレクタと pnpトランジスタQ93のベース
とを共用とし、逆方向 npnトランジスタQ91 のベースと
pnpトランジスタQ93 のコレクタとを共用として、等価
回路を構成するトランジスタQ91 、Q93の専有面積の縮
小をはかっている (トランジスタQ92 、 Q94についても
同様となっている) 。
【０００５】
【発明が解決しようとする課題】上記したようにＩ2 Ｌ
ゲートでは、各ゲート出力は、逆方向 npnトランジスタ
Q91 、Q92 の各々のベース95、96に形成されたエミッタ
から取り出されることになるので、出力数は、１つのベ
ースに形成可能なエミッタ数に限定されることになる。
ゲートでは、各ゲート出力は、逆方向 npnトランジスタ
Q91 、Q92 の各々のベース95、96に形成されたエミッタ
から取り出されることになるので、出力数は、１つのベ
ースに形成可能なエミッタ数に限定されることになる。
【０００６】また各ベースに形成可能なエミッタ数は３
つ程度に留まることから、図６の81により示すリセット
信号等のように、多くのゲートにその出力が導かれる信
号の場合では、必要とする出力数を確保するため、イン
バータ82の出力の各々にインバータ83、84を接続し、こ
のインバータ83、84の各出力を、リセット信号が必要な
ゲートに導くようにしなければならない。またさらに多
くの出力数が必要な場合では、破線85によりその接続を
示すブロックを追加する。またもっと多くのゲートにリ
セット信号を送出しなければならない場合では、インバ
ータ83、84の出力をさらにインバータに直列接続した構
成とし、出力数の増加をはかることとなる。
つ程度に留まることから、図６の81により示すリセット
信号等のように、多くのゲートにその出力が導かれる信
号の場合では、必要とする出力数を確保するため、イン
バータ82の出力の各々にインバータ83、84を接続し、こ
のインバータ83、84の各出力を、リセット信号が必要な
ゲートに導くようにしなければならない。またさらに多
くの出力数が必要な場合では、破線85によりその接続を
示すブロックを追加する。またもっと多くのゲートにリ
セット信号を送出しなければならない場合では、インバ
ータ83、84の出力をさらにインバータに直列接続した構
成とし、出力数の増加をはかることとなる。
【０００７】そのためリセット信号の出力数を増加させ
ようとする場合には、インバータ数の増加によるチップ
面積の増大が生じると共に、リセット信号の遅延時間が
長くなるという問題を生じていた。
ようとする場合には、インバータ数の増加によるチップ
面積の増大が生じると共に、リセット信号の遅延時間が
長くなるという問題を生じていた。
【０００８】本発明は上記課題を解決するため創案され
たものであり、その目的は、同一信号を多くのゲートに
導く回路構成のときにも、チップ面積の増大と信号経路
における遅延時間の増加とを防止することのできるＩ2
Ｌゲートを提供することにある。
たものであり、その目的は、同一信号を多くのゲートに
導く回路構成のときにも、チップ面積の増大と信号経路
における遅延時間の増加とを防止することのできるＩ2
Ｌゲートを提供することにある。
【０００９】
【課題を解決するための手段】本発明のＩ 2 Ｌゲート
は、インジェクタとなるＰＮＰトランジスタと、ゲート
となる逆方向ＮＰＮトランジスタとを備えたＩ 2 Ｌゲー
トであって、前記ＰＮＰトランジスタのエミッタ領域と
前記逆方向ＮＰＮトランジスタのベース領域との間にｐ
拡散領域が形成されており、当該ｐ拡散領域にインジェ
クタ電流を引き抜くための電極が形成されていることを
特徴としている。
は、インジェクタとなるＰＮＰトランジスタと、ゲート
となる逆方向ＮＰＮトランジスタとを備えたＩ 2 Ｌゲー
トであって、前記ＰＮＰトランジスタのエミッタ領域と
前記逆方向ＮＰＮトランジスタのベース領域との間にｐ
拡散領域が形成されており、当該ｐ拡散領域にインジェ
クタ電流を引き抜くための電極が形成されていることを
特徴としている。
【００１０】
【作用】ｐ拡散領域に形成された電極がオープン状態で
あるときには、インジェクタとしてのＰＮＰトランジス
タのエミッタから流れるインジェクタ電流がゲートとし
ての逆方向ＮＰＮトランジスタのベース側に供給され、
入力信号に応じて逆方向ＮＰＮトランジスタがオンオフ
する一方、ｐ拡散領域に形成された電極に逆方向ＮＰＮ
トランジスタのコレクタ電圧と略等しい電圧が通電され
ると、インジェクタ電流が電極を通じて引き抜かれ、逆
方向ＮＰＮトランジスタが入力信号とは無関係にオフに
なる。
あるときには、インジェクタとしてのＰＮＰトランジス
タのエミッタから流れるインジェクタ電流がゲートとし
ての逆方向ＮＰＮトランジスタのベース側に供給され、
入力信号に応じて逆方向ＮＰＮトランジスタがオンオフ
する一方、ｐ拡散領域に形成された電極に逆方向ＮＰＮ
トランジスタのコレクタ電圧と略等しい電圧が通電され
ると、インジェクタ電流が電極を通じて引き抜かれ、逆
方向ＮＰＮトランジスタが入力信号とは無関係にオフに
なる。
【００１１】
【実施例】以下に、本発明の一実施例について、図面を
参照しつつその説明を行う。
参照しつつその説明を行う。
【００１２】図２は、本発明の一実施例のＩ2 Ｌゲート
により構成され、リセット信号に関与するゲートの接続
を示す論理回路図である。
により構成され、リセット信号に関与するゲートの接続
を示す論理回路図である。
【００１３】図において、ＮＡＮＤゲート41の一対の出
力のうち、一方の出力はＮＡＮＤゲート42の一方の入力
に導かれており、ＮＡＮＤゲート42の出力はＮＡＮＤゲ
ート41の一方の入力に接続されている。つまり一対のＮ
ＡＮＤゲート41、42はフリップフロップの構成となって
いる。
力のうち、一方の出力はＮＡＮＤゲート42の一方の入力
に導かれており、ＮＡＮＤゲート42の出力はＮＡＮＤゲ
ート41の一方の入力に接続されている。つまり一対のＮ
ＡＮＤゲート41、42はフリップフロップの構成となって
いる。
【００１４】またＮＡＮＤゲート42の他方の入力には、
トランジスタQ11 のコレクタから送出されるリセット信
号46が与えられており、ＮＡＮＤゲート41の一対の出力
のうち、他方の出力は、フリップフロップ出力として、
図示されていないブロックの論理回路に導かれている。
トランジスタQ11 のコレクタから送出されるリセット信
号46が与えられており、ＮＡＮＤゲート41の一対の出力
のうち、他方の出力は、フリップフロップ出力として、
図示されていないブロックの論理回路に導かれている。
【００１５】またリセット信号46はＮＡＮＤゲート44の
一方の入力に導かれており、このＮＡＮＤゲート44の他
方の入力にはインバータ43の出力が与えられている。そ
してＮＡＮＤゲート44の出力は、インバータ45を介し、
リセット信号が挿入される出力として、図示されていな
いブロックの論理回路に送出されている。またインバー
タ43には、図示が省略されたブロックからの出力が導か
れている。
一方の入力に導かれており、このＮＡＮＤゲート44の他
方の入力にはインバータ43の出力が与えられている。そ
してＮＡＮＤゲート44の出力は、インバータ45を介し、
リセット信号が挿入される出力として、図示されていな
いブロックの論理回路に送出されている。またインバー
タ43には、図示が省略されたブロックからの出力が導か
れている。
【００１６】図１は、本発明の一実施例であり、図２に
示された論理回路を構成するＩ2 Ｌゲートの構成を示す
説明図である。
示された論理回路を構成するＩ2 Ｌゲートの構成を示す
説明図である。
【００１７】ｎ形領域がその表面に形成された基板上に
は、各ゲート41〜45のそれぞれに対応する逆方向 npnト
ランジスタを構成するため、５つのｐ形領域21〜25が形
成されており、ｐ形領域21はゲート41に対応する逆方向
npnトランジスタのベースを構成し、ｐ形領域22はゲー
ト42に対応するそれを構成し、ｐ形領域23はゲート43に
対応するそれ、24はゲート44に対応するそれ、25はゲー
ト45に対応するそれを構成している。
は、各ゲート41〜45のそれぞれに対応する逆方向 npnト
ランジスタを構成するため、５つのｐ形領域21〜25が形
成されており、ｐ形領域21はゲート41に対応する逆方向
npnトランジスタのベースを構成し、ｐ形領域22はゲー
ト42に対応するそれを構成し、ｐ形領域23はゲート43に
対応するそれ、24はゲート44に対応するそれ、25はゲー
ト45に対応するそれを構成している。
【００１８】そしてｐ形領域21には、ゲート41に対応す
る逆方向 npnトランジスタの２つのエミッタのそれぞれ
を構成するｎ＋領域211 、212 が形成されている（これ
ら２つのｎ＋領域211 、212 は、ＮＡＮＤゲート41の２
つの出力に対応している）。また各ｐ形領域22〜25のそ
れぞれには、それぞれのゲート42〜45に対応する逆方向
npnトランジスタのエミッタとなるｎ＋領域が形成され
ている (図１においては、○を用いて図示することによ
り、ｎ＋領域とその上部に形成された電極とを示してい
る）。
る逆方向 npnトランジスタの２つのエミッタのそれぞれ
を構成するｎ＋領域211 、212 が形成されている（これ
ら２つのｎ＋領域211 、212 は、ＮＡＮＤゲート41の２
つの出力に対応している）。また各ｐ形領域22〜25のそ
れぞれには、それぞれのゲート42〜45に対応する逆方向
npnトランジスタのエミッタとなるｎ＋領域が形成され
ている (図１においては、○を用いて図示することによ
り、ｎ＋領域とその上部に形成された電極とを示してい
る）。
【００１９】またｐ形領域21にはベース電極が形成され
ていて、図１においては、この電極は×213 によって図
示されており、ｐ形領域21およびその他のｐ形領域22〜
25に形成され、×により示されるベース電極と○により
示されるエミッタ電極とは、図２に示す論理回路図の接
続に従ってその各々が接続されている（図１において
は、この接続は破線により示されている）
ていて、図１においては、この電極は×213 によって図
示されており、ｐ形領域21およびその他のｐ形領域22〜
25に形成され、×により示されるベース電極と○により
示されるエミッタ電極とは、図２に示す論理回路図の接
続に従ってその各々が接続されている（図１において
は、この接続は破線により示されている）
【００２０】なおｐ形領域21に形成されたエミッタ212
は、フリップフロップ出力として、図示されていないブ
ロックに接続されており、ｐ形領域23であるベース231
には、図示されていないブロックからの出力が導かれて
いる。またｐ形領域25に形成されたエミッタは、出力と
してその他のブロックに導かれている。
は、フリップフロップ出力として、図示されていないブ
ロックに接続されており、ｐ形領域23であるベース231
には、図示されていないブロックからの出力が導かれて
いる。またｐ形領域25に形成されたエミッタは、出力と
してその他のブロックに導かれている。
【００２１】またｐ形領域21〜25のそれぞれがベースを
構成している５つの逆方向 npnトランジスタのコレクタ
は基板表面に形成されたｎ形領域により構成されてい
て、これら５つの逆方向 npnトランジスタのそれぞれ
は、櫛状の分離領域32によって、互いが互いから電気的
に分離されている。
構成している５つの逆方向 npnトランジスタのコレクタ
は基板表面に形成されたｎ形領域により構成されてい
て、これら５つの逆方向 npnトランジスタのそれぞれ
は、櫛状の分離領域32によって、互いが互いから電気的
に分離されている。
【００２２】そしてこの分離領域32の開口側に沿って
は、インジェクタを構成する帯状のｐ形領域11が形成さ
れており、このｐ形領域11とｐ形領域22とに挟まれた領
域、およびｐ形領域11とｐ形領域24とに挟まれた領域の
それぞれには、ｐ拡散領域14、15が形成されており、ｐ
拡散領域14に形成された電極141 、およびｐ拡散領域15
に形成された電極151 には、破線31により示され、トラ
ンジスタQ11 のコレクタからの出力であるリセット信号
(図２のリセット信号46に対応している）が接続されて
いる。
は、インジェクタを構成する帯状のｐ形領域11が形成さ
れており、このｐ形領域11とｐ形領域22とに挟まれた領
域、およびｐ形領域11とｐ形領域24とに挟まれた領域の
それぞれには、ｐ拡散領域14、15が形成されており、ｐ
拡散領域14に形成された電極141 、およびｐ拡散領域15
に形成された電極151 には、破線31により示され、トラ
ンジスタQ11 のコレクタからの出力であるリセット信号
(図２のリセット信号46に対応している）が接続されて
いる。
【００２３】以上の構成からるな本発明の一実施例につ
いて、以下にその動作説明を行う。トランジスタQ11 が
カットオフ状態にあり、非リセット状態にあるときに
は、ｐ拡散領域14、15はその他の領域に対して非接続の
状態となり、電気的には無視が可能な状態となる。
いて、以下にその動作説明を行う。トランジスタQ11 が
カットオフ状態にあり、非リセット状態にあるときに
は、ｐ拡散領域14、15はその他の領域に対して非接続の
状態となり、電気的には無視が可能な状態となる。
【００２４】そのため５つの逆方向 npnトランジスタの
各ベースであるｐ形領域21〜25、逆方向 npnトランジス
タのコレクタである基板表面に形成されたｎ形領域、お
よびｐ形領域11は、それぞれのｐ形領域21〜25に対応し
た pnpトランジスタのコレクタ、ベース、エミッタを構
成することとなり、この pnpトランジスタは、公知であ
る動作に従って逆方向 npnトランジスタにベース電流の
供給を行う。つまり図１に示すＩ2 Ｌゲートは、ｐ拡散
領域14、15が形成されていない構成の場合と同様の動作
となる。
各ベースであるｐ形領域21〜25、逆方向 npnトランジス
タのコレクタである基板表面に形成されたｎ形領域、お
よびｐ形領域11は、それぞれのｐ形領域21〜25に対応し
た pnpトランジスタのコレクタ、ベース、エミッタを構
成することとなり、この pnpトランジスタは、公知であ
る動作に従って逆方向 npnトランジスタにベース電流の
供給を行う。つまり図１に示すＩ2 Ｌゲートは、ｐ拡散
領域14、15が形成されていない構成の場合と同様の動作
となる。
【００２５】一方、リセット状態となったときには、ト
ランジスタQ11 のベースにＨレベルが供給され、トラン
ジスタQ11 がオン状態となることから、ｐ拡散領域14、
15は逆方向 npnトランジスタのコレクタと同電位とな
る。そのためｐ形領域11と基板表面のｎ形領域とｐ拡散
領域14とは、 pnpトランジスタのエミッタ、ベース、コ
レクタのそれぞれを構成することになる。
ランジスタQ11 のベースにＨレベルが供給され、トラン
ジスタQ11 がオン状態となることから、ｐ拡散領域14、
15は逆方向 npnトランジスタのコレクタと同電位とな
る。そのためｐ形領域11と基板表面のｎ形領域とｐ拡散
領域14とは、 pnpトランジスタのエミッタ、ベース、コ
レクタのそれぞれを構成することになる。
【００２６】その結果、ｐ形領域11からの電流は、 pnp
トランジスタのコレクタとなるｐ拡散領域14を介してト
ランジスタQ11 のコレクタに流れ込むこととなって、逆
方向npnトランジスタのベースであるｐ形領域22にはｐ
形領域11からの電流が供給されない。このことは、逆方
向 npnトランジスタのベースにＬレベルが導かれたこと
を意味する。
トランジスタのコレクタとなるｐ拡散領域14を介してト
ランジスタQ11 のコレクタに流れ込むこととなって、逆
方向npnトランジスタのベースであるｐ形領域22にはｐ
形領域11からの電流が供給されない。このことは、逆方
向 npnトランジスタのベースにＬレベルが導かれたこと
を意味する。
【００２７】このことを図２の論理回路図に戻って説明
すると、リセット信号46がＬレベルとなったときには、
ＮＡＮＤゲート42の一対の入力のうち、リセット信号46
の接続側の端子にＬレベルが与えられたことと等価とな
り、ＮＡＮＤゲート41、42により構成されたフリップフ
ロップは、初期状態にイニシャライズされることにな
る。
すると、リセット信号46がＬレベルとなったときには、
ＮＡＮＤゲート42の一対の入力のうち、リセット信号46
の接続側の端子にＬレベルが与えられたことと等価とな
り、ＮＡＮＤゲート41、42により構成されたフリップフ
ロップは、初期状態にイニシャライズされることにな
る。
【００２８】また上記動作は、ｐ拡散領域15についても
同様となるため、リセット時にはＮＡＮＤゲート44のリ
セット信号46接続側がＬレベルとなり、ＮＡＮＤゲート
44の出力には、リセットを示すＨレベルが送出されるこ
ととなる。
同様となるため、リセット時にはＮＡＮＤゲート44のリ
セット信号46接続側がＬレベルとなり、ＮＡＮＤゲート
44の出力には、リセットを示すＨレベルが送出されるこ
ととなる。
【００２９】なお本発明は上記実施例に限定されず、多
数のゲートに導く必要のある信号がリセット信号である
場合について説明したが、その他の、多数のゲートに導
く必要のある信号として、例えばクロック信号等の場合
にも同様に適用することが可能である。
数のゲートに導く必要のある信号がリセット信号である
場合について説明したが、その他の、多数のゲートに導
く必要のある信号として、例えばクロック信号等の場合
にも同様に適用することが可能である。
【００３０】
【発明の効果】以上、本発明に係るＩ 2 Ｌゲートによる
場合、ｐ拡散領域に形成された電極がオープン状態であ
るときには、インジェクタとしてのＰＮＰトランジスタ
のエミッタから流れるインジェクタ電流がゲートとして
の逆方向ＮＰＮトランジスタのベース側に供給され、入
力信号に応じて逆方向ＮＰＮトランジスタがオンオフす
る一方、ｐ拡散領域に形成された電極に逆方向ＮＰＮト
ランジスタのコレクタ電圧と等しい電圧が通電される
と、インジェクタ電流が電極を通じて引き抜かれ、逆方
向ＮＰＮトランジスタが入力信号とは無関係にオフにな
る構成となっているので、Ｉ 2 Ｌゲートが多数あって
も、１つのリセット信号でもって各ゲートを一斉にリセ
ットさせることができる。即ち、従来とは異なり、リセ
ットをするため必要なゲートを大幅に削減することがで
き、チップの小型化と回路の高速化を図ることが可能に
なる。
場合、ｐ拡散領域に形成された電極がオープン状態であ
るときには、インジェクタとしてのＰＮＰトランジスタ
のエミッタから流れるインジェクタ電流がゲートとして
の逆方向ＮＰＮトランジスタのベース側に供給され、入
力信号に応じて逆方向ＮＰＮトランジスタがオンオフす
る一方、ｐ拡散領域に形成された電極に逆方向ＮＰＮト
ランジスタのコレクタ電圧と等しい電圧が通電される
と、インジェクタ電流が電極を通じて引き抜かれ、逆方
向ＮＰＮトランジスタが入力信号とは無関係にオフにな
る構成となっているので、Ｉ 2 Ｌゲートが多数あって
も、１つのリセット信号でもって各ゲートを一斉にリセ
ットさせることができる。即ち、従来とは異なり、リセ
ットをするため必要なゲートを大幅に削減することがで
き、チップの小型化と回路の高速化を図ることが可能に
なる。
【図１】本発明の一実施例であり、図２に示された論理
回路を構成するＩ2 Ｌゲートの構成を示す説明図であ
る。
回路を構成するＩ2 Ｌゲートの構成を示す説明図であ
る。
【図２】本発明の一実施例のＩ2 Ｌゲートにより構成さ
れ、リセット信号に関与するゲートの接続を示す論理回
路図である。
れ、リセット信号に関与するゲートの接続を示す論理回
路図である。
【図３】従来において使用されている直列接続された２
つのインバータを示す論理回路図である。
つのインバータを示す論理回路図である。
【図４】図３により示された論理回路を示すＩ2 Ｌゲー
トの等価回路図である。
トの等価回路図である。
【図５】図４により示された等価回路を構成するＩ2 Ｌ
ゲートの構成を示す説明図である。
ゲートの構成を示す説明図である。
【図６】従来技術のリセット信号に関与する部分を示す
論理回路図である。
論理回路図である。
11 ｐ形領域 14、15 ｐ拡散領域 22、24 ｐ形領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8222 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 27/06 H01L 27/08 H01L 27/082
Claims (1)
- 【請求項１】 インジェクタとなるＰＮＰトランジスタ
と、ゲートとなる逆方向ＮＰＮトランジスタとを備えた
Ｉ 2 Ｌゲートにおいて、前記ＰＮＰトランジスタのエミ
ッタ領域と前記逆方向ＮＰＮトランジスタのベース領域
との間にｐ拡散領域が形成されており、当該ｐ拡散領域
にインジェクタ電流を引き抜くための電極が形成されて
いることを特徴としたＩ2 Ｌゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098682A JP2943034B2 (ja) | 1992-03-24 | 1992-03-24 | Ｉ２ ｌゲート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4098682A JP2943034B2 (ja) | 1992-03-24 | 1992-03-24 | Ｉ２ ｌゲート |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05275632A JPH05275632A (ja) | 1993-10-22 |
| JP2943034B2 true JP2943034B2 (ja) | 1999-08-30 |
Family
ID=14226283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4098682A Expired - Fee Related JP2943034B2 (ja) | 1992-03-24 | 1992-03-24 | Ｉ２ ｌゲート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2943034B2 (ja) |
-
1992
- 1992-03-24 JP JP4098682A patent/JP2943034B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05275632A (ja) | 1993-10-22 |
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