JPH05259830A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH05259830A JPH05259830A JP4057866A JP5786692A JPH05259830A JP H05259830 A JPH05259830 A JP H05259830A JP 4057866 A JP4057866 A JP 4057866A JP 5786692 A JP5786692 A JP 5786692A JP H05259830 A JPH05259830 A JP H05259830A
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- JP
- Japan
- Prior art keywords
- switching
- transistor
- differential
- latch circuit
- circuit
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- Pending
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Abstract
(57)【要約】
【目的】 ラッチ回路におけるミッドポイントノイズを
低減することである。 【構成】 入力データを受ける差動トランジスタＱ１，
Ｑ２とエミッタを共通にする切換え用トランジスタＱ５
を設け、また、フリップフロップを構成するトランジス
タＱ３，Ｑ４とエミッタを共通にする切換え用トランジ
スタＱ６を設けて、Ｑ５およびＱ６に相補クロックを供
給してスイッチングする。従来の電流源切換え方式に代
えて、ＥＣＬと同様の差動切換え方式を採用したことに
より、スムーズが切り替わりが行え、ラッチ回路におけ
るミッドポイントノイズを低減することができる。
低減することである。 【構成】 入力データを受ける差動トランジスタＱ１，
Ｑ２とエミッタを共通にする切換え用トランジスタＱ５
を設け、また、フリップフロップを構成するトランジス
タＱ３，Ｑ４とエミッタを共通にする切換え用トランジ
スタＱ６を設けて、Ｑ５およびＱ６に相補クロックを供
給してスイッチングする。従来の電流源切換え方式に代
えて、ＥＣＬと同様の差動切換え方式を採用したことに
より、スムーズが切り替わりが行え、ラッチ回路におけ
るミッドポイントノイズを低減することができる。
Description
【０００１】
【産業上の利用分野】本発明はラッチ回路に関し、特
に、ＥＣＬ構成のラッチ回路のノイズ特性の向上に関す
る。
に、ＥＣＬ構成のラッチ回路のノイズ特性の向上に関す
る。
【０００２】
【従来の技術】図３は従来のラッチ回路の一例の構成を
示す図である。このようなＥＣＬ構成のラッチ回路は、
例えば、Ｄ／Ａコンバータの出力段に用いられるもので
あり、相補入力データを受ける差動回路（ｑ１，ｑ２，
ｑ５，ｒ１，Ｉ１）と、フリップフロップ（ｑ３，ｑ
４，ｑ６，ｑ７，ｑ８，Ｉ１，Ｉ２，Ｉ３）とから構成
されている。
示す図である。このようなＥＣＬ構成のラッチ回路は、
例えば、Ｄ／Ａコンバータの出力段に用いられるもので
あり、相補入力データを受ける差動回路（ｑ１，ｑ２，
ｑ５，ｒ１，Ｉ１）と、フリップフロップ（ｑ３，ｑ
４，ｑ６，ｑ７，ｑ８，Ｉ１，Ｉ２，Ｉ３）とから構成
されている。
【０００３】この従来例では、相補クロック（ＣＬＫ，
ＣＬＫバー（ＣＬＫの反転信号であり、本明細書では反
転信号には、以下同様に末尾にバーを付す表記を行
う））によって電流源トランジスタｑ５，ｑ６をスイッ
チングし、定電流の切換えを行うことにより、差動回路
とフリップフロップを交互にオン／オフする。これによ
り、相補データ（Ｄ，Ｄバー）の取込み／ラッチが行わ
れ、相補出力（ＶOUT ，Ｖ OUT バー）が得られる。
ＣＬＫバー（ＣＬＫの反転信号であり、本明細書では反
転信号には、以下同様に末尾にバーを付す表記を行
う））によって電流源トランジスタｑ５，ｑ６をスイッ
チングし、定電流の切換えを行うことにより、差動回路
とフリップフロップを交互にオン／オフする。これによ
り、相補データ（Ｄ，Ｄバー）の取込み／ラッチが行わ
れ、相補出力（ＶOUT ，Ｖ OUT バー）が得られる。
【０００４】
【発明が解決しようとする課題】上述した従来のラッチ
回路は、差動回路によって取り込んだデータをフリップ
フロップによってラッチする際、その移行過程において
ミッドポイントノイズが発生し、このノイズが、例え
ば、次段のアナログ回路に漏れてアナログ回路の波形品
質を劣化させる場合があるという問題点がある。
回路は、差動回路によって取り込んだデータをフリップ
フロップによってラッチする際、その移行過程において
ミッドポイントノイズが発生し、このノイズが、例え
ば、次段のアナログ回路に漏れてアナログ回路の波形品
質を劣化させる場合があるという問題点がある。
【０００５】ミッドポイントノイズについて、以下、図
４を参照して具体的に説明する。図４（ａ）のように、
時刻ｔ３にクロックＣＬＫがハイレベルに変化してトラ
ンジスタｑ５がオン，ｑ６がオフとなり、相補入力デー
タ（Ｄ，Ｄバー，それぞれ「Ｈ」，「Ｌ」）を取込み、
時刻ｔ４に、ＣＬＫバーがハイレベルとなってトランジ
スタｑ６がオン，ｑ５がオフとなってデータをラッチす
る。
４を参照して具体的に説明する。図４（ａ）のように、
時刻ｔ３にクロックＣＬＫがハイレベルに変化してトラ
ンジスタｑ５がオン，ｑ６がオフとなり、相補入力デー
タ（Ｄ，Ｄバー，それぞれ「Ｈ」，「Ｌ」）を取込み、
時刻ｔ４に、ＣＬＫバーがハイレベルとなってトランジ
スタｑ６がオン，ｑ５がオフとなってデータをラッチす
る。
【０００６】このとき、トランジスタｑ１，ｑ３を流れ
る電流（ｉｃ（ｑ１），ｉｃ（ｑ３））は図４（ｂ）の
ようになり、負荷抵抗ｒ１を流れるトータルの電流は、
これらの電流の和となる（図４（ｃ））。この場合に点
線の円で囲まれるＡ部において電流量の減少が発生し、
Ｂ部において過渡的な上昇が発生する。これは、トラン
ジスタｑ３がオフからオンに移行するのが遅れ（すなわ
ち、図４（ｂ）におけるｉｃ（ｑ１），ｉｃ（ｑ３）の
クロスポイントが振幅の中点より下がり）、電流吸引量
が瞬時的に低下し、その後のオンによって急激に電流を
引くことに起因するものである。
る電流（ｉｃ（ｑ１），ｉｃ（ｑ３））は図４（ｂ）の
ようになり、負荷抵抗ｒ１を流れるトータルの電流は、
これらの電流の和となる（図４（ｃ））。この場合に点
線の円で囲まれるＡ部において電流量の減少が発生し、
Ｂ部において過渡的な上昇が発生する。これは、トラン
ジスタｑ３がオフからオンに移行するのが遅れ（すなわ
ち、図４（ｂ）におけるｉｃ（ｑ１），ｉｃ（ｑ３）の
クロスポイントが振幅の中点より下がり）、電流吸引量
が瞬時的に低下し、その後のオンによって急激に電流を
引くことに起因するものである。
【０００７】これによって、図４（ｄ），（ｅ）に示す
ように、出力電圧にアンダーシュートおよびオーバーシ
ュートが生じ、その変動幅は最大で２１８ｍＶにもな
り、ミッドポイントノイズが生じる。
ように、出力電圧にアンダーシュートおよびオーバーシ
ュートが生じ、その変動幅は最大で２１８ｍＶにもな
り、ミッドポイントノイズが生じる。
【０００８】トランジスタｑ３がオフからオンに移行す
る際の遅延の原因は、電流源の切換えトランジスタｑ６
とフリップフロップを構成する差動対トランジスタｑ３
とが縦に積み上げられた構成となっており、ｑ６のオン
後にｑ３がオンするという構造上の特性や、図３中に点
線で示されるような、トランジスタｑ６のコレクタとサ
ブストレート間の寄生容量の充電遅延等によると考えら
れる。
る際の遅延の原因は、電流源の切換えトランジスタｑ６
とフリップフロップを構成する差動対トランジスタｑ３
とが縦に積み上げられた構成となっており、ｑ６のオン
後にｑ３がオンするという構造上の特性や、図３中に点
線で示されるような、トランジスタｑ６のコレクタとサ
ブストレート間の寄生容量の充電遅延等によると考えら
れる。
【０００９】本発明はこのような問題点に着目してなさ
れたものであり、その目的は、ラッチ回路のミッドポイ
ントノイズを低減することにある。
れたものであり、その目的は、ラッチ回路のミッドポイ
ントノイズを低減することにある。
【００１０】
【課題を解決するための手段】本発明は、相補入力デー
タを差動回路で受け、この差動回路の出力をフリップフ
ロップによりラッチするラッチ回路であって、前記差動
回路を構成する差動対トランジスタのそれぞれと差動対
の関係をなす第１の切換え用トランジスタと、前記フリ
ップフロップを構成する差動対トランジスタのそれぞれ
と差動対の関係をなす第２の切換え用トランジスタとが
設けられ、この第１および第２の切換え用トランジスタ
はそれぞれ、相補クロックにより交互にスイッチングさ
れ、これによって、前記差動回路およびフリップフップ
が相補的にオン／オフし、入力データの取込みとデータ
のラッチが交互に行われることを特徴とする。
タを差動回路で受け、この差動回路の出力をフリップフ
ロップによりラッチするラッチ回路であって、前記差動
回路を構成する差動対トランジスタのそれぞれと差動対
の関係をなす第１の切換え用トランジスタと、前記フリ
ップフロップを構成する差動対トランジスタのそれぞれ
と差動対の関係をなす第２の切換え用トランジスタとが
設けられ、この第１および第２の切換え用トランジスタ
はそれぞれ、相補クロックにより交互にスイッチングさ
れ、これによって、前記差動回路およびフリップフップ
が相補的にオン／オフし、入力データの取込みとデータ
のラッチが交互に行われることを特徴とする。
【００１１】
【作用】本発明では、従来のような縦に積み上げるトラ
ンジスタ構成をやめ、ＥＣＬと同様の差動切換え構成を
採用している。したがって、下のトランジスタがオンし
てから上のトランジスタがオンするというような構造的
な遅延が生じない。また、高速ロジックと同様の差動対
による切換え方式であるため、高速動作が可能となる。
ンジスタ構成をやめ、ＥＣＬと同様の差動切換え構成を
採用している。したがって、下のトランジスタがオンし
てから上のトランジスタがオンするというような構造的
な遅延が生じない。また、高速ロジックと同様の差動対
による切換え方式であるため、高速動作が可能となる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のラッチ回路の一実施例の構
成を示す図である。
て説明する。図１は本発明のラッチ回路の一実施例の構
成を示す図である。
【００１３】本実施例のラッチ回路において、トランジ
スタＱ１〜Ｑ４，Ｑ７，Ｑ８，抵抗Ｒ１，Ｒ２は、図３
の従来例のトランジスタｑ１〜ｑ４，ｑ７，ｑ８，抵抗
ｒ１，ｒ２に相当するものであり、差動回路で相補デー
タを受けてフリップフロップでラッチするという基本的
な構成は同様である。但し、本実施例では、トランジス
タＱ１，Ｑ２とエミッタが共通である切換え用トランジ
スタＱ５と、トランジスタＱ３，Ｑ４とエミッタが共通
である切換え用トランジスタＱ６とが設けられ、Ｑ５，
Ｑ６のベースに相補クロック（ＣＬＫ，ＣＬＫバー）が
供給されるようになっている点、および、それぞれの差
動対に対して、独立の定電流源Ｉ４，Ｉ５が設けられて
いる点が異なる。
スタＱ１〜Ｑ４，Ｑ７，Ｑ８，抵抗Ｒ１，Ｒ２は、図３
の従来例のトランジスタｑ１〜ｑ４，ｑ７，ｑ８，抵抗
ｒ１，ｒ２に相当するものであり、差動回路で相補デー
タを受けてフリップフロップでラッチするという基本的
な構成は同様である。但し、本実施例では、トランジス
タＱ１，Ｑ２とエミッタが共通である切換え用トランジ
スタＱ５と、トランジスタＱ３，Ｑ４とエミッタが共通
である切換え用トランジスタＱ６とが設けられ、Ｑ５，
Ｑ６のベースに相補クロック（ＣＬＫ，ＣＬＫバー）が
供給されるようになっている点、および、それぞれの差
動対に対して、独立の定電流源Ｉ４，Ｉ５が設けられて
いる点が異なる。
【００１４】次に、図２を用いて動作を説明する。本実
施例では、切換え用トランジスタＱ５，Ｑ６のオンによ
って、差動対Ｑ１とＱ２、または差動対Ｑ３とＱ４を強
制的にオフに移行させることから、相補クロック（ＣＬ
Ｋ，ＣＬＫバー）のレベルと相補入力データ（Ｄ，Ｄバ
ー）のレベルは、図２（ａ）に示すような関係に調整さ
れている。すなわち、相補クロック（ＣＬＫ，ＣＬＫバ
ー）の「Ｈ」レベルは、相補入力データ（Ｄ，Ｄバー）
の「Ｈ」よりも高く、かつ、相補クロック（ＣＬＫ，Ｃ
ＬＫバー）の「Ｌ」レベルは、相補入力データ（Ｄ，Ｄ
バー）の「Ｈ」よりも低く設定されている。なお、信号
振幅は、従来と同様に４００ｍＶである。
施例では、切換え用トランジスタＱ５，Ｑ６のオンによ
って、差動対Ｑ１とＱ２、または差動対Ｑ３とＱ４を強
制的にオフに移行させることから、相補クロック（ＣＬ
Ｋ，ＣＬＫバー）のレベルと相補入力データ（Ｄ，Ｄバ
ー）のレベルは、図２（ａ）に示すような関係に調整さ
れている。すなわち、相補クロック（ＣＬＫ，ＣＬＫバ
ー）の「Ｈ」レベルは、相補入力データ（Ｄ，Ｄバー）
の「Ｈ」よりも高く、かつ、相補クロック（ＣＬＫ，Ｃ
ＬＫバー）の「Ｌ」レベルは、相補入力データ（Ｄ，Ｄ
バー）の「Ｈ」よりも低く設定されている。なお、信号
振幅は、従来と同様に４００ｍＶである。
【００１５】まず、（ａ）に示されるように、時刻ｔ１
にクロックＣＬＫが「Ｌ」，ＣＬＫバーが「Ｈ」とな
る。これにより、トランジスタＱ５がオフ，Ｑ１がオン
となり、また、トランジスタＱ６がオンし、Ｑ３，Ｑ４
がカットオフとなる。次に、時刻ｔ２に、クロックＣＬ
Ｋが「Ｈ」，ＣＬＫバーが「Ｌ」となると、トランジス
タＱ５がオン，Ｑ１，Ｑ２がオフとなり、また、トラン
ジスタＱ６がオフし、Ｑ３がオンする。
にクロックＣＬＫが「Ｌ」，ＣＬＫバーが「Ｈ」とな
る。これにより、トランジスタＱ５がオフ，Ｑ１がオン
となり、また、トランジスタＱ６がオンし、Ｑ３，Ｑ４
がカットオフとなる。次に、時刻ｔ２に、クロックＣＬ
Ｋが「Ｈ」，ＣＬＫバーが「Ｌ」となると、トランジス
タＱ５がオン，Ｑ１，Ｑ２がオフとなり、また、トラン
ジスタＱ６がオフし、Ｑ３がオンする。
【００１６】この場合のトランジスタＱ１，Ｑ３を流れ
る電流（ｉｃＱ１，ｉｃＱ３）の切り替わり点（クロス
点）は、図２（ｂ）に示されるように、振幅のほぼ中点
となる。すなわち、トランジスタＱ１による電流吸引か
らトランジスタＱ３への電流吸引への移行がスムーズに
行われる。したがって、図２（ｃ）〜（ｅ）に示される
ように、従来例のような、大きなオーバーシュートやア
ンダーシュートが出力に生じない。すなわち、出力の最
大変動幅も７３ｍＶに縮小され（従来は２１８ｍＶ）、
次段の回路に対して悪影響を及ぼすことがない。
る電流（ｉｃＱ１，ｉｃＱ３）の切り替わり点（クロス
点）は、図２（ｂ）に示されるように、振幅のほぼ中点
となる。すなわち、トランジスタＱ１による電流吸引か
らトランジスタＱ３への電流吸引への移行がスムーズに
行われる。したがって、図２（ｃ）〜（ｅ）に示される
ように、従来例のような、大きなオーバーシュートやア
ンダーシュートが出力に生じない。すなわち、出力の最
大変動幅も７３ｍＶに縮小され（従来は２１８ｍＶ）、
次段の回路に対して悪影響を及ぼすことがない。
【００１７】
【発明の効果】以上説明したように本発明は、ラッチ回
路にＥＣＬと同様の差動切換え方式を採用することによ
り、電流切換え時のトランジスタのオン遅延を抑制し、
スムーズな切り替わりを実現することにより、ミッドポ
イントノイズを低減することができるという効果があ
る。
路にＥＣＬと同様の差動切換え方式を採用することによ
り、電流切換え時のトランジスタのオン遅延を抑制し、
スムーズな切り替わりを実現することにより、ミッドポ
イントノイズを低減することができるという効果があ
る。
【図１】本発明の一実施例の構成を示す図である。
【図２】（ａ）〜（Ｅ）は、図１の実施例の動作を説明
するための波形図である。
するための波形図である。
【図３】従来例の構成を示す図である。
【図４】（ａ）〜（Ｅ）は、図３の従来例の動作を説明
するための波形図である。
するための波形図である。
Ｑ１〜Ｑ８ ＮＰＮトランジスタ Ｒ１，Ｒ２ 負荷抵抗 Ｄ，Ｄバー 相補入力データ ＣＬＫ，ＣＬＫバー 切換えクロック
Claims (1)
- 【請求項１】相補入力データを差動回路（Ｑ１，Ｑ２，
Ｒ１，Ｉ４）で受け、この差動回路の出力をフリップフ
ロップ（Ｑ３，Ｑ４，Ｑ７，Ｑ８，Ｒ２，Ｉ５）により
ラッチするラッチ回路であって、 前記差動回路を構成する差動対トランジスタ（Ｑ１，Ｑ
２）のそれぞれと差動対の関係をなす第１の切換え用ト
ランジスタ（Ｑ５）と、前記フリップフロップを構成す
る差動対トランジスタ（Ｑ３，Ｑ４）のそれぞれと差動
対の関係をなす第２の切換え用トランジスタ（Ｑ６）と
が設けられ、この第１および第２の切換え用トランジス
タ（Ｑ５，Ｑ６）はそれぞれ、相補クロックにより交互
にスイッチングされ、これによって、前記差動回路およ
びフリップフップが相補的にオン／オフし、入力データ
の取込みとデータのラッチが交互に行われることを特徴
とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4057866A JPH05259830A (ja) | 1992-03-16 | 1992-03-16 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4057866A JPH05259830A (ja) | 1992-03-16 | 1992-03-16 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259830A true JPH05259830A (ja) | 1993-10-08 |
Family
ID=13067914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4057866A Pending JPH05259830A (ja) | 1992-03-16 | 1992-03-16 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259830A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006038612A1 (ja) * | 2004-10-05 | 2006-04-13 | Nec Corporation | 論理回路 |
| JPWO2004112247A1 (ja) * | 2003-06-16 | 2006-07-20 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
| JP2007096484A (ja) * | 2005-09-27 | 2007-04-12 | Hitachi Ltd | 論理回路 |
-
1992
- 1992-03-16 JP JP4057866A patent/JPH05259830A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004112247A1 (ja) * | 2003-06-16 | 2006-07-20 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
| JP2010178382A (ja) * | 2003-06-16 | 2010-08-12 | Nec Corp | 差動回路への漏洩電流が抑制された論理回路 |
| JP4539863B2 (ja) * | 2003-06-16 | 2010-09-08 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
| WO2006038612A1 (ja) * | 2004-10-05 | 2006-04-13 | Nec Corporation | 論理回路 |
| JPWO2006038612A1 (ja) * | 2004-10-05 | 2008-08-07 | 日本電気株式会社 | 論理回路 |
| US7671652B2 (en) | 2004-10-05 | 2010-03-02 | Nec Corporation | Logic circuit for use in a latch circuit and a data reading circuit or the like which includes such a latch circuit |
| JP4683234B2 (ja) * | 2004-10-05 | 2011-05-18 | 日本電気株式会社 | 論理回路 |
| JP2007096484A (ja) * | 2005-09-27 | 2007-04-12 | Hitachi Ltd | 論理回路 |
| US7535261B2 (en) | 2005-09-27 | 2009-05-19 | Hitachi, Ltd. | Logic circuit |
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