JPWO2006038612A1

JPWO2006038612A1 - 論理回路

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Abstract

本発明の論理回路は、入力されるデータ信号に対応して動作する第１の差動トランジスタ対Ｑ１，Ｑ２と、第１の差動トランジスタ対Ｑ１，Ｑ２に電流を供給するための電流源と、第１の差動トランジスタ対Ｑ１，Ｑ２の共通エミッタと電流源との間に接続され、入力されるクロック信号に対応して動作する第１のトランジスタＱ５と、第１の差動トランジスタ対Ｑ１，Ｑ２の共通エミッタと第１のトランジスタＱ５のコレクタとの間の第１の接続点に接続され、第１の接続点の電位を安定化する第１の電位安定化回路３０ａとを有する構成である。

Description

本発明は、ラッチ回路およびそれを含むデータ読込み回路等に用いられる論理回路に関する。

ラッチ回路は、論理回路の基本要素回路として多くの半導体集積回路において使用されている。従来のラッチ回路の構成について説明する。

図１は従来のラッチ回路の一構成例を示す図である。図１に示すラッチ回路は高速動作が必要な用途で用いられるものである。なお、以降の説明では、能動（アクティブ）素子としてバイポーラトランジスタを用いた場合を想定して説明する。

図１に示すように、ラッチ回路は、データ読込・保持用の差動トランジスタ対（以下では、単に“差動対”と称する）と、クロック信号が入力され、上段の差動トランジスタ対への電流切替の役目をする差動トランジスタ対と、さらにその下段に定電流源のトランジスタ段とが縦積みに接続された差動型論理回路が一般的に用いられている。以下に、回路構成について詳細に説明する。

ラッチ回路は、データ信号を読み込む第１の差動対（Q1、Q2）と、データ信号を保持する第２の差動対（Q3、Q4）と、第１の差動対の共通エミッタ点P1および第２の差動対の共通エミッタ点P2に接続され、かつクロック相補信号が入力される第３の差動対(Q5、Q6)と、定電流源をなすトランジスタQ7とを有する構成である。

符号1a、1bはデータ信号が入力されるデータ入力端子であり、第１の差動対のトランジスタQ1、Q2のベースに接続されている。符号2a、2bはクロック信号が入力されるクロック入力端子であり、第３の差動対のトランジスタQ5、Q6のベースに接続されている。符号3a、3bはデータ信号を出力するためのデータ出力端子であり、それぞれの端子は第１の差動対のトランジスタQ1、Q2のコレクタのそれぞれに接続され、第２の差動対のトランジスタQ3、Q4のコレクタのそれぞれに接続されている。そして、データ出力端子3a、3bのそれぞれは、第２の差動対のトランジスタQ3、Q4のベースのそれぞれに接続されている。また、符号5は電位Vccが供給される高電位電源端子であり、第１の差動対のトランジスタQ1、Q2のコレクタのそれぞれが抵抗R1、R2のそれぞれを介して接続されている。符号6は電位Veeが供給される低電位電源端子であり、トランジスタQ7のエミッタが接続されている。

次に、図１に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路について説明する。その回路例が、特開平０５−４８４０２号公報の図４に開示されている。

図２は図１に示した従来のラッチ回路を用いて構成したマスタースレーブ型フリップフロップの回路例である。なお、図１に示したラッチ回路と同様の構成については同一の符号を付している。

図２に示すように、マスター側回路は、図１に示したラッチ回路と、トランジスタQ15、Q16とを有する構成である。トランジスタQ15のベースには、第１の差動対のトランジスタQ1のコレクタと第２の差動対のトランジスタQ3のコレクタが接続されている。トランジスタQ16のベースには、第１の差動対のトランジスタQ2のコレクタと第２の差動対のトランジスタQ4のコレクタが接続されている。トランジスタQ15、Q16のコレクタが高電位電源端子5に接続され、それぞれのエミッタが抵抗R7、R8のそれぞれを介して低電位電源端子6に接続されている。トランジスタQ15と抵抗R7の間の接続点4aは第２の差動対のトランジスタQ4のベースに接続され、トランジスタQ16と抵抗R8の間の接続点4bは第２の差動対のトランジスタQ3のベースに接続されている。接続点4a、4bはマスター側回路部のデータ出力端子となる。トランジスタQ7のエミッタは抵抗R3を介して低電位電源端子6に接続されている。

スレーブ側回路は、マスター側回路と同様な構成になっている。図２に示すように、スレーブ側回路は、データ信号を読み込む第４の差動対（Q8、Q9）と、データ信号を保持する第５の差動対（Q10、Q11）と、第４の差動対の共通エミッタ点P3および第５の差動対の共通エミッタ点P4に接続され、かつクロック相補信号が入力される第６の差動対(Q12、Q13)と、定電流源をなすトランジスタQ14と、トランジスタQ17、Q18とを有する構成である。

トランジスタQ17のベースには、第４の差動対のトランジスタQ8のコレクタと第５の差動対のトランジスタQ10のコレクタが接続されている。トランジスタQ18のベースには、第４の差動対のトランジスタQ9のコレクタと第５の差動対のトランジスタQ11のコレクタが接続されている。トランジスタQ17、Q18のコレクタが高電位電源端子5に接続され、それぞれのエミッタが抵抗R9、R10のそれぞれを介して低電位電源端子6に接続されている。

トランジスタQ17および抵抗R9の間の接続点とトランジスタQ18および抵抗R10の間の接続点のそれぞれが引き出され、符合3a、3bのスレーブ側回路部のデータ出力端子にそれぞれ接続されている。そして、データ出力端子3a、3bのそれぞれは、第５の差動対のトランジスタQ10、Q11のベースのそれぞれに接続されている。一方、マスター側回路部の接続点4a、4bはスレーブ側回路部のデータ入力端子となり、第４の差動対のトランジスタQ8、Q9のベースのそれぞれに接続されている。データ出力端子3a、3bおよびデータ出力端子4a、4bは、フリップフロップ回路部の出力端子となる。

なお、マスタースレーブ型フリップフロップの動作については従来と同様なためその説明を省略する。

上述のフリップフロップ回路のシミュレーション結果について説明する。図３は、データ入力端子1a、1bに40Gbpsの入力データ信号を入力し、クロック入力端子2a、2bに40GHzのクロック信号を入力したときに4a、4b点に出力される出力波形をシミュレーターで計算させた結果を示すグラフである。図３に示すように、入力データ信号はフリップフロップ回路内でクロック信号によってリタイミングされて出力されているが、その出力データ波形にはクロック信号に同期した歪み（以下では、「クロック信号干渉」と称する）が現れている。

図４は図２のフリップフロップ回路において、その動作時のデータ信号処理部の各差動対(Q1、Q2)、(Q3、Q4)、(Q8、Q9)、(Q10、Q11)の共通エミッタ点P1、P2、P3、P4の電位変動を示したものである。縦軸に変動電位をとり、横軸に時間をとっている。共通エミッタ点P2、P3の変動電位はほぼ等しく、その変動電位を実線で示す。また、共通エミッタ点P1の変動電位を一点鎖線で示し、共通エミッタ点P4の変動電位を二点鎖線で示す。

図４に示すように、各共通エミッタ点では電位変動幅が０．１Ｖを越えており、大きな歪みが生じている。これらは、クロック信号に同期した大きな変動があったとき、その変動が差動対の入力電位にノイズとして重畳され、出力波形にクロック信号に同期した歪みが生じていると考えられる。このクロック信号干渉が大きくなると、データ信号のハイレベル、ローレベルの判定が正しく行われずに出力データにエラーが発生する恐れがある。

本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、クロック信号干渉による波形歪みを抑制し、誤り率を改善した高速の論理回路を提供することを目的とする。

上記目的を達成するための本発明の論理回路は、入力されるデータ信号に対応して動作する第１の差動トランジスタ対と、第１の差動トランジスタ対に電流を供給するための電流源と、第１の差動トランジスタ対の共通エミッタと電流源との間に接続され、入力されるクロック信号に対応して動作する第１のトランジスタと、第１の差動トランジスタ対の共通エミッタと第１のトランジスタのコレクタとの間の第１の接続点に接続され、この第１の接続点の電位を安定化する第１の電位安定化回路とを有する構成である。

本発明では、第１の差動トランジスタ対と第１のトランジスタとの間に電位安定化回路が設けられているため、クロック信号に合わせて第１のトランジスタが動作して第１の差動トランジスタ対の共通エミッタに電流を供給する際、クロック信号に同期した歪みが共通エミッタに発生するのを防げる。

本発明の論理回路により、データ信号を処理する差動トランジスタ対の共通エミッタの電位を安定化することにより、クロック信号に同期して生じる出力波形の歪（クロック信号干渉）を抑制し、誤り率を改善した高速の回路を得られる。

図１は従来のラッチ回路の回路図である。図２は従来のフリップフロップ回路の回路図である。図３は従来のフリップフロップ回路の出力波形の計算例である。図４は従来のフリップフロップ回路のデータ処理用差動対の共通エミッタ点の電位変動を示す計算例である。図５は第１実施形態のラッチ回路の回路図である。図６は第１実施形態のフリップフロップ回路の回路図である。図７は第１実施形態のセレクタ回路の回路図である。図８は第２実施形態のラッチ回路の回路図である。図９は第２実施形態のフリップフロップ回路の回路図である。図１０は第２実施形態のフリップフロップ回路の出力波形の計算例である。図１１は第２実施形態のフリップフロップ回路のデータ処理用差動対の共通エミッタ点の電位変動を示す計算例である。図１２は第２実施形態のクロックドインバータ型フリップフロップ回路の回路図である。図１３は第２実施形態のセレクタ回路の回路図である。図１４は第３実施形態のラッチ回路の回路図である。図１５は第３実施形態のフリップフロップ回路の回路図である。図１６は第３実施形態のフリップフロップ回路の出力波形の計算例である。図１７は第３実施形態のフリップフロップ回路のデータ処理用差動対の共通エミッタ点の電位変動を示す計算例である。図１８は第３実施形態のセレクタ回路の回路図である。図１９は第４実施形態のラッチ回路の回路図である。図２０は第４実施形態のフリップフロップ回路の回路図である。図２１は第４実施形態のフリップフロップ回路の出力波形の計算例である。図２２は第４実施形態のフリップフロップ回路のデータ処理用差動対の共通エミッタ点の電位変動を示す計算例である。図２３は第４実施形態のセレクタ回路の回路図である。図２４は第５実施形態のラッチ回路の回路図である。図２５は第６実施形態のラッチ回路の回路図である。図２６は第７実施形態のラッチ回路の回路図である。図２７は第８実施形態のラッチ回路の回路図である。図２８は第９実施形態のラッチ回路の回路図である。図２９は第１０実施形態のラッチ回路の回路図である。図３０は第１１実施形態のラッチ回路の回路図である。図３１は第１２実施形態のラッチ回路の回路図である。図３２は第１２実施形態のフリップフロップ回路の回路図である。

本発明の論理回路は、差動トランジスタ対の共通エミッタに電位安定化回路を設けることを特徴とする。

（第１実施形態）
本実施形態のラッチ回路の構成について説明する。図５は本実施形態のラッチ回路の一構成例を示す回路図である。図１に示した従来のラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図５に示すように、本実施形態のラッチ回路は、図１に示した構成において、第１の差動対の共通エミッタ点P1と第３の差動対との接続点S1、および第２の差動対の共通エミッタ点P2と第３の差動対との接続点S2のそれぞれに電位安定化回路30a、30bがそれぞれ接続されている。

課題解決のためにクロック信号干渉の原因として、データ信号処理部の差動対の共通エミッタ点の電位に注目した。共通エミッタ点P1〜P4の各点は、クロック信号を入力するトランジスタの出力端（コレクタ点）でもあるため、入力されるコレクタ信号に同期して電位が変動する。ここでデータ信号処理部の各差動対トランジスタにおいて、そのベース点に入力されるデータ信号の電位レベルと差動対の共通エミッタ点の電位の差が入力電位に相当し、この入力電位の大きさに応じてトランジスタのコレクタ電流量が決まる。コレクタ電流と負荷抵抗を掛けた値が出力信号の電位レベルとなる。したがって、P1〜P4の共通エミッタ点の電位に図４に示したようなクロック信号に同期した大きな変動がある場合には、その変動が差動対の入力電位にノイズとして重畳され、出力波形にクロック信号に同期した歪みが生じることとなる。

これに対して本発明のラッチ回路では、クロック信号に同期して生じる、共通エミッタ点P1、P2の電位変動を電位安定化回路30a、30bによって小さくする。その結果、第１の差動対および第２の差動対の入力電位にクロック信号に起因するノイズが重畳することを抑制でき、クロック信号干渉のない良好な出力波形を得ることを可能とする。

なお、図５に示した回路において、第１の差動対(Q1、Q2)と、電流源に接続されたトランジスタQ5と、電位安定化回路30aとを有する構成の論理回路であってもよい。この場合においても、クロック信号干渉が共通エミッタ点P1の電位変動を大きくするのを抑制する効果が得られる。

また、本発明は図５に示したラッチ回路に限定されない。以下にその具体例を説明する。図５に示したラッチ回路を用いたフリップフロップ回路などの機能回路であってもよい。図６は本実施形態のラッチ回路を用いたマスタースレーブ型フリップフロップの回路例を示す。なお、図２に示した従来のフリップフロップ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図６に示すように、マスター側回路は、図５に示したラッチ回路と同様に、第１の差動対の共通エミッタ点P1と第３の差動対との接続点S1、および第２の差動対の共通エミッタ点P2と第３の差動対との接続点S2のそれぞれに電位安定化回路30a、30bがそれぞれ接続されている。

また、スレーブ側回路は、第４の差動対の共通エミッタ点P3と第６の差動対との接続点S3、および第５の差動対の共通エミッタ点P4と第６の差動対との接続点S4のそれぞれに電位安定化回路30c、30dがそれぞれ接続されている。

図６に示すフリップフロップ回路では、図５に示したラッチ回路と同様に、第１の差動対および第２の差動対の入力電位にクロック信号に起因するノイズが重畳することを抑制できる。また、クロック信号に同期して生じるP3、P4点の電位変動を電位安定化回路30a、30bによって小さくする結果、第４の差動対および第５の差動対の入力電位にクロック信号に起因するノイズが重畳することを抑制できる。したがって、クロック信号干渉のない良好な出力波形を得ることを可能とする。

次に、図５に示したラッチ回路をセレクタ回路に用いた構成について説明する。図７は本実施形態のラッチ回路を用いたセレクタ回路例を示す図である。図５のラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図７に示すように、セレクタ回路のデータ読込み回路に図５に示したラッチ回路が用いられている。このセレクタ回路では、図５に示したラッチ回路と同様に、第１の差動対の共通エミッタ点P1と第３の差動対との接続点S1、および第２の差動対の共通エミッタ点P2と第３の差動対との接続点S2のそれぞれに電位安定化回路30a、30bがそれぞれ接続されている。

クロック信号に同期して生じる共通エミッタ点P1、P2の電位変動を電位安定化回路30a、30bによって小さくする結果、第１の差動対および第２の差動対の入力電位にクロック信号に起因するノイズが重畳することを抑制でき、クロック信号干渉のない良好な出力波形を得ることを可能とする。

（第２実施形態）
本実施形態のラッチ回路では、電位安定化回路として容量を用いている。本実施形態のラッチ回路の構成について説明する。図８は本実施形態のラッチ回路の一構成例を示す図である。図５に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図８では、図５に示した電位安定化回路として、高電位電源端子5と接続点S1との間に容量C1が設けられ、高電位電源端子5と接続点S2との間に容量C2が設けられている。

次に、図８に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路について説明する。図９は図８に示したラッチ回路を用いたフリップフロップの回路例を示す図である。図６に示したフリップフロップ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

マスター側回路は、図８に示したラッチ回路と同様に、高電位電源端子5と接続点S1との間に容量C1が設けられ、高電位電源端子5と接続点S2との間に容量C2が設けられている。スレーブ側回路は、高電位電源端子5と接続点S3との間に容量C3が設けられ、高電位電源端子5と接続点S4との間に容量C4が設けられている。

次に、図９に示したフリップフロップ回路のシミュレーション結果を説明する。図１０は、データ入力端子1a、1bに40Gbpsのデータ信号を入力し、クロック入力端子2a、2bに40GHzのクロック信号を入力したときに接続点4a、4bに出力される出力データ波形をシミュレーターで計算させた結果を示すグラフである。図１０に示す出力データ波形は、図３に示した波形に比べて波形の歪みが抑制されている。

図１１は共通エミッタ点P1、P2、P3、P4の電位変動の様子を示すグラフである。縦軸に変動電位をとり、横軸に時間をとっている。共通エミッタ点P2、P3の変動電位を実線で示し、共通エミッタ点P1の変動電位を一点鎖線で示し、共通エミッタ点P4の変動電位を二点鎖線で示す。図１１に示すよう、いずれの共通エミッタ点についても、変動幅が−１．７５Ｖから−１．８０Ｖの範囲にほぼ収まっている。図１１に示す電位変動は、図４に示した電位変動に比べて変動幅が小さく、かつ接続点間で変動幅が均等である。

本発明によるフリップフロップ回路では、従来と比較して、共通エミッタ点P1、P2、P3、P4の電位が安定化し、その結果、データ出力波形へのクロック信号干渉が抑制される。

次に、上記電位安定化回路で用いられた容量Cについて説明する。本発明の実施例で示した電位安定化回路の挿入は、クロック信号を入力する差動対(Q5、Q6)、(Q12、Q13)からデータ処理用差動対(Q1、Q2)、(Q3、Q4)、(Q8、Q9)、(Q10、Q11)へ向かうクロックに同期したスイッチング制御信号の経路の間にローパスフィルタを設置したことを意味する。このローパスフィルタによりデータ処理用差動対へ向かう過剰なクロック信号の一部をカットすることでデータ出力波形の改善を実現させる。したがって、電位安定化回路を構成する容量Cの値は、ローパスフィルタの時定数がクロック信号周波数fc近傍になるように選ぶことが望ましい。

クロック信号を入力する差動対のトランジスタの出力抵抗（コレクタ抵抗）をRc、コレクタ側対地容量をCcとすると、2πfc 〜 1／( (C + Cc)・Rc )である。したがって電位安定化回路を構成する容量C₀は、
C₀ = 1／(2πfc・Rc) − Cc
の近傍であることが望ましい。

容量値がC₀よりも過剰に小さいと本ローパスフィルタによってクロック信号は全くカットされず、データ出力波形へのクロック信号干渉抑制の効果は得られない。また、容量値がC₀よりも過剰に大きいと本ローパスフィルタによってクロック信号が完全にカットされ、この場合にはクロック信号に同期したデータ差動対への電流供給切り替えがなされずラッチ回路として機能しなくなる。したがって、本発明の効果が現れるための容量値Cの範囲として、0.1・C₀ ＜ C ＜ 10・C₀が望ましい。

なお、容量を含む本電位安定化回路の構成として、ここでは容量の一方の端子が接続点S1、S2、S3、S4のそれぞれに接続され、他方の端子が高電位電源端子5に接続されている場合について説明したが、接続対象としては高電位電源端子5に限らず高周波的に安定（接地）していればよく、例えば、グランド（接地電位）や図８に示した低電位電源端子6であってもよい。

また、本実施形態の構成は図８に示したラッチ回路や図９に示したマスタースレーブ型のフリップフロップ回路に限定されない。クロックドインバータ型のフリップフロップ回路に本発明を適用した場合について説明する。

図１２はクロックドインバータ型のフリップフロップ回路である。図９に示したフリップフロップ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

クロックドインバータ型フリップフロップ回路は、図９に示したフリップフロップ回路から第２の差動対、第５の差動対および第６の差動対を取り除き、第３の差動対が第１の差動対と第４の差動対に接続された構成である。図１２に示すように、第１の差動対の共通エミッタ点P1と第３の差動対との間の接続点S1に容量C1の一方の端子が接続されている。また、第４の差動対の共通エミッタ点P3と第３の差動対との間の接続点S3に容量C3の一方の端子が接続されている。容量C1、C3の他方の端子は高電位電源端子5に接続されている。

次に、図８に示したラッチ回路をデータ読込み回路として用いたセレクタ回路について説明する。図１３は図８に示したラッチ回路を構成するデータ読込み回路を用いて構成したセレクタ回路である。

図１３に示すセレクタ回路は、図７に示したセレクタ回路の電位安定化回路として容量C1、C2が設けられている。容量C1の一方の端子が第１の差動対の共通エミッタ点P1と第３の差動対との間の接続点S1に接続され、他方の端子が高電位電源端子5に接続されている。容量C2の一方の端子が第２の差動対の共通エミッタ点P2と第３の差動対との間の接続点S2に接続され、他方の端子が高電位電源端子5に接続されている。

このように、図８に示したラッチ回路をフリップフロップ回路や、セレクタ回路など広く論理回路に適用してもよい。

（第３実施形態）
本実施形態のラッチ回路では、電位安定化回路に抵抗分割回路を用いている。本実施形態のラッチ回路の構成について説明する。図１４は本実施形態のラッチ回路の一構成例を示す図である。図５に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図１４に示すラッチ回路は、図５に示した電位安定化回路として抵抗分割回路が設けられている。第１の差動対の共通エミッタ点P1と第３の差動対との間の接続点S1が抵抗R11を介して高電位電源端子5に接続され、かつ抵抗R12を介して低電位電源端子6に接続されている。第２の差動対の共通エミッタ点P2と第３の差動対との間の接続点S2が抵抗R13を介して高電位電源端子5に接続され、かつ抵抗R14を介して低電位電源端子6に接続されている。抵抗分割回路の各抵抗値は接続点S1、S2が所望の電位となるように決定される。なお、高電位電源端子5に印加される電位は、安定した、基準となる電位であればよく、電源電位に限らない。

次に、図１４に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路について説明する。図１５は図１４に示したラッチ回路を用いたフリップフロップの回路例を示す。図６に示したフリップフロップ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

マスター側回路は、図１４に示したラッチ回路と同様に、高電位電源端子5と低電位電源端子6との間に直列接続された抵抗R11および抵抗R12が接続点S1で分割され、高電位電源端子5と低電位電源端子6との間に直列接続された抵抗R13および抵抗R14が接続点S2で分割されている。スレーブ側回路は、高電位電源端子5と低電位電源端子6との間に直列接続された抵抗R15および抵抗R16が接続点S3で分割され、高電位電源端子5と低電位電源端子6との間に直列接続された抵抗R17および抵抗R18が接続点S4で分割されている。

次に、図１５に示したフリップフロップ回路のシミュレーション結果を説明する。図１６は、データ入力端子1a、1bに40Gbpsのデータ信号を入力し、クロック入力端子2a、2bに40GHzのクロック信号を入力したときに4a、4b点に出力される出力データ波形をシミュレーターで計算させた結果を示すグラフである。図１６に示す出力データ波形は、図３に示した波形に比べて波形の歪みが抑制されている。

図１７は共通エミッタ点P1、P2、P3、P4の電位変動の様子を示すグラフである。縦軸に変動電位をとり、横軸に時間をとっている。共通エミッタ点P2、P3の変動電位を実線で示し、共通エミッタ点P1の変動電位を一点鎖線で示し、共通エミッタ点P4の変動電位を二点鎖線で示す。図１７に示すように、どの共通エミッタ点についても電位変動は、−１．８０Ｖを中心にして変動幅が±０．０５Ｖ以内である。図４に示した電位変動に比べて変動幅が小さく、かつ接続点間で変動幅が均等である。

また、本実施例の構成は、図１４に示したラッチ回路や図１５に示したマスタースレーブ型のフリップフロップ回路に限定されない。図１４に示したラッチ回路をセレクタ回路に用いた構成について説明する。

図１８は図１４に示したラッチ回路を構成するデータ読込み回路を用いたセレクタ回路である。図７に示したセレクタ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図１８に示すように、セレクタ回路のデータ読込み回路に図１４に示したラッチ回路が用いられている。このセレクタ回路では、図１４に示したラッチ回路と同様に、高電位電源端子5と低電位電源端子6との間に直列接続された抵抗R11および抵抗R12が接続点S1で分割され、高電位電源端子5と低電位電源端子6との間に直列接続された抵抗R13および抵抗R14が接続点S2で分割されている。

このようにして、図１４に示したラッチ回路をセレクタ回路など広く論理回路に適用してもよい。

（第４実施形態）
本実施形態のラッチ回路では、電位安定化のために容量を用いている。本実施形態のラッチ回路の構成について説明する。図１９は本実施形態のラッチ回路の一構成例を示す図である。図５に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。図１９に示すラッチ回路は、図５に示した電位安定化回路として接続点S1と接続点S2との間に容量C5が設けられている。

次に、図１９に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路について説明する。図２０は図１９に示したラッチ回路を用いたフリップフロップの回路例を示す。図６に示したフリップフロップ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

マスター側回路は、図１９に示したラッチ回路と同様に、接続点S1と接続点S2との間に容量C5が設けられている。スレーブ側回路は、接続点S3と接続点S4との間に容量C6が設けられている。

次に、図２０に示したフリップフロップ回路のシミュレーション結果を説明する。図２１は、データ入力端子1a、1bに40Gbpsのデータ信号を入力し、クロック入力端子2a、2bに40GHzのクロック信号を入力したときに4a、4b点に出力される出力データ波形をシミュレーターで計算させた結果を示すグラフである。図２１に示す出力データ波形は、図３に示した波形に比べて波形の歪みが抑制されている。

図２２は共通エミッタ点P1、P2、P3、P4の電位変動の様子を示すグラフである。縦軸に変動電位をとり、横軸に時間をとっている。共通エミッタ点P2、P3の変動電位を実線で示し、共通エミッタ点P1の変動電位を一点鎖線で示し、共通エミッタ点P4の変動電位を二点鎖線で示す。図２２に示すように、共通エミッタ点P1およびP4の変動電位についての変動幅は、−１．８２Ｖから−１．７３Ｖの０．０９Ｖになるところが一部あるが、大部分が０．０５Ｖである。共通エミッタ点P2、P3の変動幅は０．０５Ｖである。図２２に示すように、各共通エミッタ点の電位変動は、図４に示した電位変動に比べて変動幅が小さく、かつ接続点間で変動幅が均等である。

また、本実施例の構成は、図１９に示したラッチ回路や図２０に示したマスタースレーブ型のフリップフロップ回路に限定されない。図１９に示したラッチ回路をセレクタ回路に用いた構成について説明する。

図２３は図１９に示したラッチ回路を用いたセレクタ回路である。図７に示したセレクタ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図２３に示すセレクタ回路では、データ読込み回路に図１９に示したラッチ回路が用いられている。このセレクタ回路では、図１９に示したラッチ回路と同様に、接続点S1と接続点S2との間に容量C5が設けられている。このようにして、図１９に示したラッチ回路をセレクタ回路など広く論理回路に適用してもよい。

（第５実施形態）
本実施形態のラッチ回路は、第２実施形態と第３実施形態を組み合わせたものである。図２４は本実施形態のラッチ回路の一構成例を示す図である。図８や図１４に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図２４に示すように、ラッチ回路は、図８に示したラッチ回路の接続点S1と高電位電源端子5の間に容量C1が設けられ、かつ接続点S1が高電位電源端子5と低電位電源端子6との間に直列に接続された抵抗R11と抵抗R12を分割している。また、接続点S2と高電位電源端子5の間に容量C2が設けられ、かつ接続点S2が高電位電源端子5と低電位電源端子6との間に直列に接続された抵抗R13と抵抗R14を分割している。

本実施例の構成においても、第２実施形態および第３実施形態と同様に共通エミッタ点P1、P2の電位安定化がなされ、データ出力波形改善の効果が得られる。また、本実施例のラッチ回路、もしくはそれを構成するデータ読込回路は、論理回路の基本要素回路としてフリップフロップ回路やセレクタ回路などのあらゆる半導体集積回路に使用することができる。さらに、容量と抵抗を組み合わせることでどちらか一方の素子の場合よりも多様なレイアウトパターンが考えられ、設計レイアウトの自由度が増す。

（第６実施形態）
本実施形態のラッチ回路は、第２実施形態と第４実施形態を組み合わせたものである。図２５は本実施形態のラッチ回路の一構成例を示す図である。図８や図１９に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図２５に示すように、ラッチ回路は、図８に示したラッチ回路の接続点S1と高電位電源端子5との間に容量C1が設けられ、接続点S2と高電位電源端子5との間に容量C2が設けられている。また、接続点S1と接続点S2との間に容量C5が設けられている。

本実施例の構成においても、第２実施形態および第４実施形態と同様に共通エミッタ点P1、P2の電位安定化がなされ、データ出力波形改善の効果が得られる。また、本実施例のラッチ回路、もしくはそれを構成するデータ読込回路は、論理回路の基本要素回路としてフリップフロップ回路やセレクタ回路などのあらゆる半導体集積回路に使用することができる。さらに、容量C1および容量C2と容量C5との容量値を組み合わせることで設計でき、設計レイアウトの自由度が増す。

（第７実施形態）
本実施形態のラッチ回路は、第３実施形態と第４実施形態とを組み合わせたものである。図２６は本実施形態のラッチ回路の一構成例を示す図である。図１４や図１９に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図２６に示すように、ラッチ回路は、図１４に示したラッチ回路の接続点S1が高電位電源端子5と低電位電源端子6との間に直列に接続された抵抗R11と抵抗R12を分割している。接続点S2が高電位電源端子5と低電位電源端子6との間に直列に接続された抵抗R13と抵抗R14を分割している。また、接続点S1と接続点S2との間に容量C5が設けられている。

本実施例の構成においても、第３実施形態および第４実施形態と同様に接続点P1、P2の電位安定化がなされ、データ出力波形改善の効果が得られる。また、本実施例のラッチ回路、もしくはそれを構成するデータ読込回路は、論理回路の基本要素回路としてフリップフロップ回路やセレクタ回路などのあらゆる半導体集積回路に使用することができる。容量と抵抗を組み合わせることでどちらか一方の素子の場合よりも多様なレイアウトパターンを考えられ、設計レイアウトの自由度が増す。

（第８実施形態）
本実施形態のラッチ回路は、第２実施形態、第３実施形態および第４実施形態を組み合わせたものである。図２７は本実施形態のラッチ回路の一構成例を示す図である。図８、図１４、図１９に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。図２７に示すように、ラッチ回路は、図２４に示したラッチ回路の接続点S1と接続点S2との間に容量C5が設けられた構成である。

本実施例の構成においても、第２実施形態、第３実施形態および第４実施形態と同様に接続点P1、P2の電位安定化がなされ、データ出力波形改善の効果が得られる。また、本実施例のラッチ回路、もしくはそれを構成するデータ読込回路は、論理回路の基本要素回路としてフリップフロップ回路やセレクタ回路などのあらゆる半導体集積回路に使用することができる。容量C1および容量C2と容量C5との容量値を組み合わせるだけでなく、容量と抵抗を組み合わせることでいずれか素子だけの場合よりも多様なレイアウトパターンを考えられ、設計レイアウトの自由度が増す。

（第９実施形態）
本実施形態のラッチ回路は、第１実施形態のラッチ回路において電位安定化回路30a、30bを外部から調整可能にしたものである。図２８は本実施形態のラッチ回路の一構成例を示す図である。図５に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図２８に示すように、ラッチ回路は、図５に示したラッチ回路の電位安定化回路30a、30bに外部調整端子が接続された構成である。電位安定化回路30a、30bは外部調整端子を介して入力される電圧または電流によって回路パラメータが調整される。

本発明のラッチ回路では、クロック信号に同期して生じる、共通エミッタ点P1、P2の電位変動を各電位安定化回路によって小さくする。その結果、第１の差動対および第２の差動対の入力電位にクロック信号に起因するノイズが重畳することを抑制でき、クロック信号干渉のない良好な出力波形を得ることを可能とする点で第１実施形態と同様の効果を有する。さらに、各外部調整に入力する電圧または電流の値によって電位安定化回路の回路パラメータを調整し、これにより所望の出力データ波形が得られるようにクロック信号干渉抑制量を制御できる。

本発明は図２８に示したラッチ回路に限定されず、本ラッチ回路を用いて構成したフリップフロップ回路などの機能回路に適用可能である。また、本ラッチ回路を構成するデータ読込み回路を用いて構成したセレクタ回路など広く論理回路に適用される。

（第１０実施形態）
本実施形態のラッチ回路は、第１実施形態のラッチ回路において電位安定化回路に可変容量ダイオードを設けたものである。図２９は本実施形態のラッチ回路の一構成例を示す図である。図５に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図２９に示すように、本実施形態のラッチ回路は、図２８に示した電位安定化回路として接続点S1に容量可変のバラクタダイオードD1が接続され、接続点S2にバラクタダイオードD2が接続されている。バラクタダイオードD1、D2のそれぞれには外部調整端子7、8のそれぞれが接続されている。データ出力端子3a、3bからの出力波形に異常があれば、外部調整端子7、8に入力する電位レベルを調整することで、バラクタダイオードD1、D2の容量値を変えることが可能である。ここでは、回路パラメータはバラクタダイオードD1、D2の容量値である。

外部調整端子7、8に入力する電圧値を調整することによって、バラクタダイオードの容量値が制御され、その結果、クロック信号干渉の抑制量も制御される。したがって本発明によれば回路チップ作製後にも、出力データ波形をモニターしながら外部調整端子7、8の電位レベルを調整することで、出力データ波形を所望の形状になるように改善できる。

本発明は図２９に示したラッチ回路に限定されず、本ラッチ回路を用いて構成したフリップフロップ回路などの機能回路に適用可能である。また、本ラッチ回路を構成するデータ読込み回路を用いて構成したセレクタ回路など広く論理回路に適用される。

（第１１実施形態）
本実施形態のラッチ回路は、第１実施形態のラッチ回路において電位安定化回路に出力波形の情報をフィードバックするための出力波形判定回路を設けたものである。図３０は本実施形態のラッチ回路の一構成例を示す図である。図５に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図３０に示すように、ラッチ回路は、図５に示したラッチ回路の電位安定化回路30a、30bに出力波形判定回路４０が接続されている。出力波形判定回路４０はデータ出力端子3a、3bと接続されている。出力波形判定回路４０はデータ出力端子3a、3bから受信する出力波形がジッタ等により予め決められたしきい値電圧以上の値になるか否かを判定し、その判定結果の情報を含む出力データ信号を電位安定化回路30a、30bに送信する。電位安定化回路30a、30bは出力データ信号を受信すると、出力データ信号に含まれる判定結果の情報に対応して回路パラメータを調整する。

本発明のラッチ回路では、クロック信号に同期して生じる、接続点P1、P2の電位変動を各電位安定化回路によって小さくする。その結果、第１の差動対および第２の差動対の入力電位にクロック信号に起因するノイズが重畳することを抑制でき、クロック信号干渉のない良好な出力波形を得ることを可能とする点で第１実施形態と同様の効果を有する。さらに、出力波形判定回路４０がデータ出力端子3a、3bから受信する情報をフィードバックして各電位安定化回路に与えることで電位安定化回路の回路パラメータを調整し、これにより所望の出力データ波形が得られるようにクロック信号干渉抑制量を制御できる。

本発明は図３０に示したラッチ回路に限定されず、本ラッチ回路を用いて構成したフリップフロップ回路などの機能回路に適用可能である。また、本ラッチ回路を構成するデータ読込み回路を用いて構成したセレクタ回路など広く論理回路に適用される。

（第１２実施形態）
本実施形態のラッチ回路は、第１０実施形態のラッチ回路においてバラクタダイオードにエラーの情報をフィードバックするためのエラー検出器を設けたものである。図３１は本実施形態のラッチ回路の一構成例を示す図である。図２９に示したラッチ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図３１に示すように、ラッチ回路は、図２９に示したラッチ回路のバラクタダイオードD1、D2にエラー検出器５０が接続されている。エラー検出器５０はデータ出力端子3a、3bに接続されている。エラー検出器５０は、データ出力端子3a、3bから受信する出力波形が予め決められたしきい値電圧を越えるか否かを検出する。エラー検出器５０は、出力波形がしきい値電圧よりも小さければ、バラクタダイオードD1、D2に出力する電圧値を維持する。ジッタなどにより出力波形にしきい値電圧以上の部分を検出すると、バラクタダイオードD1、D2に出力する電圧値を所定量変更する。バラクタダイオードD1、D2は、エラー検出器５０から入力される電圧値に対応して容量値を変化させる。

バラクタダイオードD1、D2の容量値を大きくすると、ラッチ回路の共通エミッタ点P1、P2の電位変動幅が小さくなり、また、バラクタダイオードD1、D2はエラー検出機５０から入力される電圧値が大きいほど容量値を大きくする場合には、次のように動作する。エラー検出器５０は、出力波形にしきい値電圧以上の部分を検出すると、バラクタダイオードD1、D2に出力する電圧を所定量大きくする。バラクタダイオードD1、D2はエラー検出器５０から入力される電圧値に対応して容量値を大きくする。

次に、図３１に示したラッチ回路を用いたマスタースレーブ型フリップフロップ回路について説明する。図３２は図３１に示したラッチ回路を用いたフリップフロップの回路例を示す。図６に示したフリップフロップ回路と同様な構成については同一の符号を付し、その詳細な説明を省略する。

図３２に示すように、マスター側回路は、図３１に示したラッチ回路と同様に、バラクタダイオードD1、D2がエラー検出器５０と接続されている。また、スレーブ側回路は、接続点S3にバラクタダイオードD3が接続され、接続点S4にバラクタダイオードD4が接続されている。そして、バラクタダイオードD3、D4はエラー検出器５０と接続されている。

本実施形態では、エラー検出回路５０で検出されるエラー量に応じて、バラクタダイオードの容量を調節することで、出力波形が所望の形状となるように調整し、それによってクロック信号干渉抑制量を制御することができる。

また、本実施例の構成は図３１に示したラッチ回路や図３２に示したマスタースレーブ型のフリップフロップ回路に限定されず、例えばクロックドインバータ型のフリップフロップ回路や本ラッチ回路を構成するデータ読込み回路を用いて構成したセレクタ回路など広く論理回路に適用される。

本発明では、上述したように、ラッチ回路およびラッチ回路を構成するデータ読込回路において、データ信号を処理する差動トランジスタ対の共通エミッタの電位を安定化することにより、クロック信号に同期して生じる出力波形の歪（クロック信号干渉）を抑制し、誤り率を改善した高速の論理回路を得られる。また、それらの回路を用いたフリップフロップ回路においても同様の効果を得ることができる。

また、共通エミッタの電位安定化回路の回路パラメータを可変としその値を調整することで、クロック信号干渉の抑制量を制御することができ、論理回路の性能の最適化をはかることが可能となる。これによりプロセスばらつきや経時劣化によって回路内の能動素子および受動素子の性能に変動があった場合にも、所望の出力波形を得られるよう制御可能となり、回路の歩留まりおよび信頼性の向上の効果を有する。

なお、本発明の実施形態では、能動素子としてバイポーラトランジスタを想定して説明したが、本発明は能動素子の種類が限定されることはなく、例えば、ＨＥＭＴ（ＨｉｇｈＥｌｅｃｔｒｏｎＭｏｂｉｌｉｔｙＴｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴなどＦＥＴ系の素子にも同様に適用できる。

また、本発明は上記実施例に限定されることなく、発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれることはいうまでもない。

Claims

入力されるデータ信号に対応して動作する第１の差動トランジスタ対と、
前記第１の差動トランジスタ対に電流を供給するための電流源と、
前記第１の差動トランジスタ対の共通エミッタと前記電流源との間に接続され、入力されるクロック信号に対応して動作する第１のトランジスタと、
前記第１の差動トランジスタ対の共通エミッタと前記第１のトランジスタのコレクタとの間の第１の接続点に接続され、該第１の接続点の電位を安定化する第１の電位安定化回路と、
を有する論理回路。
前記第１の電位安定化回路が、前記第１の接続点と接地電位または電源電位との間に接続された容量を有する請求項１記載の論理回路。
入力されるデータ信号に対応して動作する第２の差動トランジスタ対と、
前記第２の差動トランジスタ対の共通エミッタと前記電流源との間に接続され、前記クロック信号の反転信号に対応して動作する第２のトランジスタと、
前記第２の差動トランジスタ対の共通エミッタと前記第２のトランジスタのコレクタとの間の第２の接続点に接続され、該第２の接続点の電位を安定化する第２の電位安定化回路とを有する請求項１記載の論理回路。
前記第２の電位安定化回路が、前記第２の接続点と接地電位または電源電位との間に接続された容量を有する請求項３記載の論理回路。
前記第１の電位安定化回路および第２の電位安定化回路が、前記第１の接続点と前記第２の接続点との間に接続された容量を有する請求項３記載の論理回路。
前記第１のトランジスタのコレクタ抵抗をRcとし、コレクタ側対地容量をCcとしたときの前記容量の値CをC₀とすると、C₀ = 1／(2πfc・Rc) − Cc であり、
該容量の値Cは、
0.1・C₀ ＜ C ＜ 10・C₀
の範囲である請求項２記載の論理回路。
前記第１の電位安定化回路が、第１の基準電位と該第１の基準電位よりも電位の低い第２の基準電位との間に接続された抵抗を前記第１の接続点で分割する抵抗分割回路を有する請求項１記載の論理回路。
前記第２の電位安定化回路が、第１の基準電位と該第１の基準電位よりも電位の低い第２の基準電位との間に接続された抵抗を前記第２の接続点で分割する抵抗分割回路を有する請求項３記載の論理回路。
前記第１の電位安定化回路の回路パラメータを調整するための、該第１の電位安定化回路に接続された外部調整端子を有する請求項１記載の論理回路。
前記第２の電位安定化回路の回路パラメータを調整するための、該第２の電位安定化回路に接続された外部調整端子を有する請求項３記載の論理回路。
前記第１の電位安定化回路が前記第１の接続点と前記外部調整端子との間に接続された可変容量であり、該外部調整端子の電位を調節することで該可変容量の容量値を制御可能な請求項９記載の論理回路。
前記第２の電位安定化回路が前記第２の接続点と前記外部調整端子との間に接続された可変容量であり、該外部調整端子の電位を調節することで該可変容量の容量値を制御可能な請求項１０記載の論理回路。
前記第１の差動トランジスタ対のコレクタに接続され、該第１の差動トランジスタ対から出力される波形の情報を含む出力データ信号を前記外部調整端子を介して前記第１の電位安定化回路に送信する出力波形判定回路を有し、
前記第１の電位安定化回路は、前記出力波形判定回路から受信する出力データ信号に基づいて回路パラメータを調整する請求項９記載の論理回路。
前記第２の差動トランジスタ対のコレクタに接続され、該第２の差動トランジスタ対から出力される波形の情報を含む出力データ信号を前記外部調整端子を介して前記第２の電位安定化回路に送信する出力波形判定回路を有し、
前記第２の電位安定化回路は、前記出力波形判定回路から受信する出力データ信号に基づいて回路パラメータを調整する請求項１０記載の論理回路。
前記第１の差動トランジスタ対のコレクタに接続され、該第１の差動トランジスタ対から出力される波形の電圧が予め決められたしきい値を越えると前記外部調整端子を介して前記可変容量に出力する電圧値を所定量変更するエラー検出器を有し、
前記可変容量は、前記エラー検出器から入力される電圧値に対応して容量値を変化させる請求項１１記載の論理回路。
前記第２の差動トランジスタ対のコレクタに接続され、該第２の差動トランジスタ対から出力される波形の電圧が予め決められたしきい値を越えると前記外部調整端子を介して前記可変容量に出力する電圧値を所定量変更するエラー検出器を有し、
前記可変容量は、前記エラー検出器から入力される電圧値に対応して容量値を変化させる請求項１２記載の論理回路。
前記第１の差動トランジスタ対、第２の差動トランジスタ、第１のトランジスタおよび第２のトランジスタの少なくともいずれかがＦＥＴ系の素子である請求項１から１６のいずれか１項記載の論理回路。