JPH0248820A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明はＥＣＬ／ＣＭＬ型半導体論理回路に関し、相補
的信号入力信号の高速性を損なうことなくその出力を制
御する論理回路を提供することを目的とし、 ＥＣＬ／ＣＭＬを構成する一対の第１及び第２のトラン
ジスタの一方に並列に第３のトランジスタを設け、その
第３のトランジスタの駆動パルスのＨレベルは、上記一
対のトランジスタへ入力される相補的信号のＨレベルよ
り高く、そのＬレベルは上記相補的信号のＨレベルより
低いレベルに設定して、構成する。

〔産業上の利用分野〕

本発明は、ＥＣＬ／ＣＭＬ型半導体論理回路を用いた高
速論理回路に関する。

〔従来の技術とその課題〕

一般にＥＣＬ　（Ｂｉｔｔｅｒ　Ｃｏｕｐｌｅｄ　Ｌｏ
ｇｉｃ）或いは、ＣＭＬ　（ｃｕｒｒｅｎｔ　Ｍｏｄｅ
　Ｌｏｇｉｃ）と呼ばれる論理回路は、その高速スイッ
チング特性の故に、広く用いられて来た。高速クロック
パルス分配回路のような論理回路を構成するのにＥＣＬ
が用いられる時は、第９図に示す如くその一対のトラン
ジスタの一方である第１のトランジスタＱ１の入力Ｃと
して直流の基準電圧Ｖｒｅｆを入力し、もう一方のトラ
ンジスタＱ２には、Ｖｒｅｆよりレベルの高いＨレベル
、及びＶｒｅｆよりレベルの低いＬレベルを有するクロ
ック信号が入力される。そうして、この回路には、さら
に前記トランジスタＱ２と並列に第３のトランジスタＱ
ａを設ける。そうして、このトランジスタにＬレベルの
信号を印加している時には、出力ＱにはトランジスタＱ
２に入力されるクロック信号に応じた出力信号が出力さ
れる。一方、トランジスタＱ３にＨレベルの信号を入力
すると、出力ＱにはトランジスタＱ２の入力信号にかか
わらず、Ｈレベルの信号が出力し続ける。上記の説明か
ら分かるように、第９図の回路はいわゆる基準電圧入力
方式である。その場合、雑音或いはパルス転移時の問題
等を避けるに充分な電圧差を差動入力Ａ、Ｃ間に与える
ために、基準電圧Ｖｒｅｆに対し入力Ａのレベルには通
常０，３ｖの高低差を設ける。換言すれば、入力Ａの振
幅はピークツウビーク０．６ｖを要する。　第３のトラ
ンジスタＱ。

への入力信号Ｂの振幅は本質的に信号Ａと同レベルであ
る。それら入力電圧レベルの比較を第９図にて、各対応
する入力端子の下にその電圧レベルを描いである。

第９図に示した基準電圧入力方式に対して、相補入力方
式と呼ばれる入力方式がある。この入力方式は、第９図
におけるトランジスタＱ１のベース及びトランジスタＱ
２のベースに対して相補信号（Ｃ）、　（Ａ）を入力す
るものである。この相補入力信号方式は、両トランジス
タが電流切り替えに寄与するため、駆動電圧の振幅はピ
ークツウピーク０．３ｖで充分である。従って、基準電
圧方式はビークツウビーク０．６Ｖのため、電圧の立ち
上がり立ち下がり時間１＋　　（第１Ｈａ）図）は概算
的に言って、相補入力方式の０．３ｖの場合の立ち上が
り立ち下がり時間ｔ２（第１１（ｂ）図）のほぼ２倍を
要し、高速性能を要求される用途に対して不利である。

このように、高速スイッチングという観点からは、相補
入力方式が基準電圧方式に比べて優れている。しかし、
相補入力方式の場合、第９図において、トランジスタＱ
２に並列にトランジスタＱ３を設け、このトランジスタ
ＱａにトランジスタＱ１およびＱ２に入力する信号と同
じＨとＬレベルを有する制御信号を入力し、出力ＱをＨ
に固定するために、この制御信号をＨレベルにしたとし
ても、トランジスタＱ、のＨレベルとＱ３のＨレベルが
等しいため、出力をＨに固定することが出来ない。

一方、この点に対応した特開昭６１−１２０３９８にて
開示された回路方式がある。その回路及びその入力信号
のレベルを第１Ｏ図に示す。第１０図に示されたＥＣＬ
回路は、並列に接続された第１と第２のトランジスタＱ
５　、Ｑ６　、第３のトランジスタＱ７、および、それ
らのエミッタに接続された定電流源ＩＳ２で構成されて
いる。第３のトランジスタＱ７のコレクタは直接電源Ｖ
ｃｃに接続されている。並列接続されたトランジスタＱ
５とＱ６のコレクタは共に、抵抗を通して電源Ｖｃｃに
接続されている。

それらのコレクタは出力トランジスタＱ８を介して、そ
の回路の論理演算の結果に対応する出力を出す。

第１０図において、入力ＡとＢのＯＲ／ＮＯＲ演算は第
３のトランジスタＱ７への入力へがＨの時に可能になる
。トランジスタＱ７への入力入のＨレベルは入力ＡとＢ
のＨレベルとＬレベルの中間に選ばれである。トランジ
スタＱ７への入力へのＬレベルは、入力ＡとＢのＬレベ
ルより低く選ばれてあり、入力ＡとＢのＯＲ／ＮＯＲ演
算は第３のトランジスタＱ７への入力へがＬの時に不能
になる。第３のトランジスタＱ７への入力ＡのＨレベル
は入力ＡとＢに対する基準電圧として働き、入力ＡとＢ
は振幅にピークツウビーク０．６Ｖを要する。

第１０図の回路がクロックパルス分配回路に用いられる
時には、相補的信号であるクロックパルスは第１と第３
のトランジスタＱ５とＱ７に信号Ａと八として第９図の
方式と同様に印加される。尚、相補的（コンプリメンタ
リ）という言葉は２つの入力信号Ａと八がシーソのよう
にそのレベルが反転することを述べているが、ここでは
Ａと入は対称ではない。入力信号ＢのＬレベルは、第３
のトランジスタＱ７の基準電圧として働いてクロ・ツク
パルスはトランジスタＱ５とＱ７で構成されるＥＣＬ回
路から出力される。入力信号ＢのＨレベルはトランジス
タＱ８のエミッタの出力レベルをＬレベルに固定して、
クロックパルスの出力を阻止できる。しかし、入力され
る相補信号の振幅は、第９図において説明した基準電圧
入力方式と同様ピークツウビーク０．６ｖを要し、スイ
ッチング速度は遅くなってしまう。

上記の問題点に鑑がみ、当発明は、ＥＣＬ相補入力方式
の高速性能を備えたまま、その出力を制御できる多入力
論理回路を提供しようとするものである。

〔課題を解決するための手段〕

本発明の上記課題は、ＥＣＬ／ＣＭＬを構成する一対の
第１及び第２のトランジスタの一方に並列に第３のトラ
ンジスタを設け、その第３のトランジスタを駆動するパ
ルスのＨレベルは、上記第１及び第２のトランジスタへ
入力される相補的信号のＨレベルより、より高レベル側
に、そのＬレベルは上記相補的信号のＨレベルよりも、
より低レベル側に設定することによって解決される。

〔作　用〕

上記本発明の構成によれば、第３のトランジスタの入力
レベルがＨの時、上記ＥＣＬを流れる電流は、第１及び
第２のトランジスタに入力される信号にかかわらず、第
３のトランジスタに流れるため、ＥＣＬに入力される相
補的信号は固定して出力されない。一方、第３のトラン
ジスタの入力レベルがＬの時、上記ＥＣＬを構成する第
１と第２のトランジスタの電流は、この２つのトランジ
スタに入力される相補的信号によって支配されるため、
ＥＣＬとして動作する。このように、第３のトランジス
タに制御信号を入力すると、ＥＣＬの出力を固定するこ
とが出来る。さらに、上記第１及び第２のトランジスタ
への入力信号は、相補信号であるので振幅は小さくてよ
く、高速性能を保持しながら第３のトランジスタへの入
力信号によってその出力を制御され得る。

〔実　施　例〕

第１（ａ）〜１（ｃ）図、および第２図により、本発明
の実施例について述べる。一対の第１と第２のトランジ
スタＴ１とＴ２が、ＣＭＬ型の差動増幅器を構成し、第
３のトランジスタＴ３が第２のトランジスタＴ２に並列
に設けられている。これら３つのトランジスタのエミッ
タは共に、定電流源ＩＳ３に接続されている。定電流源
ＩＳ３のもう一方の端子は、図示されていない例えば−
５，２ｖの直流電源の負の端子νＥＢに接続されている
。定電流源ＴＳ３は例えば１ｍＡの一定の直流電流を流
・す。Ｉ８３等の定電流源は、既知の技術によるもので
あるので、その詳細は図面には示されていないが、例え
ば、エミッタに直列に抵抗を接続したトランジスタのベ
ースに一定の直流電圧を印加した回路で構成することが
出来る。

第１（ａ）図において、例えば抵抗値３００Ωの抵抗Ｒ
１が、例えば抵抗値３００Ωの共通抵抗Ｒ３と第１のト
ランジスタＴ、のコレクタとを接続している。共通抵抗
Ｒ３のもう一方の端子は、図示されてない直流電源の例
えばＯｖの端子ｖＣＣに接続されている。更に、例えば
抵抗値３００Ωの抵抗Ｒ２が共通抵抗Ｒａと第２と第３
のトランジスタＴ２、Ｔ３のコレクタとを接続している
。第１と第２のトランジスタＴ１とＴ２のコレクタはそ
れぞれ第４と第５のトランジスタＴ４とＴ５のベースに
接続され、第４と第５のトランジスタＴ４とＴ５のエミ
ッタにはそれぞれ抵抗Ｒ４とＲ５が接続されている。従
って、トランジスタＴ１とＴ２／Ｔ３のそれぞれのコレ
クタに発生した電圧は、第４と第５のトランジスタＴ４
とＴ５のエミッタから信号Ｑおよびことして出力される
。

第１と第２のトランジスタＴＩとＴ２のベースはそれぞ
れ、第１（ｂ）図のＥＣＬ構成の第１の駆動回路１の出
力端子ｏ１と０２にそれぞれ接続されている。第１（ｂ
）図の８０１回路では、一対の第６と第７のトランジス
タのエミッタは共に、例えば１ｍＡを流す定電流源ＩＳ
４に接続されている。定電流源ＩＳ４は第１（ａ）図で
述べた定電流源ＩＳ３と同じように構成できる。それぞ
れ、例えば、抵抗値３００Ωの抵抗Ｒ６とＲ７がトラン
ジスタＴ６とＴ７のコレクタに接続している。抵抗Ｒ６
とＲ７の他端は例えば抵抗値３００Ωの共通抵抗Ｒ８に
接続され、共通抵抗Ｒ８の他端は直流電圧ＶＣＣに接続
されている。出力トランジスタＴ８とＴ９、抵抗Ｒ９と
Ｒ１０は第１（ａ）図のトランジスタＴ！とＴ２および
抵抗Ｒ４とＲ５と同じ働きをする。

第３のトランジスタのベースは第１（ｃ）図に示すＥＣ
Ｌ構成の第２の駆動回路の出力端子ｏ３に接続されてい
る。第１（ｃ）図の８０１回路では、一対の第１０と第
１１のトランジスタのエミッタは共に、例えば１ｍＡを
流す定電流源■Ｓ５に接続されている。

定電流源ＩＳ５は第１（ａ）図で述べた定電流源ＩＳ３
と同じように構成できる。例えば抵抗値３００Ωの抵抗
Ｒ１１がトランジスタＴｌ＋のコレクタと直流電源ｖＣ
Ｃを接続している。第１０のトランジスタＴＩＯのコレ
クタは直接直流電源ｖＣＣに接続している。出力トラン
ジスタＴＩ２、抵抗Ｒ１１とＲＩ２はは、第１（ａ）図
のトランジスタＴ１および抵抗Ｒ４と同じ働きをする。

第１の駆動回路１の出力端子０１と０２における（即ち
、第１と第２のトランジスタへの入力へとＡ）の電圧レ
ベルは、その高レベルＨ１は例えば−１，２Ｖで、その
低Ｌ／　ヘルＬ　１は、例えば−１，５Ｖに選ばれる。

第２の駆動回路２の出力Ｏｓ　（即ち第３のトランジス
タへの入力Ｂ）は、その高レベルＨ２は、例えば第１の
駆動回路の信号Ａ／への高レベルＨ１より３００ｍＶ高
い一９００ａ＋Ｖに、その低レベルＬ２は例えば第１の
駆動回路の信号Ａ／Ａの低レベルＬ１とほぼ同じに選ば
れる。

第３のトランジスタＴ３への入力Ｂが低レベルＬ２にあ
る時、第３のトランジスタＴｉ３は第１と第２のトラン
ジスタＴ１．ｌ！：Ｔ２の差動動作に影響を与えない。

従って、相補的信号、例えば、クロックパルスＡと入は
、出力Ｑとるとして供給される、即ちクロックパルスは
出力される。第３のトランジスタＴ３への入力Ｂが高レ
ベルＨ２にある時、第３のトランジスタＴａは、第１の
トランジスタＴ、への高レベル人力Ｈ，に打ち勝って、
電流を第１のトランジスタＴ１から第３のトランジスタ
Ｔ３に切り替えてしまう。この状態では、相補的信号入
力、即ちクロックパルスはその出力を阻止されてしまう
。その結果、第１（ａ）図の回路は、第３図に示す真理
値図に従った論理演算を行う。

上記実施例において、入力Ｂの低レベルＬ２は人力Ａ／
への低レベルＬ１とほぼ同じに選んだが、１５低レベル
Ｌ２は、第２（ａ）図に示す如く、入力Ａ／入の低レベ
ルＬ１より高いＲ２゛、或いは第２（ｂ）図に示す如く
、Ｌ、より低いＲ２゛に選んでもよい。　しかし、それ
らの低レベル値Ｌ２’　やＬ２゛°は、先に述べた如く
、入力Ａ／、Ｗの高レベルＨ１より、実質上低いレベル
でなければならない。ここで言う「実買上低レベル」と
は雑音等の影響を考慮しても低レベルであることである
。第２（ａ）図に示すように、信号Ｂの振幅が小さい場
合は、信号Ｂのパルスの立ち上がり、立ち下がり時間は
少なくてすむ。しかしその低レベル値し２゜は、入力人
の基準電圧として働くので、入力Ａが低レベルＬ２゛よ
り低い間では、入力Ａは入力へで始められた電流の切り
替えを助けられない。その結果、雑音或いはパルス転移
時の問題を避けるに充分な電圧差が得られなくなる。こ
の電圧差を得るために、入力信号Ａ／Ａの振幅を増さね
ばならない、従って、低レベル（Ｒ２とＲ２゛或いはＲ
２”）の適正値は、装置側全体がらの要求に基ライて信
号Ａ／、Ｗと信号Ｂのそれぞれのスイッチング速度の間
の妥協によって選ばれる。一般に、クロックパルス分配
回路では、クロックパルスのスイッチング速度はその制
御信号Ｂよりも重要である。従って、制御信号Ｂの振幅
は通常クロックパルス信号Ａ／、にの振幅よりも大きく
選ばれる。

その結果、制御信号パルスＢの立ち上がり、立ち下がり
時間は通常、クロックパルスのそれらよりも長くなる。

クロックパルス分配回路では、制御信号Ｂの振幅がクロ
ックパルスＡ／Ａのそれらよりも長くても、クロックパ
ルスの周波数は制御信号Ｂの周波数よりも海かに高いの
で、回路全体の動作速度に悪影響を与えない。

本発明の第２の実施例の回路を第４図に、その回路の論
理演算の真理値図を第５図に示す。第２の実施例の回路
は、さらにトランジスタＴＫｌｌ　とその駆動回路３が
追加されたこと以外は、第１（ａ）図の第１の実施例の
回路と同じである。その追加のトランジスタＴ３′は第
２と第３のトランジスタＴ２とＴ３に並列に接続されて
いる。追加トランジスタＴｏ゛のベースは、第２の駆動
回路と本質的に同じ構成、同じ出力レベルを有する第３
の駆動回路の出力端子０３に接続されている。従って、
追加トランジスタＴ３”への入力信号Ｃが高レベルにあ
る時は、その追加トランジスタＴ３′は第１と第２のト
ランジスタの動作に打ち勝つ。

このようにして、３つの入力Ａ、ＢおよびＣは第５図の
真理値図の如く論理演算を行う。

上述の、本発明の実施例においては、ＮＰＮ　ＥＣＬ回
路を用いて説明を行ったが、本発明がＰＮＰ　トランジ
スタを用いたＥＣＬ／ＣＭＬ回路にも適用出来ることは
明白である。その場合、「レベルＨ２はもう一方の高レ
ベルＨ１より高く、そのＨ１″よりレベルＬ２はより低
い」と言う条件は、［入力Ｂの低レベルＬ２は、もう一
方の低レベルＬ１より低く、その高レベルＨ２は上記も
う一方の低レベルＬ１より高い」と言う条件によって置
き換えられる。

上述の本発明の実施例において、ＥＣＬ回路はバイポー
ラトランジスタによって構成されていたが、本発明は、
ＧａＡｓ　（ガリウユム砒素）の５ＦＣＬ　（Ｓｏｕｒ
ｃｅ　Ｃｏｕｐｌｅｄ　ＦＥＴ　（電界効果トランジス
タ）Ｌｏｇｉｃ）にも実施出来ることは明白である。第
１（ａ）図の実施例に対応する実施例を第６図に示す。

第７図は、本発明を実施したクロックパルス分配回路の
論理回路を示し、第８図にその論理演算の真理値図を示
す。第７図において、１と２はそれぞれ第１と第２の駆
動回路を示す。３は第１（ａ）図のＥＣＬ回路部分を示
す。信号Ａ、ＡおよびＣは、第１（ａ）〜１（Ｃ）図の
それらに対応している。相補的信号であるクロックパル
スＣ／ごは、２つのパルス群Ｃ＋／こ、とＣ２／ご、に
分割される。信号Ｓ　と８２はそれぞれクロックパルス
ｃ、／ｉｔとＣ２／ご２の出力を制御する。

上述の、本発明の実施例においで、出力トランジスタＴ
４とＴ５のどちらか一方或いは両方を除去してもよい。

　また、上述の本発明の実施例に述べた電圧値、電流値
や抵抗値はほんの一例であって、本発明のレベル条件が
満たされる限り、これらの回路常数は必要に応じて変更
可能であり、Ｒ３やＲ８のような共通抵抗も省略可能で
ある。

〔発明の効果〕

上述のごとく、本発明の構成によれば、ＥＣＬ相補入力
方式の高速スイッチング性能の利点を保持したまま、高
速クロックパルスのスイッチングを信号Ｓ１およびＳ２
によってそれぞれ制御できる。

ＬＳＩ　（Ｌａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔ
ｅｄ　Ｃ１ｒｃｕｉｔ）では、使用されてないセルの出
力端子はそこからの雑音輻射の抑制のために、一定電位
に保持するよう構成しなければならないので、本発明の
制御信号によるクロックパルスの出力阻止は、その論理
回路構成上特に有効である。若し、本発明の信号条件を
有する回路構成を用いないならば、基準電圧方式を採用
せねばならない。その場合は、上述の如く、入力クロッ
クパルスの振幅は大きくせねばならず、その結果、その
ＬＳＩ全体の回路の動作速度が低下する。

本発明を適用した第１（ａ）図の回路にて、トランジス
タＴＩとＴ２の入力信号Ａ／八に対する出力信号の時間
遅れは、これに対応する第９図の従来の技術による回路
ではＬｏｏｐｓであるのに対し、８０ｐｓを達成出来た
。これに対応して、本発明を適用することにより、クロ
ックパルスの周波数を高くすることができた。

【図面の簡単な説明】

第１（ａ）図は本発明の第１の実施例を示す回路図、第
１（ｂ）図は本発明の第１の実施例の第１の駆動回路の
回路図、 第１（ｃ）図は本発明の第１の実施例の第２の駆動回路
の回路図、 第２（ａ）図は本発明の第１の実施例の駆動電圧レベル
の代替例、 第２（ｂ）図は本発明の第１の実施例の駆動電圧レベル
の第２代替の例、 第３図は本発明の第１の実施例の論理回路の真理値図、 第４図は本発明の第２の実施例を示す回路図、第５図は
本発明の第２の実施例の論理回路の真理値図、 第６図はＧａＡｓ　５ＣＦＬに本発明を適用するＥＣＬ
の回路図、 第７図は本発明を用いたクロックパルス分配回路の論理
回路、 第８図は第７図のクロックパルス分配回路の論理回路の
真理値図、 第９図は従来技術の多入力ＥＣＬの回路図、第１０図は
従来技術の第２の多大力ＥＣＬの回路図、第１Ｈａ）図
とＩＨｂ）図は、従来の技術による基準電圧方式と、相
補人力方式の電圧レベルの比較図である。 図において、 Ｔｌ　、Ｔ２　　：　　差動トランジスタ対、Ｔ３　、
Ｔ３　’：　　その他の入力トランジスタ、Ｔ４、Ｔ５
：　　出力トランジスタ、 Ａ／Ｘ　　　：　　相補的信号差動入力信号、Ｂ、Ｃ：
　　その他の入力信号。 突屍溺・ｊの第１の駆動回路 第１（ｂ）図 ２１イと日月め実施例 第１（（１）図 第１（Ｃ）図 才ｒ（ＣＬ）ｌＺ／１２ｒｑ−＠ｔｔｊｙＯｎｉ＋’を
圧ｃｒｈＲ”１例第２（Ｑ）図 第２（ｂ）図 オＴ、、Ｉ！！廟列め真理４直図 第３図 ７０−／７作ロ路＾回路の 第７図 第８図 、今４６９月−寸２め笑洸例 第４図 オ２．ｌ欠艶例ｎ真理儂図 第５図 第１０図 基４１【圧入１方（ 第１ドＯ）図 相補入力 第１１（ｂ）ｌ！１

Claims (1)

1. 【特許請求の範囲】 １、差動増幅器としてエミッタが互いに接続された一導
   電型の、第１のトランジスタと第２のトランジスタと、 前記第２のトランジスタに並列に接続された第３のトラ
   ンジスタと、 第１のハイレベルと第１のローレベルを有する相補的信
   号を前記第１のトランジスタと第２のトランジスタのベ
   ースに印加する第１の駆動手段と、前記相補的信号の第
   １のハイレベルよりも更に高電位である第２のハイレベ
   ルと前記第１のハイレベルよりも低電位である第２のロ
   ーレベルを有する信号を前記第３のトランジスタのベー
   スに印加する第２の駆動手段と、 を有することを特徴とする論理回路。 ２、前記第２の駆動回路の第２のローレベルは、前記第
   １の駆動回路の第１のローレベルとほぼ同じか、それよ
   りも低電位レベルであることを特徴とする請求項１記載
   の論理回路。 ３、前記第２の駆動回路の出力信号の周波数が前記第１
   の駆動回路の出力信号の周波数より低いことを特徴とす
   る請求項第１記載の論理回路。