JP3233065B2 - レベル変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、小振幅信号を入力
に用いる半導体回路に関し、特に入力バッファ初段の次
段に駆動する回路としてＢｉＣＭＯＳゲート回路を備え
たレベル変換回路に関する。

【０００２】

【従来の技術】種々の入力信号の入力初段において、入
力信号と基準電圧入力から相補信号を作り出す技術は、
例えば特開平５−１０２８１２号公報に記載されている
ように、相補信号発生回路として知られている。

【０００３】上記公報に記載される補正信号発生回路を
用いたレベル変換回路の回路構成を図４に示す。図４に
おいて、ＳＡ３、ＳＡ４はシングルエンド型差動増幅
器、ＰＴ３、ＰＴ４はＰＭＯＳトランジスタ、ＮＴ７、
ＮＴ８、ＮＴ９、ＮＴ１０はＮＭＯＳトランジスタ、Ｑ
３、Ｑ４はＮＰＮ型バイポーラトランジスタである。

【０００４】入力信号ＩＮは、差動増幅器ＳＡ３の正転
（非反転）入力端子（＋）および差動増幅器ＳＡ４の反
転入力端子（−）に接続される。基準電圧ＲＥＦは差動
増幅器ＳＡ３の反転入力端子（−）および差動増幅器Ｓ
Ａ４の正転入力端子（＋）に接続される。

【０００５】まず差動増幅器ＳＡ３側について説明する
と、差動増幅器ＳＡ３は、ＰＭＯＳトランジスタＰＴ
３、ＮＭＯＳトランジスタＮＴ７、ＮＴ８およびＮＰＮ
型バイポーラトランジスタＱ３で構成されたＢｉＮＭＯ
ＳインバータＩＮＶ１とノードＮ５を介して接続され
る。ノードＮ５はＳＡ３の出力ノードであり、かつＢｉ
ＮＭＯＳインバータＩＮＶ１の入力ノードである。ノー
ドＮ５はＰＴ３、ＮＴ７、ＮＴ８のゲート端子に接続さ
れ、ＰＴ３のソース端子とＱ３のコレクタ端子は電源Ｖ
ＤＤに接続され、ＰＴ３のドレイン端子とＮＴ７のドレ
イン端子およびＱ３のベース端子がノードＮ７で接続さ
れる。ＮＴ７、ＮＴ８のソース端子はＧＮＤと接続さ
れ、ＮＴ８のドレイン端子とＱ３のエミッタ端子とが接
続され出力ノードＯＵＴ２を構成する。

【０００６】次に、差動増幅器ＳＡ４は、ＰＭＯＳトラ
ンジスタＰＴ４、ＮＭＯＳトランジスタＮＴ９、ＮＴ１
０およびＮＰＮ型バイポーラトランジスタＱ４で構成さ
れたＢｉＮＭＯＳインバータＩＮＶ２と、ノードＮ６を
介して接続される。ノードＮ６はＳＡ４の出力ノードで
あり、かつＩＮＶ２の入力ノードである。ノードＮ６は
ＰＴ４、ＮＴ９、ＮＴ１０のゲート端子に接続される。
ＰＴ４のソース端子とＱ４のコレクタ端子は電源ＶＤＤ
に接続され、ＰＴ４のドレイン端子とＮＴ９のドレイン
端子およびＱ４のベース端子がノードＮ８で接続され
る。ＮＴ９、ＮＴ１０のソース端子はＧＮＤと接続さ
れ、ＮＴ１０のドレイン端子とＱ４のエミッタ端子とが
接続され出力ノードＯＵＴ２Ｂを構成する。出力ノード
ＯＵＴ２、ＯＵＴ２Ｂが、相補の出力信号であり、それ
ぞれ正出力、負出力である。

【０００７】図５のタイミングチャートを参照して図４
に示したレベル変換回路の動作を説明する。＜遷移１＞
では、入力信号ＩＮが基準電圧ＲＥＦに対して時刻０に
Ｌ→Ｈの遷移をする（図５（ａ）参照）。これを受けて
差動増幅器ＳＡ３の出力ノードＮ５は時刻ｔ１にＨ→Ｌ
の遷移をし、差動増幅器ＳＡ４の出力ノードＮ６は同時
刻ｔ１にＬ→Ｈの遷移をする（図５（ｃ）参照）。さら
にインバータＩＮＶ１、ＩＮＶ２は、それぞれノードＮ
５、Ｎ６の遷移を受けることで、正出力ノードＯＵＴ２
は時刻ｔ２にＬ→Ｈの遷移を行い、また負出力ノードＯ
ＵＴ２Ｂは同時刻ｔ２にＨ→Ｌの遷移を行う（図５
（ｅ）参照）。

【０００８】＜遷移２＞では＜遷移１＞とは逆のレベル
遷移を行う。入力信号ＩＮが基準電圧ＲＥＦに対して時
刻０にＨ→Ｌの遷移をする（図５（ｂ）参照）。これを
受けて差動増幅器ＳＡ３の出力ノードＮ５は時刻ｔ１＊
にＬ→Ｈの遷移をし、差動増幅器ＳＡ４の出力ノードＮ
６は同時刻ｔ１＊にＨ→Ｌの遷移をする（図５（ｄ）参
照）。さらに、インバータＩＮＶ１、ＩＮＶ２は、各々
Ｎ５、Ｎ６の変化を受けることで、正出力ノードＯＵＴ
２は時刻ｔ２＊にＨ→Ｌの遷移を行い、負出力ノードＯ
ＵＴ２Ｂは同時刻ｔ２＊にＬ→Ｈの遷移を行う（図５
（ｆ）参照）。

【０００９】差動増幅器ＳＡ３を構成する回路定数と、
差動増幅器ＳＡ４を構成する回路定数を全く同じに作製
した場合、ノードＮ５、Ｎ６において、図５（ｃ）、図
５（ｄ）に示すように、クロスポイント、間にはタ
イミング差のない相補信号を得ることができる。

【００１０】ｔ１＝ｔ１＊ …(1)

【００１１】さらに、インバータＩＮＶ１、ＩＮＶ２を
構成する回路定数を同じに作った場合、出力ノードＯＵ
Ｔ２、ＯＵＴ２Ｂは、図５（ｅ）、図５（ｆ）に示すよ
うにクロスポイント、間にタイミング差のない相補
信号を得ることができる。

【００１２】ｔ２＝ｔ２＊ …(2)

【００１３】図４に示した従来のレベル変換回路におい
ては、ＯＵＴ２、ＯＵＴ２Ｂの次段負荷が大きく、か
つ、その負荷駆動を高速に行うために、差動増幅器ＳＡ
３、ＳＡ４の出力に各々ＢｉＮＭＯＳインバータＩＮＶ
１、ＩＮＶ２を１個ずつバッファとして接続している。
ここでは、ＢｉＮＭＯＳインバータの動作に注目し、入
力がフル振幅の場合と、入力が小振幅の場合について、
図４中のＢｉＮＭＯＳインバータＩＮＶ１と、図６およ
び図７のタイミング図を用いて説明する。

【００１４】ＮＭＯＳトランジスタ、ＰＭＯＳトランジ
スタの各しきい値をＶｔｎ、Ｖｔｐとし、バイポーラト
ランジスタの順方向電圧をＶｆ（＝０．７Ｖ）とする。

【００１５】まず、インバータの入力ノードＮ５にフル
振幅、グランドレベル（ＧＮＤ）−電源レベル（ＶＤ
Ｄ）振幅のＬ→Ｈ遷移波形が与えられた場合（図６
（ａ）参照）について説明する。

【００１６】ノードＮ５のレベルはＶｔｎを、さらには
ＶＤＤ−Ｖｔｐを上回り、ＮＴ７によってノードＮ７は
ＶＤＤレベルからＧＮＤレベルに完全に遷移する（図６
（ｂ）参照）。この結果、ノードＮ５の電位＝ＶＤＤ、
ノードＮ７＝ＧＮＤとなるので、バイポーラトランジス
タＱ３はオフ、ＮＭＯＳトランジスタＮＴ８はオンとな
る。

【００１７】したがって、ＯＵＴ２は、図６（ｃ）に示
すように、遷移時間ｔｆで、（ＶＤＤ−Ｖｆ）→ＧＮＤ
に遷移する。

【００１８】ノードＮ５の電圧変化が逆方向の場合、電
源レベル（ＶＤＤ）−接地レベル（ＧＮＤ）のＨ→Ｌ遷
移波形の場合の各ノードにおける電位変化は、上記説明
と逆となる。

【００１９】次にノードＮ５に振幅が小さく、その入力
レベルがしきい値Ｖｔｎ、Ｖｔｐを下回るほど十分では
ない場合（図７（ａ）参照）について説明する。

【００２０】ＰＭＯＳトランジスタＰＴ３、ＮＭＯＳト
ランジスタＮＴ７はともに完全にオン状態もしくはオフ
状態にならないので、電源電位ＶＤＤからグランド電位
ＧＮＤに、ＰＭＯＳトランジスタＰＴ３およびＮＭＯＳ
トランジスタＮＴ７を介して、ＤＣ電流が発生する。し
たがってノードＮ７は、 ロウレベル＞ＧＮＤ、ハイレベル＜ＶＤＤ …(3) とフル振幅での遷移を行わない（図７（ｂ）参照）。

【００２１】またＮＭＯＳトランジスタＮＴ８もノード
Ｎ５をゲート入力としているので、完全にオン状態およ
びオフ状態にならない。ただしバイポーラＱ３とＮＭＯ
ＳトランジスタＮＴ８のトランジスタのサイズ設定を最
適化することにより、出力ノードＯＵＴ２は不安定レベ
ル間での（ＶＤＤ−Ｖｆ）→ＧＮＤの遷移を行うことが
できる（図７（ｃ）参照）。

【００２２】この時の遷移時間ｔｆ＊は、ＰＭＯＳトラ
ンジスタＰＴ３とＮＭＯＳトランジスタＮＴ３に存在す
るＤＣ電流により、バイポーラトランジスタＱ３とＮＭ
ＯＳトランジスタＮＴ８のスイッチング特性が悪くな
り、フル振幅入力の場合の遷移時間ｔｆと比べると立ち
下がり時間が増大してしまう。

【００２３】ｔｆ＊＞ｔｆ …(4)

【００２４】このことは多入力をもつ半導体回路におけ
る低消費電力化を考えた場合、入力初段（ＳＡ３、ＳＡ
４）での消費電流は可能な限り節約する必要があるた
め、すなわち、駆動能力に制限があるために、ノードＮ
５、Ｎ６にフル振幅を生成するのは困難である。

【００２５】また高速動作に適した小振幅インターフェ
ースレベルの入力が与えられた場合においては、ノード
Ｎ５とＮ６における振幅はますます小さくなり、前述の
立ち上がり／立ち下がり時間の悪化を助長する。

【００２６】

【発明が解決しようとする課題】上記したように、従来
のレベル変換回路では、差動増幅器の出力振幅が小さく
なると、ＢｉＮＭＯＳインバータを構成するＣＭＯＳイ
ンバータ部でのＤＣ電流が発生し、出力波形の立ち上が
り／立ち下がり時間が長くなってしまい、トランジスタ
の製造バラツキ、動作環境（電圧や温度）のバラツキに
対して、更なる次段への信号伝達時刻が大きくバラツキ
やすくなるという問題点がある。

【００２７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、タイミング差が
なく安定的な振幅レベルをもつ相補出力信号を生成し、
従来に比べ、出力波形の立ち上がり／立ち下がり時間を
約１／２に抑えることで、種々のバラツキに対するマー
ジンを広げるレベル変換回路を提供することにある。

【００２８】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、入力信号を入力し相補型信号を出力する
第１、第２の差動回路の出力を、高位側電源電圧及び低
位側電源電圧間のフル振幅の相補信号として出力する第
１、第２のドライバ回路が、それぞれ、高位側電源と低
位側電源間に接続され、前記第１、第２の差動回路の出
力をそれぞれ受ける、ＣＭＯＳインバータ及び第１ＮＭ
ＯＳトランジスタと、該ＣＭＯＳトランジスタの出力を
ベース入力とするバイポーラトランジスタ、及び前記バ
イポーラトランジスタのエミッタに接続した第ＮＭＯＳ
トランジスタを備え、前記第１のドライバ回路の前記二
つのＮＭＯＳトランジスタの共通接続したゲートを前記
第２のドライバ回路のバイポーラトランジスタのベース
端子と接続し、前記第２のドライバ回路の前記二つのＮ
ＭＯＳトランジスタの共通接続してゲートを前記第１の
ドライバ回路のバイポーラトランジスタのベース端子と
接続してなることを特徴とする。

【００２９】

【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のレベル変換回路は、その好ましい
実施の形態において、入力信号を入力し相補型信号を出
力する第１、第２の差動回路（図１のＳＡ１、ＳＡ２）
の出力を、フル振幅の相補信号として出力する第１、第
２のドライバ回路が、それぞれ、ＶＤＤとＧＮＤ間に接
続され、第１、第２の差動回路の出力をそれぞれ受け
る、ＣＭＯＳインバータ（図１のＰＴ１、ＮＴ１、及び
ＰＴ２、ＮＴ４）及び第１ＮＭＯＳトランジスタ（図１
のＮＴ２、ＮＴ５）と、該ＣＭＯＳトランジスタの出力
をベース入力とするバイポーラトランジスタ（図１のＱ
１、Ｑ２）、及びバイポーラトランジスタのエミッタに
接続した第２ＮＭＯＳトランジスタ（図１のＮＴ３、Ｎ
Ｔ６）を備え、第１のドライバ回路の上記二つのＮＭＯ
Ｓトランジスタ（図１のＮＴ２、ＮＴ３）のゲートの共
通接続点と第２のドライバ回路のバイポーラトランジス
タ（図１のＱ２）のベース端子（図１のノードＮ３）を
接続し、第２のドライバ回路の上記二つのＮＭＯＳトラ
ンジスタ（図１のＮＴ５、ＮＴ６）のゲートの共通接続
点を第１のドライバ回路のバイポーラトランジスタ（Ｑ
１）のベース端子（図１のノードＮ３）と接続して構成
されている。

【００３０】本発明の実施の形態によれば、外部から小
振幅が入力された場合においても、相補信号出力点にそ
れぞれ接続されたバイポーラトランジスタとＮＭＯＳト
ランジスタにより構成される駆動部の入力を、タイミン
グ差のないフル振幅レベルの相補信号で制御するように
構成したことにより、従来に比べ安定的なレベルをもつ
相補信号出力が得られ、立ち上がり／下がり時間を約１
／２に抑えることができる。上記した本発明の実施の形
態について更に詳細に説明すべく、本発明の実施例につ
いて図面を参照して以下に説明する。

【００３１】

【実施例】図１に、本発明の一実施例の構成を示す。図
１を参照して、ＳＡ１、ＳＡ２はシングルエンド型差動
増幅器、ＰＴ１、ＰＴ２はＰＭＯＳトランジスタ、ＮＴ
１、ＮＴ２、ＮＴ３、ＮＴ４、ＮＴ５、ＮＴ６はＮＭＯ
Ｓトランジスタ、Ｑ１、Ｑ２はバイポーラである。電源
ＶＤＤとグランドＧＮＤ間に直列接続されたＰＭＯＳト
ランジスタＰＴ１、ＮＭＯＳトランジスタＮＴ１、ＮＴ
２はインバータＣＩＮＶ１を構成し、電源ＶＤＤとグラ
ンドＧＮＤ間に直列接続されたＰＭＯＳトランジスタＰ
Ｔ２、ＮＭＯＳトランジスタＮＴ４、ＮＴ５はインバー
タＣＩＮＶ１を構成している。

【００３２】入力信号ＩＮは差動増幅器ＳＡ１の正転入
力端子（＋）および差動増幅器ＳＡ２の反転入力端子
（−）に接続される。基準電圧ＲＥＦは差動増幅器ＳＡ
１の反転入力端子（−）および差動増幅器ＳＡ２の正転
入力端子（＋）に接続される。差動増幅器ＳＡ１の出力
ノードＮ１はＰＭＯＳトランジスタＰＴ１、ＮＭＯＳト
ランジスタＮＴ１のゲート端子に接続されている。差動
増幅器ＳＡ２の出力ノードＮ２は、ＰＭＯＳトランジス
タＰＴ２、ＮＭＯＳトランジスタＮＴ４のゲート端子に
接続される。

【００３３】ＰＭＯＳトランジスタＰＴ１のソース端子
と、バイポーラトランジスタＱ１のコレクタ端子が電源
ＶＤＤに接続される。

【００３４】ＰＭＯＳトランジスタＰＴ１のドレイン端
子、ＮＭＯＳトランジスタＮＴ１のドレイン端子、およ
びバイポーラトランジスタＱ１のベース端子はノードＮ
３で接続される。

【００３５】ＮＭＯＳトランジスタＮＴ１のソース端子
とＮＭＯＳトランジスタＮＴ２のドレイン端子が接続さ
れ、ＮＭＯＳトランジスタＮＴ２のソース端子はＧＮＤ
に接続される。

【００３６】ＰＭＯＳトランジスタＰＴ２のソース端子
と、バイポーラトランジスタＱ２のコレクタ端子が電源
ＶＤＤに接続される。

【００３７】ＰＭＯＳトランジスタＰＴ２のドレイン端
子、ＮＭＯＳトランジスタＮＴ４のドレイン端子、バイ
ポーラトランジスタＱ２のベース端子はノードＮ４で接
続される。

【００３８】ＮＭＯＳトランジスタＮＴ４のソース端子
とＮＭＯＳトランジスタＮＴ５のドレイン端子が接続さ
れ、ＮＭＯＳトランジスタＮＴ５のソース端子はＧＮＤ
に接続される。

【００３９】ＮＭＯＳトランジスタＮＴ２のゲート端子
とＮＭＯＳトランジスタＮＴ３のゲート端子が上記ノー
ドＮ４に接続される。

【００４０】ＮＭＯＳトランジスタＮＴ５のゲート端子
とＮＭＯＳトランジスタＮＴ６のゲート端子が上記ノー
ドＮ３に接続される。

【００４１】ＮＭＯＳトランジスタＮＴ３のソース端子
がＧＮＤに接続され、ＮＭＯＳトランジスタＮＴ３のド
レイン端子とバイポーラトランジスタＱ１のエミッタ端
子が接続されて出力ノードＯＵＴ１を構成している。

【００４２】ＮＭＯＳトランジスタＮＴ６のソース端子
がＧＮＤに接続され、ＮＭＯＳトランジスタＮＴ６のド
レイン端子とバイポーラトランジスタＱ２のエミッタ端
子が接続され出力ノードＯＵＴ１Ｂを構成する。

【００４３】出力ノードＯＵＴ１、ＯＵＴ１Ｂが相補の
出力信号で、それぞれが正出力と負出力に対応する。

【００４４】次に、図２のタイミングチャートを用いて
動作を説明する。＜遷移１＞のＩＮがＬ→Ｈに変化をす
る場合は、各ノードのレベルは、図２（ａ）→（ｃ）→
（ｅ）→（ｇ）のように変化する。

【００４５】時刻０に、入力信号ＩＮの入力が遷移す
る。これを受けて差動増幅器ＳＡ１およびＳＡ２の出力
ノードのＮ１とＮ２は、時刻ｔ１に遷移を行い、これを
受けるインバータ回路ＣＩＮＶ１とＣＩＮＶ２の出力ノ
ードのＮ３とＮ４は時刻ｔ２に遷移を行い、さらには相
補信号出力の正出力ＯＵＴ１と負出力ＯＵＴ１Ｂはそれ
ぞれＬ→Ｈ、Ｈ→Ｌの遷移を時刻ｔ３に行う（図２
（ｇ）参照）。

【００４６】＜遷移２＞の入力信号ＩＮがＨ→Ｌの変化
をする場合は、各ノードのレベルは図２において、
（ｂ）→（ｄ）→（ｆ）→（ｈ）で変化する。時刻０
に、入力信号ＩＮの入力が遷移する。これを受けて差動
増幅器ＳＡ１およびＳＡ２の出力ノードのＮ１とＮ２
は、時刻ｔ１＊に遷移を行い、これを受けるインバータ
回路ＣＩＮＶ１とＣＩＮＶ２の出力ノードのＮ３とＮ４
は、時刻ｔ２＊に遷移を行い、さらには相補信号出力の
正出力ＯＵＴ１と負出力ＯＵＴ１ＢはそれぞれＨ→Ｌ、
Ｌ→Ｈの遷移を時刻ｔ３＊に行う（図２（ｈ）参照）。

【００４７】差動増幅器ＳＡ１を構成する回路定数と、
差動増幅器ＳＡ２を構成する回路定数を全く同じに作っ
た場合、ノードＮ１、Ｎ２において、図２（ｃ）、図２
（ｄ）に示すように、クロスポイント、間には、タ
イミング差のない相補信号を得ることができる。

【００４８】ｔ１＝ｔ１＊ …(5)

【００４９】さらに、ＣＩＮＶ１、ＣＩＮＶ２を含む次
段以降を構成する回路の回路定数を同じに作った場合、
ノードＮ３とＮ４において、図２（ｅ）、図２（ｆ）に
示すように、クロスポイント、間には、タイミング
差のない相補信号を得ることができる。

【００５０】ｔ２＝ｔ２＊ …(6)

【００５１】さらに出力ＯＵＴ１とＯＵＴ１Ｂにおい
て、図２（ｇ）、図２（ｈ）に示すように、クロスポイ
ント、間にはタイミング差のない相補信号を得るこ
とができる。

【００５２】ｔ３＝ｔ３＊ …(7)

【００５３】ここで小振幅のインターフェースレベルの
入力があたえられた場合について、図２の＜遷移１＞を
用いて説明する。

【００５４】図１において、電源レベルを、ＶＤＤ＝
３．３Ｖ、ＧＮＤ＝０Ｖとし、また、入力は、基準電圧
ＲＥＦ＝０．７５Ｖ、入力信号ＩＮのハイレベルを、Ｒ
ＥＦ＋２００ｍＶ、入力信号ＩＮのロウレベルを、ＲＥ
Ｆ−２００ｍＶとする（図２（ａ）参照）。

【００５５】差動増幅器ＳＡ１、ＳＡ２の消費電流を抑
えた上での増幅率を８倍に設定した場合、入力信号ＩＮ
がＬ→Ｈの遷移により、差動増幅器ＳＡ１とＳＡ２の出
力ノードＮ１、Ｎ２のＬ／Ｈレベルは、０．４Ｖ／２．
０Ｖとなる（図２（ｃ）参照）。

【００５６】さらには、インバータ回路ＣＩＮＶ１、Ｃ
ＩＮＶ２の出力である、ノードＮ３がＬ→Ｈの、ノード
Ｎ４がＨ→Ｌの遷移を行う（図２（ｅ）参照）。

【００５７】このときのノードＮ３のＨレベルへの遷移
は、ノードＮ４の立ち下がりレベルを受けているＮＭＯ
ＳトランジスタＮＴ２がオフしていくと同時に追従して
行われる。

【００５８】またノードＮ４のＬレベルへの遷移も、ノ
ードＮ３の立ち上がりレベルを受けているＮＭＯＳトラ
ンジスタＮＴ５がオンしていくと同時に追従して行われ
る。

【００５９】このように、タイミング差のない相補信号
Ｎ３、Ｎ４にて、帰還ループのごとく、ＮＭＯＳトラン
ジスタＮＴ２、ＮＴ５のゲートを制御するので、最終的
にインバータ回路ＣＩＮＶ１およびＣＩＮＶ２の出力ノ
ードであるＮ３およびＮ４のレベルは、それぞれ、 Ｎ３＝３．３Ｖ、Ｎ４＝０Ｖ となる。

【００６０】これにより差動増幅器ＳＡ１およびＳＡ２
の出力ノードであるＮ１およびＮ２におけるレベルがフ
ル振幅動作（３．３Ｖ：０Ｖ）でない小振幅動作（２．
０Ｖ：０．４Ｖ）でも、ＮＭＯＳトランジスタＮＴ１は
オフ状態、ＮＭＯＳトランジスタＮＴ４はオン状態にな
ることを意味しているので、インバータ回路ＣＩＮＶ
１、ＣＩＮＶ２には電源ＶＤＤからＧＮＤへのＤＣ電流
は流れない。

【００６１】結果的に、ＢｉＣＮＭＯＳ回路最終段の出
力では、このノードＮ３の３．３Ｖへのレベル変化によ
って、バイポーラトランジスタＱ１とＮＭＯＳトランジ
スタＮＴ６はオン状態に、またノードＮ４の０Ｖへのレ
ベル変化によって、バイポーラトランジスタＱ２とＮＭ
ＯＳトランジスタＮＴ３はオフ状態になるので、出力Ｏ
ＵＴ１はＬ→Ｈ（３．３Ｖ−Ｖｆ）の遷移を、ＯＵＴ１
ＢはＨ→Ｌ（０Ｖ）の遷移を行う（図２（ｇ）参照）。

【００６２】図２の＜遷移２＞は、＜遷移１＞の入力が
逆転した場合で、レベル変化は逆方向となる。動作原理
および振幅レベルは＜遷移１＞と同じである。

【００６３】ここで、出力ＯＵＴ１およびＯＵＴ１Ｂに
おける出力波形の立ち上がり／立ち下がり時間について
説明する。

【００６４】図３に、従来例における回路構成の場合
と、本実施例における回路構成の出力波形の比較を示
す。図３において、実線は図１に示した本実施例の出力
波形、波線は図４に示した従来のレベル変換回路の立ち
上がり／立ち下がり波形をそれぞれ示している。

【００６５】また、Ｔ１は本実施例の出力ＯＵＴ１（Ｏ
ＵＴ１Ｂ）の立ち上がり／下がり時間、Ｔ２は従来回路
の出力ＯＵＴ２（ＯＵＴ２Ｂ）の立ち上がり／下がり時
間とする。従来の回路および本実施例の回路の回路定数
を同一にした場合において、それぞれの入力信号ＩＮ
に、同一の小振幅が入力されるとき、 Ｔ１＝０．３６ｎｓ Ｔ２＝０．８０ｎｓ となる。

【００６６】但し、回路定数例は以下のようなものとし
た。 バイポーラＱ１〜Ｑ４エミッタ面積＝０．６＊８μｍ ＰＭＯＳ、ＮＭＯＳのゲート長 ０．５μｍ ＮＭＯＳ、ＰＭＯＳのゲート幅 ＰＴ１〜ＰＴ４：２０
μｍ ＮＴ１、２、４、５：２０μｍ ＮＴ３、６、８、１０：３０μｍ ＮＴ７、９：１０μｍ

【００６７】図３に示すように、出力波形のクロスポイ
ントにおける時刻は等しくなるが、立ち上がり／下がり
時間は以下のようになる。

【００６８】Ｔ１＝０．４５・Ｔ２ …(8)

【００６９】本実施例では、立ち上がり／下がり時間が
従来に比べ約１／２に短縮できる。

【００７０】以上、本実施例においては、ノードＮ１、
Ｎ２のレベルを入力に受けるＣＩＮＶ１とＣＩＮＶ２の
出力を受け、出力ＯＵＴ１およびＯＵＴ１Ｂを出力とす
るＢｉＣＭＯＳ回路部分において、ＤＣ電流を流す経路
は存在しない。

【００７１】また、出力ＯＵＴ１、ＯＵＴ１Ｂ各々を駆
動するバイポーラトランジスタＱ１、ＮＭＯＳトランジ
スタＮＴ３およびバイポーラトランジスタＱ２、ＮＭＯ
ＳトランジスタＮＴ６は、入力としてノードＮ３、Ｎ４
のフル振幅で制御されるので、次段回路を安定的な相補
信号で制御することができる。

【００７２】

【発明の効果】以上本発明のレベル変換回路によれば、
外部から小振幅が入力された場合においても、相補信号
出力点にそれぞれ接続されたバイポーラトランジスタと
ＮＭＯＳトランジスタにより構成される駆動部の入力
を、タイミング差のないフル振幅レベルの相補信号で制
御するように構成したことにより、従来に比べ安定的な
レベルをもつ相補信号出力が得られ、立ち上がり／下が
り時間を約１／２に抑えることができる。

【００７３】これにより、本発明によれば、トランジス
タの製造バラツキ、動作環境（電圧や温度）のバラツキ
に起因する相補出力信号の遷移時刻である信号伝達時刻
のバラツキを約１／２にすることができる。

【図面の簡単な説明】

【図１】本発明のレベル変換回路の一実施例の回路構成
を示す図である。

【図２】本発明のレベル変換回路の一実施例の動作を説
明するためのタイミングチャートである。

【図３】本発明のレベル変換回路の一実施例の動作と、
従来例のレベル変換回路の動作比較を説明するためのタ
イミングチャートである。

【図４】従来レベル変換回路の回路構成の一例を示す図
である。

【図５】図４に示した従来のレベル変換回路の動作を説
明するためのタイミングチャートである。

【図６】図４に示した従来のレベル変換回路を構成する
ＢｉＣＭＯＳインバータの入力が、フル振幅レベルの動
作を説明するためのタイミングチャートである。

【図７】図４に示した従来のレベル変換回路を構成する
ＢｉＣＭＯＳインバータの入力が、小振幅レベルの動作
を説明するためのタイミングチャートである。

【符号の説明】

ＩＮ 入力信号 ＲＥＦ 基準電圧 ＯＵＴ１、ＯＵＴ１Ｂ、ＯＵＴ２、ＯＵＴ２Ｂ 出力信
号 ＣＩＮＶ１、ＣＩＮＶ２ ＣＭＯＳインバータ ＩＮＶ１、ＩＮＶ２ ＢｉＮＭＯＳインバータ ＳＡ１〜ＳＡ４ 差動増幅器 ＰＴ１〜ＰＴ４ ＰＭＯＳトランジスタ ＮＴ１〜ＮＴ１０ ＮＭＯＳトランジスタ Ｑ１〜Ｑ４ ＮＰＮ型バイポーラトランジスタ Ｎ１〜Ｎ８ ノード

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】第１の入力信号を正入力とし、かつ基準電
   圧を負入力とする第１の差動増幅器と、 前記の第１の入力信号を負入力とし、かつ前記基準電圧
   を正入力とする第２の差動増幅器と、 前記第１の差動増幅器の出力をゲートに接続しソースを
   高位側電源に接続した第１のＰＭＯＳトランジスタと、 ゲートを前記第１の差動増幅器の出力に接続し、ドレイ
   ンを前記第１のＰＭＯＳトランジスタのドレインに接続
   した第１のＮＭＯＳトランジスタと、 ドレインを前記第１のＮＭＯＳトランジスタのソースに
   接続しソースを低位側電源に接続した第２のＮＭＯＳト
   ランジスタと、 ベースを前記第１のＰＭＯＳトランジスタのドレインと
   前記第１のＮＭＯＳトランジスタのドレインに接続し、
   コレクタを前記高位側電源に接続した第１のＮＰＮバイ
   ポーラトランジスタと、 ドレインを前記第１のＮＰＮバイポーラトランジスタの
   エミッタに接続しソースを前記低位側電源に接続した第
   ３のＮＭＯＳトランジスタと、 からなる第１のＢｉＮＭＯＳインバータ回路と、 前記第２の差動増幅器の出力をゲートに接続しソースを
   前記高位側電源に接続した第２のＰＭＯＳトランジスタ
   と、 ゲートを前記第２の差動増幅器の出力に接続し、ドレイ
   ンを前記第２のＰＭＯＳトランジスタのドレインに接続
   した第４のＮＭＯＳトランジスタと、 ドレインを前記第４のＮＭＯＳトランジスタのソースに
   接続しソースを前記低位側電源に接続した第５のＮＭＯ
   Ｓトランジスタと、 ベースを前記第２のＰＭＯＳトランジスタのドレインと
   前記第４のＮＭＯＳトランジスタのドレインに接続し、
   コレクタを前記高位側電源に接続した第２のＮＰＮバイ
   ポーラトランジスタと、 ドレインを前記第２のＮＰＮバイポーラトランジスタの
   エミッタに接続しソースを前記低位側電源に接続した第
   ６のＮＭＯＳトランジスタと、 からなる第２のＢｉＮＭＯＳインバータ回路と、 を備え、 前記第１のＢｉＮＭＯＳインバータ回路の前記第２のＮ
   ＭＯＳトランジスタのゲートと前記第３のＮＭＯＳトラ
   ンジスタのゲートを、前記第２のＢｉＮＭＯＳインバー
   タ回路の前記第２のＰＭＯＳトランジスタのドレインと
   前記第４のＮＭＯＳトランジスタのドレインに接続し、 前記第２のＢｉＮＭＯＳインバータ回路の前記第５のＮ
   ＭＯＳトランジスタのゲートと前記第６のＮＭＯＳトラ
   ンジスタのゲートを、前記第１のＢｉＮＭＯＳインバー
   タ回路の前記第１のＰＭＯＳトランジスタのドレインと
   前記第１のＮＭＯＳトランジスタのドレインに接続して
   なることを特徴とするレベル変換回路。
2. 【請求項２】前記第１、第２の差動増幅器が同一の構成
   及び同一の回路定数からなることを特徴とする請求項１
   記載のレベル変換回路。