JP2001024504A - 差動ダイオード・トランジスタ論理（ｄｄｔｌ）回路の改良 - Google Patents
差動ダイオード・トランジスタ論理（ｄｄｔｌ）回路の改良Info
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- H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
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Abstract
(57)【要約】
【課題】 比較的定電圧で、高速な、差動ダイオード・
トランジスタ論理（ＤＤＴＬ）ファミリの回路を提供す
る。 【解決手段】 低電圧多入力動作のために構成したゲー
ト回路は、差動対を形成するトランジスタの一方に接続
された入力ダイオードのみを含み、これによって入力ダ
イオードの数を半分に削減する。このゲート回路では、
平衡ＤＣ動作レベルを維持するために、レベル・シフト
素子、例えば、ダイオードを差動対内のトランジスタの
一方に接続する。本発明の別の態様によれば、論理ファ
ミリにおける素子の電力消費を低減するために、単一の
電流源を利用するプッシュ・プル・バッファを出力段に
備える。プッシュ・プル・バッファは、位相スプリッタ
を構成する差動トランジスタ対を含む。この差動対のコ
レクタ・ノードが出力トランジスタを駆動する。また、
プッシュ・プル回路は１対の電流ステアリング・トラン
ジスタも含む。差動対のエミッタ・ノードが電流ステア
リング・トランジスタを駆動し、一方電流ステアリング
・トランジスタは定電流源に接続されている。
トランジスタ論理（ＤＤＴＬ）ファミリの回路を提供す
る。 【解決手段】 低電圧多入力動作のために構成したゲー
ト回路は、差動対を形成するトランジスタの一方に接続
された入力ダイオードのみを含み、これによって入力ダ
イオードの数を半分に削減する。このゲート回路では、
平衡ＤＣ動作レベルを維持するために、レベル・シフト
素子、例えば、ダイオードを差動対内のトランジスタの
一方に接続する。本発明の別の態様によれば、論理ファ
ミリにおける素子の電力消費を低減するために、単一の
電流源を利用するプッシュ・プル・バッファを出力段に
備える。プッシュ・プル・バッファは、位相スプリッタ
を構成する差動トランジスタ対を含む。この差動対のコ
レクタ・ノードが出力トランジスタを駆動する。また、
プッシュ・プル回路は１対の電流ステアリング・トラン
ジスタも含む。差動対のエミッタ・ノードが電流ステア
リング・トランジスタを駆動し、一方電流ステアリング
・トランジスタは定電流源に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、差動論理ファミリ
（ｌｏｇｉｃ ｆａｍｉｌｙ）に関し、更に特定すれ
ば、バイポーラ・トランジスタまたは電界効果トランジ
スタで形成し、比較的低い電圧で動作する構成とするこ
とにより、公知の差動論理ファミリと比較して低消費電
力化および部品数の削減を可能にする、低電圧高速差動
論理ファミリに関するものである。
（ｌｏｇｉｃ ｆａｍｉｌｙ）に関し、更に特定すれ
ば、バイポーラ・トランジスタまたは電界効果トランジ
スタで形成し、比較的低い電圧で動作する構成とするこ
とにより、公知の差動論理ファミリと比較して低消費電
力化および部品数の削減を可能にする、低電圧高速差動
論理ファミリに関するものである。
【０００２】
【従来の技術】ＡＮＤ、ＯＲ、ＮＯＴ、排他的ＯＲ機能
というような標準的なブール論理機能や、格納およびバ
ッファリングというような非ブール機能を行なう多種多
様な論理ファミリが公知である。また、バイポーラ論理
ファミリおよび金属酸化物半導体（ＭＯＳ）論理ファミ
リ双方が公知である。バイポーラ論理ファミリの一例
は、トランジスタ・トランジスタ・ロジック（ＴＴＬ）
である。ＭＯＳ論理ファミリの一例は、相補型金属酸化
物半導体（ＣＭＯＳ）ロジックである。バイポーラ論理
回路は、速度は比較的速いものの、電力消費が比較的多
いという欠点があることが知られている。ＣＭＯＳ論理
回路は、電力消費は比較的少ないが、バイポーラ論理フ
ァミリよりも比較的低速であることが知られている。
というような標準的なブール論理機能や、格納およびバ
ッファリングというような非ブール機能を行なう多種多
様な論理ファミリが公知である。また、バイポーラ論理
ファミリおよび金属酸化物半導体（ＭＯＳ）論理ファミ
リ双方が公知である。バイポーラ論理ファミリの一例
は、トランジスタ・トランジスタ・ロジック（ＴＴＬ）
である。ＭＯＳ論理ファミリの一例は、相補型金属酸化
物半導体（ＣＭＯＳ）ロジックである。バイポーラ論理
回路は、速度は比較的速いものの、電力消費が比較的多
いという欠点があることが知られている。ＣＭＯＳ論理
回路は、電力消費は比較的少ないが、バイポーラ論理フ
ァミリよりも比較的低速であることが知られている。
【０００３】バイポーラ論理素子のスイッチング速度を
更に高めるために、エミッタ結合論理（ＥＣＬ）回路が
開発された。ＥＣＬ論理回路の例は、米国特許番号第
４，７３７，６６４号、第４，７６０，２８９号、第
４，７１４，８４１号、第４，７５１，４０４号、第
５，０６５，０５０号、第５，２５０，８６０号、第
５，６１０，５３９号、および第５，６８４，４１６号
に開示されている。かかるＥＣＬ回路は、電流モード論
理（ＣＭＬ）回路としても知られており、通常１対以上
の差動接続トランジスタを含み、エミッタ同士を結合し
て差動対を形成している。差動対のベース端子に入力を
印加する。差動対を形成するバイポーラ・トランジスタ
のコレクタを負荷抵抗に接続し、エミッタを定電流源に
接続することは公知である。比較的高いスイッチング速
度を維持するために、差動対のコレクタを負荷からバッ
ファし、スタティック・エミッタ・フォロワとして構成
された、段間バッファ（ｉｎｔｅｒｓｔａｇｅ ｂｕｆ
ｆｅｒ）を駆動するために用いる。一方、スタティック
・エミッタ・フォロワは、各々、定電流源に接続するこ
とは公知である。これらの論理ファミリに用いられてい
るバイポーラ・トランジスタは飽和しないのでかかるＥ
ＣＬ論理回路は比較的高速な動作が得られることが知ら
れているが、出力段に定電流源があるために、電力消費
が比較的多い。
更に高めるために、エミッタ結合論理（ＥＣＬ）回路が
開発された。ＥＣＬ論理回路の例は、米国特許番号第
４，７３７，６６４号、第４，７６０，２８９号、第
４，７１４，８４１号、第４，７５１，４０４号、第
５，０６５，０５０号、第５，２５０，８６０号、第
５，６１０，５３９号、および第５，６８４，４１６号
に開示されている。かかるＥＣＬ回路は、電流モード論
理（ＣＭＬ）回路としても知られており、通常１対以上
の差動接続トランジスタを含み、エミッタ同士を結合し
て差動対を形成している。差動対のベース端子に入力を
印加する。差動対を形成するバイポーラ・トランジスタ
のコレクタを負荷抵抗に接続し、エミッタを定電流源に
接続することは公知である。比較的高いスイッチング速
度を維持するために、差動対のコレクタを負荷からバッ
ファし、スタティック・エミッタ・フォロワとして構成
された、段間バッファ（ｉｎｔｅｒｓｔａｇｅ ｂｕｆ
ｆｅｒ）を駆動するために用いる。一方、スタティック
・エミッタ・フォロワは、各々、定電流源に接続するこ
とは公知である。これらの論理ファミリに用いられてい
るバイポーラ・トランジスタは飽和しないのでかかるＥ
ＣＬ論理回路は比較的高速な動作が得られることが知ら
れているが、出力段に定電流源があるために、電力消費
が比較的多い。
【０００４】ＣＭＬ論理ファミリで考慮すべき別の問題
に、素子の動作電圧レベルがある。多数の入力を収容す
るために、例えば、米国特許第５，０７５，５７４号に
開示されているように、多数のレベルの差動対をカスコ
ード状即ち「積層（スタック）された」構造で接続する
ことは公知である。しかしながら、動作電圧が回路にお
けるレベル数の制約となっている。最低供給電圧は、ス
タックされた全てのベース・エミッタ電圧（ＶＢＥ、Ｖ
ＢＥ＝ＶＣＥ）および電流源エレメント（ＶＣＳ）間の
電圧の和である。電流源エレメント（ＶＣＳ）は、エミ
ッタ縮退抵抗を有するＢＪＴという形態をなす能動電流
源、または抵抗の形態をなす受動素子とすることができ
る。例えば、’５７４特許の図１は、カスコード構成の
三レベル回路を示し、５．０ボルトの供給電圧を必要と
する。必要な供給電圧を低下させるためには、回路のレ
ベル即ちスタックＶＢＥの数を減らす必要がある。レベ
ルを減らしつつ同数の入力を維持するためには、例え
ば、’５７４特許の図２に示すように、ショットキ・バ
リア・ダイオードのような入力ダイオードを介して、多
数の入力を差動対に接続する。
に、素子の動作電圧レベルがある。多数の入力を収容す
るために、例えば、米国特許第５，０７５，５７４号に
開示されているように、多数のレベルの差動対をカスコ
ード状即ち「積層（スタック）された」構造で接続する
ことは公知である。しかしながら、動作電圧が回路にお
けるレベル数の制約となっている。最低供給電圧は、ス
タックされた全てのベース・エミッタ電圧（ＶＢＥ、Ｖ
ＢＥ＝ＶＣＥ）および電流源エレメント（ＶＣＳ）間の
電圧の和である。電流源エレメント（ＶＣＳ）は、エミ
ッタ縮退抵抗を有するＢＪＴという形態をなす能動電流
源、または抵抗の形態をなす受動素子とすることができ
る。例えば、’５７４特許の図１は、カスコード構成の
三レベル回路を示し、５．０ボルトの供給電圧を必要と
する。必要な供給電圧を低下させるためには、回路のレ
ベル即ちスタックＶＢＥの数を減らす必要がある。レベ
ルを減らしつつ同数の入力を維持するためには、例え
ば、’５７４特許の図２に示すように、ショットキ・バ
リア・ダイオードのような入力ダイオードを介して、多
数の入力を差動対に接続する。
【０００５】
【発明が解決しようとする課題】’５７４特許の図３お
よび図４は、多レベル差動論理回路を示す。即ち、図３
は、３．４ボルトの供給電圧で用いる、シリコン三レベ
ル差動論理回路を示す。’５７４特許の図４は、差動対
のベースにショットキ・バリア・ダイオードを使用する
ことにより、必要な電源電圧を３．０ボルトに低下させ
ている。入力ダイオードは電圧降下を生ずるので、差動
対を形成する双方のバイポーラ・トランジスタに入力ダ
イオードを接続し、差動対のＤＣ動作点を均衡させる。
かかる構成は、部品数の増大、およびその結果としてデ
バイスの複雑化を招く。
よび図４は、多レベル差動論理回路を示す。即ち、図３
は、３．４ボルトの供給電圧で用いる、シリコン三レベ
ル差動論理回路を示す。’５７４特許の図４は、差動対
のベースにショットキ・バリア・ダイオードを使用する
ことにより、必要な電源電圧を３．０ボルトに低下させ
ている。入力ダイオードは電圧降下を生ずるので、差動
対を形成する双方のバイポーラ・トランジスタに入力ダ
イオードを接続し、差動対のＤＣ動作点を均衡させる。
かかる構成は、部品数の増大、およびその結果としてデ
バイスの複雑化を招く。
【０００６】前述の様に、公知のＥＣＬ論理回路は最高
のスイッチング速度を提供するけれども、定電流源を用
いた段間バッファを必要とする。これらの定電流源のた
めに、デバイスの電力消費が比較的多くなってしまう。
加えて、低電圧化を図り多入力動作を可能にするために
構成された公知のＥＣＬゲート回路は、トランジスタ対
を形成する双方のバイポーラ・トランジスタに入力ダイ
オードを接続する必要があるため、かかる回路は部品数
および電力消費の増大を招く。したがって、本発明は、
他の論理ファミリと比較して、ゲート回路に利用する入
力ダイオードおよびバイアス抵抗の数を削減し、電力消
費を低減し、更に複雑化を解消することにより、従来技
術を改良しようとするものである。
のスイッチング速度を提供するけれども、定電流源を用
いた段間バッファを必要とする。これらの定電流源のた
めに、デバイスの電力消費が比較的多くなってしまう。
加えて、低電圧化を図り多入力動作を可能にするために
構成された公知のＥＣＬゲート回路は、トランジスタ対
を形成する双方のバイポーラ・トランジスタに入力ダイ
オードを接続する必要があるため、かかる回路は部品数
および電力消費の増大を招く。したがって、本発明は、
他の論理ファミリと比較して、ゲート回路に利用する入
力ダイオードおよびバイアス抵抗の数を削減し、電力消
費を低減し、更に複雑化を解消することにより、従来技
術を改良しようとするものである。
【０００７】
【課題を解決するための手段】本発明は、ＡＮＤ、ＯＲ
等のような種々のブール論理機能や、バッファリングお
よび格納（記憶）というような非ブール機能を実行する
ための、比較的低電圧で高速な差動ダイオード・トラン
ジスタ論理（ＤＤＴＬ）体系の回路に関する。この論理
ファミリは、バイポーラ接合型トランジスタ（ＢＪＴ）
またはヘテロ接合型バイポーラ・トランジスタ（ＨＢ
Ｔ）のようなバイポーラ・トランジスタを用いて、電流
モード・ロジック（ＣＭＬ）としても知られているエミ
ッタ結合ロジック（ＥＣＬ）で構成するか、あるいはソ
ース結合電界効果トランジスタ・ロジック（ＳＣＦＬ）
で構成し、ＦＥＴ、ＭＯＳＦＥＴ，ＨＥＭＴおよびＭＥ
ＳＦＥＴを利用することができる。本発明の一態様によ
れば、低電圧多入力動作を可能とするように構成したゲ
ート回路は、差動対を構成するトランジスタの一方に接
続された入力ダイオードのみを含み、こうして入力ダイ
オードの数を半分に削減する。しかしながら、かかるゲ
ート回路では、平衡ＤＣ動作レベルを維持するために、
差動対内のトランジスタの一方に、レベル・シフト・デ
バイス、例えば、ダイオードを接続する。本発明の別の
態様によれば、論理ファミリ内におけるデバイスの電力
消費を低減するために、単一電流源を利用するプッシュ
・プル・バッファを出力段に備える。プッシュ・プル・
バッファは、位相スプリッタとして作用する２つのレッ
グ（ｌｅｇ）を規定する、１対の出力トランジスタを含
む。差動対のコレクタ・ノードが出力トランジスタを駆
動する。また、プッシュ・プル回路は、電流ステアリン
グ・トランジスタ対も含む。差動対のエミッタ・ノード
が、電流ステアリング・トランジスタを駆動し、一方、
電流ステアリング・トランジスタのエミッタは単一の定
電流源に接続されている。電流ステアリング・トランジ
スタの出力は、出力トランジスタにバイアスをかけ、論
理低状態にある出力トランジスタに向かう電流を増大さ
せ、一方論理高状態にある出力トランジスタから電流を
引き出す。電流ステアリング動作は、論理信号自体によ
って制御されるので、プッシュ・プル動作が得られる。
その結果、信号遷移時間が改善され、電力消費が低減す
る。また、クロック・スイッチング回路の改良によっ
て、一層の改善が得られる。
等のような種々のブール論理機能や、バッファリングお
よび格納（記憶）というような非ブール機能を実行する
ための、比較的低電圧で高速な差動ダイオード・トラン
ジスタ論理（ＤＤＴＬ）体系の回路に関する。この論理
ファミリは、バイポーラ接合型トランジスタ（ＢＪＴ）
またはヘテロ接合型バイポーラ・トランジスタ（ＨＢ
Ｔ）のようなバイポーラ・トランジスタを用いて、電流
モード・ロジック（ＣＭＬ）としても知られているエミ
ッタ結合ロジック（ＥＣＬ）で構成するか、あるいはソ
ース結合電界効果トランジスタ・ロジック（ＳＣＦＬ）
で構成し、ＦＥＴ、ＭＯＳＦＥＴ，ＨＥＭＴおよびＭＥ
ＳＦＥＴを利用することができる。本発明の一態様によ
れば、低電圧多入力動作を可能とするように構成したゲ
ート回路は、差動対を構成するトランジスタの一方に接
続された入力ダイオードのみを含み、こうして入力ダイ
オードの数を半分に削減する。しかしながら、かかるゲ
ート回路では、平衡ＤＣ動作レベルを維持するために、
差動対内のトランジスタの一方に、レベル・シフト・デ
バイス、例えば、ダイオードを接続する。本発明の別の
態様によれば、論理ファミリ内におけるデバイスの電力
消費を低減するために、単一電流源を利用するプッシュ
・プル・バッファを出力段に備える。プッシュ・プル・
バッファは、位相スプリッタとして作用する２つのレッ
グ（ｌｅｇ）を規定する、１対の出力トランジスタを含
む。差動対のコレクタ・ノードが出力トランジスタを駆
動する。また、プッシュ・プル回路は、電流ステアリン
グ・トランジスタ対も含む。差動対のエミッタ・ノード
が、電流ステアリング・トランジスタを駆動し、一方、
電流ステアリング・トランジスタのエミッタは単一の定
電流源に接続されている。電流ステアリング・トランジ
スタの出力は、出力トランジスタにバイアスをかけ、論
理低状態にある出力トランジスタに向かう電流を増大さ
せ、一方論理高状態にある出力トランジスタから電流を
引き出す。電流ステアリング動作は、論理信号自体によ
って制御されるので、プッシュ・プル動作が得られる。
その結果、信号遷移時間が改善され、電力消費が低減す
る。また、クロック・スイッチング回路の改良によっ
て、一層の改善が得られる。
【０００８】本発明のこれらおよびその他の目的は、以
下の詳細な説明および添付図面を参照することにより、
容易に理解されよう。
下の詳細な説明および添付図面を参照することにより、
容易に理解されよう。
【０００９】
【発明の実施の形態】本発明は、ＤＤＴＬとしても知ら
れている、例えば、米国特許第５，０７５，５７４号に
開示されているような、入力ダイオードを有する差動カ
スコード電流スイッチ論理ファミリに対して、３つの改
良を提唱する。これらの改良は、エミッタ結合論理（Ｅ
ＣＬ）回路即ち電流モード論理（ＣＭＬ）回路を形成す
る、ホモまたはヘテロ接合型バイポーラ・トランジスタ
を用いて実現することができる。また、ＤＤＴＬ論理フ
ァミリは、ソース結合電界効果トランジスタ・ロジック
（ＳＣＦＬ）を形成する、ＭＯＳＦＥＴ、ＭＥＳＦＥＴ
およびＨＥＭＴのような電界効果トランジスタを用いて
も実現することができる。以下ではバイポーラ回路に関
して図示しかつ説明するが、ここに記載する回路は、Ｓ
ＣＦＬロジックに容易に転換することができる。
れている、例えば、米国特許第５，０７５，５７４号に
開示されているような、入力ダイオードを有する差動カ
スコード電流スイッチ論理ファミリに対して、３つの改
良を提唱する。これらの改良は、エミッタ結合論理（Ｅ
ＣＬ）回路即ち電流モード論理（ＣＭＬ）回路を形成す
る、ホモまたはヘテロ接合型バイポーラ・トランジスタ
を用いて実現することができる。また、ＤＤＴＬ論理フ
ァミリは、ソース結合電界効果トランジスタ・ロジック
（ＳＣＦＬ）を形成する、ＭＯＳＦＥＴ、ＭＥＳＦＥＴ
およびＨＥＭＴのような電界効果トランジスタを用いて
も実現することができる。以下ではバイポーラ回路に関
して図示しかつ説明するが、ここに記載する回路は、Ｓ
ＣＦＬロジックに容易に転換することができる。
【００１０】論理ファミリは、ＡＮＤ、ＯＲ、ＮＯＴ、
ＮＡＮＤ、ＮＯＲおよび排他的ＯＲ（ＸＯＲ）のような
ブール機能を実行する種々の回路およびゲートや、フリ
ップ・フロップ、バッファ等のブール論理機能を実行し
ない他の回路として実施するように適応されている。回
路例だけを示すが、本発明の原理は、前述の回路を含み
なおもそれらには限定されない全種類のゲートおよび回
路に適用可能であることは明らかである。
ＮＡＮＤ、ＮＯＲおよび排他的ＯＲ（ＸＯＲ）のような
ブール機能を実行する種々の回路およびゲートや、フリ
ップ・フロップ、バッファ等のブール論理機能を実行し
ない他の回路として実施するように適応されている。回
路例だけを示すが、本発明の原理は、前述の回路を含み
なおもそれらには限定されない全種類のゲートおよび回
路に適用可能であることは明らかである。
【００１１】図１を参照し、全体的に参照番号２０で指
示するＡＮＤゲートの一例について説明し図示する。例
示するＡＮＤゲート２０は、３つの差動接続トランジス
タＱ１，Ｑ２，Ｑ３、２つの入力ダイオードＤ１，Ｄ
２、バイアス抵抗ＲＢ１、２つの負荷抵抗ＲＣ１，ＲＣ
２、電流源抵抗ＲＥ２、ならびに１対のトランジスタＱ
４，Ｑ５および１対の抵抗ＲＥ４，ＲＥ５を含む１対の
エミッタ・フォロワを含む。ＡＮＤゲート２０について
説明し図示するが、本発明の原理は、他の種類のゲート
および論理回路にも適用可能であることは明らかであ
り、本発明の広義の範囲に該当するものと見なす。例え
ば、ダイオードＤ１，Ｄ２は、バイアス抵抗ＲＢ１と共
に、トランジスタＱ１を有するＮＡＮＤゲートを形成す
る。トランジスタＱ２，Ｑ３はＮＯＲゲートを形成す
る。更に、入力および出力の表記（ｌａｖｅｌ）は、Ａ
ＮＤ機能を示す。しかしながら、表記を逆にすることに
より、回路を変更することなく、ＮＡＮＤ機能を得るこ
とができる。例えば、図１に示す回路の真理値表を以下
に示す。
示するＡＮＤゲートの一例について説明し図示する。例
示するＡＮＤゲート２０は、３つの差動接続トランジス
タＱ１，Ｑ２，Ｑ３、２つの入力ダイオードＤ１，Ｄ
２、バイアス抵抗ＲＢ１、２つの負荷抵抗ＲＣ１，ＲＣ
２、電流源抵抗ＲＥ２、ならびに１対のトランジスタＱ
４，Ｑ５および１対の抵抗ＲＥ４，ＲＥ５を含む１対の
エミッタ・フォロワを含む。ＡＮＤゲート２０について
説明し図示するが、本発明の原理は、他の種類のゲート
および論理回路にも適用可能であることは明らかであ
り、本発明の広義の範囲に該当するものと見なす。例え
ば、ダイオードＤ１，Ｄ２は、バイアス抵抗ＲＢ１と共
に、トランジスタＱ１を有するＮＡＮＤゲートを形成す
る。トランジスタＱ２，Ｑ３はＮＯＲゲートを形成す
る。更に、入力および出力の表記（ｌａｖｅｌ）は、Ａ
ＮＤ機能を示す。しかしながら、表記を逆にすることに
より、回路を変更することなく、ＮＡＮＤ機能を得るこ
とができる。例えば、図１に示す回路の真理値表を以下
に示す。
【００１２】
【表１】
【００１３】出力ＯＵＴＦは、入力ＡＴ，ＢＴのＡＮＤ
機能を与え、一方出力ＯＵＴＴは同じ入力のＮＡＮＤ機
能を与える。全ての入力は「レベル１」にある、即ち、
接地（グラウンド）から１ＶＢＥレベル低くなってい
る。
機能を与え、一方出力ＯＵＴＴは同じ入力のＮＡＮＤ機
能を与える。全ての入力は「レベル１」にある、即ち、
接地（グラウンド）から１ＶＢＥレベル低くなってい
る。
【００１４】本発明の一態様によれば、論理ファミリに
おける種々のゲートは、多入力および２ＶＢＥ＋ＶＣＳ
の最小値を可能とするように構成することができる。こ
こで、ＶＢＥは、トランジスタが「オン」状態即ち導通
状態にあるときのベース・エミッタ電圧であり、ＶＣＳ
は能動および受動電流源電圧動作における電圧である。
しかしながら、スタンド・アロン・ゲートとしたりラッ
チの入力と併合することができるゲート機能や、データ
・フリップ・フロップを形成する場合に、必要に応じて
入力数を増加するためには、差動対を形成するバイポー
ラ・トランジスタ双方の入力に入力ダイオードを接続す
る公知の論理回路とは異なり、差動対におけるバイポー
ラ・トランジスタの一方のみに１つ以上の入力ダイオー
ドを接続する。本発明のこの態様によれば、差動対を形
成するバイポーラ・トランジスタの一方にのみ入力ダイ
オードを加えることにより、公知の回路と比較して、入
力ダイオードの数を半分に削減する。差動対のＤＣ動作
点におけるレベル・シフトを補償するために、差動対を
形成するバイポーラ・トランジスタの一方に、１つのダ
ウン・レベル・シフト・デバイス（ｄｏｗｎ ｌｅｖｅ
ｌ ｓｈｉｆｔｉｎｇ ｄｅｖｉｃｅ）を接続する。こ
のダウン・レベル・シフト・デバイスを用いて、入力ダ
イオードによって生ずるレベル・アップ・シフトを補償
する。
おける種々のゲートは、多入力および２ＶＢＥ＋ＶＣＳ
の最小値を可能とするように構成することができる。こ
こで、ＶＢＥは、トランジスタが「オン」状態即ち導通
状態にあるときのベース・エミッタ電圧であり、ＶＣＳ
は能動および受動電流源電圧動作における電圧である。
しかしながら、スタンド・アロン・ゲートとしたりラッ
チの入力と併合することができるゲート機能や、データ
・フリップ・フロップを形成する場合に、必要に応じて
入力数を増加するためには、差動対を形成するバイポー
ラ・トランジスタ双方の入力に入力ダイオードを接続す
る公知の論理回路とは異なり、差動対におけるバイポー
ラ・トランジスタの一方のみに１つ以上の入力ダイオー
ドを接続する。本発明のこの態様によれば、差動対を形
成するバイポーラ・トランジスタの一方にのみ入力ダイ
オードを加えることにより、公知の回路と比較して、入
力ダイオードの数を半分に削減する。差動対のＤＣ動作
点におけるレベル・シフトを補償するために、差動対を
形成するバイポーラ・トランジスタの一方に、１つのダ
ウン・レベル・シフト・デバイス（ｄｏｗｎ ｌｅｖｅ
ｌ ｓｈｉｆｔｉｎｇ ｄｅｖｉｃｅ）を接続する。こ
のダウン・レベル・シフト・デバイスを用いて、入力ダ
イオードによって生ずるレベル・アップ・シフトを補償
する。
【００１５】更に特定すると、トランジスタ・レベル数
を減少させ、例えば、２ＶＢＥ＋ＶＣＳ程度の比較的低
い電圧でＡＮＤゲート２０を動作させるために、複数の
入力ダイオードＤ１，Ｄ２をバイポーラ・トランジスタ
Ｑ１の一方のみの入力（即ち、ベース端子）に接続す
る。入力ダイオードＤ１，Ｄ２は、ベース端子をコレク
タ端子に短絡させたバイポーラ・トランジスタＱ１，Ｑ
２，Ｑ６（図３）のような、標準的なダイオードまたは
ショットキ・バリア・ダイオードあるいはバイポーラ・
トランジスタとすることができる。これらのダイオード
Ｄ１，Ｄ２は、そのアノードを互いに結線し、トランジ
スタＱ１のベースに結合するように接続する。ダイオー
ドＤ１，Ｄ２のカソードは、入力ＡＴ，ＢＴを形成す
る。
を減少させ、例えば、２ＶＢＥ＋ＶＣＳ程度の比較的低
い電圧でＡＮＤゲート２０を動作させるために、複数の
入力ダイオードＤ１，Ｄ２をバイポーラ・トランジスタ
Ｑ１の一方のみの入力（即ち、ベース端子）に接続す
る。入力ダイオードＤ１，Ｄ２は、ベース端子をコレク
タ端子に短絡させたバイポーラ・トランジスタＱ１，Ｑ
２，Ｑ６（図３）のような、標準的なダイオードまたは
ショットキ・バリア・ダイオードあるいはバイポーラ・
トランジスタとすることができる。これらのダイオード
Ｄ１，Ｄ２は、そのアノードを互いに結線し、トランジ
スタＱ１のベースに結合するように接続する。ダイオー
ドＤ１，Ｄ２のカソードは、入力ＡＴ，ＢＴを形成す
る。
【００１６】かかる構成では、トランジスタＱ１に印加
される論理入力は、１ダイオード電圧降下分（ダイオー
ド・ドロップ：ｄｉｏｄｅ ｄｒｏｐ）だけ上方にシフ
トされる。先に論じたように、これまで、差動トランジ
スタ対Ｑ１，Ｑ２が同じＤＣバイアス点で動作するため
には、差動対を形成する他方のバイポーラ・トランジス
タへの入力に入力ダイオードを用いることは公知であ
る。本発明の重要な一面によれば、本発明は、本質的
に、入力ダイオードの数を半分に削減する。入力ダイオ
ードＤ１，Ｄ２に起因するダイオード電圧降下または上
方レベル・シフトを補償するために、標準的なダイオー
ドまたはショットキ・バリア・ダイオードのようなレベ
ル・シフト素子Ｄ３をトランジスタＱ１のエミッタに接
続する。ダイオードＤ３は、そのアノードをトランジス
タＱ１のエミッタに接続し、そのカソードを、下方レベ
ル・シフトの原因となる正極性の差動トランジスタ対の
共通エミッタ接合部に結合する。レベル・シフト素子、
即ち、トランジスタＱ１のエミッタに結合したダイオー
ドＤ３の使用により、トランジスタＱ２，Ｑ３において
入力ダイオードの必要性を解消し、こうして入力ダイオ
ードの数を半分に削減し、差動対のＤＣ動作点を維持す
る。
される論理入力は、１ダイオード電圧降下分（ダイオー
ド・ドロップ：ｄｉｏｄｅ ｄｒｏｐ）だけ上方にシフ
トされる。先に論じたように、これまで、差動トランジ
スタ対Ｑ１，Ｑ２が同じＤＣバイアス点で動作するため
には、差動対を形成する他方のバイポーラ・トランジス
タへの入力に入力ダイオードを用いることは公知であ
る。本発明の重要な一面によれば、本発明は、本質的
に、入力ダイオードの数を半分に削減する。入力ダイオ
ードＤ１，Ｄ２に起因するダイオード電圧降下または上
方レベル・シフトを補償するために、標準的なダイオー
ドまたはショットキ・バリア・ダイオードのようなレベ
ル・シフト素子Ｄ３をトランジスタＱ１のエミッタに接
続する。ダイオードＤ３は、そのアノードをトランジス
タＱ１のエミッタに接続し、そのカソードを、下方レベ
ル・シフトの原因となる正極性の差動トランジスタ対の
共通エミッタ接合部に結合する。レベル・シフト素子、
即ち、トランジスタＱ１のエミッタに結合したダイオー
ドＤ３の使用により、トランジスタＱ２，Ｑ３において
入力ダイオードの必要性を解消し、こうして入力ダイオ
ードの数を半分に削減し、差動対のＤＣ動作点を維持す
る。
【００１７】図１におけるダイオードＤ３のサイズは、
差動対の各レッグにおける電流が等しくなるスイッチン
グ遷移点において、ダイオードＤ１，Ｄ２の順方向電圧
降下に一致するように選択する。ダイオードＤ３の電流
は、総じてダイオードＤ１，Ｄ２のそれよりも大きいの
で、通常Ｄ３に選択するダイオードの面積の方が大き
い。
差動対の各レッグにおける電流が等しくなるスイッチン
グ遷移点において、ダイオードＤ１，Ｄ２の順方向電圧
降下に一致するように選択する。ダイオードＤ３の電流
は、総じてダイオードＤ１，Ｄ２のそれよりも大きいの
で、通常Ｄ３に選択するダイオードの面積の方が大き
い。
【００１８】先に論じた構成は、ゲート入力１つ当たり
抵抗１つおよびダイオード１つを削減することによっ
て、構成部品を削減すると共に、歩留まりを向上させ、
特に高いファン・インを有するゲートのレイアウト空間
を縮小する。ダイオード電流は、通常、差動対Ｑ１／Ｑ
２の約２０％に選択する。ゲート入力の一方側からの電
流だけを流す（シンク：ｓｉｎｋ）ようにすればよいの
で、全体的な省電力化も可能となる。
抵抗１つおよびダイオード１つを削減することによっ
て、構成部品を削減すると共に、歩留まりを向上させ、
特に高いファン・インを有するゲートのレイアウト空間
を縮小する。ダイオード電流は、通常、差動対Ｑ１／Ｑ
２の約２０％に選択する。ゲート入力の一方側からの電
流だけを流す（シンク：ｓｉｎｋ）ようにすればよいの
で、全体的な省電力化も可能となる。
【００１９】図示のように、１つのトランジスタ入力レ
ベルのみを示す。しかしながら、本発明の原理は、多入
力レベルを用いる回路にも適用可能である。多入力レベ
ルを用いる回路は、例えば、先に論じた米国特許第５，
０７５，０７４号に論じられているカスコード配列に接
続することも可能である。単一入力レベルでは、図１に
示すように、論理１電圧を−１ＶＢＥボルトＤＣとし、
論理０を通常−１ＶＢＥ−２５０ｍＶＤＣとするとよ
い。通常、入力段間の差として、２５０ないし３００ミ
リボルトの差が用いられる。したがって、追加のレベル
を有する論理回路を構成する場合、その入力レベル電圧
は、論理１に対しては約−２ＶＢＥボルトＤＣ、論理０
に対しては約−２ＶＢＥ−２５０ｍＶボルトＤＣとな
る。
ベルのみを示す。しかしながら、本発明の原理は、多入
力レベルを用いる回路にも適用可能である。多入力レベ
ルを用いる回路は、例えば、先に論じた米国特許第５，
０７５，０７４号に論じられているカスコード配列に接
続することも可能である。単一入力レベルでは、図１に
示すように、論理１電圧を−１ＶＢＥボルトＤＣとし、
論理０を通常−１ＶＢＥ−２５０ｍＶＤＣとするとよ
い。通常、入力段間の差として、２５０ないし３００ミ
リボルトの差が用いられる。したがって、追加のレベル
を有する論理回路を構成する場合、その入力レベル電圧
は、論理１に対しては約−２ＶＢＥボルトＤＣ、論理０
に対しては約−２ＶＢＥ−２５０ｍＶボルトＤＣとな
る。
【００２０】差動対Ｑ１，Ｑ２の共通エミッタ接合部を
定電流源に接続する。これは、抵抗ＲＥ２として、また
はバイポーラ・トランジスタおよび抵抗の組み合わせに
よって実現することができる。例えば、ＧａＡｓ ＨＢ
Ｔによる実施態様で、ＶＢＥ＝１．３Ｖの場合、定電流
源にトランジスタ／抵抗の組み合わせを用いると、トラ
ンジスタは、例えば、−３．７ボルトの定電圧で駆動す
ることができる。このトランジスタのエミッタは、エミ
ッタ縮退抵抗に接続し、一方エミッタ縮退抵抗は、エミ
ッタ電圧源ＶＥＥ、例えば、−５．２ボルトに接続す
る。
定電流源に接続する。これは、抵抗ＲＥ２として、また
はバイポーラ・トランジスタおよび抵抗の組み合わせに
よって実現することができる。例えば、ＧａＡｓ ＨＢ
Ｔによる実施態様で、ＶＢＥ＝１．３Ｖの場合、定電流
源にトランジスタ／抵抗の組み合わせを用いると、トラ
ンジスタは、例えば、−３．７ボルトの定電圧で駆動す
ることができる。このトランジスタのエミッタは、エミ
ッタ縮退抵抗に接続し、一方エミッタ縮退抵抗は、エミ
ッタ電圧源ＶＥＥ、例えば、−５．２ボルトに接続す
る。
【００２１】差動対を形成するトランジスタＱ１，Ｑ２
の各々は、そのコレクタ端子がそれぞれ１対の負荷抵抗
ＲＣ１，ＲＣ２に接続されている。一方、負荷抵抗ＲＣ
１，ＲＣ２は、バイポーラ・トランジスタＱ１，Ｑ２の
コレクタ端子とグラウンドとの間に接続されている。こ
れらのコレクタ端子は、各出力トランジスタＱ５，Ｑ４
に接続されている。
の各々は、そのコレクタ端子がそれぞれ１対の負荷抵抗
ＲＣ１，ＲＣ２に接続されている。一方、負荷抵抗ＲＣ
１，ＲＣ２は、バイポーラ・トランジスタＱ１，Ｑ２の
コレクタ端子とグラウンドとの間に接続されている。こ
れらのコレクタ端子は、各出力トランジスタＱ５，Ｑ４
に接続されている。
【００２２】差動対Ｑ１，Ｑ２の出力は、図１に示すよ
うに、スタティック・エミッタ・フォロワに接続されて
いる。当該技術分野では公知であるが、エミッタ・フォ
ロワの各々は、差動対を形成するトランジスタの論理状
態には無関係に、一定の電流源を必要とする。例えば、
図２Ａは、出力段を規定する従来のスタティック・エミ
ッタ・フォロワとして構成した出力トランジスタ２２，
２４を示す。一方、出力段は、２つの出力アーム２５，
２７を有する。エミッタ・フォロワの各々のベース端子
は、差動対Ｑ１，Ｑ２の各コレクタに各々接続されてい
る。各エミッタ・フォロワの出力は、トランジスタ２
２，２４のエミッタにおいて得られ、共通電流源２６，
２８に接続されている。かかる構成において、トランジ
スタ２２，２４は常時ＯＮであるので、差動対の論理状
態には無関係に、定電流源２６，２８の各々は、例え
ば、図示のような１ｍＡの定電流を引き出す。
うに、スタティック・エミッタ・フォロワに接続されて
いる。当該技術分野では公知であるが、エミッタ・フォ
ロワの各々は、差動対を形成するトランジスタの論理状
態には無関係に、一定の電流源を必要とする。例えば、
図２Ａは、出力段を規定する従来のスタティック・エミ
ッタ・フォロワとして構成した出力トランジスタ２２，
２４を示す。一方、出力段は、２つの出力アーム２５，
２７を有する。エミッタ・フォロワの各々のベース端子
は、差動対Ｑ１，Ｑ２の各コレクタに各々接続されてい
る。各エミッタ・フォロワの出力は、トランジスタ２
２，２４のエミッタにおいて得られ、共通電流源２６，
２８に接続されている。かかる構成において、トランジ
スタ２２，２４は常時ＯＮであるので、差動対の論理状
態には無関係に、定電流源２６，２８の各々は、例え
ば、図示のような１ｍＡの定電流を引き出す。
【００２３】多くの場合、ゲートは、他の回路、ラッ
チ、およびゲートと併合され、バッファ段を不要とする
ことができる。ゲートを単体回路として用いる場合、通
常バッファが必要となる。図１に示すようなスタティッ
ク・エミッタ・フォロワ段の代わりに、エミッタ電圧源
ＶＥＥを１ＶＢＥだけ増大させれば、本発明の別の態様
によるプッシュ・プル段を用いることも可能である。本
発明によるプッシュ・プル出力段は、種々のゲート、ラ
ッチおよびフリップ・フロップと共に用いるのに適して
いる。例えば、本発明によるプッシュ・プル出力段を有
するＡＮＤゲートを図３に示し、参照番号２１で識別す
る。一方プッシュ・プル出力段を有するインバータを図
４に示し、参照番号２２で識別する。本発明によるプッ
シュ・プル出力段の簡略化した回路構成を図２Ｂに示
す。
チ、およびゲートと併合され、バッファ段を不要とする
ことができる。ゲートを単体回路として用いる場合、通
常バッファが必要となる。図１に示すようなスタティッ
ク・エミッタ・フォロワ段の代わりに、エミッタ電圧源
ＶＥＥを１ＶＢＥだけ増大させれば、本発明の別の態様
によるプッシュ・プル段を用いることも可能である。本
発明によるプッシュ・プル出力段は、種々のゲート、ラ
ッチおよびフリップ・フロップと共に用いるのに適して
いる。例えば、本発明によるプッシュ・プル出力段を有
するＡＮＤゲートを図３に示し、参照番号２１で識別す
る。一方プッシュ・プル出力段を有するインバータを図
４に示し、参照番号２２で識別する。本発明によるプッ
シュ・プル出力段の簡略化した回路構成を図２Ｂに示
す。
【００２４】図１に示した回路は、ＧａＡｓ ＨＢＴお
よび３．３ボルトの供給電圧を用い、一方図３の回路
は、プッシュ・プル出力を有する差動ダイオード接続ト
ランジスタ・トランジスタ二入力ＡＮＤゲートであり、
図１に示したＡＮＤゲートにプッシュ・プル出力段を加
えたものである。これは、供給電圧が４．５ないし５．
２ボルトのＨＢＴと共に用いることができる。３．３ボ
ルト電源を有するプッシュ・プル出力段を採用するに
は、全ての入力レベルをシフトする必要があり、トラン
ジスタＱ６（図３）を不要とすることができる。
よび３．３ボルトの供給電圧を用い、一方図３の回路
は、プッシュ・プル出力を有する差動ダイオード接続ト
ランジスタ・トランジスタ二入力ＡＮＤゲートであり、
図１に示したＡＮＤゲートにプッシュ・プル出力段を加
えたものである。これは、供給電圧が４．５ないし５．
２ボルトのＨＢＴと共に用いることができる。３．３ボ
ルト電源を有するプッシュ・プル出力段を採用するに
は、全ての入力レベルをシフトする必要があり、トラン
ジスタＱ６（図３）を不要とすることができる。
【００２５】入力ダイオードおよび関連するバイアス抵
抗の削減は、入力数が多いゲート程、一層明白となる。
一例を図４に示す。図４はプッシュ・プル出力を有する
差動ダイオード・トランジスタ五入力ＡＮＤゲートを示
し、従来技術の構成と比較して、ダイオードを４つ、そ
して抵抗を５つ除去したものである。図５および図６
は、同じ五入力ＡＮＤゲートを示すが、バイポーラ接合
型トランジスタ（ＢＪＴ）またはバイポーラ・ヘテロ接
合型トランジスタ（ＨＢＴ）の代わりに、ＭＥＳＦＥＴ
またはＭＯＳＦＥＴを用いて実現している。
抗の削減は、入力数が多いゲート程、一層明白となる。
一例を図４に示す。図４はプッシュ・プル出力を有する
差動ダイオード・トランジスタ五入力ＡＮＤゲートを示
し、従来技術の構成と比較して、ダイオードを４つ、そ
して抵抗を５つ除去したものである。図５および図６
は、同じ五入力ＡＮＤゲートを示すが、バイポーラ接合
型トランジスタ（ＢＪＴ）またはバイポーラ・ヘテロ接
合型トランジスタ（ＨＢＴ）の代わりに、ＭＥＳＦＥＴ
またはＭＯＳＦＥＴを用いて実現している。
【００２６】図２Ｂを参照すると、プッシュ・プル出力
段を利用した場合の電流は、スタティック・エミッタ・
フォロワ出力段を利用する公知のＥＣＬおよびＣＭＬ論
理回路と比較すると、５０％まで削減が可能である。こ
れについては以下で更に詳しく説明する。例えば、図２
Ｂに示すように、本発明によるプッシュ・プル出力段
は、図１に示す従来の出力段の２ミリアンペアに対し
て、約１．３ミリアンペアを利用するだけに過ぎない。
この例では、一方の出力レッグにおける電流は１ｍＡで
あり、他方のレッグでは０．３ｍＡである。これはほぼ
３：１の比率を表わすが、この比率は、ＶＢＥ（Ｑ６）
とＶＢＥ（Ｑ８）との間の差を調節することによって、
１：１ないし１００：１以上の間であらゆる値に設定す
ることも可能である。
段を利用した場合の電流は、スタティック・エミッタ・
フォロワ出力段を利用する公知のＥＣＬおよびＣＭＬ論
理回路と比較すると、５０％まで削減が可能である。こ
れについては以下で更に詳しく説明する。例えば、図２
Ｂに示すように、本発明によるプッシュ・プル出力段
は、図１に示す従来の出力段の２ミリアンペアに対し
て、約１．３ミリアンペアを利用するだけに過ぎない。
この例では、一方の出力レッグにおける電流は１ｍＡで
あり、他方のレッグでは０．３ｍＡである。これはほぼ
３：１の比率を表わすが、この比率は、ＶＢＥ（Ｑ６）
とＶＢＥ（Ｑ８）との間の差を調節することによって、
１：１ないし１００：１以上の間であらゆる値に設定す
ることも可能である。
【００２７】図７に示すプッシュ・プル段を有するイン
バータは、１対の差動接続したトランジスタＱ１，Ｑ２
を含み、定電流源が、トランジスタＱ３およびエミッタ
縮退抵抗ＲＥ３で構成され、１対の負荷抵抗がＲＣ１，
ＲＣ２となっている。入力ＩＮＴ，ＩＮＦに印加される
差動入力電圧は、公称上２５０ｍＶである。ＧａＡｓＨ
ＢＴ技術を用いる場合、「レベル０」では、グラウンド
および−２５０ｍＶまたはその逆であり、「レベル１」
では−１．３Ｖおよび−１．５５Ｖとなる。何故なら、
ＧａＡｓ ＨＢＴデバイスでは、ＶＢＥ電圧降下は約
１．３Ｖであるからである。バッファリング・エミッタ
・フォロワＨＢＴは、Ｑ４，Ｑ５である。定電流源の代
わりに、トランジスタＱ４，Ｑ５が電流ステアリング対
Ｑ６，Ｑ７に接続されている。この電流ステアリング対
の駆動信号は、差動対トランジスタＱ１，Ｑ２のエミッ
タＥ１，Ｅ２から来る。エミッタ抵抗ＲＥ１，ＲＥ２を
挿入することによって、差動電圧を発生する。この差動
電圧は、以下の式で与えられる。
バータは、１対の差動接続したトランジスタＱ１，Ｑ２
を含み、定電流源が、トランジスタＱ３およびエミッタ
縮退抵抗ＲＥ３で構成され、１対の負荷抵抗がＲＣ１，
ＲＣ２となっている。入力ＩＮＴ，ＩＮＦに印加される
差動入力電圧は、公称上２５０ｍＶである。ＧａＡｓＨ
ＢＴ技術を用いる場合、「レベル０」では、グラウンド
および−２５０ｍＶまたはその逆であり、「レベル１」
では−１．３Ｖおよび−１．５５Ｖとなる。何故なら、
ＧａＡｓ ＨＢＴデバイスでは、ＶＢＥ電圧降下は約
１．３Ｖであるからである。バッファリング・エミッタ
・フォロワＨＢＴは、Ｑ４，Ｑ５である。定電流源の代
わりに、トランジスタＱ４，Ｑ５が電流ステアリング対
Ｑ６，Ｑ７に接続されている。この電流ステアリング対
の駆動信号は、差動対トランジスタＱ１，Ｑ２のエミッ
タＥ１，Ｅ２から来る。エミッタ抵抗ＲＥ１，ＲＥ２を
挿入することによって、差動電圧を発生する。この差動
電圧は、以下の式で与えられる。
【００２８】
【数１】Ｖ（差動）＝ＶＥ１−ＶＥ２＝ＩＥ１＊ＲＥ１
−ＩＥ２＊ＲＥ２ ここで、ＩＥ１およびＩＥ２はＱ１およびＱ２のエミッ
タ電流である。
−ＩＥ２＊ＲＥ２ ここで、ＩＥ１およびＩＥ２はＱ１およびＱ２のエミッ
タ電流である。
【００２９】差動対のレッグでは、いずれのレッグにお
いても電流は決して正確に０にはならないが、「オフ」
状態のトランジスタにいくらかの電流を流しておけば、
これによって遷移に必要なＶＢＥの変化が減少するの
で、「オフ」から「オン」への遷移が容易となるという
利点がある。エミッタ縮退抵抗ＲＥ１，ＲＥ２を通過す
るエミッタ電流ＩＥ１，ＩＥ２の比率は、トランジスタ
Ｑ１，Ｑ２のベースに印加される差動電圧によって異な
る。これは、以下の簡略化したバイポーラ・トランジス
タの式によって計算することができる。
いても電流は決して正確に０にはならないが、「オフ」
状態のトランジスタにいくらかの電流を流しておけば、
これによって遷移に必要なＶＢＥの変化が減少するの
で、「オフ」から「オン」への遷移が容易となるという
利点がある。エミッタ縮退抵抗ＲＥ１，ＲＥ２を通過す
るエミッタ電流ＩＥ１，ＩＥ２の比率は、トランジスタ
Ｑ１，Ｑ２のベースに印加される差動電圧によって異な
る。これは、以下の簡略化したバイポーラ・トランジス
タの式によって計算することができる。
【００３０】
【数２】
【００３１】ここで、＿ＶＢＥはＱ６およびＱ７間にお
けるＶＢＥの差である。
けるＶＢＥの差である。
【００３２】図７〜９を参照すると、Ｑ６，Ｑ７の微量
ベース電流の影響を無視すると、ＶＢｄｉｆｆは、先に
定義したＶ（ｄｉｆｆ）に等しくなり、ＲＥ１＝ＲＥ２
の値を選択することによって設定することができる。プ
ッシュ・プル段では、残留「賦活（ｋｅｅｐ−ａｌｉｖ
ｅ）」電流に対する備えがない殆どの差動対において採
用されているように、オン／オフ電流比を１０００：１
未満とすることが望ましい。この比率が小さい程、遷移
時間は短縮し、伝搬遅延も短くなる。実際の設計では、
用いる比率は通常、先に論じたように、１０：１ないし
３：１である。プッシュ・プル段によって駆動される負
荷が小さなｄｃ成分を有する容量性負荷だけでなく（他
の差動対を駆動する際のように）、ｄｃ電流をシンクす
る必要もある場合（電流バイアスされるダイオード・ゲ
ートを駆動する際のように）、この比は負荷の最大ｄｃ
シンク電流（ｓｉｎｋ ｃｕｒｒｅｎｔ）に基づき、
２：１程度の高さにするとよい。クロック・バッファま
たは出力バッファでは、１０：１の比率とすれば、大抵
の場合電力消散および速度間に好ましい妥協が得られ
る。
ベース電流の影響を無視すると、ＶＢｄｉｆｆは、先に
定義したＶ（ｄｉｆｆ）に等しくなり、ＲＥ１＝ＲＥ２
の値を選択することによって設定することができる。プ
ッシュ・プル段では、残留「賦活（ｋｅｅｐ−ａｌｉｖ
ｅ）」電流に対する備えがない殆どの差動対において採
用されているように、オン／オフ電流比を１０００：１
未満とすることが望ましい。この比率が小さい程、遷移
時間は短縮し、伝搬遅延も短くなる。実際の設計では、
用いる比率は通常、先に論じたように、１０：１ないし
３：１である。プッシュ・プル段によって駆動される負
荷が小さなｄｃ成分を有する容量性負荷だけでなく（他
の差動対を駆動する際のように）、ｄｃ電流をシンクす
る必要もある場合（電流バイアスされるダイオード・ゲ
ートを駆動する際のように）、この比は負荷の最大ｄｃ
シンク電流（ｓｉｎｋ ｃｕｒｒｅｎｔ）に基づき、
２：１程度の高さにするとよい。クロック・バッファま
たは出力バッファでは、１０：１の比率とすれば、大抵
の場合電力消散および速度間に好ましい妥協が得られ
る。
【００３３】図７に示す構成は、重要な電力低減を表わ
し、更に他の利点、即ち、出力段における伝搬遅延の短
縮ももたらすものである。ＩＮＴ／ＩＮＦからＯＵＴＴ
／ＯＵＴＦまでの遅延は、Ｑ１／Ｑ２のインバータ遅延
およびＱ４／Ｑ５のエミッタ／フォロワ遅延である。Ｉ
ＮＴ／ＩＮＦからＥ１／Ｅ２までの遅延は、エミッタ・
フォロワの遅延と同等であり、Ｅ１／Ｅ２からＯＵＴ／
ＯＵＴＦまでの遅延は、Ｑ６／Ｑ７通過のインバータ遅
延である。後者のインバータ遅延は、Ｑ１／Ｑ２通過の
遅延よりも短い。何故なら、ここではＱ１，Ｑ２のベー
スにおけるよりも小さいＶｂｄｉｆｆを用いているから
である。即ち、２５０ｍＶの代わりに約８０ｍＶを用い
ている。その結果、トランジスタＱ６，Ｑ７はトランジ
スタＱ４，Ｑ５よりも早く切り替わり、スタティック・
エミッタ・フォロワよりも伝搬遅延は短くなる。この点
を例証するために、ＶＥＥ＝−３．３Ｖ，Ｔｊ＝７５Ｃ
のときのＧａＡｓ ＨＢＴ回路のコンピュータ・シミュ
レーション結果を図１０に提示する。３つの回路の伝搬
遅延が示される。即ち、各々４ｍＡにバイアスされてい
る複数のスタティック・エミッタ・フォロワを有する回
路、各々２．２５ｍＡにバイアスされている複数のスタ
ティック・エミッタ・フォロワを有する第２回路、およ
び図１におけるような第３のプッシュ・プル回路であ
る。差動対段は、全ての場合において、２ｍＡにバイア
スされている。ｙ軸を伝搬遅延、ｘ軸を負荷差動対電流
に関するファン・アウトとして、その結果を示す。伝搬
遅延は、全ての負荷素子がその最大許容電流密度で動作
すると仮定する。
し、更に他の利点、即ち、出力段における伝搬遅延の短
縮ももたらすものである。ＩＮＴ／ＩＮＦからＯＵＴＴ
／ＯＵＴＦまでの遅延は、Ｑ１／Ｑ２のインバータ遅延
およびＱ４／Ｑ５のエミッタ／フォロワ遅延である。Ｉ
ＮＴ／ＩＮＦからＥ１／Ｅ２までの遅延は、エミッタ・
フォロワの遅延と同等であり、Ｅ１／Ｅ２からＯＵＴ／
ＯＵＴＦまでの遅延は、Ｑ６／Ｑ７通過のインバータ遅
延である。後者のインバータ遅延は、Ｑ１／Ｑ２通過の
遅延よりも短い。何故なら、ここではＱ１，Ｑ２のベー
スにおけるよりも小さいＶｂｄｉｆｆを用いているから
である。即ち、２５０ｍＶの代わりに約８０ｍＶを用い
ている。その結果、トランジスタＱ６，Ｑ７はトランジ
スタＱ４，Ｑ５よりも早く切り替わり、スタティック・
エミッタ・フォロワよりも伝搬遅延は短くなる。この点
を例証するために、ＶＥＥ＝−３．３Ｖ，Ｔｊ＝７５Ｃ
のときのＧａＡｓ ＨＢＴ回路のコンピュータ・シミュ
レーション結果を図１０に提示する。３つの回路の伝搬
遅延が示される。即ち、各々４ｍＡにバイアスされてい
る複数のスタティック・エミッタ・フォロワを有する回
路、各々２．２５ｍＡにバイアスされている複数のスタ
ティック・エミッタ・フォロワを有する第２回路、およ
び図１におけるような第３のプッシュ・プル回路であ
る。差動対段は、全ての場合において、２ｍＡにバイア
スされている。ｙ軸を伝搬遅延、ｘ軸を負荷差動対電流
に関するファン・アウトとして、その結果を示す。伝搬
遅延は、全ての負荷素子がその最大許容電流密度で動作
すると仮定する。
【００３４】図１０は、スタティック・エミッタ・フォ
ロワ型双方に対する、プッシュ・プル型の明らかな利点
を示す。図示のように、伝搬遅延の平均的な短縮は、同
じ電力消散に対して約３２％となっている。
ロワ型双方に対する、プッシュ・プル型の明らかな利点
を示す。図示のように、伝搬遅延の平均的な短縮は、同
じ電力消散に対して約３２％となっている。
【００３５】図７〜９に示すインバータに関して、プッ
シュ・プル回路の動作を説明する。即ち、抵抗対ＲＥ
１，ＲＥ２は入力信号ＩＮＴ，ＩＮＦを交番させ、差動
トランジスタ対Ｑ１，Ｑ２のエミッタにおいて得られる
ようにする。この電圧を用いて、出力トランジスタＱ
４，Ｑ５と直列となっている、インバータのトランジス
タＱ６，Ｑ７を駆動する。Ｑ１，Ｑ２のエミッタ電圧を
用いて、出力段の出力ドライバ・アーム３５，３６（図
２Ｂ）における電流ステアリングを制御する。したがっ
て、図２Ｂを参照すると、出力ドライバ・アーム３５が
Ｑ５において低入力、Ｑ６において高入力を有する場
合、電流の大部分、例えば、１ｍＡはこのアーム３５に
流れ、大幅に減少した電流量、例えば、０．３ｍＡが出
力アーム３６に流れる。出力アーム３６は、Ｑ７に高論
理入力、Ｑ８に低論理入力を有する。
シュ・プル回路の動作を説明する。即ち、抵抗対ＲＥ
１，ＲＥ２は入力信号ＩＮＴ，ＩＮＦを交番させ、差動
トランジスタ対Ｑ１，Ｑ２のエミッタにおいて得られる
ようにする。この電圧を用いて、出力トランジスタＱ
４，Ｑ５と直列となっている、インバータのトランジス
タＱ６，Ｑ７を駆動する。Ｑ１，Ｑ２のエミッタ電圧を
用いて、出力段の出力ドライバ・アーム３５，３６（図
２Ｂ）における電流ステアリングを制御する。したがっ
て、図２Ｂを参照すると、出力ドライバ・アーム３５が
Ｑ５において低入力、Ｑ６において高入力を有する場
合、電流の大部分、例えば、１ｍＡはこのアーム３５に
流れ、大幅に減少した電流量、例えば、０．３ｍＡが出
力アーム３６に流れる。出力アーム３６は、Ｑ７に高論
理入力、Ｑ８に低論理入力を有する。
【００３６】差動入力電圧ＩＮＴ−ＩＮＦを入力対Ｑ
１，Ｑ２のベースに印加する。すると、ノードＥ１，Ｅ
２におけるノード電圧は、入力電圧と同様となるが、ト
ランジスタＱ１，Ｑ２のベース・エミッタ電圧だけシフ
トされる。即ち、「同相」となる。逆に、ノードＣ１お
よびノードＣ２における電圧は、入力電圧から反転され
る。ノードＯＵＴＴ，ＯＵＴＦは、単にノードＣ１，Ｃ
２からレベル・シフトされたものである。例えば、ＩＮ
Ｔが高でＩＮＦが低の場合、Ｅ１はＥ２よりも正側とな
り、これによってトランジスタＱ６がオンとなり、トラ
ンジスタＱ７がオフとなる。出力段電流の大部分はトラ
ンジスタＱ６を通過し、小部分がトランジスタＱ７を通
過する。これらの電流の比率は、先に論じたように、抵
抗ＲＥ１，ＲＥ２の値を選択することによって設定可能
である。前述のように、出力電流を低出力に向かってア
クティブ・ステアリング（ａｃｔｉｖｅ ｓｔｅｅｒｉ
ｎｇ）することにより、約５０％のＤＣ電流削減が得ら
れる。何故なら、出力電流源は、同じ出力電流量に必要
な全サイズの約５０％で済むからである。
１，Ｑ２のベースに印加する。すると、ノードＥ１，Ｅ
２におけるノード電圧は、入力電圧と同様となるが、ト
ランジスタＱ１，Ｑ２のベース・エミッタ電圧だけシフ
トされる。即ち、「同相」となる。逆に、ノードＣ１お
よびノードＣ２における電圧は、入力電圧から反転され
る。ノードＯＵＴＴ，ＯＵＴＦは、単にノードＣ１，Ｃ
２からレベル・シフトされたものである。例えば、ＩＮ
Ｔが高でＩＮＦが低の場合、Ｅ１はＥ２よりも正側とな
り、これによってトランジスタＱ６がオンとなり、トラ
ンジスタＱ７がオフとなる。出力段電流の大部分はトラ
ンジスタＱ６を通過し、小部分がトランジスタＱ７を通
過する。これらの電流の比率は、先に論じたように、抵
抗ＲＥ１，ＲＥ２の値を選択することによって設定可能
である。前述のように、出力電流を低出力に向かってア
クティブ・ステアリング（ａｃｔｉｖｅ ｓｔｅｅｒｉ
ｎｇ）することにより、約５０％のＤＣ電流削減が得ら
れる。何故なら、出力電流源は、同じ出力電流量に必要
な全サイズの約５０％で済むからである。
【００３７】前述のプッシュ・プル段は、種々のゲート
およびインバータの出力段に用いられることに加えて、
バッファ、増幅器、ラッチ、およびフリップ・フロップ
にも用いることができる。また、図７および図８に示す
ように、異なる技術によって実現することも可能であ
る。加えて、図１１は、セミ・プッシュ・プル出力段を
有するＤ型フリップ・フロップ２４を示し、一方図１２
は、フル・プッシュ・プル出力段を有するＤ型フリップ
・フロップ２９を示す。
およびインバータの出力段に用いられることに加えて、
バッファ、増幅器、ラッチ、およびフリップ・フロップ
にも用いることができる。また、図７および図８に示す
ように、異なる技術によって実現することも可能であ
る。加えて、図１１は、セミ・プッシュ・プル出力段を
有するＤ型フリップ・フロップ２４を示し、一方図１２
は、フル・プッシュ・プル出力段を有するＤ型フリップ
・フロップ２９を示す。
【００３８】フリップ・フロップまたはラッチの新たな
実施形態を図１３に示し、参照番号３１で指示する。こ
の実施形態は、トラック・モード差動対Ｑ１，Ｑ２を含
む単一のラッチ、およびホールド・モード差動対Ｑ３，
Ｑ４から成る。トラック・モード差動対は、そのコレク
タ端子が、１対の低抵抗ＲＣ１，ＲＣ２を介してグラウ
ンドに接続されている。ホールド・モード差動対は、ト
ランジスタＱ３，Ｑ４を含む。トラック・モード差動対
Ｑ１，Ｑ２およびホールド・モードＱ３，Ｑ４の双方
は、クロック・スイッチング・トランジスタＱ５，Ｑ６
のコレクタに接続されている。
実施形態を図１３に示し、参照番号３１で指示する。こ
の実施形態は、トラック・モード差動対Ｑ１，Ｑ２を含
む単一のラッチ、およびホールド・モード差動対Ｑ３，
Ｑ４から成る。トラック・モード差動対は、そのコレク
タ端子が、１対の低抵抗ＲＣ１，ＲＣ２を介してグラウ
ンドに接続されている。ホールド・モード差動対は、ト
ランジスタＱ３，Ｑ４を含む。トラック・モード差動対
Ｑ１，Ｑ２およびホールド・モードＱ３，Ｑ４の双方
は、クロック・スイッチング・トランジスタＱ５，Ｑ６
のコレクタに接続されている。
【００３９】この回路では、ラッチ３１にとって重要な
スイッチング動作は、ホールド・モードからトラック・
モードに遷移するとき、即ち、トランジスタＱ３，Ｑ４
がオフとなり、トランジスタＱ１，Ｑ２がオンとなると
きである。入力ＩＮＴ，ＩＮＦにおける信号がホールド
期間中に変化した場合、トランジスタＱ１，Ｑ２は切り
替わり、Ｃ１，Ｃ２のノードのレベルを変化させる。こ
れらのノードを素早く変化させるためには、トランジス
タＱ３，Ｑ４をできるだけ速くオフにしなければならな
い。トランジスタＱ６のターン・オフ、したがってトラ
ンジスタＱ３，Ｑ４のターン・オフを促進するために、
ここで図１３および図１４におけるように、ノードＥ
５，Ｅ６間に抵抗ＲＥ６を配置する。これらの回路のＨ
ＢＴ実施態様では、この抵抗によって、トランジスタＱ
６がオンのとき、ＩＲ電圧降下が約９０ミリボルトとな
る。その結果、トランジスタＱ６はトランジスタＱ５よ
りも約２５％少ない電流で動作するという効果がある。
言い換えると、ホールド電流はトラック電流よりも２５
％少なく、ノードＣ１，Ｃ２における差動電圧は、トラ
ック・モードの方がホールド・モードよりも低くなる。
この低下、即ち、Ｖ（Ｃ１）−Ｖ（Ｃ２）は殆どの場合
容認可能となる。
スイッチング動作は、ホールド・モードからトラック・
モードに遷移するとき、即ち、トランジスタＱ３，Ｑ４
がオフとなり、トランジスタＱ１，Ｑ２がオンとなると
きである。入力ＩＮＴ，ＩＮＦにおける信号がホールド
期間中に変化した場合、トランジスタＱ１，Ｑ２は切り
替わり、Ｃ１，Ｃ２のノードのレベルを変化させる。こ
れらのノードを素早く変化させるためには、トランジス
タＱ３，Ｑ４をできるだけ速くオフにしなければならな
い。トランジスタＱ６のターン・オフ、したがってトラ
ンジスタＱ３，Ｑ４のターン・オフを促進するために、
ここで図１３および図１４におけるように、ノードＥ
５，Ｅ６間に抵抗ＲＥ６を配置する。これらの回路のＨ
ＢＴ実施態様では、この抵抗によって、トランジスタＱ
６がオンのとき、ＩＲ電圧降下が約９０ミリボルトとな
る。その結果、トランジスタＱ６はトランジスタＱ５よ
りも約２５％少ない電流で動作するという効果がある。
言い換えると、ホールド電流はトラック電流よりも２５
％少なく、ノードＣ１，Ｃ２における差動電圧は、トラ
ック・モードの方がホールド・モードよりも低くなる。
この低下、即ち、Ｖ（Ｃ１）−Ｖ（Ｃ２）は殆どの場合
容認可能となる。
【００４０】抵抗ＲＥ６は、トランジスタＱ６がオンの
とき、トランジスタＱ５を通じて「賦活」電流を供給す
る。図１３の回路のＨＢＴ実施態様の場合、その結果、
トランジスタＱ５，Ｑ６間のデルタＶＢＥ、ＶＢＥ（Ｑ
５）−ＶＢＥ（Ｑ６）が、標準的な２５０ｍＶから約１
５０ｍＶに低下する。したがって、トランジスタＱ５を
オンに切り替えるとき、デルタＶＥＢは１５０ｍＶだけ
変化すればよい。完全なオンへの遷移が発生するときに
はトランジスタＱ５，Ｑ１またはＱ２が既に部分的にオ
ンであるという事実によって、クロック・エッジの交差
からノードＣ１／Ｃ２エッジの交差までの伝搬遅延が短
縮する。
とき、トランジスタＱ５を通じて「賦活」電流を供給す
る。図１３の回路のＨＢＴ実施態様の場合、その結果、
トランジスタＱ５，Ｑ６間のデルタＶＢＥ、ＶＢＥ（Ｑ
５）−ＶＢＥ（Ｑ６）が、標準的な２５０ｍＶから約１
５０ｍＶに低下する。したがって、トランジスタＱ５を
オンに切り替えるとき、デルタＶＥＢは１５０ｍＶだけ
変化すればよい。完全なオンへの遷移が発生するときに
はトランジスタＱ５，Ｑ１またはＱ２が既に部分的にオ
ンであるという事実によって、クロック・エッジの交差
からノードＣ１／Ｃ２エッジの交差までの伝搬遅延が短
縮する。
【００４１】「賦活」電流は、ＲＥ６の値によって異な
る。所与の回路要件に合わせて最適な値に設定すること
ができる。図１５に示す回路では、この電流は、トラン
ジスタＱ６を通過する電流の約１０％に設定するとよ
い。遷移遅延を改善する別の方法は、抵抗ＲＥ６をバイ
パスするコンデンサＣＥ６を追加することである。コン
デンサＣＥ６の概略的な値は、所望のインピーダンスＸ
ｃを６０ｐｓの遷移エッジにおけるＲ６の約１／２に規
定することによって決定され、約７０オームのＲＥ６に
対して約３０オームとなる。値を３５０ｆＦとすると、
容認可能な結果を得ることができる。コンデンサＣＥ６
は、抵抗ＲＥ６の値が高い程、一層効果的である。トラ
ック電流およびホールド電流を等しくする必要がある場
合、Ｑ５（図１３および図１４、および図１４のＱ１
１）のエミッタ・レッグに第２エミッタ抵抗を配するこ
とができ、その場合Ｑ５，Ｑ６のエミッタ間にコンデン
サＣＥ６を接続する。これによって、トラック期間およ
びホールド期間の間にＣ１，Ｃ２に一定の差動電圧が得
られる。しかしながら、殆どの場合、クロックからデー
タ交差までの伝搬遅延を短縮するためには、「トラッ
ク」電流を「ホールド」電流よりも多く供給する方が効
果的である。
る。所与の回路要件に合わせて最適な値に設定すること
ができる。図１５に示す回路では、この電流は、トラン
ジスタＱ６を通過する電流の約１０％に設定するとよ
い。遷移遅延を改善する別の方法は、抵抗ＲＥ６をバイ
パスするコンデンサＣＥ６を追加することである。コン
デンサＣＥ６の概略的な値は、所望のインピーダンスＸ
ｃを６０ｐｓの遷移エッジにおけるＲ６の約１／２に規
定することによって決定され、約７０オームのＲＥ６に
対して約３０オームとなる。値を３５０ｆＦとすると、
容認可能な結果を得ることができる。コンデンサＣＥ６
は、抵抗ＲＥ６の値が高い程、一層効果的である。トラ
ック電流およびホールド電流を等しくする必要がある場
合、Ｑ５（図１３および図１４、および図１４のＱ１
１）のエミッタ・レッグに第２エミッタ抵抗を配するこ
とができ、その場合Ｑ５，Ｑ６のエミッタ間にコンデン
サＣＥ６を接続する。これによって、トラック期間およ
びホールド期間の間にＣ１，Ｃ２に一定の差動電圧が得
られる。しかしながら、殆どの場合、クロックからデー
タ交差までの伝搬遅延を短縮するためには、「トラッ
ク」電流を「ホールド」電流よりも多く供給する方が効
果的である。
【００４２】抵抗ＲＥ６およびコンデンサＣＥ６がない
場合、ホールドからトラックへの遷移が発生すると、Ｑ
５，Ｑ６を通過する電流が等しくなるまで、ノードＥ５
における電圧は低下し、次いでＱ５の最大オン電流を生
成するのに必要な適正な値に達し終えるまで、ＶＢＥ
（Ｑ５）が再度上昇する。ノードＥ５における波形は、
抵抗ＲＥ６およびコンデンサＣＥ６の挿入によって変更
することができる。入力信号ＣＬＫＦの立ち上がりエッ
ジは、トランジスタＱ５のＣＢＥを介して、ノードＥ５
に結合され、更にコンデンサＣＥ６を介してノードＥ６
に結合される。ノードＥ６における電圧は、コンデンサ
ＣＥ６がない場合のように多くそして速く降下しないの
で、トランジスタＱ６のターン・オフは急速に行われ
る。トランジスタＱ６のベースにおけるクロック入力Ｃ
ＬＫＴの負エッジもノードＥ６に結合し、トランジスタ
Ｑ５およびコンデンサＣＥ６を介して結合される正エッ
ジによって部分的に中和されることにより、トランジス
タＱ６のターン・オフが高速化される結果となる。
場合、ホールドからトラックへの遷移が発生すると、Ｑ
５，Ｑ６を通過する電流が等しくなるまで、ノードＥ５
における電圧は低下し、次いでＱ５の最大オン電流を生
成するのに必要な適正な値に達し終えるまで、ＶＢＥ
（Ｑ５）が再度上昇する。ノードＥ５における波形は、
抵抗ＲＥ６およびコンデンサＣＥ６の挿入によって変更
することができる。入力信号ＣＬＫＦの立ち上がりエッ
ジは、トランジスタＱ５のＣＢＥを介して、ノードＥ５
に結合され、更にコンデンサＣＥ６を介してノードＥ６
に結合される。ノードＥ６における電圧は、コンデンサ
ＣＥ６がない場合のように多くそして速く降下しないの
で、トランジスタＱ６のターン・オフは急速に行われ
る。トランジスタＱ６のベースにおけるクロック入力Ｃ
ＬＫＴの負エッジもノードＥ６に結合し、トランジスタ
Ｑ５およびコンデンサＣＥ６を介して結合される正エッ
ジによって部分的に中和されることにより、トランジス
タＱ６のターン・オフが高速化される結果となる。
【００４３】クロック・スイッチング速度の向上は、図
１４に示すようなセミ・プッシュ・プル出力段を有しク
ロック・スイッチングを改善したＤ型フリップ・フロッ
プにも適用可能である。
１４に示すようなセミ・プッシュ・プル出力段を有しク
ロック・スイッチングを改善したＤ型フリップ・フロッ
プにも適用可能である。
【００４４】図１５は、標準的な（ｓｔｄ）クロック・
スイッチングおよび改良された（ｅｎｈ）クロック・ス
イッチングについて、差動対電流（Ｉｄｉｆｆｐａｉ
ｒ）の関数としてＤ型フリップ・フロップ（３ＨＢＴ負
荷を有するＧａＡｓ ＨＢＴ差動対）の伝搬遅延を示
す。伝搬遅延の短縮は、差動対電流レベルに応じて、２
０ないし３０％の間となる。図１６は、スレーブ・ラッ
チのトラック差動対における「賦活」電流の関数として
プロットした、Ｄ型フリップ・フロップ（Ｉｄｉｆｆ＝
１．６ｍＡにおけるＧａＡｓ ＨＢＴ ＤＦＦマスタ及
びスレーブ・ラッチ）の全伝搬遅延（Ｔｐｄ）を示す。
前述のように、「賦活」電流は、先に論じたようにクロ
ック・スイッチング対におけるエミッタ抵抗の値によっ
て設定される。最後に、図１７は、標準的な（ｓｔｄ）
クロック・スイッチングまたは改良された（ｅｎｈ）ク
ロック・スイッチングの場合について、ラッチの差動対
電流に対する伝搬遅延のシミュレーションを示す。
スイッチングおよび改良された（ｅｎｈ）クロック・ス
イッチングについて、差動対電流（Ｉｄｉｆｆｐａｉ
ｒ）の関数としてＤ型フリップ・フロップ（３ＨＢＴ負
荷を有するＧａＡｓ ＨＢＴ差動対）の伝搬遅延を示
す。伝搬遅延の短縮は、差動対電流レベルに応じて、２
０ないし３０％の間となる。図１６は、スレーブ・ラッ
チのトラック差動対における「賦活」電流の関数として
プロットした、Ｄ型フリップ・フロップ（Ｉｄｉｆｆ＝
１．６ｍＡにおけるＧａＡｓ ＨＢＴ ＤＦＦマスタ及
びスレーブ・ラッチ）の全伝搬遅延（Ｔｐｄ）を示す。
前述のように、「賦活」電流は、先に論じたようにクロ
ック・スイッチング対におけるエミッタ抵抗の値によっ
て設定される。最後に、図１７は、標準的な（ｓｔｄ）
クロック・スイッチングまたは改良された（ｅｎｈ）ク
ロック・スイッチングの場合について、ラッチの差動対
電流に対する伝搬遅延のシミュレーションを示す。
【００４５】前述のように、トランジスタＱ５，Ｑ６に
おいて電流が等しくないと望ましくない影響が生ずる虞
れがあり、更にラッチにおいてトラック・モードからホ
ールド・モードに切り替える際に論理振幅（ｌｏｇｉｃ
ｓｗｉｎｇ）が減少する。これは、Ｄ型フリップ・フ
ロップのマスタ・ラッチでは、許容可能であろうが、フ
リップ・フロップのスレーブ・ラッチ部には適用できな
い可能性がある。この問題を補正するために、いくつか
の処置を用いることができる。第１に、トランジスタＱ
１１のエミッタとトランジスタＲＥ１１の上端との間の
経路に、等しい値の抵抗ＲＥ１２を挿入することができ
る。次いで、トランジスタＱ１１，Ｑ１２のエミッタ間
に、コンデンサＣＥ１２を接続する。第２に、抵抗ＲＣ
７，ＲＣ８の値を一層大きくすれば、ホールド・モード
における最小振幅を確保することができる。第３に、コ
レクタ・ノードＣ７，Ｃ９間、およびノードＣ８，Ｃ１
０間に追加の抵抗を挿入すれば、所望の出力振幅を得る
ことができる。
おいて電流が等しくないと望ましくない影響が生ずる虞
れがあり、更にラッチにおいてトラック・モードからホ
ールド・モードに切り替える際に論理振幅（ｌｏｇｉｃ
ｓｗｉｎｇ）が減少する。これは、Ｄ型フリップ・フ
ロップのマスタ・ラッチでは、許容可能であろうが、フ
リップ・フロップのスレーブ・ラッチ部には適用できな
い可能性がある。この問題を補正するために、いくつか
の処置を用いることができる。第１に、トランジスタＱ
１１のエミッタとトランジスタＲＥ１１の上端との間の
経路に、等しい値の抵抗ＲＥ１２を挿入することができ
る。次いで、トランジスタＱ１１，Ｑ１２のエミッタ間
に、コンデンサＣＥ１２を接続する。第２に、抵抗ＲＣ
７，ＲＣ８の値を一層大きくすれば、ホールド・モード
における最小振幅を確保することができる。第３に、コ
レクタ・ノードＣ７，Ｃ９間、およびノードＣ８，Ｃ１
０間に追加の抵抗を挿入すれば、所望の出力振幅を得る
ことができる。
【００４６】上述の教示を考慮すれば、本発明の多くの
変更や変形が可能であることは明らかである。したがっ
て、特許請求の範囲以内において、本発明は、これまで
に具体的に説明したもの以外にも実施可能であることは
理解されよう。
変更や変形が可能であることは明らかである。したがっ
て、特許請求の範囲以内において、本発明は、これまで
に具体的に説明したもの以外にも実施可能であることは
理解されよう。
【図１】本発明の一態様によるＡＮＤゲートの回路構成
図の一例である。
図の一例である。
【図２】図２Ａは公知のエミッタ結合論理（ＥＣＬ）回
路の出力段の回路構成図である。図２Ｂは本発明の一態
様に応じて使用し電力消費削減を図った出力段の回路構
成図である。
路の出力段の回路構成図である。図２Ｂは本発明の一態
様に応じて使用し電力消費削減を図った出力段の回路構
成図である。
【図３】本発明によるプッシュ・プル出力段と共に、図
１のＡＮＤゲートを示す回路構成図である。
１のＡＮＤゲートを示す回路構成図である。
【図４】本発明によるバイポーラ・トランジスタで実施
し、従来技術と比較して４つのダイオードおよび５つの
抵抗を削減した、五入力ゲートの一例を示す図である。
し、従来技術と比較して４つのダイオードおよび５つの
抵抗を削減した、五入力ゲートの一例を示す図である。
【図５】図４と同様であるが、ＭＥＳＦＥＴを用いて実
施した五入力ゲートを示す図である。
施した五入力ゲートを示す図である。
【図６】図４と同様であるが、ＭＯＳＦＥＴを用いて実
施した五入力ゲートを示す図である。
施した五入力ゲートを示す図である。
【図７】本発明によるプッシュ・プル出力段を用いたイ
ンバータの回路構成図である。
ンバータの回路構成図である。
【図８】図７と同様であるが、ＭＥＳＦＥＴを用いて実
施したインバータを示す図である。
施したインバータを示す図である。
【図９】図７と同様であるが、ＭＯＳＦＥＴを用いて実
施したインバータを示す図である。
施したインバータを示す図である。
【図１０】本発明によるスタティック・エミッタ・フォ
ロワおよびプッシュ・プル回路に対する伝搬遅延の関数
として、スイッチ負荷電流を示すグラフである。
ロワおよびプッシュ・プル回路に対する伝搬遅延の関数
として、スイッチ負荷電流を示すグラフである。
【図１１】本発明によるセミ・プッシュ・プル出力段を
用いたＤ型フリップ・フロップの回路構成図である。
用いたＤ型フリップ・フロップの回路構成図である。
【図１２】図１１と同様であるが、フル・プッシュ・プ
ル出力段を用いたＤ型フリップ・フロップを示す図であ
る。
ル出力段を用いたＤ型フリップ・フロップを示す図であ
る。
【図１３】本発明の一態様にしたがって改良したクロッ
ク・スイッチングを用いたラッチの回路構成図である。
ク・スイッチングを用いたラッチの回路構成図である。
【図１４】本発明にしたがって改良したクロック・スイ
ッチングを用いた、図１３に示すＤ型フリップ・フロッ
プの回路構成図である。
ッチングを用いた、図１３に示すＤ型フリップ・フロッ
プの回路構成図である。
【図１５】クロック・スイッチングの改良がある場合と
ない場合とにおける伝搬遅延を、フリップ・フロップの
電流の関数として示すグラフである。
ない場合とにおける伝搬遅延を、フリップ・フロップの
電流の関数として示すグラフである。
【図１６】図１５に示す回路に対する伝搬遅延短縮の関
数として、賦活電流を示すグラフである。
数として、賦活電流を示すグラフである。
【図１７】標準的なクロック・スイッチングまたは改良
されたクロック・スイッチングを行うラッチの差動対電
流の関数として、シミュレートした伝搬遅延を示すグラ
フである。
されたクロック・スイッチングを行うラッチの差動対電
流の関数として、シミュレートした伝搬遅延を示すグラ
フである。
２０，２１ ＡＮＤゲート ２２ プッシュ・プル出力段 ２２，２４ 出力トランジスタ ２４，２９ Ｄ型フリップ・フロップ ２５，２７ 出力アーム ２６，２８ 定電流源 ３５，３６ 出力ドライバ・アーム
Claims (20)
- 【請求項１】 複数入力論理回路であって、 所定のＤＣバイアス点を有し、１対の差動ベース入力端
子と、１対のコレクタ出力端子と、１対のエミッタ端子
とを規定し、エミッタ端子を共通に配置した、少なくと
も１対の差動トランジスタを含むゲート回路と、 前記差動ベース入力端子対に接続された複数の第１レベ
ル・シフト・デバイスと、 前記差動対における前記トランジスタの一方の前記エミ
ッタ端子に接続された第２レベル・シフト・デバイス
と、を備える複数入力論理回路。 - 【請求項２】 請求項１記載の複数入力論理回路におい
て、前記コレクタ出力端子が出力段に接続される、複数
入力論理回路。 - 【請求項３】 請求項１記載の複数入力論理回路におい
て、前記第１レベル・シフト・デバイスは、前記差動対
の前記ＤＣバイアス点を上方にシフトする、複数入力論
理回路。 - 【請求項４】 請求項１記載の複数入力論理回路におい
て、前記第１レベル・シフト・デバイスは、ベースおよ
びコレクタ端子を短絡したバイポーラ・トランジスタを
含む、複数入力論理回路。 - 【請求項５】 請求項１記載の複数入力論理回路におい
て、前記バイポーラ・トランジスタが、ホモ接合バイポ
ーラ接合型トランジスタ（ＢＪＴ）である、複数入力論
理回路。 - 【請求項６】 請求項１記載の複数入力論理回路におい
て、前記バイポーラ・トランジスタが、ヘテロ接合バイ
ポーラ・トランジスタ（ＨＢＴ）である、複数入力論理
回路。 - 【請求項７】 複数入力論理回路であって、 所定のＤＣバイアス点を有し、差動ゲート端子対と、１
対のドレイン端子と、１対のソース端子とを規定する、
少なくとも１対の差動電界効果トランジスタを含むゲー
ト回路と、 前記差動ゲート入力端子対に接続された複数の第１レベ
ル・シフト・デバイスと、 前記差動対における前記トランジスタの一方の前記ドレ
インまたはソース端子の一方または他方に接続された第
２レベル・シフト・デバイスと、を備える複数入力論理
回路。 - 【請求項８】 請求項７記載の複数入力論理回路におい
て、前記第１レベル・シフト・デバイスは、前記差動対
の前記ＤＣバイアス点を上方にシフトする、複数入力論
理回路。 - 【請求項９】 請求項７記載の複数入力論理回路におい
て、前記電界効果トランジスタがＭＯＳＦＥＴである、
複数入力論理回路。 - 【請求項１０】 請求項７記載の複数入力論理回路にお
いて、前記前記電界効果トランジスタがＭＥＳＦＥＴで
ある、複数入力論理回路。 - 【請求項１１】 請求項７記載の複数入力論理回路にお
いて、前記前記電界効果トランジスタがＨＥＭＴであ
る、複数入力論理回路。 - 【請求項１２】 差動入力端子および差動出力端子を有
する１対の差動トランジスタと、１対の共通端子とを含
む回路であって、 前記差動出力に接続された１対の出力トランジスタと、 前記出力端子に接続された１対の電流ステアリング・ト
ランジスタであって、該電流ステアリング・トランジス
タは共通端子と接続され、更に前記差動対の前記共通端
子に接続され、かつこれによって駆動される、電流ステ
アリング・トランジスタと、 前記電流ステアリング・トランジスタの前記共通端子に
接続された定電流源と、を備える回路。 - 【請求項１３】 論理回路であって、 差動対を規定する１対の差動接続バイポーラ・トランジ
スタであって、共通エミッタ構成に接続されている、差
動対と、 前記差動対に接続された１対の出力トランジスタであっ
て、１対の出力アームを規定する、出力トランジスタ
と、 前記出力トランジスタに結合された１対の電流ステアリ
ング・トランジスタであって、該電流ステアリング・ト
ランジスタはベース端子を含み、該ベース端子が前記差
動対のエミッタに結合され、前記出力ドライバ・アーム
の一方を通過するように電流を導く、電流ステアリング
・トランジスタ対と、を備える論理回路。 - 【請求項１４】 請求項１３記載の論理回路において、
前記バイポーラ・トランジスタがヘテロ接合バイポーラ
・トランジスタである、論理回路。 - 【請求項１５】 請求項１３記載の論理回路であって、
更に、前記差動対を形成する前記トランジスタの一方の
入力に接続された複数の入力ダイオードと、前記トラン
ジスタの前記一方のエミッタ端子に接続され、前記入力
ダイオードに起因する前記差動対のＤＣバイアス点にお
けるあらゆるレベル・シフトを補償する、レベル・シフ
ト・デバイスとを含む、論理回路。 - 【請求項１６】 論理回路であって、 差動対を規定する、１対の差動接続トランジスタと、 前記差動対に結合され、１対の出力アームを規定する、
１対の出力トランジスタと、 前記差動対の論理レベルの関数として、前記出力アーム
対において出力電流を導くステアリング手段と、を備え
る論理回路。 - 【請求項１７】 請求項１６記載の論理回路において、
前記ステアリング手段が、前記差動対の論理状態を決定
する手段を含む、論理回路。 - 【請求項１８】 請求項１７記載の論理回路において、
前記決定手段が、前記出力トランジスタ対に直列に結合
された１対の電流ステアリング・トランジスタを含み、
該電流ステアリング・トランジスタは、前記差動対の論
理レベルの関数として、前記出力アームにおいて電流を
導くように適応されている、論理回路。 - 【請求項１９】 マスタ・ラッチおよびスレーブ・ラッ
チを有し、各ラッチが、トラック・モードおよびホール
ド・モードで使用する２対の差動接続トランジスタの内
の１対を含み、トラック・モードおよびホールド・モー
ド差動対を規定する論理回路と、 前記マスタ対および前記スレーブ対に接続された出力回
路であって、該出力回路は１対の反転トランジスタに結
合された第１出力トランジスタ対を含み、前記反転トラ
ンジスタが前記スレーブ・ラッチの前記トラック・モー
ド差動対に結合され、セミ・プッシュ・プル出力段を規
定する、出力回路と、を備える回路。 - 【請求項２０】 クロック・スイッチングを改良した回
路であって、 トラック・モード差動対とホールド・モード差動対とを
規定する２対の差動接続トランジスタを有し、該差動対
の各々が共通端子を規定する論理回路と、 前記差動対の共通端子に結合された第１および第２クロ
ック・スイッチング・トランジスタ対であって、各々、
第１エミッタ・ノードおよび第２エミッタ・ノードを規
定するエミッタ端子を有する、クロック・スイッチング
・トランジスタ対と、 前記第１エミッタ・ノードとエミッタ・ソースとの間に
接続された電流源抵抗と、 前記第２エミッタ・ノードと前記第１エミッタ・ノード
とを間に接続されたエミッタ抵抗と、 前記差動対の一方に接続された出力段と、を備える回
路。
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