DE102007013820A1

DE102007013820A1 - VCSEL Treiber

Info

Publication number: DE102007013820A1
Application number: DE102007013820A
Authority: DE
Inventors: Andreas Bock
Original assignee: Texas Instruments Deutschland GmbH
Current assignee: Texas Instruments Deutschland GmbH
Priority date: 2007-03-22
Filing date: 2007-03-22
Publication date: 2008-09-25
Also published as: US20080253414A1

Abstract

Die vorliegende Erfindung betrifft einen Treiber für ein lichtemittierendes Halbleiterbauelement, insbesondere einen oberflächenemittierenden Laser mit vertikaler Kavität (VCSEL), der einen Verzögerungsbuffer zur Erzeugung eines Ausgangssignals, das eine verzögerte Version eines Eingangssignals ist, eine Impulserzeugungsstufe, die parallel mit dem Verzögerungsbuffer gekoppelt und so eingerichtet ist, dass sie selektiv positive und negative Ausgangsimpulse erzeugt, die gleichzeitig mit entsprechenden positiven und negativen Flanken des Ausgangsszur Summierung des Ausgangssignals und der Impulse enthält.

Description

Die vorliegende Erfindung betrifft einen Treiber für ein lichtemittierendes Halbleiter-Bauelement, konkreter einen oberflächenemittierenden Laser mit vertikaler Kavität.
VCSEL-(oberflächenemittierende Laser mit vertikaler Kavität, engl. "Vertical Cavity Surface Emitting Laser") Dioden werden häufig als lichtemittierende Halbleiter-Bauelemente verwendet. Der kreisförmige Strahl von VCSEL-Dioden kann leicht mit einer Glasfaser gekoppelt werden. Dies ist hauptsächlich auf die Eigenschaft von VCSEL-Dioden zurückzuführen, wonach sie eher ein Bauelement mit Oberflächenemission an Stelle von Flankenemission sind, und sie sind für ihren ausgezeichneten Wirkungsgrad und ihre Haltbarkeit bekannt. Dementsprechend werden VCSEL-Dioden häufig in preiswerten optischen Übertragungssystemen verwendet. In Übertragungssystemen mit hoher Datenübertragungsgeschwindigkeit weisen VCSEL-Dioden jedoch einige Nachteile auf. Für die typischen Treiberkreise stellen VCSEL-Dioden eine erhebliche hohe Kapazität dar, und das asymmetrische Einschalt- und Ausschaltverhalten verursacht häufig asymmetrische optische Augendiagramme. Ein veranschaulichendes Beispiel eines derartigen optischen Augendiagramms ist in 1(a) gezeigt. Um die Bitfehlerrate der optischen Übertragungsstrecke zu optimieren, ist es erwünscht, die horizontale und die vertikale Öffnung des optischen Augendiagramms zu maximieren, d. h. das optische Augendiagramm symmetrischer zu gestalten. Bestehende VCSEL-Treiber bringen deshalb eine Ausgangsstrom-Spitzenwertbildung für steilere optische Flanken und eine Schwellwert-Einstellungsfähigkeit ein, um den Augenkreuzungspunkt zu korrigieren. Beide Verbesserungen vergrößern die Augenöffnung, aber sie vermögen nicht, das optische Ausgangsauge symmetrischer zu gestalten. Ein veranschaulichendes Beispiel für ein symmetrisches optisches Augendiagramm ist in 1(b) gezeigt. Ein symmetrisches optisches Ausgangsauge stellt die optimale Lösung für die Maximierung der vertikalen und der horizontalen Augenöffnung dar, wodurch die Bitfehlerrate minimiert wird. Theoretische und experimentelle Studien haben gezeigt, dass symmetrische optische Augen erreicht werden können, indem die VCSEL-Diode mit einem vorverzerrten Stromsignal betrieben werden, das eine einseitige oder asymmetrische Stromspitzenwertbildung zeigt. Eine derartige Lösung wird zum Beispiel in "A 20Gb/s VCSEL Driver with Pre-Emphasis and Regulated Output Impedance in 0.13 μm CMOS, von D. Kucharski, Y. Kwark, D. Kuchta u. a. beschrieben. Diese Lösung nach dem Stand der Technik überlagert den masseseitigen Strom des Ausgangstreibers mit einem Spitzenstrom, wodurch in dessen Ausgangssignal eine Unterschwingung erzeugt wird. Sowohl die Breite als auch die Höhe der Unterschwingung sind festgelegt. Die Breite der Unterschwingung ist auf die Bitbreite des Eingangssignals beschränkt. Durch Überlagerung des masseseitigen Stroms des Treibers mit dem Spitzenstrom werden der Ausgangsgleichtakt und der Kreuzungspunkt des Ausgangsauges angepaßt. Da die Lösung mit einseitigem und festem Spitzenwert ausgeführt ist, gestattet sie keine flexible Einstellung, um sie für verschiedene Datengeschwindigkeiten oder unterschiedliche VCSEL-Diodenparameter anzupassen und um den Einfluss der optischen Übertragungsbaugruppe zu kompensieren.
Es ist ein Ziel der vorliegenden Erfindung, einen Treiber für ein lichtemittierendes Halbleiter-Bauelement bereitzustellen wie zum Beispiel eine VCSEL-Diode, der in der Lage ist, das optische Augendiagramm für die Datenübertragung zu optimieren.
Dementsprechend enthält der Treiber gemäß der vorliegenden Erfindung einen Verzögerungsbuffer zur Erzeugung eines Ausgangssignals, das eine verzögerte Version eines Eingangssignals ist, eine Impulserzeugungsstufe, die parallel mit dem Verzögerungsbuffer gekoppelt und so eingerichtet ist, dass sie selektiv positive und negative Ausgangsimpulse erzeugt, die gleichzeitig mit entsprechenden positiven und negativen Flanken des Ausgangssignals des Buffers starten, und ein Summiermittel zur Summierung des Ausgangssignals und der Impulse. Dementsprechend ist ein Treiber gemäß der vorliegenden Erfindung in der Lage, Über- und Unterschwingungen zu erzeugen, die eine vollständig unabhängige Einstellung der Spitzenbreite und -höhe sowohl der Über- als auch der Unterschwingung aufweisen. Die Signalformungs-Schaltungsanordnung (Treiber) besteht aus zwei Hauptbausteinen, der Überund Unterschwingungserzeugungsbreite (Impulserzeugungsstufe) und einem parallel mit der Impulserzeugungsstufe geschalteten Buffer. Der Verzögerungsbuffer ist so eingerichtet, dass er im Wesentlichen dieselbe Signalverzögerung auf das Eingangssignal anwendet, wie die Impulserzeugungsstufe, so dass die von der Impulserzeugungsstufe erzeugten Impulse gleichzeitig mit den Flanken des Eingangssignals auftreten. Somit besteht das Hauptziel des Verzögerungspuffers darin, das Eingangssignal so zu verzögern, dass zwischen dem Ausgangssignal des Verzögerungsbuffers und dem Ausgangssignal des Impulserzeugungskreises eine vorbestimmte Phasenbeziehung hergestellt wird. Der Verzögerungsbuffer kann ebenfalls dazu verwendet werden, den Pegel des Eingangssignals einzustellen. Das Eingangssignal weist typischerweise einen im Wesentlichen rechteckigen, alternierenden Signalverlauf auf. Die Ausgangssignale beider Stufen (des Verzögerungsbuffers und der Impulserzeugungsstufe) sind überlagert, was aus einem Summiervorgang der beiden Ausgangssignale (z. B. Spannungen oder Ströme) bestehen kann, um das endgültige Ausgangssignal darzustellen. Die Impulserzeugungsstufe ist so eingerichtet, dass sie kurze Spitzen mit einer geregelten Breite und einer geregelten Höhe mit jeder Flanke des Eingangssignals durchlässt und zwischen den Spitzen zurück auf Null abfällt. Die vorliegende Erfindung kann vorzugsweise für das Treiben von VCSEL-Dioden verwendet werden. Der Treiber gemäß der vorliegenden Erfindung kann vorteilhafterweise jedoch auch auf andere Arten von lichtemittierenden Halbleiter-Bauelementen angewendet werden.
Die Impulserzeugungsstufe kann eine Kombination aus einem UND-Gatter, einem Verzögerungselement und einem Inverter enthalten. Die Verzögerungsstufe und der Inverter können zwischen dem Eingang der Impulserzeugungsstufe und einem Eingang des UND-Gatters in Reihe gekoppelt sein. Gemäß einer anderen Ausführungsform der vorliegenden Erfindung kann die Impulserzeugungsstufe einen Inverter enthalten, der zwischen den Eingang der Impulserzeugungsstufe und einen ersten Eingang eines NAND-Gatters gekoppelt ist, und eine Verzögerungsstufe, die zwischen den Eingang der Impulserzeugungsstufe und einen zweiten Eingang des NAND-Gatters gekoppelt ist. Noch eine weitere Ausführung einer Impulserzeugungsstufe gemäß der vorliegenden Erfindung kann ein NOR-Gatter, einen Inverter und eine Verzögerungsstufe enthalten, wobei der Inverter zwischen den Eingang der Impulserzeugungsstufe und einen ersten Eingang des NOR-Gatters gekoppelt ist, und die Verzögerungsstufe zwischen den Eingang der Impulserzeugungsstufe und einen zweiten Eingang des NOR-Gatters gekoppelt ist. Alle der oben erwähnten Ausführungen einer Impulserzeugungsstufe gemäß der vorliegenden Erfindung, und insbesondere Kombinationen aus diesen, können zur Bereitstellung einer Impulserzeugungsstufe gemäß der vorliegenden Erfindung verwendet werden. Jede Kombination aus einem Logikgatter, einem Verzögerungselement und einem Inverter stellt einen bestimmten Impuls entweder in der positiven oder in der negativen Richtung bereit. Die Breite des Impulses kann durch die Verzögerung des Verzögerungselements gesteuert und eingestellt werden. Die Höhe des Impulses wird durch die Versorgungsspannung sowie durch zusätzliche Schaltungsanordnungen wie Spannungsteiler oder entsprechende Mittel festgelegt. Zur Erzeugung von Impulsen in positiver sowie negativer Richtung (in Bezug auf ein virtuelles mittleres Potential zwischen der Versorgungsspannung und Masse) werden die beiden oben erwähnten Schaltungen kombiniert. Untenstehend werden effiziente Ausführungen jeder der Logikschaltungen und eine kompakte und effiziente Ausführung von Impulserzeugungs-Schaltungsanordnungen zur Erzeugung von Impulsen in positiver sowie negativer Richtung, die auf den oben erwähnten Logikschaltungen basieren, aufgeführt.
Dementsprechend kann eine Impulserzeugungsstufe gemäß einer Ausführungsform der vorliegenden Erfindung in einer differenziellen Strombetriebsart gekoppelt und implementiert werden. Eine derartige Impulserzeugungsstufe mit differenzieller Strombetriebsart kann eine Pegelanpassungsstufe, ein erstes Transistorenpaar, ein zweites Transistorenpaar, ein Verzögerungselement und eine Signalinversionsstufe enthalten. Das erste und das zweite Transistorenpaar sind so gekoppelt, dass sie eine logische NAND-Funktion für die beiden differenziellen Eingänge des ersten und des zweiten differenziellen Paars bereitstellen. Im Grunde stellt die Verwendung einer Architektur mit differenzieller Strombetriebsart eine äußerst stabile Lösung für Hochgeschwindigkeitsanwendungen bereit. Die Modifizierung der Grund-NAND-Funktion durch das bloße Einfügen eines Verzögerungselements und einer Signalinversionsstufe, wie obenstehend dargelegt, stellt eine Schaltungsanordnung dar, die leicht zu implementieren ist und eine kleine Chipfläche benötigt. Die Signalinversionsstufe wird vorzugsweise implementiert, indem die beiden differenziellen Kabel, die eine vorhergehende Stufe mit einer folgenden Stufe verbinden, einfach gedreht werden. Gemäß einer Ausführungsform der vorliegenden Erfindung sind das Verzögerungselement und die Signalinversionsstufe zwischen den Eingang und das erste Paar in Reihe gekoppelt, und der Ausgang der Pegelanpassungsstufe ist mit dem zweiten Paar gekoppelt. Eine andere Ausführungsform enthält ebenfalls eine Pegelanpassungsstufe, das erste Paar und das Verzögerungselement sowie eine Inversionsstufe, die zwischen den Ausgang der Pegelanpassungsstufe und das zweite Paar in Reihe gekoppelt sind, um dem zweiten Paar eine pegelangepaßte verzögerte und invertierte Version des Eingangssignals zuzuführen. Gemäß einem weiteren Aspekt der vorliegenden Erfindung ist eine Stromquelle mit einem Ausgang der Impulserzeugungsstufe gekoppelt, um den Gleichtaktpegel des differenziellen Ausgangssignals einzustellen. Der durch die Stromquelle zusätzlich bereitgestellte Strom korrigiert die Gleichtaktpegel und stellt eine Rückkehr des Ausgangssignals zwischen den Gatespitzen auf Null sicher. Da jede der obigen Ausführungen einer Pegelanpassungsstufe, eines Verzögerungselements, einer Inversionsstufe und der beiden differenziellen Transistorenpaare zur Erzeugung entweder eines positiven oder eines negativen Impulses verwendet werden kann, werden für eine Impulserzeugung gemäß der vorliegenden Erfindung vorzugsweise zwei der oben erwähnten Ausführungen kombiniert.
Gemäß noch einer weiteren Ausführungsform der vorliegenden Erfindung enthält der Treiber ferner eine zweite Verzögerungsstufe, eine zweite Signalinversionsstufe, ein drittes Transistorenpaar und ein viertes Transistorenpaar. Die zweite Verzögerungsstufe ist zwischen den Eingang und das dritte Paar gekoppelt, und die zweite Signalinversionsstufe ist zwischen das zweite Transistorenpaar und die Pegelanpassungsstufe gekoppelt. Diese Ausführungsform eines Impulserzeugungskreises gemäß der vorliegenden Erfindung erzeugt Impulse mit zwei Polaritäten, d. h. positive und negative Impulse.
Eine bevorzugte Technologie zur Implementierung der vorliegenden Erfindung ist eine bipolare oder BICMOS-Technologie. Für bipolare Transistoren wird die logische NAND-Funktion vorzugsweise durch Koppeln des Kollektors eines Transistors des zweiten Paars mit den gemeinsamen Emittern des ersten Paars implementiert. Die beiden Emitter des ersten Paars sind mit einer Stromquelle gekoppelt (z. B. einem vorgespannten MOSFET-Transistor). Die Kollektoren des zweiten Transistorenpaars sind mit entsprechenden Lasten (z. B. zwei Widerstandselementen, einer für jeden Transistor) gekoppelt, wodurch sie differenzielle Ausgangsknoten zwischen den Lasten und den Kollektoren bereitstellen. Letztendlich ist der Kollektor des zweiten Transistors des ersten Transistorenpaars ebenfalls mit einem Ausgangsknoten der differenziellen Ausgangsknoten gekoppelt. Die Pegelanpassungsstufe kann aus zwei bipolaren Transistoren bestehen, die jeweils mit einer entsprechenden Stromquelle (z. B. einem vorgespannten NMOS-Transistor pro Zweig) gekoppelt sind. Das zu anzupassende Eingangssignal wird mit den Basen der beiden bipolaren Transistoren gekoppelt. Das angepasste Ausgangssignal kann von Drähten zwischen den Stromquellen und den Emittern der bipolaren Transistoren abgegriffen werden.
Um die Gleichtakteigenschaften des Ausgangsimpulses zu verbessern, können zusätzliche Transistorenpaare eingefügt werden. Wenn lediglich einer der Transistoren des ersten Paares mit den gemeinsamen Emittern des zweiten Paars gekoppelt ist, sind die Last sowie die parasitären Elemente für die beiden Transistoren des ersten Paars unterschiedlich. Deshalb kann es nützlich sein, ein zusätzliches Transistorenpaar zwischen den Kollektor des zweiten Transistors des ersten Paars und die Versorgungsspannung zu koppeln. Für eine Ausführung einer Impulserzeugungsstufe für positive und negative Werte wird diese Maßnahme vorzugsweise zweimal angewendet. Dieselben Überlegungen gelten auch für die Lasten des zweiten Transistorenpaars. Auch in dieser Hinsicht kann es nützlich sein, dieselben Lasten (z. B. Widerstände o. ä, mit denselben Dimensionen) zwischen die Kollektoren des zweiten Transistorenpaars (und, falls vorhanden, auch des vierten Paars) und die Versorgungsspannung zu koppeln. Für eine Ausführung mit zwei Stufen, einer für jede Polarität eines Impulses, können die Ausgangssignale von einem Zweig des zweiten Paars und des vierten Paars abgegriffen werden. Hieraus ergibt sich ein streng symmetrischer Schaltkreis und Aufbau mit einem verbesserten Gleichtaktverhalten und einer besseren Rückkehr-zu-Null-Eigenschaft. Es werden keine zusätzlichen, mit den Ausgangsknoten gekoppelten Stromquellen benötigt, um die Ausgangspegel einzustellen.
Weitere Aspekte der vorliegenden Erfindung ergeben sich aus der untenstehenden Beschreibung der bevorzugten Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen. Es zeigen:
1 ein veranschaulichendes Beispiel eines asymmetrischen und eines symmetrischen Augendiagramms eines Datenauges einer optischen Datenübertragung durch eine VCSEL-Diode,
2 ein Blockdiagramm einer ersten Ausführungsform der vorliegenden Erfindung,
3 drei verschiedene Logikschaltungen zur Verwendung in der Impulserzeugungsstufe gemäß der vorliegenden Erfindung,
4 ein Strombetriebsart-NAND-Gatter gemäß dem Stand der Technik,
5 ein modifiziertes Strombetriebsart-NAND-Gatter gemäß einer ersten Ausführungsform der vorliegenden Erfindung,
6 ein modifiziertes Strombetriebsart-NAND-Gatter gemäß einer zweiten Ausführungsform der vorliegenden Erfindung,
7 Signalverläufe für eine gemäß den 5 und 6 ausgeführte Impulserzeugungsstufe,
8 die Schaltung gemäß 6 mit einer zusätzlichen Stromquelle gemäß einem Aspekt der vorliegenden Erfindung,
9 von der in 8 gezeigten Schaltung erzeugte Signalverläufe,
10 von der in 8 gezeigten Ausführungsform der vorliegenden Erfindung erzeugte Signalverläufe,
11 eine vereinfachte schematische Darstellung einer Impulserzeugungsstufe gemäß der vorliegenden Erfindung,
12 Signalverläufe, die sich auf bevorzugte Ausführungsformen der vorliegenden Erfindung gemäß 11 beziehen, und
13 weitere Signalverläufe, die sich auf die bevorzugte Ausführungsform der vorliegenden Erfindung gemäß 11 beziehen.
2 zeigt ein Blockdiagramm einer ersten Ausführungsform der vorliegenden Erfindung. Ein Verzögerungsbuffer DBUF ist parallel mit einer Impulserzeugungsstufe PGS gekoppelt. Die Grundfunktionalität der gezeigten Architektur kann von den Signalverläufen abgeleitet werden, die an dem Eingangsknoten IN und den entsprechenden Ausgängen OUTBUF, OUTPGS des Verzögerungsbuffers DBUF und der Impulserzeugungsstufe PGS sowie an dem Ausgang OUT gezeigt sind. Das Eingangssignal an dem Eingangsknoten IN wird dem Verzögerungsbuffer DBUF und der Impulserzeugungsstufe PGS zugeführt. Der Verzögerungsbuffer wendet im Grunde eine Verzögerung auf das Eingangssignal an, die die Verzögerung, der das Eingangssignal in der Impulserzeugungsstufe PGS ausgesetzt wird, kompensiert. Die Impulserzeugungsstufe PGS erzeugt gleichzeitig mit den steigenden und fallenden Flanken des Ausgangssignals des Verzögerungsbuffers DBUF positive und negative Impulse. Das Ausgangssignal des Verzögerungsbuffers DBUF ist als gestrichelte Linie in dem Signalverlaufsdiagramm an dem Ausgang der Impulserzeugungsstufe PGS gezeigt. Das an dem Ausgang des Verzögerungsbuffers DBUF empfangene Eingangssignal und das von der Impulserzeugungsstufe PGS erzeugte Impulssignal werden in einer Summierstufe summiert, so dass das kombinierte Ausgangssignal OUT die gewünschten Über- und Unterschwingungsimpulse an den steigenden und fallenden Flanken des verzögerten Eingangssignals zeigen.
Die Höhe und die Breite der Über- und Unterschwingungsimpulse können innerhalb der Impulserzeugungsstufe PGS willkürlich festgelegt werden.
3 zeigt drei verschiedene Logikschaltungen, die in der Impulserzeugungsstufe PGS zur Erzeugung festgelegter positiver oder negativer Impulse verwendet werden können. Das in 3(a) gezeigte, vereinfachte Schaltbild enthält ein Verzögerungselement DEL, einen Inverter INV und ein logisches UND-Gatter. Das Eingangssignal VIN wird direkt an einen Eingang des UND-Gatters geleitet, und der andere Eingang des UND-Gatters empfängt das Eingangssignal VIN durch das Verzögerungselement DEL und den Inverter INV. Dementsprechend ist das zweite Eingangssignal V_B des UND-Gatters eine verzögerte und invertierte Version des Eingangssignals an dem anderen Eingangsknoten V_A des UND-Gatters. Das Ausgangssignal VOUT ist ein kurzer positiver Impuls, wie in dem Signalverlauf auf der rechten Seite von 3(a) gezeigt. Der Schaltkreis gemäß dem in 3(b) gezeigten, vereinfachten Schaltbild kann zur Erzeugung von negativen Impulsen verwendet werden. Der Inverter INV ist mit dem ersten Eingang VA des NAND-Gatters gekoppelt, während das Verzögerungselement DEL mit dem zweiten Eingang VB des NAND-Gatters gekoppelt ist. Das Eingangssignal VIN wird sowohl an den Inverter INV als auch an das Verzögerungselement DEL geleitet. Das in der Darstellung des Signalverlaufs gezeigte Ausgangssignal VOUT zeigt einen kurzen negativen Impuls, der gleichzeitig mit der fallenden Flanke des Eingangssignals VIN auftritt. Noch eine andere Architektur für eine Impulserzeugungs-Schaltungsanordnung zur Verwendung in der Impulserzeugungsstufe gemäß der vorliegenden Erfindung ist in 3(c) gezeigt. Dementsprechend wird das Eingangssignal VIN an den Inverter INV und an das Verzögerungselement DEL geleitet. Die Ausgänge des Inverters INV und des Verzögerungselements DEL sind mit den beiden Eingängen V_A und V_B eines NOR-Gatters gekoppelt. Das Ausgangssignal VOUT zeigt einen kurzen positiven Impuls, der gleichzeitig mit der steigenden Flanke des Eingangssignals VIN auftritt. Für alle in den 3(a) bis (c) gezeigten Ausführungsformen wird die Impulsdauer im Grunde durch die von dem Verzögerungselement DEL eingebrachte Verzögerung festgelegt. Die Höhe der Impulse hängt hauptsächlich von den Versorgungsspannungen ab, die für die in 3 gezeigten Logikgatter verwendet werden. Die Höhe der Impulse kann jedoch durch zusätzliche Schaltungsanordnungen wie zum Beispiel Spannungsteiler o. ä, eingestellt werden. Aus der folgenden Beschreibung einer anderen bevorzugten Ausführungsform gemäß der vorliegenden Erfindung ergeben sich weitere Einzelheiten.
4 zeigt ein herkömmliches differenzielles Strombetriebsart-NAND-Gatter. Die Eingangssignale V_A und V_B werden logisch kombiniert, um das Ausgangssignal VOUT gemäß einer logischen NAND-Verknüpfung zu erzeugen. Die Transistoren T1, T1' dienen als Pegelanpassungsstufe für das Eingangssignal V_A, Das angepaßte Eingangssignal wird an ein erstes Transistorenpaar T2, T2' geleitet, wobei der Transistor T2 mit einem zweiten differenziellen Transistorenpaar T3, T3' gekoppelt ist, die an den Basen das zweite Eingangssignal V_B empfangen. Die beiden Transistoren T3 und T3' des zweiten differenziellen Paars sind durch ihre Kollektoren mit einem Widerstandspaar R, R' gekoppelt, die für das zweite differenzielle Paar T3, T3' die Last darstellen. Die Verbindungsdrähte zwischen T3, T3' und R, R' stellen die Ausgangsknoten OUT1 bzw. OUT2 dar. Die Ausgangsspannung VOUT ist die differenzielle Spannung zwischen den beiden Ausgangsknoten OUT1 und OUT2. Der zweite Transistor T2' des ersten differenziellen Paars ist ebenfalls mit dem ersten Ausgangsknoten OUT1 gekoppelt. Die MOSFET-Transistoren NM1, NM1' und NM2 sind durch ihre Gates mit einer Vorspannung V_BIAS gekoppelt und dienen als Stromquellen für die entsprechenden Stufen der Schaltung.
5 zeigt ein vereinfachtes Schaltbild einer ersten Ausführungsform der vorliegenden Erfindung. Der in 5 gezeigte Schaltkreis bezieht sich auf die in 3 gezeigten Schaltkreise und ist im Grunde eine Ausführung mit differenzieller BICMOS-Strombetriebsart. Dementsprechend sind ein Verzögerungselement DEL und eine Inversionsstufe INV zwischen die Pegelanpassungsstufe T1, T1' und das erste differenzielle Paar T2, T2' gekoppelt. Die Eingangssignale V_B des ersten differenziellen Paars T2, T2' und das Eingangssignal V_A des zweiten differenziellen Paars T3, T3' beziehen sich auf die entsprechenden Signale V_A und V_B, die in 3 gezeigt sind. Dementsprechend ist das Eingangssignal V_B des ersten differenziellen Paars T2, T2' eine verzögerte und invertierte Version des Eingangssignals V_IN, während V_A direkt mit V_IN verbunden ist. Das von den Ausgangsknoten OUT1 und OUT2 abgeleitete Ausgangssignal V_OUT erzeugt gleichzeitig mit der steigenden Flanke des Eingangssignals V_A einen positiven Impuls. V_A ist eine leicht verzögerte Version von V_IN, so dass die steigende Flanke des Ausgangsimpulses gleichzeitig mit der steigenden Flanke eines entsprechend verzögerten Eingangssignals auftritt. Eine derartige Verzögerung kann auf das Eingangssignal V_IN durch einen wie in 2 gezeigten Verzögerungsbuffer angewendet werden. Die MOSFET-Transistoren NM1, NM1' und NM2 werden so vorgespannt, dass sie die entsprechenden Ströme für die Stufen des in 5 gezeigten Schaltkreises absenken.
6 zeigt eine Ausführung der in 3(b) gezeigten Ausführungsform mit differenzieller Strombetriebsart. Die Verzögerungselemente DEL und die Inversionsstufe INV sind nun zwischen den das Eingangssignal V_IN empfangenden Eingang und den Eingang V_B des zweiten differenziellen Paars T3, T3' gekoppelt. Das pegelangepaßte Eingangssignal V_IN ist mit V_A des ersten differenziellen Paars T2, T2' gekoppelt. Das Ausgangssignal V_OUT wird von den Ausgangsknoten OUT1, OUT2 abgeleitet und stellt gleichzeitig mit der steigenden Flanke des Eingangssignals V_A einen positiven Impuls bereit. Da die steigende Flanke des Ausgangsimpulses auf Grund der inhärenten Verzögerungen des Schaltkreises in Bezug auf das Eingangssignal V_IN verzögert ist, sollte ein Verzögerungsbuffer mit dem Eingangssignal gekoppelt sein, wie in 2 gezeigt, um Verzögerungen gleichzeitig mit den steigenden Flanken des Eingangssignals zu erzeugen.
7 zeigt beispielhafte Signalverläufe für die in den 5 und 6 gezeigten Schaltkreise. Dementsprechend ist das Eingangssignal V_B eine verzögerte und invertierte Version des Eingangssignals V_A. Die Kombinierung der Signale V_A und V_B erzeugt einen Impuls mit einer Impulsbreite, die der durch das Verzögerungselement DEL eingebrachten Verzögerung entspricht.
8 zeigt ein weiteres Schaltbild einer bevorzugten Ausführungsform gemäß der vorliegenden Erfindung. Die Schaltungsanordnung ist gleich der in 6 gezeigten, außer, dass ein zusätzlicher MOSFET-Transistor NM3, der als Stromsenke fungiert, mit dem Ausgangsknoten OUT2 gekoppelt ist. Die durch NM3 dargestellte, zusätzliche Stromsenke bei der Stromquelle wird zur Verschiebung des Gleichtaktpegels verwendet. Des Weiteren kann durch die Bereitstellung einer zusätzlichen, mit einem Ausgangsknoten gekoppelte Stromsenke sicherstellen, dass das Ausgangssignal zwischen den gattergesteuerten Spitzen auf Null zurückkehrt. Der masseseitige Strom I_TAIL wird zur Einstellung der Höhe des Impulses verwendet. Die Breite der Impulse wird durch die Verzögerung des Verzögerungselements eingestellt.
9 zeigt Signalverläufe, wie die in 7 gezeigten, jedoch für den verbesserten Schaltkreis gemäß 8. Dementsprechend schalten die Impulse der Ausgangsspannung VOUT zwischen 0 V und einem positiven Spannungspegel hin und her. Im Vergleich zu den in 7 gezeigten Signalverläufen ist die Ausgangsspannung VOUT um eine positive Spannung, die die Hälfte der Amplitude des Ausgangssignals beträgt, angepaßt.
10 zeigt Signalverläufe für die in 5 und 8 gezeigten Ausführungsformen. Die Signalverläufe gemäß 10(a) beziehen sich auf 5, während sich die Signalverläufe gemäß 10(b) auf 8 beziehen. Dementsprechend ist die Ausgangsspannung V_OUT durch die in 8 gezeigte, zusätzliche Stromquelle um die Hälfte der Amplitude (ca. 20 mV) angepaßt.
11 zeigt eine vollständige Impulserzeugungsstufe in einer Strombetriebsartkonfiguration für positive und negative Impulse gemäß einer Ausführungsform der vorliegenden Erfindung. Das Eingangssignal V_IN wird durch die Pegelanpassungsstufe T0, T0' an die Transistoren T5, T6 (erstes Transistorenpaar) und durch eine zusätzliche Inversionsstufe INV an die Transistoren T5' und T6' (drittes Transistorenpaar) geleitet. Des Weiteren wird das Eingangssignal durch das Verzögerungselement DEL1 verzögert, und es ist mit einem zweiten Transistorenpaar T1, T2 gekoppelt. Die negativen Ausgangsimpulse werden durch die differenziellen Paare T5', T6' und T1', T2' erzeugt. Im Grunde werden zwei der oben beschriebenen Spitzen-Gating-Schaltkreise (wie zum Beispiel in 5 und 8 gezeigt) dazu verwendet, an beiden Flanken eines Eingangssignals Spitzen zu erzeugen. Die bloße Kombinierung zweier Stufen wie die gemäß den 5 und 8 ergäben redundante Komponenten. Das Ausgangssignal V_OUT der vollständigen Zelle wird aus zwei unsymmetrischen Ausgangssignalen OUT1 und OUT2 aus den beiden verschiedenen Stufen abgeleitet. Deshalb ist keine gemeinsame Wortkorrektur ("common Word correction') notwendig, wie die in Bezug auf 8 beschriebene. Die Widerstände R2 und R2' sowie die Transistoren T3, T4, T3' und T4' werden für die Grundfunktionalität nicht benötigt. Die Kollektoren von T2, T2', T6 und T6' können ebenso direkt mit der positiven Versorgungsspannung verbunden sein. Der Zweck der zusätzlichen Elemente R2, R2', T3, T4, T3' und T4' besteht darin, denselben Kollektor-Emitter-Spannungsabfall über die Transistoren T1 und T2 (ebenfalls T1' und T2') sowie über die gekreuzten Transistoren T5 und T6 (sowie T5' und T6') sicherzustellen, um das Hochfrequenz-Übergangsverhalten der Stufe zu verbessern.
12 und 13 zeigen beispielhafte Signalverläufe für die in 11 gezeigte Schaltungsanordnung. Die Verzögerungsstufen DEL1 und DEL2 erlauben eine unabhängige Steuerung der verwandten Burstbreiten (Über- und Unterschwingung), während eine individuelle Steuerung des masseseitigen Stroms I_TAIL1 und I_TAIL2 eine unabhängige Einstellung der Impulshöhen (Über- oder Unterschwingungshöhen) sicherstellen. Da die Lastwiderstände R2 und R2' nicht mit den Ausgangslasten OUT1 oder OUT2 verbunden sind, wird kein überlagerter Spannungsabfall benötigt, um ein wie in 13 gezeigtes Ausgangssignal sicherzustellen, das zwischen den Bursts (Über- und Unterschwingung) auf differentiell Null zurückkehrt.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Nicht-Patentliteratur

- "A 20Gb/s VCSEL Driver with Pre-Emphasis and Regulated Output Impedance in 0.13 μm CMOS, von D. Kucharski, Y. Kwark, D. Kuchta [0002]

Claims

Treiber für ein lichtemittierendes Halbleiter-Bauelement, insbesondere einen oberflächenemittierenden Laser mit vertikaler Kavität (VCSEL), umfassend: einen Verzögerungsbuffer zur Erzeugung eines Ausgangssignals, das eine verzögerte Version eines Eingangssignals ist, eine Impulserzeugungsstufe, die parallel mit dem Verzögerungsbuffer gekoppelt und so eingerichtet ist, dass sie selektiv positive und negative Ausgangsimpulse erzeugt, die gleichzeitig mit entsprechenden positiven und negativen Flanken des Ausgangssignals des Buffers starten, und ein Summiermittel zur Summierung des Ausgangssignals und der Impulse.
Treiber gemäß Anspruch 1, bei dem die Impulserzeugungsstufe ein UND-Gatter, einen Inverter und eine Verzögerungsstufe umfasst, wobei die Verzögerungsstufe und der Inverter zwischen den Eingang der Impulserzeugungsstufe und einen Eingang des UND-Gatters in Reihe gekoppelt sind.
Treiber gemäß Anspruch 1, bei dem die Impulserzeugungsstufe ein NAND-Gatter, einen Inverter und eine Verzögerungsstufe enthält, wobei der Inverter zwischen den Eingang der Impulserzeugungsstufe und einen ersten Eingang des NAND-Gatters gekoppelt ist, und die Verzögerungsstufe zwischen den Eingang der Impulserzeugungsstufe und einen zweiten Eingang des NAND-Gatters gekoppelt ist.
Treiber gemäß Anspruch 1, bei dem die Impulserzeugungsstufe ein NOR-Gatter, einen Inverter und eine Verzögerungsstufe enthält, wobei der Inverter zwischen den Eingang der Impulserzeugungsstufe und einen ersten Eingang des NOR-Gatters gekoppelt ist, und die Verzögerungsstufe zwischen den Eingang der Impulserzeugungsstufe und einen zweiten Eingang des NOR-Gatters gekoppelt ist.
Treiber gemäß Anspruch 1, bei dem die Impulserzeugungsstufe eine differenzielle Architektur aufweist, die in einer Strombetriebsart gekoppelt ist, und eine Pegelanpassungsstufe, ein erstes Transistorenpaar (T2, T2'), ein zweites Transistorenpaar (T3, T3'), ein Verzögerungselement (DEL) und eine Signalinversionsstufe (INV) umfasst, wobei das erste und das zweite Transistorenpaar so gekoppelt sind, dass sie für die differenziellen Eingangssignale (V_A, V_B) des ersten und des zweiten Paars eine logische NAND-Funktion bereitstellen.
Treiber gemäß Anspruch 5, bei dem die Verzögerungsstufe (DEL) und die Signalinversionsstufe (INV) zwischen den Eingang und das erste Paar in Reihe gekoppelt ist, und der Ausgang der Pegelanpassungsstufe mit dem zweiten Paar (T3, T3') gekoppelt ist.
Treiber gemäß Anspruch 5, bei dem der Pegelanpassungsstufe und dem ersten Paar (T2, T2') das Eingangssignal zugeführt wird und die Verzögerungsstufe (DEL) und die Signalinversionsstufe (INV) zwischen den Ausgang der Pegelanpassungsstufe und das zweite Paar (T3, T3') in Reihe gekoppelt sind, um dem zweiten Paar das pegelangepaßte, verzögerte und invertierte Eingangssignal zuzuführen.
Treiber gemäß Ansprüchen 6 und 7, bei dem eine Stromquelle (NM3) mit einem Ausgang der Impulserzeugungsstufe gekoppelt ist, um den Gleichtaktpegel des differenziellen Ausgangssignals einzustellen.
Treiber gemäß Anspruch 6, ferner umfassend eine zweite Verzögerungsstufe, eine zweite Signalinversionsstufe, ein drittes Transistorenpaar und ein viertes Transistorenpaar, wobei die zweite Verzögerungsstufe zwischen den Eingang und das dritte Paar gekoppelt ist und die zweite Signalinversionsstufe zwischen das zweite Paar und die Pegelanpassungsstufe gekoppelt ist.
Treiber gemäß einem der vorhergehenden Ansprüche, der in einer bipolaren Technologie ausgeführt ist.
Treiber gemäß Ansprüchen 5 bis 9, der in einer bipolaren Technologie ausgeführt ist, bei dem das erste und das zweite Transistorenpaar ein logisches NAND-Gatter implementieren, wobei der Kollektor eines Transistors des zweiten Paars mit den gemeinsamen Emittern des ersten Paars verbunden ist, die gemeinsamen Emitter des ersten Paars mit einer Stromquelle, insbesondere einem MOSFET-Transistor, verbunden sind, die Kollektoren des zweiten Transistorenpaars mit zwei entsprechenden Lasten, insbesondere zwei Widerstandselementen, verbunden sind, wodurch sie zwischen den Lasten und den Kollektoren differenzielle Ausgangsknoten bereitstellen, wobei der Kollektor des zweiten Transistors des ersten Transistorenpaars ebenfalls mit einem Ausgangsknoten der differenziellen Ausgangsknoten gekoppelt ist.
Treiber gemäß Anspruch 9, der in einer bipolaren Technologie ausgeführt ist und ein fünftes Transistorenpaar (T3, T4), das parallel mit dem zweiten Transistorenpaar (T1, T2) gekoppelt ist, und ein sechstes Transistorenpaar (T3', T4'), das parallel mit dem vierten Transistorenpaar (T1', T2') gekoppelt ist, umfasst, wobei die Emitter jedes des zweiten, des fünften, des vierten und des sechsten Transistorenpaars miteinander gekoppelt sind, und jedes der Paare mit einem Kollektor eines der Transistoren des ersten Transistorenpaars (T5, T6) und des dritten Transistorenpaars (T5', T6') gekoppelt ist.
Treiber gemäß Anspruch 11 oder 12, bei dem die Pegelanpassungsstufe zwei bipolare Transistoren umfasst, die jeweils mit einer entsprechenden Stromsenke gekoppelt sind.