JPS59161124A - 論理ｌｓｉにおける出力回路 - Google Patents
論理ｌｓｉにおける出力回路Info
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- JPS59161124A JPS59161124A JP3456683A JP3456683A JPS59161124A JP S59161124 A JPS59161124 A JP S59161124A JP 3456683 A JP3456683 A JP 3456683A JP 3456683 A JP3456683 A JP 3456683A JP S59161124 A JPS59161124 A JP S59161124A
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- Japan
- Prior art keywords
- circuit
- output
- signal
- differential
- logic
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、バイポーラトランジスタにより構成された
論理り８工における出力回路に関し、特に内部ロジヴク
部がノンスレ、ソショールドロジック回路によりＩＩ！
成されるようにされた論理ＬＳＩに適した出力回路に関
する。
論理り８工における出力回路に関し、特に内部ロジヴク
部がノンスレ、ソショールドロジック回路によりＩＩ！
成されるようにされた論理ＬＳＩに適した出力回路に関
する。
マスタスライス法によ多形成される論理り８工（以下マ
スタスライヌＬ８工と称する）管構成する基本回路とし
て、気１えば第１図に示すようなエミタタカップルドロ
ジック回路（以下ＥＯＬ回路と称する）や、第２図に示
すようなノンスレ１．、ショールドロシック回路（以下
ＮＴ１回路と称する）が知られている。
スタスライヌＬ８工と称する）管構成する基本回路とし
て、気１えば第１図に示すようなエミタタカップルドロ
ジック回路（以下ＥＯＬ回路と称する）や、第２図に示
すようなノンスレ１．、ショールドロシック回路（以下
ＮＴ１回路と称する）が知られている。
ＥＯＬ回路は、Ｎ’ｌ’Ｌ回路に比べて動作速度は違い
が、雑音余裕度が高くノイズに灼して強いという長所が
ある。一方ＮＴＬ回路は、しきい値電圧を有していない
ため、ノイズに苅して弱いが動作速度は極めて速いとい
う長所がある。
が、雑音余裕度が高くノイズに灼して強いという長所が
ある。一方ＮＴＬ回路は、しきい値電圧を有していない
ため、ノイズに苅して弱いが動作速度は極めて速いとい
う長所がある。
そこで、近年マスクスライスＬ８工では、内部のロジ、
ツク部ケ構成する基本回路としてＮＴ１回路を用いるこ
とによシ、回路全体の動作速度を速くさせるようにした
ものが提案されている。
ツク部ケ構成する基本回路としてＮＴ１回路を用いるこ
とによシ、回路全体の動作速度を速くさせるようにした
ものが提案されている。
ところが、ＮＴ１回路はＫＯＬ回路に比べて出力信号の
振幅が大きくとれ力いので、出力すべき信号を外部の他
のＬＳＩへの入力に適した振幅の信号に変換してやるた
め、出力回路には一般にＥＣＬ回路が用いられている。
振幅が大きくとれ力いので、出力すべき信号を外部の他
のＬＳＩへの入力に適した振幅の信号に変換してやるた
め、出力回路には一般にＥＣＬ回路が用いられている。
一方、Ｎ’ｌＬ回路は信号の振幅を小さくさせることに
よって、さらに速度アップできることが知られている。
よって、さらに速度アップできることが知られている。
しかも、ＮＴＬ回路同士の場合には、これを多段接続さ
せたときに電源変動や電源電圧のドロップ等の影響によ
り後段へ行くに従って信号のレベルがずれてきたとして
も所定の振幅が確保されていれば確実に動作される。
せたときに電源変動や電源電圧のドロップ等の影響によ
り後段へ行くに従って信号のレベルがずれてきたとして
も所定の振幅が確保されていれば確実に動作される。
しかし、ｌｌｌＯＬ回路からなる従来の出力回路におい
ては、第１図からも分かるように入力段にロジックシュ
レッショールドとしての基準電圧Ｖｒｏ１ｅｋ必要とす
る。この基準電圧は内部ロジ、ツク部とは別個にＬ８工
内に設けられた基準電圧発生回路より供給されるように
されておシ、電源変動等の影響がＮＴＬ回路の信号レベ
ルと発生される基準電圧に対して同じようには効いて来
ない。
ては、第１図からも分かるように入力段にロジックシュ
レッショールドとしての基準電圧Ｖｒｏ１ｅｋ必要とす
る。この基準電圧は内部ロジ、ツク部とは別個にＬ８工
内に設けられた基準電圧発生回路より供給されるように
されておシ、電源変動等の影響がＮＴＬ回路の信号レベ
ルと発生される基準電圧に対して同じようには効いて来
ない。
ま７’（ＮＴＬ回路の信号レベルに比べて基準電圧は安
定している。そのためＮＴＬ回路の信号レベルが、プロ
セス上のバラツキ、温度変化、電圧ドロップ、電源変動
等の影響により変動されると、ＮＴＬ回路の出力信号を
受けるようにされた出力回路の基準電圧が、ＮＴＬ出力
信号の振幅の中心に来なくなり、出力回路が動作しなく
なるおそれがあった。しかも、基準電圧■ｒ６ｆのＮＴ
Ｌ出力信号（振幅）に対する和動的なずれは、ＮＴＬ回
路の動作速度全土げるべく信号の振幅會小さくさせるほ
ど大きくなるため、動作速度の向上にも限界があった。
定している。そのためＮＴＬ回路の信号レベルが、プロ
セス上のバラツキ、温度変化、電圧ドロップ、電源変動
等の影響により変動されると、ＮＴＬ回路の出力信号を
受けるようにされた出力回路の基準電圧が、ＮＴＬ出力
信号の振幅の中心に来なくなり、出力回路が動作しなく
なるおそれがあった。しかも、基準電圧■ｒ６ｆのＮＴ
Ｌ出力信号（振幅）に対する和動的なずれは、ＮＴＬ回
路の動作速度全土げるべく信号の振幅會小さくさせるほ
ど大きくなるため、動作速度の向上にも限界があった。
そこで、この発明は出力回路に使用される基準電圧全不
要にすることによ１１、ＮＴＬ回路の出力信号のレベル
がずれたとしても確実に動作されるような出力回路ケ提
供することを目的とする。また、これによって、ＮＴＬ
回路における信号の振幅を大幅に小さくさせて、ＬＳＩ
全体の動作速度全向上できるようにすることを目的とす
る。
要にすることによ１１、ＮＴＬ回路の出力信号のレベル
がずれたとしても確実に動作されるような出力回路ケ提
供することを目的とする。また、これによって、ＮＴＬ
回路における信号の振幅を大幅に小さくさせて、ＬＳＩ
全体の動作速度全向上できるようにすることを目的とす
る。
本発明の前記力らびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。
本明細書の記述および添附図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概！
’に簡単に説明すれば、下記のとおりである。
’に簡単に説明すれば、下記のとおりである。
すなわちこの発明は、出力回路の初段に差動増幅段全般
けることによって基準電圧を不要とし、内部ロジヴク部
の最終段のＮＴＬ回路からの出力信号とその反転信号、
！：會上記のととく差動型に構成された出力回路に供給
させるようにすることによって、ＮＴＬ回路における信
号の振幅を減少させても出力回路は確実に動作され、か
つ内部ロジック部の動作速度の向上全図れるようにする
ものである。
けることによって基準電圧を不要とし、内部ロジヴク部
の最終段のＮＴＬ回路からの出力信号とその反転信号、
！：會上記のととく差動型に構成された出力回路に供給
させるようにすることによって、ＮＴＬ回路における信
号の振幅を減少させても出力回路は確実に動作され、か
つ内部ロジック部の動作速度の向上全図れるようにする
ものである。
以下図面に基づいてこの発明を説明する。
第３図は本発明に係る出力回路の一実施区１と内部ロジ
ック部の最終段とを示すものである。
ック部の最終段とを示すものである。
出力回路１は、ロジ９り部りからの出力信号を受ける差
動増幅段１ａと出力トランジスタＱ２１゜’ｈ２とから
なる。差動増幅段１ａは一対の差動入力トランジスタＱ
ｌｔおよびＱ１２ と、この差動入力トランジスタＱ＋
＋＋Ｑｔｇ の共通エミッタ 電源霜１圧Ｖ□との間に
直列接続された定電流用トランジスタＱ１Ｂおよび抵抗
Ｒ１と、上配差動入カトランジスタＱｔ＋＋Ｑｔｚ の
コレクタと電源電圧■ｏ。（クランドレベル）との間に
それぞれ接続されたコレクタ抵抗Ｒ２およびＲ３とによ
り構成されている。
動増幅段１ａと出力トランジスタＱ２１゜’ｈ２とから
なる。差動増幅段１ａは一対の差動入力トランジスタＱ
ｌｔおよびＱ１２ と、この差動入力トランジスタＱ＋
＋＋Ｑｔｇ の共通エミッタ 電源霜１圧Ｖ□との間に
直列接続された定電流用トランジスタＱ１Ｂおよび抵抗
Ｒ１と、上配差動入カトランジスタＱｔ＋＋Ｑｔｚ の
コレクタと電源電圧■ｏ。（クランドレベル）との間に
それぞれ接続されたコレクタ抵抗Ｒ２およびＲ３とによ
り構成されている。
また、上記出力トランジスタＱ２１とＱ、ｔｓ は、そ
のコレクタが電源電圧ｖ０゜に接続され、エミッタはそ
れぞれ、出力パッド２ａ 、２ｂに接続されている。そ
して、出力トランジスタＧＬ２１ 、 Ｑｔｚ のベー
スに上記差動入力トランジスタＱ＋ｔとＱｔｚのコレク
タ電圧すなわち上記差動増幅１２１ａのデファレンシャ
ル出力がそれぞれ印加されるようにされている。また、
上記出力バッド２ａ、２ｂには、特に制限されないが、
チ、ツブ外部において抵抗素子が外付けされるようにさ
れている。
のコレクタが電源電圧ｖ０゜に接続され、エミッタはそ
れぞれ、出力パッド２ａ 、２ｂに接続されている。そ
して、出力トランジスタＧＬ２１ 、 Ｑｔｚ のベー
スに上記差動入力トランジスタＱ＋ｔとＱｔｚのコレク
タ電圧すなわち上記差動増幅１２１ａのデファレンシャ
ル出力がそれぞれ印加されるようにされている。また、
上記出力バッド２ａ、２ｂには、特に制限されないが、
チ、ツブ外部において抵抗素子が外付けされるようにさ
れている。
これによって、この外伺けの抵抗と上記出力トランジス
タＱ２１ ｒ Ｑ２！ とによって、−４１のエミ１
．タフォロワが構成される。その結果、出力パッド２ａ
、２ｂからは、内部ロジック部りから出力される信号と
同相の信号と逆相の信号が出力されるようになる。
タＱ２１ ｒ Ｑ２！ とによって、−４１のエミ１
．タフォロワが構成される。その結果、出力パッド２ａ
、２ｂからは、内部ロジック部りから出力される信号と
同相の信号と逆相の信号が出力されるようになる。
なお、上記差動増幅段ｔａｇ構成する定電流用トランジ
スタＱ１３け、図示しない定電圧回路から供給される定
電圧■。８がそのベースに印加されることによって定電
流源として動作される。この場合、トランジスタＱ＋３
は、上記定電圧回路から供給される定電圧Ｖ。Ｓが、電
源電圧■。８が変動した場合これに追従して変動するよ
うにされることにより、電源変動にかかわらず一定の電
流を流すことができる。これによって電源変動に対して
差動増幅段１ａが極めて安定に動作されるようになる。
スタＱ１３け、図示しない定電圧回路から供給される定
電圧■。８がそのベースに印加されることによって定電
流源として動作される。この場合、トランジスタＱ＋３
は、上記定電圧回路から供給される定電圧Ｖ。Ｓが、電
源電圧■。８が変動した場合これに追従して変動するよ
うにされることにより、電源変動にかかわらず一定の電
流を流すことができる。これによって電源変動に対して
差動増幅段１ａが極めて安定に動作されるようになる。
上記定電流用トランジスタＱｔｓのベースに、電源電圧
Ｖゆの変動に追従して変動する定電圧を供給することが
できるような定電圧回路については、本出願人の別の出
願において明らかにされているので、ここでは説明會省
略する。
Ｖゆの変動に追従して変動する定電圧を供給することが
できるような定電圧回路については、本出願人の別の出
願において明らかにされているので、ここでは説明會省
略する。
一方、内部ロジック部の最終段は、出力回路がｌＣＬ回
路に構成される場合には、ＮＴ１回路の出力がそのまま
、１！ｉＯＬ回路の入力トランジスタのベースに供給さ
れるようにされる。これに則し、この発明では、出力回
路１が差動型に構成されているため、第３図の実施例の
ように、ロジック部りの最終段に、第２図に示すよりな
ＮＴ１回路からなるＮＯＲゲー１−（）ｌの出力信号を
反転するインバータ’ＩＶが設けられ、極性の異なる信
号が出力されるようにされている。そして、ＮＯＲゲー
トＧＩの出力信号とインバータエＶの出力信号が、上記
出力回路１の差動増幅段１ａの差動入カトランジスタＱ
目とＱｌ！ のベースに供給されるようにされている。
路に構成される場合には、ＮＴ１回路の出力がそのまま
、１！ｉＯＬ回路の入力トランジスタのベースに供給さ
れるようにされる。これに則し、この発明では、出力回
路１が差動型に構成されているため、第３図の実施例の
ように、ロジック部りの最終段に、第２図に示すよりな
ＮＴ１回路からなるＮＯＲゲー１−（）ｌの出力信号を
反転するインバータ’ＩＶが設けられ、極性の異なる信
号が出力されるようにされている。そして、ＮＯＲゲー
トＧＩの出力信号とインバータエＶの出力信号が、上記
出力回路１の差動増幅段１ａの差動入カトランジスタＱ
目とＱｌ！ のベースに供給されるようにされている。
そのため、内部ロジック部の初段のＮＴ１回路から最終
段のＮＴ１回路（ＩＩＪＯＲゲートＧ１）に至るに従っ
て電圧ドロップ等によシ伯号のレベルがずれてしまった
としても、最終のインバータエ■によって反転信号が形
成されるため、差動型回路を動作させるのに充分な振幅
？有する信号が出力回路１に供給される。しかして、出
力回路１は差動型に構成されているため、入力される信
号の振幅さえ充分であわば、信号のレベルがずれていて
も確実に動作される。
段のＮＴ１回路（ＩＩＪＯＲゲートＧ１）に至るに従っ
て電圧ドロップ等によシ伯号のレベルがずれてしまった
としても、最終のインバータエ■によって反転信号が形
成されるため、差動型回路を動作させるのに充分な振幅
？有する信号が出力回路１に供給される。しかして、出
力回路１は差動型に構成されているため、入力される信
号の振幅さえ充分であわば、信号のレベルがずれていて
も確実に動作される。
その結果、実施例１のような出力回路を用いた論理ＬＳ
Ｉでけ、内部ロジ１．り部を構成するＮＴ１回路の信号
の振幅を小さくしても確実に動作される。また、ＮＴ１
回路の信号の振幅を小さくさせることによって各ＮＴ１
回路における遅延時間ｔ（１が短縮され、ロジック部に
おける動作を高速化させることができる。
Ｉでけ、内部ロジ１．り部を構成するＮＴ１回路の信号
の振幅を小さくしても確実に動作される。また、ＮＴ１
回路の信号の振幅を小さくさせることによって各ＮＴ１
回路における遅延時間ｔ（１が短縮され、ロジック部に
おける動作を高速化させることができる。
出力回路にＥＯＬ回路を用いた場合には、ロジック部の
ＮＴ’Ｌ回路の信号の振幅は５５０ ｍＶ程度必要であ
ったものが、実施例のような差動型の出力回路を用いる
ことにより、ＮＴ１回路における＠妥の振幅’ｉｔｏｏ
ｍｖ程度に減少できることが分かっに０その結果、ＮＴ
１回路における遅延が３００ピコ秒から５０ピコ秒程度
に減少され、回路の動作速度が大幅に向上される。
ＮＴ’Ｌ回路の信号の振幅は５５０ ｍＶ程度必要であ
ったものが、実施例のような差動型の出力回路を用いる
ことにより、ＮＴ１回路における＠妥の振幅’ｉｔｏｏ
ｍｖ程度に減少できることが分かっに０その結果、ＮＴ
１回路における遅延が３００ピコ秒から５０ピコ秒程度
に減少され、回路の動作速度が大幅に向上される。
以上説明したようにこの発明は、出力回路の初段に差動
増幅段全般け、出力回路全差動型に構成することにより
、ＢＯＬ回路に必要とされる基準電圧を不要にすること
ができる。そのためロジ２．。
増幅段全般け、出力回路全差動型に構成することにより
、ＢＯＬ回路に必要とされる基準電圧を不要にすること
ができる。そのためロジ２．。
り部の最終段のＮＴ１回路から供給される信号のレベル
力、プロセスのバラツキ、温度変化、電圧ドロップ、電
源変動等によってずれたとして本、とｔ１金受ける出力
回路は確実かつ安定に動作される。また、これによって
、ロジ１１．り部を構成するＮＴ１回路における信号の
振幅を減少させることができ、回路の動作速度を大幅に
向上させることができる。
力、プロセスのバラツキ、温度変化、電圧ドロップ、電
源変動等によってずれたとして本、とｔ１金受ける出力
回路は確実かつ安定に動作される。また、これによって
、ロジ１１．り部を構成するＮＴ１回路における信号の
振幅を減少させることができ、回路の動作速度を大幅に
向上させることができる。
以上本発明者によってなされた発明全実施例１にもとづ
き具体的に駅間し穴が、本発明は上記実施列に限定され
るものではなく、その畳上を逸脱しない範囲で種々変更
可能であることはいうまでもがい。
き具体的に駅間し穴が、本発明は上記実施列に限定され
るものではなく、その畳上を逸脱しない範囲で種々変更
可能であることはいうまでもがい。
し！１えば、上記出力パヴド２ａ、２ｂに抵抗ケ外付け
する代わりに、ＬＳＩチップ内部において、出力トラン
ジスタＱ２１ 、 Ｑ２２ のエミヅタ側に抵抗音形成
させることも可能である。
する代わりに、ＬＳＩチップ内部において、出力トラン
ジスタＱ２１ 、 Ｑ２２ のエミヅタ側に抵抗音形成
させることも可能である。
なお、この発明け、マスタスライスＬＳＩのみテナく、
バイポーラトランジスタによ如構成され論理Ｌ８ニ一般
に適用できるものである。
バイポーラトランジスタによ如構成され論理Ｌ８ニ一般
に適用できるものである。
第１図は論理ＬＳＩに使用されるＥＣＬ回路の一例を示
す回路図、 第２図は同じく論理ＬＳＩに使用されるＮＴＬ回路の一
列を示す回路図、 第３図は本発明に係る論理Ｌ８工における出力回路の一
実施区；を示す回路図である。 １・・・出力回路、１ａ・・・差動増幅段、２ａ、２ｂ
・・・出カバ、ソド、Ｑ＋＋ ＋ Ｑｔｔ ・・・差動
入力トランジスタ、Ｑｚ＋ ＋ Ｑｚｚ ・・・出力
トランジスタ、Ｌ・・・ロジック部。
す回路図、 第２図は同じく論理ＬＳＩに使用されるＮＴＬ回路の一
列を示す回路図、 第３図は本発明に係る論理Ｌ８工における出力回路の一
実施区；を示す回路図である。 １・・・出力回路、１ａ・・・差動増幅段、２ａ、２ｂ
・・・出カバ、ソド、Ｑ＋＋ ＋ Ｑｔｔ ・・・差動
入力トランジスタ、Ｑｚ＋ ＋ Ｑｚｚ ・・・出力
トランジスタ、Ｌ・・・ロジック部。
Claims (1)
- １、内部のａジ、、り部がノン・シュレッショールド・
ロジック回路によ多構成されている論理ＬＳＩにおいて
、一対の差動入力トランジスタを含む差動増幅段と、該
差動増幅段の出力信号をベースに受けるようにされた出
力トランジスタとにより構成され、上記−苅の差動トラ
ンジスタのベースには内部ロジック部最終段のノン・シ
ュレッショールド・ロジック回路の出力信号とその反転
信号がそれぞれ印加されるようにされてなることを特徴
とする論理ＬＳＩにおける出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3456683A JPS59161124A (ja) | 1983-03-04 | 1983-03-04 | 論理ｌｓｉにおける出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3456683A JPS59161124A (ja) | 1983-03-04 | 1983-03-04 | 論理ｌｓｉにおける出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161124A true JPS59161124A (ja) | 1984-09-11 |
Family
ID=12417863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3456683A Pending JPS59161124A (ja) | 1983-03-04 | 1983-03-04 | 論理ｌｓｉにおける出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161124A (ja) |
-
1983
- 1983-03-04 JP JP3456683A patent/JPS59161124A/ja active Pending
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