JPH0439806B2 - - Google Patents
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- JPH0439806B2 JPH0439806B2 JP58247286A JP24728683A JPH0439806B2 JP H0439806 B2 JPH0439806 B2 JP H0439806B2 JP 58247286 A JP58247286 A JP 58247286A JP 24728683 A JP24728683 A JP 24728683A JP H0439806 B2 JPH0439806 B2 JP H0439806B2
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- JP
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- circuit
- reference voltage
- output
- power supply
- ntl
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- 230000003321 amplification Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- General Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
〔技術分野〕
この発明は、内部ロジツク部がノン・スレツシ
ヨールド・ロジツク回路により構成された論理
LSIにおける出力回路の基準電圧の設定の仕方に
関するものである。
ヨールド・ロジツク回路により構成された論理
LSIにおける出力回路の基準電圧の設定の仕方に
関するものである。
従来、マスタスライス法により形成される論理
LSI（以下マスタスライスLSIと称する）において
は、一般に、第１図に示すようなエミツタ・カツ
プルド・ロジツク回路（以下ECL回路と称する）
が基本回路として使用されていた。これに対し、
近年、LSIの動作速度を向上させるため、ECL回
路に比べて動作速度の速い第２図に示すようなノ
ン・スレツシヨールド・ロジツク回路（以下
NTL回路と称する）を内部のロジツク回路とし
て使用するという提案がなされた。ただし、
NTL回路を内部ロジツク回路に使用した場合に
も、ECLレベルの出力信号を得るために、出力
回路にはECL回路が用いられる。
LSI（以下マスタスライスLSIと称する）において
は、一般に、第１図に示すようなエミツタ・カツ
プルド・ロジツク回路（以下ECL回路と称する）
が基本回路として使用されていた。これに対し、
近年、LSIの動作速度を向上させるため、ECL回
路に比べて動作速度の速い第２図に示すようなノ
ン・スレツシヨールド・ロジツク回路（以下
NTL回路と称する）を内部のロジツク回路とし
て使用するという提案がなされた。ただし、
NTL回路を内部ロジツク回路に使用した場合に
も、ECLレベルの出力信号を得るために、出力
回路にはECL回路が用いられる。
ところで、NTL回路の電源電圧VEEiは、ECL
回路の電源電圧VEEよりも高くすることができる
ため、LSI内部にNTL回路用の電源回路が設け
られる。
回路の電源電圧VEEよりも高くすることができる
ため、LSI内部にNTL回路用の電源回路が設け
られる。
また、ECL回路は、回路のしきい値を決定す
るための基準電圧VBBTを必要とするため、LSI内
部にECL回路用の基準電圧を発生する回路が設
けられる。
るための基準電圧VBBTを必要とするため、LSI内
部にECL回路用の基準電圧を発生する回路が設
けられる。
ところが、上記電源回路から発生されるNTL
回路用の電源電圧VEEiと、基準電圧発生回路から
発生される基準電圧VBBTが、互いに全く関連のな
い別個の回路によつて発生されると、NTL回路
とECL回路の電源変動や温度変動に対する感度
の違いによつて、NTL回路の出力を入力信号と
するECL回路のしきい値が相対的に変動されて
一方に偏つてしまい、安定した動作が行なわれな
くなる。
回路用の電源電圧VEEiと、基準電圧発生回路から
発生される基準電圧VBBTが、互いに全く関連のな
い別個の回路によつて発生されると、NTL回路
とECL回路の電源変動や温度変動に対する感度
の違いによつて、NTL回路の出力を入力信号と
するECL回路のしきい値が相対的に変動されて
一方に偏つてしまい、安定した動作が行なわれな
くなる。
そこで、本出願人は、先にNTL回路の電源電
圧を、ECL回路の基準電圧を発生する基準電圧
発生回路から発生される電圧に基づいて発生さ
せ、しかもNTL回路の出力の振幅値とECL回路
の基準電圧とが、基準電圧発生回路の抵抗の比で
決まるような一定の関係を持つようにさせること
によつて、電源変動や温度変動に対して極めて安
定に動作するようにされたバイポーラLSIを提案
し出願した。
圧を、ECL回路の基準電圧を発生する基準電圧
発生回路から発生される電圧に基づいて発生さ
せ、しかもNTL回路の出力の振幅値とECL回路
の基準電圧とが、基準電圧発生回路の抵抗の比で
決まるような一定の関係を持つようにさせること
によつて、電源変動や温度変動に対して極めて安
定に動作するようにされたバイポーラLSIを提案
し出願した。
しかるに、上記出願では電源ノイズによる電源
電圧VCCの変動については考慮されていなかつ
た。そこで、電源電圧VCCの変動によるNTL回路
出力への影響を考察したところ、NTL回路の出
力信号は、電源電圧VCCがΔVCCだけ変動すると、
ハイ側の出力レベルVOHはΔVCC変動される。これ
に対し、ロウ側の出力レベルVOLはΔVCCのゲイン
倍、すなわち第３図に示すNTL回路の入出力特
性を示すグラフの傾きα（約1.5〜２）倍
（αΔVCC）変動され、ハイ側とロウ側の変動量が
異なることが分かつた。
電圧VCCの変動については考慮されていなかつ
た。そこで、電源電圧VCCの変動によるNTL回路
出力への影響を考察したところ、NTL回路の出
力信号は、電源電圧VCCがΔVCCだけ変動すると、
ハイ側の出力レベルVOHはΔVCC変動される。これ
に対し、ロウ側の出力レベルVOLはΔVCCのゲイン
倍、すなわち第３図に示すNTL回路の入出力特
性を示すグラフの傾きα（約1.5〜２）倍
（αΔVCC）変動され、ハイ側とロウ側の変動量が
異なることが分かつた。
また、内部ロジツク部を構成するNTL回路か
らなる複数個のNORゲートのワイヤードオアを
とると、そのNORゲートの出力レベルVOHは約50
〜100mV低下し、その出力を受ける次段のNTL
回路の出力レベルVOH，VOLはそれぞれΔVOH，
αΔVOHだけ変動されることがわかつた。
らなる複数個のNORゲートのワイヤードオアを
とると、そのNORゲートの出力レベルVOHは約50
〜100mV低下し、その出力を受ける次段のNTL
回路の出力レベルVOH，VOLはそれぞれΔVOH，
αΔVOHだけ変動されることがわかつた。
そのため、NTL回路の出力を受けるECL出力
回路の基準電圧VBBTを、単にNTL回路の出力レ
ベルVOH（−0.8V）とVOL（−1.4V）の中間（−
1.1V）に設定しておくと、ロウ側の余裕度が相
対的に小さくなり動作マージンが低下してしまう
という不都合が生じる。
回路の基準電圧VBBTを、単にNTL回路の出力レ
ベルVOH（−0.8V）とVOL（−1.4V）の中間（−
1.1V）に設定しておくと、ロウ側の余裕度が相
対的に小さくなり動作マージンが低下してしまう
という不都合が生じる。
この発明は上記のような背景の下になされたも
ので、NTL回路の電源電圧VCCが変動してハイ側
とロウ側の出力レベルがそれぞれ異なる量だけ変
動されたり、あるいは複数のNTL回路の出力の
ワイヤードオアをとることにより出力レベルが変
動されても、出力回路のマージンが低下されない
ようにすることを目的とする。
ので、NTL回路の電源電圧VCCが変動してハイ側
とロウ側の出力レベルがそれぞれ異なる量だけ変
動されたり、あるいは複数のNTL回路の出力の
ワイヤードオアをとることにより出力レベルが変
動されても、出力回路のマージンが低下されない
ようにすることを目的とする。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述および添附図面からあき
らかになるであろう。
特徴は、本明細書の記述および添附図面からあき
らかになるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわちこの発明は、ECL出力回路の基準電
圧VBBTを発生する基準電圧発生回路において、
NTL回路のハイ側の出力レベルVOHおよびロウ側
の出力レベルVOLと基準電圧VBBTとの各々の電位
差（VOH−VBBT）と（VBBT−VOL）の比が１：α
（ゲイン）となるように基準電圧を設定すること
によつて、NTL回路の出力に対するECL出力回
路のロウ側のマージンとハイ側のマージンを相対
的に等しくさせ、出力回路全体のマージンを向上
させるものである。
圧VBBTを発生する基準電圧発生回路において、
NTL回路のハイ側の出力レベルVOHおよびロウ側
の出力レベルVOLと基準電圧VBBTとの各々の電位
差（VOH−VBBT）と（VBBT−VOL）の比が１：α
（ゲイン）となるように基準電圧を設定すること
によつて、NTL回路の出力に対するECL出力回
路のロウ側のマージンとハイ側のマージンを相対
的に等しくさせ、出力回路全体のマージンを向上
させるものである。
以下図面を用いてこの発明を具体的に説明す
る。
る。
第４図は本発明をマスタスライスLSIにおける
基準電圧発生回路に適用した場合の一実施例を示
す。
基準電圧発生回路に適用した場合の一実施例を示
す。
図において、１はNTL回路からなる内部ロジ
ツク回路、２はこのロジツク回路１に接続された
出力回路である。図面に示されている内部ロジツ
ク回路１は、第２図に示すようなNTL回路が２
段接続されている。実際のLSIでは、このロジツ
ク回路１の前段に更に複数個のNTL回路が接続
される。また、第４図のNTL回路では、一つの
入力トランジスタQ11のみが示されているが、実
際には、第２図と同様に、複数個の入力トランジ
スタが並列に設けられて、多入力NORゲートに
構成される。
ツク回路、２はこのロジツク回路１に接続された
出力回路である。図面に示されている内部ロジツ
ク回路１は、第２図に示すようなNTL回路が２
段接続されている。実際のLSIでは、このロジツ
ク回路１の前段に更に複数個のNTL回路が接続
される。また、第４図のNTL回路では、一つの
入力トランジスタQ11のみが示されているが、実
際には、第２図と同様に、複数個の入力トランジ
スタが並列に設けられて、多入力NORゲートに
構成される。
出力回路２は、ECL回路により構成されてお
り、このECL回路の出力用トランジスタQ23，
Q24のエミツタが出力端子としての出力用パツド
２ａ，２ｂに接続され、ボンデイングワイヤを介
してLSIの外部ピン（図示省略）に接続される。
この外部ピンには、抵抗が外付けされて、この抵
抗と上記出力用トランジスタQ23，Q24とによつ
て、それぞれECL回路のエミツタフオロワが構
成されるようにされている。
り、このECL回路の出力用トランジスタQ23，
Q24のエミツタが出力端子としての出力用パツド
２ａ，２ｂに接続され、ボンデイングワイヤを介
してLSIの外部ピン（図示省略）に接続される。
この外部ピンには、抵抗が外付けされて、この抵
抗と上記出力用トランジスタQ23，Q24とによつ
て、それぞれECL回路のエミツタフオロワが構
成されるようにされている。
また、３は公知の基準電圧発生回路である。こ
の基準電圧発生回路３は、内部に設けられている
抵抗R31とR32の比によつて決定されるような基
準電圧を発生する。つまり、この基準電圧発生回
路３は、上記抵抗R31とR32の接続ノードN1とN2
の電位を−V1，−V2とすると、このノードN1と
N2の電位−V1，−V2が抵抗R13とR32の抵抗比に
よつて決まり、電源電圧VEEが変動しても比較的
一定にされるという特徴を有している。
の基準電圧発生回路３は、内部に設けられている
抵抗R31とR32の比によつて決定されるような基
準電圧を発生する。つまり、この基準電圧発生回
路３は、上記抵抗R31とR32の接続ノードN1とN2
の電位を−V1，−V2とすると、このノードN1と
N2の電位−V1，−V2が抵抗R13とR32の抵抗比に
よつて決まり、電源電圧VEEが変動しても比較的
一定にされるという特徴を有している。
そのため、このノードN1とN2の電位をベース
に受けるようにされ、エミツタフオロワを構成す
る２つのトランジスタQ31とQ32のエミツタ電圧
は、常にそれぞれノードN1とN2の電位−V1と−
V2よりもベース・エミツタ間電圧分だけ低い−
V1−VBBと−V2−VBEのような電位にされる。
に受けるようにされ、エミツタフオロワを構成す
る２つのトランジスタQ31とQ32のエミツタ電圧
は、常にそれぞれノードN1とN2の電位−V1と−
V2よりもベース・エミツタ間電圧分だけ低い−
V1−VBBと−V2−VBEのような電位にされる。
そして、上記トランジスタQ31のエミツタ電圧
−V1−VBEが、特に制限されないが、例えばボル
テージフオロワ５を介して、前記出力回路２を構
成するECL回路の基準電圧VBBTとして、差動増幅
段の一方の差動トランジスタQ22のベースに供給
されている。
−V1−VBEが、特に制限されないが、例えばボル
テージフオロワ５を介して、前記出力回路２を構
成するECL回路の基準電圧VBBTとして、差動増幅
段の一方の差動トランジスタQ22のベースに供給
されている。
従つて、上記基準電圧発生回路３内の抵抗R31
とR32の抵抗値を適当に設定してやれば、発生さ
れる基準電圧VBBTを、内部ロジツク回路１内の
NTL回路出力のハイレベルVOHとロウレベルVOL
を１：αに分割するようなレベルにしてやること
ができる。
とR32の抵抗値を適当に設定してやれば、発生さ
れる基準電圧VBBTを、内部ロジツク回路１内の
NTL回路出力のハイレベルVOHとロウレベルVOL
を１：αに分割するようなレベルにしてやること
ができる。
更に、具体的に説明すると、例えばNTL回路
出力のハイレベルVOHが−0.8Vで、ロウレベル
VOLが−1.4Vであり、またNTL回路のゲインα
が1.5であるとすると、基準電圧VBBTが−1.04Vと
なるように抵抗R31とR32の抵抗値を設計してや
ればよい。
出力のハイレベルVOHが−0.8Vで、ロウレベル
VOLが−1.4Vであり、またNTL回路のゲインα
が1.5であるとすると、基準電圧VBBTが−1.04Vと
なるように抵抗R31とR32の抵抗値を設計してや
ればよい。
このように設計してやると、この基準電圧VBBT
を入力トランジスタQ22のベースに受けるように
されたECL出力回路２の論理しきい値電圧は−
1.04Vにされるようになる。従つて、このECL出
力回路２に、−0.8V〜−1.4Vの振幅で変動される
NTL回路の出力が供給された場合、ハイ側のノ
イズマージンVNMHは（1.04−0.8）＝0.24Vにされ、
また、ロウ側のノイズマージンVNMLは（1.4−
1.04）＝0.36Vにされる。つまり、ハイ側とロウ側
のノイズマージンVNMHとVNMLとの比は0.24：0.36
＝１：1.5にされることになる。
を入力トランジスタQ22のベースに受けるように
されたECL出力回路２の論理しきい値電圧は−
1.04Vにされるようになる。従つて、このECL出
力回路２に、−0.8V〜−1.4Vの振幅で変動される
NTL回路の出力が供給された場合、ハイ側のノ
イズマージンVNMHは（1.04−0.8）＝0.24Vにされ、
また、ロウ側のノイズマージンVNMLは（1.4−
1.04）＝0.36Vにされる。つまり、ハイ側とロウ側
のノイズマージンVNMHとVNMLとの比は0.24：0.36
＝１：1.5にされることになる。
その結果、内部ロジツク回路１内の電源電圧
VCCがΔVCCだけ変動して、NTL回路出力が変動
されたとしても、NTL回路出力のハイレベルの
変動量ΔVOHとロウレベルの変動量ΔVOLは前述し
たように１：αであるため、上記ECL出力回路
２におけるハイ側とロウ側のマージンの比と同じ
にされる。
VCCがΔVCCだけ変動して、NTL回路出力が変動
されたとしても、NTL回路出力のハイレベルの
変動量ΔVOHとロウレベルの変動量ΔVOLは前述し
たように１：αであるため、上記ECL出力回路
２におけるハイ側とロウ側のマージンの比と同じ
にされる。
そのため、上記実施例における出力回路のロウ
側のマージンVNML＝0.36Vは、基準電圧VBBTを
NTL回路出力のハイレベル（−0.8V）とロウレ
ベル（−1.4V）の中間（−1.1V）にした場合の
マージン（1.4−0.8）／２＝0.3Vよりも大きくな
り、出力回路全体としてのマージンが向上される
ようになる。
側のマージンVNML＝0.36Vは、基準電圧VBBTを
NTL回路出力のハイレベル（−0.8V）とロウレ
ベル（−1.4V）の中間（−1.1V）にした場合の
マージン（1.4−0.8）／２＝0.3Vよりも大きくな
り、出力回路全体としてのマージンが向上される
ようになる。
なお、上記実施例では、基準電圧発生回路３内
のトランジスタQ32のエミツタ電圧−V2−VBEが
基準電圧Vrefとして、次段の電源回路４に供給さ
れるようにされている。
のトランジスタQ32のエミツタ電圧−V2−VBEが
基準電圧Vrefとして、次段の電源回路４に供給さ
れるようにされている。
この電源回路４は、差動増幅段４ａとこの差動
増幅段４ａへの負帰還回路とによつて構成され、
上記差動増幅段４ａの一方の差動トランジスタ
Q41のベースに上記基準電圧発生回路３から供給
される基準電圧Vref（＝−V2−VBE）が印加され
ている。また、差動増幅段４ａの他方の差動トラ
ンジスタQ42のベースには、ノードn1→トランジ
スタQ43→ノードn2→トランジスタQ44→ノードn3
→トランジスタQ45→ノードn4の経路で負帰還が
かけられるようにされている。そのため電源回路
４は、差動トランジスタQ42のベースすなわちノ
ードn4の電位が常に基準電圧Vrefと一致するよう
になる。
増幅段４ａへの負帰還回路とによつて構成され、
上記差動増幅段４ａの一方の差動トランジスタ
Q41のベースに上記基準電圧発生回路３から供給
される基準電圧Vref（＝−V2−VBE）が印加され
ている。また、差動増幅段４ａの他方の差動トラ
ンジスタQ42のベースには、ノードn1→トランジ
スタQ43→ノードn2→トランジスタQ44→ノードn3
→トランジスタQ45→ノードn4の経路で負帰還が
かけられるようにされている。そのため電源回路
４は、差動トランジスタQ42のベースすなわちノ
ードn4の電位が常に基準電圧Vrefと一致するよう
になる。
その結果、ノードn3はノードn4よりもトランジ
スタQ45のベース・エミツタ間電圧VBE分低いVref
−VBEにされる。しかして、Vrefは前述のごとく、
−V2−VBEであるので、ノードn3は結局−V2−
2VBEにされる。この電圧−V2−2VBE（約−2V）
が電源電圧VEEiとして前記ロジツク回路１内の
NTL回路の電源ラインに供給される。
スタQ45のベース・エミツタ間電圧VBE分低いVref
−VBEにされる。しかして、Vrefは前述のごとく、
−V2−VBEであるので、ノードn3は結局−V2−
2VBEにされる。この電圧−V2−2VBE（約−2V）
が電源電圧VEEiとして前記ロジツク回路１内の
NTL回路の電源ラインに供給される。
上記電源回路４は、負帰還回路を有しているた
め、電源電圧VEEが変動したり、電源電圧VEEiの
供給を受けるNTL回路がロジツク動作されて、
ノードn3からトランジスタQ44へ引き込まれる電
流が変動しても、一定の電圧VEEiを供給すること
ができるという特徴を備えている。
め、電源電圧VEEが変動したり、電源電圧VEEiの
供給を受けるNTL回路がロジツク動作されて、
ノードn3からトランジスタQ44へ引き込まれる電
流が変動しても、一定の電圧VEEiを供給すること
ができるという特徴を備えている。
そのため、上記電源回路４は、出力電圧VEEiが
変動する原因が、主として、これに供給される基
準電圧Vrefの変動に起因する。しかして、上記実
施例では、基準電圧Vrefと出力回路２へ供給され
る基準電圧VBBTとが同一の基準電圧発生回路３か
ら発生されるようにされているため、電源電圧
VCCやVEEの変動等により基準電圧Vrefが変動され
るときには基準電圧VBBTも同じ傾向で変動される
ことになる。
変動する原因が、主として、これに供給される基
準電圧Vrefの変動に起因する。しかして、上記実
施例では、基準電圧Vrefと出力回路２へ供給され
る基準電圧VBBTとが同一の基準電圧発生回路３か
ら発生されるようにされているため、電源電圧
VCCやVEEの変動等により基準電圧Vrefが変動され
るときには基準電圧VBBTも同じ傾向で変動される
ことになる。
このように、上記実施例では、電源回路４によ
り内部ロジツク回路１に対して安定した電源電圧
VEEiが供給されるとともに、仮に電源電圧VEEiが
変動されるときには同時に出力回路２へ供給され
る基準電圧VBBTも同じような傾向で変動される。
その結果電源電圧VEEiの変動によるNTL回路出
力への影響が、基準電圧VBBTの変動によつて相殺
されるようになる。
り内部ロジツク回路１に対して安定した電源電圧
VEEiが供給されるとともに、仮に電源電圧VEEiが
変動されるときには同時に出力回路２へ供給され
る基準電圧VBBTも同じような傾向で変動される。
その結果電源電圧VEEiの変動によるNTL回路出
力への影響が、基準電圧VBBTの変動によつて相殺
されるようになる。
このように、電源電圧VEE1と基準電圧VBBTと
は、この実施例によれば、個々の変動にかかわら
ずに、相対的には適切な値にされる。
は、この実施例によれば、個々の変動にかかわら
ずに、相対的には適切な値にされる。
しかしながら、NTL回路がその動作状態に応
じて比較的大きい電源電流の変化をもたらすもの
である点、電源回路４の出力インピーダンスが０
でない有限の値をとるものであり電源電流の変化
に応じて電源電圧VEE1の変化が生ずる点などか
ら、電源電圧VEE1に望ましくないノイズが生じて
しまうことがある。電源ノイズは、ノイズマージ
を減少させる。ECL回路とNTL回路とを組み合
せ使用する場合のノイズマージンでの特徴は前述
のとおりである。この実施例では、前述のように
ロウレベル側のマージンがゲインα倍されてい
る。
じて比較的大きい電源電流の変化をもたらすもの
である点、電源回路４の出力インピーダンスが０
でない有限の値をとるものであり電源電流の変化
に応じて電源電圧VEE1の変化が生ずる点などか
ら、電源電圧VEE1に望ましくないノイズが生じて
しまうことがある。電源ノイズは、ノイズマージ
を減少させる。ECL回路とNTL回路とを組み合
せ使用する場合のノイズマージンでの特徴は前述
のとおりである。この実施例では、前述のように
ロウレベル側のマージンがゲインα倍されてい
る。
従つて、上記実施例のように、電源電圧VEEiの
変動に伴うNTL回路出力への影響を考慮しない
で、電源電圧VCCの変動によるNTL回路出力への
影響のみを考慮して、ECL出力回路における基
準電圧VBBTを決定してやつても充分にマージンが
向上されるのである。
変動に伴うNTL回路出力への影響を考慮しない
で、電源電圧VCCの変動によるNTL回路出力への
影響のみを考慮して、ECL出力回路における基
準電圧VBBTを決定してやつても充分にマージンが
向上されるのである。
なお、上記実施例では、基準電圧発生回路３か
らECL出力回路２に供給される基準電圧VBBTがボ
ルテージフオロワ５を介して供給されるようにさ
れているが、このボルテージ・フオロワ５は必ず
しも必要ではなく、省略することができる。
らECL出力回路２に供給される基準電圧VBBTがボ
ルテージフオロワ５を介して供給されるようにさ
れているが、このボルテージ・フオロワ５は必ず
しも必要ではなく、省略することができる。
また、実施例では電源電圧VEEが変動しても安
定した基準電圧を発生できるようにするため、第
４図のように複雑な基準電圧発生回路３が設けら
れているが、電源電圧VEEが安定であれば、抵抗
分割回路等からなるより簡単な回路を用いること
も可能である。
定した基準電圧を発生できるようにするため、第
４図のように複雑な基準電圧発生回路３が設けら
れているが、電源電圧VEEが安定であれば、抵抗
分割回路等からなるより簡単な回路を用いること
も可能である。
さらに、基準電圧VrefとVBBTは必ずしも同一の
回路によつて形成される必要はない。
回路によつて形成される必要はない。
以上説明したようにこの発明は、、内部ロジツ
ク回路がNTL回路により、またNTL回路の出力
電圧を受ける出力回路がECL回路によりそれぞ
れ構成されている論理LSIにおいて、上記ECL出
力回路に供給される基準電圧を、上記NTL回路
の出力のロウレベルと基準電圧との電位差が同出
力のハイレベルと基準電圧との電位差のゲイン倍
になるように設定したので、NTL回路の電源電
圧VCCが変動してハイ側とロウ側の出力レベルが
それぞれ異なる量だけ変動されたり、あるいは複
数のNTL回路の出力のワイヤードオアをとるこ
とにより出力レベルが変動されても、その変動量
の差に応じてマージンが予め決められているた
め、ハイ側とロウ側の相対的なマージンは等しく
なる。その結果、出力回路全体としてのマージン
が向上され、また、複数のNTL回路のワイヤー
ドオアをとるようにマスタスライスLSIを構成し
た場合にも、安定した動作が行なわれるようにな
るという効果がある。
ク回路がNTL回路により、またNTL回路の出力
電圧を受ける出力回路がECL回路によりそれぞ
れ構成されている論理LSIにおいて、上記ECL出
力回路に供給される基準電圧を、上記NTL回路
の出力のロウレベルと基準電圧との電位差が同出
力のハイレベルと基準電圧との電位差のゲイン倍
になるように設定したので、NTL回路の電源電
圧VCCが変動してハイ側とロウ側の出力レベルが
それぞれ異なる量だけ変動されたり、あるいは複
数のNTL回路の出力のワイヤードオアをとるこ
とにより出力レベルが変動されても、その変動量
の差に応じてマージンが予め決められているた
め、ハイ側とロウ側の相対的なマージンは等しく
なる。その結果、出力回路全体としてのマージン
が向上され、また、複数のNTL回路のワイヤー
ドオアをとるようにマスタスライスLSIを構成し
た場合にも、安定した動作が行なわれるようにな
るという効果がある。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
もとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。
例えば上記実施例では論理LSI内部に基準電圧
発生回路が設けられているが、ECL出力回路へ
の基準電圧はLSI外部から供給することも可能で
ある。
発生回路が設けられているが、ECL出力回路へ
の基準電圧はLSI外部から供給することも可能で
ある。
以上の説明では主として本発明者によつてなさ
れた発明をその背景となつた利用分野であるマス
タスライスLSIに適用した場合について説明した
が、この発明はそれに限定されるものではなく、
バイポーラトランジスタからなる論理LSI一般に
適用できるものである。
れた発明をその背景となつた利用分野であるマス
タスライスLSIに適用した場合について説明した
が、この発明はそれに限定されるものではなく、
バイポーラトランジスタからなる論理LSI一般に
適用できるものである。
第１図はマスタスライスLSIの基本回路となる
ECL回路の一例を示す回路図、第２図は同じく
基本回路となるNTL回路の一例を示す回路図、
第３図はNTL回路の入出力特性を示すグラフ、
第４図は本発明に係る基準電圧設定方式を適用し
たマスタスライスLSIの要部の構成の一実施例を
示す回路図である。 １……内部ロジツク回路、２……出力回路、３
……基準電圧発生回路、４……電源回路、VBBT…
…基準電圧。
ECL回路の一例を示す回路図、第２図は同じく
基本回路となるNTL回路の一例を示す回路図、
第３図はNTL回路の入出力特性を示すグラフ、
第４図は本発明に係る基準電圧設定方式を適用し
たマスタスライスLSIの要部の構成の一実施例を
示す回路図である。 １……内部ロジツク回路、２……出力回路、３
……基準電圧発生回路、４……電源回路、VBBT…
…基準電圧。
Claims (1)
- 【特許請求の範囲】 １ ノン・スレツシヨールド・ロジツク回路と、
かかるノン・スレツシヨールド・ロジツク回路の
出力が入力されるエミツタ・カツプルド・ロジツ
ク回路と、複数の抵抗とかかる抵抗に電流の供給
を行なうトランジスタとを備えかかる抵抗に生ず
る電圧に基いて第１電圧と上記エミツタ・カツプ
ルド・ロジツク回路のしきい値電圧決定のための
基準電圧を発生する基準電圧発生回路と、上記第
１電圧に基いて上記ノン・スレツシヨールド・ロ
ジツク回路に供給するための電源電圧を出力する
電源回路とを備えてなる論理LSIであつて、 上記基準電圧は、上記ノン・スレツシヨール
ド・ロジツク回路のロウ側の出力の入出力特性の
傾きをαとしたとき、上記ノン・スレツシヨール
ド・ロジツク回路のハイ側出力レベルと上記基準
電圧との電位差と上記ノン・スレツシヨールド・
ロジツク回路のロウ側出力レベルと上記基準電圧
との電位差との電位差比が実質的に１対αに等し
くなるような値に設定されてなることを特徴とす
る論理LSI。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247286A JPS60144021A (ja) | 1983-12-30 | 1983-12-30 | 論理ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247286A JPS60144021A (ja) | 1983-12-30 | 1983-12-30 | 論理ｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60144021A JPS60144021A (ja) | 1985-07-30 |
| JPH0439806B2 true JPH0439806B2 (ja) | 1992-06-30 |
Family
ID=17161183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247286A Granted JPS60144021A (ja) | 1983-12-30 | 1983-12-30 | 論理ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144021A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115618A (ja) * | 1982-12-22 | 1984-07-04 | Hitachi Ltd | バイポーラｌｓｉ |
-
1983
- 1983-12-30 JP JP58247286A patent/JPS60144021A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59115618A (ja) * | 1982-12-22 | 1984-07-04 | Hitachi Ltd | バイポーラｌｓｉ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60144021A (ja) | 1985-07-30 |
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