JPH0575423A - Ｅｃｌ−ｃｍｏｓレベル変換回路 - Google Patents
Ｅｃｌ−ｃｍｏｓレベル変換回路Info
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- JPH0575423A JPH0575423A JP3232709A JP23270991A JPH0575423A JP H0575423 A JPH0575423 A JP H0575423A JP 3232709 A JP3232709 A JP 3232709A JP 23270991 A JP23270991 A JP 23270991A JP H0575423 A JPH0575423 A JP H0575423A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
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Abstract
(57)【要約】
【目的】回路構成を簡単にしかつ動作速度を速くする。
【構成】二つの入力電圧ＶＡとＶＢをそれぞれの一方に
入力し、他方に基準電圧Ｖｒｅｆを入力するバイポーラ
型差動増幅器１はトランジスタＱ１〜Ｑ４からなる２つ
の差動トランジスタ部１ａ，１ｂを有する。レベル変換
・論理回路２は節点Ｎ１，Ｎ２を介して一方の差動出力
電圧ＶＡ２，ＶＢ２をそれぞれ入力するＭＯＳ型オアゲ
ート２ａと、節点Ｎ３とＮ４をそれぞれ介して他方の差
動電圧ＶＡ１，ＶＢ１を入力するＭＯＳ型アンドゲート
２ｂと、オア出力電圧ＶＯＲとアンド出力電圧ＶＡＮＤ
をそれぞれバイポーラトランジスタＱ５，Ｑ６のベース
に入力するバイポーラ出力トランジスタ部２Ｃとを有し
ている。
入力し、他方に基準電圧Ｖｒｅｆを入力するバイポーラ
型差動増幅器１はトランジスタＱ１〜Ｑ４からなる２つ
の差動トランジスタ部１ａ，１ｂを有する。レベル変換
・論理回路２は節点Ｎ１，Ｎ２を介して一方の差動出力
電圧ＶＡ２，ＶＢ２をそれぞれ入力するＭＯＳ型オアゲ
ート２ａと、節点Ｎ３とＮ４をそれぞれ介して他方の差
動電圧ＶＡ１，ＶＢ１を入力するＭＯＳ型アンドゲート
２ｂと、オア出力電圧ＶＯＲとアンド出力電圧ＶＡＮＤ
をそれぞれバイポーラトランジスタＱ５，Ｑ６のベース
に入力するバイポーラ出力トランジスタ部２Ｃとを有し
ている。
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ−ＣＭＯＳレベル
変換回路に関し、特に論理機能を有するＥＣＬ−ＣＭＯ
Ｓレベル変換回路に関する。
変換回路に関し、特に論理機能を有するＥＣＬ−ＣＭＯ
Ｓレベル変換回路に関する。
【０００２】
【従来の技術】従来の論理機能を有するＥＣＬ−ＣＭＯ
Ｓレベル変換回路はメモリのアドレスを２０〜３０ＭＨ
ｚのクロックで動作するＣＰＵなどに使われており、図
４に示すようにバイポーラ型差動増幅器１ａ，ＣＭＯＳ
型差動増幅器３およびＣＭＯＳ型論理回路４の３段をカ
スケード接続する構成になっている。
Ｓレベル変換回路はメモリのアドレスを２０〜３０ＭＨ
ｚのクロックで動作するＣＰＵなどに使われており、図
４に示すようにバイポーラ型差動増幅器１ａ，ＣＭＯＳ
型差動増幅器３およびＣＭＯＳ型論理回路４の３段をカ
スケード接続する構成になっている。
【０００３】次に図５の各電圧波形図を用いて図４の回
路動作について説明する。入力端子Ａ，ＢはそれぞれＥ
ＣＬレベルの入力電圧ＶＡ，ＶＢを入力し、基準電圧Ｖ
ｒｅｆよりも高いレベルを“Ｈ”レベル、電圧Ｖｒｅｆ
よりも低いレベルを“Ｌ”レベルと呼ぶことにする。期
間Ｔ１に入力端子Ａに“Ｌ”レベルの入力電圧ＶＡを加
えると、バイポーラトランジスタＱ１はオフ，Ｑ２はオ
ンするので、トランジスタＱ１のコレクタ電位はＶＣＣ
まで上り、トランジスタＱ２のコレクタ電位である節点
電圧ＶＡ２はＩ１・Ｒ２で決まる電圧分だけＶｃｃから
下がる。従ってＣＭＯＳ型差動増幅器３のＭＯＳトラン
ジスタＭ５はオンしてトランジスタＭ７に電流が流れミ
ラートランジスタＭ８がオンする。またＭＯＳトランジ
スタＭ６はオフになるので接続点ＡａのレベルＶＡａは
低電位ＶＥＥになる。
路動作について説明する。入力端子Ａ，ＢはそれぞれＥ
ＣＬレベルの入力電圧ＶＡ，ＶＢを入力し、基準電圧Ｖ
ｒｅｆよりも高いレベルを“Ｈ”レベル、電圧Ｖｒｅｆ
よりも低いレベルを“Ｌ”レベルと呼ぶことにする。期
間Ｔ１に入力端子Ａに“Ｌ”レベルの入力電圧ＶＡを加
えると、バイポーラトランジスタＱ１はオフ，Ｑ２はオ
ンするので、トランジスタＱ１のコレクタ電位はＶＣＣ
まで上り、トランジスタＱ２のコレクタ電位である節点
電圧ＶＡ２はＩ１・Ｒ２で決まる電圧分だけＶｃｃから
下がる。従ってＣＭＯＳ型差動増幅器３のＭＯＳトラン
ジスタＭ５はオンしてトランジスタＭ７に電流が流れミ
ラートランジスタＭ８がオンする。またＭＯＳトランジ
スタＭ６はオフになるので接続点ＡａのレベルＶＡａは
低電位ＶＥＥになる。
【０００４】逆に期間Ｔ３に示すように入力端子Ａに
“Ｈ”レベルの入力電圧ＶＡを加えると、トランジスタ
Ｑ１はオン、トランジスタＱ２はオフするので節点電位
ＶＡ１はＩ１・Ｒ１で決まる電圧分がＶｃｃから下が
り、節点電圧ＶＡ２はＶＣＣまで上る。従ってＭＯＳト
ランジスタＭ５はオフし、トランジスタＭ７には電流が
流れずミラートランジスタＭ８はオフする。またトラン
ジスタＭ６はオンになるので節点ＡａのレベルＶＡａは
ＶＣＣになる。入力端子Ｂの入力電圧ＶＢと節点電圧Ｖ
Ｂａとの関係は、前述した動作と全く同一なので説明を
省略する。
“Ｈ”レベルの入力電圧ＶＡを加えると、トランジスタ
Ｑ１はオン、トランジスタＱ２はオフするので節点電位
ＶＡ１はＩ１・Ｒ１で決まる電圧分がＶｃｃから下が
り、節点電圧ＶＡ２はＶＣＣまで上る。従ってＭＯＳト
ランジスタＭ５はオフし、トランジスタＭ７には電流が
流れずミラートランジスタＭ８はオフする。またトラン
ジスタＭ６はオンになるので節点ＡａのレベルＶＡａは
ＶＣＣになる。入力端子Ｂの入力電圧ＶＢと節点電圧Ｖ
Ｂａとの関係は、前述した動作と全く同一なので説明を
省略する。
【０００５】ここで期間Ｔ１において節点電圧ＶＡａが
“Ｌ”レベル、また節点電圧ＶＢａが“Ｌ”レベルのと
き、ＣＭＯＳ型論理回路４のＰチャネルＭＯＳトランジ
スタＭ１３，Ｍ１４がオンして、ＮチャネルＭＯＳトラ
ンジスタＭ１５，Ｍ１６がオフするので出力端子電圧Ｖ
ＣはＶＣＣになる。次に期間Ｔ２において節点電圧ＶＡ
ａが“Ｌ”レベル、節点電圧ＶＢａが“Ｈ”レベルのと
きは、トランジスタＭ１４，Ｍ１６がオンしてトランジ
スタＭ１３，Ｍ１５がオフするので出力電圧ＶＣは同じ
くＶＣＣになる。次に期間Ｔ３において電圧ＶＡａが
“Ｈ”レベル、電圧ＶＢａが“Ｌ”レベルのときは、逆
にトランジスタＭ１３，Ｍ１５がオンしてトランジスタ
Ｍ１４，Ｍ１６がオフするので、出力電圧ＶＣはＶＣＣ
になる。
“Ｌ”レベル、また節点電圧ＶＢａが“Ｌ”レベルのと
き、ＣＭＯＳ型論理回路４のＰチャネルＭＯＳトランジ
スタＭ１３，Ｍ１４がオンして、ＮチャネルＭＯＳトラ
ンジスタＭ１５，Ｍ１６がオフするので出力端子電圧Ｖ
ＣはＶＣＣになる。次に期間Ｔ２において節点電圧ＶＡ
ａが“Ｌ”レベル、節点電圧ＶＢａが“Ｈ”レベルのと
きは、トランジスタＭ１４，Ｍ１６がオンしてトランジ
スタＭ１３，Ｍ１５がオフするので出力電圧ＶＣは同じ
くＶＣＣになる。次に期間Ｔ３において電圧ＶＡａが
“Ｈ”レベル、電圧ＶＢａが“Ｌ”レベルのときは、逆
にトランジスタＭ１３，Ｍ１５がオンしてトランジスタ
Ｍ１４，Ｍ１６がオフするので、出力電圧ＶＣはＶＣＣ
になる。
【０００６】最後に節点電圧ＶＡａおよびＶＢａが共に
“Ｈ”レベルのときトランジスタＭ１３，Ｍ１４がオフ
して、トランジスタＭ１５，Ｍ１６がオンするので出力
端子電圧ＶＣはＶＥＥになる。
“Ｈ”レベルのときトランジスタＭ１３，Ｍ１４がオフ
して、トランジスタＭ１５，Ｍ１６がオンするので出力
端子電圧ＶＣはＶＥＥになる。
【０００７】以上説明したようにこのレベル変換回路
は、２つのＥＣＬレベル入力電圧ＶＡおよびＶＢに対し
て、論理的にはＣＭＯＳレベルの電圧信号を出力するＮ
ＡＮＤ回路として動作する。
は、２つのＥＣＬレベル入力電圧ＶＡおよびＶＢに対し
て、論理的にはＣＭＯＳレベルの電圧信号を出力するＮ
ＡＮＤ回路として動作する。
【０００８】
【発明が解決しようとする課題】この従来のＥＣＬ−Ｃ
ＭＯＳレベル変換回路は、バイポーラ型差動増幅器、Ｃ
ＭＯＳ型レベル変換回路およびＣＭＯＳ型論理回路のカ
スケード３段接続構成になっており、論理段数が多くま
た出力の高レベルの駆動にＰチャネルＭＯＳＦＥＴを用
いているので、動作速度が１ｎＳ程度よりも速くならな
いという問題点があった。
ＭＯＳレベル変換回路は、バイポーラ型差動増幅器、Ｃ
ＭＯＳ型レベル変換回路およびＣＭＯＳ型論理回路のカ
スケード３段接続構成になっており、論理段数が多くま
た出力の高レベルの駆動にＰチャネルＭＯＳＦＥＴを用
いているので、動作速度が１ｎＳ程度よりも速くならな
いという問題点があった。
【０００９】本発明の目的は、簡単な回路構成の動作速
度の速いＥＣＬ−ＣＭＯＳレベル変換回路を提供するこ
とにある。
度の速いＥＣＬ−ＣＭＯＳレベル変換回路を提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明のＥＣＬ−ＣＭＯ
Ｓレベル変換回路は、一方の入力端子にＥＣＬレベルの
入力電圧を入力し、他方の入力端子に基準電位を入力し
てそれぞれのコレクタに互に反対位相の差動出力節点電
圧を出力し、かつコレクタがそれぞれの負荷抵抗を介し
て高電位電源に接続され、またエミッタが定電流電源を
介して低電位電源に接続された差動トランジスタ部を複
数個有するバイポーラ型差動増幅器、それぞれのゲート
に前記差動出力節点電圧の一方を対応して入力し前記高
電位電源と出力端子間に挿入された第１のＭＯＳ論理ゲ
ートと、それぞれのゲートに前記差動出力節点電圧の他
方を対応して入力し前記高電位電源と前記低電位電源間
に挿入された第２のＭＯＳ論理ゲートと、ベースに前記
第１のＭＯＳ論理ゲートの論理出力電圧を入力しコレク
タが前記高電位電源に接続され、エミッタが前記出力端
子に接続される高圧側バイポーラトランジスタとベース
に前記第２のＭＯＳ論理ゲートの論理出力電圧を入力し
コレクタが前記出力端子に接続されエミッタが前記低電
位電源に接続された低圧側バイポーラトランジスタを有
するバイポーラ出力トランジスタ部とを有するレベル変
換論理回路、とを含んで構成されている。
Ｓレベル変換回路は、一方の入力端子にＥＣＬレベルの
入力電圧を入力し、他方の入力端子に基準電位を入力し
てそれぞれのコレクタに互に反対位相の差動出力節点電
圧を出力し、かつコレクタがそれぞれの負荷抵抗を介し
て高電位電源に接続され、またエミッタが定電流電源を
介して低電位電源に接続された差動トランジスタ部を複
数個有するバイポーラ型差動増幅器、それぞれのゲート
に前記差動出力節点電圧の一方を対応して入力し前記高
電位電源と出力端子間に挿入された第１のＭＯＳ論理ゲ
ートと、それぞれのゲートに前記差動出力節点電圧の他
方を対応して入力し前記高電位電源と前記低電位電源間
に挿入された第２のＭＯＳ論理ゲートと、ベースに前記
第１のＭＯＳ論理ゲートの論理出力電圧を入力しコレク
タが前記高電位電源に接続され、エミッタが前記出力端
子に接続される高圧側バイポーラトランジスタとベース
に前記第２のＭＯＳ論理ゲートの論理出力電圧を入力し
コレクタが前記出力端子に接続されエミッタが前記低電
位電源に接続された低圧側バイポーラトランジスタを有
するバイポーラ出力トランジスタ部とを有するレベル変
換論理回路、とを含んで構成されている。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。本実施例
のＥＣＬ−ＣＭＯＳレベル変換回路は、図４に示した従
来のＥＣＬ−ＣＭＯＳレベル変換回路のＣＭＯＳ型差動
増幅器３とＣＭＯＳ型論理回路４のカスケード回路を図
１のレベル変換・論理回路２に置換したものである。
る。図１は本発明の一実施例の回路図である。本実施例
のＥＣＬ−ＣＭＯＳレベル変換回路は、図４に示した従
来のＥＣＬ−ＣＭＯＳレベル変換回路のＣＭＯＳ型差動
増幅器３とＣＭＯＳ型論理回路４のカスケード回路を図
１のレベル変換・論理回路２に置換したものである。
【００１２】すなわちバイポーラ型差動増幅器１は、入
力端子ＡにＥＣＬレベルの入力電圧ＶＡを入力し、他方
の入力端子に基準電位Ｖｒｅｆを入力してそれぞれのコ
レクタ節点Ａ１，Ａ２に互に反対位相の差動出力節点電
圧ＶＡ１，ＶＡ２を出力し、かつコレクタがそれぞれの
負荷抵抗Ｒ１，Ｒ２を介して高電位ＶＣＣ電源にまたエ
ミッタが低電流電源Ｉ１を介して低電位ＶＥＥ電源に接
続された差動トランジスタ部１ａと、入力電圧ＶＢを入
力して節点電圧ＶＢ１，ＶＢ２を出力する同一構成の差
動トランジスタ部１ｂとを有する。
力端子ＡにＥＣＬレベルの入力電圧ＶＡを入力し、他方
の入力端子に基準電位Ｖｒｅｆを入力してそれぞれのコ
レクタ節点Ａ１，Ａ２に互に反対位相の差動出力節点電
圧ＶＡ１，ＶＡ２を出力し、かつコレクタがそれぞれの
負荷抵抗Ｒ１，Ｒ２を介して高電位ＶＣＣ電源にまたエ
ミッタが低電流電源Ｉ１を介して低電位ＶＥＥ電源に接
続された差動トランジスタ部１ａと、入力電圧ＶＢを入
力して節点電圧ＶＢ１，ＶＢ２を出力する同一構成の差
動トランジスタ部１ｂとを有する。
【００１３】レベル変換・論理回路２は、それぞれのゲ
ート節点Ｎ１，Ｎ２に差動出力節点電圧ＶＡ２，ＶＢ２
を対応して入力し高電位ＶＣＣ電源と出力端子Ｃ間に挿
入されたオアゲート２ａと、それぞれのゲート節点Ｎ
３，Ｎ４に差動出力節点電圧ＶＡ１，ＶＢ１を対応して
入力し高電位ＶＣＣ電源と低電位ＶＥＥ電源間に挿入さ
れたアンド論理ゲート２ｂと、ベースにオア出力電圧Ｖ
ＯＲを入力しコレクタが高電位ＶＣＣ電源に接続されエ
ミッタが出力端子Ｃに接続され高圧側バイポーラトラン
ジスタＱ５とベースにアンド出力電圧ＶＡＮＤを入力し
コレクタが出力端子Ｃに接続されエミッタが低電位ＶＥ
Ｅ電源に接続される低圧側バイポーラトランジスタＱ６
を有するバイポーラ出力トランジスタ部２Ｃとを有す
る。
ート節点Ｎ１，Ｎ２に差動出力節点電圧ＶＡ２，ＶＢ２
を対応して入力し高電位ＶＣＣ電源と出力端子Ｃ間に挿
入されたオアゲート２ａと、それぞれのゲート節点Ｎ
３，Ｎ４に差動出力節点電圧ＶＡ１，ＶＢ１を対応して
入力し高電位ＶＣＣ電源と低電位ＶＥＥ電源間に挿入さ
れたアンド論理ゲート２ｂと、ベースにオア出力電圧Ｖ
ＯＲを入力しコレクタが高電位ＶＣＣ電源に接続されエ
ミッタが出力端子Ｃに接続され高圧側バイポーラトラン
ジスタＱ５とベースにアンド出力電圧ＶＡＮＤを入力し
コレクタが出力端子Ｃに接続されエミッタが低電位ＶＥ
Ｅ電源に接続される低圧側バイポーラトランジスタＱ６
を有するバイポーラ出力トランジスタ部２Ｃとを有す
る。
【００１４】次に図２の各節点電圧波形図を用いて図１
の回路の動作を説明する。まず期間Ｔ１において差動ト
ランジスタ部１ａのトランジスタ入力端Ａ，Ｂに共に
“Ｌ”レベルの入力電圧ＶＡ，ＶＢを加えると、バイポ
ーラトランジスタＱ１がオフ、Ｑ２がオンするのでコレ
クタ節点Ａ１の電圧ＶＡ１はＶＣＣまで上がり、一方電
圧ＶＡ２はＶＣＣからＩ１・Ｒ２の抵抗電圧分下がる。
またトランジスタＱ３がオフ、Ｑ４がオンするのでコレ
クタ節点電圧ＶＢ１はＶＣＣまで上がり、コレクタ電圧
ＶＢ２はＶＣＣからＩ２・Ｒ４の抵抗電圧分下がる。従
って、レベル変換・論理回路２のアンドゲート２ｂを構
成するＰチャネルＭＯＳトランジスタＭ１，Ｍ２はオフ
でバイポーラ出力トランジスタ部２ＣのトランジスタＱ
６にはベース電流が流れずオフになり、オアゲート２ａ
のＰチャネルＭＯＳトランジスタＭ３，Ｍ４はオンで出
力トランジスタＱ５にベース電流が流れオンになるので
出力端子電圧ＶＣは図３に示すように高電位ＶＣＣ近く
まで上がる。
の回路の動作を説明する。まず期間Ｔ１において差動ト
ランジスタ部１ａのトランジスタ入力端Ａ，Ｂに共に
“Ｌ”レベルの入力電圧ＶＡ，ＶＢを加えると、バイポ
ーラトランジスタＱ１がオフ、Ｑ２がオンするのでコレ
クタ節点Ａ１の電圧ＶＡ１はＶＣＣまで上がり、一方電
圧ＶＡ２はＶＣＣからＩ１・Ｒ２の抵抗電圧分下がる。
またトランジスタＱ３がオフ、Ｑ４がオンするのでコレ
クタ節点電圧ＶＢ１はＶＣＣまで上がり、コレクタ電圧
ＶＢ２はＶＣＣからＩ２・Ｒ４の抵抗電圧分下がる。従
って、レベル変換・論理回路２のアンドゲート２ｂを構
成するＰチャネルＭＯＳトランジスタＭ１，Ｍ２はオフ
でバイポーラ出力トランジスタ部２ＣのトランジスタＱ
６にはベース電流が流れずオフになり、オアゲート２ａ
のＰチャネルＭＯＳトランジスタＭ３，Ｍ４はオンで出
力トランジスタＱ５にベース電流が流れオンになるので
出力端子電圧ＶＣは図３に示すように高電位ＶＣＣ近く
まで上がる。
【００１５】次に期間Ｔ２において、入力電圧ＶＡ，Ｖ
Ｂがそれぞれ“Ｌ”レベルおよび“Ｈ”レベルの場合に
トランジスタＱ１，Ｑ２はそれぞれオフ，オンとなるの
で節点電圧ＶＡ１はＶＣＣまで上がり、電圧ＶＡ２はＶ
ＣＣからＩ１・Ｒ２の抵抗電圧分下がる。トランジスタ
Ｑ３，Ｑ４がそれぞれオン，オフするので電圧ＶＢ１は
ＶＣＣからＩ２・Ｒ３の抵抗電圧分下がり電圧ＶＢ２は
ＶＣＣまで上がる。従って、ＭＯＳトランジスタＭ２，
Ｍ３はオンでトランジスタＭ１，Ｍ４がオフになるた
め、トランジスタＱ６にはベース電流が流れずトランジ
スタＱ５にベース電流が流れるので、トランジスタＱ５
がオンして出力端子電圧ＶＣは高電位ＶＣＣ近くまで上
がる。
Ｂがそれぞれ“Ｌ”レベルおよび“Ｈ”レベルの場合に
トランジスタＱ１，Ｑ２はそれぞれオフ，オンとなるの
で節点電圧ＶＡ１はＶＣＣまで上がり、電圧ＶＡ２はＶ
ＣＣからＩ１・Ｒ２の抵抗電圧分下がる。トランジスタ
Ｑ３，Ｑ４がそれぞれオン，オフするので電圧ＶＢ１は
ＶＣＣからＩ２・Ｒ３の抵抗電圧分下がり電圧ＶＢ２は
ＶＣＣまで上がる。従って、ＭＯＳトランジスタＭ２，
Ｍ３はオンでトランジスタＭ１，Ｍ４がオフになるた
め、トランジスタＱ６にはベース電流が流れずトランジ
スタＱ５にベース電流が流れるので、トランジスタＱ５
がオンして出力端子電圧ＶＣは高電位ＶＣＣ近くまで上
がる。
【００１６】次に期間Ｔ３において、入力電圧ＶＡ，Ｖ
Ｂがそれぞれ“Ｈ”レベル、“Ｌ”レベルであると、ト
ランジスタＱ１，Ｑ２がそれぞれオン，オフするので、
節点電位ＶＡ１はＶＣＣからＩ１・Ｒ１の抵抗電圧分下
がり電圧ＶＡ２はＶＣＣまで上がる。またＱ３，Ｑ４が
それぞれオフ，オンするので電圧ＶＢ１はＶＣＣまで上
がり、電圧ＶＢ２はＶＣＣからＩ２・Ｒ４の抵抗電圧分
下がる。従って、ＭＯＳトランジスタＭ１，Ｍ４はオン
でトランジスタＭ２，Ｍ３がオフになるため、トランジ
スタＱ６にはベース電流が流れず、トランジスタＱ５に
ベース電流が流れるのでトランジスタＱ５がオンして出
力端子電圧ＶＣは高電位近くまで上がる。
Ｂがそれぞれ“Ｈ”レベル、“Ｌ”レベルであると、ト
ランジスタＱ１，Ｑ２がそれぞれオン，オフするので、
節点電位ＶＡ１はＶＣＣからＩ１・Ｒ１の抵抗電圧分下
がり電圧ＶＡ２はＶＣＣまで上がる。またＱ３，Ｑ４が
それぞれオフ，オンするので電圧ＶＢ１はＶＣＣまで上
がり、電圧ＶＢ２はＶＣＣからＩ２・Ｒ４の抵抗電圧分
下がる。従って、ＭＯＳトランジスタＭ１，Ｍ４はオン
でトランジスタＭ２，Ｍ３がオフになるため、トランジ
スタＱ６にはベース電流が流れず、トランジスタＱ５に
ベース電流が流れるのでトランジスタＱ５がオンして出
力端子電圧ＶＣは高電位近くまで上がる。
【００１７】最後に期間Ｔ４において入力電圧ＶＡ，Ｖ
Ｂが共に“Ｈ”レベルなので、オン，オフするので節点
電圧ＶＡ１はＶＣＣからＩ・Ｒの抵抗電圧分下がり、電
圧ＶＡ２はＶＣＣまで上がる。またトランジスタＱ３，
Ｑ４がそれぞれオン，オフするので電圧ＶＢ１はＶＣＣ
からＩ２・Ｒ３の抵抗電圧分下がり、電圧ＶＢ２はＶＣ
Ｃまで上がる。従って、ＭＯＳトランジスタＭ１，Ｍ２
はオンでトランジスタＭ３，Ｍ４がオフになるため、出
力トランジスタＱ５にはベース電流が流れず逆にトラン
ジスタＱ６にベース電流が流れるので、トランジスタＱ
６がオンして出力端子電圧ＶＣは低電位近くまで下が
る。
Ｂが共に“Ｈ”レベルなので、オン，オフするので節点
電圧ＶＡ１はＶＣＣからＩ・Ｒの抵抗電圧分下がり、電
圧ＶＡ２はＶＣＣまで上がる。またトランジスタＱ３，
Ｑ４がそれぞれオン，オフするので電圧ＶＢ１はＶＣＣ
からＩ２・Ｒ３の抵抗電圧分下がり、電圧ＶＢ２はＶＣ
Ｃまで上がる。従って、ＭＯＳトランジスタＭ１，Ｍ２
はオンでトランジスタＭ３，Ｍ４がオフになるため、出
力トランジスタＱ５にはベース電流が流れず逆にトラン
ジスタＱ６にベース電流が流れるので、トランジスタＱ
６がオンして出力端子電圧ＶＣは低電位近くまで下が
る。
【００１８】以上説明したように本実施例の回路は２つ
のＥＣＬレベル入力電圧ＶＡ，ＶＢに対して、ＣＭＯＳ
レベルの電圧ＶＣを出力するＮＡＮＤ回路として動作す
る。また同様にして３つ以上の多入力のＮＡＮＤ回路も
容易に構成することができる。
のＥＣＬレベル入力電圧ＶＡ，ＶＢに対して、ＣＭＯＳ
レベルの電圧ＶＣを出力するＮＡＮＤ回路として動作す
る。また同様にして３つ以上の多入力のＮＡＮＤ回路も
容易に構成することができる。
【００１９】本発明の他の実施例として図１のバイポー
ラ型差動増幅回路１の節点Ａ１とＡ２，Ｂ１とＢ２をそ
れぞれ入れ替えてレベル変換・論理回路２の入力節点Ｎ
１，Ｎ３，Ｎ２とＮ４に対応して接続すると、図３の出
力端子電圧Ｖｃａに示すように２つのＥＣＬレベル入力
電圧ＶＡ，ＶＢに対して、ＣＭＯＳレベルの電圧ＶＣを
出力する論理和回路として動作する。また３つ以上の多
入力の論理和回路も容易に構成することができる。
ラ型差動増幅回路１の節点Ａ１とＡ２，Ｂ１とＢ２をそ
れぞれ入れ替えてレベル変換・論理回路２の入力節点Ｎ
１，Ｎ３，Ｎ２とＮ４に対応して接続すると、図３の出
力端子電圧Ｖｃａに示すように２つのＥＣＬレベル入力
電圧ＶＡ，ＶＢに対して、ＣＭＯＳレベルの電圧ＶＣを
出力する論理和回路として動作する。また３つ以上の多
入力の論理和回路も容易に構成することができる。
【００２０】
【発明の効果】以上説明したように本発明はレベル変換
回路と論理回路を１つにまとめ、従来のものよりも論理
段数が少なくかつ動作速度が約２割も速いという効果を
有すると供に、出力段がバイポーラトランジスタで構成
されているため駆動能力が大きい。
回路と論理回路を１つにまとめ、従来のものよりも論理
段数が少なくかつ動作速度が約２割も速いという効果を
有すると供に、出力段がバイポーラトランジスタで構成
されているため駆動能力が大きい。
【図１】本発明の一実施例の回路図である。
【図２】図１の回路の動作を説明するための各節点の電
圧波形図である。
圧波形図である。
【図３】図１の回路の動作を説明するための入・出力電
圧端子の電圧波形図である。
圧端子の電圧波形図である。
【図４】従来のＥＣＬ−ＣＭＯＳレベル変換回路の一例
の回路図である。
の回路図である。
【図５】図４の回路の動作を説明するための各節点の電
圧波形図である。
圧波形図である。
１ バイポーラ型差動増幅器 １ａ，１ｂ 差動トランジスタ部 ２ レベル変換・論理回路 ２ａ オアゲート ２ｂ アンドゲート ２ｃ バイポーラ出力トランジスタ部 Ａ，Ｂ 入力端子 Ｃ 出力端子 Ａ１，Ａ２，Ｂ１，Ｂ２，Ｎ１〜Ｎ４ 節点 Ｉ１，Ｉ２ 定電流 Ｍ１〜Ｍ４ ＰチャネルＭＯＳトランジスタ Ｑ１〜Ｑ６ バイポーラトランジスタ Ｒ１〜Ｒ４ コレクタ負荷抵抗 ＶＡ，ＶＢ 入力電圧 ＶＡ１，ＶＡ２，ＶＢ１，ＶＢ２ 節点電圧 ＶＣ 出力端子電圧 ＶＯＲ オアゲート電圧 ＶＡＮＤ アンドゲート電圧 ＶＣＣ 高電位 ＶＥＥ 低電位 Ｖｒｅｆ 基準電圧
Claims (2)
- 【請求項１】 一方の入力端子にＥＣＬレベルの入力電
圧を入力し、他方の入力端子に基準電位を入力してそれ
ぞれのコレクタに互に反対位相の差動出力節点電圧を出
力し、かつ該コレクタがそれぞれの負荷抵抗を介して高
電位電源に接続され、またエミッタが定電流電源を介し
て低電位電源に接続された差動トランジスタ部を複数個
有するバイポーラ型差動増幅器、 それぞれのゲートに前記差動出力節点電圧の一方を対応
して入力し前記高電位電源と出力端子間に挿入された第
１のＭＯＳ論理ゲートと、それぞれのゲートに前記差動
出力節点電圧の他方を対応して入力し前記高電位電源と
前記低電位電源間に挿入された第２のＭＯＳ論理ゲート
と、ベースに前記第１のＭＯＳ論理ゲートの論理出力電
圧を入力しコレクタが前記高電位電源に接続され、エミ
ッタが前記出力端子に接続される高圧側バイポーラトラ
ンジスタとベースに前記第２のＭＯＳ論理ゲートの論理
出力電圧を入力しコレクタが前記出力端子に接続されエ
ミッタが前記低電位電源に接続された低圧側バイポーラ
トランジスタを有するバイポーラ出力トランジスタ部と
を有するレベル変換・論理回路、 とを含むことを特徴とするＥＣＬ−ＣＭＯＳレベル変換
論理回路。 - 【請求項２】 前記第１および第２のＭＯＳ論理ゲート
がそれぞれオアゲートおよびアンドゲートで構成され
て、前記出力端子に前記入力電圧の複数個に対してナン
ド出力電圧を供給するレベル変換・論理回路を含むこと
を特徴とする請求項１記載のＥＣＬ−ＣＭＯＳレベル変
換回路。
Priority Applications (2)
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|---|---|---|---|
| JP03232709A JP3082336B2 (ja) | 1991-09-12 | 1991-09-12 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
| US07/942,818 US5329183A (en) | 1991-09-12 | 1992-09-10 | ECL-CMOS level converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03232709A JP3082336B2 (ja) | 1991-09-12 | 1991-09-12 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
Publications (2)
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|---|---|
| JPH0575423A true JPH0575423A (ja) | 1993-03-26 |
| JP3082336B2 JP3082336B2 (ja) | 2000-08-28 |
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ID=16943554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP03232709A Expired - Fee Related JP3082336B2 (ja) | 1991-09-12 | 1991-09-12 | Ｅｃｌ−ｃｍｏｓレベル変換回路 |
Country Status (2)
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1991
- 1991-09-12 JP JP03232709A patent/JP3082336B2/ja not_active Expired - Fee Related
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1992
- 1992-09-10 US US07/942,818 patent/US5329183A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0625825A1 (en) * | 1993-05-21 | 1994-11-23 | Nec Corporation | Low-power consumption BI-CMOS circuit formed by a small number of circuit components |
| US5479005A (en) * | 1993-05-21 | 1995-12-26 | Nec Corporation | Low-power consumption bi-CMOS circuit formed by a small number of circuit components |
Also Published As
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| JP3082336B2 (ja) | 2000-08-28 |
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