JP3244074B2 - 出力レベル制御回路 - Google Patents
出力レベル制御回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特にＥＣＬ（Emitter Coupled Logic：エ
ミッタ結合論理）出力バッファ回路の出力レベル制御回
路に関する。
置に関し、特にＥＣＬ（Emitter Coupled Logic：エ
ミッタ結合論理）出力バッファ回路の出力レベル制御回
路に関する。
【０００２】
【従来の技術】チップ内部で使用するトランジスタの電
流増幅率（エミッタ接地電流増幅率）ｈFEは、プロセス
によっても異なるが、製造変動により約34〜200の値で
変動する。
流増幅率（エミッタ接地電流増幅率）ｈFEは、プロセス
によっても異なるが、製造変動により約34〜200の値で
変動する。
【０００３】図６は、従来のＥＣＬ回路の出力バッファ
の構成を示す図であり、エミッタが共通接続され定電流
源１５を介して低電位電源ＶＥＥに接続され、差動信号
（相補信号）Ｈ０１、Ｈ０２をベースに差動入力し、コ
レクタが負荷抵抗Ｒ１、Ｒ２を介して高電位電源ＧＮＤ
に接続された差動対トランジスタＱ１、Ｑ２を備え、ト
ランジスタＱ１、Ｑ２のコレクタ間には、抵抗Ｒ３と、
ダイオード接続されたトランジスタＱ４とトランジスタ
Ｑ５とが各トランジスタのコレクタとエミッタを共通接
続して接続されており、各トランジスタＱ４、Ｑ５はそ
れぞれ互いに逆向きの一方向に電流を流し、トランジス
タＱ２のコレクタ電位をベース電位としコレクタがＧＮ
ＤＡ電位に接続されエミッタが終端抵抗Ｒ７を介して終
端電位（−２Ｖ）に接続され、エミッタフォロワを構成
するトランジスタＱ３を備えている。
の構成を示す図であり、エミッタが共通接続され定電流
源１５を介して低電位電源ＶＥＥに接続され、差動信号
（相補信号）Ｈ０１、Ｈ０２をベースに差動入力し、コ
レクタが負荷抵抗Ｒ１、Ｒ２を介して高電位電源ＧＮＤ
に接続された差動対トランジスタＱ１、Ｑ２を備え、ト
ランジスタＱ１、Ｑ２のコレクタ間には、抵抗Ｒ３と、
ダイオード接続されたトランジスタＱ４とトランジスタ
Ｑ５とが各トランジスタのコレクタとエミッタを共通接
続して接続されており、各トランジスタＱ４、Ｑ５はそ
れぞれ互いに逆向きの一方向に電流を流し、トランジス
タＱ２のコレクタ電位をベース電位としコレクタがＧＮ
ＤＡ電位に接続されエミッタが終端抵抗Ｒ７を介して終
端電位（−２Ｖ）に接続され、エミッタフォロワを構成
するトランジスタＱ３を備えている。
【０００４】
【発明が解決しようとする課題】図６に示したＥＣＬ出
力バッファ回路において、終端抵抗Ｒ７の抵抗値を５０
Ω、終端電圧を−２Ｖ、エミッタフォロワＱ３のベース
電圧をＶｂ、コレクタ電流Ｉｃとし、ベース接地電流増
幅率αをほぼ１とすると、ＥＣＬ出力バッファ回路のエ
ミッタフォロワのハイレベル出力電圧ＶOH（High Leve
l Output Voltage）は、終端抵抗Ｒ７の端子電圧とし
て与えられ、次式(1)となる。 −２＋５０×Ｉｃ …(1)
力バッファ回路において、終端抵抗Ｒ７の抵抗値を５０
Ω、終端電圧を−２Ｖ、エミッタフォロワＱ３のベース
電圧をＶｂ、コレクタ電流Ｉｃとし、ベース接地電流増
幅率αをほぼ１とすると、ＥＣＬ出力バッファ回路のエ
ミッタフォロワのハイレベル出力電圧ＶOH（High Leve
l Output Voltage）は、終端抵抗Ｒ７の端子電圧とし
て与えられ、次式(1)となる。 −２＋５０×Ｉｃ …(1)
【０００５】ここで、エミッタフォロワトランジスタＱ
３のベース電流をＩｂとすると、 Ｉｃ＝ｈFE×Ｉｂ …(2) となるため、電流増幅率ｈFEの値が低い場合は、ＥＣＬ
出力バッファ回路のハイレベル出力電圧ＶOHは小とな
る。この場合、トランジスタＱ３のベース電圧Ｖｂを変
更するように、ＥＣＬ出力バッファ回路の回路電流値、
すなわち、トランジスタＱ１、Ｑ２の共通エミッタを駆
動する電流源の電流値を変更するしかない。
３のベース電流をＩｂとすると、 Ｉｃ＝ｈFE×Ｉｂ …(2) となるため、電流増幅率ｈFEの値が低い場合は、ＥＣＬ
出力バッファ回路のハイレベル出力電圧ＶOHは小とな
る。この場合、トランジスタＱ３のベース電圧Ｖｂを変
更するように、ＥＣＬ出力バッファ回路の回路電流値、
すなわち、トランジスタＱ１、Ｑ２の共通エミッタを駆
動する電流源の電流値を変更するしかない。
【０００６】しかしながら、ＥＣＬ出力バッファ回路の
回路電流値を変える構成とした場合、例えばシミュレー
ションでは特性が出ているが、実デバイスでは、ｈFEの
値の変動により、所望の特性が出ないという事態も生
じ、この結果設計変更を行なうことになる。
回路電流値を変える構成とした場合、例えばシミュレー
ションでは特性が出ているが、実デバイスでは、ｈFEの
値の変動により、所望の特性が出ないという事態も生
じ、この結果設計変更を行なうことになる。
【０００７】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、出力レベルがトラ
ンジスタの製造変動に依存しないようにした出力バッフ
ァ回路を提供することにある。
なされたものであって、その目的は、出力レベルがトラ
ンジスタの製造変動に依存しないようにした出力バッフ
ァ回路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、出力段がエミッタフォロワ構成のエミッ
タ結合型論理の出力バッファ回路のハイレベル出力電圧
と与えられた設計値との差電圧を検出し、前記差電圧に
基づき、前記出力バッファ回路の電流源に供給するバイ
アス電圧を可変に制御する手段を備え、前記エミッタフ
ォロワのハイレベル出力電圧を一定とすることを特徴と
したものである。
め、本発明は、出力段がエミッタフォロワ構成のエミッ
タ結合型論理の出力バッファ回路のハイレベル出力電圧
と与えられた設計値との差電圧を検出し、前記差電圧に
基づき、前記出力バッファ回路の電流源に供給するバイ
アス電圧を可変に制御する手段を備え、前記エミッタフ
ォロワのハイレベル出力電圧を一定とすることを特徴と
したものである。
【０００９】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、ＥＣＬ（エミッタ結合論理）出力バッ
ファ回路において、プロセス製造変動等に起因ｈFEのバ
ラツキによる、出力バッファ回路の出力段をなすエミッ
タフォロワからのハイレベル出力電圧ＶOHの変化を検出
し、その変化を抑えることで、ハイレベル出力電圧ＶOH
の値を一定にするようにしたものである。本発明は、そ
の好ましい実施の形態において、図１を参照すると、図
６を参照して説明した従来のＥＣＬ出力バッファ２に加
えて、ＥＣＬ出力バッファ２の定電流源（Ｑ６）を制御
するための出力レベル制御回路１を備えて構成されてい
る。
する。本発明は、ＥＣＬ（エミッタ結合論理）出力バッ
ファ回路において、プロセス製造変動等に起因ｈFEのバ
ラツキによる、出力バッファ回路の出力段をなすエミッ
タフォロワからのハイレベル出力電圧ＶOHの変化を検出
し、その変化を抑えることで、ハイレベル出力電圧ＶOH
の値を一定にするようにしたものである。本発明は、そ
の好ましい実施の形態において、図１を参照すると、図
６を参照して説明した従来のＥＣＬ出力バッファ２に加
えて、ＥＣＬ出力バッファ２の定電流源（Ｑ６）を制御
するための出力レベル制御回路１を備えて構成されてい
る。
【００１０】かかる構成の本発明の一実施の形態におい
ては、ＥＣＬ出力バッファ回路２のエミッタフォロワト
ランジスタＱ３において、製造変動で変化した出力レベ
ルＶOHに対して、出力レベル制御回路１にて、その変化
量を検出し、その変化量を補正するようにＥＣＬ出力バ
ッファ２の定電流源を制御することで、出力レベルＶOH
を一定の値にする。
ては、ＥＣＬ出力バッファ回路２のエミッタフォロワト
ランジスタＱ３において、製造変動で変化した出力レベ
ルＶOHに対して、出力レベル制御回路１にて、その変化
量を検出し、その変化量を補正するようにＥＣＬ出力バ
ッファ２の定電流源を制御することで、出力レベルＶOH
を一定の値にする。
【００１１】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、本発明の一実施例は、出力
レベル制御回路１と、ＥＣＬ出力バッファ回路２と、を
備え、ＥＣＬ出力バッファ回路２で、エミッタフォロワ
に使用しているトランジスタの直流増幅率ｈFEの製造変
動等によるバラツキによって変化するハイレベル出力電
圧ＶOHの値を、出力レベル制御回路１から出力される制
御信号によって出力バッファ回路２の定電流原を制御
し、ＶOHの値を一定にする。
細に説明すべく、本発明の実施例について図面を参照し
て説明する。図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、本発明の一実施例は、出力
レベル制御回路１と、ＥＣＬ出力バッファ回路２と、を
備え、ＥＣＬ出力バッファ回路２で、エミッタフォロワ
に使用しているトランジスタの直流増幅率ｈFEの製造変
動等によるバラツキによって変化するハイレベル出力電
圧ＶOHの値を、出力レベル制御回路１から出力される制
御信号によって出力バッファ回路２の定電流原を制御
し、ＶOHの値を一定にする。
【００１２】図２は、本発明の一実施例における出力レ
ベル制御回路１の構成を示す図である。図２を参照する
と、出力レベル制御回路１は、ＥＣＬ出力バッファ１１
と、ＥＣＬ出力バッファ１１の出力段をなすエミッタフ
ォロワの出力電圧を一の入力端子ＩＮ１から入力し、外
部より与えられた設計値のハイレベル出力電圧ＶOHを他
の入力端子ＩＮ２から入力しその差分を出力する差分回
路１２と、差分回路１２から出力される差分を受け、Ｅ
ＣＬ出力バッファ１１の出力段をなすエミッタフォロワ
のＶOHのレベルを補正するように制御電圧を出力する基
準電圧発生回路１３と、を備えて構成され、基準電圧発
生回路１３からは出力レベル制御回路１内の出力バッフ
ァ１１の定電流源トランジスタＱ１６に制御電圧（バイ
アス電圧）が出力されるとともに、同一の制御電圧信号
が、同一チップ上に配設されている出力バッファ回路、
例えば図１に示したＥＣＬ出力バッファ回路２の定電流
源トランジスタＱ６に供給される。なお、図２におい
て、出力バッファ１１における抵抗Ｒ１１、Ｒ１２、Ｒ
１３、Ｒ１６、Ｒ１７の抵抗値、及びトランジスタＱ１
１〜Ｑ１６のサイズ及び特性等は、図１に示した出力バ
ッファ回路１の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ６、Ｒ７の抵
抗値、及びトランジスタＱ１〜Ｑ６のものと同等とされ
る。
ベル制御回路１の構成を示す図である。図２を参照する
と、出力レベル制御回路１は、ＥＣＬ出力バッファ１１
と、ＥＣＬ出力バッファ１１の出力段をなすエミッタフ
ォロワの出力電圧を一の入力端子ＩＮ１から入力し、外
部より与えられた設計値のハイレベル出力電圧ＶOHを他
の入力端子ＩＮ２から入力しその差分を出力する差分回
路１２と、差分回路１２から出力される差分を受け、Ｅ
ＣＬ出力バッファ１１の出力段をなすエミッタフォロワ
のＶOHのレベルを補正するように制御電圧を出力する基
準電圧発生回路１３と、を備えて構成され、基準電圧発
生回路１３からは出力レベル制御回路１内の出力バッフ
ァ１１の定電流源トランジスタＱ１６に制御電圧（バイ
アス電圧）が出力されるとともに、同一の制御電圧信号
が、同一チップ上に配設されている出力バッファ回路、
例えば図１に示したＥＣＬ出力バッファ回路２の定電流
源トランジスタＱ６に供給される。なお、図２におい
て、出力バッファ１１における抵抗Ｒ１１、Ｒ１２、Ｒ
１３、Ｒ１６、Ｒ１７の抵抗値、及びトランジスタＱ１
１〜Ｑ１６のサイズ及び特性等は、図１に示した出力バ
ッファ回路１の抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ６、Ｒ７の抵
抗値、及びトランジスタＱ１〜Ｑ６のものと同等とされ
る。
【００１３】図１を参照すると、ＥＣＬ出力バッファ１
は、エミッタフォロワＱ３が、トランジスタの製造バラ
ツキによって、変動した出力レベル値を出力する。ＥＣ
Ｌ出力バッファ１のハイレベル出力電圧ＶOHの値を考え
る。
は、エミッタフォロワＱ３が、トランジスタの製造バラ
ツキによって、変動した出力レベル値を出力する。ＥＣ
Ｌ出力バッファ１のハイレベル出力電圧ＶOHの値を考え
る。
【００１４】ＥＣＬ出力バッファ１のエミッタフォロワ
Ｑ３に流れるベース電流をＩbとし、エミッタフォロワ
トランジスタＱ３のエミッタ接地電流増幅率をｈFEとす
ると、エミッタフォロワトランジスタＱ３に流れるコレ
クタ電流Ｉcは、 Ｉc=ｈFE×Ｉb …(３) となる。
Ｑ３に流れるベース電流をＩbとし、エミッタフォロワ
トランジスタＱ３のエミッタ接地電流増幅率をｈFEとす
ると、エミッタフォロワトランジスタＱ３に流れるコレ
クタ電流Ｉcは、 Ｉc=ｈFE×Ｉb …(３) となる。
【００１５】ここで、エミッタフォロワトランジスタＱ
３が、トランジスタの製造バラツキにより、そのｈFEの
値が小さくなり、ｈFE’になったとすると、コレクタ電
流Ｉcも小さくなる。この時、エミッタフォロワＱ３が
出力するハイレベル出力電圧ＶOHの値は、終端電圧を−
２Ｖ、エミッタフォロワトランジスタのベース電圧をＶ
ｂ、終端抵抗Ｒ７の抵抗値Ｒ７、ベース接地電流増幅率
αをほぼ１とすると、 ＶOH＝−２＋Ｒ７×（ｈFE’×Ｉb）…(４) となり、ｈFE’が典型地よりも小さい場合、エミッタフ
ォロワＱ３が出力するハイレベル出力電圧ＶOHの値は設
計値よりもそのレベルが低い値となる。
３が、トランジスタの製造バラツキにより、そのｈFEの
値が小さくなり、ｈFE’になったとすると、コレクタ電
流Ｉcも小さくなる。この時、エミッタフォロワＱ３が
出力するハイレベル出力電圧ＶOHの値は、終端電圧を−
２Ｖ、エミッタフォロワトランジスタのベース電圧をＶ
ｂ、終端抵抗Ｒ７の抵抗値Ｒ７、ベース接地電流増幅率
αをほぼ１とすると、 ＶOH＝−２＋Ｒ７×（ｈFE’×Ｉb）…(４) となり、ｈFE’が典型地よりも小さい場合、エミッタフ
ォロワＱ３が出力するハイレベル出力電圧ＶOHの値は設
計値よりもそのレベルが低い値となる。
【００１６】全く同様の現象が、出力レベル制御回路１
の中の出力バッファ１１でもおきている。すなわち図２
を参照すると、出力バッファ１１のエミッタフォロワＱ
１３が、トランジスタの製造バラツキにより、そのｈFE
の値が小さくなり、ｈFE’になったとすると、コレクタ
電流Ｉcも小さくなり、エミッタフォロワＱ１３が出力
する出力電圧ハイレベルＶOHの値は、終端電圧を−２
Ｖ、エミッタフォロワトランジスタのベース電圧をＶ
ｂ、終端抵抗Ｒ１７を抵抗値Ｒ７とすると、 ＶOH’＝−２＋Ｒ７×Ｉc…(４)’ となり、設計値より低い値になる。
の中の出力バッファ１１でもおきている。すなわち図２
を参照すると、出力バッファ１１のエミッタフォロワＱ
１３が、トランジスタの製造バラツキにより、そのｈFE
の値が小さくなり、ｈFE’になったとすると、コレクタ
電流Ｉcも小さくなり、エミッタフォロワＱ１３が出力
する出力電圧ハイレベルＶOHの値は、終端電圧を−２
Ｖ、エミッタフォロワトランジスタのベース電圧をＶ
ｂ、終端抵抗Ｒ１７を抵抗値Ｒ７とすると、 ＶOH’＝−２＋Ｒ７×Ｉc…(４)’ となり、設計値より低い値になる。
【００１７】出力バッファ１１のエミッタフォロワＱ１
３の出力（終端抵抗Ｒ１７の端子電圧）を、差分回路１
２の一の入力端子ＩＮ１の一方に接続し、差分回路１２
の他の入力端子ＩＮ２には外部から設計値上のハイレベ
ル出力電圧ＶOHが入力される。差分回路２は、エミッタ
フォロワＱ１３のハイレベル出力電圧ＶOH’と設計値Ｖ
OHとの差分（ＶOH−ＶOH'）をとり、その値を基準電圧
発生回路３へ出力する。
３の出力（終端抵抗Ｒ１７の端子電圧）を、差分回路１
２の一の入力端子ＩＮ１の一方に接続し、差分回路１２
の他の入力端子ＩＮ２には外部から設計値上のハイレベ
ル出力電圧ＶOHが入力される。差分回路２は、エミッタ
フォロワＱ１３のハイレベル出力電圧ＶOH’と設計値Ｖ
OHとの差分（ＶOH−ＶOH'）をとり、その値を基準電圧
発生回路３へ出力する。
【００１８】図３は、差分回路２の構成の一例を示す図
である。図３を参照すると、差分回路２は、エミッタが
共通接続され入力端子ＩＮ１、ＩＮ２にそれぞれベース
が接続され、コレクタが負荷抵抗Ｒ８、Ｒ８’を介して
高電位電源ＧＮＤに接続されるとともに出力端ＯＵＴ
２、ＯＵＴ１をなす差動対トランジスタＱ２１、Ｑ２２
とを備え、エミッタが共通接続され定電流源１４を介し
て低電位電源ＶＥＥ２に接続されるトランジスタＱ２
３、Ｑ２４と、ベースとコレクタが共通接続されて入力
端子ＩＮ１に接続され、エミッタがトランジスタＱ２３
のベースに接続されたトランジスタＱ２５を備え、トラ
ンジスタＱ２３のコレクタはトランジスタＱ２１、Ｑ２
２の共通エミッタに接続され、トランジスタＱ２４のベ
ースには、Ｖｔｈ−ＶBE（Ｖｔｈは例えばＥＣＬのスレ
ッショルド値、ＶBEはベース・エミッタ間電圧）なる電
圧が入力される。
である。図３を参照すると、差分回路２は、エミッタが
共通接続され入力端子ＩＮ１、ＩＮ２にそれぞれベース
が接続され、コレクタが負荷抵抗Ｒ８、Ｒ８’を介して
高電位電源ＧＮＤに接続されるとともに出力端ＯＵＴ
２、ＯＵＴ１をなす差動対トランジスタＱ２１、Ｑ２２
とを備え、エミッタが共通接続され定電流源１４を介し
て低電位電源ＶＥＥ２に接続されるトランジスタＱ２
３、Ｑ２４と、ベースとコレクタが共通接続されて入力
端子ＩＮ１に接続され、エミッタがトランジスタＱ２３
のベースに接続されたトランジスタＱ２５を備え、トラ
ンジスタＱ２３のコレクタはトランジスタＱ２１、Ｑ２
２の共通エミッタに接続され、トランジスタＱ２４のベ
ースには、Ｖｔｈ−ＶBE（Ｖｔｈは例えばＥＣＬのスレ
ッショルド値、ＶBEはベース・エミッタ間電圧）なる電
圧が入力される。
【００１９】入力端子ＩＮ１は、出力バッファ１１のエ
ミッタフォロワＱ３の出力と接続され、入力端子ＩＮ２
には、外部より設計上のハイレベル出力電圧ＶOHの値が
入力されている。この差分回路２は次のように動作す
る。
ミッタフォロワＱ３の出力と接続され、入力端子ＩＮ２
には、外部より設計上のハイレベル出力電圧ＶOHの値が
入力されている。この差分回路２は次のように動作す
る。
【００２０】出力バッファ１１のエミッタフォロワＱ１
３の出力から設計値のハイレベル出力電圧ＶOHの値より
も高い値ＶOH’が入力端子ＩＮ１に入力されると、ＶO
H’−ＶBE（但し、ＶBEはトランジスタのベース・エミ
ッタ間電圧）の電位が、トランジスタＱ２３のベースに
与えられる。一方、トランジスタＱ２４のベースには
（Ｖth−ＶBE）の電位が与えられていることから、トラ
ンジスタＱ２３はオンとなり、差動対トランジスタＱ２
１、Ｑ２２の共通エミッタに回路電流Ｉ1が流れ、差動
対が動作する。その時、入力端子ＩＮ１に設計値（ＶO
H）より高い値ＶOH’が入力され、入力端子ＩＮ２に
は、外部から設計値（ＶOH）が入力されているため、ト
ランジスタＱ２１のコレクタ電流の方がトランジスタＱ
２２に流れるコレクタ電流よりも大となり、抵抗Ｒ８の
電圧降下の方が、抵抗Ｒ８’の電圧降下よりも大となる
ため、出力端子ＯＵＴ１の電圧ＶＯＵＴ１と出力端子Ｏ
ＵＴ２の電圧ＶＯＵＴ２の差電圧は、ＶO＝ＶＯＵＴ１
−ＶＯＵＴ２＜０となる。
３の出力から設計値のハイレベル出力電圧ＶOHの値より
も高い値ＶOH’が入力端子ＩＮ１に入力されると、ＶO
H’−ＶBE（但し、ＶBEはトランジスタのベース・エミ
ッタ間電圧）の電位が、トランジスタＱ２３のベースに
与えられる。一方、トランジスタＱ２４のベースには
（Ｖth−ＶBE）の電位が与えられていることから、トラ
ンジスタＱ２３はオンとなり、差動対トランジスタＱ２
１、Ｑ２２の共通エミッタに回路電流Ｉ1が流れ、差動
対が動作する。その時、入力端子ＩＮ１に設計値（ＶO
H）より高い値ＶOH’が入力され、入力端子ＩＮ２に
は、外部から設計値（ＶOH）が入力されているため、ト
ランジスタＱ２１のコレクタ電流の方がトランジスタＱ
２２に流れるコレクタ電流よりも大となり、抵抗Ｒ８の
電圧降下の方が、抵抗Ｒ８’の電圧降下よりも大となる
ため、出力端子ＯＵＴ１の電圧ＶＯＵＴ１と出力端子Ｏ
ＵＴ２の電圧ＶＯＵＴ２の差電圧は、ＶO＝ＶＯＵＴ１
−ＶＯＵＴ２＜０となる。
【００２１】出力バッファ１１のエミッタフォロワＱ１
３の出力端子から設計値のＶOHの値より低い値ＶOH’が
入力端子ＩＮ１に入力されると、（ＶOH’−ＶBE）の電
位が、トランジスタＱ３のベースに与えられ、トランジ
スタＱ２４のベースには（Ｖth−ＶBE）の電位が与えら
れていることから、トランジスタＱ２３はオンとなり、
回路電流Ｉ1が流れ、その時、入力端子ＩＮ１には設計
値（ＶOH）より低い値（ＶOH’）が入力され、入力端子
ＩＮ２には、設計値（ＶOH）が入力されているため、ト
ランジスタＱ２２のコレクタ電流の方がトランジスタＱ
２１に流れるコレクタ電流よりも大となり、抵抗Ｒ８’
の電圧降下の方が、抵抗Ｒ８の電圧降下よりも大となる
ため、出力端子ＯＵＴ１の電圧ＶＯＵＴ１と出力端子Ｏ
ＵＴ２の電圧ＶＯＵＴ２の差電圧は、ＶO＝ＶＯＵＴ１
−ＶＯＵＴ２＞０となる。
３の出力端子から設計値のＶOHの値より低い値ＶOH’が
入力端子ＩＮ１に入力されると、（ＶOH’−ＶBE）の電
位が、トランジスタＱ３のベースに与えられ、トランジ
スタＱ２４のベースには（Ｖth−ＶBE）の電位が与えら
れていることから、トランジスタＱ２３はオンとなり、
回路電流Ｉ1が流れ、その時、入力端子ＩＮ１には設計
値（ＶOH）より低い値（ＶOH’）が入力され、入力端子
ＩＮ２には、設計値（ＶOH）が入力されているため、ト
ランジスタＱ２２のコレクタ電流の方がトランジスタＱ
２１に流れるコレクタ電流よりも大となり、抵抗Ｒ８’
の電圧降下の方が、抵抗Ｒ８の電圧降下よりも大となる
ため、出力端子ＯＵＴ１の電圧ＶＯＵＴ１と出力端子Ｏ
ＵＴ２の電圧ＶＯＵＴ２の差電圧は、ＶO＝ＶＯＵＴ１
−ＶＯＵＴ２＞０となる。
【００２２】図４は、基準電圧発生回路１３と、図３に
示した差分回路１２の回路構成及びその接続を示した図
である。基準電圧発生回路１３は、エミッタがＶＥＥ１
に接続されコレクタとベースが抵抗Ｒ３２と容量Ｃ１を
介して接続され、コレクタが抵抗Ｒ２１，Ｒ２０，Ｒ１
９を介してＧＮＤに接続されたトランジスタＱ３１と、
差分回路１２の出力ＯＵＴ１にベースを接続し、コレク
タをＧＮＤに接続し、エミッタをトランジスタＱ３１の
ベースに接続したトランジスタＱ３２と、ベースが抵抗
Ｒ２５を介して共通接続されコレクタが抵抗Ｒ２３、Ｒ
２４を介してトランジスタＱ３２のエミッタに接続され
出力端子をなしエミッタが抵抗Ｒ２６、及び直接、ＶＥ
Ｅ１に接続されたトランジスタＱ３３、Ｑ３４を備えて
構成され、差分回路１２の出力ＯＵＴ２は、抵抗Ｒ１９
と抵抗Ｒ２０の接続点に接続されている。
示した差分回路１２の回路構成及びその接続を示した図
である。基準電圧発生回路１３は、エミッタがＶＥＥ１
に接続されコレクタとベースが抵抗Ｒ３２と容量Ｃ１を
介して接続され、コレクタが抵抗Ｒ２１，Ｒ２０，Ｒ１
９を介してＧＮＤに接続されたトランジスタＱ３１と、
差分回路１２の出力ＯＵＴ１にベースを接続し、コレク
タをＧＮＤに接続し、エミッタをトランジスタＱ３１の
ベースに接続したトランジスタＱ３２と、ベースが抵抗
Ｒ２５を介して共通接続されコレクタが抵抗Ｒ２３、Ｒ
２４を介してトランジスタＱ３２のエミッタに接続され
出力端子をなしエミッタが抵抗Ｒ２６、及び直接、ＶＥ
Ｅ１に接続されたトランジスタＱ３３、Ｑ３４を備えて
構成され、差分回路１２の出力ＯＵＴ２は、抵抗Ｒ１９
と抵抗Ｒ２０の接続点に接続されている。
【００２３】基準電圧発生回路１３は、現状の基準電圧
の出力レベルの値（ＶCS）に対し、差分回路１２の差動
出力電圧ＶO（ＶOは差動入力電圧（ＶOH−ＶOH'）に一
致するかもしくは比例する電圧となる）だけ加えた値 ＶCS−ＶEE＋ＶO …(５) を、チップの中の各ＥＣＬ出力バッファの定電流源（例
えば図１のＱ６、図２のＱ１６）に出力する。
の出力レベルの値（ＶCS）に対し、差分回路１２の差動
出力電圧ＶO（ＶOは差動入力電圧（ＶOH−ＶOH'）に一
致するかもしくは比例する電圧となる）だけ加えた値 ＶCS−ＶEE＋ＶO …(５) を、チップの中の各ＥＣＬ出力バッファの定電流源（例
えば図１のＱ６、図２のＱ１６）に出力する。
【００２４】基準電圧発生回路１３の出力レベルをＶCS
とすると、エミッタフォロワＱ１３のベース電位は、次
式（６）となりＥＣＬ出力バッファ１のハイレベル出力
電圧ＶOHの値は、このベース電位で規定される。 −２／３（ＶCS−ＶEE） …(６)
とすると、エミッタフォロワＱ１３のベース電位は、次
式（６）となりＥＣＬ出力バッファ１のハイレベル出力
電圧ＶOHの値は、このベース電位で規定される。 −２／３（ＶCS−ＶEE） …(６)
【００２５】すなわち図２を参照して、出力バッファ１
１の差動対トランジスタＱ１１、Ｑ１２の定電流源トラ
ンジスタＱ１６のベースには、電圧（ＶCS−ＶEE）が印
加され、トランジスタＱ１６のベース・エミッタ間電圧
をＶBEとすると、抵抗Ｒ１６には、電流ＩE＝（ＶCS＋
ＶBE−ＶEE）／Ｒ１６が流れる。トランジスタＱ１６の
ベース接地電流増幅率αをほぼ１とすると、トランジス
タＱ１６のコレクタ電流Ｉｃはエミッタ電流ＩEに等し
く、この電流Ｉｃが差動対トランジスタＱ１１、Ｑ１２
のうちオンとされた一方のトランジスタに流れる。ここ
で、トランジスタＱ１１がオン、トランジスタＱ１２が
オフであるとすると、ＧＮＤからの電流パスとして、抵
抗Ｒ１１のパスと、抵抗Ｒ１２とダイオード接続された
トランジスタＱ１４と、抵抗Ｒ１３からなるパスにそれ
ぞれ流れる電流が合流してトランジスタＱ１１のコレク
タ電流Ｉcとなり、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１
３がすべて等しい（＝２Ｒ）とすると、抵抗Ｒ１２に
は、２Ｉc／３の電流が流れ、トランジスタＱ１２のコ
レクタ電位、すなわちトランジスタＱ１３のベース電位
Ｖｂは、抵抗Ｒ１２の端子電圧で与えられ、−２ＩｃＲ
／３となる。ここでＩｃ＝（ＶCS＋ＶBE−ＶEE）／Ｒ１
６より、Ｒ１６＝Ｒのとき、トランジスタＱ１３のベー
ス電位Ｖｂは、−２／３（ＶCS＋ＶBE−ＶEE）となる。
一方、トランジスタＱ１１がオフ、トランジスタＱ１２
がオンであるとすると、ＧＮＤからの電流パスとして、
抵抗Ｒ１２のパスと、抵抗Ｒ１１と、抵抗Ｒ１３、ダイ
オード接続されたトランジスタＱ１５からなるパスにそ
れぞれ流れる電流が合流してトランジスタＱ１２のコレ
クタ電流となり、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１３
がすべて等しい（＝２Ｒ）とすると、抵抗Ｒ１２には、
４Ｉc／３の電流が流れ、トランジスタＱ１２のコレク
タ電位、すなわちトランジスタＱ１３のベース電位Ｖｂ
は、抵抗Ｒ１２の端子電圧で与えられ、−４／３（Ｉｃ
Ｒ）となり、Ｉｃ＝（ＶCS＋ＶBE−ＶEE）／Ｒ１６よ
り、Ｒ１６＝Ｒのとき、トランジスタＱ１３のベース電
位Ｖｂは、−４／３（ＶCS＋ＶBE−ＶEE）となる。
１の差動対トランジスタＱ１１、Ｑ１２の定電流源トラ
ンジスタＱ１６のベースには、電圧（ＶCS−ＶEE）が印
加され、トランジスタＱ１６のベース・エミッタ間電圧
をＶBEとすると、抵抗Ｒ１６には、電流ＩE＝（ＶCS＋
ＶBE−ＶEE）／Ｒ１６が流れる。トランジスタＱ１６の
ベース接地電流増幅率αをほぼ１とすると、トランジス
タＱ１６のコレクタ電流Ｉｃはエミッタ電流ＩEに等し
く、この電流Ｉｃが差動対トランジスタＱ１１、Ｑ１２
のうちオンとされた一方のトランジスタに流れる。ここ
で、トランジスタＱ１１がオン、トランジスタＱ１２が
オフであるとすると、ＧＮＤからの電流パスとして、抵
抗Ｒ１１のパスと、抵抗Ｒ１２とダイオード接続された
トランジスタＱ１４と、抵抗Ｒ１３からなるパスにそれ
ぞれ流れる電流が合流してトランジスタＱ１１のコレク
タ電流Ｉcとなり、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１
３がすべて等しい（＝２Ｒ）とすると、抵抗Ｒ１２に
は、２Ｉc／３の電流が流れ、トランジスタＱ１２のコ
レクタ電位、すなわちトランジスタＱ１３のベース電位
Ｖｂは、抵抗Ｒ１２の端子電圧で与えられ、−２ＩｃＲ
／３となる。ここでＩｃ＝（ＶCS＋ＶBE−ＶEE）／Ｒ１
６より、Ｒ１６＝Ｒのとき、トランジスタＱ１３のベー
ス電位Ｖｂは、−２／３（ＶCS＋ＶBE−ＶEE）となる。
一方、トランジスタＱ１１がオフ、トランジスタＱ１２
がオンであるとすると、ＧＮＤからの電流パスとして、
抵抗Ｒ１２のパスと、抵抗Ｒ１１と、抵抗Ｒ１３、ダイ
オード接続されたトランジスタＱ１５からなるパスにそ
れぞれ流れる電流が合流してトランジスタＱ１２のコレ
クタ電流となり、抵抗Ｒ１１、抵抗Ｒ１２、抵抗Ｒ１３
がすべて等しい（＝２Ｒ）とすると、抵抗Ｒ１２には、
４Ｉc／３の電流が流れ、トランジスタＱ１２のコレク
タ電位、すなわちトランジスタＱ１３のベース電位Ｖｂ
は、抵抗Ｒ１２の端子電圧で与えられ、−４／３（Ｉｃ
Ｒ）となり、Ｉｃ＝（ＶCS＋ＶBE−ＶEE）／Ｒ１６よ
り、Ｒ１６＝Ｒのとき、トランジスタＱ１３のベース電
位Ｖｂは、−４／３（ＶCS＋ＶBE−ＶEE）となる。
【００２６】このため、基準電圧発生回路１３からの出
力｛（ＶCS−ＶEE）＋ＶO｝に対応して、定電流源のバ
イアス端子に｛（ＶCS−ＶEE）＋ＶO｝の電圧を受け
た、チップの中の各ＥＣＬ出力バッファ１のエミッタフ
ォロワＱ３のベースには、−２／３｛（ＶCS＋ＶBE−Ｖ
EE）＋Ｖ０｝の電圧が印加され、ハイレベル出力電圧Ｖ
OHは、 −２／３〔｛（ＶCS−ＶEE＋ＶO）｝〕 …(７) に対応した電圧を出力し、差動出力電圧ＶOだけ補正さ
れた値を出力する。
力｛（ＶCS−ＶEE）＋ＶO｝に対応して、定電流源のバ
イアス端子に｛（ＶCS−ＶEE）＋ＶO｝の電圧を受け
た、チップの中の各ＥＣＬ出力バッファ１のエミッタフ
ォロワＱ３のベースには、−２／３｛（ＶCS＋ＶBE−Ｖ
EE）＋Ｖ０｝の電圧が印加され、ハイレベル出力電圧Ｖ
OHは、 −２／３〔｛（ＶCS−ＶEE＋ＶO）｝〕 …(７) に対応した電圧を出力し、差動出力電圧ＶOだけ補正さ
れた値を出力する。
【００２７】次に、ＥＣＬ出力バッファが、ローレベル
出力電圧ＶOLの値を出力する場合について説明する。エ
ミッタフォロワに使用しているトランジスタの直流増幅
率ｈFEの値が小さくなると、コレクタ電流Ｉcも小さく
なるから当然ＥＣＬ出力バッファのＶOLも小さい値にな
ると考えられる。
出力電圧ＶOLの値を出力する場合について説明する。エ
ミッタフォロワに使用しているトランジスタの直流増幅
率ｈFEの値が小さくなると、コレクタ電流Ｉcも小さく
なるから当然ＥＣＬ出力バッファのＶOLも小さい値にな
ると考えられる。
【００２８】しかしながら、図１において、コレクタ抵
抗Ｒ１で、充分な出力振幅を得ることが出来る様に設計
していれば、ハイレベル出力電圧ＶOLの値は設計値を確
保出来るため、ＶOLの変化は、ほとんど気にせずとも良
いことになる。このためＶOLについては、ＶOHのような
差分回路は動作しない方がよい。
抗Ｒ１で、充分な出力振幅を得ることが出来る様に設計
していれば、ハイレベル出力電圧ＶOLの値は設計値を確
保出来るため、ＶOLの変化は、ほとんど気にせずとも良
いことになる。このためＶOLについては、ＶOHのような
差分回路は動作しない方がよい。
【００２９】図３を参照すると、ＩＮ１の入力端子にＶ
OLの値が入力されると、ＶOL−ＶBEの値がトランジスタ
Ｑ２３のベースに与えられ、トランジスタＱ２４のベー
スに（Ｖth−ＶBE）（Ｖthは例えばＥＣＬ１００Ｋレベ
ルのスレッショルド値）を与えておくと、トランジスタ
Ｑ２３はオフとなり、回路電流Ｉ1は流れず、このため
出力端子ＯＵＴ１とＯＵＴ２の差電圧は０Ｖとなり、そ
の値を基準電圧発生回路１３へ出力する。この時は、基
準電圧発生回路１３は、現状の出力レベルの値VCSに対
し何も変化させない。故に、ＥＣＬ出力バッファが、Ｖ
OLの値を出力する場合は、出力レベル制御回路１は何も
反応しない。
OLの値が入力されると、ＶOL−ＶBEの値がトランジスタ
Ｑ２３のベースに与えられ、トランジスタＱ２４のベー
スに（Ｖth−ＶBE）（Ｖthは例えばＥＣＬ１００Ｋレベ
ルのスレッショルド値）を与えておくと、トランジスタ
Ｑ２３はオフとなり、回路電流Ｉ1は流れず、このため
出力端子ＯＵＴ１とＯＵＴ２の差電圧は０Ｖとなり、そ
の値を基準電圧発生回路１３へ出力する。この時は、基
準電圧発生回路１３は、現状の出力レベルの値VCSに対
し何も変化させない。故に、ＥＣＬ出力バッファが、Ｖ
OLの値を出力する場合は、出力レベル制御回路１は何も
反応しない。
【００３０】本発明の一実施例の動作を、前記した事項
をまとめて以下に説明しておく。ＥＣＬ出力バッファの
エミッタフォロワに使用されているトランジスタが、製
造のバラツキにより直流増幅率のｈFEが、理想値（その
値をｈFEとする。）より低い値ｈFE’であったとする。
この時、ＥＣＬ出力バッファのＶOHの値は、設計値より
低いレベルを出力する。
をまとめて以下に説明しておく。ＥＣＬ出力バッファの
エミッタフォロワに使用されているトランジスタが、製
造のバラツキにより直流増幅率のｈFEが、理想値（その
値をｈFEとする。）より低い値ｈFE’であったとする。
この時、ＥＣＬ出力バッファのＶOHの値は、設計値より
低いレベルを出力する。
【００３１】すると、図２において、出力制御回路の中
のＥＣＬ出力バッファ１１も設計値より低いレベルを出
力している。その値が差分回路１２に入力されると、差
分回路１２のもう一方の入力端子は設計値上のＶOHの値
が入力されているため、ＥＣＬ出力バッファのエミッタ
フォロワのハイレベル出力電圧の値（ＶOH’）と設計値
の差分ＶOをとり、その値を基準電圧発生回路１３へ出
力する。基準電圧発生回路１３は、現状の出力レベルの
値（ＶCS）に対し、ＶOだけ加えた値｛（ＶCS−ＶEE）
＋ＶO｝を出力する。この出力端子は、図１に示すよう
に、各チップの中のＥＣＬ出力バッファ２の定電流源ト
ランジスタＱ６のベースに接続されている。ここで、基
準電圧発生回路３の出力レベルをＶCSとするとＥＣＬ出
力バッファ２のＶOHの値は、Ｋ｛（ＶCS−ＶEE＋ＶO｝
に対応して、ＶOだけ補正された値を各ＥＣＬ出力バッ
ファは、出力することになる。
のＥＣＬ出力バッファ１１も設計値より低いレベルを出
力している。その値が差分回路１２に入力されると、差
分回路１２のもう一方の入力端子は設計値上のＶOHの値
が入力されているため、ＥＣＬ出力バッファのエミッタ
フォロワのハイレベル出力電圧の値（ＶOH’）と設計値
の差分ＶOをとり、その値を基準電圧発生回路１３へ出
力する。基準電圧発生回路１３は、現状の出力レベルの
値（ＶCS）に対し、ＶOだけ加えた値｛（ＶCS−ＶEE）
＋ＶO｝を出力する。この出力端子は、図１に示すよう
に、各チップの中のＥＣＬ出力バッファ２の定電流源ト
ランジスタＱ６のベースに接続されている。ここで、基
準電圧発生回路３の出力レベルをＶCSとするとＥＣＬ出
力バッファ２のＶOHの値は、Ｋ｛（ＶCS−ＶEE＋ＶO｝
に対応して、ＶOだけ補正された値を各ＥＣＬ出力バッ
ファは、出力することになる。
【００３２】ＥＣＬ出力バッファがＶOLを出力する時
は、図３において、ＶOL−ＶBEの値がトランジスタＱ２
３のベースに与えられ、一方、トランジスタＱ２４のベ
ースに（Ｖth−ＶBE）（ＶthはＥＣＬ１００Ｋレベルの
スレッショルド値）の値を与えている為、トランジスタ
Ｑ２３はオフとなり、回路電流Ｉ1は流れず、ＯＵＴ１
とＯＵＴ２の差分電圧は０となり、その値を基準電圧発
生回路１３へ出力する。図４において、ｖ0=０Ｖとな
り、基準電圧発生回路１３は、現状の出力レベルＶCSに
対し何も変化しない。このため、出力レベルの補正は、
ＶOHのレベルに対してのみ行われる。
は、図３において、ＶOL−ＶBEの値がトランジスタＱ２
３のベースに与えられ、一方、トランジスタＱ２４のベ
ースに（Ｖth−ＶBE）（ＶthはＥＣＬ１００Ｋレベルの
スレッショルド値）の値を与えている為、トランジスタ
Ｑ２３はオフとなり、回路電流Ｉ1は流れず、ＯＵＴ１
とＯＵＴ２の差分電圧は０となり、その値を基準電圧発
生回路１３へ出力する。図４において、ｖ0=０Ｖとな
り、基準電圧発生回路１３は、現状の出力レベルＶCSに
対し何も変化しない。このため、出力レベルの補正は、
ＶOHのレベルに対してのみ行われる。
【００３３】次に、本発明の他の実施例について図面を
用いて説明する。図５は、本発明の第２の実施例の構成
を示す図である。図５を参照すると、本発明の第２の実
施例は、ＥＣＬ出力バッファ１１のエミッタフォロワの
出力に、ピークホールド回路を備えている。すなわち、
エミッタフォロワトランジスタＱ１３のエミッタとＶＥ
Ｅ１間にコンデンサＣ２を接続され、コンデンサＣ２の
端子電圧を差分回路１２の入力端子ＩＮ１に入力する構
成とされている。この回路構成でも、前記実施例と同等
の効果が得られる。
用いて説明する。図５は、本発明の第２の実施例の構成
を示す図である。図５を参照すると、本発明の第２の実
施例は、ＥＣＬ出力バッファ１１のエミッタフォロワの
出力に、ピークホールド回路を備えている。すなわち、
エミッタフォロワトランジスタＱ１３のエミッタとＶＥ
Ｅ１間にコンデンサＣ２を接続され、コンデンサＣ２の
端子電圧を差分回路１２の入力端子ＩＮ１に入力する構
成とされている。この回路構成でも、前記実施例と同等
の効果が得られる。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
トランジスタの製造変動によって、出力バッファ回路の
エミッタフォロワの出力レベルが変動しなくなり、ＤＣ
レベルが安定する、という効果を奏する。その理由は、
ＥＣＬ出力バッファのＶOHのレベルを検出し、その値に
補正する様に、定電流源トランジスタを制御することに
より、設計値通りのハイレベル出力電圧を得ることが出
来る為である。
トランジスタの製造変動によって、出力バッファ回路の
エミッタフォロワの出力レベルが変動しなくなり、ＤＣ
レベルが安定する、という効果を奏する。その理由は、
ＥＣＬ出力バッファのＶOHのレベルを検出し、その値に
補正する様に、定電流源トランジスタを制御することに
より、設計値通りのハイレベル出力電圧を得ることが出
来る為である。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の出力レベル制限回路の構成
を示す図である。
を示す図である。
【図３】本発明の一実施例における出力レベル制限回路
の差分回路の構成を示す図である。
の差分回路の構成を示す図である。
【図４】本発明の一実施例における出力レベル制限回路
の基準電圧発生回路の構成を示す図である。
の基準電圧発生回路の構成を示す図である。
【図５】本発明の第２の実施例の出力レベル制限回路の
構成を示す図である。
構成を示す図である。
【図６】従来のＥＣＬ出力バッファ回路の構成を示す図
である。
である。
１ 出力レベル制御回路 ２ ＥＣＬ出力バッファ １１ 出力バッファ １２ 差分回路 １３ 基準電圧発生回路 １４ 定電流源
Claims (9)
- 【請求項１】エミッタ結合型論理の出力バッファ回路の
出力段をなすエミッタフォロワのハイレベル出力電圧
を、予め定められた所定の設計値電圧と比較して差電圧
を検出する手段と、 前記差電圧に基づき、前記出力バッファ回路の電流源に
供給する制御電圧を可変に制御する手段と、 を備え、前記エミッタフォロワのハイレベル出力電圧を
一定とすることを特徴とする出力レベル制御回路。 - 【請求項２】前記出力バッファ回路のエミッタフォロワ
のハイレベル出力電圧値を保持する手段を備え、前記保
持された電圧と前記設計値との差電圧を検出することを
特徴とする請求項１記載の出力レベル制御回路。 - 【請求項３】前記出力バッファ回路が、エミッタが共通
接続され定電流源トランジスタを介して低電位電源に接
続され、差動入力信号をベースに入力しコレクタが負荷
抵抗素子を介して高電位電源に接続された差動対トラン
ジスタと、前記差動対トランジスタの一方のトランジス
タのコレクタ電位をベース入力とするエミッタフォロワ
構成のトランジスタを少なくとも備え、エミッタフォロ
ワ構成の前記トランジスタのエミッタが終端抵抗を介し
て低電位電源に接続されている、ことを特徴とする請求
項１又は２記載の出力レベル制御回路。 - 【請求項４】前記出力バッファ回路の前記差動対トラン
ジスタのコレクタ間に、抵抗と、ダイオード接続され電
流方向が互いに逆の一組のトランジスタと、を直列に接
続してなる、ことを特徴とする請求項３記載の出力レベ
ル制御回路。 - 【請求項５】エミッタ結合型論理の出力バッファ回路と
同等の構成を有する出力バッファ回路と、 前記出力バッファ回路の出力段をなすエミッタフォロワ
のハイレベル出力電圧と、外部から与えられた設計値電
圧とを入力し、これらの差電圧を検出する差分回路と、 前記差分回路から出力される前記差電圧に基づき基準電
圧を発生する基準電圧発生回路と、を含む出力レベル制
御回路を備え、 前記出力レベル制御回路の基準電圧発生回路から出力さ
れる基準電圧が、同一チップ内の出力バッファ回路の定
電流源にバイアス電圧として供給され、前記同一チップ
内の前記出力バッファ回路のエミッタフォロワのハイレ
ベル出力電圧を一定とするようにした、ことを特徴とす
る半導体集積回路装置。 - 【請求項６】前記出力バッファ回路のエミッタフォロワ
のハイレベル出力電圧値を保持する回路を備え、前記保
持された電圧が前記差分回路に入力される、ことを特徴
とする請求項５記載の半導体集積回路装置。 - 【請求項７】前記差分回路が、エミッタが共通接続さ
れ、第１、第２の入力端子にそれぞれ入力される前記出
力バッファ回路のエミッタフォロワのハイレベル出力電
圧と、外部から与えられた設計値電圧とをベースに入力
する第１、第２のトランジスタよりなる第１の差動対ト
ランジスタと、 エミッタが共通接続されて定電流源を介して低電位電源
に接続され、ベースが、ダイオード接続された第３のト
ランジスタを介して前記第１の入力端子に接続された第
４のトランジスタと、ベースに所定のしきい値電圧から
トランジスタのベース・エミッタ間電圧を差し引いた電
圧が印可される第５のトランジスタよりなる第２の差動
対トランジスタと、 を備え、前記第４のトランジスタのコレクタが前記第１
の差動対トランジスタの共通エミッタに接続されてい
る、ことを特徴とする請求項４記載の半導体集積回路装
置。 - 【請求項８】前記基準電圧発生回路が、現在の基準電圧
の出力値に対し、前記差分回路から出力される差動出力
電圧を加えた値を基準電圧として出力する、ことを特徴
とする請求項５記載の半導体集積回路装置。 - 【請求項９】前記基準電圧発生回路が、エミッタが低電
位電源に接続されコレクタとベースが第１の抵抗と容量
を介して接続され、コレクタが直列接続された第２乃至
第４の抵抗を介して高電位電源に接続された第１のトラ
ンジスタと、 前記差分回路の一の出力にベースを接続し、コレクタを
前記高電位電源に接続し、エミッタを第１のトランジス
タのベースに接続した第２のトランジスタと、 ベースが共通接続されコレクタが第５、第６の抵抗を介
して前記第２のトランジスタのエミッタに接続されて出
力端子をなしエミッタがそれぞれ第７の抵抗、及び直
接、前記低電位電源に接続された第３、第４のトランジ
スタを備えて構成され、前記差分回路の他の出力は、前
記第３と第４の抵抗の接続点に接続されていることを特
徴とする請求項５記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10277899A JP3244074B2 (ja) | 1999-04-09 | 1999-04-09 | 出力レベル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10277899A JP3244074B2 (ja) | 1999-04-09 | 1999-04-09 | 出力レベル制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000295091A JP2000295091A (ja) | 2000-10-20 |
| JP3244074B2 true JP3244074B2 (ja) | 2002-01-07 |
Family
ID=14336616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10277899A Expired - Fee Related JP3244074B2 (ja) | 1999-04-09 | 1999-04-09 | 出力レベル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244074B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109036901B (zh) * | 2018-09-21 | 2023-06-13 | 河南华拓电力设备有限公司 | 三工位负荷开关位置显示装置 |
-
1999
- 1999-04-09 JP JP10277899A patent/JP3244074B2/ja not_active Expired - Fee Related
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|---|---|
| JP2000295091A (ja) | 2000-10-20 |
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