JPH0814776B2 - バイアス発生器回路 - Google Patents

バイアス発生器回路

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JPH0814776B2
JPH0814776B2 JP62271572A JP27157287A JPH0814776B2 JP H0814776 B2 JPH0814776 B2 JP H0814776B2 JP 62271572 A JP62271572 A JP 62271572A JP 27157287 A JP27157287 A JP 27157287A JP H0814776 B2 JPH0814776 B2 JP H0814776B2
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emitter
bias generator
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ササン・テイモウリ
サンジル・リー
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アドバンスト・マイクロ・ディバイシズ・インコーポレーテッド
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    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00376—Modifications for compensating variations of temperature, supply voltage or other physical parameters in bipolar transistor circuits
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • G05F3/227—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only with compensation for device parameters, e.g. Early effect, gain, manufacturing process, or external variations, e.g. temperature, loading, supply voltage producing a current or voltage as a predetermined function of the supply voltage

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Description

【発明の詳細な説明】 発明の背景 この発明は一般に基準電圧発生器に関するものであ
り、特に広い温度範囲にわたる供給電圧の変化から実施
的に独立している出力基準電圧を有する、CML回路で使
用するためのバイアス発生器に関するものである。
一般に公知であるように、従来のエミッタにより結合
された論理（ECL）ゲート回路は第1A図に示されるよう
なエミッタフォロワ出力トランジスタを有する差動トラ
ンジスタ回路から構成され得る。第1B図に示されるよう
に、エミッタフォロワ出力トランジスタが除去される
と、この型の論理ゲートはしばしば電流モード論理（CM
L）ゲートと呼ばれる。そのようなECLおよびCMLゲート
回路は、差動トランジスタが比較的小さな電圧の揺れで
飽和状態から脱して動作されるので、電子式コンピュー
タおよび他の電子式装置のような高性能製品によく適し
ている。その結果として、これら回路はわずかな伝搬の
遅延を有し、それにより高速度の動作を提供する。エミ
ッタフォロワトランジスタT3およびT4は第1B図のCMLゲ
ート回路には存在しないので、CMLゲート回路は一般にE
CLゲート回路よりも少ない電力消散および小さい電圧の
揺れを有する。従来のECLゲート回路はおよそ650mVない
し850mVの論理の揺れを有する。しかしながら、CMLゲー
ト回路では論理の揺れは約340mVないし430mVである。こ
れらの型の回路の双方が広い範囲の用途を有するという
事実を考慮して、そのような回路が集積回路として設計
されかつ製造されるときその高性能の可能性を保つこと
は重要となっている。
第1A図のECLゲート回路を具体化する集積回路が最大
の性能を達成することを保証するために、従来のバンド
ギャップ基準電圧ＶCSは普通同一チップで発生されかつ
基準トランジスタT2または入力トランジスタT1を介して
流れる電流の大きさを決定する主電流源トランジスタT5
のベースを制御するために用いられる。バンドギャップ
基準電圧ＶCSは安定しているという特性および温度のよ
うな動作パラメータの変化ばかりでなく処理および温度
の変動を追跡するという特性を有する。従来のバンドギ
ャップ回路は動作温度、電力供給および処理変化にわた
り50mV内に維持される典型的な揺れを有する。しかしな
がら、そのような従来のバンドギャップ基準電圧発生器
は振動に対し高感応であるという不利な点を有する。こ
の振動の問題がコンデンサを使用することで克服され得
る一方で、そのような要件は比較的多量のチップ面積の
使用を必要とするので、集積回路へ付加されるのは望ま
しくない。ちょうど説明されたような先行技術のバンド
ギャップ発生器が第２図に例示されている。見られるよ
うに、このバンドギャップ発生器回路は比較的多数の回
路構成要素の使用を必要とし、それにより電力の消費お
よび製造コストを増すという不利をさらに破る。
第２図の修正された先行技術のバンドギャップ基準回
路が第1B図の基準電圧ＶCSを適当に発生するために用い
られ得る一方で、振動の可能性を回避し、フィードバッ
クコンデンサの必要を取り除き、かつ回路を構成するた
めの回路要素の数が減じられる。CMLゲート回路のため
のバイアス発生器を提供することはより好都合であろ
う。発明者の知っている限りでは、これまで誰もこの発
明におけるような比較的簡単な構成のCMLゲート回路の
ためのバイアス発生器を開発していない。
発明の概要 したがって、この発明の一般的な目的は、製造しかつ
組立てるのに比較的簡単かつ経済的であり、しかも先行
技術の不利な点を克服する、CMLゲート回路のためのバ
イアス発生器を提供することである。
この発明の目的は、広い範囲の温度にわたり供給電位
の変動から独立している出力基準電圧を有する、CMLゲ
ート回路ためのバイアス発生器を提供することである。
この発明の別の目的は、振動に対し不感応である、CM
Lゲート回路のためのバイアス発生器を提供することで
ある。
この発明のなおさらなる目的は、回路構成要素の数が
減じられている、CMLゲート回路のためのバイアス発生
器を提供することである。
この発明のまた別な目的は、コンデンサの必要を取り
除き、それによりより少ないチップ区域を占める、CML
ゲート回路のためのバイアス発生器を提供することであ
る。
これら目標および目的に従って、この発明は実質的に
供給電位および温度変化から独立している出力基準電圧
を有する電流モード論理ゲートとともに使用するための
バイアス発生器回路を提供することに関連している。バ
イアス発生器回路は第１のトランジスタおよび第２のト
ランジスタを含む。第１のトランジスタはそのコレクタ
が第１の負荷抵抗器を介して供給電位に接続される。第
２のトランジスタはそのコレクタが第２の負荷抵抗器を
介して供給電位に接続され、かつそのベースが第１のト
ランジスタのコレクタに接続される。第２のトランジス
タはそのエミッタが出力ノードに結合されて出力基準電
圧を発生し、かつインピーダンス補償抵抗器を介し第１
のトランジスタのベースに接続される。補償回路部分は
第１のトランジスタのエミッタに結合され、供給電位お
よび温度の変化の関数で出力基準電圧の変動を最少にす
る。補償回路部分は第１のエミッタ抵抗器および第３の
トランジスタから形成される。安定化回路部分は第２の
トランジスタのエミッタに結合され、CMLゲートの実際
のレイアウトで平衡を保つように出力基準電圧を維持す
る。安定化回路部分は第４のトランジスタおよび第２の
エミッタトランジスタから形成される。
この発明のこれらおよび他の目的および利点は同一の
参照番号が全体を通して対応する部分を指示する添付の
図面と関連して読まれると、次の詳細な説明からより充
分に明らかとなるであろう。
好ましい実施例の説明 ここで詳細に図面を参照すると、この発明のバイアス
発生器12（第３図）が付与される従来のCMLゲート回路1
0が第1B図に示されている。ゲート回路10はそれらのエ
ミッタがともに接続される。入力トランジスタT1および
基準トランジスタT2から形成される。入力トランジスタ
T1はそのベースが接続されて入力論理信号Ａを受信し、
かつそのコレクタは第１の負荷抵抗器RL1を介し供給電
圧または電位VCCに接続される。基準トランジスタT2は
そのベースが接続されて基準供給電圧VBB1を受取り、か
つそのコレクタはまた第２の負荷抵抗器RL2を介し供給
電位VCCに接続される。供給電位VCCは典型的には＋5.0
ボルトである。抵抗器RL2とトランジスタT2のコレクタ
の接合は非反転出力信号Ｑを与える。抵抗器RL1とトラ
ンジスタT1のコレクタの接合は信号Ｑの補数である反転
出力信号を与える。トランジスタT1とT2の共通のエミ
ッタは主電源流トランジスタT5のコレクタに接続され
る。トランジスタT5のベースはこの発明のバイアス発生
器12により生じられる安定基準電圧ＶCSに接続される。
トランジスタT5のエミッタはゲート電流を設定するため
に用いられるエミッタ抵抗器REを介し接地電位に接続さ
れる。
トランジスタT1のベースに与えられる入力信号Ａの論
理の揺れはあまり高くなるべきではなく、さもなければ
それは飽和状態になるであろう。これに反して、論理の
揺れはあまり低くなるべきではなく、さもなければノイ
ズマージンが減じられる。示される抵抗器の値に対し第
1B図の回路の入力論理の揺れは、伝搬時間の遅延を減じ
る155℃の接合温度でおよそ340mVである。基準電圧ＶCS
は基準トランジスタか入力トランジスタのいずれかを介
して流れる電流の量を制御するためにトランジスタT5に
バイアスをかけるために用いられるので、基準電圧ＶCS
を与えるバイアス発生器がその高速の動作を維持するた
めにこれらトランジスタの飽和を回避することは重要で
ある。したがって、温度、電力力供給およびプロセス変
化のせいである変化が最小である基準出力電圧ＶCSを与
えるバイアス発生器が必要である。CMLゲート回路のト
ランジスタT1またはT2のコレクタでの出力論理の揺れ
は、−55℃ないし＋155℃の動作温度範囲、±10％の電
力供給の揺らぎおよびプロセス変化にわたり50mV以内に
維持されるべきである。トランジスタの接合温度は普通
±155℃で作用しているので、この特定の動作温度での
供給電位のせいである変動に対して最小にされるようバ
イアス発生器を設計することがさらに望ましい。
第３図では、第1B図のCMLゲート回路のために基準出
力電圧ＶCSを発生するための、この発明のバイアス発生
器12の概略回路図が示されている。バイアス発生器12は
第１のトランジスタQ2およびエミッタフォロワトランジ
スタQ1を含む。第１のトランジスタQ2はそのコレクタが
第１の負荷抵抗器R1の一方の端部におよびエミッタフォ
ロワトランジスタQ1のベースに接続される。エミッタフ
ォロワトランジスタQ1のコレクタは第２の負荷抵抗器R2
の一方の端部に接続される。抵抗器R1およびR2の他方の
端部は典型的には＋5.0ボルトである供給電圧または電
位VCCに接続される。しかしながら、CMLゲート回路では
この供給電位は、名目＋5.0ボルトの±10％以内に降下
するならば、受容可能であると指定される。このよう
に、供給電位VCCは＋4.5ボルトと＋5.5ボルトの範囲内
にあり得る。トランジスタQ1のエミッタは出力ノードで
安定基準電圧ＶCSを与え、かつ補償抵抗器Rxの一方の端
部に接続される。抵抗器Rxの他方の端部は第１のトラン
ジスタQ2のベースに接続される。
第１のトランジスタQ2のエミッタは抵抗器R3と、ダイ
オード接続されるトランジスタQ3とからなる温度および
電圧補償回路部分に接続される。特に、トランジスタQ2
のエミッタは抵抗器R3の一方の端部におよびトランジス
タQ3のコレクタおよびベースに接続される。抵抗器R3の
他方の端部およびトランジスタQ3のエミッタはともに接
地電位に接続される。トランジスタQ1のエミッタは直列
接続の、ダイオード接続されるトランジスタQ4およびエ
ミッタ抵抗器R4からなる安定化回路部分にさらに接続さ
れる。トランジスタQ1のエミッタはトランジスタQ4のコ
レクタおよびベースに接続される。トランジスタQ4のエ
ミッタは抵抗R4の一方の端部に接続され、さらに抵抗器
R4の他方の端部は接地電位に接続される。
一方に公知であるように、抵抗器R3は正の温度係数を
有し、一方トランジスタQ3のベース・エミッタ電圧Ｖ
BE3は負の温度係数を有する。−55℃ないし20℃の低温
では、トランジスタQ3はオフにされ、さらに抵抗器R3の
正の温度係数は出力基準電圧ＶCSの値を制御するであろ
う。さらに、制御されかつ予め規定された温度Ｔでは、
トランジスタQ3はオンにされ、その後でトランジスタQ3
の負の温度係数は出力基準電圧ＶCSの値を制御するであ
ろう。この予め規定された温度Ｔまたはブレイクイン点
は、その温度でダイオード接続されるトランジスタQ3の
負の温度係数が引き継いでゆくのだが、抵抗器R3の抵抗
値の選択により制御され得る。供給電圧変動のせいであ
るCMLゲート回路のトランジスタT2またはT1のコレクタ
での論理の揺れが最も高い動作温度で最小にされるよう
に、抵抗器R3の値を選択することは一般に好ましい。抵
抗器R3の3.5キロオームの値に対し、供給電位のせいで
ある変動はおよそ30mVである。
トランジスタQ2およびQ3のエミッタ面積の比は5:1で
あるように設定される。トランジスタQ2のエミッタ面積
は負荷トランジスタの面積の５倍であるように選択され
て出力ノードで基準電圧ＶCSに接続され、それによりそ
れのベース・エミッタ電圧の差を部分的に補償する。ト
ランジスタQ1もまた、負荷トランジスタのために駆動電
流を供給するために用いられるので、エミッタ面積が５
倍である。このように、トランジスタQ1の電流能力を増
加することにより、バイアス発生器のファンアウト能力
は改良される。安定化回路部分は設計レイアウトのため
に付加されている。これは基準電圧ＶCSが集積回路で接
続される各端部で平衡電圧に達するために用いられる。
トランジスタQ1およびQ2は高い、共通エミッタの電流
増幅係数ベータ（Ｂ）を有することがまた仮定される。
トランジスタQ2の高周波数遮断（電流利得−帯域幅の
積）ｆTは2GHzのオーダにあり、かつ負の真のインピー
ダンスを有するので、補償抵抗器Rxはそのような負のイ
ンピーダンスを回避するために付加されている。
第３図のバイアス発生器回路は実質的に、標準的なシ
リコンIC処理を用いる第1B図のCMLゲート回路を含む同
一のモノリシック集積回路の一部として示されるように
組立てられている。次のような代表値が用いられた。抵抗器 値 R1 14キロオーム R2 5.8キロオーム R3 3.5キロオーム R4 6.5キムオーム Rx 300オーム 第1B図のCMLゲート回路では、負荷抵抗器RL1およびRL
2は2917.5オームの値を有し、さらにエミッタ抵抗器RE
は4493.0オームの値を有する。
第４図では、この発明のバイアス発生器12により駆動
されるCMLゲート回路10の出力論理の揺れは抵抗器公
差、供給電圧および温度の変動の関数で曲線ＡないしＤ
に示される。抵抗器RL1、RL2およびREの各々は４ミクロ
ンの幅で構成されていた。抵抗器RL1およびRL2での抵抗
値の公差のパーセンテージは＋21.9および−16.8であっ
た。抵抗器REでの抵抗値の公差のパーセンテージは＋1
8.7および−15.0であった。曲線Ａは抵抗器の低い方の
公差の値および＋4.5ボルトの低い方の電力供給が用い
られる−５℃ないしし＋155℃の温度範囲にわたる出力
論理の揺れを例示する。曲線Ｂは同じ温度範囲にわたる
が抵抗器の高い方の公差の値および＋4.5ボルトの供給
電位が用いられる出力論理の揺れを描いている。さら
に、曲線Ｃは同じ温度範囲にわたるが抵抗器の低い方の
公差の値および＋5.5ボルトの高い方の供給電位が用い
られる出力の揺れを示している。最後に、曲線Ｄは同じ
温度範囲にわたるが抵抗器の高い方の公差の値および＋
5.5ボルトの高い方の供給電位が用いられる出力論理の
揺れを示している。＋155℃の温度を見ることにより、
公差および供給電位の変動にわたりおよそ30mVを超えて
可変でないように出力の揺れが保持されたことがわか
る。
第５図には、温度範囲にわたる出力電圧およびゲート
電流をリスト化している表が示されている。表の左側は
供給電位が＋4.5ボルトであるときの出力電圧およびゲ
ート電流を示し、さらに表の右側は供給電位が＋5.5ボ
ルトであるときの出力電圧およびゲート電流を示してい
る。さらに、各温度に対し、上の並びはCMLゲート回路
での抵抗器が負の公差の値を有するときの出力電圧およ
びゲート電流を示し、さらに下の並びは抵抗器が正の公
差の値を有するときの出力電圧およびゲート電流を示し
ている。再び、＋155℃の温度に対し、出力の揺れは348
mVと379.4mVの間でのみ、すなわち31.4mVの差で変化す
ることがわかる。
この発明のバイアス発生器回路は先行技術に優る次の
ような利点を有する。
（ａ） 振動に対し不感応である。
（ｂ） 減じられた数の回路構成要素を用いる。
（ｃ） コンデンサの必要をなくし、それによりより小
さいチップ面積を占める。
次の詳細な説明から、この発明が広い温度範囲にわた
る供給電圧の変化から実質的に独立している出力基準電
圧を有する、CMLゲート回路で使用するためのバイアス
発生器回路を提供することがわかる。バイアス発生器は
低い方の温度で出力基準電圧を制御するための抵抗器お
よび高い方の温度で出力基準電圧を制御するためのダイ
オード接続されるトランジスタを含む。
好ましい実施例であると目下考えられているものが例
示されかつ説明されてきた一方で、この発明の真の範囲
から逸脱することなしに種々の変更および修正がなされ
得ることおよび同等物がそれの要素の代わりに用いられ
得ることが当業者には理解されるであろう。さらに、こ
の発明の中心的な範囲から逸脱することなしに特定の情
況または材料をこの発明の教示に適合させるために多く
の修正がなされ得る。それゆえ、この発明はこの発明を
実施するために実行された最良のモードとして開示され
た特定の実施例に制限されないこと、しかしこの発明は
前掲の特許請求の範囲に範囲に入るすべての実施例を含
むことが意図されている。
【図面の簡単な説明】
第1A図は従来のECLゲート回路の概略回路図である。 第1B図は従来のCMLゲート回路の概略回路図である。 第２図は先行技術のバンドギャップ基準電圧発生器の概
略回路図である。 第３図はこの発明のCMLバイアス発生器の概略回路図で
ある。 第４図は第３図のこの発明のバイアス発生器の動作を説
明するのに役立つ出力論理の揺れを例示するグラフであ
る。 第５図は温度および電力供給変化の関数でゲート電流お
よび揺れの電圧をリスト化する表である。 図において、10はゲート回路、12はバイアス発生器であ
る。
フロントページの続き (56)参考文献 特開 昭58−75221（ＪＰ，Ａ) 実開 昭48−92423（ＪＰ，Ｕ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】電源電位および温度変化から実質的に独立
    している出力基準電圧を有する、電流モード論理ゲート
    とともに使用するためのバイアス発生器回路であって、 第１の負荷抵抗器を介して電源電位に接続されるコレク
    タを有する第１のトランジスタと、 第２の負荷抵抗器を介して前記電源電位に接続されるコ
    レクタと、前記第１のトランジスタのコレクタに接続さ
    れるベースと、出力基準電圧を発生するための出力ノー
    ドに結合されかつインピーダンス補償抵抗器を介して前
    記第１のトランジスタのベースに接続されるエミッタと
    を有する第２のトランジスタと、 前記第１のトランジスタのエミッタに結合され、前記電
    源電位および温度の変化の関数である前記出力基準電圧
    の変動を最小にするための補償手段とを備え、 前記補償手段は、前記第１のトランジスタのエミッタと
    接地電位との間に結合される第１のエミッタ抵抗器と、
    前記第１のトランジスタのエミッタに結合されるベース
    およびコレクタと、前記接地電位に結合されるエミッタ
    を有するダイオード接続された第３のトランジスタとを
    備え、 前記第２のトランジスタのエミッタに結合され、前記出
    力基準電圧を平衡状態に維持するための安定化手段を備
    え、 前記安定化手段は前記第２のトランジスタのエミッタに
    結合されるコレクタおよびベースと、第２のエミッタ抵
    抗器を介して接地電位に結合されるエミッタを有するダ
    イオード接続された第４のトランジスタを備える、バイ
    アス発生器回路。
  2. 【請求項２】前記バイアス発生器回路は、モノリシック
    集積回路の一部として形成される、特許請求の範囲第１
    項記載のバイアス発生器回路。
  3. 【請求項３】前記第１および第３のトランジスタのエミ
    ッタ面積の比は5:1である、特許請求の範囲第１項記載
    のバイアス発生器回路。
  4. 【請求項４】前記第２および第３のトランジスタのエミ
    ッタ面積の比は5:1である、特許請求の範囲第３項記載
    のバイアス発生器回路。
  5. 【請求項５】前記出力基準電圧は、−55℃ないし＋155
    ℃の温度範囲にわたって電源電位の±10％の変動におい
    て実質的に一定である、特許請求の範囲第１項記載のバ
    イアス発生器回路。
  6. 【請求項６】前記第１のエミッタ抵抗の抵抗値が、低い
    温度領域に対する前記出力基準電圧のレベルを決定し、
    かつ前記第３のトランジスタのベース・エミッタ電圧が
    高い温度領域における前記出力基準電圧のレベルを決定
    する、特許請求の範囲第１項記載のバイアス発生器回
    路。
  7. 【請求項７】前記第１および第２のトランジスタは、NP
    Nバイポーラトランジスタである、特許請求の範囲第１
    項記載のバイアス発生器回路。
  8. 【請求項８】前記第１ないし第４のトランジスタは、す
    べて、NPNバイポーラトランジスタである、特許請求の
    範囲第１項記載のバイアス発生器回路。
JP62271572A 1986-10-29 1987-10-26 バイアス発生器回路 Expired - Lifetime JPH0814776B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/924,655 US4734593A (en) 1986-10-29 1986-10-29 CML bias generator
US924,655 1986-10-29

Publications (2)

Publication Number Publication Date
JPS63133717A JPS63133717A (ja) 1988-06-06
JPH0814776B2 true JPH0814776B2 (ja) 1996-02-14

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ID=25450499

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62271572A Expired - Lifetime JPH0814776B2 (ja) 1986-10-29 1987-10-26 バイアス発生器回路

Country Status (7)

Country Link
US (1) US4734593A (ja)
EP (1) EP0266112B1 (ja)
JP (1) JPH0814776B2 (ja)
AT (1) ATE78941T1 (ja)
DE (1) DE3780756T2 (ja)
ES (1) ES2033872T3 (ja)
GR (1) GR3005385T3 (ja)

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