JPH11345034A - 定電圧生成回路 - Google Patents

Abstract

(57)【要約】 【課題】電源電圧を低電圧化しながら、安定した動作を
確保し得る定電圧生成回路を提供する。 【解決手段】定電圧生成回路は、電圧生成回路１００
と、電流源回路１０１とを備える。電圧生成回路１００
は、動作電流Ｉ及び動作電圧Ｖの供給に基づいて、バイ
ポーラトランジスタのバンドギャップバイアスに基づく
定電圧を出力信号Ｓとして出力する。電流源回路１０１
は、電圧生成回路１００に、動作電流Ｉ及び動作電圧Ｖ
を供給する。電圧生成回路１００の動作電圧入力端子と
低電位側電源ＶSSとの間には、バイポーラトランジスタ
のベース・エミッタ間電圧降下が１段のみ介在される。
動作電圧入力端子と高電位側電源ＶDDとの間には、電流
源回路１０１の出力素子としてＰチャネルＭＯＳトラン
ジスタ１０２が接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低電源電圧で使用
する定電圧生成回路に関するものである。近年の携帯用
電子機器では、低消費電力化を図るために、電源電圧の
低電圧化が進められている。従って、このような携帯用
電子機器に搭載される半導体装置も低電源電圧化され、
当該半導体装置内で所定の基準電圧を生成するための定
電圧生成回路においても、低電源電圧で安定して動作す
ることが要求されている。

【０００２】

【従来の技術】図３は、定電圧を生成するために使用さ
れる従来のバンドギャップバイアス回路を示す。ｎｐｎ
トランジスタＴ1 のコレクタは、抵抗Ｒ２，Ｒ１を介し
て電源Ｖccに接続され、同トランジスタＴ1 のエミッタ
はグランドＧＮＤに接続され、同トランジスタＴ1 のベ
ースは抵抗Ｒ３を介してグランドＧＮＤに接続されてい
る。

【０００３】前記抵抗Ｒ１，Ｒ２間のノードＮ１は２つ
のｎｐｎトランジスタＴ2 ，Ｔ3 のベースにそれぞれ接
続されている。前記トランジスタＴ2 のコレクタは、電
源Ｖccに接続され、同トランジスタＴ2 のエミッタは、
抵抗Ｒ４を介して前記トランジスタＴ1 のベース及びｎ
ｐｎトランジスタＴ4 のコレクタに接続されている。前
記トランジスタＴ4 のエミッタは、抵抗Ｒ５を介してグ
ランドＧＮＤに接続されている。

【０００４】前記トランジスタＴ3 のコレクタは抵抗Ｒ
６を介して電源Ｖccに接続されている。前記トランジス
タＴ3 のエミッタは、出力端子Ｔout に接続されるとと
もに、抵抗Ｒ７を介してｎｐｎトランジスタＴ5 のコレ
クタ及びベースに接続されている。前記トランジスタＴ
5 のベースは抵抗Ｒ８を介して前記トランジスタＴ4の
ベースに接続され、同トランジスタＴ5 のエミッタはグ
ランドＧＮＤに接続されている。

【０００５】前記トランジスタＴ1 〜Ｔ5 は、トランジ
スタＴ4 を除いて同一サイズで形成され、トランジスタ
Ｔ4 は、他のトランジスタのｎ倍（例えば、３倍）のサ
イズで形成されている。

【０００６】このように構成されたバンドギャップバイ
アス回路では、電源Ｖccの投入に基づいて電源Ｖccから
抵抗Ｒ１を介してトランジスタＴ2 ，Ｔ3 にベース電流
が供給され、同トランジスタＴ2 ，Ｔ3 にエミッタ電流
が流れる。

【０００７】トランジスタＴ3 のエミッタ電流に基づい
て、トランジスタＴ4 ，Ｔ5 にベース電流が供給され、
同トランジスタＴ4 ，Ｔ5 にエミッタ電流が流れる。こ
のとき、トランジスタＴ4 ，Ｔ5 のサイズ差に基づい
て、トランジスタＴ4のベース・エミッタ間電圧降下ＶB
E4 は、トランジスタＴ5 のベース・エミッタ間電圧降
下ＶBE5 より小さくなり、抵抗Ｒ５で発生する電圧降下
は、ＶBE5 とＶBE4 との電位差に相当する。

【０００８】すると、トランジスタＴ4 のエミッタ電流
ＩE4は、トランジスタＴ5 のベース・エミッタ間電圧降
下ＶBE5 とトランジスタＴ4 のベース・エミッタ間電圧
降下ＶBE4 との差電圧で決定される定電流となる。

【０００９】トランジスタＴ4 のエミッタ電流ＩE4が定
電流となることから、トランジスタＴ1 のベースには定
電圧が供給され、トランジスタＴ2 のエミッタ電流から
トランジスタＴ4 のエミッタ電流ＩE4及び抵抗Ｒ３に流
れる電流を差引いた定電流がベース電流として供給され
る。

【００１０】すると、トランジスタＴ1 のコレクタ電流
は定電流となり、ノードＮ１で生成されるコモン電圧Ｖ
rcm は定電圧となる。この結果、トランジスタＴ3 に流
れるエミッタ電流ＩE3が定電流となり、出力端子Ｔout
から出力される出力電圧Ｖcsは各抵抗の抵抗値で設定さ
れる定電圧となる。

【００１１】電源Ｖccの変動に基づいて、コモン電圧Ｖ
rcm が上昇しようとすると、トランジスタＴ2 のエミッ
タ電流が増加する。すると、トランジスタＴ4 のエミッ
タ電流ＩE4が定電流であることから、トランジスタＴ1
に流れるベース電流が増加し、同トランジスタＴ1 のコ
レクタ電流が増加する。すると、抵抗Ｒ１で生じる電圧
降下が増加し、コモン電圧Ｖrcm の変動が抑制される。

【００１２】一方、電源Ｖccの変動に基づいて、コモン
電圧Ｖrcm が下降しようとすると、トランジスタＴ2 の
エミッタ電流が減少する。すると、トランジスタＴ4 の
エミッタ電流ＩE4が定電流であることから、トランジス
タＴ1 に流れるベース電流が減少し、同トランジスタＴ
1 のコレクタ電流が減少する。すると、抵抗Ｒ１で生じ
る電圧降下が減少し、コモン電圧Ｖrcm の変動が抑制さ
れる。従って、基準電圧Ｖcsは、電源Ｖccの変動に関わ
らず一定となる。

【００１３】

【発明が解決しようとする課題】上記のようなバンドギ
ャップバイアス回路を正常に動作させるためには、コモ
ン電圧Ｖrcm の電位を、グランドＧＮＤ電位に対し少な
くともトランジスタＴ1，Ｔ2 のベース・エミッタ間電
圧降下ＶBE1 ，ＶBE2 分高い電位、あるいはトランジス
タＴ3 ，Ｔ5 のベース・エミッタ間電圧降下ＶBE3 ，Ｖ
BE5 分高い電位に維持する必要がある。抵抗Ｒ４，Ｒ
５，Ｒ７での電圧降下を考慮すれば、実際には上記以上
の電位を確保する必要がある。

【００１４】一方、コモン電圧Ｖrcm は、電源Ｖccに対
し抵抗Ｒ１での電圧降下分低い電位となる。すると、こ
のバンドギャップバイアス回路では、高電位側電源であ
る電源Ｖccと低電位側電源であるグランドＧＮＤとの間
に１．６Ｖ以上の電位差が必要となるため、電源Ｖccが
低電圧化されるにつれて電源マージンが減少し、動作が
不安定となるという問題点がある。

【００１５】この発明の目的は、電源電圧を低電圧化し
ながら、安定した動作を確保し得る定電圧生成回路を提
供することにある。

【００１６】

【課題を解決するための手段】図１は請求項１に記載し
た発明の原理説明図である。すなわち定電圧生成回路
は、電圧生成回路１００と、電流源回路１０１とを備え
る。電圧生成回路１００は、動作電流Ｉ及び動作電圧Ｖ
の供給に基づいて、バイポーラトランジスタのバンドギ
ャップバイアスに基づく定電圧を出力信号Ｓとして出力
する。電流源回路１０１は、前記電圧生成回路１００
に、前記動作電流Ｉ及び動作電圧Ｖを供給する。前記電
圧生成回路１００の動作電圧入力端子と低電位側電源Ｖ
SSとの間には、バイポーラトランジスタのベース・エミ
ッタ間電圧降下が１段のみ介在される。前記動作電圧入
力端子と高電位側電源ＶDDとの間には、前記電流源回路
１０１の出力素子としてＰチャネルＭＯＳトランジスタ
１０２が接続される。

【００１７】請求項２に記載の発明では、動作電流及び
動作電圧の供給に基づいて、バイポーラトランジスタの
バンドギャップバイアスに基づく定電圧を出力信号とし
て出力する電圧生成回路と、前記電圧生成回路に、前記
動作電流及び動作電圧を供給する電流源回路と、前記出
力信号の電圧変動に基づく前記動作電圧の変動を検出し
て、該動作電圧の変動を抑制するように前記動作電流を
制御する負帰還回路とを備えた定電圧生成回路であっ
て、前記電圧生成回路及び負帰還回路の動作電圧入力端
子と低電位側電源との間には、バイポーラトランジスタ
のベース・エミッタ間電圧降下を１段のみ介在させ、前
記動作電圧入力端子と高電位側電源との間には、前記電
流源回路の出力素子としてＰチャネルＭＯＳトランジス
タを接続した。

【００１８】請求項３に記載の発明では、前記負帰還回
路は、前記動作電流が抵抗を介してベースに入力される
ｎｐｎトランジスタのコレクタを前記動作電圧入力端子
に接続し、同ｎｐｎトランジスタのエミッタを低電位側
電源に接続して構成し、動作電圧の上昇に基づいて該ｎ
ｐｎトランジスタのコレクタ電流を増大させて前記動作
電圧を低下させるように動作する。

【００１９】請求項４に記載の発明では、前記負帰還回
路は、前記動作電流がベースに入力されるｎｐｎトラン
ジスタのコレクタを前記ＰチャネルＭＯＳトランジスタ
のゲートに接続し、同ｎｐｎトランジスタのエミッタを
抵抗を介して低電位側電源に接続して構成し、動作電圧
の上昇に基づいてＰチャネルＭＯＳトランジスタのドレ
イン電流を減少させて前記動作電圧を低下させるように
動作する。

【００２０】請求項５に記載の発明では、前記負帰還回
路は、前記動作電流が抵抗を介してベースに入力される
第１ｎｐｎトランジスタのコレクタを前記動作電圧入力
端子に接続するとともに、同第１ｎｐｎトランジスタの
エミッタを低電位側電源に接続し、前記動作電流がベー
スに入力される第２ｎｐｎトランジスタのコレクタを前
記ＰチャネルＭＯＳトランジスタのゲートに接続し、同
第２ｎｐｎトランジスタのエミッタを抵抗を介して低電
位側電源に接続して構成し、動作電圧の上昇に基づい
て、第１ｎｐｎトランジスタが同第１ｎｐｎトランジス
タのコレクタ電流を増大させて前記動作電圧を低下させ
るように動作するとともに、第２ｎｐｎトランジスタが
ＰチャネルＭＯＳトランジスタのドレイン電流を減少さ
せて前記動作電圧を低下させるように動作する。

【００２１】請求項６に記載の発明では、前記電流源回
路は、ゲートを互いに接続した一対の第１及び第２Ｐチ
ャネルＭＯＳトランジスタのソースを高電位側電源に接
続し、前記第１ＰチャネルＭＯＳトランジスタのドレイ
ンをゲートに接続するとともに定電流源を介して低電位
側電源に接続したカレントミラー回路で構成し、前記第
２ＰチャネルＭＯＳトランジスタのドレインから前記定
電流源及び第２ｎｐｎトランジスタのコレクタ電流に基
づいた動作電流を出力する。

【００２２】請求項７に記載の発明では、動作電流及び
動作電圧の供給に基づいて、バイポーラトランジスタの
バンドギャップバイアスに基づく定電圧を出力信号とし
て出力する電圧生成回路と、前記電圧生成回路に、前記
動作電流及び動作電圧を供給する電流源回路とを備えた
定電圧生成回路であって、前記電圧生成回路は、動作電
圧入力端子と低電位側電源との間に、エミッタが抵抗に
接続されたｎｐｎトランジスタと、ダイオード接続され
たｎｐｎトランジスタを並列に接続するとともに、互い
のベースを接続して構成し、前記出力信号を前記ダイオ
ード接続されたｎｐｎトランジスタのコレクタ電流に基
づいて出力し、前記電流源回路は、ゲートを互いに接続
した一対の第１及び第２ＰチャネルＭＯＳトランジスタ
のソースを高電位側電源に接続し、前記第１Ｐチャネル
ＭＯＳトランジスタのドレインをゲートに接続するとと
もに定電流源を介して低電位側電源に接続したカレント
ミラー回路で構成し、前記第２ＰチャネルＭＯＳトラン
ジスタのドレインから前記定電流源に基づいた動作電流
を出力する。

【００２３】請求項８に記載の発明では、動作電流及び
動作電圧の供給に基づいて、バイポーラトランジスタの
バンドギャップバイアスに基づく定電圧を出力信号とし
て出力する電圧生成回路と、前記電圧生成回路に、前記
動作電流及び動作電圧を供給する電流源回路と、前記出
力信号の電圧変動に基づく前記動作電圧の変動を検出し
て、該動作電圧の変動を抑制するように前記動作電流を
制御する負帰還回路とを備えた定電圧生成回路であっ
て、前記電圧生成回路は、動作電圧入力端子と低電位側
電源との間に、エミッタが抵抗に接続されたｎｐｎトラ
ンジスタと、ダイオード接続されたｎｐｎトランジスタ
を並列に接続するとともに、互いのベースを接続して構
成し、前記出力信号を前記ダイオード接続されたｎｐｎ
トランジスタのコレクタ電流に基づいて出力し、前記電
流源回路は、ゲートを互いに接続した一対の第１及び第
２ＰチャネルＭＯＳトランジスタのソースを高電位側電
源に接続し、前記第１ＰチャネルＭＯＳトランジスタの
ドレインをゲートに接続するとともに定電流源を介して
低電位側電源に接続したカレントミラー回路で構成し、
前記第２ＰチャネルＭＯＳトランジスタのドレインから
前記定電流源及び第２ｎｐｎトランジスタのコレクタ電
流に基づいた動作電流を出力し、前記負帰還回路は、第
１ｎｐｎトランジスタのベースを前記エミッタが抵抗に
接続されたｎｐｎトランジスタのコレクタに接続し、同
第１ｎｐｎトランジスタのコレクタを前記動作電圧入力
端子に接続するとともに、同第１ｎｐｎトランジスタの
エミッタを低電位側電源に接続し、前記動作電流がベー
スに入力される第２ｎｐｎトランジスタのコレクタを前
記ＰチャネルＭＯＳトランジスタのゲートに接続し、同
第２ｎｐｎトランジスタのエミッタを抵抗を介して低電
位側電源に接続して構成し、動作電圧の上昇に基づい
て、第１ｎｐｎトランジスタが同第１ｎｐｎトランジス
タのコレクタ電流を増大させて前記動作電圧を低下させ
るように動作するとともに、第２ｎｐｎトランジスタが
ＰチャネルＭＯＳトランジスタのドレイン電流を減少さ
せて前記動作電圧を低下させるように動作する。

【００２４】（作用）請求項１に記載の発明によれば、
高電位側電源ＶDDと低電位側電源ＶSSとの間には、バイ
ポーラトランジスタのベース・エミッタ間電圧降下と、
ＰチャネルＭＯＳトランジスタ１０２のソース・ドレイ
ン間電圧降下とが直列に介在される。従って、この定電
圧生成回路では、高電位側電源ＶDDが低電位側電源ＶSS
に対してほぼバイポーラトランジスタのベース・エミッ
タ間電圧降下分高い電位であれば、正常に出力信号Ｓが
出力される。

【００２５】請求項２に記載の発明によれば、高電位側
電源と低電位側電源との間には、バイポーラトランジス
タのベース・エミッタ間電圧降下と、ＰチャネルＭＯＳ
トランジスタのソース・ドレイン間電圧降下とが直列に
介在される。従って、この定電圧生成回路では、高電位
側電源が低電位側電源に対してほぼバイポーラトランジ
スタのベース・エミッタ間電圧降下分高い電位であれ
ば、正常に出力信号が出力される。しかも、出力信号の
電圧変動に基づく前記動作電圧の変動は負帰還回路にて
検出され、該動作電圧の変動が抑制されるように動作電
流が制御される。

【００２６】請求項３に記載の発明によれば、動作電圧
が上昇しようとすると、ｎｐｎトランジスタのベースに
供給される電流が増大して、同トランジスタのコレクタ
電流が増大し、動作電圧の上昇が抑制される。

【００２７】請求項４に記載の発明によれば、動作電圧
が上昇しようとすると、ｎｐｎトランジスタのベースに
供給される電流が増大して、同トランジスタのコレクタ
電流が増大する。すると、抵抗に流れる電流が増大し
て、該抵抗の両端子間の電位差が増大することから、ｎ
ｐｎトランジスタのコレクタ電位、すなわちＰチャネル
ＭＯＳトランジスタのゲート電位が上昇する。従って、
ＰチャネルＭＯＳトランジスタのドレイン電流、すなわ
ち電流源回路から出力される動作電流が減少され、動作
電圧の上昇が抑制される。

【００２８】請求項５に記載の発明によれば、動作電圧
が上昇しようとすると、第１ｎｐｎトランジスタのベー
スに供給される電流が増大して、同トランジスタのコレ
クタ電流が増大し、動作電圧の上昇が抑制される。

【００２９】また、動作電圧が上昇しようとすると、第
２ｎｐｎトランジスタのベースに供給される電流が増大
して、同トランジスタのコレクタ電流が増大する。する
と、抵抗に流れる電流が増大して、該抵抗の両端子間の
電位差が増大することから、第２ｎｐｎトランジスタの
コレクタ電位、すなわちＰチャネルＭＯＳトランジスタ
のゲート電位が上昇する。従って、ＰチャネルＭＯＳト
ランジスタのドレイン電流、すなわち電流源回路から出
力される動作電流が減少され、動作電圧の上昇が抑制さ
れる。

【００３０】請求項６に記載の発明によれば、高電位側
電源から動作電圧入力端子に第２ＰチャネルＭＯＳトラ
ンジスタを介して定電流源及び第２ｎｐｎトランジスタ
のコレクタ電流に基づいた動作電流が出力される。

【００３１】請求項７に記載の発明によれば、高電位側
電源から動作電圧入力端子に第２ＰチャネルＭＯＳトラ
ンジスタを介して定電流源に基づいた動作電流が出力さ
れる。すると、エミッタが抵抗に接続されたｎｐｎトラ
ンジスタと、ダイオード接続されたｎｐｎトランジスタ
にベース電流が供給され、両トランジスタにエミッタ電
流が流れる。このとき、エミッタが抵抗に接続されたｎ
ｐｎトランジスタのエミッタ電流は定電流となる。従っ
て、動作電圧は定電圧となり、ダイオード接続されたｎ
ｐｎトランジスタのコレクタ電流は定電流となる。その
結果、出力信号は定電圧となる。

【００３２】しかも、高電位側電源と低電位側電源との
間には、ｎｐｎトランジスタのベース・エミッタ間電圧
降下と、第２ＰチャネルＭＯＳトランジスタのソース・
ドレイン間電圧降下とが直列に介在される。従って、こ
の定電圧生成回路では、高電位側電源が低電位側電源に
対してほぼバイポーラトランジスタのベース・エミッタ
間電圧降下分高い電位であれば、正常に出力信号が出力
される。

【００３３】請求項８に記載の発明によれば、高電位側
電源から動作電圧入力端子に第２ＰチャネルＭＯＳトラ
ンジスタを介して定電流源及び第２ｎｐｎトランジスタ
のコレクタ電流に基づいた動作電流が出力される。する
と、エミッタが抵抗に接続されたｎｐｎトランジスタ
と、ダイオード接続されたｎｐｎトランジスタにベース
電流が供給され、両トランジスタにエミッタ電流が流れ
る。このとき、エミッタが抵抗に接続されたｎｐｎトラ
ンジスタのエミッタ電流は定電流となる。従って、動作
電圧は定電圧となり、ダイオード接続されたｎｐｎトラ
ンジスタのコレクタ電流は定電流となる。その結果、出
力信号は定電圧となる。

【００３４】しかも、動作電圧が上昇しようとすると、
第１ｎｐｎトランジスタのベースに供給される電流が増
大して、同トランジスタのコレクタ電流が増大し、動作
電圧の上昇が抑制される。

【００３５】また、動作電圧が上昇しようとすると、第
２ｎｐｎトランジスタのベースに供給される電流が増大
して、同トランジスタのコレクタ電流が増大する。する
と、抵抗に流れる電流が増大して、該抵抗の両端子間の
電位差が増大することから、第２ｎｐｎトランジスタの
コレクタ電位、すなわちＰチャネルＭＯＳトランジスタ
のゲート電位が上昇する。従って、ＰチャネルＭＯＳト
ランジスタのドレイン電流、すなわち電流源回路から出
力される動作電流が減少され、動作電圧の上昇が抑制さ
れる。

【００３６】さらに、高電位側電源と低電位側電源との
間には、ｎｐｎトランジスタのベース・エミッタ間電圧
降下と、第２ＰチャネルＭＯＳトランジスタのソース・
ドレイン間電圧降下とが直列に介在される。従って、こ
の定電圧生成回路では、高電位側電源が低電位側電源に
対してほぼバイポーラトランジスタのベース・エミッタ
間電圧降下分高い電位であれば、正常に出力信号が出力
される。

【００３７】

【発明の実施の形態】図２は、本発明を具体化したバン
ドギャップバイアス回路の一実施の形態を示す。トラン
ジスタＴ4 ，Ｔ5 及び抵抗Ｒ５，Ｒ７，Ｒ８は、前記従
来のバンドギャップバイアス回路と同様の電圧生成回路
を構成するため、同一の符号を付して説明する。

【００３８】ＰチャネルＭＯＳトランジスタＴ6 のソー
スは、電源Ｖccに接続され、同トランジスタＴ6 のドレ
インは同トランジスタＴ6 のゲート及びｎｐｎトランジ
スタＴ7 のコレクタに接続されるとともに、定電流源１
を介してグランドＧＮＤに接続されている。

【００３９】ＰチャネルＭＯＳトランジスタＴ8 のソー
スは、電源Ｖccに接続され、同トランジスタＴ8 のゲー
トは前記トランジスタＴ6 のゲートに接続されている。
前記トランジスタＴ7 のエミッタは抵抗Ｒ９を介してグ
ランドＧＮＤに接続され、同トランジスタＴ7 のベー
ス、即ちノードＮ２は前記トランジスタＴ8 のドレイン
に接続されている。

【００４０】従って、前記トランジスタＴ6 ，Ｔ8 は電
流源回路及びカレントミラー回路を構成し、トランジス
タＴ8 には定電流源１に流れる電流Ｉ1 及びトランジス
タＴ7 のコレクタ電流の和と同一値のドレイン電流が流
れる。

【００４１】前記ノードＮ２は、ｎｐｎトランジスタＴ
9 のコレクタに接続されている。前記トランジスタＴ9
のエミッタは、グランドＧＮＤに接続されている。前記
ノードＮ２は、抵抗Ｒ１０を介して前記トランジスタＴ
9 のベース及び前記トランジスタＴ4 のコレクタに接続
されている。

【００４２】前記ノードＮ２は、抵抗Ｒ１１を介して出
力端子Ｔout に接続されるとともに、同抵抗Ｒ１１及び
抵抗Ｒ７を介して前記トランジスタＴ5 のコレクタ及び
ベースに接続されている。前記トランジスタＴ5 のベー
スは抵抗Ｒ８を介して前記トランジスタＴ4 のベースに
接続され、同トランジスタＴ5 のエミッタはグランドＧ
ＮＤに接続されている。

【００４３】前記トランジスタＴ4 は、前記トランジス
タＴ5 ，Ｔ7 , Ｔ9 のｎ倍（例えば、３倍）のサイズで
形成されている。次に、上記のように構成されたバンド
ギャップバイアス回路の動作を説明する。

【００４４】電源Ｖccの投入に基づいて、定電流源１に
流れる電流Ｉ1 に基づく動作電流としての定電流ＩD8が
トランジスタＴ8 からノードＮ２に供給される。する
と、トランジスタＴ4 ，Ｔ5 にベース電流が供給され、
同トランジスタＴ4 ，Ｔ5 にエミッタ電流ＩE4，ＩE5が
流れる。

【００４５】このとき、トランジスタＴ4 に流れるエミ
ッタ電流ＩE4は、前記従来例と同様な動作で、定電流と
なる。また、トランジスタＴ9 には抵抗Ｒ１０を介して
一定のベース電流が供給され、トランジスタＴ7 にはノ
ードＮ２から一定のベース電流が供給される。従って、
トランジスタＴ7 ，Ｔ9 には一定のコレクタ電流が流れ
る。

【００４６】このような動作により、トランジスタＴ6
，Ｔ8 のゲート電位及びノードＮ２で生成される動作
電圧としてのコモン電圧Ｖrcm は定電圧となり、出力端
子Ｔout から出力される出力信号Ｖcsは抵抗Ｒ１１，Ｒ
７に流れる定電流に基づいて定電圧となる。

【００４７】電源Ｖccの電圧変動あるいは周辺温度の変
動等により出力電圧Ｖcsが上昇しようとすると、ノード
Ｎ２には定電流ＩD8が供給されていることから、コモン
電圧Ｖrcm が上昇しようとする。

【００４８】すると、トランジスタＴ4 のコレクタ電流
が定電流であることから、抵抗Ｒ１０を介してトランジ
スタＴ9 のベースに供給されるベース電流が増大して、
同トランジスタＴ9 のコレクタ電流が増大し、コモン電
圧Ｖrcm の上昇が抑制される。即ち、本実施の形態で
は、トランジスタＴ9 が負帰還回路の第１ｎｐｎトラン
ジスタを構成している。

【００４９】同時に、コモン電圧Ｖrcm が上昇しようと
すると、トランジスタＴ7 のベース電流が増大して、同
トランジスタＴ7 のコレクタ電流Ｉc7が増大する。する
と、抵抗Ｒ９に流れる電流が増大して、抵抗Ｒ９の両端
子間の電位差が増大することから、トランジスタＴ7 の
コレクタ電位、すなわちトランジスタＴ8 のゲート電位
が上昇する。

【００５０】この結果、トランジスタＴ8 のドレイン電
流が減少して、コモン電圧Ｖrcm の上昇が抑制されて、
出力電圧Ｖcsの上昇が抑制される。即ち、本実施の形態
では、トランジスタＴ7 が負帰還回路の第２ｎｐｎトラ
ンジスタを構成している。

【００５１】一方、出力電圧Ｖcsが低下しようとする
と、ノードＮ２には定電流ＩD8が供給されていることか
ら、コモン電圧Ｖrcm が低下しようとする。すると、ト
ランジスタＴ4 のコレクタ電流が定電流であることか
ら、抵抗Ｒ１０を介してトランジスタＴ9 のベースに供
給されるベース電流が減少して、同トランジスタＴ9 の
コレクタ電流が減少し、コモン電圧Ｖrcm の低下が抑制
される。

【００５２】同時に、コモン電圧Ｖrcm が低下しようと
すると、トランジスタＴ7 のベース電流が減少して、同
トランジスタＴ7 のコレクタ電流Ｉc7が減少する。する
と、抵抗Ｒ９に流れる電流が減少して、抵抗Ｒ９の両端
子間の電位差が減少することから、トランジスタＴ7 の
コレクタ電位、すなわちトランジスタＴ8 のゲート電位
が低下する。

【００５３】この結果、トランジスタＴ8 のドレイン電
流が増大して、コモン電圧Ｖrcm の低下が抑制されて、
出力電圧Ｖcsの上昇が抑制される。従って、トランジス
タＴ7 , Ｔ9 は出力電圧Ｖcsの変動を抑制する負帰還回
路として動作する。

【００５４】上記のように構成されたバンドギャップバ
イアス回路では、次に示す作用効果を得ることができ
る。 （１）電源Ｖccの投入に基づいて、定電圧の出力信号Ｖ
csを出力することができる。 （２）負帰還回路の動作により、出力信号Ｖcsの変動が
抑制されるため、定電圧の出力信号Ｖcsを安定して出力
することができる。 （３）電源ＶccとグランドＧＮＤとの間には、トランジ
スタＴ4 ，Ｔ5 ，Ｔ7 ，Ｔ9 のいずれか一つのベース・
エミッタ間電圧降下と、トランジスタＴ6 ，Ｔ8のいず
れかのソース・ドレイン間電圧降下とを直列に介在させ
た構成とすることができる。また、トランジスタＴ6 ，
Ｔ8 のソース・ドレイン間電圧降下は、トランジスタＴ
4 ，Ｔ5 ，Ｔ7 ，Ｔ9 のベース・エミッタ間電圧降下に
比して十分に小さな値とすることができる。 （４）従って、このバンドギャップバイアス回路では、
前記従来例のバンドギャップバイアス回路を正常に動作
させるための最低電源電圧に対し、ほぼｎｐｎトランジ
スタのベース・エミッタ間電圧降下分低い電源電圧でも
安定して動作することが可能となる。 （５）このバンドギャップバイアス回路を搭載した半導
体装置の電源電圧を低電圧化することができる。また、
当該半導体装置を搭載した電子機器の電源電圧を低電圧
化して、消費電力を低減することができる。

【００５５】

【発明の効果】以上詳述したように、この発明は電源電
圧を低電圧化しながら、安定した動作を確保し得る定電
圧生成回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】実施の形態のバンドギャップバイアス回路を示
す回路図である。

【図３】従来のバンドギャップバイアス回路を示す回路
図である。

【符号の説明】

１００ 電圧生成回路 １０１ 電流源回路 １０２ ＰチャネルＭＯＳトランジスタ Ｉ 動作電流 Ｖ 動作電圧 Ｓ 出力信号

Claims (8)

【特許請求の範囲】
1. 【請求項１】 動作電流及び動作電圧の供給に基づい
   て、バイポーラトランジスタのバンドギャップバイアス
   に基づく定電圧を出力信号として出力する電圧生成回路
   と、 前記電圧生成回路に、前記動作電流及び動作電圧を供給
   する電流源回路とを備えた定電圧生成回路であって、 前記電圧生成回路の動作電圧入力端子と低電位側電源と
   の間には、バイポーラトランジスタのベース・エミッタ
   間電圧降下を１段のみ介在させ、前記動作電圧入力端子
   と高電位側電源との間には、前記電流源回路の出力素子
   としてＰチャネルＭＯＳトランジスタを接続したことを
   特徴とする定電圧生成回路。
2. 【請求項２】 動作電流及び動作電圧の供給に基づい
   て、バイポーラトランジスタのバンドギャップバイアス
   に基づく定電圧を出力信号として出力する電圧生成回路
   と、 前記電圧生成回路に、前記動作電流及び動作電圧を供給
   する電流源回路と、 前記出力信号の電圧変動に基づく前記動作電圧の変動を
   検出して、該動作電圧の変動を抑制するように前記動作
   電流を制御する負帰還回路とを備えた定電圧生成回路で
   あって、 前記電圧生成回路及び負帰還回路の動作電圧入力端子と
   低電位側電源との間には、バイポーラトランジスタのベ
   ース・エミッタ間電圧降下を１段のみ介在させ、前記動
   作電圧入力端子と高電位側電源との間には、前記電流源
   回路の出力素子としてＰチャネルＭＯＳトランジスタを
   接続したことを特徴とする定電圧生成回路。
3. 【請求項３】 前記負帰還回路は、前記動作電流が抵抗
   を介してベースに入力されるｎｐｎトランジスタのコレ
   クタを前記動作電圧入力端子に接続し、同ｎｐｎトラン
   ジスタのエミッタを低電位側電源に接続して構成し、動
   作電圧の上昇に基づいて該ｎｐｎトランジスタのコレク
   タ電流を増大させて前記動作電圧を低下させるように動
   作することを特徴とする請求項２に記載の定電圧生成回
   路。
4. 【請求項４】 前記負帰還回路は、前記動作電流がベー
   スに入力されるｎｐｎトランジスタのコレクタを前記Ｐ
   チャネルＭＯＳトランジスタのゲートに接続し、同ｎｐ
   ｎトランジスタのエミッタを抵抗を介して低電位側電源
   に接続して構成し、動作電圧の上昇に基づいてＰチャネ
   ルＭＯＳトランジスタのドレイン電流を減少させて前記
   動作電圧を低下させるように動作することを特徴とする
   請求項２に記載の定電圧生成回路。
5. 【請求項５】 前記負帰還回路は、 前記動作電流が抵抗を介してベースに入力される第１ｎ
   ｐｎトランジスタのコレクタを前記動作電圧入力端子に
   接続するとともに、同第１ｎｐｎトランジスタのエミッ
   タを低電位側電源に接続し、前記動作電流がベースに入
   力される第２ｎｐｎトランジスタのコレクタを前記Ｐチ
   ャネルＭＯＳトランジスタのゲートに接続し、同第２ｎ
   ｐｎトランジスタのエミッタを抵抗を介して低電位側電
   源に接続して構成し、 動作電圧の上昇に基づいて、第１ｎｐｎトランジスタが
   同第１ｎｐｎトランジスタのコレクタ電流を増大させて
   前記動作電圧を低下させるように動作するとともに、第
   ２ｎｐｎトランジスタがＰチャネルＭＯＳトランジスタ
   のドレイン電流を減少させて前記動作電圧を低下させる
   ように動作することを特徴とする請求項２に記載の定電
   圧生成回路。
6. 【請求項６】 前記電流源回路は、ゲートを互いに接続
   した一対の第１及び第２ＰチャネルＭＯＳトランジスタ
   のソースを高電位側電源に接続し、前記第１Ｐチャネル
   ＭＯＳトランジスタのドレインをゲートに接続するとと
   もに定電流源を介して低電位側電源に接続したカレント
   ミラー回路で構成し、前記第２ＰチャネルＭＯＳトラン
   ジスタのドレインから前記定電流源及び第２ｎｐｎトラ
   ンジスタのコレクタ電流に基づいた動作電流を出力する
   ことを特徴とする請求項１乃至５のいずれか１項に記載
   の定電圧生成回路。
7. 【請求項７】 動作電流及び動作電圧の供給に基づい
   て、バイポーラトランジスタのバンドギャップバイアス
   に基づく定電圧を出力信号として出力する電圧生成回路
   と、 前記電圧生成回路に、前記動作電流及び動作電圧を供給
   する電流源回路とを備えた定電圧生成回路であって、 前記電圧生成回路は、動作電圧入力端子と低電位側電源
   との間に、エミッタが抵抗に接続されたｎｐｎトランジ
   スタと、ダイオード接続されたｎｐｎトランジスタを並
   列に接続するとともに、互いのベースを接続して構成
   し、前記出力信号を前記ダイオード接続されたｎｐｎト
   ランジスタのコレクタ電流に基づいて出力し、 前記電流源回路は、ゲートを互いに接続した一対の第１
   及び第２ＰチャネルＭＯＳトランジスタのソースを高電
   位側電源に接続し、前記第１ＰチャネルＭＯＳトランジ
   スタのドレインをゲートに接続するとともに定電流源を
   介して低電位側電源に接続したカレントミラー回路で構
   成し、前記第２ＰチャネルＭＯＳトランジスタのドレイ
   ンから前記定電流源に基づいた動作電流を出力すること
   を特徴とする定電圧生成回路。
8. 【請求項８】 動作電流及び動作電圧の供給に基づい
   て、バイポーラトランジスタのバンドギャップバイアス
   に基づく定電圧を出力信号として出力する電圧生成回路
   と、 前記電圧生成回路に、前記動作電流及び動作電圧を供給
   する電流源回路と、 前記出力信号の電圧変動に基づく前記動作電圧の変動を
   検出して、該動作電圧の変動を抑制するように前記動作
   電流を制御する負帰還回路とを備えた定電圧生成回路で
   あって、 前記電圧生成回路は、動作電圧入力端子と低電位側電源
   との間に、エミッタが抵抗に接続されたｎｐｎトランジ
   スタと、ダイオード接続されたｎｐｎトランジスタを並
   列に接続するとともに、互いのベースを接続して構成
   し、前記出力信号を前記ダイオード接続されたｎｐｎト
   ランジスタのコレクタ電流に基づいて出力し、 前記電流源回路は、ゲートを互いに接続した一対の第１
   及び第２ＰチャネルＭＯＳトランジスタのソースを高電
   位側電源に接続し、前記第１ＰチャネルＭＯＳトランジ
   スタのドレインをゲートに接続するとともに定電流源を
   介して低電位側電源に接続したカレントミラー回路で構
   成し、前記第２ＰチャネルＭＯＳトランジスタのドレイ
   ンから前記定電流源及び第２ｎｐｎトランジスタのコレ
   クタ電流に基づいた動作電流を出力し、 前記負帰還回路は、第１ｎｐｎトランジスタのベースを
   前記エミッタが抵抗に接続されたｎｐｎトランジスタの
   コレクタに接続し、同第１ｎｐｎトランジスタのコレク
   タを前記動作電圧入力端子に接続するとともに、同第１
   ｎｐｎトランジスタのエミッタを低電位側電源に接続
   し、 前記動作電流がベースに入力される第２ｎｐｎトランジ
   スタのコレクタを前記ＰチャネルＭＯＳトランジスタの
   ゲートに接続し、同第２ｎｐｎトランジスタのエミッタ
   を抵抗を介して低電位側電源に接続して構成し、 動作電圧の上昇に基づいて、第１ｎｐｎトランジスタが
   同第１ｎｐｎトランジスタのコレクタ電流を増大させて
   前記動作電圧を低下させるように動作するとともに、第
   ２ｎｐｎトランジスタがＰチャネルＭＯＳトランジスタ
   のドレイン電流を減少させて前記動作電圧を低下させる
   ように動作することを特徴とする定電圧生成回路。