JP3097593B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に演算増幅器においてその出力ダイナミックレ
ンジの拡大に好適な半導体装置に関する。
関し、特に演算増幅器においてその出力ダイナミックレ
ンジの拡大に好適な半導体装置に関する。
【０００２】
【従来の技術】従来の半導体チップ上に形成される演算
増幅回路の構成の一例を図４（Ａ）に示す。図４（Ａ）
を参照して、従来の演算増幅回路は、初段（入力段）差
動増幅器、次段電圧増幅器、出力段から構成されてお
り、このうち、初段差動増幅器は、反転入力端子１２
６、正転入力端子１２７にベースをそれぞれ接続しコレ
クタを低位側（最低電位）電源端子１２８に接続したＰ
ＮＰトランジスタ１０１、１０８と、ＰＮＰトランジス
タ１０１、１０８のエミッタと高位側電源端子１２９間
にそれぞれ接続されたＰＮＰトランジスタ１０２、１０
９と、エミッタが共通接続されベースがＰＮＰトランジ
スタ１０１、１０８のエミッタにそれぞれ接続され差動
対を構成するＰＮＰトランジスタ１０３、１０４と、差
動対の共通接続されたエミッタと高位側電源端子１２９
の間に接続されたＰＮＰトランジスタ１０５と、差動対
の負荷を構成しカレントミラー回路接続のＮＰＮトラン
ジスタ１０６、１０７と、を備えて構成されている。
増幅回路の構成の一例を図４（Ａ）に示す。図４（Ａ）
を参照して、従来の演算増幅回路は、初段（入力段）差
動増幅器、次段電圧増幅器、出力段から構成されてお
り、このうち、初段差動増幅器は、反転入力端子１２
６、正転入力端子１２７にベースをそれぞれ接続しコレ
クタを低位側（最低電位）電源端子１２８に接続したＰ
ＮＰトランジスタ１０１、１０８と、ＰＮＰトランジス
タ１０１、１０８のエミッタと高位側電源端子１２９間
にそれぞれ接続されたＰＮＰトランジスタ１０２、１０
９と、エミッタが共通接続されベースがＰＮＰトランジ
スタ１０１、１０８のエミッタにそれぞれ接続され差動
対を構成するＰＮＰトランジスタ１０３、１０４と、差
動対の共通接続されたエミッタと高位側電源端子１２９
の間に接続されたＰＮＰトランジスタ１０５と、差動対
の負荷を構成しカレントミラー回路接続のＮＰＮトラン
ジスタ１０６、１０７と、を備えて構成されている。
【０００３】次段電圧増幅器は、差動対の出力（トラン
ジスタ１０４のコレクタ電位）を入力とするエミッタフ
ォロワ構成のＰＮＰトランジスタ１１０と、エミッタフ
ォロワの電流源として作用するＰＮＰトランジスタ１１
１と、トランジスタ１１０のエミッタ電位をダイオード
接続されたＮＰＮトランジスタ１１３を介してベース入
力とするＮＰＮトランジスタ１１４と、ＮＰＮトランジ
スタ１１４のコレクタと高位側電源１２９間に接続され
たＰＮＰトランジスタ１１５と、トランジスタ１１４、
１１５の共通接続点とトランジスタ１１０のベース間に
接続された位相補償用コンデンサ１１２と、を備えて構
成されている。
ジスタ１０４のコレクタ電位）を入力とするエミッタフ
ォロワ構成のＰＮＰトランジスタ１１０と、エミッタフ
ォロワの電流源として作用するＰＮＰトランジスタ１１
１と、トランジスタ１１０のエミッタ電位をダイオード
接続されたＮＰＮトランジスタ１１３を介してベース入
力とするＮＰＮトランジスタ１１４と、ＮＰＮトランジ
スタ１１４のコレクタと高位側電源１２９間に接続され
たＰＮＰトランジスタ１１５と、トランジスタ１１４、
１１５の共通接続点とトランジスタ１１０のベース間に
接続された位相補償用コンデンサ１１２と、を備えて構
成されている。
【０００４】出力段は、高位側電源１２９と低位側電源
１２８の間に直列に接続され、トランジスタ１１４、１
１５の共通接続点をベースに接続したＮＰＮトランジス
タ１１６とＰＮＰトランジスタ１１７とを備え、トラン
ジスタ１１６と１１７の共通接続点は出力端子１３０に
接続されると共に電流源１２３に接続されている。さら
に、出力段と各部（入力段差動増幅回路、次段電圧増幅
回路の各部）に電流を供給するための電流源１２２を有
し、この電流は、カレントミラーの電流入力端を構成す
るＰＮＰトランジスタ１１８に入力されカレントミラー
の電流出力端を構成するトランジスタ１０２、１０５、
１０９、１１１、１１５から出力される。
１２８の間に直列に接続され、トランジスタ１１４、１
１５の共通接続点をベースに接続したＮＰＮトランジス
タ１１６とＰＮＰトランジスタ１１７とを備え、トラン
ジスタ１１６と１１７の共通接続点は出力端子１３０に
接続されると共に電流源１２３に接続されている。さら
に、出力段と各部（入力段差動増幅回路、次段電圧増幅
回路の各部）に電流を供給するための電流源１２２を有
し、この電流は、カレントミラーの電流入力端を構成す
るＰＮＰトランジスタ１１８に入力されカレントミラー
の電流出力端を構成するトランジスタ１０２、１０５、
１０９、１１１、１１５から出力される。
【０００５】ところで、図４（Ａ）に示した従来の演算
増幅回路は、汎用オペアンプ（演算増幅回路）の回路構
成であり、基本動作原理は周知であるので、その説明は
省略し、以下では、出力電圧範囲について説明する。
増幅回路は、汎用オペアンプ（演算増幅回路）の回路構
成であり、基本動作原理は周知であるので、その説明は
省略し、以下では、出力電圧範囲について説明する。
【０００６】図４（Ａ）に示した回路構成において、出
力端子１３０の出力電圧の範囲は、図４（Ｂ）に示すよ
うな範囲で出力可能とされ、高位側電源１２９である電
源電圧ＶＣＣ側で、Ｖom +の電圧で制限されている。こ
れは、ＰＮＰトランジスタ１１６のベース−エミッタ間
電圧をＶBE、ＰＮＰトランジスタ１１５のコレクタ−エ
ミッタ間電圧をＶCEとした時、次式（１）で与えられる
電圧まで出力できることによる。
力端子１３０の出力電圧の範囲は、図４（Ｂ）に示すよ
うな範囲で出力可能とされ、高位側電源１２９である電
源電圧ＶＣＣ側で、Ｖom +の電圧で制限されている。こ
れは、ＰＮＰトランジスタ１１６のベース−エミッタ間
電圧をＶBE、ＰＮＰトランジスタ１１５のコレクタ−エ
ミッタ間電圧をＶCEとした時、次式（１）で与えられる
電圧まで出力できることによる。
【０００７】Ｖom +＝ＶCC−（ＶBE＋ＶCE） …(1)
【０００８】例えば、ＶCC＝５Ｖ、ＶBE＝０．７Ｖ、Ｖ
CE＝０．１Ｖとすると、Ｖom +＝４．２Ｖとなり、低位
側電源１２８電位であるＧＮＤまたはＶＥＥから、４．
２Ｖまでの範囲しか出力できず、電源電圧ＶＣＣ付近の
電圧は出力することができない。
CE＝０．１Ｖとすると、Ｖom +＝４．２Ｖとなり、低位
側電源１２８電位であるＧＮＤまたはＶＥＥから、４．
２Ｖまでの範囲しか出力できず、電源電圧ＶＣＣ付近の
電圧は出力することができない。
【０００９】この出力電圧範囲を広げる方法として、従
来、例えば特開平５−５５４９０号公報には、入力電圧
に応じて２つのバッファアンプや電流源を切り替えると
いう構成が記載されている。
来、例えば特開平５−５５４９０号公報には、入力電圧
に応じて２つのバッファアンプや電流源を切り替えると
いう構成が記載されている。
【００１０】上記特開平５−５５４９０号公報に記載さ
れるバッファ回路では、入力信号に応じてある基準電圧
と比較して２種類のバッファアンプを切り替え、出力電
圧範囲を広げている。この構成の場合、１倍のアンプで
は問題ないが、反転増幅のような場合は、動作上不具合
が生じ、２つの増幅器の切り換わる極性が逆になり、事
実上、出力電圧範囲が広がらなくなってしまう、という
問題点を有している。入力側の信号に応じて増幅器を切
り替える場合の問題点について、図５を参照して説明す
る。
れるバッファ回路では、入力信号に応じてある基準電圧
と比較して２種類のバッファアンプを切り替え、出力電
圧範囲を広げている。この構成の場合、１倍のアンプで
は問題ないが、反転増幅のような場合は、動作上不具合
が生じ、２つの増幅器の切り換わる極性が逆になり、事
実上、出力電圧範囲が広がらなくなってしまう、という
問題点を有している。入力側の信号に応じて増幅器を切
り替える場合の問題点について、図５を参照して説明す
る。
【００１１】上記特開平５−５５４９０号公報に記載の
バッファ回路について、１組のバッファアンプの代わり
に、図５（Ａ）に示すように、１０倍の反転増幅器５
１、５２を用いた場合を例に説明する。なお、電圧比較
器５３はアンプの入力電圧と基準電圧（この場合、２．
５Ｖ）とを比較し、電圧比較器５３の出力に応じて切換
スイッチＳＷを切り換える。
バッファ回路について、１組のバッファアンプの代わり
に、図５（Ａ）に示すように、１０倍の反転増幅器５
１、５２を用いた場合を例に説明する。なお、電圧比較
器５３はアンプの入力電圧と基準電圧（この場合、２．
５Ｖ）とを比較し、電圧比較器５３の出力に応じて切換
スイッチＳＷを切り換える。
【００１２】反転増幅器は、入力信号の極性を出力信号
で極性反転しているため、２つの増幅器５１、５２の切
り換わる関係が逆になってしまい（図５（Ｂ）参照）、
結果的に出力電圧範囲が広がらない。このため、図５
（Ｃ）に示すような入力信号に対して、出力は電源電位
ＶＣＣ側及び接地電位ＧＮＤ側の出力電圧範囲でクラン
プされた状態となる。そして、正常動作させるには、ス
イッチの切り換わる関係を逆にしないと出力範囲が広が
らない。
で極性反転しているため、２つの増幅器５１、５２の切
り換わる関係が逆になってしまい（図５（Ｂ）参照）、
結果的に出力電圧範囲が広がらない。このため、図５
（Ｃ）に示すような入力信号に対して、出力は電源電位
ＶＣＣ側及び接地電位ＧＮＤ側の出力電圧範囲でクラン
プされた状態となる。そして、正常動作させるには、ス
イッチの切り換わる関係を逆にしないと出力範囲が広が
らない。
【００１３】また、出力側のスイッチＳＷとして、ＭＯ
Ｓトランジスタのスイッチを使って切り替えているの
で、出力電流ＩOが流れるとＭＯＳスイッチのオン抵抗
Ｒonにより、次式（２）のような電圧降下が発生し、結
果的に出力電圧範囲が狭くなる。
Ｓトランジスタのスイッチを使って切り替えているの
で、出力電流ＩOが流れるとＭＯＳスイッチのオン抵抗
Ｒonにより、次式（２）のような電圧降下が発生し、結
果的に出力電圧範囲が狭くなる。
【００１４】Ｖom +＝ＶCC−（ＩO×Ｒon） …(2)
【００１５】例えば、ＩO＝１０ｍＡ、Ｒon＝１００Ω
とすると、１Ｖの電圧降下が発生し、ＶCC＝５Ｖとする
と、出力電圧範囲は、ＧＮＤから４Ｖまでになる。
とすると、１Ｖの電圧降下が発生し、ＶCC＝５Ｖとする
と、出力電圧範囲は、ＧＮＤから４Ｖまでになる。
【００１６】
【発明が解決しようとする課題】上記したように、上記
従来技術は下記記載の問題点を有している。
従来技術は下記記載の問題点を有している。
【００１７】（１）まず、図４に示した従来の演算増幅
回路では、電源電圧ＶＣＣ付近の電圧を出力することが
できず、出力電圧範囲が狭いという問題点を有してい
る。
回路では、電源電圧ＶＣＣ付近の電圧を出力することが
できず、出力電圧範囲が狭いという問題点を有してい
る。
【００１８】（２）また、上記特開平５−５５４９０号
公報に記載されているバッファ回路も、入力信号のレベ
ルに応じて２つのバッファアンプを切り替えているた
め、図５に示すように、バッファアンプの代わりに、１
組の反転増幅回路にした場合には、不具合が生じてしま
う。
公報に記載されているバッファ回路も、入力信号のレベ
ルに応じて２つのバッファアンプを切り替えているた
め、図５に示すように、バッファアンプの代わりに、１
組の反転増幅回路にした場合には、不具合が生じてしま
う。
【００１９】また、２つのバッファアンプの出力を切り
替えるために出力側にＭＯＳスイッチを設けているが、
出力電流ＩOが流れるとＭＯＳスイッチのオン抵抗Ｒon
により電圧降下が発生し、結果的に出力電圧範囲が狭く
なるという問題点を有している。
替えるために出力側にＭＯＳスイッチを設けているが、
出力電流ＩOが流れるとＭＯＳスイッチのオン抵抗Ｒon
により電圧降下が発生し、結果的に出力電圧範囲が狭く
なるという問題点を有している。
【００２０】したがって、本発明は、バイポーラトラン
ジスタで構成した演算増幅回路は出力電圧範囲がベース
エミッタ間の電圧やコレクタ−エミッタ間の電圧により
出力電圧範囲が制限され電源電圧付近の電圧は出力でき
ないという問題点を解消するためになされたものであっ
て、その目的は、上記問題点を解消し、演算増幅回路の
出力電圧範囲を拡大するようにした半導体装置を提供す
ることにある。
ジスタで構成した演算増幅回路は出力電圧範囲がベース
エミッタ間の電圧やコレクタ−エミッタ間の電圧により
出力電圧範囲が制限され電源電圧付近の電圧は出力でき
ないという問題点を解消するためになされたものであっ
て、その目的は、上記問題点を解消し、演算増幅回路の
出力電圧範囲を拡大するようにした半導体装置を提供す
ることにある。
【００２１】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体集積回路は、前記演算増幅回路の出
力電圧に応じて前記演算増幅回路の出力段の電流源の電
流の向きを変え、出力ダイナミックレンジを拡大するも
のであり、入力段の差動増幅回路と、高位側電源と低位
側電源間に直列形態に接続され互いに逆極性の二つのト
ランジスタを含む出力段回路と、を少なくとも含む演算
増幅回路と、前記演算増幅回路の前記出力段回路の前記
互いに逆極性の二つのトランジスタの共通接続点の電圧
を所定の基準電圧と比較し、該比較結果に基づき、前記
出力段回路の前記互いに逆極性の二つのトランジスタの
前記共通接続点を、前記高位側電源側から電流を供給す
る第１の電流源側に、又は、前記低位側電源側に電流を
流し込む第２の電流源側に、切換えて接続する手段と、
を備えている。
め、本発明の半導体集積回路は、前記演算増幅回路の出
力電圧に応じて前記演算増幅回路の出力段の電流源の電
流の向きを変え、出力ダイナミックレンジを拡大するも
のであり、入力段の差動増幅回路と、高位側電源と低位
側電源間に直列形態に接続され互いに逆極性の二つのト
ランジスタを含む出力段回路と、を少なくとも含む演算
増幅回路と、前記演算増幅回路の前記出力段回路の前記
互いに逆極性の二つのトランジスタの共通接続点の電圧
を所定の基準電圧と比較し、該比較結果に基づき、前記
出力段回路の前記互いに逆極性の二つのトランジスタの
前記共通接続点を、前記高位側電源側から電流を供給す
る第１の電流源側に、又は、前記低位側電源側に電流を
流し込む第２の電流源側に、切換えて接続する手段と、
を備えている。
【００２２】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明の半導体装置は、その好ま
しい実施の形態において、入力段差動増幅回路、入力段
差動増幅回路の出力を電圧増幅する次段の電圧増幅回
路、及び、高位側電源と低位側電源間に直列形態に接続
され互いに逆極性の二つのトランジスタを含む出力段回
路を備えてなる演算増幅回路と、この演算増幅回路の出
力段回路の上記互いに逆極性の二つのトランジスタ（図
１の１６、１７）の共通接続点のノードの出力電圧と所
定の基準電圧とを比較する電圧比較器（図１の２２）
と、この比較結果に基づき、演算増幅回路の出力段回路
の上記互いに逆極性の二つのトランジスタの共通接続点
を、高位側電源（ＶＣＣ）側からの吐き出し（ソース）
電流を供給する第１の電流源側（図１の１９）に、又
は、吸い込み（シンク）電流を低位側電源（ＧＮＤまた
はＶＥＥ）側に流し込む第２の電流源（図１の２０）側
に、切換えて接続するスイッチ（図１の２１）と、を備
えて構成される。
いて以下に説明する。本発明の半導体装置は、その好ま
しい実施の形態において、入力段差動増幅回路、入力段
差動増幅回路の出力を電圧増幅する次段の電圧増幅回
路、及び、高位側電源と低位側電源間に直列形態に接続
され互いに逆極性の二つのトランジスタを含む出力段回
路を備えてなる演算増幅回路と、この演算増幅回路の出
力段回路の上記互いに逆極性の二つのトランジスタ（図
１の１６、１７）の共通接続点のノードの出力電圧と所
定の基準電圧とを比較する電圧比較器（図１の２２）
と、この比較結果に基づき、演算増幅回路の出力段回路
の上記互いに逆極性の二つのトランジスタの共通接続点
を、高位側電源（ＶＣＣ）側からの吐き出し（ソース）
電流を供給する第１の電流源側（図１の１９）に、又
は、吸い込み（シンク）電流を低位側電源（ＧＮＤまた
はＶＥＥ）側に流し込む第２の電流源（図１の２０）側
に、切換えて接続するスイッチ（図１の２１）と、を備
えて構成される。
【００２３】本発明の実施の形態において、演算増幅回
路の出力電圧に応じて演算増幅回路の出力段の電流源を
切り替えるための電圧比較器及び電流経路切替用スイッ
チ（図２のトランジスタ２０４、２０５、及び２０８、
２０９からなる電流スイッチ）により、演算増幅回路の
出力電圧に応じて演算増幅回路の出力段を第１の電流源
又は第２の電流源に接続し、出力段の機能を、ＮＰＮト
ランジスタのエミッタフォロワ回路と、ＰＮＰトランジ
スタのエミッタフォロワ回路と、に切り替えるように
し、出力電圧が高位側電源電圧ＶＣＣ付近、ＧＮＤ電位
付近の時にそれぞれエミッタフォロワで動作するため出
力電圧範囲が広げるようにしたものである。
路の出力電圧に応じて演算増幅回路の出力段の電流源を
切り替えるための電圧比較器及び電流経路切替用スイッ
チ（図２のトランジスタ２０４、２０５、及び２０８、
２０９からなる電流スイッチ）により、演算増幅回路の
出力電圧に応じて演算増幅回路の出力段を第１の電流源
又は第２の電流源に接続し、出力段の機能を、ＮＰＮト
ランジスタのエミッタフォロワ回路と、ＰＮＰトランジ
スタのエミッタフォロワ回路と、に切り替えるように
し、出力電圧が高位側電源電圧ＶＣＣ付近、ＧＮＤ電位
付近の時にそれぞれエミッタフォロワで動作するため出
力電圧範囲が広げるようにしたものである。
【００２４】
【実施例】上記した本発明の実施の形態について更に詳
細に説明するため、本発明の実施例について図面を参照
して説明する。図１は、本発明の一実施例の回路構成を
示す図である。図１を参照して、本実施例の演算増幅回
路は、初段（入力段）差動増幅器、次段電圧増幅器、出
力段から構成されており、このうち、初段差動増幅器
は、反転入力端子２６、正転入力端子２７にベースを接
続しコレクタを低位側電源端子２８に接続したＰＮＰト
ランジスタ１、８と、ＰＮＰトランジスタ１、８のエミ
ッタと高位側電源端子２９間にそれぞれ接続されたＰＮ
Ｐトランジスタ２、９と、エミッタが共通接続され、ベ
ースがＰＮＰトランジスタ１、８のエミッタにそれぞれ
接続され差動対を構成するＰＮＰトランジスタ３、４
と、差動対の共通接続されたエミッタと高位側電源２９
の間に接続されたＰＮＰトランジスタ５と、差動対の負
荷を構成しカレントミラー回路接続のＮＰＮトランジス
タ６、７と、を備えて構成されている。
細に説明するため、本発明の実施例について図面を参照
して説明する。図１は、本発明の一実施例の回路構成を
示す図である。図１を参照して、本実施例の演算増幅回
路は、初段（入力段）差動増幅器、次段電圧増幅器、出
力段から構成されており、このうち、初段差動増幅器
は、反転入力端子２６、正転入力端子２７にベースを接
続しコレクタを低位側電源端子２８に接続したＰＮＰト
ランジスタ１、８と、ＰＮＰトランジスタ１、８のエミ
ッタと高位側電源端子２９間にそれぞれ接続されたＰＮ
Ｐトランジスタ２、９と、エミッタが共通接続され、ベ
ースがＰＮＰトランジスタ１、８のエミッタにそれぞれ
接続され差動対を構成するＰＮＰトランジスタ３、４
と、差動対の共通接続されたエミッタと高位側電源２９
の間に接続されたＰＮＰトランジスタ５と、差動対の負
荷を構成しカレントミラー回路接続のＮＰＮトランジス
タ６、７と、を備えて構成されている。
【００２５】次段電圧増幅器は、差動対の出力（トラン
ジスタ４のコレクタ電位）を入力とするエミッタフォロ
ワ構成のＰＮＰトランジスタ１０と、エミッタフォロワ
の電流源であるＰＮＰトランジスタ１１と、トランジス
タ１０のエミッタ電位をダイオード接続されたＮＰＮト
ランジスタ１３を介してベース入力とするＮＰＮトラン
ジスタ１４と、ＮＰＮトランジスタ１４のコレクタと高
位側電源２９間に接続されたＰＮＰトランジスタ１５
と、トランジスタ１４、１５の共通接続点とＰＮＰトラ
ンジスタ１０のベース間に接続された位相補償用コンデ
ンサ１２と、を備えて構成されている。
ジスタ４のコレクタ電位）を入力とするエミッタフォロ
ワ構成のＰＮＰトランジスタ１０と、エミッタフォロワ
の電流源であるＰＮＰトランジスタ１１と、トランジス
タ１０のエミッタ電位をダイオード接続されたＮＰＮト
ランジスタ１３を介してベース入力とするＮＰＮトラン
ジスタ１４と、ＮＰＮトランジスタ１４のコレクタと高
位側電源２９間に接続されたＰＮＰトランジスタ１５
と、トランジスタ１４、１５の共通接続点とＰＮＰトラ
ンジスタ１０のベース間に接続された位相補償用コンデ
ンサ１２と、を備えて構成されている。
【００２６】出力段は、高位側電源２９と低位側電源２
８の間に直列に接続され、トランジスタ１４、１５の共
通接続点をベースに接続したＮＰＮトランジスタ１６
と、ＰＮＰトランジスタ１７と、を備え、トランジスタ
１６と１７の共通接続点は出力端子３０に接続されてい
る。出力段と各部に電流を供給するための電流源２３を
有し、この電流は、カレントミラーの電流入力端を構成
するＰＮＰトランジスタ１８に入力されカレントミラー
の電流出力端を構成するトランジスタ２、５、９、１
１、１５から出力される。
８の間に直列に接続され、トランジスタ１４、１５の共
通接続点をベースに接続したＮＰＮトランジスタ１６
と、ＰＮＰトランジスタ１７と、を備え、トランジスタ
１６と１７の共通接続点は出力端子３０に接続されてい
る。出力段と各部に電流を供給するための電流源２３を
有し、この電流は、カレントミラーの電流入力端を構成
するＰＮＰトランジスタ１８に入力されカレントミラー
の電流出力端を構成するトランジスタ２、５、９、１
１、１５から出力される。
【００２７】高位側電源２９と低位側電源２８の間に直
列に接続された抵抗２４と抵抗２５は、出力電圧（出力
端子３０の電圧）と比較するための基準電圧Ｖｒｅｆを
作る抵抗分圧回路であり、コンパレータ（電圧比較回
路）２２は、出力電圧と基準電圧とを比較して、電流源
１９、電流源２０をスイッチ２１で切り替える。
列に接続された抵抗２４と抵抗２５は、出力電圧（出力
端子３０の電圧）と比較するための基準電圧Ｖｒｅｆを
作る抵抗分圧回路であり、コンパレータ（電圧比較回
路）２２は、出力電圧と基準電圧とを比較して、電流源
１９、電流源２０をスイッチ２１で切り替える。
【００２８】図２は、本実施例における電流源を切り替
える回路構成の一例の詳細を示した図である。なお、図
２の上側の回路は、図１に示した演算増幅回路であり、
下側の回路構成が、図１のコンパレータ２２、スイッチ
２１、電流源１９、２０をバイポーラトランジスタで構
成したものである。
える回路構成の一例の詳細を示した図である。なお、図
２の上側の回路は、図１に示した演算増幅回路であり、
下側の回路構成が、図１のコンパレータ２２、スイッチ
２１、電流源１９、２０をバイポーラトランジスタで構
成したものである。
【００２９】図２を参照すると、高位側電源２９側から
流れ出る電流源１９とスイッチ回路（図１参照）を、第
１のカレントミラー回路を構成するＰＮＰトランジスタ
２０６とＰＮＰトランジスタ２０７と、第１の差動対を
構成するＮＰＮトランジスタ２０４とＮＰＮトランジス
タ２０５（出力電圧と基準電圧を比較し電流パスを切り
換える電流スイッチとして機能）と、第２のカレントン
トミラー回路を構成するＮＰＮトランジスタ２０２とＮ
ＰＮトランジスタ２０３で構成し、低位側電源２８へ流
れ込む電流源２０とスイッチ回路を、第２の差動対を構
成するＰＮＰトランジスタ２０８とＰＮＰトランジスタ
２０９（出力電圧と基準電圧を比較し電流パスを切り換
える電流スイッチとして機能）と、ＰＮＰトランジスタ
２１０と、第３のカレントミラー回路を構成するＮＰＮ
トランジスタ２１１とＮＰＮトランジスタ２１２で構成
している。
流れ出る電流源１９とスイッチ回路（図１参照）を、第
１のカレントミラー回路を構成するＰＮＰトランジスタ
２０６とＰＮＰトランジスタ２０７と、第１の差動対を
構成するＮＰＮトランジスタ２０４とＮＰＮトランジス
タ２０５（出力電圧と基準電圧を比較し電流パスを切り
換える電流スイッチとして機能）と、第２のカレントン
トミラー回路を構成するＮＰＮトランジスタ２０２とＮ
ＰＮトランジスタ２０３で構成し、低位側電源２８へ流
れ込む電流源２０とスイッチ回路を、第２の差動対を構
成するＰＮＰトランジスタ２０８とＰＮＰトランジスタ
２０９（出力電圧と基準電圧を比較し電流パスを切り換
える電流スイッチとして機能）と、ＰＮＰトランジスタ
２１０と、第３のカレントミラー回路を構成するＮＰＮ
トランジスタ２１１とＮＰＮトランジスタ２１２で構成
している。
【００３０】出力端子３０の電圧が、抵抗２４、抵抗２
５で作られる基準電圧よりも低い場合には、第１の差動
対のＮＰＮトランジスタ２０４がオンし、ＮＰＮトラン
ジスタ２０５はオフし、ＮＰＮトランジスタ２０３に流
れる電流は、ＮＰＮトランジスタ２０４を流れる電流だ
けであるが、ＰＮＰトランジスタ２１０を流れる電流
は、第２の差動対のうちオン状態のＰＮＰトランジスタ
２０９を流れ、ＮＰＮトランジスタ２１１とＮＰＮトラ
ンジスタ２１２からなる第３のカレントミラー回路に流
れ、演算増幅器の出力段のＮＰＮトランジスタ１６をエ
ミッタフォロワとして動作させる。
５で作られる基準電圧よりも低い場合には、第１の差動
対のＮＰＮトランジスタ２０４がオンし、ＮＰＮトラン
ジスタ２０５はオフし、ＮＰＮトランジスタ２０３に流
れる電流は、ＮＰＮトランジスタ２０４を流れる電流だ
けであるが、ＰＮＰトランジスタ２１０を流れる電流
は、第２の差動対のうちオン状態のＰＮＰトランジスタ
２０９を流れ、ＮＰＮトランジスタ２１１とＮＰＮトラ
ンジスタ２１２からなる第３のカレントミラー回路に流
れ、演算増幅器の出力段のＮＰＮトランジスタ１６をエ
ミッタフォロワとして動作させる。
【００３１】逆に、出力端子３０の電圧が抵抗２４、２
５で作られる基準電圧よりも高い場合は、ＰＮＰトラン
ジスタ２１０に流れる電流は、第２の差動対のうちオン
状態のＰＮＰトランジスタ２０８に流れる電流だけであ
るが、ＮＰＮトランジスタ２０３に流れる電流は、第１
の差動対のうちオン状態のＮＰＮトランジスタ２０５を
介してＰＮＰトランジスタ２０６とＰＮＰトランジスタ
２０７からなる第１のカレントミラー回路に流れ、演算
増幅器の出力段のＰＮＰトランジスタ１７をエミッタフ
ォロワとして動作させる。
５で作られる基準電圧よりも高い場合は、ＰＮＰトラン
ジスタ２１０に流れる電流は、第２の差動対のうちオン
状態のＰＮＰトランジスタ２０８に流れる電流だけであ
るが、ＮＰＮトランジスタ２０３に流れる電流は、第１
の差動対のうちオン状態のＮＰＮトランジスタ２０５を
介してＰＮＰトランジスタ２０６とＰＮＰトランジスタ
２０７からなる第１のカレントミラー回路に流れ、演算
増幅器の出力段のＰＮＰトランジスタ１７をエミッタフ
ォロワとして動作させる。
【００３２】このように、演算増幅回路の出力電圧が基
準電圧以上の時は、出力段のＮＰＮトランジスタ１６と
ＰＮＰトランジスタ１７の共通接続点を第１の電流源１
９に、出力電圧が基準電圧よりも小の時は第２の電流源
２０に切り換え、ＮＰＮトランジスタ１６とＰＮＰトラ
ンジスタ１７をそれぞれエミッタフォロワで動作するよ
うにしたため、の出力電圧範囲はＧＮＤ電位＋ＶCESAT
（コレクタ−エミッタ間の飽和電圧ＶCESATは数１０ｍ
ｖ〜１００ｍＶ）、ＶＣＣ−ＶCESATの範囲にまで拡大
する。
準電圧以上の時は、出力段のＮＰＮトランジスタ１６と
ＰＮＰトランジスタ１７の共通接続点を第１の電流源１
９に、出力電圧が基準電圧よりも小の時は第２の電流源
２０に切り換え、ＮＰＮトランジスタ１６とＰＮＰトラ
ンジスタ１７をそれぞれエミッタフォロワで動作するよ
うにしたため、の出力電圧範囲はＧＮＤ電位＋ＶCESAT
（コレクタ−エミッタ間の飽和電圧ＶCESATは数１０ｍ
ｖ〜１００ｍＶ）、ＶＣＣ−ＶCESATの範囲にまで拡大
する。
【００３３】図３は、本発明の第２の実施例の回路構成
を示す図である。本発明の第２の実施例においては、演
算増幅回路を、図１に示した前記第１の実施例と同様
に、バイポーラトランジスタで構成し、電流源１９、２
０、コンパレータ２２、スイッチ２１をＭＯＳトランジ
スタで構成したものである。すなわち図３の上側の回路
は、図１に示した演算増幅回路であり、下側の回路は、
図１のコンパレータ２２、スイッチ２１、電流源１９、
２０をＭＯＳトランジスタで構成した回路構成の一例を
示している。
を示す図である。本発明の第２の実施例においては、演
算増幅回路を、図１に示した前記第１の実施例と同様
に、バイポーラトランジスタで構成し、電流源１９、２
０、コンパレータ２２、スイッチ２１をＭＯＳトランジ
スタで構成したものである。すなわち図３の上側の回路
は、図１に示した演算増幅回路であり、下側の回路は、
図１のコンパレータ２２、スイッチ２１、電流源１９、
２０をＭＯＳトランジスタで構成した回路構成の一例を
示している。
【００３４】図３を参照して、第１のカレントミラー回
路を構成するＰｃｈＭＯＳトランジスタ３０６とＰｃｈ
ＭＯＳトランジスタ３０７と、第１の差動対を構成する
ＮｃｈＭＯＳトランジスタ３０４とＮｃｈＭＯＳトラン
ジスタ３０５と（出力電圧と基準電圧を比較し電流パス
を切り換える電流スイッチとして機能）、第２のカレン
トントミラー回路を構成するＮｃｈＭＯＳトランジスタ
３０２とＮｃｈＭＯＳトランジスタ３０３で高位側電源
２９側から流れ出る電流源１９とスイッチ回路（図１参
照）を構成し、第２の差動対を構成するＰｃｈＭＯＳト
ランジスタ３０８とＰｃｈＭＯＳトランジスタ３０９と
（出力電圧と基準電圧を比較し電流パスを切り換える電
流スイッチとして機能）、ＰＮＰトランジスタ３１０
と、第３のカレントミラー回路を構成するＮｃｈＭＯＳ
トランジスタ３１１とＮｃｈＭＯＳトランジスタ３１２
で、低位側電源２８へ流れ込む電流源２０とスイッチ回
路（図１参照）を、構成している。
路を構成するＰｃｈＭＯＳトランジスタ３０６とＰｃｈ
ＭＯＳトランジスタ３０７と、第１の差動対を構成する
ＮｃｈＭＯＳトランジスタ３０４とＮｃｈＭＯＳトラン
ジスタ３０５と（出力電圧と基準電圧を比較し電流パス
を切り換える電流スイッチとして機能）、第２のカレン
トントミラー回路を構成するＮｃｈＭＯＳトランジスタ
３０２とＮｃｈＭＯＳトランジスタ３０３で高位側電源
２９側から流れ出る電流源１９とスイッチ回路（図１参
照）を構成し、第２の差動対を構成するＰｃｈＭＯＳト
ランジスタ３０８とＰｃｈＭＯＳトランジスタ３０９と
（出力電圧と基準電圧を比較し電流パスを切り換える電
流スイッチとして機能）、ＰＮＰトランジスタ３１０
と、第３のカレントミラー回路を構成するＮｃｈＭＯＳ
トランジスタ３１１とＮｃｈＭＯＳトランジスタ３１２
で、低位側電源２８へ流れ込む電流源２０とスイッチ回
路（図１参照）を、構成している。
【００３５】出力端子３０の電圧が、抵抗２４、抵抗２
５で作られる基準電圧よりも低い場合は、第１の差動対
のＮｃｈＭＯＳトランジスタ３０４がオンし、ＮｃｈＭ
ＯＳトランジスタ３０５はオフし、ＮｃｈＭＯＳトラン
ジスタ３０３に流れる電流は、ＮｃｈＭＯＳトランジス
タ３０４を流れる電流だけであるが、ＰＮＰトランジス
タ３１０を流れる電流は、第２の差動対のうちオン状態
のＰｃｈＭＯＳトランジスタ３０９を流れ、ＮｃｈＭＯ
Ｓトランジスタ３１１とＮｃｈＭＯＳトランジスタ３１
２からなる第３のカレントミラー回路に流れ、演算増幅
器の出力段のＮＰＮトランジスタ１６をエミッタフォロ
ワとして動作させる。
５で作られる基準電圧よりも低い場合は、第１の差動対
のＮｃｈＭＯＳトランジスタ３０４がオンし、ＮｃｈＭ
ＯＳトランジスタ３０５はオフし、ＮｃｈＭＯＳトラン
ジスタ３０３に流れる電流は、ＮｃｈＭＯＳトランジス
タ３０４を流れる電流だけであるが、ＰＮＰトランジス
タ３１０を流れる電流は、第２の差動対のうちオン状態
のＰｃｈＭＯＳトランジスタ３０９を流れ、ＮｃｈＭＯ
Ｓトランジスタ３１１とＮｃｈＭＯＳトランジスタ３１
２からなる第３のカレントミラー回路に流れ、演算増幅
器の出力段のＮＰＮトランジスタ１６をエミッタフォロ
ワとして動作させる。
【００３６】逆に、出力端子３０の電圧が抵抗２４、２
５で作られる基準電圧よりも高い場合は、ＰＮＰトラン
ジスタ３１０に流れる電流は、第２の差動対のうちオン
状態のＰｃｈＭＯＳトランジスタ３０８に流れる電流だ
けであるが、ＮｃｈＭＯＳトランジスタ３０３に流れる
電流は、第１の差動対のうちオン状態のＮｃｈＭＯＳト
ランジスタ３０５を介してＰｃｈＭＯＳトランジスタ３
０６とＰｃｈＭＯＳトランジスタ３０７からなる第１の
カレントミラー回路に流れ、演算増幅器の出力段のＰＮ
Ｐトランジスタ１７をエミッタフォロワとして動作させ
る。
５で作られる基準電圧よりも高い場合は、ＰＮＰトラン
ジスタ３１０に流れる電流は、第２の差動対のうちオン
状態のＰｃｈＭＯＳトランジスタ３０８に流れる電流だ
けであるが、ＮｃｈＭＯＳトランジスタ３０３に流れる
電流は、第１の差動対のうちオン状態のＮｃｈＭＯＳト
ランジスタ３０５を介してＰｃｈＭＯＳトランジスタ３
０６とＰｃｈＭＯＳトランジスタ３０７からなる第１の
カレントミラー回路に流れ、演算増幅器の出力段のＰＮ
Ｐトランジスタ１７をエミッタフォロワとして動作させ
る。
【００３７】図２に示した前記第１の実施例では、バイ
ポーラトランジスタ２０７、２１１ではコレクタ−エミ
ッタ間の電圧ＶCEが飽和電圧として０．１Ｖ程度残る。
ポーラトランジスタ２０７、２１１ではコレクタ−エミ
ッタ間の電圧ＶCEが飽和電圧として０．１Ｖ程度残る。
【００３８】しかし、本実施例では、ＭＯＳトランジス
タ３０７、３１２では、オン抵抗の小さいトランジスタ
を使用することで、出力電流による電圧降下を抑えられ
るので、低位側電源電位（最低電源電位）から高位側電
源電位までのレール・ツー・レールの出力が可能とな
る。
タ３０７、３１２では、オン抵抗の小さいトランジスタ
を使用することで、出力電流による電圧降下を抑えられ
るので、低位側電源電位（最低電源電位）から高位側電
源電位までのレール・ツー・レールの出力が可能とな
る。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
出力電圧に応じて、演算増幅器の出力段の動作状態を、
ＮＰＮトランジスタのエミッタフォロワ型に切り替え、
ＰＮＰトランジスタのエミッタフォロワ型に切り替える
ように構成したことにより、出力電圧範囲が最低電源電
位から高位側電源電圧まで出力させることができるとい
う効果を奏する。
出力電圧に応じて、演算増幅器の出力段の動作状態を、
ＮＰＮトランジスタのエミッタフォロワ型に切り替え、
ＰＮＰトランジスタのエミッタフォロワ型に切り替える
ように構成したことにより、出力電圧範囲が最低電源電
位から高位側電源電圧まで出力させることができるとい
う効果を奏する。
【図１】本発明の一実施例の回路構成を示す図である。
【図２】本発明の一実施例の詳細回路構成の一例を示す
図である。
図である。
【図３】本発明の第２の実施例の詳細回路構成の一例を
示す図である。
示す図である。
【図４】（ａ）従来の回路構成を示す図である。 （ｂ）従来の回路構成の出力電圧範囲を示す図である。
【図５】特開平５−５５４９０号公報の不具合動作の例
を示す図であり、（ａ）は回路構成、（ｂ）は各アンプ
の出力電圧範囲、（ｃ）は入力信号電圧と出力電圧範囲
の関係を示す図である。
を示す図であり、（ａ）は回路構成、（ｂ）は各アンプ
の出力電圧範囲、（ｃ）は入力信号電圧と出力電圧範囲
の関係を示す図である。
１、２、３、４、５、８、９、１０、１１、１５、１
７、１８ ＰＮＰトランジスタ ６、７、１３、１４、１６ ＮＰＮトランジスタ １２ 位相補償コンデンサ １９、２０ 電流源 ２１ スイッチ ２２ コンパレータ ２３ 電流源 ２４、２５ 抵抗 ２６ 反転入力端子 ２７ 正転入力端子 ２８ 最低電位端子 ２９ 電源電圧端子 ３０ 出力端子 １０１、１０２、１０３、１０４、１０５、１０８、１
０９、１１０、１１１、１１５、１１７、１１８ ＰＮ
Ｐトランジスタ １０６、１０７、１１３、１１４、１１６ ＮＰＮトラ
ンジスタ １１２ 位相補正用コンデンサ １２２、１２３ 定電流源 １２６ 反転入力端子 １２７ 正転入力端子 １２８ 最低電位端子 １２９ 電源電圧端子 １３０ 出力端子 ２０１、２０６、２０７、２０８、２０９、２１０、３
０１ ＰＮＰトランジスタ ２０２、２０３、２０４、２０５、２１１、２１２ Ｎ
ＰＮトランジスタ ３０２、３０３、３０４、３０５ ＮｃｈＭＯＳトラン
ジスタ ３０６、３０７、３０８、３０９ ＰｃｈＭＯＳトラン
ジスタ ３１０ ＰＮＰトランジスタ ３１１、３１２ ＮｃｈＭＯＳトランジスタ
７、１８ ＰＮＰトランジスタ ６、７、１３、１４、１６ ＮＰＮトランジスタ １２ 位相補償コンデンサ １９、２０ 電流源 ２１ スイッチ ２２ コンパレータ ２３ 電流源 ２４、２５ 抵抗 ２６ 反転入力端子 ２７ 正転入力端子 ２８ 最低電位端子 ２９ 電源電圧端子 ３０ 出力端子 １０１、１０２、１０３、１０４、１０５、１０８、１
０９、１１０、１１１、１１５、１１７、１１８ ＰＮ
Ｐトランジスタ １０６、１０７、１１３、１１４、１１６ ＮＰＮトラ
ンジスタ １１２ 位相補正用コンデンサ １２２、１２３ 定電流源 １２６ 反転入力端子 １２７ 正転入力端子 １２８ 最低電位端子 １２９ 電源電圧端子 １３０ 出力端子 ２０１、２０６、２０７、２０８、２０９、２１０、３
０１ ＰＮＰトランジスタ ２０２、２０３、２０４、２０５、２１１、２１２ Ｎ
ＰＮトランジスタ ３０２、３０３、３０４、３０５ ＮｃｈＭＯＳトラン
ジスタ ３０６、３０７、３０８、３０９ ＰｃｈＭＯＳトラン
ジスタ ３１０ ＰＮＰトランジスタ ３１１、３１２ ＮｃｈＭＯＳトランジスタ
Claims (3)
- 【請求項１】出力段回路が、高位側電源と低位側電源間
に直列形態に接続されたＮＰＮトランジスタとＰＮＰト
ランジスタを含み、該二つのトランジスタのエミッタが
共通接続されて出力端子に接続されてなる演算増幅回路
と、 前記演算増幅回路の出力電圧を所定の基準電圧と比較す
る比較器と、 前記比較器の出力に基づき、前記演算増幅回路の出力段
回路の前記二つのトランジスタの共通接続点を、高位側
電源側から電流を供給する第１の電流源に接続するか、
又は、低位側電源側に電流を流し込む第２の電流源に接
続するように切替えるスイッチと、を備え、前記演算増
幅回路の出力電圧に応じて、前記演算増幅回路の出力段
回路の前記ＮＰＮトランジスタ又は前記ＰＮＰトランジ
スタをエミッタフォロワ回路として動作させる、ことを
特徴とする半導体装置。 - 【請求項２】入力段の差動増幅回路と、高位側電源と低
位側電源間に直列形態に接続され互いに逆極性の二つの
トランジスタを含む出力段回路と、を少なくとも含む演
算増幅回路と、 前記演算増幅回路の前記出力段回路の前記互いに逆極性
の二つのトランジスタの共通接続点の電圧を所定の基準
電圧と比較し、該比較結果に基づき、出力段回路の前記
互いに逆極性の二つのトランジスタの前記共通接続点
を、前記高位側電源側から電流を供給する第１の電流源
側に、又は、前記低位側電源側に電流を流し込む第２の
電流源側に、切換えて接続する手段と、 を備えたことを特徴とする半導体装置。 - 【請求項３】入力段の差動増幅回路と、前記入力段の差
動増幅回路の出力を受け電圧増幅する次段電圧増幅器
と、高位側電源と低位側電源間に直列形態に接続され、
前記次段電圧増幅器の出力をベースに共通に入力し、エ
ミッタが共通接続されて出力端子に接続されてなるＮＰ
ＮトランジスタとＰＮＰトランジスタとを含む出力段回
路と、を備えた演算増幅回路と、前記演算増幅回路の前記出力段回路の前記ＮＰＮトラン
ジスタと前記ＰＮＰトランジスタの共通接続点の電位で
ある出力電圧を所定の基準電圧と比較する 電圧比較器
と、 高位側電源側から電流を供給する第１の電流源と、 低位側電源側に電流を流し込む第２の電流源と、前記電圧比較器の比較結果に基づき、前記出力電圧が前
記基準電圧以上である場合には、前記演算増幅回路の前
記出力段回路の前記ＮＰＮトランジスタと前記ＰＮＰト
ランジスタの共通接続点に、前記第１の電流源を接続し
前記 ＰＮＰトランジスタをエミッタフォロワ回路として
動作させ、一方、前記出力電圧が前記基準電圧よりも低
い場合には、前記演算増幅回路の前記出力段回路の前記
ＮＰＮトランジスタと前記ＰＮＰトランジスタの共通接
続点に、前記第２の電流源を接続し前記ＮＰＮトランジ
スタをエミッタフォロワ回路として動作させるように切
替えるスイッチと、を備えたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09087401A JP3097593B2 (ja) | 1997-03-21 | 1997-03-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09087401A JP3097593B2 (ja) | 1997-03-21 | 1997-03-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270955A JPH10270955A (ja) | 1998-10-09 |
| JP3097593B2 true JP3097593B2 (ja) | 2000-10-10 |
Family
ID=13913863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09087401A Expired - Fee Related JP3097593B2 (ja) | 1997-03-21 | 1997-03-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097593B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3573055B2 (ja) * | 1999-03-26 | 2004-10-06 | セイコーエプソン株式会社 | 表示体駆動装置、表示装置及び携帯電子機器 |
-
1997
- 1997-03-21 JP JP09087401A patent/JP3097593B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10270955A (ja) | 1998-10-09 |
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