JP3317922B2 - 半導体装置内蔵用のスイッチ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明のスイッチ回路はチュ
ーナ回路のバンドスイッチに係わり、特に基板に余分な
電流が流れず、スイッチングノイズの発生を抑え、出力
電位の安定した半導体内蔵用のスイッチ回路に関する。

【０００２】

【従来の技術】この種のスイッチ回路は、例えばチュー
ナ回路において、ＶＨＦ／ＵＨＦの各周波数帯を受信す
る際に切り換えるバンドスイッチとして使用し、出力端
子に接続される外部のインピーダンスにより流れる電流
を選択できる特徴を持っている。

【０００３】この電流を選択することにより、出力端子
に付加する容量（外部素子の容量等）の充放電によって
おこる信号の時定数を制御することができるため、広い
周波数帯域で使用するものである。

【０００４】上述した従来のスイッチ回路の一例をブロ
ック図で示した図５を参照すると、このスイッチ回路
は、入力端子ＩＮ４がＮＰＮトランジスタＱ１９のベー
スに接続され、ＮＰＮトランジスタＱ１９のエミッタは
抵抗素子Ｒ１４の一端に接続され、抵抗素子Ｒ１４の他
端は接地電位ＧＮＤに接続されるとともに、ＮＰＮトラ
ンジスタＱ１９のコレクタはＮＰＮトランジスタＱ２０
のエミッタに接続される。

【０００５】ＮＰＮトランジスタＱ２０のコレクタは抵
抗素子Ｒ１３の一端に接続され、抵抗素子Ｒ１３の他端
は電源電位Ｖｃｃに接続されるとともに、ＮＰＮトラン
ジスタＱ２０のベースはＮＰＮトランジスタＱ２１のエ
ミッタに接続される。

【０００６】ＮＰＮトランジスタＱ２１のコレクタは電
源電位Ｖｃｃに接続され、ＮＰＮトランジスタＱ２１の
ベースは抵抗素子Ｒ１２の一端に接続され、抵抗素子Ｒ
１２の他端は電源電位Ｖｃｃに接続される。

【０００７】ＮＰＮトランジスタＱ２０のコレクタはさ
らにＰＮＰトランジスタＱ２２のベースに接続され、Ｐ
ＮＰトランジスタＱ２２のエミッタは電源電位Ｖｃｃに
接続され、ＰＮＰトランジスタＱ２２のコレクタは出力
端子ＯＵＴ４に接続され、出力端子ＯＵＴ４は半導体集
積回路の外部素子ＲＬ４に接続されて構成される。

【０００８】上述した構成からなる従来のスイッチ回路
の動作は、入力端子ＩＮ４の電位Ｖｉｎ４がハイレベル
になると、出力端子ＯＵＴ４の電位Ｖｏｕｔ４もハイレ
ベルとなり、ＰＮＰトランジスタＱ２２のコレクタの電
位はベースの電位より高くなり、ＰＮＰトランジスタＱ
２２は飽和する。

【０００９】このＰＮＰトランジスタＱ２２が飽和状態
のときに、ＰＮＰトランジスタＱ２２の寄生ＰＮＰトラ
ンジスタが活性化される。このＰＮＰトランジスタＱ２
２の寄生ＰＮＰトランジスタを示した図６を参照する
と、ＰＮＰトランジスタＱ２２のコレクタ・ベース・基
板の間に寄生ＰＮＰトランジスタＱ２３が形成されてい
る。

【００１０】この寄生ＰＮＰトランジスタＱ２３はＰＮ
ＰトランジスタＱ２２のコレクタがベース電位よりも高
い電位になると活性化されて動作し、ＰＮＰトランジス
タＱ２２のコレクタ電流が寄生ＰＮＰトランジスタＱ２
３を通して基板に流れることを示している。

【００１１】図７は従来回路での負荷抵抗素子ＲＬ４の
変動による、寄生ＰＮＰトランジスタＱ２３に流れる電
流変化をシミュレーションした結果のグラフである。こ
の図７を参照すると、Ｘ軸を負荷抵抗素子の抵抗値
（Ω）とし、Ｙ軸を電流値（μＡ）として抵抗値および
電流の関係を示してある。同図によれば、負荷抵抗素子
の抵抗値の増加に伴って、寄生ＰＮＰトランジスタＱ２
３に流れる電流も増加するため、回路電流が多くなるこ
とが判る。

【００１２】

【発明が解決しようとする課題】上述したように従来の
スイッチ回路は、出力トランジスタの出力レベルがハイ
レベルになったときに、寄生ＰＮＰトランジスタが動作
し、基板に余分な電流が流れるので、その分だけ多くの
回路電流を流さなければならない。

【００１３】また、スイッチの切り替えにより、寄生Ｐ
ＮＰトランジスタが動作するために、スイッチングノイ
ズが発生し、そのノイズにより他の回路に影響を及ぼし
ていた。

【００１４】さらに、負荷抵抗素子の抵抗値の大きさに
よって、出力電位も大きく変動していた。

【００１５】本発明の目的は、上述した従来の欠点に鑑
みなされたものであり、出力トランジスタの寄生ＰＮＰ
トランジスタを活性化させないようにすることにより、
基板に余分な電流が流れず、スイッチングノイズの発生
を抑え、出力電位の安定したスイッチ回路を提供するこ
とにある。

【００１６】

【課題を解決するための手段】本発明は、アナログのス
イッチ手段の出力段としてコレクタに負荷抵抗が負荷さ
れる出力用ＰＮＰトランジスタと、エミッタに電流制御
型電流源が接続され、コレクタが前記出力用ＰＮＰトラ
ンジスタのベース電流を前記電流制御型電流源によって
制御する回路に接続される入力用ＮＰＮトランジスタを
有する半導体装置内蔵用のスイッチ回路において、前記
出力用ＰＮＰトランジスタのコレクタ電位とベース電位
とを比較しコレクタ電位が高ければコントロール電流を
出力する比較手段を有し、この比較手段から出力された
コントロール電流を前記ＮＰＮ入力トランジスタのエミ
ッタに帰還して前記出力用ＰＮＰトランジスタのベース
電位を前記コレクタ電位よりも高い電位に変化させる電
流帰還手段を備えることを特徴とする。

【００１７】また、前記出力用ＰＮＰトランジスタに形
成される寄生ＰＮＰトランジスタの動作を前記電流帰還
手段により非活性化することができる。

【００１８】さらに、前記出力用ＰＮＰトランジスタの
コレクタを出力端子として外部から負荷される負荷抵抗
の抵抗値の大小に係わらず、前記電流帰還手段による前
記寄生ＰＮＰトランジスタの非活性化に応答してこの寄
生ＰＮＰトランジスタに流れる電流をほぼゼロレベルに
することもできる。

【００１９】さらに、各構成素子は、前記寄生ＰＮＰト
ランジスタに流れる電流量を加えない電流値に基づいて
予め設定した素子値をそれぞれ有することもできる。

【００２０】さらにまた、前記電流帰還手段の前記電流
量の抑制に応答して前記負荷抵抗の抵抗値の大小による
前記出力電位の変動も抑制することができる。また、前
記電流帰還手段の前記電流量の抑制に応答して前記負荷
抵抗の抵抗値の大小による前記出力電位の変動も抑制す
る。

【００２１】本発明の半導体装置内蔵用のスイッチ回路
は、入力端子が第１のＮＰＮトランジスタのベースに接
続され、前記第１のＮＰＮトランジスタのエミッタは第
１の抵抗素子を介して接地電位に接続されるとともに、
前記第１のＮＰＮトランジスタのコレクタは第２のＮＰ
Ｎトランジスタのエミッタに接続され、この第２のＮＰ
Ｎトランジスタのコレクタは第２の抵抗素子を介して電
源電位に接続されるとともに、前記第２のＮＰＮトラン
ジスタのベースは第３のＮＰＮトランジスタのエミッタ
に接続され、この第３のＮＰＮトランジスタのコレクタ
は電源電位に接続され、この第３のＮＰＮトランジスタ
のベースは第３の抵抗素子を介して電源電位に接続さ
れ、前記第２のＮＰＮトランジスタのコレクタはさらに
第１のＰＮＰトランジスタのベースに接続され、この第
１のＰＮＰトランジスタのエミッタは電源電位に接続さ
れ、この第１のＰＮＰトランジスタのコレクタは出力端
子に接続され、前記第１のＰＮＰトランジスタのベース
は、入力差電圧により出力電流を制御するオペアンプか
らなる電圧制御型電流出力手段の逆相入力側（−）に接
続され、前記第１のＰＮＰトランジスタのコレクタは前
記電圧制御型電流出力手段の正相入力側（＋）に接続さ
れ、前記電圧制御型電流出力手段の出力端は、前記第１
のＮＰＮトランジスタのエミッタに接続されて構成され
ることを特徴とする。

【００２２】また、前記電圧制御型電流出力手段は、前
記第１のＰＮＰトランジスタのコレクタ電位の方が前記
第１のＰＮＰトランジスタのベース電位よりも高い場合
にのみ、前記第１のＮＰＮトランジスタのエミッタへ電
流を流し、常に前記第１のＰＮＰトランジスタのベース
電位を前記第１のＰＮＰトランジスタのコレクタ電位が
超えない制御動作をすることができる。

【００２３】さらに、前記電圧制御型電流出力手段は、
電源電位に第４の抵抗素子を介して第２のＰＮＰトラン
ジスタのエミッタが接続され、このトランジスタのコレ
クタは第４のＮＰＮトランジスタのコレクタに接続さ
れ、この第４のＮＰＮトランジスタのエミッタは第５の
抵抗素子を介して接地電位に接続され、前記第２のＰＮ
Ｐトランジスタのベースは自身のコレクタおよび第３の
ＰＮＰトランジスタのベースとそれぞれ共通接続され、
前記第２および前記第３のＰＮＰトランジスタはカレン
トミラーを形成し、前記第３のＰＮＰトランジスタのエ
ミッタは第６の抵抗素子を介して電源電位に接続され、
前記第３のＰＮＰトランジスタのコレクタは第４および
第５のＰＮＰトランジスタのエミッタとそれぞれ共通接
続され、これら第４および第５のＰＮＰトランジスタは
差動回路を構成し、前記第４のＰＮＰトランジスタのコ
レクタは前記第１のＮＰＮトランジスタのエミッタに接
続され、前記第５のＰＮＰトランジスタのコレクタは接
地電位に接続され、前記第４のＰＮＰトランジスタのベ
ースは第５のＮＰＮトランジスタのエミッタおよび第６
のＮＰＮトランジスタのコレクタと共通接続され、前記
第５のＮＰＮトランジスタのコレクタは電源電位に接続
され、この第５のＮＰＮトランジスタのベースは前記逆
相入力側（−）として前記第１のＰＮＰトランジスタの
ベースに接続され、前記第６のＮＰＮトランジスタのエ
ミッタは第７の抵抗素子を介して接地電位に接続され、
前記第５のＰＮＰトランジスタのベースは第７のＮＰＮ
トランジスタのエミッタおよび第８のＮＰＮトランジス
タのコレクタと共通接続され、前記第７のＮＰＮトラン
ジスタのコレクタは電源電位に接続され、この第７のＮ
ＰＮトランジスタのベースは前記正相入力側（＋）とし
て前記第１のＰＮＰトランジスタのコレクタに接続さ
れ、前記第８のＮＰＮトランジスタのエミッタは第８の
抵抗素子を介して接地電位に接続され、前記第４、前記
第６および前記第８のＮＰＮトランジスタのベースは定
電圧源と共通接続されて構成される。

【００２４】さらにまた、前記第３のＮＰＮトランジス
タおよび前記第３の抵抗素子で構成されているエミッタ
フォロア回路手段に代えて、前記第２の抵抗素子および
前記第２のＮＰＮトランジスタ２組による差動対と前記
第１のＮＰＮトランジスタおよび前記第１の抵抗素子１
組による定電流源とを組み合わせた差動回路手段で構成
することもできる。

【００２５】本発明の半導体装置内蔵用のスイッチ回路
の他の特徴は、 差動対となる第１および第２のＮＰＮ
トランジスタのそれぞれのエミッタが第３のＮＰＮトラ
ンジスタのコレクタと共通接続され、前記第１のＮＰＮ
トランジスタのベースは第１の入力端子に接続され、前
記第１のＮＰＮトランジスタのコレクタは第１の抵抗素
子を介して電源電位に接続され、前記第２のＮＰＮトラ
ンジスタのベースは第２の入力端子に接続され、前記第
２のＮＰＮトランジスタのコレクタは第２の抵抗素子を
介して電源電位に接続され、前記第３のＮＰＮトランジ
スタのエミッタは第３の抵抗素子を介して接地電位に接
続され、前記第３のＮＰＮトランジスタのベースは定電
圧源が接続され、前記第１および前記第２のＮＰＮトラ
ンジスタは前記第３のＮＰＮトランジスタを定電流源と
した差動回路を構成し、前記第１のＮＰＮトランジスタ
のコレクタに第１のＰＮＰトランジスタのベースが接続
され、この第１のＰＮＰトランジスタのエミッタは電源
電位に接続され、前記第１のＰＮＰトランジスタのコレ
クタは第１の出力端子に接続され、前記第１のＰＮＰト
ランジスタのコレクタはさらに第１の電圧制御型電流出
力手段の正相入力側（＋）に接続され、前記第１の電圧
制御型電流出力手段の逆相入力側（−）は前記第１のＰ
ＮＰトランジスタのベースに接続されるとともに、前記
第１の電圧制御型電流出力手段の出力は前記第３のＮＰ
Ｎトランジスタのエミッタに接続され、前記第２のＮＰ
Ｎトランジスタのコレクタに第２のＰＮＰトランジスタ
のベースが接続され、この第２のＰＮＰトランジスタの
エミッタは電源電位に接続され、前記第２のＰＮＰトラ
ンジスタのコレクタは第２の出力端子に接続され、前記
第２のＰＮＰトランジスタのコレクタはさらに第２の電
圧制御型電流出力手段の正相入力側（＋）に接続され、
前記第２の電圧制御型電流出力手段の逆相入力側（−）
は前記第２のＰＮＰトランジスタのベースに接続される
とともに、前記第２の電圧制御型電流出力手段の出力は
前記第３のＮＰＮトランジスタのエミッタに接続されて
構成されることにある。

【００２６】また、前記第１および前記第２のＰＮＰト
ランジスタをそれぞれ同一サイズに予め設定し、かつ前
記第１および前記第２のＮＰＮトランジスタもそれぞれ
同一サイズに予め設定しておくことができる。

【００２７】さらに、前記第１および前記第２の抵抗素
子抵抗素子の抵抗値はそれぞれ同一値とし、前記第１お
よび前記第２の出力端子にそれぞれ負荷される負荷抵抗
の抵抗値もそれぞれ同一値に予め設定しておくこともで
きる。

【００２８】

【発明の実施の形態】まず本発明の第１の実施形態を図
面を参照しながら説明する。

【００２９】本発明の第１の実施形態における回路構成
を示した図１を参照すると、このスイッチ回路は、入力
端子ＩＮ１がＮＰＮトランジスタＱ１のベースに接続さ
れ、ＮＰＮトランジスタＱ１のエミッタは抵抗素子Ｒ３
の一端に接続され、抵抗素子Ｒ３の他端は接地電位ＧＮ
Ｄに接続されるとともに、ＮＰＮトランジスタＱ１のコ
レクタはＮＰＮトランジスタＱ２のエミッタに接続され
る。

【００３０】ＮＰＮトランジスタＱ２のコレクタは抵抗
素子Ｒ２の一端に接続され、抵抗素子Ｒ２の他端は電源
電位Ｖｃｃに接続されるとともに、ＮＰＮトランジスタ
Ｑ２のベースはＮＰＮトランジスタＱ３のエミッタに接
続される。

【００３１】ＮＰＮトランジスタＱ３のコレクタは電源
電位Ｖｃｃに接続され、ＮＰＮトランジスタＱ３のベー
スは抵抗素子Ｒ１の一端に接続され、抵抗素子Ｒ１の他
端は電源電位Ｖｃｃに接続される。

【００３２】ＮＰＮトランジスタＱ２のコレクタはさら
にＰＮＰトランジスタＱ４のベースに接続され、ＰＮＰ
トランジスタＱ４のエミッタは電源電位Ｖｃｃに接続さ
れ、ＰＮＰトランジスタＱ４のコレクタは出力端子ＯＵ
Ｔ１に接続され、出力端子ＯＵＴ１には半導体集積回路
の外部から負荷抵抗素子ＲＬが接続される。

【００３３】また、ＰＮＰトランジスタＱ２のコレクタ
に接続されたＰＮＰトランジスタＱ４のベースは電圧制
御型電流出力回路（以下、ＶＣＣＳ１と称す）の逆相入
力側（−）に接続され、ＰＮＰトランジスタＱ４のコレ
クタはＶＣＣＳ１の正相入力側（＋）に接続され、ＶＣ
ＣＳ１出力端は、ＮＰＮトランジスタＱ１のエミッタに
接続されている。このＶＣＣＳ１は入力差電圧により出
力電流を制御するオペアンプで構成される。

【００３４】なお、ＶＣＣＳ１は、ＰＮＰトランジスタ
Ｑ４のコレクタ電位の方がＰＮＰトランジスタＱ４のベ
ース電位よりも高い場合にのみ、ＮＰＮトランジスタＱ
１のエミッタへ電流を流し、常にＰＮＰトランジスタＱ
４のベース電位をＰＮＰトランジスタＱ４のコレクタ電
位が超えないように制御する。

【００３５】つまり、ＰＮＰトランジスタＱ４のベース
電位はコレクタ電位よりも高くなるように制御してい
る。

【００３６】図１におけるＶＣＣＳ１をさらに具体的な
回路で示した図２を参照すると、このＶＣＣＳ１は、電
源電位Ｖｃｃに抵抗素子素子Ｒ４に一端が接続され、抵
抗素子素子Ｒ４の他端はＰＮＰトランジスタＱ５のエミ
ッタに接続され、ＰＮＰトランジスタＱ５のコレクタは
ＮＰＮトランジスタＱ１１のコレクタに接続され、ＮＰ
ＮトランジスタＱ１１のエミッタは抵抗素子Ｒ６の一端
に接続され、抵抗素子Ｒ６の他端は接地電位ＧＮＤに接
続されている。

【００３７】また、ＰＮＰトランジスタＱ５のベースは
ＰＮＰトランジスタＱ５のコレクタおよびＰＮＰトラン
ジスタＱ６のベースにそれぞれ接続され、ＰＮＰトラン
ジスタＱ５とＰＮＰトランジスタＱ６はカレントミラー
回路を形成している。

【００３８】ＰＮＰトランジスタＱ６のエミッタは抵抗
素子Ｒ５の一端に接続され、抵抗素子Ｒ５の他端は電源
電位Ｖｃｃに接続されている。

【００３９】ＰＮＰトランジスタＱ６のコレクタはＰＮ
ＰトランジスタＱ９およびＱ１０のエミッタにそれぞれ
共通接続され、ＰＮＰトランジスタＱ９とＱ１０は差動
回路を構成している。

【００４０】ＰＮＰトランジスタＱ９のコレクタはＶＣ
ＣＳ１出力としてＮＰＮトランジスタＱ１のコレクタに
接続され、ＰＮＰトランジスタＱ１０のコレクタは接地
電位ＧＮＤに接続されている。

【００４１】ＰＮＰトランジスタＱ９のベースはＮＰＮ
トランジスタＱ７のエミッタおよびＮＰＮトランジスタ
Ｑ１２のコレクタに共通接続され、ＮＰＮトランジスタ
Ｑ７のコレクタは電源電位Ｖｃｃに接続され、ＮＰＮト
ランジスタＱ７のベースはＮＰＮトランジスタＱ２のコ
レクタ（ＰＮＰトランジスタＱ４のベース）がＶＣＣＳ
１の逆相入力側（−）として接続される。

【００４２】ＮＰＮトランジスタＱ１２のエミッタは抵
抗素子Ｒ７の一端に接続され、抵抗素子Ｒ７の他端は接
地電位ＧＮＤに接続されている。

【００４３】ＰＮＰトランジスタＱ１０のベースはＮＰ
ＮトランジスタＱ８のエミッタおよびＮＰＮトランジス
タＱ１３のコレクタに共通接続され、ＮＰＮトランジス
タＱ８のコレクタは電源電位Ｖｃｃに接続され、ＮＰＮ
トランジスタＱ８のベースはＰＮＰトランジスタＱ４の
コレクタがＶＣＣＳ１の正相入力側（＋）として接続さ
れる。

【００４４】ＮＰＮトランジスタＱ１３のエミッタは抵
抗素子Ｒ８の一端に接続され、抵抗素子Ｒ８の他端は接
地電位ＧＮＤに接続されている。

【００４５】ＮＰＮトランジスタＱ１１のベースとＮＰ
ＮトランジスタＱ１２のベースとＮＰＮトランジスタＱ
１３のベースとは、定電圧源Ｖ１に共通接続されてい
る。

【００４６】従って、ＰＮＰトランジスタＱ４は飽和状
態にならないので、ＰＮＰトランジスタＱ４のコレクタ
の電位がＰＮＰトランジスタＱ４のベースの電位より大
きいときはＰＮＰトランジスタＱ４の寄生ＰＮＰトラン
ジスタは動作せず、スイッチングノイズの発生を抑え
る、という効果が得られる。

【００４７】また、ＰＮＰトランジスタＱ４の寄生ＰＮ
Ｐトランジスタに電流が流れなくなるため、出力端子Ｏ
ＵＴ１に接続された外部の負荷抵抗素子ＲＬの変動に対
して、常に最適な条件の電流を流すことができ、出力端
子の電位の変動も低減できる、という効果もある。

【００４８】次に、ＶＣＣＳ１の動作による、出力端子
ＯＵＴ１の電位Ｖｏｕｔ１とＰＮＰトランジスタＱ４の
ベース電位ＶＢの電位差の変化量を検証するために、ま
ずＶＣＣＳ１が動作しない場合（すなわち、図５の従来
例の回路の場合であるが、図５は図１でＶＣＣＳ１が動
作しない場合と等価であるから、以下の説明では便宜上
図１を参照する）での電位差について説明する。なお、
ここで動作しないというのは、電位差がない、というこ
とではなく、電位差ΔＶはあるが、ＶＣＣＳ１がない、
ということを示しており、ＶＣＣＳ１がある場合は、Ｖ
ＣＣＳ１がない場合に比べて、ΔＶはどの程度小さくな
るのか、ということを以下の説明で検証する。

【００４９】再び図１を参照すると、出力端子ＯＵＴ１
の電位Ｖｏｕｔ１がＰＮＰトランジスタＱ４のベース電
位ＶＢより大きいときのＶｏｕｔ１およびＶＢの電位差
をΔＶとする。

【００５０】 ΔＶ＝Ｖｏｕｔ１−ＶＢ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（１） Ｖｏｕｔ１は負荷抵抗素子ＲＬに流れる電流ＩＬによっ
て決まる。

【００５１】 Ｖｏｕｔ１＝ＲＬ×ＩＬ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（２） ＶＢはＰＮＰトランジスタＱ４のベース・エミッタ間電
圧ＶＢＥ４を用いて次のように表せる。

【００５２】 ＶＢ＝Ｖｃｃ−ＶＢＥ４ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（３） 式（１）、（２）および（３）より ΔＶ＝ＲＬ×ＩＬ−（Ｖｃｃ−ＶＢＥ４） ‥‥‥‥‥‥‥‥‥‥‥（４） ＮＰＮトランジスタＱ１のコレクタ電流Ｉ１、抵抗素子
Ｒ２に流れる電流Ｉ２、ＰＮＰトランジスタＱ４のベー
ス電流ＩＢは、それぞれ以下の式で表される。

【００５３】 Ｉ１＝Ｉ２＋ＩＢ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（５） Ｉ２＝ＶＢＥ４／Ｒ２ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（６） ＩＢ＝ＩＬ／ｈＦＥ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（７） ＩＬはＲＬを流れる電流、ｈＦＥはＰＮＰトランジスタ
Ｑ４の飽和時のドライブ比である。

【００５４】式（５）、（６）および（７）より ＩＬ＝ｈＦＥ｛Ｉ１−（ＶＢＥ４／Ｒ２）｝ ‥‥‥‥‥‥‥‥‥‥（８） 式（４）および（８）より ΔＶ＝ＲＬ×ＩＬ−（Ｖｃｃ−ＶＢＥ４） ＝ＲＬ×ｈＦＥ｛Ｉ１−（ＶＢＥ４／Ｒ２）｝−（Ｖｃｃ−ＶＢＥ４） ＝ＲＬ×ｈＦＥ×Ｉ１−ＲＬ×ｈＦＥ×ＶＢＥ４／Ｒ２−Ｖｃｃ ＋ＶＢＥ４＝ＲＬ×ｈＦＥ×Ｉ１−Ｖｃｃ ＋｛１−（ＲＬ×ｈＦＥ／Ｒ２）｝×ＶＢＥ４ ‥‥‥‥‥‥‥‥（９） また、電流Ｉ１を入力端子ＩＮ１の電位Ｖｉｎ１と、Ｎ
ＰＮトランジスタＱ１のベース・エミッタ間電圧ＶＢＥ
１を用いて表すと、 Ｉ１＝（Ｖｉｎ１−ＶＢＥ１）／Ｒ３ ‥‥‥‥‥‥‥‥‥‥‥‥‥（１０） 式（９）および（１０）より ΔＶ＝ｈＦＥ×ＲＬ×｛（Ｖｉｎ−ＶＢＥ１）／Ｒ３｝ ＋｛１−（ｈＦＥ×ＲＬ／Ｒ２）｝×ＶＢＥ４−Ｖｃｃ ‥‥‥（１１） 次に、ＶＣＣＳ１が動作した場合の電位差について示
す。電位差が生じることによって、ＶＣＣＳ１が動作す
る。

【００５５】再び図２を参照しながらＶＣＣＳ１の動作
を説明する。ＰＮＰトランジスタＱ４のコレクタ電位が
ＰＮＰトランジスタＱ４のベース電位より高くなると、
ＮＰＮトランジスタＱ７のベースがロウレベルとなり非
導通状態、ＮＰＮトランジスタＱ８のベースがハイレベ
ルになり導通状態となる。

【００５６】ＮＰＮトランジスタＱ７のベースが非導通
となることによって、ＰＮＰトランジスタＱ９のベース
がＮＰＮトランジスタＱ１２および抵抗素子Ｒ７により
ロウレベルになり、ＰＮＰトランジスタＱ１０のベース
は導通したＮＰＮトランジスタＱ８によりハイレベルと
なる。従って、ＰＮＰトランジスタＱ９が電流オン、Ｐ
ＮＰトランジスタＱ１０が電流オフとなり、ＰＮＰトラ
ンジスタＱ９に電流が流れる。

【００５７】また、Ｖｉｎ１がロウレベルでＰＮＰトラ
ンジスタＱ１が非導通状態になりＰＮＰトランジスタＱ
４のベース電位がＰＮＰトランジスタＱ４のコレクタ電
位よりも高くなると、この高くなったベース電位が供給
されるＮＰＮトランジスタＱ７のベースはハイレベルに
なり導通し、低い電位のコレクタ電位が供給されるＮＰ
ＮトランジスタＱ８のベースはロウレベルになり非導通
となる。

【００５８】ＮＰＮトランジスタＱ７の導通によりＰＮ
ＰトランジスタＱ９のベースがハイレベルになり非導通
となり、ＮＰＮトランジスタＱ８の非導通によりＰＮＰ
トランジスタＱ１０のベースがロウレベルになり導通す
る。すなわち、ＰＮＰトランジスタＱ９が電流オフ、Ｐ
ＮＰトランジスタＱ１０が電流オンとなり、ＰＮＰトラ
ンジスタＱ９には電流が流れない。

【００５９】ＰＮＰトランジスタＱ９のコレクタはＶＣ
ＣＳ１の出力となっているので、ＰＮＰトランジスタＱ
４のコレクタ電位がＰＮＰトランジスタＱ４のベース電
位よりも高くなったときに、ＮＰＮトランジスタＱ１の
エミッタにコントロール電流Ｉｃｏｎｔ１が流れる。Ｖ
ＣＣＳ１が動作したときの電位差をΔＶ’とすると Ｉｃｏｎｔ１＝ΔＶ’×ａ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（１２） ここで、ａはＶＣＣＳ１の電流増幅率である。

【００６０】Ｉｃｏｎｔ１はＮＰＮトランジスタＱ１の
エミッタに流れるので、Ｉｃｏｎｔ１が流れたときのＮ
ＰＮトランジスタＱ１のコレクタ電流Ｉ１’は以下のよ
うに表せる。

【００６１】 Ｉ１’＝（（Ｖｉｎ１−ＶＢＥ１’）／Ｒ３）−Ｉｃｏｎｔ１ ‥（１３） ＶＢＥ１’は、Ｉｃｏｎｔ１が流れたときのＮＰＮトラ
ンジスタＱ１のベース・エミッタ間電圧である。ここ
で、ＮＰＮトランジスタＱ１のベース・エミッタ間電圧
の変化量は小さく、そのためＶＢＥ１≒ＶＢＥ１’と考
えることができるので、式（１０）および（１３）より
Ｉ１＞Ｉ１’である。

【００６２】式（９）より、Ｉ１が減少するとΔＶ’は
減少するので、Ｉｃｏｎｔ１が流れた後のΔＶ’は減少
する。

【００６３】この帰還を繰り返してΔＶ’→０となる。
よってＰＮＰトランジスタＱ４の飽和はしなくなり、寄
生ＰＮＰトランジスタも動作しなくなる。

【００６４】このΔＶ’の減少率は以下の計算により求
められる。電位差ΔＶ’が生じることによってＶＣＣＳ
１が流す電流Ｉｃｏｎｔ１が発生したときの抵抗素子Ｒ
３を流れる電流Ｉ０’は、以下のように表せる。

【００６５】 Ｉ０’＝Ｉｃｏｎｔ１＋Ｉ２’＋ＩＢ’ ‥‥‥‥‥‥‥‥‥‥（１４） Ｉ２’はＩｃｏｎｔが流れたときに抵抗素子Ｒ２に流れ
る電流、ＩＢ’はＩｃｏｎｔ１が流れたときのＰＮＰト
ランジスタＱ４のベース電流である。

【００６６】式（１２）より Ｉ０’＝ａ×ΔＶ’＋Ｉ２’＋ＩＢ’ ‥‥‥‥‥‥‥‥‥‥‥（１５） Ｉｃｏｎｔ１が流れたときのＮＰＮトランジスタＱ１の
ベース・エミッタ間電圧ＶＢＥ１’を用いて、次のよう
にも表せる。

【００６７】 Ｉ０’＝（Ｖｉｎ１−ＶＢＥ１’）／Ｒ３ ‥‥‥‥‥‥‥‥‥（１６） Ｉ２’は、Ｉｃｏｎｔ１が流れたときのＰＮＰトランジ
スタＱ４のベース・エミッタ間電圧ＶＢＥ４’を用い
て、次のように表せる。

【００６８】 Ｉ２’＝ＶＢＥ４’／Ｒ２ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（１７） ＩＢ’は、Ｉｃｏｎｔ１が流れたときに負荷抵抗素子Ｒ
Ｌに流れる電流ＩＬ’を用いて、次のように表せる。

【００６９】 ＩＢ’＝ＩＬ’／ｈＦＥ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（１８） Ｉｃｏｎｔ１が流れたときの出力電圧Ｖｏｕｔ１’は Ｖｏｕｔ１’＝ＩＬ’×ＲＬ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（１９） またＶｏｕｔ１’は、以下のようにも表せる。

【００７０】 Ｖｏｕｔ１’＝Ｖｃｃ−ＶＢＥ４’＋ΔＶ’ ‥‥‥‥‥‥‥‥（２０） 式（１９）および（２０）より ＩＬ’＝（Ｖｃｃ−ＶＢＥ４’＋ΔＶ’）／ＲＬ ‥‥‥‥‥‥（２１） 式（１８）および（２１）より ＩＢ’＝（Ｖｃｃ−ＶＢＥ４’＋ΔＶ’）／（ｈＦＥ×ＲＬ）‥（２２） 式（１５）、（１６）、（１７）および（２２）より ΔＶ’＝｛（（Ｖｉｎ１−ＶＢＥ１’）／Ｒ３）−（Ｖｃｃ／（ｈＦＥ×ＲＬ ）） ＋（（１／（ｈＦＥ×ＲＬ））−（１／Ｒ２））×ＶＢＥ４’｝／｛ａ ＋（１／（ｈＦＥ×ＲＬ））｝ ‥‥‥‥‥‥‥‥‥‥‥‥（２３） Ｉｃｏｎｔ１が流れる前後でのトランジスタのベース・
エミッタ間電圧の変動は微量なので ＶＢＥ１≒ＶＢＥ１’ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（２４） ＶＢＥ４≒ＶＢＥ４’ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（２５） とすると、ΔＶおよびΔＶ’の関係式は（１１）、（２
３）、（２４）および（２５）より以下のように表すこ
とができる。

【００７１】 ΔＶ’＝ΔＶ／（１＋ａ×ｈＦＥ×ＲＬ） ‥‥‥‥‥‥‥‥‥（２６） これより、ＮＰＮトランジスタＱ１のエミッタにＩｃｏ
ｎｔ１を流すことによって、寄生ＰＮＰトランジスタを
動作させる原因となるΔＶは、１／（１＋ａ×ｈＦＥ×
ＲＬ）に削減できる。ΔＶ’をゼロに近づけるために
は、帰還定数ａ、負荷抵抗素子ＲＬを大きくすればよ
い。

【００７２】上述したように、ＰＮＰトランジスタＱ４
のコレクタ電位がベース電位より大きくなったときに活
性化する寄生ＰＮＰトランジスタが、ＰＮＰトランジス
タＱ４のコレクタ電位とベース電位の電位差ΔＶをゼロ
にすることによって、寄生ＰＮＰトランジスタが非活性
化され動作しなくなるので、スイッチングノイズの発生
がなくなる。

【００７３】図３は負荷抵抗素子の変動による寄生ＰＮ
Ｐトランジスタに流れる電流変化を、シミュレーション
によって確認し、その結果を従来回路の場合と本発明の
スイッチ回路の場合とをそれぞれグラフで示したもので
ある。

【００７４】図３を参照すると、寄生ＰＮＰトランジス
タが動作することによって基板に流れていた電流は、本
発明のスイッチ回路を適用することによりほぼゼロとな
り、その結果、従来よりも回路電流を減らすことができ
ることを示している。

【００７５】従来は基板に流れる電流を考慮して、電流
設定を大きくしなければならなかったが、本発明のスイ
ッチ回路では負荷抵抗素子ＲＬに適した電流を流すよう
に調整ができるので、余分な電流を削減できる。

【００７６】つまり、図６における寄生ＰＮＰトランジ
スタＱ２３が発生するため、回路電流は増え、図５にお
ける出力電位Ｖｏｕｔ４は上昇し、負荷抵抗ＲＬ４に流
れる電流ＩＬ４も増加する。

【００７７】その結果、設計時に、電流が余分に流れる
ことを加味して各トランジスタのサイズなど、素子値に
余裕をもたせなければならない。

【００７８】これに対し、本発明の実施形態（図１）の
回路によれば、ＶＣＣＳ１によって、ＰＮＰトランジス
タＱ４のコレクタ電位がベース電位を超えないようにコ
ントロールするので、出力電位Ｖｏｕｔ１は安定する。
故に、寄生ＰＮＰトランジスタが発生しないだけでな
く、負荷抵抗ＲＬに流れる電流も一意的に決めることが
できる（Ｖ＝Ｉ×Ｒより）。

【００７９】その結果、余分な電流が流れないので、各
トランジスタのサイズなどを、大きめに設計する必要が
なくなる。つまり、各構成素子は、寄生ＰＮＰトランジ
スタに流れる電流量を加えない電流値に基づいて予め設
定した素子値をそれぞれ有する。

【００８０】また、負荷抵抗素子ＲＬの抵抗値の違いに
よる出力電位の変動も小さくすることができる。

【００８１】図２のＶＣＣＳ１部分の回路および本発明
の第２の実施形態を示した図４を併せて参照すると、差
動対となるＮＰＮトランジスタＱ１６およびＱ１７のそ
れぞれのエミッタがＮＰＮトランジスタＱ１８のコレク
タに共通接続され、ＮＰＮトランジスタＱ１６のベース
は入力端子ＩＮ２に接続され、ＮＰＮトランジスタＱ１
６のコレクタは抵抗素子Ｒ９の一端に接続され、抵抗素
子Ｒ９の他端は電源電位Ｖｃｃに接続される。

【００８２】ＮＰＮトランジスタＱ１７のベースは入力
端子ＩＮ３に接続され、ＮＰＮトランジスタＱ１７のコ
レクタは抵抗素子Ｒ１０の一端に接続され、抵抗素子Ｒ
１０の他端は電源電位Ｖｃｃに接続される。

【００８３】ＮＰＮトランジスタＱ１８のエミッタに抵
抗素子Ｒ１１の一端が接続され、抵抗素子Ｒ１１の他端
は接地電位ＧＮＤに接続され、ＮＰＮトランジスタＱ１
８のベースおよび接地電位ＧＮＤ間には定電圧源Ｖ２が
接続されており、ＮＰＮトランジスタＱ１６およびＮＰ
ＮトランジスタＱ１７はＮＰＮトランジスタＱ１８を定
電流源とした差動回路を構成している。

【００８４】差動対の一方のＮＰＮトランジスタＱ１６
のコレクタにＰＮＰトランジスタＱ１４のベースが接続
され、ＰＮＰトランジスタＱ１４のエミッタは電源電位
Ｖｃｃに接続され、ＰＮＰトランジスタＱ１４のコレク
タは出力端子ＯＵＴ２に接続され、ＯＵＴ２には半導体
集積回路の外部の負荷抵抗素子ＲＬ２が接続されてい
る。

【００８５】ＰＮＰトランジスタＱ１４のコレクタはさ
らにＶＣＣＳ２の正相入力側（＋）に接続され、ＶＣＣ
Ｓ２の逆相入力側（−）はＮＰＮトランジスタＱ１６の
コレクタに接続されるとともに、ＶＣＣＳ２の出力はＮ
ＰＮトランジスタＱ１８のエミッタに接続されている。

【００８６】一方、差動対の他方のＮＰＮトランジスタ
Ｑ１７のコレクタにＰＮＰトランジスタＱ１５のベース
が接続され、ＰＮＰトランジスタＱ１５のエミッタは電
源電位Ｖｃｃに接続され、ＰＮＰトランジスタＱ１５の
コレクタは出力端子ＯＵＴ３に接続され、ＯＵＴ３には
半導体集積回路の外部の負荷抵抗素子ＲＬ３が接続され
ている。

【００８７】ＰＮＰトランジスタＱ１５のコレクタはさ
らにＶＣＣＳ３の正相入力側（＋）に接続され、ＶＣＣ
Ｓ３の逆相入力側（−）はＮＰＮトランジスタＱ１７の
コレクタに接続されるとともに、ＶＣＣＳ３の出力はＮ
ＰＮトランジスタＱ１８のエミッタに接続されている。

【００８８】次にこの実施形態の動作を説明する。ＮＰ
ＮトランジスタＱ１６およびＮＰＮトランジスタＱ１７
で構成されている差動回路部において、入力端子ＩＮ２
の電位Ｖｉｎ２がハイレベルに、入力端子ＩＮ３の電位
Ｖｉｎ３がロウレベルになり、ＮＰＮトランジスタＱ１
６が完全に導通状態になったとき、電流は電源電位Ｖｃ
ｃから抵抗素子Ｒ９を経てＮＰＮトランジスタＱ１６に
流れ、非導通状態にあるＮＰＮトランジスタＱ１７には
流れない。

【００８９】このとき、ＮＰＮトランジスタＱ１６が導
通状態になることによりベースがロウレベルになるＰＮ
ＰトランジスタＱ１４は導通状態になり、電流は、一部
が電源電位ＶｃｃからＰＮＰトランジスタＱ１４のベー
ス電流ＩＢ２としてＮＰＮトランジスタＱ１６のコレク
タへ流れ、残りはＰＮＰトランジスタＱ１４のコレクタ
からＩＬ２として負荷抵抗素子ＲＬ２を経て接地電位Ｇ
ＮＤに流れる。

【００９０】つまり、ＰＮＰトランジスタＱ１４が導通
して電流ＩＬ２が流れることにより、ＰＮＰトランジス
タＱ１４のコレクタ電位はハイレベルになり、ＰＮＰト
ランジスタＱ１４のベース電位よりも高くなるので、Ｐ
ＮＰトランジスタＱ１４の寄生ＰＮＰトランジスタは活
性化状態になり、基板への電流経路が発生する。

【００９１】従って、ＶＣＣＳ２の入力電位は、逆相入
力側（−）の電位＜正相入力側（＋）の電位、の状態で
あるから、差電圧ΔＶ２が発生する。このΔＶ２の発生
により、ＶＣＣＳ２（ＶＣＣＳ１と同一構成）のＮＰＮ
トランジスタＱ７はベースがロウレベルで非導通状態、
ＮＰＮトランジスタＱ８はベースがハイレベルで導通状
態になる。

【００９２】その結果、ＰＮＰトランジスタＱ９のベー
スはＮＰＮトランジスタＱ７が非導通であるからトラン
ジスタＱ１２および抵抗素子Ｒ７によりロウレベルとな
り導通して電流オン、ＰＮＰトランジスタＱ１０のベー
スはトランジスタＱ８によりハイレベルとなり非導通で
電流オフとなり、ＰＮＰトランジスタＱ９に電流が流れ
る。

【００９３】このＰＮＰトランジスタＱ９の電流はＶＣ
ＣＳ２のコントロール電流Ｉｃｏｎｔ２として定電流源
のＮＰＮトランジスタＱ１８のエミッタに流れ、式（１
２）に準じてＩ６を減少させるように動作をコントロー
ルする。

【００９４】その結果、前述した、逆相入力側（−）の
電位＜正相入力側（＋）の電位、の状態で発生したΔＶ
２は減少する。この帰還を繰り返してΔＶ２→０とな
り、ＮＰＮトランジスタＱ１４の飽和はなくなり寄生Ｐ
ＮＰトランジスタも動作しなくなる。

【００９５】一方、入力端子ＩＮ２の電位Ｖｉｎ２がロ
ウレベルに、入力端子ＩＮ３の電位Ｖｉｎ３がハイレベ
ルになり、ＮＰＮトランジスタＱ１７が完全に導通状態
になったとき、電流は電源電位Ｖｃｃから抵抗素子Ｒ１
０を経てＮＰＮトランジスタＱ１７に流れ、非導通状態
にあるＮＰＮトランジスタＱ１６には流れない。

【００９６】ＮＰＮトランジスタＱ１６の非導通により
ＰＮＰトランジスタＱ１４はベースがハイレベルで非導
通になり、ＰＮＰトランジスタＱ１４のコレクタ電位が
ＰＮＰトランジスタＱ１４のベース電流よりも低くなる
と、逆相入力側（−）の電位＞正相入力側（＋）の電
位、の状態であるから、差電圧ΔＶ２は発生せず、低く
なったＰＮＰトランジスタＱ１４のコレクタ電位が供給
されるＶＣＳＳ２のＮＰＮトランジスタＱ８はベースが
ロウレベルで非導通になり、ＰＮＰトランジスタＱ１４
のベース電位が供給されるＮＰＮトランジスタＱ７はベ
ースがハイレベルで導通する。

【００９７】このＮＰＮトランジスタＱ７の導通によ
り、ＰＮＰトランジスタＱ９のベースがハイレベルにな
り非導通となる。ＰＮＰトランジスタＱ１０のベース
は、ＮＰＮトランジスタＱ８が非導通状態になることに
よってトランジスタＱ１３および抵抗素子Ｒ８によりロ
ウレベルに引き下げられ導通する。

【００９８】電流オフとなったＰＮＰトランジスタＱ９
のコレクタはＶＣＣＳ２の出力であるから、この場合は
ＮＰＮトランジスタＱ１８のエミッタにコントロール電
流Ｉｃｏｎｔ２が流れない。

【００９９】つまり、ＰＮＰトランジスタＱ１４のコレ
クタ電位がＰＮＰトランジスタＱ１４のベース電位より
高くなったときにＮＰＮトランジスタＱ１８のエミッタ
にコントロール電流Ｉｃｏｎｔ２が流れ、コレクタ電位
がベース電位より低くなるとコントロール電流Ｉｃｏｎ
ｔ２は流れない。

【０１００】また、Ｖｉｎ２がロウレベル、Ｖｉｎ３が
ハイレベルになり、ＮＰＮトランジスタＱ１７が完全に
オンしたとき、電流はＮＰＮトランジスタＱ１７に流
れ、ＮＰＮトランジスタＱ１６には流れない。

【０１０１】このとき、ＮＰＮトランジスタＱ１７の導
通状態によりベースがロウレベルになるＰＮＰトランジ
スタＱ１５は導通状態になり、電流は、電源電位Ｖｃｃ
からＰＮＰトランジスタＱ１５のベース電流ＩＢ３とし
てＮＰＮトランジスタＱ１７のコレクタへ流れ、残りは
ＰＮＰトランジスタＱ１５のコレクタからＩＬ３として
負荷抵抗ＲＬ３を経て接地電位ＧＮＤに流れる。

【０１０２】つまり、ＰＮＰトランジスタＱ１５が導通
して電流ＩＬ３が流れることにより、ＰＮＰトランジス
タＱ１５のコレクタ電位はハイレベルになり、ＰＮＰト
ランジスタＱ１５のベース電位よりも高くなるので、Ｐ
ＮＰトランジスタＱ１５の寄生ＰＮＰトランジスタは活
性化状態になり、基板への電流経路が発生する。

【０１０３】従って、ＶＣＣＳ３の入力電位は、逆相入
力側（−）の電位＜正相入力側（＋）の電位、の状態で
あるから、差電圧ΔＶ３が発生する。このΔＶ３の発生
により、ＶＣＣＳ３（前述したＶＣＣＳ１と同一構成）
のＮＰＮトランジスタＱ７のベースがロウレベルで非導
通状態、ＮＰＮトランジスタＱ８のベースがハイレベル
で導通状態になる。

【０１０４】その結果、ＶＣＣＳ２の動作時と同様に、
ＰＮＰトランジスタＱ９が電流オン、ＰＮＰトランジス
タＱ１０が電流オフとなって、ＰＮＰトランジスタＱ９
に電流が流れ、前述した、逆相入力側（−）の電位＜正
相入力側（＋）の電位、の状態で発生したΔＶ３は減少
する。

【０１０５】一方、ＰＮＰトランジスタＱ１５のコレク
タ電位がＰＮＰトランジスタＱ１５のベース電流よりも
低くなると、ＶＣＣＳ３のＮＰＮトランジスタＱ７のベ
ースがハイレベル、ＮＰＮトランジスタＱ８のベースが
ロウレベルになる。

【０１０６】ＮＰＮトランジスタＱ７の導通により、Ｐ
ＮＰトランジスタＱ９のベースがハイレベルになり、Ｐ
ＮＰトランジスタＱ１０のベースは、ＮＰＮトランジス
タＱ８が非導通状態になることによってトランジスタＱ
１３および抵抗素子Ｒ８によりロウレベルに引き下げら
れ、ＰＮＰトランジスタＱ９が電流オフとなり電流は流
れず、ＰＮＰトランジスタＱ１０が電流オンとなり電流
が流れる。

【０１０７】電流オフとなったＰＮＰトランジスタＱ９
のコレクタはＶＣＣＳ３の出力であるから、この場合も
ＮＰＮトランジスタＱ１８のエミッタにコントロール電
流Ｉｃｏｎｔ３が流れない。つまり、ＰＮＰトランジス
タＱ１５のコレクタ電位がＰＮＰトランジスタＱ１５の
ベース電位より高くなったときにＮＰＮトランジスタＱ
１８のエミッタにコントロール電流Ｉｃｏｎｔ３が流
れ、コレクタ電位がベース電位より低くなるとコントロ
ール電流Ｉｃｏｎｔ３は流れない。

【０１０８】この場合もＶｉｎ２とＶｉｎ３がバランス
状態にあるときは、ΔＶ２、ΔＶ３とも発生しないの
で、ＶＣＣＳ２、ＶＣＣＳ３とも動作しない。

【０１０９】上述した第２の実施形態の回路は、第１の
実施形態が１出力であるのに対して、逆相の２出力であ
るという点で優位性がある。

【０１１０】ここで、回路定数は、ＰＮＰトランジスタ
Ｑ１４およびＱ１５をそれぞれ同一サイズにし、ＮＰＮ
トランジスタＱ１６およびＱ１７もそれぞれ同一サイズ
に予め設定する。また、抵抗素子Ｒ９およびＲ１０の抵
抗値はそれぞれ同一値とし、負荷抵抗素子ＲＬ２および
ＲＬ３の抵抗値もそれぞれ同一値に予め設定しておくも
のとする。

【０１１１】この第２の実施形態のように、図１におけ
るＮＰＮトランジスタＱ２で構成されているエミッタフ
ォロア回路部を、抵抗素子Ｒ２およびＮＰＮトランジス
タＱ２の２組による差動対とＮＰＮトランジスタＱ１お
よび抵抗素子Ｒ３の１組による定電流源とを組み合わせ
た差動回路に置き換えることもでき、第１の実施形態と
同様な効果を得ることができる。

【０１１２】

【発明の効果】以上説明したように本発明の半導体装置
内蔵用のスイッチ回路は、アナログのスイッチの出力用
ＰＮＰトランジスタのコレクタ電位とベース電位とを比
較しコレクタ電位が高ければコントロール電流を出力
し、この出力されたコントロール電流を入力トランジス
タのエミッタに帰還して出力用ＰＮＰトランジスタのベ
ース電位をコレクタ電位よりも高い電位に変化させる電
流帰還手段を備え、出力用ＰＮＰトランジスタに形成さ
れる寄生ＰＮＰトランジスタの動作を電流帰還手段によ
り出力用ＰＮＰトランジスタのコレクタ電位とベース電
位の電位差ΔＶをゼロにすることによって、寄生ＰＮＰ
トランジスタが非活性化されるので、スイッチングノイ
ズの発生がなくなる。

【０１１３】また、寄生ＰＮＰトランジスタが活性化す
ることによって基板に流れていた電流はほぼゼロとな
り、その結果、従来よりも回路電流を減らすことができ
る。

【０１１４】さらに、従来は基板に流れる電流を考慮し
て、電流設定を大きくしなければならなかったが、負荷
抵抗素子に適した電流を流すように調整ができるので、
余分な電流を削減できる。

【０１１５】さらにまた、負荷抵抗素子の抵抗値の違い
による出力電位の変動も小さくすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態における回路構成を示
す図である。

【図２】図１におけるＶＣＣＳ１の具体的な回路も示し
たスイッチ回路の回路図である。

【図３】図２における出力トランジスタの寄生ＰＮＰト
ランジスタに流れる電流変化を示した図である。

【図４】本発明の第２の実施形態における回路構成を示
す図である。

【図５】従来のスイッチ回路の一例を示した回路図であ
る。

【図６】図５における出力トランジスタの寄生ＰＮＰト
ランジスタを含めた回路図である。

【図７】図６における寄生ＰＮＰトランジスタに流れる
電流変化を示した図である。

【符号の説明】

Ｑ１，Ｑ２，Ｑ３，Ｑ７，Ｑ８，Ｑ１１，Ｑ１２，Ｑ１
３，Ｑ１６，Ｑ１７，Ｑ１８，１９，Ｑ２０，Ｑ２１
ＮＰＮトランジスタ Ｑ４，Ｑ５，Ｑ６，Ｑ９Ｑ，Ｑ１０，Ｑ１４，Ｑ１５，
Ｑ２２ ＰＮＰトランジスタ Ｑ２３ 寄生ＰＮＰトランジスタ Ｒ１〜Ｒ１４ 抵抗素子 ＲＬ，ＲＬ２〜ＲＬ４ 負荷抵抗素子 ＶＣＣＳ１〜ＶＣＣＳ３ 電圧制御型電流出力回路 ＩＮ１〜ＩＮ４ 入力端子 ＯＵＴ１〜ＯＵＴ４ 出力端子 Ｖｉｎ１〜Ｖｉｎ４ 入力端子ＩＮ１〜ＩＮ４の電位 Ｖｏｕｔ１〜Ｖｏｕｔ４ 出力端子ＯＵＴ１〜ＯＵＴ
４の電位 Ｉｃｏｎｔ１〜Ｉｃｏｎｔ３ コントロール電流

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 17/60 H03K 17/16 H04B 1/18

Claims (12)

(57)【特許請求の範囲】
1. 【請求項１】 アナログのスイッチ手段の出力段として
   コレクタに負荷抵抗が負荷される出力用ＰＮＰトランジ
   スタと、エミッタに電流制御型電流源が接続され、コレ
   クタが前記出力用ＰＮＰトランジスタのベース電流を前
   記電流制御型電流源によって制御する回路に接続される
   入力用ＮＰＮトランジスタを有する半導体装置内蔵用の
   スイッチ回路において、 前記出力用ＰＮＰトランジスタのコレクタ電位とベース
   電位とを比較しコレクタ電位が高ければコントロール電
   流を出力する比較手段を有し、この比較手段から出力さ
   れたコントロール電流を前記ＮＰＮ入力トランジスタの
   エミッタに帰還して前記出力用ＰＮＰトランジスタのベ
   ース電位を前記コレクタ電位よりも高い電位に変化させ
   る電流帰還手段を備えることを特徴とする半導体装置内
   蔵用のスイッチ回路。
2. 【請求項２】 前記出力用ＰＮＰトランジスタに形成さ
   れる寄生ＰＮＰトランジスタの動作を前記電流帰還手段
   により非活性化する請求項１記載の半導体装置内蔵用の
   スイッチ回路。
3. 【請求項３】 前記出力用ＰＮＰトランジスタのコレク
   タを出力端子として外部から負荷される負荷抵抗の抵抗
   値の大小に係わらず、前記電流帰還手段による前記寄生
   ＰＮＰトランジスタの非活性化に応答してこの寄生ＰＮ
   Ｐトランジスタに流れる電流をほぼゼロレベルにする請
   求項２記載の半導体装置内蔵用のスイッチ回路。
4. 【請求項４】 各構成素子は、前記寄生ＰＮＰトランジ
   スタに流れる電流量を加えない電流値に基づいて予め設
   定した素子値をそれぞれ有する請求項３記載の半導体装
   置内蔵用のスイッチ回路。
5. 【請求項５】 前記電流帰還手段の前記電流量の抑制に
   応答して前記負荷抵抗の抵抗値の大小による前記出力電
   位の変動も抑制する請求項４記載の半導体装置内蔵用の
   スイッチ回路。
6. 【請求項６】 入力端子が第１のＮＰＮトランジスタの
   ベースに接続され、前記第１のＮＰＮトランジスタのエ
   ミッタは第１の抵抗素子を介して接地電位に接続される
   とともに、前記第１のＮＰＮトランジスタのコレクタは
   第２のＮＰＮトランジスタのエミッタに接続され、この
   第２のＮＰＮトランジスタのコレクタは第２の抵抗素子
   を介して電源電位に接続されるとともに、前記第２のＮ
   ＰＮトランジスタのベースは第３のＮＰＮトランジスタ
   のエミッタに接続され、この第３のＮＰＮトランジスタ
   のコレクタは電源電位に接続され、この第３のＮＰＮト
   ランジスタのベースは第３の抵抗素子を介して電源電位
   に接続され、前記第２のＮＰＮトランジスタのコレクタ
   はさらに第１のＰＮＰトランジスタのベースに接続さ
   れ、この第１のＰＮＰトランジスタのエミッタは電源電
   位に接続され、この第１のＰＮＰトランジスタのコレク
   タは出力端子に接続され、前記第１のＰＮＰトランジス
   タのベースは、入力差電圧により出力電流を制御するオ
   ペアンプからなる電圧制御型電流出力手段の逆相入力側
   （−）に接続され、前記第１のＰＮＰトランジスタのコ
   レクタは前記電圧制御型電流出力手段の正相入力側
   （＋）に接続され、前記電圧制御型電流出力手段の出力
   端は、前記第１のＮＰＮトランジスタのエミッタに接続
   されて構成されることを特徴とする半導体装置内蔵用の
   スイッチ回路。
7. 【請求項７】 前記電圧制御型電流出力手段は、前記第
   １のＰＮＰトランジスタのコレクタ電位の方が前記第１
   のＰＮＰトランジスタのベース電位よりも高い場合にの
   み、前記第１のＮＰＮトランジスタのエミッタへ電流を
   流し、常に前記第１のＰＮＰトランジスタのベース電位
   を前記第１のＰＮＰトランジスタのコレクタ電位が超え
   ない制御動作をする請求項６記載の半導体装置内蔵用の
   スイッチ回路。
8. 【請求項８】 前記電圧制御型電流出力手段は、電源電
   位に第４の抵抗素子を介して第２のＰＮＰトランジスタ
   のエミッタが接続され、このトランジスタのコレクタは
   第４のＮＰＮトランジスタのコレクタに接続され、この
   第４のＮＰＮトランジスタのエミッタは第５の抵抗素子
   を介して接地電位に接続され、前記第２のＰＮＰトラン
   ジスタのベースは自身のコレクタおよび第３のＰＮＰト
   ランジスタのベースとそれぞれ共通接続され、前記第２
   および前記第３のＰＮＰトランジスタはカレントミラー
   を形成し、前記第３のＰＮＰトランジスタのエミッタは
   第６の抵抗素子を介して電源電位に接続され、前記第３
   のＰＮＰトランジスタのコレクタは第４および第５のＰ
   ＮＰトランジスタのエミッタとそれぞれ共通接続され、
   これら第４および第５のＰＮＰトランジスタは差動回路
   を構成し、前記第４のＰＮＰトランジスタのコレクタは
   前記第１のＮＰＮトランジスタのエミッタに接続され、
   前記第５のＰＮＰトランジスタのコレクタは接地電位に
   接続され、前記第４のＰＮＰトランジスタのベースは第
   ５のＮＰＮトランジスタのエミッタおよび第６のＮＰＮ
   トランジスタのコレクタと共通接続され、前記第５のＮ
   ＰＮトランジスタのコレクタは電源電位に接続され、こ
   の第５のＮＰＮトランジスタのベースは前記逆相入力側
   （−）として前記第１のＰＮＰトランジスタのベースに
   接続され、前記第６のＮＰＮトランジスタのエミッタは
   第７の抵抗素子を介して接地電位に接続され、前記第５
   のＰＮＰトランジスタのベースは第７のＮＰＮトランジ
   スタのエミッタおよび第８のＮＰＮトランジスタのコレ
   クタと共通接続され、前記第７のＮＰＮトランジスタの
   コレクタは電源電位に接続され、この第７のＮＰＮトラ
   ンジスタのベースは前記正相入力側（＋）として前記第
   １のＰＮＰトランジスタのコレクタに接続され、前記第
   ８のＮＰＮトランジスタのエミッタは第８の抵抗素子を
   介して接地電位に接続され、前記第４、前記第６および
   前記第８のＮＰＮトランジスタのベースは定電圧源と共
   通接続されて構成される請求項６記載の半導体装置内蔵
   用のスイッチ回路。
9. 【請求項９】 前記第３のＮＰＮトランジスタおよび前
   記第３の抵抗素子で構成されているエミッタフォロア回
   路手段に代えて、前記第２の抵抗素子および前記第２の
   ＮＰＮトランジスタ２組による差動対と前記第１のＮＰ
   Ｎトランジスタおよび前記第１の抵抗素子１組による定
   電流源とを組み合わせた差動回路手段で構成する請求項
   ６記載の半導体装置内蔵用のスイッチ回路。
10. 【請求項１０】 差動対となる第１および第２のＮＰＮ
    トランジスタのそれぞれのエミッタが第３のＮＰＮトラ
    ンジスタのコレクタと共通接続され、前記第１のＮＰＮ
    トランジスタのベースは第１の入力端子に接続され、前
    記第１のＮＰＮトランジスタのコレクタは第１の抵抗素
    子を介して電源電位に接続され、前記第２のＮＰＮトラ
    ンジスタのベースは第２の入力端子に接続され、前記第
    ２のＮＰＮトランジスタのコレクタは第２の抵抗素子を
    介して電源電位に接続され、前記第３のＮＰＮトランジ
    スタのエミッタは第３の抵抗素子を介して接地電位に接
    続され、前記第３のＮＰＮトランジスタのベースは定電
    圧源が接続され、前記第１および前記第２のＮＰＮトラ
    ンジスタは前記第３のＮＰＮトランジスタを定電流源と
    した差動回路を構成し、前記第１のＮＰＮトランジスタ
    のコレクタに第１のＰＮＰトランジスタのベースが接続
    され、この第１のＰＮＰトランジスタのエミッタは電源
    電位に接続され、前記第１のＰＮＰトランジスタのコレ
    クタは第１の出力端子に接続され、前記第１のＰＮＰト
    ランジスタのコレクタはさらに第１の電圧制御型電流出
    力手段の正相入力側（＋）に接続され、前記第１の電圧
    制御型電流出力手段の逆相入力側（−）は前記第１のＰ
    ＮＰトランジスタのベースに接続されるとともに、前記
    第１の電圧制御型電流出力手段の出力は前記第３のＮＰ
    Ｎトランジスタのエミッタに接続され、前記第２のＮＰ
    Ｎトランジスタのコレクタに第２のＰＮＰトランジスタ
    のベースが接続され、この第２のＰＮＰトランジスタの
    エミッタは電源電位に接続され、前記第２のＰＮＰトラ
    ンジスタのコレクタは第２の出力端子に接続され、前記
    第２のＰＮＰトランジスタのコレクタはさらに第２の電
    圧制御型電流出力手段の正相入力側（＋）に接続され、
    前記第２の電圧制御型電流出力手段の逆相入力側（−）
    は前記第２のＰＮＰトランジスタのベースに接続される
    とともに、前記第２の電圧制御型電流出力手段の出力は
    前記第３のＮＰＮトランジスタのエミッタに接続されて
    構成されることを特徴とする半導体装置内蔵用のスイッ
    チ回路。
11. 【請求項１１】 前記第１および前記第２のＰＮＰトラ
    ンジスタをそれぞれ同一サイズに予め設定し、かつ前記
    第１および前記第２のＮＰＮトランジスタもそれぞれ同
    一サイズに予め設定しておく請求項１０記載の半導体装
    置内蔵用のスイッチ回路。
12. 【請求項１２】 前記第１および前記第２の抵抗素子抵
    抗素子の抵抗値はそれぞれ同一値とし、前記第１および
    前記第２の出力端子にそれぞれ負荷される負荷抵抗の抵
    抗値もそれぞれ同一値に予め設定しておく請求項１０記
    載の半導体装置内蔵用のスイッチ回路。