JPS6016024A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、バイポーラトランジスタによシ構成される
論理回路に適用して特に有効な技術に関するもので、た
とえば、ノン・シーレッジ目−ルド・ロジック回路を基
本回路としてマスタスライス法により形成される論理Ｌ
ＳＩに適したマルチ出力論理回路に利用して有効な技術
に関するものである。

〔背景技術〕

マスタスライス法により形成される論理ＬＳＩ（以下マ
スタスライスＬＳＩと称する）を構成する基本回路とし
て、例えば第１図に示すようがエミッタ・カップルド・
ロジック回路（以下ＥＣＬ回路と称する）や第２図に示
すよう々ノン・シュレッショールド・ロジック回路（以
下ＮＴＬ回路と称する）が提案されている。

ＥＣＬ回路は、出力としてＯＲ出力とＮＯＲ出力を取り
出すことができる。しかし、第２図に示すよりなＮＴＬ
回路は、−出力（ＮＯＲ）のみであったため、ＥＣＬ回
路に比べて論理機能が弱く、論理設計の自由度が小さい
という不都合があることがわかった・ また、ＯＲ出力を得るためには、第３図のようにしてＮ
ＴＬのＮＯＲ回路回路ｚ、Ｇ嘗を２段接続させるか、Ｎ
ＴＬの基本セルを２つ使って第１図に示すようなＥＣＬ
回路を構成してやらなければならない。しかし、ＮＴＬ
回路を２段接続させると信号の遅延時間が大きくなり、
また、基本セルを２つ使ってＥＣＬ回路を構成するよう
にすると、同一の論理を組むのに必要とされるセルの数
が増加し、占有面積が大きくなってし甘うという問題点
があることが本発明者によシ明らかにされた。

〔発明の目的〕

この発明は、上記のような背景の下になされたもので、
一つのＮＴＬ回路からＮＯＲ出力の他にＯＲ出力を取り
出せるようにして、ＮＴＬ回路の論理機能を高め、論理
設計の自由度を大きくさせるとともに、従来のＮＴＬ回
路を２段接続させてＯＲ出力を得る場合に比べて動作速
度を速くし、またマスタスライスＬＳＩにおける使用セ
ル数を減らしてチップサイズを縮小できるようにするこ
とを目的とする。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添附図面からあきらかになるであ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、との発明は、ＮＴＬ回路等からなる論理ゲー
ト回路内に、ＮＰＮ）ランジスタを使ったエミッタ拳フ
ォロワの他に、ＰＮＰ）ランジスタを使ったエミッタ・
フォロワを構成できるように、ＰＮＰ　）ランジスタと
そのエミッタ側に接続される抵抗を設けておき、ＯＲ出
力を取り出す場合ニは、入力庄トランジスタのエミッタ
電圧を上記ＰＮＰ　）ランジスタのベースに印加させて
そのエミッタから出力を取り出すように構成することに
よって一つのＮＴＴ、回路からＮＯＲ出力の他にＯＲ出
力を取り出せるようにして上記目的を達成するものであ
る。

以下図面を用いてこの発明を具体的に説明する。

〔実施例〕

第４図は本発明に係るＮＴＬ回路からなる論理回路の一
実施例を示すものである。

Ｑ□１〜Ｑ　ｘｓはエミッタとコレクタがそれぞれ互い
に共通に接続されることによシ並列に配設されたＮＰＮ
型の入力用トランジスタでこの入力用トランジスタＱ１
□〜Ｑ　１１のベースに入力信号”ｉｎ１〜■、Ｒ３が
印加されるようにされる。また、入力用トランジスタＱ
　１１〜Ｑ　ｘｓの共通コレクタと回路の接地点との間
に抵抗Ｒｘｘが、また入力用トランジスタＱ　１１〜Ｑ
　ｘｓの共通エミッタと電源電圧Ｖ］ｉ、。

との間に抵抗Ｒ１富が接続されている。

Ｑ２１は上記入力用トランジスタＱ１□〜Ｑ１３と同じ
ＮＰＮ型に形成されたトランジスタで、このトランジス
タＱ２１のコレクタが回路の接地点に接続され、また、
Ｑ２１のエミッタが抵抗Ｒ２１を介して電源電圧ＶＴＴ
に接続されることによりエミッタ・フォロワＥＦ１　が
構成されている。また、Ｑ２□は上記入力用トランジス
タＱ工、〜Ｑ１３と反対のＰＮＰ型に形成されたトラン
ジスタで、このＰＮＰ　トランジスタＱ２２のエミッタ
が抵抗Ｒ２□を介して回路の接地点に接続され、また、
Ｑ２２のコレクタが電源電圧ＶＴＴに接続されることに
よシ第２のエミッタ・フォロワＥＦ２が構成されている
。

なお、上記ＰＮＰＩ−ランジスタＱ２□は縦方向トラン
ジスタはもちろん横方向トランジスタであってもよい。

上記論理回路では、第１のエミッタ書フォロワＥＦ□を
構成するＮＰＮ）ランジスタＱ２１のベースに、入力用
トランジスタＱｌｌ〜Ｑｌ１１のコレクタ電圧が印加さ
れ、第２のエミッタ・フォロワＥＦ２を構成するＰＮＰ
）ランジスタＱ２２のベースに、入力用トランジスタＱ
ｌｌ〜Ｑ１Ｂのエミッタ電圧が印加されるようにされて
いる。これによって、トランジスタＱ、ｌ□のエミッタ
から入力信号ｖ　ｉｎｌ　〜ｖｉｎｌｌ　のＮＯＲ出力
を取り出し、トランジスタＱ２□のエミッタからは入力
信号Ｖｉｎ４〜”　ｉｎｎのＯＲ出力を取り出すことが
できるようにされる。

つまり、第４図のＮＴＬ論理回路においては、入力信号
Ｖｉｎ１〜Ｖｌｎ３のいずれか一つがハイレベルにされ
ると、そのハイレベルの入力信号が印加された入力用ト
ランジスタがオンされて抵抗Ｒ１１、Ｒ１２に電流が？
ｊｌＵされる。その結果、ノードｎ１のレベルが下がっ
てトランジスタＱ２１のエミッタ電圧（Ｖｏｕｔｌ）は
ロウレベルにされる。また、入力信号■ｉｎ１〜Ｖｉｎ
３がすべてロウレベルにされると、入力用トランジスタ
Ｑ＋＋〜Ｑ　ｔ　ａはすべてカットオフされて、抵抗Ｒ
１１に電流が流れなくなる。その結果、ノードｎ１のレ
ベルが接地電位に近いレベルに上がってトランジスタＱ
２＋のエミッタ電圧（■ｏｕｔ１）はハイレベルにされ
る。従って、エミッタ・フォロワＥ　Ｆ　、からは入力
信号ｖｉｎ１〜”ｉｎ３のＮＯＲ出力が得られる。これ
は、第２図に示す従来のＮＴＬ回路と同じ論理動作であ
る。

一方、第２のエミッタ骨フォロワＥＦ、のＰＮＰトラン
ジスタＱ　ｔ　２は、入力信号■ｉｎ１〜ｖｉｎ３の℃
・ずれか一つがハイレベルにされて抵抗ＲＩ２に電流が
流されると、ノードｎ２のレベルがノーイレベルの入力
信号よりもその入力用トランジスタ（Ｑｌ〜Ｑ３　）の
ペース・エミッタ間電圧ｖＢＥ分だけ低い電位（ハイレ
ベル）にされ、エミッタ電圧（■ｏｕｔ２　）がノード
ｎ２のレベルよりもトランジスタＱｔｔのペース・エミ
ッタ間電圧ｖｓ　Ｅ　分；高！ｌｙ・ルベル（メ・イレ
ベル）にされる。そのため、トランジスタＱ　ｓ　１〜
Ｑｔｓのペース−エミッタ間電圧とトランジスタＱ２２
のペース・エミッタ間電圧が等しければ、エミッタ６フ
オロワＥＦ２の出力電圧ｖｏｕｔ２はハイレベルの入力
信号ｖ　ｉｎｌ〜Ｖｉｎ３と同じレベルにされる。また
、入力信号Ｖｉｎ、〜ｖ　ｉｎ３がすべてロウレベルに
変化されて、入力用トランジスタＱｌｌ〜Ｑ１３が全部
カットオフされると、ノードｎ２が電源電圧Ｖゆに近い
レベル（ロウレベル）にされる。そのため、ＰＮＰ　）
ランジスタＱ２２に大きなコレクタ電流が流れ、抵抗Ｒ
２２の電圧降下によりエミッタ・フォロワＥＦ２の出力
電圧Ｖ。ｕｔ２はロウレベルに変化される。従って、と
の実施例の論理回路によれば、エミッタ・フォロワＥＦ
２からは入力信号ｖ　ｉｎｌ〜ｖｌｎ３のＯＲ出力を得
ることができる。

その結果、従来のＮ、ＴＬ回路（第２図）では得られな
かっ′＃ｃＯＲｉ（：ｊ力が、一段のＮＴＬ回路から得
られるようになり、ＮＴＬ回路の論理が強化される。こ
の場合、ＯＲ出力を出力するＰＮＰ　）ランジスタＱ２
□は、ＮＰＮ）ランジスタロ２□等は比べて動作速度は
多少遅いが、第３図のようにＮＴＬ回路を２段接続して
ＯＲ出力を取り出す場合よりも、信号の遅延時間は小さ
くなる。

また、上記実施例の論理回路をＮＴＬマスタスライスＬ
ＳＩの基本回路とする場合、この基本回路を構成するす
べての基本セル内に上記ＰＮＰ）ランジスタＱ２□と抵
抗Ｒ２２とを予め設けておく必要がある。そのため、各
基本セルの大きさは、第２図に示す従来のＮＴＬ回路を
構成する基本セルよりも少し大きくなる。しかしながら
、前述したように、従来のＮＴＬ回路を使ってＮＯＲ出
力の他にＯＲ出力を得る場合には、基本セルを２つ必要
とし、２つの基本セルを使ってＥＣＬ回路を構成してや
ると、その基本セル内の入力用トランジスタは２〜４個
使用されないで残ることが多い。

従って、ＮＯＲ出力を取り出すゲートの数とＯＲ出力を
取シ出すゲートの数とが論理ＬＳＩ内において同数であ
るような場合には、使用されない素子の占有面積の点で
は従来のものも本発明のものもほぼ同じであるので、本
発明によるＰＮＰ　）ランジスタＱ２□を含むエミッタ
・フォロワＥＦ２の追加に伴々うチップサイズの増加は
ほとんどない。

しかるに、本発明によれば、ＮＯＲとＯＲのゲート数が
同一の場合、使用する基本セルの数は従来のＮＴＬ回路
を用いたものに比べて３分の２程度で済む。そのため、
少なくとも配線領域として使用されるセル間のスペース
は従来のＮＴＬ回路を用いたＬＳＩに比べて少なくなる
ので、チップ全体の面積は減少されることになる。

なお、上記実施例では、−例として入力用トランジスタ
が３個設けられているＮＴＬ回路について説明したが、
この発明はこれに限定されるものでなく、入力用トラン
ジスタの数が２個あるいは４個以上のＮＴＬ回路にも適
用できることはもちろんである。また、上記エミッタ・
フォロワＥＦ１ＥＦ２の他に更にエミッタ・フォロワを
設けて３個以上の出力を取り出すように構成することも
可能である。

〔効果〕

以上説明したごとくこの発明は、論理回路の出力段に、
入力用トランジスタのコレクタ電圧をべ−スに受けるよ
うにされたＮＰＮ）ランジスタを含むエミッタ・フォロ
ワの他に、入力用トランジスタのエミッタ電圧をベース
に受けるようにされたＰＮＰ　）ランジスタを含むエミ
ッタ・フォロワを設けてなるので、ＯＲとＮＯＨのよう
に論理の背反する２以上の論理出力を一つの論理回路か
ら取り出せるようになり１回路の論理が強化され、論理
設計の自由度が大きくなるとともに、従来のＮＴＬ論理
回路を２段接続させてＯＲ出力を得る場合に比べて信号
の伝播速度が速くなる。また、この発明の論理回路をマ
スタスジイスＬＳＩにおける基本回路として使用した場
合には、従来のＮＴＬ回路を用いたマスタスライスＬＳ
Ｉに比べて使用セル数が少なくて済むため、チップサイ
ズが縮小される等の効果がある。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいう１でもない。

（１１） 〔利用分野〕 以上の説明では主として本発明をＮＴＬ回路からなる論
理回路に適用した場合について説明しだが、この発明は
バイポーラトランジスタからなる論理回路一般に適用で
きるものである。

【図面の簡単な説明】

第１図はＥＣＬ回蕗の一例を示す回路図。 第２図は従来のＮＴＬ回路の一例を示す回路図。 第３図は従来のＮＴＬ回路を用いてＯＲ出力を得るため
の回路接続方式の一例を示す回路説明図。 第４図は本発明に係る論理回路の一実施例を示す回路図
である。 Ｑｌｌ〜Ｑ１３・・・入力用トランジスタ。 Ｑ２１・・・エミッタ・フォロワ用トランジスタ（ＮＰ
Ｎ）ランジスタ）２、 Ｑ２□・・・エミッタ・フォロワ用トランジスタ（ＰＮ
Ｐトランジスタ）２ ＥＦｌ、ＥＦ２　・・・エミッタ・フォロワ。 （１２） 第　１　図 第　２　図 Ｅ　Ｅ 第　３　図

Claims (1)

【特許請求の範囲】
1. １、出力段にエミッタ・フォロワを有する論理回路にお
   いて、入力用トランジスタとこの入力用トランジスタの
   コレクタ電圧をペースに受けるようにされたＮＰＮ）ラ
   ンジスタを含むエミッタΦフォロワと、上記入力用トラ
   ンジスタのエミッタ電圧をベースに受けるようにされた
   ＰＮＰ）ランジスタを含むエミッタ・フォロワとを有し
   、論理の背反する２以上の論理出力が取シ出せるように
   されてなることを特徴とする論理回路。