JPS6094531A - レベルアダプタ回路 - Google Patents
レベルアダプタ回路Info
- Publication number
- JPS6094531A JPS6094531A JP59046645A JP4664584A JPS6094531A JP S6094531 A JPS6094531 A JP S6094531A JP 59046645 A JP59046645 A JP 59046645A JP 4664584 A JP4664584 A JP 4664584A JP S6094531 A JPS6094531 A JP S6094531A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- voltage
- output
- current mirror
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01818—Interface arrangements for integrated injection logic (I2L)
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＩ”Ｌ回路と前位の組合せ論理回路との間のレ
ベルアダプタ回路であり、組合せ論理回路ノ出力のレベ
ルに応じて制御できルスイッチノ入力に接続したＩＨ流
電流源を有しており、このスイッチの２つの出力のうち
少くとも１つを電流ミラー回路の人力に接続し、電流ミ
ラー回路の出力をＩ２ＬＩＬの入力に接続してなるレベ
ルアダプタ回路に関するものである。
ベルアダプタ回路であり、組合せ論理回路ノ出力のレベ
ルに応じて制御できルスイッチノ入力に接続したＩＨ流
電流源を有しており、このスイッチの２つの出力のうち
少くとも１つを電流ミラー回路の人力に接続し、電流ミ
ラー回路の出力をＩ２ＬＩＬの入力に接続してなるレベ
ルアダプタ回路に関するものである。
例えば、バルボ・ベリヒテン（ＶａｌＶＯ−ＢｅｒｉＯ
ｈｔｅｌ’ｎ）ＶＯＩＸＶＩＩＩ 、頁ｚ １ ｒｓ
−２２６，６ルイハ７（ＩＪツブ・テクニツシエやリサ
ーチス１９７８／７４頁８２〜９１に記載されているよ
うなＩＬ（ロ）路（Ｉ２Ｌ −ｉｎｔｅｇｒａｔｅｄ
１ｎｊｅｃｔｉｏｎ ｌｏｇｉｃ ）は、一方または他
方の論理状態（それぞれ０″と”ｌ″Ｊとするために比
較的に低い電圧レベル（Ｏｖと０．７■）を必要とする
。しかしこれと異なる製造工程で製造された回路、例え
ばＴＴＬ回路は、これに比し遥に高い電圧レベＰｖ（Ｏ
Ｖ１５Ｖ）を出力に生ずる。従ってこれらのような回路
の出力信号を・Ｉ２ＬＩＬを用いて処理しようとすると
、これらの間にレベルアダプタ回路を必要とする。
ｈｔｅｌ’ｎ）ＶＯＩＸＶＩＩＩ 、頁ｚ １ ｒｓ
−２２６，６ルイハ７（ＩＪツブ・テクニツシエやリサ
ーチス１９７８／７４頁８２〜９１に記載されているよ
うなＩＬ（ロ）路（Ｉ２Ｌ −ｉｎｔｅｇｒａｔｅｄ
１ｎｊｅｃｔｉｏｎ ｌｏｇｉｃ ）は、一方または他
方の論理状態（それぞれ０″と”ｌ″Ｊとするために比
較的に低い電圧レベル（Ｏｖと０．７■）を必要とする
。しかしこれと異なる製造工程で製造された回路、例え
ばＴＴＬ回路は、これに比し遥に高い電圧レベＰｖ（Ｏ
Ｖ１５Ｖ）を出力に生ずる。従ってこれらのような回路
の出力信号を・Ｉ２ＬＩＬを用いて処理しようとすると
、これらの間にレベルアダプタ回路を必要とする。
上述の文献バルボ・ベリヒテン（Ｆ土ｇ、 １４−ｂ
）では、この目的に対し、Ｉ”Ｌ回路の入力とその前位
の回路の出力との間に抵抗を接続している。しかし乍ら
、この解決手段は、これに用いる抵抗を比較的大なる値
のものとする必要があるという欠点がある。これはＩ”
Ｌ回路の入力電流が比較的小であり、例えば２０μＡで
あるため、前位の回路の供給電圧が高ければ高い程これ
に応じて抵抗を大にしなくてはならない、という欠点と
なる。このような高いオーム性整合（マツチング）抵抗
は集積回路において極めて大なる表面積を必要とし、こ
のためこのような解決手段は集積回路技術を用いる場合
には決して適用できないものである。ざらにＩ”Ｌ回路
の入力レベルは前位の回路の供給電圧と同じに定める必
要があり、これも又１つの欠点となる。
）では、この目的に対し、Ｉ”Ｌ回路の入力とその前位
の回路の出力との間に抵抗を接続している。しかし乍ら
、この解決手段は、これに用いる抵抗を比較的大なる値
のものとする必要があるという欠点がある。これはＩ”
Ｌ回路の入力電流が比較的小であり、例えば２０μＡで
あるため、前位の回路の供給電圧が高ければ高い程これ
に応じて抵抗を大にしなくてはならない、という欠点と
なる。このような高いオーム性整合（マツチング）抵抗
は集積回路において極めて大なる表面積を必要とし、こ
のためこのような解決手段は集積回路技術を用いる場合
には決して適用できないものである。ざらにＩ”Ｌ回路
の入力レベルは前位の回路の供給電圧と同じに定める必
要があり、これも又１つの欠点となる。
さらにまたＩＬ回路に対するレベルアダプタ回路はＤＩ
−Ａ−３１８７０１０にも記載されてい、る。この発表
された回路は１つのレベルより他のレベルへの変換を可
能にする。しかし数多くのレベルをＩ２ＬＩＬのレベル
に対し適合させるためには、レベ／Ｌ’数と対応する数
のこの種回路が必要である。このため、この既知の手段
は複雑であり、回路をより多く必要とする方法である◇
本発明の目的は、集積回路として極めて容易に構成でき
、前位回路の複数個の高いレベルをその後位に接続され
るＩＬ回路の低い入力レベルに適合し得るレベルアダプ
タ回路を提供するにある。
−Ａ−３１８７０１０にも記載されてい、る。この発表
された回路は１つのレベルより他のレベルへの変換を可
能にする。しかし数多くのレベルをＩ２ＬＩＬのレベル
に対し適合させるためには、レベ／Ｌ’数と対応する数
のこの種回路が必要である。このため、この既知の手段
は複雑であり、回路をより多く必要とする方法である◇
本発明の目的は、集積回路として極めて容易に構成でき
、前位回路の複数個の高いレベルをその後位に接続され
るＩＬ回路の低い入力レベルに適合し得るレベルアダプ
タ回路を提供するにある。
上述の本発明目的は次の特徴を有する本発明回路により
達成できる。すなわち本発明によるレベルアダプタ回路
は、ｎ を８またはこれより大なる整数とするとき、前位の回路
の出力のｎの異なるレベルの変換を行いうる如く形成し
、 ｎ−１個のエミッタ結合トランジスタ対を設け、６対の
それぞれ一方のトランジスタのベースを前位の回路の出
力に結合し、これらの一方の各トランジスタのコレクタ
・エミッタ通路をそれぞれ互に直列に接続し、１つのエ
ミッタ結合トランジスタ対のエミッタを電流源に接続し
、各トランジスタ対の他方のトランジスタのコレクタを
それぞれ電流ミラー回路に接続し、またこれら他方の各
トランジスタのベースをそれぞれ基準電位に接続しこれ
らベースの基準電位には互に差を設けることにより電流
源に接続したトランジスタ対が最低の電圧（ただし電流
を接続した供給電圧端子より見て）を供給され、該トラ
ンジスタ対に接続された次のトランジスタ対が第２番目
に低い電圧を供給され、以下順次同様に変化してゆく電
圧の供給を受ける如くした構成を特徴とする。
達成できる。すなわち本発明によるレベルアダプタ回路
は、ｎ を８またはこれより大なる整数とするとき、前位の回路
の出力のｎの異なるレベルの変換を行いうる如く形成し
、 ｎ−１個のエミッタ結合トランジスタ対を設け、６対の
それぞれ一方のトランジスタのベースを前位の回路の出
力に結合し、これらの一方の各トランジスタのコレクタ
・エミッタ通路をそれぞれ互に直列に接続し、１つのエ
ミッタ結合トランジスタ対のエミッタを電流源に接続し
、各トランジスタ対の他方のトランジスタのコレクタを
それぞれ電流ミラー回路に接続し、またこれら他方の各
トランジスタのベースをそれぞれ基準電位に接続しこれ
らベースの基準電位には互に差を設けることにより電流
源に接続したトランジスタ対が最低の電圧（ただし電流
を接続した供給電圧端子より見て）を供給され、該トラ
ンジスタ対に接続された次のトランジスタ対が第２番目
に低い電圧を供給され、以下順次同様に変化してゆく電
圧の供給を受ける如くした構成を特徴とする。
電流源により供給される電流はスイッチトランジスタ対
のセットに応じ電流ミラー回路の１つに流れ、またその
同じ電流がこの′電流ミラー回路を通じＩ”Ｌ回路入力
の１つに流れる。このため、余分な電流源等は必要ない
。
のセットに応じ電流ミラー回路の１つに流れ、またその
同じ電流がこの′電流ミラー回路を通じＩ”Ｌ回路入力
の１つに流れる。このため、余分な電流源等は必要ない
。
以下図面により本発明を説明する。
第１図は工”Ｌ回路の基本素子を形成するＩ″ＬＬイン
バータ導体本体部分の断面図である。エビタキシャルＮ
層１内に２つの耐領域８および４を包囲している耐領域
２を形成する。これらの領域１，２，８．４によって垂
直ＮＰＮ ）ランジスタが形成され、８層１の領域はエ
ミッタとして作用し、耐領域２はベースＧとして作用し
、耐領域８および４はコレクタとして動作する。このよ
うに形成したトランジスタを以下ゲートトランジスタと
称する。耐領域２の近くに付加的な耐領域６を形成する
。Ｃの耐領域５はインジェクタとも称され、８層１およ
び耐領域２と共にラテラル（横配置）トランジスタを形
成し、この存在により等価回路図は第２図に示す如くと
なる。
バータ導体本体部分の断面図である。エビタキシャルＮ
層１内に２つの耐領域８および４を包囲している耐領域
２を形成する。これらの領域１，２，８．４によって垂
直ＮＰＮ ）ランジスタが形成され、８層１の領域はエ
ミッタとして作用し、耐領域２はベースＧとして作用し
、耐領域８および４はコレクタとして動作する。このよ
うに形成したトランジスタを以下ゲートトランジスタと
称する。耐領域２の近くに付加的な耐領域６を形成する
。Ｃの耐領域５はインジェクタとも称され、８層１およ
び耐領域２と共にラテラル（横配置）トランジスタを形
成し、この存在により等価回路図は第２図に示す如くと
なる。
第８図において谷照番号６で示す点線部分は組合せ論理
回路であり、その出力８にはＯＶと５ｖのレベルがそれ
ぞれ交互に生じる。この出方しベ１１ルをレベルアダプ
タ回路により変換し、その後位に設けであるＩ”Ｌ回路
７によってプロセスすることができるようにする。この
第８図は耽知の回路である。第８図に示す既知のアダプ
タ回路は２個のエミッタ結合ＰＮＰ）ランジスタ９およ
び１゜により構成されるスイッチを有し、その相互接続
されているエミッタを２０μＡの直流電流を供給する電
流源１１を通じ正の供給電圧源（＋５Ｖ）に接続する。
回路であり、その出力８にはＯＶと５ｖのレベルがそれ
ぞれ交互に生じる。この出方しベ１１ルをレベルアダプ
タ回路により変換し、その後位に設けであるＩ”Ｌ回路
７によってプロセスすることができるようにする。この
第８図は耽知の回路である。第８図に示す既知のアダプ
タ回路は２個のエミッタ結合ＰＮＰ）ランジスタ９およ
び１゜により構成されるスイッチを有し、その相互接続
されているエミッタを２０μＡの直流電流を供給する電
流源１１を通じ正の供給電圧源（＋５Ｖ）に接続する。
この正供給電圧源は論理回路６に使用するものと同じ電
圧とすることが好ましい。トランジスタ９のベースを論
理回路６の出力８に接続し、トランジスタ１０のベース
を基準電圧源１２に接続し、これによって仁のトランジ
スタのベースｌＯの電位は論理回路６の出力８の一方の
論理レベル（０■）よりも常に高いが、その出力の他方
の論理レベル（＋５Ｖ）よりも常に低いようにする。従
って電流源１１より供給される電流はスイッチを構成す
る２個のトランジスタ９および１０のいずれか一方を通
じて常に流れる。
圧とすることが好ましい。トランジスタ９のベースを論
理回路６の出力８に接続し、トランジスタ１０のベース
を基準電圧源１２に接続し、これによって仁のトランジ
スタのベースｌＯの電位は論理回路６の出力８の一方の
論理レベル（０■）よりも常に高いが、その出力の他方
の論理レベル（＋５Ｖ）よりも常に低いようにする。従
って電流源１１より供給される電流はスイッチを構成す
る２個のトランジスタ９および１０のいずれか一方を通
じて常に流れる。
トランジスタ９および１０のコレクタをそれぞれ電流ミ
ラー回路１８および１４に接続する。これらの電流ミラ
ー回路は２個のコレクタを有するゲートトランジスタに
より構成され、その一方（第１図および第２図に点線で
示したちの）をトランジスタのベースに接続し、他方の
コレクタ（電流ミラー１１７１路の出力）をＩＩ、回路
の各１つの入力１５．１０に夫々接続する。′電流ミラ
ー回路１３．１４を形成するゲートトランジスタのエミ
ッタは接地する。電流源１１により供給される電流はス
イッチ回路を形成するトランジスタ９またはトランジス
タ１０のいずねか一方を通じ１これらに接続されている
電流ミラー回路１８．１４のいずれか一方に流れ、これ
よりこれらに接続されているＩ”Ｌ回路７の入力１５，
１６のいずれか一方に流れる。電流源１１により供給さ
れる電流の値はそれらの対応入力のスイッチを可能とす
るように選定する。
ラー回路１８および１４に接続する。これらの電流ミラ
ー回路は２個のコレクタを有するゲートトランジスタに
より構成され、その一方（第１図および第２図に点線で
示したちの）をトランジスタのベースに接続し、他方の
コレクタ（電流ミラー１１７１路の出力）をＩＩ、回路
の各１つの入力１５．１０に夫々接続する。′電流ミラ
ー回路１３．１４を形成するゲートトランジスタのエミ
ッタは接地する。電流源１１により供給される電流はス
イッチ回路を形成するトランジスタ９またはトランジス
タ１０のいずねか一方を通じ１これらに接続されている
電流ミラー回路１８．１４のいずれか一方に流れ、これ
よりこれらに接続されているＩ”Ｌ回路７の入力１５，
１６のいずれか一方に流れる。電流源１１により供給さ
れる電流の値はそれらの対応入力のスイッチを可能とす
るように選定する。
電流ミラー回路１８．１４の出力は相補的である。すな
わち一方の電流ミラー回路に電流が通じているときは他
方の電流ミラー回路には電流が流れず、またこの反対も
然りである。Ｉ”Ｌ回路７では２つのレベルの一方のみ
しか必要としないとすると２つの′電流ミラー回路の一
方を省略できる。
わち一方の電流ミラー回路に電流が通じているときは他
方の電流ミラー回路には電流が流れず、またこの反対も
然りである。Ｉ”Ｌ回路７では２つのレベルの一方のみ
しか必要としないとすると２つの′電流ミラー回路の一
方を省略できる。
この場合それに対応する方のトランジスタのコレクタを
接地する。ＩＬ回路の１個以上の入力を駆、動するため
、電流ミラー 回路は２個以上のコレクタ領域を有する
トランジスタにより構成できる（第１図および第２図参
照）。この場合電流ミラー回路を形成するゲートトラン
ジスタの表面比率をコレクタ電流が所望の値を有するよ
うに選定するか、または電流源１１の電流をこれに対応
する如く大きな値に選定する必要がある。
接地する。ＩＬ回路の１個以上の入力を駆、動するため
、電流ミラー 回路は２個以上のコレクタ領域を有する
トランジスタにより構成できる（第１図および第２図参
照）。この場合電流ミラー回路を形成するゲートトラン
ジスタの表面比率をコレクタ電流が所望の値を有するよ
うに選定するか、または電流源１１の電流をこれに対応
する如く大きな値に選定する必要がある。
電流ミラー回路１８および１４を形成するゲートトラン
ジスタはＩＬ回路７内のゲートトランジスタと同じ製造
工程で形成し、製造を簡単化することが望ましい。電流
源１１は電流ミラー回路の１部を形成するＰＮＰ トラ
ンジスタにより形成できる。トランジスタｌＯのべ〜ス
ミ極の基準電圧はダイオードを有する分圧器を用い供給
電源より導くことができる。
ジスタはＩＬ回路７内のゲートトランジスタと同じ製造
工程で形成し、製造を簡単化することが望ましい。電流
源１１は電流ミラー回路の１部を形成するＰＮＰ トラ
ンジスタにより形成できる。トランジスタｌＯのべ〜ス
ミ極の基準電圧はダイオードを有する分圧器を用い供給
電源より導くことができる。
第８図に示した回路は２つのそれぞれ異なる入力レベル
（ＯＶ１５Ｖ）を後位のＩ”Ｌ回路に対する入力レベル
として供給することができる。第８図に示す場合と異な
り（ｎ〉ａ）とするときのｎ個の入力レベルに対応する
ものとするときは、原理的には第８図に示したアダプタ
回路ｎ−１個を用いてこれを達成することができる。し
かしこの場合にはｎ−１個の入力端子とこれに対応する
数の電流源が必要となる０゜ 第４図は本発明によりｎ−４の場合における遥かに簡単
化できる回路を示すものである。本回路は８個のエミッ
タ結合トランジスタ対９１−１０１：ｏｘ−１ｏｇ；ｏ
ａ−１ｏａを有する。トランジスタ９１．９２．９８の
ベースは回路６の出力８と共に相互に結合接続を行う。
（ＯＶ１５Ｖ）を後位のＩ”Ｌ回路に対する入力レベル
として供給することができる。第８図に示す場合と異な
り（ｎ〉ａ）とするときのｎ個の入力レベルに対応する
ものとするときは、原理的には第８図に示したアダプタ
回路ｎ−１個を用いてこれを達成することができる。し
かしこの場合にはｎ−１個の入力端子とこれに対応する
数の電流源が必要となる０゜ 第４図は本発明によりｎ−４の場合における遥かに簡単
化できる回路を示すものである。本回路は８個のエミッ
タ結合トランジスタ対９１−１０１：ｏｘ−１ｏｇ；ｏ
ａ−１ｏａを有する。トランジスタ９１．９２．９８の
ベースは回路６の出力８と共に相互に結合接続を行う。
この出力８には４つの異なる電位ＯＶ ６ Ｕｌ ａ
Ｕｇ ＃ ＵＢが生じうる。
Ｕｇ ＃ ＵＢが生じうる。
これらの電位Ｕ０・・・Ｕ８は正であり、Ｕ、はＵｌよ
り大であり、Ｕ８はＵ、よりも大であり、またＵ８は最
大で電源供給電圧＋ＵＢに等しい。ＰＮＰ ）ランジス
タ対９１−１０１の相互接続したエミッタは電流源１１
を通じ正の供給電圧に接続し、ＰＮＰ）ランジスタ対９
２−１０２の相互接続エミッタはトランジスタ９１のコ
レクタに接続し、さらにＰＮＰ）ランジスタ対９８−Ｉ
Ｑ３の相互接続エミッタをトランジスタ９２のコレクタ
に接続する。
り大であり、Ｕ８はＵ、よりも大であり、またＵ８は最
大で電源供給電圧＋ＵＢに等しい。ＰＮＰ ）ランジス
タ対９１−１０１の相互接続したエミッタは電流源１１
を通じ正の供給電圧に接続し、ＰＮＰ）ランジスタ対９
２−１０２の相互接続エミッタはトランジスタ９１のコ
レクタに接続し、さらにＰＮＰ）ランジスタ対９８−Ｉ
Ｑ３の相互接続エミッタをトランジスタ９２のコレクタ
に接続する。
トランジスタ１０１．１０２，１０８のベースは４個の
抵抗１２０〜１２８により形成される多段分圧器の８個
のタップに接続し、トランジスタ１０１のベースに直流
電圧Ｕ０′が生じ、トランジスタ１０２のベースに直流
電圧Ｕ、／が生じ、トランジスタ１０８のベースに直流
電圧Ｕ８′が生じるようにする。抵抗１２０〜１２８に
より形成される多段分圧器はその抵抗の大きさを調整し
、大地電位に対し電圧Ｕ８’ 、 Ｕ、’ 、 Ｕ□′
と順次電圧＋ＵＢに向って高くなってゆき、かつ電圧［
Ｊ８／は電圧Ｕ１よりも低く、電圧Ｕ、／は電圧Ｕ、よ
りも低いが電圧Ｕ０よりも高く、また電圧Ｕ□′は電圧
Ｕ８よりも低いが、電圧Ｕ、よりも高いようにする。８
個のトランジスタ１０１＊１０ｇ＋１０８の各コレクタ
をそれぞれ電流ミラー回路１４１ 、１４２ 、１４８
を介して工り回路の入力１５１，１５２．１５１３に夫
々接続する。
抵抗１２０〜１２８により形成される多段分圧器の８個
のタップに接続し、トランジスタ１０１のベースに直流
電圧Ｕ０′が生じ、トランジスタ１０２のベースに直流
電圧Ｕ、／が生じ、トランジスタ１０８のベースに直流
電圧Ｕ８′が生じるようにする。抵抗１２０〜１２８に
より形成される多段分圧器はその抵抗の大きさを調整し
、大地電位に対し電圧Ｕ８’ 、 Ｕ、’ 、 Ｕ□′
と順次電圧＋ＵＢに向って高くなってゆき、かつ電圧［
Ｊ８／は電圧Ｕ１よりも低く、電圧Ｕ、／は電圧Ｕ、よ
りも低いが電圧Ｕ０よりも高く、また電圧Ｕ□′は電圧
Ｕ８よりも低いが、電圧Ｕ、よりも高いようにする。８
個のトランジスタ１０１＊１０ｇ＋１０８の各コレクタ
をそれぞれ電流ミラー回路１４１ 、１４２ 、１４８
を介して工り回路の入力１５１，１５２．１５１３に夫
々接続する。
出力８のレベルが電圧Ｕ０に対応するものである場合は
、この回路内の電流ミラー回路１４１のみが電流を通じ
、出力８にレベルＵ、が生じる場合には電流ミラー回路
１４２のみが電流を通じ、出力８が電圧レベルＵ８の場
合には電流ミラー回路１４８のみが電流を通ずる。出力
８がＯｖである場合には、これらの電流ミラー回路１４
１゜１４２．１４８のいずれもが電流を通じない。もし
必要であれば、この場合にトランジスタ９８のコレクタ
線内に設ける電流ミラー回路を用いてＩ”Ｌ回路７に対
し、信号を供給するようにすることもできる。
、この回路内の電流ミラー回路１４１のみが電流を通じ
、出力８にレベルＵ、が生じる場合には電流ミラー回路
１４２のみが電流を通じ、出力８が電圧レベルＵ８の場
合には電流ミラー回路１４８のみが電流を通ずる。出力
８がＯｖである場合には、これらの電流ミラー回路１４
１゜１４２．１４８のいずれもが電流を通じない。もし
必要であれば、この場合にトランジスタ９８のコレクタ
線内に設ける電流ミラー回路を用いてＩ”Ｌ回路７に対
し、信号を供給するようにすることもできる。
第１図はＩＬアゲート構造を示す断面図、第２図は第１
図に対する等価回路図、 第８図は従来のレベルアダプタ回路を示す回路図、 第゛４図は本発明により夫々Ｊｊ４なる出方レベルを変
換するためのアダプタ回路の回路図である。 ６・・・組合せ論理回路（前位回路） ７・・・ＩＬ回路 ８・・・出力端子 １１・・・電流源 １２・・・基準電圧源 １８、１４．１４１−１４８電流ミラ一回路９１、１０
１ ： ９２．１０ａｉ ９８．１０８・・・トランジ
スタ対＋ＵＢ・・・正電源 １２０〜１２８・・・抵抗 １５１１１５２、１５８・・・入力。 −特許出願人 エヌ・べ−・フィリップス・フルーイラ
ンペンファプリケン 手続補正書 昭和５９年 ５月３１日 １、事件の表示 昭和５９年 特 許 願第４６６４５ 号２、発明の名
称 レベルアダプタ回路 ３、補正をする者 事件との関係特許出願人 名称 エヌ・べ−・フィリップス・ フルーイランペンファブリケン 論理回路６」と訂正し、 同頁第１１行中ｒ ａｖ ｌ ｔｒ□＃ ｔｒ、 ｌ
ＵＢ Ｊ ｔｔ「ｏｖ 、 Ｕ、 ｒ ＵＢ ｒ ＵＩ
Ｊと訂正し、同頁第１２〜１８行を次の如く訂正する
。 「これらの電位Ｕ −−−Ｕ は正であり、Ｕ、はＵ８
８ より大であり、Ｕ□はＵ２より大であり、またＵ□は」
。 ２、明細書第１２頁第１０〜１２行を次の如く訂正する
。 「に向って高くなってゆき、かつ電圧Ｕ８／は電圧Ｕ８
よりも低く、電圧Ｕ、′は電圧Ｕ、よりも低いが電圧Ｕ
８よりも高く、また電圧ＩＪ、／は電圧Ｕ０よりも低」
。
図に対する等価回路図、 第８図は従来のレベルアダプタ回路を示す回路図、 第゛４図は本発明により夫々Ｊｊ４なる出方レベルを変
換するためのアダプタ回路の回路図である。 ６・・・組合せ論理回路（前位回路） ７・・・ＩＬ回路 ８・・・出力端子 １１・・・電流源 １２・・・基準電圧源 １８、１４．１４１−１４８電流ミラ一回路９１、１０
１ ： ９２．１０ａｉ ９８．１０８・・・トランジ
スタ対＋ＵＢ・・・正電源 １２０〜１２８・・・抵抗 １５１１１５２、１５８・・・入力。 −特許出願人 エヌ・べ−・フィリップス・フルーイラ
ンペンファプリケン 手続補正書 昭和５９年 ５月３１日 １、事件の表示 昭和５９年 特 許 願第４６６４５ 号２、発明の名
称 レベルアダプタ回路 ３、補正をする者 事件との関係特許出願人 名称 エヌ・べ−・フィリップス・ フルーイランペンファブリケン 論理回路６」と訂正し、 同頁第１１行中ｒ ａｖ ｌ ｔｒ□＃ ｔｒ、 ｌ
ＵＢ Ｊ ｔｔ「ｏｖ 、 Ｕ、 ｒ ＵＢ ｒ ＵＩ
Ｊと訂正し、同頁第１２〜１８行を次の如く訂正する
。 「これらの電位Ｕ −−−Ｕ は正であり、Ｕ、はＵ８
８ より大であり、Ｕ□はＵ２より大であり、またＵ□は」
。 ２、明細書第１２頁第１０〜１２行を次の如く訂正する
。 「に向って高くなってゆき、かつ電圧Ｕ８／は電圧Ｕ８
よりも低く、電圧Ｕ、′は電圧Ｕ、よりも低いが電圧Ｕ
８よりも高く、また電圧ＩＪ、／は電圧Ｕ０よりも低」
。
Claims (1)
- 【特許請求の範囲】 Ｌ Ｉ２Ｌ回路と前位の組合せ論理回路との間のレベル
アダプタ回路であり、組合せ論理回路（６）の出力（８
）のレベルに応じて制御できるスイッチの入力に接続し
た直流電流源（１１）を有しており、このスイッチの２
つの出力のうち少くとも１つを電流ミラー回路の入力に
接続し、電流ミラー回路の出力をＩＬ回路の人力に接続
してなるレベルアダプタ回路において、 本レベルアダプタ１１路は、ｎを８またはこれより大な
る整数とするとき、前位の回路の出力のｎの異なるレベ
ルの変換を行いつる如く形成し、 ｎ−１個のエミッタ結合トランジスタ対（９１ｔ １０
１ ： ９２ ｔ １０２ ；９８ ＊ １０８）を設
け、６対のそれぞ汎一方のトランジスタのベースを前位
の回路の出力（８）に結合し、これらの一方の各トラン
ジスタのコレクターエミッタ通路をそれぞれ互に直列に
接続し、１つのエミッタ結合トランジスタ対（９１１１
０１）のエミッタを電流源（１１）に接Ｍし、各トラン
ジスタ対の他方のトランジスタ（ｘｏｘ、ｌｏｇ、ｔｏ
ｓ）のコレクタをそれぞれ電流ミラー回路（１４１，１
４２゜１４８）＆Ｃ接続し、またこれら他方の各トラン
ジスタのベースをそれぞれ基準電位（Ｕ１’ｓＵ ／
、 Ｕ８’ ）に接続し、これらベースの基準電位には
互に差を設けることにより電流源（１１）に接続したト
ランジスタ対が最低の電圧（Ｕ１’）（ただし電流源を
接続した供給電圧端子より見て）を供給され、該トラン
ジスタ対に接続された次のトランジスタ対が第２＠目に
低い電圧（Ｕ、’）を供給され、以下順次同様に変化し
てゆく電圧の供給を受ける如くした構成を特徴とするレ
ベルアダプタ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833309396 DE3309396A1 (de) | 1983-03-16 | 1983-03-16 | Schaltungsanordnung zur pegelanpassung |
| DE3309396.2 | 1983-03-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6094531A true JPS6094531A (ja) | 1985-05-27 |
Family
ID=6193634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59046645A Pending JPS6094531A (ja) | 1983-03-16 | 1984-03-13 | レベルアダプタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4588908A (ja) |
| EP (1) | EP0119655B1 (ja) |
| JP (1) | JPS6094531A (ja) |
| DE (2) | DE3309396A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3440942A1 (de) * | 1984-11-09 | 1986-05-15 | Robert Bosch Gmbh, 7000 Stuttgart | Piezoelektrischer steuerblock |
| US4692641A (en) * | 1986-02-13 | 1987-09-08 | Burr-Brown Corporation | Level shifting circuitry for serial-to-parallel converter |
| JPS63302620A (ja) * | 1987-06-03 | 1988-12-09 | Toshiba Corp | 出力回路 |
| JPH04179313A (ja) * | 1990-11-14 | 1992-06-26 | Nec Corp | 多値論理入力回路 |
| US5446409A (en) * | 1992-11-30 | 1995-08-29 | Sony Corporation | Cross coupled symmetrical current source unit |
| US5450023A (en) * | 1994-04-18 | 1995-09-12 | Yozan Inc. | Interface circuit using a limited number of pins in LSI applications |
| DE19834090A1 (de) * | 1998-07-29 | 2000-02-03 | Heidenhain Gmbh Dr Johannes | Optoelektronische Sende- und Empfangseinheit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586611A (ja) * | 1981-07-06 | 1983-01-14 | Pioneer Electronic Corp | 切換制御信号発生回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4140920A (en) * | 1976-08-27 | 1979-02-20 | Signetics Corporation | Multivalued integrated injection logic circuitry and method |
| US4158782A (en) * | 1977-08-22 | 1979-06-19 | Motorola, Inc. | I2 L interface with external inputs and method thereof |
| DE2740832C2 (de) * | 1977-09-10 | 1985-11-14 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Dynamische Ankoppelschaltung zur Ansteuerung einer Schaltung in I2L- Technik |
| GB2014387B (en) * | 1978-02-14 | 1982-05-19 | Motorola Inc | Differential to single-ended converter utilizing inverted transistors |
| JPS56115036A (en) * | 1980-02-16 | 1981-09-10 | Sony Corp | Interface circuit |
| US4459496A (en) * | 1980-04-04 | 1984-07-10 | Matsushita Electric Industrial Company, Limited | Semiconductor integrated circuit having stacked integrated injection logic circuits |
| US4357548A (en) * | 1980-05-30 | 1982-11-02 | Rca Corporation | Circuit arrangement using emitter coupled logic and integrated injection logic |
| FR2491276A1 (fr) * | 1980-09-26 | 1982-04-02 | Trt Telecom Radio Electr | Circuits d'interface entre couches de logique a injection empilees et polarisees a differentes tensions |
| DE3045366C2 (de) * | 1980-12-02 | 1984-02-16 | Robert Bosch Gmbh, 7000 Stuttgart | Schwellwertschalter |
-
1983
- 1983-03-16 DE DE19833309396 patent/DE3309396A1/de not_active Withdrawn
-
1984
- 1984-03-02 US US06/585,663 patent/US4588908A/en not_active Expired - Fee Related
- 1984-03-13 JP JP59046645A patent/JPS6094531A/ja active Pending
- 1984-03-13 EP EP84200357A patent/EP0119655B1/de not_active Expired
- 1984-03-13 DE DE8484200357T patent/DE3479372D1/de not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS586611A (ja) * | 1981-07-06 | 1983-01-14 | Pioneer Electronic Corp | 切換制御信号発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3309396A1 (de) | 1984-09-20 |
| DE3479372D1 (en) | 1989-09-14 |
| EP0119655B1 (de) | 1989-08-09 |
| EP0119655A2 (de) | 1984-09-26 |
| US4588908A (en) | 1986-05-13 |
| EP0119655A3 (en) | 1987-01-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0600852B1 (en) | Logic circuit arrangements | |
| US4642551A (en) | Current to voltage converter circuit | |
| JPH03149920A (ja) | 電圧変換器 | |
| JPS6157118A (ja) | レベル変換回路 | |
| US4982119A (en) | Comparator with latch circuit | |
| JPH0368349B2 (ja) | ||
| JPH0257733B2 (ja) | ||
| JPS62193410A (ja) | カスタムメ−ド回路用のゲ−トの前拡散アレイを有する半導体デバイス | |
| US4435654A (en) | Output level adjustment means for low fanout ECL lacking emitter follower output | |
| US4769617A (en) | Differential amplifier circuit | |
| JPS6094531A (ja) | レベルアダプタ回路 | |
| JPH0629832A (ja) | Ｅｃｌ回路 | |
| JPH03231455A (ja) | 半導体集積回路 | |
| JPH07129697A (ja) | トリプラおよびクァドルプラ | |
| JPS6038925A (ja) | 信号変換器 | |
| US6677784B2 (en) | Low voltage bipolar logic and gate device | |
| JPS6252486B2 (ja) | ||
| US4485318A (en) | Interface circuit for an integrated injection logic circuit | |
| JPS63246023A (ja) | Ｅｃｌ集積回路 | |
| JP3294909B2 (ja) | 電子スイッチ回路 | |
| JPS58190132A (ja) | 飽和型論理回路 | |
| JPS6316705A (ja) | 増幅器集積回路 | |
| JP3337770B2 (ja) | Ｅｃｌゲート回路 | |
| EP0520830A2 (en) | Apparatus and method for ECL-like signal to CMOS signal conversion | |
| EP0134402A1 (en) | Integrated injection logic circuit |