JPH07235872A - 排他的論理和タイプ論理ゲート - Google Patents
排他的論理和タイプ論理ゲートInfo
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- JPH07235872A JPH07235872A JP6320299A JP32029994A JPH07235872A JP H07235872 A JPH07235872 A JP H07235872A JP 6320299 A JP6320299 A JP 6320299A JP 32029994 A JP32029994 A JP 32029994A JP H07235872 A JPH07235872 A JP H07235872A
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- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
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- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
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Abstract
(57)【要約】
【目的】 III-V 族半導体内、又は単結晶シリコン内に
形成される論理ゲートに適したＸＯＲゲートにおいて、
短く、しかも平衡した伝搬時間を実現する。 【構成】 ２つの２値入力（ａ、ｂ）を有する排他的論
理和ゲート（１０ａ）、またはそれの相補ゲート（１０
ｂ）は、３つの論理レベルを有する回路（１１ａ、１１
ｂ）と、ＯＲタイプの回路（１２ａ、１２ｂ）とを含ん
でおり、前者は排他的論理和タイプの関数による主項
（Ｋ、Ｌ；Ｋ’、Ｌ’）を形成するためのものであり、
また後者は中間レベルを他の２つのレベルのいずれかと
見なして、それら主項の論理和を作るためのものであ
る。本発明は、とりわけ、ガリウムひ素でできたＳＣＦ
Ｌ論理、または単結晶シリコンでできたＥＣＬ論理に適
用される。
形成される論理ゲートに適したＸＯＲゲートにおいて、
短く、しかも平衡した伝搬時間を実現する。 【構成】 ２つの２値入力（ａ、ｂ）を有する排他的論
理和ゲート（１０ａ）、またはそれの相補ゲート（１０
ｂ）は、３つの論理レベルを有する回路（１１ａ、１１
ｂ）と、ＯＲタイプの回路（１２ａ、１２ｂ）とを含ん
でおり、前者は排他的論理和タイプの関数による主項
（Ｋ、Ｌ；Ｋ’、Ｌ’）を形成するためのものであり、
また後者は中間レベルを他の２つのレベルのいずれかと
見なして、それら主項の論理和を作るためのものであ
る。本発明は、とりわけ、ガリウムひ素でできたＳＣＦ
Ｌ論理、または単結晶シリコンでできたＥＣＬ論理に適
用される。
Description
【０００１】
【産業上の利用分野】本発明は、排他的論理和、または
排他的否定和を実行する、一般にＸＯＲタイプのゲート
（ＸＯＲまたはＮＸＯＲ）と呼ばれており、半導体内に
組み込まれる排他的論理和タイプの論理ゲートに関する
ものである。本発明は、より具体的には、例えば１秒当
り１ギガビットを超える高いスイッチング速度を持った
ＸＯＲゲート、例えばガリウムひ素（ＡｓＧａ）などの
III-V 族半導体内に集積されたＸＯＲゲートに適用され
る。こうした用途において、本発明によるＸＯＲゲート
は電界効果トランジスタ、とりわけＭＥＳＦＥＴ（金属
半導体電界効果トランジスタ）タイプのトランジスタで
作ることができ、それゆえ特にＳＣＦＬ（ソース結合形
ＦＥＴ論理）論理に適している。このＸＯＲゲートはま
た、ガリウムひ素内あるいは単結晶シリコン内に集積し
たバイポーラ・トランジスタを使って、例えばＥＣＬ
（エミッタ結合形論理）として作ることができる。
排他的否定和を実行する、一般にＸＯＲタイプのゲート
（ＸＯＲまたはＮＸＯＲ）と呼ばれており、半導体内に
組み込まれる排他的論理和タイプの論理ゲートに関する
ものである。本発明は、より具体的には、例えば１秒当
り１ギガビットを超える高いスイッチング速度を持った
ＸＯＲゲート、例えばガリウムひ素（ＡｓＧａ）などの
III-V 族半導体内に集積されたＸＯＲゲートに適用され
る。こうした用途において、本発明によるＸＯＲゲート
は電界効果トランジスタ、とりわけＭＥＳＦＥＴ（金属
半導体電界効果トランジスタ）タイプのトランジスタで
作ることができ、それゆえ特にＳＣＦＬ（ソース結合形
ＦＥＴ論理）論理に適している。このＸＯＲゲートはま
た、ガリウムひ素内あるいは単結晶シリコン内に集積し
たバイポーラ・トランジスタを使って、例えばＥＣＬ
（エミッタ結合形論理）として作ることができる。
【０００２】
【従来の技術】２つの論理入力ａおよびｂを有するＸＯ
Ｒという関数は、２つの主項（ｐｒｉｍｅ ｉｍｐｌｉ
ｃａｎｔ）ａｂ* およびａ* ｂの和であることが知られ
ており、次式に示すようにここでａ* およびｂ* はａお
よびｂの補数である。
Ｒという関数は、２つの主項（ｐｒｉｍｅ ｉｍｐｌｉ
ｃａｎｔ）ａｂ* およびａ* ｂの和であることが知られ
ており、次式に示すようにここでａ* およびｂ* はａお
よびｂの補数である。
【０００３】
【数１】
【０００４】広く利用されている２入力ＸＯＲゲート
は、差動増幅器から成る２段階回路を形成し、それらの
差動増幅器は、２つの電源電圧間、電界効果トランジス
タ技術においては、通常例えばＶｄｄおよびＶｓｓで表
記される２つの電源電圧の間に重ねられている。個々の
差動増幅器の中で、トランジスタは同一タイプ（デプレ
ッション形またはエンハンスメント形）であり、また対
称な差動対を形成しており、交互に機能するようになっ
ている。２段式ＸＯＲゲートのうち、下段の差動増幅器
のトランジスタは、それの各ソースが第１電源電位（Ｖ
ｓｓ）に接続された定電流源から給電されている。それ
の各ゲートは入力ａの２つの相補信号、つまりａとａ*
を受け取り、またそれの各ドレインはそれぞれが上段を
負荷として有する。上段は２つの差動増幅器を備えてお
り、それぞれが入力ｂの相補信号、つまりｂとｂ* を受
け取り、また２つの負荷抵抗を持っている。２つの差動
増幅器を構成している対称なトランジスタ対は、その各
ソースが下段の２つのトランジスタのそれぞれのドレイ
ンに接続されており、その各ゲートがそれぞれの相補信
号ｂおよびｂ* を受け取る。２つのうちの一方の差動増
幅器のトランジスタの一方と、他方の差動増幅器の対称
なトランジスタは、それらのドレインが互いに結合さ
れ、また負荷抵抗の一方を介して第２電源電位（Ｖｄ
ｄ）に接続されている。こうして２つの負荷抵抗は２つ
の相補電圧を供給し、それらは２つの入力ａおよびｂの
ＸＯＲタイプの関数（ＸＯＲとＮＸＯＲ）を表してい
る。この２つの電圧は後続段に印加され、出力信号とな
って送り出される。この点に関して、２つの論理入力ａ
およびｂを持ったＮＸＯＲ関数は２つの主項ａｂとａ*
ｂ* との論理和であり、
は、差動増幅器から成る２段階回路を形成し、それらの
差動増幅器は、２つの電源電圧間、電界効果トランジス
タ技術においては、通常例えばＶｄｄおよびＶｓｓで表
記される２つの電源電圧の間に重ねられている。個々の
差動増幅器の中で、トランジスタは同一タイプ（デプレ
ッション形またはエンハンスメント形）であり、また対
称な差動対を形成しており、交互に機能するようになっ
ている。２段式ＸＯＲゲートのうち、下段の差動増幅器
のトランジスタは、それの各ソースが第１電源電位（Ｖ
ｓｓ）に接続された定電流源から給電されている。それ
の各ゲートは入力ａの２つの相補信号、つまりａとａ*
を受け取り、またそれの各ドレインはそれぞれが上段を
負荷として有する。上段は２つの差動増幅器を備えてお
り、それぞれが入力ｂの相補信号、つまりｂとｂ* を受
け取り、また２つの負荷抵抗を持っている。２つの差動
増幅器を構成している対称なトランジスタ対は、その各
ソースが下段の２つのトランジスタのそれぞれのドレイ
ンに接続されており、その各ゲートがそれぞれの相補信
号ｂおよびｂ* を受け取る。２つのうちの一方の差動増
幅器のトランジスタの一方と、他方の差動増幅器の対称
なトランジスタは、それらのドレインが互いに結合さ
れ、また負荷抵抗の一方を介して第２電源電位（Ｖｄ
ｄ）に接続されている。こうして２つの負荷抵抗は２つ
の相補電圧を供給し、それらは２つの入力ａおよびｂの
ＸＯＲタイプの関数（ＸＯＲとＮＸＯＲ）を表してい
る。この２つの電圧は後続段に印加され、出力信号とな
って送り出される。この点に関して、２つの論理入力ａ
およびｂを持ったＮＸＯＲ関数は２つの主項ａｂとａ*
ｂ* との論理和であり、
【０００５】
【数２】
【０００６】と書かれる。
【０００７】
【発明が解決しようとする課題】このＸＯＲゲートは極
めて高密度であるという利点をもたらす。しかしなが
ら、入力端子から出力端子までの伝搬時間は、入力信号
がａ、ａ* であるか、ｂ、ｂ* であるかに応じてかなり
異なる。信号ａ、ａ* は、下段にあるそれぞれのトラン
ジスタと、上段にあるそれぞれのトランジスタとを通過
するのに対して、信号ｂ、ｂ* は上段にあるそれぞれの
トランジスタしか通過しない。この論理ゲートを非同期
論理システム内で応用する場合、この論理ゲートはもっ
とも遅い回路に、例えばシステム内でもっとも遅い出力
部に接続されたクロックにおいては確かに適している。
しかし非同期論理においては、伝搬時間の差は後続の回
路に影響をもたらし、システムの働きを変化させる。
めて高密度であるという利点をもたらす。しかしなが
ら、入力端子から出力端子までの伝搬時間は、入力信号
がａ、ａ* であるか、ｂ、ｂ* であるかに応じてかなり
異なる。信号ａ、ａ* は、下段にあるそれぞれのトラン
ジスタと、上段にあるそれぞれのトランジスタとを通過
するのに対して、信号ｂ、ｂ* は上段にあるそれぞれの
トランジスタしか通過しない。この論理ゲートを非同期
論理システム内で応用する場合、この論理ゲートはもっ
とも遅い回路に、例えばシステム内でもっとも遅い出力
部に接続されたクロックにおいては確かに適している。
しかし非同期論理においては、伝搬時間の差は後続の回
路に影響をもたらし、システムの働きを変化させる。
【０００８】本発明は、III-V 族半導体内、又は単結晶
シリコン内に形成される論理ゲートに適したＸＯＲゲー
トにおいて、短く、しかも平衡した伝搬時間を確保する
ことにより、これらの不都合を軽減するものである。
シリコン内に形成される論理ゲートに適したＸＯＲゲー
トにおいて、短く、しかも平衡した伝搬時間を確保する
ことにより、これらの不都合を軽減するものである。
【０００９】
【課題を解決するための手段】本発明は、２つの２値入
力（ａ、ｂ）を有する排他的論理和タイプの論理ゲート
を対象としており、このゲートは３つの論理レベルを有
する回路と、ＯＲタイプの回路とを含んでおり、前者は
排他的論理和タイプの関数による主項を生成するための
ものであり、後者は中間レベルを他の２つのレベルのい
ずれかと見なして、主項の論理和を生成するためのもの
であることを特徴としている。
力（ａ、ｂ）を有する排他的論理和タイプの論理ゲート
を対象としており、このゲートは３つの論理レベルを有
する回路と、ＯＲタイプの回路とを含んでおり、前者は
排他的論理和タイプの関数による主項を生成するための
ものであり、後者は中間レベルを他の２つのレベルのい
ずれかと見なして、主項の論理和を生成するためのもの
であることを特徴としている。
【００１０】本発明はまた、上記で定義した論理ゲート
を含む集積回路をも対象としている。
を含む集積回路をも対象としている。
【００１１】本発明は付属の図面を参照しながら例とし
て示す、以下の説明から明瞭となるであろう。
て示す、以下の説明から明瞭となるであろう。
【００１２】
【実施例】図１に、本発明によるＸＯＲ論理ゲート１０
ａおよびＮＸＯＲ論理ゲート１０ｂの例を図示するが、
これらは集積回路ＩＣのガリウムひ素内に形成されてお
り、またＭＥＳＦＥＴタイプの電界効果トランジスタを
利用してＳＣＦＬ論理として作られている。論理ゲート
１０ａおよび１０ｂは２つの２値入力ａおよびｂを受け
取る。図示の例において、これらのゲートは、２つの入
力ａおよびｂを反転した相補信号ａ* およびｂ* をも受
け取る。図示した論理ゲート１０ａおよび１０ｂは、そ
れぞれが主項を生成する２つの回路１１ａおよび１１ｂ
と、ＯＲタイプの２つの論理ゲート１２ａおよび１２ｂ
と、２つの出力段１３ａおよび１３ｂとを含んでいる。
回路１１ａは関数ＸＯＲの２つの主項、すなわちａｂ*
およびａ* ｂを発生させるのに対して、回路１１ｂは相
補関数ＮＸＯＲの２つの主項ａｂおよびａ* ｂ* を発生
させる。
ａおよびＮＸＯＲ論理ゲート１０ｂの例を図示するが、
これらは集積回路ＩＣのガリウムひ素内に形成されてお
り、またＭＥＳＦＥＴタイプの電界効果トランジスタを
利用してＳＣＦＬ論理として作られている。論理ゲート
１０ａおよび１０ｂは２つの２値入力ａおよびｂを受け
取る。図示の例において、これらのゲートは、２つの入
力ａおよびｂを反転した相補信号ａ* およびｂ* をも受
け取る。図示した論理ゲート１０ａおよび１０ｂは、そ
れぞれが主項を生成する２つの回路１１ａおよび１１ｂ
と、ＯＲタイプの２つの論理ゲート１２ａおよび１２ｂ
と、２つの出力段１３ａおよび１３ｂとを含んでいる。
回路１１ａは関数ＸＯＲの２つの主項、すなわちａｂ*
およびａ* ｂを発生させるのに対して、回路１１ｂは相
補関数ＮＸＯＲの２つの主項ａｂおよびａ* ｂ* を発生
させる。
【００１３】図１の実施例において、論理ゲート１０ａ
および１０ｂは、２つの電源電位ＶｄｄおよびＶｓｓを
受け取る。回路１１ａおよび１１ｂは、それぞれ２つの
差動増幅器を含んでおり、それらはそれぞれ一対のトラ
ンジスタで作られており、これらのトランジスタは同じ
タイプに属し、図示の例ではデプレッション形であり、
また交互に作動するよう対称形になっている。第１の差
動増幅器は２つのトランジスタＴａで作られており、そ
れの各ゲートは入力ａの相補信号ａおよびａ*を受け取
り、各ドレインはそれぞれの負荷抵抗Ｒに接続され、各
ソースはトランジスタＳのドレインに接続され、トラン
ジスタＳはエンハンスメント形であり、電流源として働
く。負荷抵抗Ｒは、２つのレベルシフト用ダイオードＤ
を経由して電位Ｖｄｄに接続され、またそれぞれ２つの
クランプダイオードＤ’と並列に接続されており、これ
らのクランプダイオードによって相補トランジスタのド
レイン上で所望の電圧を得ることができる。第２の差動
増幅器もまた、同じタイプの、ここで選択した例におい
てはデプレッション形の一対の対称なトランジスタＴｂ
を含んでおり、それの各ゲートは入力ｂの相補信号ｂお
よびｂ* を受け取り、それの各ソースはトランジスタＳ
のドレインに接続されており、トランジスタＳは電流源
として働き、図示の例においてはエンハンスメント形で
ある。２つの増幅器ＴａおよびＴｂの中で、入力ａを受
け取るトランジスタのドレインは入力ｂ * を受け取る
トランジスタのドレインに接続され、主項ａｂ* を表す
電位Ｋを発生するようになっている一方で、他の２つの
トランジスタの各ドレインは相互接続され、主項ａ* ｂ
を表す電位Ｌを発生するようになっている。こうして回
路１１ａはＡＮＤタイプの２つの論理ゲートとして機能
し、それぞれ２つの主項を生成する。トランジスタＳ
は、それの各ゲートが基準電位Ｖｒｅｆに接続されてお
り、またそれの各ソースはそれぞれの抵抗を介して電源
電位Ｖｓｓにつながれている。このようにトランジスタ
Ｓは定電流源を構成している。論理ゲート１０ｂの回路
１１ｂは回路１１ａの構造と同じ構造を有するが、しか
し信号ａと信号ｂを受け取るトランジスタの各ドレイン
は相互接続されて、主項ａｂを表す電位Ｋ’を発生する
ようになっている一方で、他の２つのトランジスタの各
ドレインは相互接続されて主項ａ* ｂ* を表す電位Ｌ’
を発生するようになっている。
および１０ｂは、２つの電源電位ＶｄｄおよびＶｓｓを
受け取る。回路１１ａおよび１１ｂは、それぞれ２つの
差動増幅器を含んでおり、それらはそれぞれ一対のトラ
ンジスタで作られており、これらのトランジスタは同じ
タイプに属し、図示の例ではデプレッション形であり、
また交互に作動するよう対称形になっている。第１の差
動増幅器は２つのトランジスタＴａで作られており、そ
れの各ゲートは入力ａの相補信号ａおよびａ*を受け取
り、各ドレインはそれぞれの負荷抵抗Ｒに接続され、各
ソースはトランジスタＳのドレインに接続され、トラン
ジスタＳはエンハンスメント形であり、電流源として働
く。負荷抵抗Ｒは、２つのレベルシフト用ダイオードＤ
を経由して電位Ｖｄｄに接続され、またそれぞれ２つの
クランプダイオードＤ’と並列に接続されており、これ
らのクランプダイオードによって相補トランジスタのド
レイン上で所望の電圧を得ることができる。第２の差動
増幅器もまた、同じタイプの、ここで選択した例におい
てはデプレッション形の一対の対称なトランジスタＴｂ
を含んでおり、それの各ゲートは入力ｂの相補信号ｂお
よびｂ* を受け取り、それの各ソースはトランジスタＳ
のドレインに接続されており、トランジスタＳは電流源
として働き、図示の例においてはエンハンスメント形で
ある。２つの増幅器ＴａおよびＴｂの中で、入力ａを受
け取るトランジスタのドレインは入力ｂ * を受け取る
トランジスタのドレインに接続され、主項ａｂ* を表す
電位Ｋを発生するようになっている一方で、他の２つの
トランジスタの各ドレインは相互接続され、主項ａ* ｂ
を表す電位Ｌを発生するようになっている。こうして回
路１１ａはＡＮＤタイプの２つの論理ゲートとして機能
し、それぞれ２つの主項を生成する。トランジスタＳ
は、それの各ゲートが基準電位Ｖｒｅｆに接続されてお
り、またそれの各ソースはそれぞれの抵抗を介して電源
電位Ｖｓｓにつながれている。このようにトランジスタ
Ｓは定電流源を構成している。論理ゲート１０ｂの回路
１１ｂは回路１１ａの構造と同じ構造を有するが、しか
し信号ａと信号ｂを受け取るトランジスタの各ドレイン
は相互接続されて、主項ａｂを表す電位Ｋ’を発生する
ようになっている一方で、他の２つのトランジスタの各
ドレインは相互接続されて主項ａ* ｂ* を表す電位Ｌ’
を発生するようになっている。
【００１４】ＯＲタイプの論理ゲート１２ａおよび１２
ｂは、この場合、差動増幅器で作られたＮＯＲゲートで
あり、差動増幅器の２つの分岐はそれぞれが２対のデプ
レッション形トランジスタＴｋ、Ｔｌ、およびＴｋ’、
Ｔｌ’を組み込んでおり、このトランジスタの各ドレイ
ンは負荷抵抗Ｒに接続され、また各ソースは電流源とし
て働いているトランジスタＳのドレインに接続されてい
る。論理ゲート１２ａの中で、一方の分岐の２つのトラ
ンジスタＴｋおよびＴｌの各ゲートはそれぞれ電位Ｋお
よびＬを受け取り、これらの電位は回路１１ａによって
生成された主項を表しているのに対して、論理ゲート１
２ｂの中で、別の分岐の２つのトランジスタＴｋ’およ
びＴｌ’の各ゲートはそれぞれ電位Ｋ’およびＬ’を受
け取り、これらの電位は回路１１ｂによって生成された
主項を表している。負荷抵抗Ｒは、一方ではレベルシフ
トダイオードＤを介して電源電位Ｖｄｄにつながれてお
り、また他方では後続段によって構成される各自の２つ
の出力段１３ａ、１３ｂにつながれている。図示した各
後続段１３は、デプレッション形トランジスタＴを含ん
でおり、そのトランジスタのゲートはＯＲ回路１２の負
荷抵抗Ｒに接続され、またドレインには電源電圧Ｖｄｄ
が印加され、またソースは少なくとも１つのダイオー
ド、この場合は並列に接続された４つのダイオードを経
由して出力端子と、トランジスタＳのドレインとにつな
がれている。回路１１ａおよび１１ｂを構成しているＮ
ＡＮＤゲートと、ＮＯＲゲート１２ａおよび１２ｂとの
存在によって、後続段１３ａおよび１３ｂのそれぞれの
出力部はＸＯＲ関数およびＮＸＯＲ関数を表す信号を送
出する。ＯＲタイプのゲート１２のトランジスタＳと、
後続段１３のトランジスタＳとは、回路１１ａおよび１
１ｂ内のトランジスタＳの接続と同じ仕方で接続されて
いる。図示の例において、ダイオードＤおよびＤ’の使
用は、他の類似回路と整合した入出力を持つように決定
される。
ｂは、この場合、差動増幅器で作られたＮＯＲゲートで
あり、差動増幅器の２つの分岐はそれぞれが２対のデプ
レッション形トランジスタＴｋ、Ｔｌ、およびＴｋ’、
Ｔｌ’を組み込んでおり、このトランジスタの各ドレイ
ンは負荷抵抗Ｒに接続され、また各ソースは電流源とし
て働いているトランジスタＳのドレインに接続されてい
る。論理ゲート１２ａの中で、一方の分岐の２つのトラ
ンジスタＴｋおよびＴｌの各ゲートはそれぞれ電位Ｋお
よびＬを受け取り、これらの電位は回路１１ａによって
生成された主項を表しているのに対して、論理ゲート１
２ｂの中で、別の分岐の２つのトランジスタＴｋ’およ
びＴｌ’の各ゲートはそれぞれ電位Ｋ’およびＬ’を受
け取り、これらの電位は回路１１ｂによって生成された
主項を表している。負荷抵抗Ｒは、一方ではレベルシフ
トダイオードＤを介して電源電位Ｖｄｄにつながれてお
り、また他方では後続段によって構成される各自の２つ
の出力段１３ａ、１３ｂにつながれている。図示した各
後続段１３は、デプレッション形トランジスタＴを含ん
でおり、そのトランジスタのゲートはＯＲ回路１２の負
荷抵抗Ｒに接続され、またドレインには電源電圧Ｖｄｄ
が印加され、またソースは少なくとも１つのダイオー
ド、この場合は並列に接続された４つのダイオードを経
由して出力端子と、トランジスタＳのドレインとにつな
がれている。回路１１ａおよび１１ｂを構成しているＮ
ＡＮＤゲートと、ＮＯＲゲート１２ａおよび１２ｂとの
存在によって、後続段１３ａおよび１３ｂのそれぞれの
出力部はＸＯＲ関数およびＮＸＯＲ関数を表す信号を送
出する。ＯＲタイプのゲート１２のトランジスタＳと、
後続段１３のトランジスタＳとは、回路１１ａおよび１
１ｂ内のトランジスタＳの接続と同じ仕方で接続されて
いる。図示の例において、ダイオードＤおよびＤ’の使
用は、他の類似回路と整合した入出力を持つように決定
される。
【００１５】図２は、図１のＸＯＲゲート１０ａおよび
ＮＸＯＲゲート１０ｂの真理値表を表しており、これら
の論理ゲートは０および１と命名された２つの電位を使
った技術において従来通りの仕方で作られている。図２
に主項どうしが重複しないことを図示する。
ＮＸＯＲゲート１０ｂの真理値表を表しており、これら
の論理ゲートは０および１と命名された２つの電位を使
った技術において従来通りの仕方で作られている。図２
に主項どうしが重複しないことを図示する。
【００１６】図３は、本発明によるＸＯＲゲート１０ａ
およびＮＸＯＲゲート１０ｂの真理値表を表す。本発明
は３つのレベルを使った論理を働かせ、そのうちの中間
レベルは数字１／２によって表す。より正確に言うと、
図３において回路１１ａの中間レベルは入力ａと入力ｂ
が等しいことに対応しており、また回路１１ｂの中間レ
ベルは入力ａと入力ｂが等しくないことに対応している
ことが分かる。その結果、図３から明らかになるとお
り、ａまたはｂが２値レベル０と１の間で遷移するたび
に、回路１１ａおよび１１ｂの出力部において１／２に
等しい遷移を生み出すことになる。レベル０と１の間の
値１の遷移は、値１／２の遷移より長いことを理解すれ
ば、図３に示した真理値表は短く、しかも等しい伝搬時
間を保証する。
およびＮＸＯＲゲート１０ｂの真理値表を表す。本発明
は３つのレベルを使った論理を働かせ、そのうちの中間
レベルは数字１／２によって表す。より正確に言うと、
図３において回路１１ａの中間レベルは入力ａと入力ｂ
が等しいことに対応しており、また回路１１ｂの中間レ
ベルは入力ａと入力ｂが等しくないことに対応している
ことが分かる。その結果、図３から明らかになるとお
り、ａまたはｂが２値レベル０と１の間で遷移するたび
に、回路１１ａおよび１１ｂの出力部において１／２に
等しい遷移を生み出すことになる。レベル０と１の間の
値１の遷移は、値１／２の遷移より長いことを理解すれ
ば、図３に示した真理値表は短く、しかも等しい伝搬時
間を保証する。
【００１７】図示例において、回路１１ａと回路１１ｂ
のそれぞれによる３つの論理レベルの発生は下記の条件
において行われる。回路１１ａおよび回路１１ｂの４つ
のトランジスタＴａおよびＴｂは、ソースを共通にして
接続されており、各トランジスタは、それが導通してい
るとき電流の半分を引き入れるようになっている。同時
に高論理レベルにある入力信号は、ただ２つだけであ
る。電流の半分どうしが一つの負荷抵抗Ｒ内に合流する
と、出力は低レベル０となり、相補出力はレベル１とな
り、また電流の半分どうしが個々の負荷抵抗Ｒを通過す
ると、２つの出力は中間レベル１／２となる。
のそれぞれによる３つの論理レベルの発生は下記の条件
において行われる。回路１１ａおよび回路１１ｂの４つ
のトランジスタＴａおよびＴｂは、ソースを共通にして
接続されており、各トランジスタは、それが導通してい
るとき電流の半分を引き入れるようになっている。同時
に高論理レベルにある入力信号は、ただ２つだけであ
る。電流の半分どうしが一つの負荷抵抗Ｒ内に合流する
と、出力は低レベル０となり、相補出力はレベル１とな
り、また電流の半分どうしが個々の負荷抵抗Ｒを通過す
ると、２つの出力は中間レベル１／２となる。
【００１８】ＯＲタイプのゲート１２ａおよび１２ｂは
このとき、中間論理レベル１／２をレベル０と見なすよ
うに設計されているが、このレベル０は図示の例におい
て、レベル０およびレベル１／２に応答して２つのＮＯ
Ｒゲート１２の各トランジスタが遮断状態になっている
ことに対応する。そこで、図３の真理値表において、中
間レベル１／２をレベル０と見なす。従って図３の真理
値表は図２の真理値表と同一視される。このときレベル
０は遮断状態を越えた導通状態に対応している。図示の
例において、論理レベルの決定は、クランプダイオード
Ｄ’を個々の負荷抵抗Ｒと並列に接続して、中間レベル
１／２をレベル０と見なすのに十分な電圧降下をもたら
すようにすることによって行い、また中間レベル１／２
とレベル０間の差が雑音許容マージンの範囲内に入って
いるとき、中間レベルはレベル０と見なされる。他方、
２つのＮＯＲゲート１２ａおよび１２ｂの中で、ソース
結合した４つのトランジスタはここで電流スイッチング
を利用している。その結果、中間レベルをレベル０と見
なすと、４つのトランジスタのうちでただ２つだけが、
４つの主項に対応する遷移のそれぞれに応答して状態を
変化させる。他の２つのトランジスタは遮断状態のまま
であり、従ってスイッチングに影響を与えない。
このとき、中間論理レベル１／２をレベル０と見なすよ
うに設計されているが、このレベル０は図示の例におい
て、レベル０およびレベル１／２に応答して２つのＮＯ
Ｒゲート１２の各トランジスタが遮断状態になっている
ことに対応する。そこで、図３の真理値表において、中
間レベル１／２をレベル０と見なす。従って図３の真理
値表は図２の真理値表と同一視される。このときレベル
０は遮断状態を越えた導通状態に対応している。図示の
例において、論理レベルの決定は、クランプダイオード
Ｄ’を個々の負荷抵抗Ｒと並列に接続して、中間レベル
１／２をレベル０と見なすのに十分な電圧降下をもたら
すようにすることによって行い、また中間レベル１／２
とレベル０間の差が雑音許容マージンの範囲内に入って
いるとき、中間レベルはレベル０と見なされる。他方、
２つのＮＯＲゲート１２ａおよび１２ｂの中で、ソース
結合した４つのトランジスタはここで電流スイッチング
を利用している。その結果、中間レベルをレベル０と見
なすと、４つのトランジスタのうちでただ２つだけが、
４つの主項に対応する遷移のそれぞれに応答して状態を
変化させる。他の２つのトランジスタは遮断状態のまま
であり、従ってスイッチングに影響を与えない。
【００１９】図示例において、２つの回路１１ａおよび
１１ｂはＡＮＤタイプ（ＡＮＤまたはＮＡＮＤ）の２つ
のゲートで作られており、これらのゲートはそれぞれ２
つの入力を、各入力の２つの相補信号の形で受け取る。
しかしながら、ＡＮＤタイプのゲート以外の既知の構造
でも回路１１ａおよび１１ｂを構成することができる。
その上、回路１１ａは回路１１ｂとは異なった構造を持
っていてもよいし、またさらに、この２つの回路の希望
する出力を、ただ一つの既知の構造によって提供しても
よい。また、信号ａおよびｂだけを受け取り、それらの
相補信号を受け取らないような回路も公知である。言い
替えると、公知の２レベル構造を、３つの論理レベルを
生成するように適合させることができる。この場合、従
って適合条件は、上で説明した条件とは異なっていても
よい。同様に、３レベル構造を今の場合のように直接利
用することもできる。
１１ｂはＡＮＤタイプ（ＡＮＤまたはＮＡＮＤ）の２つ
のゲートで作られており、これらのゲートはそれぞれ２
つの入力を、各入力の２つの相補信号の形で受け取る。
しかしながら、ＡＮＤタイプのゲート以外の既知の構造
でも回路１１ａおよび１１ｂを構成することができる。
その上、回路１１ａは回路１１ｂとは異なった構造を持
っていてもよいし、またさらに、この２つの回路の希望
する出力を、ただ一つの既知の構造によって提供しても
よい。また、信号ａおよびｂだけを受け取り、それらの
相補信号を受け取らないような回路も公知である。言い
替えると、公知の２レベル構造を、３つの論理レベルを
生成するように適合させることができる。この場合、従
って適合条件は、上で説明した条件とは異なっていても
よい。同様に、３レベル構造を今の場合のように直接利
用することもできる。
【００２０】図４に、バイポーラ技術で製作した排他的
論理和タイプのゲート１０の２つの構造例を図示する。
より正確にいうと、この図はＸＯＲゲート１０ａおよび
ＮＸＯＲゲート１０ｂを表しており、これらのゲートは
図１の各ゲートに類似した構造を持っており、また対称
な差動接続によって構成することで、各ゲート１０の回
路１１ａおよび１１ｂを形成している。図示例は、全面
的に対称なＣＭＬ論理での回路図を表している。電圧シ
フト段を単に付け足すだけで、ＥＣＬ論理での回路図が
得られ、その電圧シフト段は後続エミッタに接続するこ
とで形成され、その接続法は当業者に周知である。図４
のＸＯＲゲート１０ａおよびＮＸＯＲゲート１０ｂは、
２つの電源電圧ＶｃｃおよびＶｄｄによって給電され、
またそれぞれが２つの回路１１ａおよび１１ｂを含み、
これらの回路はそれぞれが２つのバイポーラトランジス
タＴａを差動接続し、また２つのバイポーラトランジス
タＴｂを差動接続することで作られ、前者は入力ａの相
補信号ａ、ａ* を受け取り、後者はもう一つの入力ｂの
相補信号ｂ、ｂ* を受け取る。２つの接続は、それぞれ
の電源Ｓから給電され、各電源Ｓは低電源電位Ｖｅｅに
接続されている。図示したセル１１ａ内で、それぞれ入
力ａおよびｂを受け取る２つのトランジスタＴａおよび
Ｔｂの各コレクタは、負荷抵抗Ｒを経由して高電源電位
Ｖｃｃにつながれている。それぞれ入力ａ* およびｂ*
を受け取るトランジスタＴａおよびＴｂについても同様
である。負荷抵抗Ｒから供給される２つの電位Ｋおよび
Ｌは論理積ａｂ* およびａ* ｂを表しており、またＯＲ
タイプのゲート１２内で論理的に加算されるが、このゲ
ートは２つのトランジスタＴｋおよびＴｌで構成され、
それの各コレクタ・エミッタ間経路は並列であり、また
負荷抵抗Ｒと電流源Ｓとの間で直列に接続されている。
トランジスタＴｋおよびＴｌの２つのコレクタの共通点
はゲート１０ａの端子を構成し、また出力信号ＸＯＲを
供給している。ゲート１０ｂの回路１１ｂにおいて、ト
ランジスタＴａおよびＴｂの各コレクタは、電位Ｋ’お
よびＬ’を得るため相互接続されており、これらの電位
は論理積ａｂおよびａ* ｂ* を表しており、これらの論
理積は、他方のセルのゲートと類似したＯＲタイプのゲ
ート１２ｂ内で論理的に加算され、またそれの電流源Ｓ
は他方のセルと共通である。トランジスタＴｋ’および
Ｔｌ’の各コレクタの共通点は、信号ＮＸＯＲを出力し
ているゲート１０ｂの出力端子を構成している。
論理和タイプのゲート１０の２つの構造例を図示する。
より正確にいうと、この図はＸＯＲゲート１０ａおよび
ＮＸＯＲゲート１０ｂを表しており、これらのゲートは
図１の各ゲートに類似した構造を持っており、また対称
な差動接続によって構成することで、各ゲート１０の回
路１１ａおよび１１ｂを形成している。図示例は、全面
的に対称なＣＭＬ論理での回路図を表している。電圧シ
フト段を単に付け足すだけで、ＥＣＬ論理での回路図が
得られ、その電圧シフト段は後続エミッタに接続するこ
とで形成され、その接続法は当業者に周知である。図４
のＸＯＲゲート１０ａおよびＮＸＯＲゲート１０ｂは、
２つの電源電圧ＶｃｃおよびＶｄｄによって給電され、
またそれぞれが２つの回路１１ａおよび１１ｂを含み、
これらの回路はそれぞれが２つのバイポーラトランジス
タＴａを差動接続し、また２つのバイポーラトランジス
タＴｂを差動接続することで作られ、前者は入力ａの相
補信号ａ、ａ* を受け取り、後者はもう一つの入力ｂの
相補信号ｂ、ｂ* を受け取る。２つの接続は、それぞれ
の電源Ｓから給電され、各電源Ｓは低電源電位Ｖｅｅに
接続されている。図示したセル１１ａ内で、それぞれ入
力ａおよびｂを受け取る２つのトランジスタＴａおよび
Ｔｂの各コレクタは、負荷抵抗Ｒを経由して高電源電位
Ｖｃｃにつながれている。それぞれ入力ａ* およびｂ*
を受け取るトランジスタＴａおよびＴｂについても同様
である。負荷抵抗Ｒから供給される２つの電位Ｋおよび
Ｌは論理積ａｂ* およびａ* ｂを表しており、またＯＲ
タイプのゲート１２内で論理的に加算されるが、このゲ
ートは２つのトランジスタＴｋおよびＴｌで構成され、
それの各コレクタ・エミッタ間経路は並列であり、また
負荷抵抗Ｒと電流源Ｓとの間で直列に接続されている。
トランジスタＴｋおよびＴｌの２つのコレクタの共通点
はゲート１０ａの端子を構成し、また出力信号ＸＯＲを
供給している。ゲート１０ｂの回路１１ｂにおいて、ト
ランジスタＴａおよびＴｂの各コレクタは、電位Ｋ’お
よびＬ’を得るため相互接続されており、これらの電位
は論理積ａｂおよびａ* ｂ* を表しており、これらの論
理積は、他方のセルのゲートと類似したＯＲタイプのゲ
ート１２ｂ内で論理的に加算され、またそれの電流源Ｓ
は他方のセルと共通である。トランジスタＴｋ’および
Ｔｌ’の各コレクタの共通点は、信号ＮＸＯＲを出力し
ているゲート１０ｂの出力端子を構成している。
【００２１】図５は、図４に掲げたゲート１０ａおよび
１０ｂの実施例において得られた電位を示しているが、
ここでＶｃｃ＝０ボルト（０Ｖ）、およびＶｅｅ＝−５
ボルトであり、またＲは負荷抵抗値を表し、またＩは各
電源Ｓを通過する電流の強さを表している。ＸＯＲおよ
びＮＸＯＲに関する列の中で、０および１は論理レベル
を表している。何よりもまず、積Ｋ、Ｌ、Ｋ’、Ｌ’を
表す各電位は３つの値０、−ＲＩ、−２ＲＩを取ること
ができ、従って３値論理を構成していることが認められ
る。図１の場合と同じく、ここでも中間レベル−ＲＩ
を、遮断状態を表しているレベルとほぼ対応させること
が可能であり、この対応付けは、例えばトランジスタの
諸元を、この２つのレベル間の開きが雑音許容マージン
の範囲内に入るように設定することで行われる。従って
原理上、切り替わる入力がいかなるものであろうと、ま
た出力側の先端がいかなるものであろうと、またそのゲ
ートがいかなるものであろうと、２つのゲート１０ａお
よび１０ｂ内で伝搬時間は同じになる。２つの相補ゲー
ト１０ａと１０ｂを組み合わせることの目的および利点
は、本出願人が本願と同じ日に提出したフランス特許出
願に詳細に説明されている。図２、３、５の各表は、そ
の説明の不可欠な構成要素を成している。
１０ｂの実施例において得られた電位を示しているが、
ここでＶｃｃ＝０ボルト（０Ｖ）、およびＶｅｅ＝−５
ボルトであり、またＲは負荷抵抗値を表し、またＩは各
電源Ｓを通過する電流の強さを表している。ＸＯＲおよ
びＮＸＯＲに関する列の中で、０および１は論理レベル
を表している。何よりもまず、積Ｋ、Ｌ、Ｋ’、Ｌ’を
表す各電位は３つの値０、−ＲＩ、−２ＲＩを取ること
ができ、従って３値論理を構成していることが認められ
る。図１の場合と同じく、ここでも中間レベル−ＲＩ
を、遮断状態を表しているレベルとほぼ対応させること
が可能であり、この対応付けは、例えばトランジスタの
諸元を、この２つのレベル間の開きが雑音許容マージン
の範囲内に入るように設定することで行われる。従って
原理上、切り替わる入力がいかなるものであろうと、ま
た出力側の先端がいかなるものであろうと、またそのゲ
ートがいかなるものであろうと、２つのゲート１０ａお
よび１０ｂ内で伝搬時間は同じになる。２つの相補ゲー
ト１０ａと１０ｂを組み合わせることの目的および利点
は、本出願人が本願と同じ日に提出したフランス特許出
願に詳細に説明されている。図２、３、５の各表は、そ
の説明の不可欠な構成要素を成している。
【００２２】単結晶シリコン内で、バイポーラ・トラン
ジスタによるこれらのゲートは、実用上、電界効果トラ
ンジスタに置き換えることができないことに注目すべき
である。なぜならそうすると、生成される出力論理の振
れが余りに微弱だからである。この振れは発振器の振れ
を増加させることで大きくできるが、しかしそうすると
スイッチング時間が遅くなり、またゲートのエネルギー
消費が大きくなってしまう。
ジスタによるこれらのゲートは、実用上、電界効果トラ
ンジスタに置き換えることができないことに注目すべき
である。なぜならそうすると、生成される出力論理の振
れが余りに微弱だからである。この振れは発振器の振れ
を増加させることで大きくできるが、しかしそうすると
スイッチング時間が遅くなり、またゲートのエネルギー
消費が大きくなってしまう。
【００２３】従って一般に、本発明が対象とする論理ゲ
ートは、２つの入力ａおよびｂを持ったＸＯＲタイプ
（排他的論理和ゲートまたはそれの相補ゲート）であ
り、またこのゲートは３つの論理レベルを有する回路
と、ＯＲタイプの回路とを含んでおり、前者は排他的論
理和タイプの関数の主項を形成するためのものであり、
また後者は中間レベルを他の２つのレベルのどちらかと
見なして、主項の論理和を取るためのものである。図示
の例では、中間レベルを、ＯＲタイプの回路の遮断状態
に対応する２値レベルと見なしている。
ートは、２つの入力ａおよびｂを持ったＸＯＲタイプ
（排他的論理和ゲートまたはそれの相補ゲート）であ
り、またこのゲートは３つの論理レベルを有する回路
と、ＯＲタイプの回路とを含んでおり、前者は排他的論
理和タイプの関数の主項を形成するためのものであり、
また後者は中間レベルを他の２つのレベルのどちらかと
見なして、主項の論理和を取るためのものである。図示
の例では、中間レベルを、ＯＲタイプの回路の遮断状態
に対応する２値レベルと見なしている。
【００２４】この例において、回路１１ａおよび１１ｂ
は、ＡＮＤタイプの２つのゲートで作られており、これ
らのゲートはそれぞれが２つの入力を受け取っている。
上記以外の公知の回路を２つ使用して、その回路のどち
らか、または両方から希望する機能が得られる。
は、ＡＮＤタイプの２つのゲートで作られており、これ
らのゲートはそれぞれが２つの入力を受け取っている。
上記以外の公知の回路を２つ使用して、その回路のどち
らか、または両方から希望する機能が得られる。
【００２５】上記の例のような一般の場合において、個
々の回路は、同じ負荷抵抗Ｒを共有する２つの差動増幅
器を含むことができる。この例において、導通している
各トランジスタが基準電流の半分を引き入れ、半分の電
流が各負荷抵抗Ｒの中を通過しているとき、この中間レ
ベルが定まる。しかしながら、この定義は可能とされる
定義の一例に過ぎず、なぜなら例として採り上げたＥＣ
ＬのようなＳＣＦＬ論理において、各トランジスタはそ
れのソースが共通であり、中間レベルは、他の状況で
は、異なって定義できるからである。図示の例の条件に
おいては、基準電流の半分どうしを同じ負荷抵抗内で加
算するならば、出力は論理レベル０にあり、補出力はレ
ベル１にあるという結果になる。
々の回路は、同じ負荷抵抗Ｒを共有する２つの差動増幅
器を含むことができる。この例において、導通している
各トランジスタが基準電流の半分を引き入れ、半分の電
流が各負荷抵抗Ｒの中を通過しているとき、この中間レ
ベルが定まる。しかしながら、この定義は可能とされる
定義の一例に過ぎず、なぜなら例として採り上げたＥＣ
ＬのようなＳＣＦＬ論理において、各トランジスタはそ
れのソースが共通であり、中間レベルは、他の状況で
は、異なって定義できるからである。図示の例の条件に
おいては、基準電流の半分どうしを同じ負荷抵抗内で加
算するならば、出力は論理レベル０にあり、補出力はレ
ベル１にあるという結果になる。
【００２６】この定義の実施は、図示の例の中でＳＣＦ
Ｌ論理において、クランプダイオードＤ’を並列に、増
幅器ＴａおよびＴｂのそれぞれの負荷抵抗Ｒへと接続す
ることによって行った。これらのダイオードＤ’は、中
間レベルと他の２つのレベルのいずれかとの間の開き
を、雑音許容マージンの範囲内にある値まで減少させる
のに十分な電圧降下を引き起こすことが好ましい。電圧
降下値はダイオードＤ’の諸元を設定することで決定で
きる。こうした実施法は図示例において単純であるとい
う利点を持つが、他の実施方法も可能であり、しかも別
の状況においてはそのほうが適している場合もあること
は明白である。図４のバイポーラでの実施例において、
例えばトランジスタの諸元を、実用上、低レベルと中間
レベルとを同一視できるように設定するだけで十分であ
る。同様に、図示例では中間レベルを２値レベルのいず
れかと見なし、そのときその２つのレベルは雑音許容マ
ージンの中に入っているとしたが、その２つのレベルを
対応付けるのに他の手段を用いることもできる。
Ｌ論理において、クランプダイオードＤ’を並列に、増
幅器ＴａおよびＴｂのそれぞれの負荷抵抗Ｒへと接続す
ることによって行った。これらのダイオードＤ’は、中
間レベルと他の２つのレベルのいずれかとの間の開き
を、雑音許容マージンの範囲内にある値まで減少させる
のに十分な電圧降下を引き起こすことが好ましい。電圧
降下値はダイオードＤ’の諸元を設定することで決定で
きる。こうした実施法は図示例において単純であるとい
う利点を持つが、他の実施方法も可能であり、しかも別
の状況においてはそのほうが適している場合もあること
は明白である。図４のバイポーラでの実施例において、
例えばトランジスタの諸元を、実用上、低レベルと中間
レベルとを同一視できるように設定するだけで十分であ
る。同様に、図示例では中間レベルを２値レベルのいず
れかと見なし、そのときその２つのレベルは雑音許容マ
ージンの中に入っているとしたが、その２つのレベルを
対応付けるのに他の手段を用いることもできる。
【００２７】ＸＯＲゲートとＮＸＯＲゲートを、図示の
ように結合する際、ＯＲタイプの２つのゲート１３の作
製例として、一つの定電流源に接続された２つの分岐内
にそれらを組み込み、またそれらの分岐はそれぞれが２
つの並列トランジスタを含み、都合４つのトランジスタ
がそれぞれに４つの主項を受け取ることができる。もち
ろん、ＯＲタイプの別のゲートが適していることもあり
得る。
ように結合する際、ＯＲタイプの２つのゲート１３の作
製例として、一つの定電流源に接続された２つの分岐内
にそれらを組み込み、またそれらの分岐はそれぞれが２
つの並列トランジスタを含み、都合４つのトランジスタ
がそれぞれに４つの主項を受け取ることができる。もち
ろん、ＯＲタイプの別のゲートが適していることもあり
得る。
【００２８】図示の例において、トランジスタＴ（Ｔ
ａ、Ｔｂ、Ｔｋ、Ｔｌ、Ｔｋ’、Ｔｌ’、Ｔ）はデプレ
ッションタイプであり、またトランジスタＳはエンハン
スメントタイプである。しかしながら、両方のタイプを
反転させることもでき、あるいはトランジスタの集合体
を２つのタイプの一方とすることもできる。
ａ、Ｔｂ、Ｔｋ、Ｔｌ、Ｔｋ’、Ｔｌ’、Ｔ）はデプレ
ッションタイプであり、またトランジスタＳはエンハン
スメントタイプである。しかしながら、両方のタイプを
反転させることもでき、あるいはトランジスタの集合体
を２つのタイプの一方とすることもできる。
【図１】ＭＥＳＦＥＴタイプの電界効果トランジスタか
らなる、本発明によるＸＯＲゲートおよびＮＸＯＲゲー
トの構造を表す概略図である。
らなる、本発明によるＸＯＲゲートおよびＮＸＯＲゲー
トの構造を表す概略図である。
【図２】図１に示したＸＯＲゲートおよびＮＸＯＲゲー
トの、これらのゲートが２つの論理状態を取る場合の真
理値表である。
トの、これらのゲートが２つの論理状態を取る場合の真
理値表である。
【図３】図１に示したＸＯＲゲートおよびＮＸＯＲゲー
トの本発明による真理値表である。
トの本発明による真理値表である。
【図４】バイポーラ・トランジスタからなる本発明によ
るＸＯＲゲートおよびＮＸＯＲゲートの構造を表す概略
図である。
るＸＯＲゲートおよびＮＸＯＲゲートの構造を表す概略
図である。
【図５】図４に示した各論理ゲートで得られる電位を表
す表である。
す表である。
１０ａ 排他的論理和ゲート １０ｂ 相補ゲート １１ａ、１１ｂ ３つの論理レベルを有する回路 １２ａ、１２ｂ ＯＲタイプの回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 イブ・パンダベイン ベルギー国、ベー−1440・ブラーヌ・ル・ シヤトー、リユ・ドユ・ボワ・ダプシヨ ー、19・アー
Claims (10)
- 【請求項１】 ２つの２値入力ａおよびｂを有する排他
的論理和タイプの論理ゲート（１０ａ、１０ｂ）であっ
て、３つの論理レベルを有する回路（１１ａ、１１ｂ）
と、ＯＲタイプの回路（１２ａ、１２ｂ）とを含み、前
記３つの論理レベルを有する回路は排他的論理和タイプ
の関数によって主項（Ｋ、Ｌ；Ｋ’、Ｌ’）を生成する
ためのものであり、前記ＯＲタイプの回路は中間レベル
を他の２つのレベルのどちらかと見なすことにより、前
記主項の論理和を生成するためのものであることを特徴
とする論理ゲート。 - 【請求項２】 前記回路がＡＮＤタイプの２つの論理ゲ
ートで構成され、それらがそれぞれ２つの入力を受け取
ることを特徴とする請求項１に記載の論理ゲート。 - 【請求項３】 前記回路が２つの差動増幅器（Ｔａ、Ｔ
ｂ）を含み、それらが同じ負荷抵抗（Ｒ）を共有してい
ること、およびそれぞれの負荷抵抗中を電流（１／２）
が流れることで中間レベルが作られることを特徴とする
請求項１または２に記載の論理ゲート。 - 【請求項４】 中間レベルが２値レベルのいずれである
かを決定するのに十分な電位差をもたらすべく、クラン
プダイオードをそれぞれの負荷抵抗と並列に接続するこ
とにより論理レベルが決定されることを特徴とする請求
項３に記載の論理ゲート。 - 【請求項５】 ２つのレベル間の電位差が雑音許容マー
ジンの範囲内に入っている時に中間レベルを２値レベル
のいずれか一方として決定することを特徴とする請求項
１から４のいずれか一項に記載の論理ゲート。 - 【請求項６】 論理ゲートが、ガリウムひ素のようなII
I-V 族半導体をベースとするトランジスタで作られてい
ることを特徴とする請求項１から５のいずれか一項に記
載の論理ゲート。 - 【請求項７】 論理ゲートがＳＣＦＬ論理で作られてい
ることを特徴とする請求項６に記載の論理ゲート。 - 【請求項８】 トランジスタがＭＥＳＦＥＴタイプであ
ることを特徴とする請求項７に記載の論理ゲート。 - 【請求項９】 論理ゲートがバイポーラ・トランジスタ
で作られていることを特徴とする請求項１から６のいず
れか一項に記載の論理ゲート。 - 【請求項１０】 排他的論理和タイプの論理ゲートを含
む集積回路であって、その論理ゲートが請求項１から９
のいずれか一項に記載された論理ゲートであることを特
徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9315632 | 1993-12-24 | ||
| FR9315632A FR2714551B1 (fr) | 1993-12-24 | 1993-12-24 | Porte logique OU-Exclusif intégrée. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07235872A true JPH07235872A (ja) | 1995-09-05 |
Family
ID=9454384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6320299A Pending JPH07235872A (ja) | 1993-12-24 | 1994-12-22 | 排他的論理和タイプ論理ゲート |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0660524A1 (ja) |
| JP (1) | JPH07235872A (ja) |
| FR (1) | FR2714551B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2313725B (en) * | 1996-05-31 | 1998-04-08 | Ebrahim Bushehri | A circuit arrangement for a logic gate |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01236816A (ja) * | 1988-03-17 | 1989-09-21 | Nec Corp | 排他的論理和回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3628000A (en) * | 1968-04-18 | 1971-12-14 | Ibm | Data handling devices for radix {37 n{30 2{38 {0 operation |
| US4728821A (en) * | 1985-04-19 | 1988-03-01 | Digital Equipment Corporation | Source follower current mode logic cells |
| CA2108883C (en) * | 1992-02-20 | 1999-05-04 | Petre Popescu | Differential emitter coupled logic circuit |
-
1993
- 1993-12-24 FR FR9315632A patent/FR2714551B1/fr not_active Expired - Fee Related
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1994
- 1994-12-22 EP EP94402984A patent/EP0660524A1/fr not_active Withdrawn
- 1994-12-22 JP JP6320299A patent/JPH07235872A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01236816A (ja) * | 1988-03-17 | 1989-09-21 | Nec Corp | 排他的論理和回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0660524A1 (fr) | 1995-06-28 |
| FR2714551B1 (fr) | 1996-02-02 |
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