JPH01236816A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
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- JPH01236816A JPH01236816A JP6510188A JP6510188A JPH01236816A JP H01236816 A JPH01236816 A JP H01236816A JP 6510188 A JP6510188 A JP 6510188A JP 6510188 A JP6510188 A JP 6510188A JP H01236816 A JPH01236816 A JP H01236816A
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- 238000010586 diagram Methods 0.000 description 7
- 230000000295 complement effect Effects 0.000 description 2
- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 description 1
- 101100512568 Arabidopsis thaliana MED33B gene Proteins 0.000 description 1
- 101100140581 Arabidopsis thaliana REF6 gene Proteins 0.000 description 1
- 101100468767 Arabidopsis thaliana RIC5 gene Proteins 0.000 description 1
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 description 1
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は排他的論理和回路、特にＣＭＬ回路によるＬＳ
Ｉの内部の２つの信号の排他的論理和信号をＬＳＩの外
部に出力する排他的論理和回路に関する。
Ｉの内部の２つの信号の排他的論理和信号をＬＳＩの外
部に出力する排他的論理和回路に関する。
第２図および第３図は従来のＣＭＬ回路で構成された排
他的論理和（以下ＥＸ−０１４，という）信号を出力す
る代表的な回路′図である。
他的論理和（以下ＥＸ−０１４，という）信号を出力す
る代表的な回路′図である。
第２図は排他的論理和回路の内部ゲート部で、トランジ
スタＴＲＩ、ＴＲ２およびそれらのコレクタ用の抵抗Ｒ
ＣＩ、ＲＣ２は、入力信号Ａの正および補のコレクタ出
力を得る九めの１人カゲート回路を構成している。基準
電圧■几ＥＦＩは内部ゲート回路部の基準となる゛電圧
で、入力信号のハイレベルとローレベルとの中間レベル
に設定されている。定電圧ｖＣ８はゲート回路のゲート
電流を定電流に保つために設定された定電圧である。
スタＴＲＩ、ＴＲ２およびそれらのコレクタ用の抵抗Ｒ
ＣＩ、ＲＣ２は、入力信号Ａの正および補のコレクタ出
力を得る九めの１人カゲート回路を構成している。基準
電圧■几ＥＦＩは内部ゲート回路部の基準となる゛電圧
で、入力信号のハイレベルとローレベルとの中間レベル
に設定されている。定電圧ｖＣ８はゲート回路のゲート
電流を定電流に保つために設定された定電圧である。
定電圧ＶＣ８と負電源ＶＥＥとの間の電圧を一定にする
ことにより、トランジスタＴＲ３とその工ぐツタ用の抵
抗ＲＥ１は定電流回路を構成している。これらの回路で
例えばｖｃｃ＝ｏｖ 、ＶＥｆｆ＝−３，３Ｖ、入力信
号のハイレベル−〇、７５Ｖ。
ことにより、トランジスタＴＲ３とその工ぐツタ用の抵
抗ＲＥ１は定電流回路を構成している。これらの回路で
例えばｖｃｃ＝ｏｖ 、ＶＥｆｆ＝−３，３Ｖ、入力信
号のハイレベル−〇、７５Ｖ。
入力信号のローレベル−１，２５Ｖでゲート電流を０．
４ｍＡとし、ＲＣ１＝ＲＣ２＝ＲＥ１＝１．２５にΩと
すれば、基準電圧Ｖ几ＥＦＩは−１，ＯＯＶ。
４ｍＡとし、ＲＣ１＝ＲＣ２＝ＲＥ１＝１．２５にΩと
すれば、基準電圧Ｖ几ＥＦＩは−１，ＯＯＶ。
定電圧■Ｃ８は−ＺＯ５Ｖ程度である。
−２九入力信号Ｂについても同様にゲート回路が設けら
れていで、入力信号人の正のコレクタ出力に対して入力
信号Ｂの正のコレクタ出力、入力信号Ａの補のコレクタ
出力に対して入力信号Ｂの袖のコレクタ出力を得るよう
にそれぞれコレクタ結合されている。ここでトランジス
タＴＲ４は入力信号Ａ、Ｂが共にハイレベルのときにト
ランジスタＴＲＩ、ＴＲ５が共にオン状態になり、抵抗
几Ｃ１に０．４ｍＡＸ２倍の電流が流れ、このコレクタ
電位が大きく下がるのを防止するための電圧クランプ用
のダイオードを形成している。トランジスタＴＲ５につ
いてもトランジスタＴＲ，４と同じ目的で設けられてい
る。トランジスタＴＲ９と抵抗ＲＥＦＩとは、工ぐツタ
ホロワ回路を構成していて、前記コレクタ結合された出
力の１つをベースに受け、平均して０．７５ Ｖ程度レ
ベルシフトシ、かつ電流増幅した信号がトランジスタＴ
Ｒ９のエイ、りに出力される。トランジスタＴＲｘｏ、
抵抗几ＥＦｚについても前記と同様の工ぐツタホロワ回
路を構成している。これらの回路で几ＥＦｌ＝ＲＥＦ２
＝６にΩとすると、エミッタホロワ電流はベース入力が
ハイのときに０．４２ｍＡ、ローのときに０．３４ｍＡ
である。ここで工ずツタホロワの出力Ｃ，Ｄは論理的に
はそれぞれＡ＋Ｂ、Ａ十Ｂとなっている。
れていで、入力信号人の正のコレクタ出力に対して入力
信号Ｂの正のコレクタ出力、入力信号Ａの補のコレクタ
出力に対して入力信号Ｂの袖のコレクタ出力を得るよう
にそれぞれコレクタ結合されている。ここでトランジス
タＴＲ４は入力信号Ａ、Ｂが共にハイレベルのときにト
ランジスタＴＲＩ、ＴＲ５が共にオン状態になり、抵抗
几Ｃ１に０．４ｍＡＸ２倍の電流が流れ、このコレクタ
電位が大きく下がるのを防止するための電圧クランプ用
のダイオードを形成している。トランジスタＴＲ５につ
いてもトランジスタＴＲ，４と同じ目的で設けられてい
る。トランジスタＴＲ９と抵抗ＲＥＦＩとは、工ぐツタ
ホロワ回路を構成していて、前記コレクタ結合された出
力の１つをベースに受け、平均して０．７５ Ｖ程度レ
ベルシフトシ、かつ電流増幅した信号がトランジスタＴ
Ｒ９のエイ、りに出力される。トランジスタＴＲｘｏ、
抵抗几ＥＦｚについても前記と同様の工ぐツタホロワ回
路を構成している。これらの回路で几ＥＦｌ＝ＲＥＦ２
＝６にΩとすると、エミッタホロワ電流はベース入力が
ハイのときに０．４２ｍＡ、ローのときに０．３４ｍＡ
である。ここで工ずツタホロワの出力Ｃ，Ｄは論理的に
はそれぞれＡ＋Ｂ、Ａ十Ｂとなっている。
第３図は２人力のＡＮＤおよびＮＡＮＤ機能を有した外
部ゲート回路の回路図である。例えばＶＣＣ、ＶＥＲ、
ＶＯ２が第２図の場合と同じで、［ＩＣＶＲＥＦＩ＝Ｖ
ＲＥＦＥとし、出力信号Ｏ／”ハイレベルが０■、ロー
レベルが一〇、５■でＲ，Ｃ３＝Ｒ，Ｃ４＝ＲＥ３＝６
０Ωとすると、ゲート電流は８．３ｍＡとなる。また入
力信号ＣおよびＤの両方ルベルカ、ＶＲＥＦＥ （＝−
１，００Ｖ ） １低い−１，２５Ｖの場合のみトラン
ジスタＴＲ，１３がオンする。従ってトランジスタＴＲ
１３のコレクタに論理的には入力信号Ｃ、ＤＯＡＮＤ信
号が出力される。即ち、第２図の出力信号Ｃ，Ｄを第３
図の入力信号Ｃ，ＤとするとＣ−Ｄ＝（Ａ＋Ｂ）・（Ａ
＋Ｂ）＝Ａ−Ｂ＋ＡＢとなシ、トランジスタＴＲ１３の
コレクタから入力信号Ａ、ＢのＥＸ−ＯＲが出力される
。
部ゲート回路の回路図である。例えばＶＣＣ、ＶＥＲ、
ＶＯ２が第２図の場合と同じで、［ＩＣＶＲＥＦＩ＝Ｖ
ＲＥＦＥとし、出力信号Ｏ／”ハイレベルが０■、ロー
レベルが一〇、５■でＲ，Ｃ３＝Ｒ，Ｃ４＝ＲＥ３＝６
０Ωとすると、ゲート電流は８．３ｍＡとなる。また入
力信号ＣおよびＤの両方ルベルカ、ＶＲＥＦＥ （＝−
１，００Ｖ ） １低い−１，２５Ｖの場合のみトラン
ジスタＴＲ，１３がオンする。従ってトランジスタＴＲ
１３のコレクタに論理的には入力信号Ｃ、ＤＯＡＮＤ信
号が出力される。即ち、第２図の出力信号Ｃ，Ｄを第３
図の入力信号Ｃ，ＤとするとＣ−Ｄ＝（Ａ＋Ｂ）・（Ａ
＋Ｂ）＝Ａ−Ｂ＋ＡＢとなシ、トランジスタＴＲ１３の
コレクタから入力信号Ａ、ＢのＥＸ−ＯＲが出力される
。
上述した従来のＥＸ−ＯＲ回路は、２つの内部ゲート信
号のＥＸ−ＯＲ信号をＩＣの外部に高速に出力するため
に、内部ゲート用のトランジスタが１０個、内部ゲート
用の抵抗が６個、外部ゲート用のトランジスタが４個、
外部ゲート用の抵抗が３個必要であり、回路素子数が多
いという欠点がある。
号のＥＸ−ＯＲ信号をＩＣの外部に高速に出力するため
に、内部ゲート用のトランジスタが１０個、内部ゲート
用の抵抗が６個、外部ゲート用のトランジスタが４個、
外部ゲート用の抵抗が３個必要であり、回路素子数が多
いという欠点がある。
本発明の排他的論理和回路は、入力信号Ａおよび入力信
号Ｂから論理値Ａ＋ＢおよびＡ＋Ｂを出力する内部ゲー
ト回路部と、論理値（Ａ−）−Ｂ）・（Ａ＋Ｂ ）を出
力する外部ケート回路部とからなるＣＬＭ回路による排
他的論理和回路において、−前記入力信号人および 入力信号Ｂをそれぞれのベース入力とし、エミッタが互
に結合された第１のトランジスタと第２のトランジスタ
と、この互に結合された工ｉ ツタに接続された定電流
回路と、前記第１および第２のれら第１および第２のエ
ミッタホロワ回路の出力を受けて、この出力の否定論理
積を出力とする前記外部ゲート回路部とからなることに
よシ構成される。
号Ｂから論理値Ａ＋ＢおよびＡ＋Ｂを出力する内部ゲー
ト回路部と、論理値（Ａ−）−Ｂ）・（Ａ＋Ｂ ）を出
力する外部ケート回路部とからなるＣＬＭ回路による排
他的論理和回路において、−前記入力信号人および 入力信号Ｂをそれぞれのベース入力とし、エミッタが互
に結合された第１のトランジスタと第２のトランジスタ
と、この互に結合された工ｉ ツタに接続された定電流
回路と、前記第１および第２のれら第１および第２のエ
ミッタホロワ回路の出力を受けて、この出力の否定論理
積を出力とする前記外部ゲート回路部とからなることに
よシ構成される。
以上の構成によれば、従来の様に入力信号人と基準電圧
とを対比するゲート回路と、入力信号Ｂと基準信号とを
対比するゲート回路とを設けず、入力信号Ａと入力信号
Ｂとを直接対比するゲート回路を設けることにより、入
力信号Ａ、Ｂが共にハイあるいは共にローの場合は２つ
のコレクタ出力は中間レベルとなり、入力信号Ａ、Ｂが
それぞレハイ、ロー或いはロー、ハイの場合は２つのコ
レクタ出力はそれぞれロー、ハイ或いはハイ、ローとな
る。そこで、この対比用のゲート回路の論理振幅を従来
の１．２倍程度に拡大し、これらのレベルと基準電圧と
を対比する外部ゲート回路の基準電圧を、ハイレベルと
中間レベルとの中央付近に設定することによシ判定して
いるので、素子数の少ない排他的論理和回路を実現して
いる。
とを対比するゲート回路と、入力信号Ｂと基準信号とを
対比するゲート回路とを設けず、入力信号Ａと入力信号
Ｂとを直接対比するゲート回路を設けることにより、入
力信号Ａ、Ｂが共にハイあるいは共にローの場合は２つ
のコレクタ出力は中間レベルとなり、入力信号Ａ、Ｂが
それぞレハイ、ロー或いはロー、ハイの場合は２つのコ
レクタ出力はそれぞれロー、ハイ或いはハイ、ローとな
る。そこで、この対比用のゲート回路の論理振幅を従来
の１．２倍程度に拡大し、これらのレベルと基準電圧と
を対比する外部ゲート回路の基準電圧を、ハイレベルと
中間レベルとの中央付近に設定することによシ判定して
いるので、素子数の少ない排他的論理和回路を実現して
いる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図である。図において
、トランジスタＴＲ１５およびＴＲ１６はそれぞれのベ
ースに入力信号Ａおよび入力信号Ｂが接続され工ごツタ
が互に結合され、このエミッタには定電圧ｖＣ８が与え
られたトランジスタＴＲ１７を主体としたエミッタホロ
ワ回路が接続されている。またトランジスタＴＲ１５お
よびＴＲ１６の出力のそれぞれを入力とするトランジス
タＴａｘｓおよびＴＲ１９を主体とするエミッタホロワ
回路が接続され、それぞれのエミッタから出力りおよび
Ｃを取シ出すようになっている。この回路においては、
ｖｃｃ＝ｏＶ 、ＶＥＥ＝−３，３Ｖ１人力信号人ある
いはＢのハイレベルは−０，７５Ｖ 、 ｏ−ｖヘル’
ｄ １．２５ Ｖ、 グー ） ｔｉｌｄｏ、 ４ｍ
Ａ、ＲＩＣ５＝几Ｃ６＝ １．５６ ｋΩ、 ＲＥ４＝
１．２５ｋｎ、ＶＣ８＝−２，０５Ｖである。即ち、コ
レクタ用の抵抗ＲＣｓ、ＲＣｓは従来のコレクタ用の抵
抗値の１．２５ ｋΩを１．２倍にし、論理振幅を０．
５■から０．６■に拡大している。トランジスタＴＲ１
８と抵抗ＲＥＦ４とによるエミッタホロフ回路では几Ｅ
Ｆ４＝ＲＥＦ６＝６にΩで、エミッタホロワ電流はベー
ス電位がハイレベル（＝Ｏ，０ＯＶ）のときに０．４２
ｍＡ流れ、ローレベル（＝−０，６Ｖ）のときに０．３
３ｍＡ流れ、又ベース電位が中間レベル（＝−０，３Ｖ
）のときに０．３７ｍＡ流れる。
、トランジスタＴＲ１５およびＴＲ１６はそれぞれのベ
ースに入力信号Ａおよび入力信号Ｂが接続され工ごツタ
が互に結合され、このエミッタには定電圧ｖＣ８が与え
られたトランジスタＴＲ１７を主体としたエミッタホロ
ワ回路が接続されている。またトランジスタＴＲ１５お
よびＴＲ１６の出力のそれぞれを入力とするトランジス
タＴａｘｓおよびＴＲ１９を主体とするエミッタホロワ
回路が接続され、それぞれのエミッタから出力りおよび
Ｃを取シ出すようになっている。この回路においては、
ｖｃｃ＝ｏＶ 、ＶＥＥ＝−３，３Ｖ１人力信号人ある
いはＢのハイレベルは−０，７５Ｖ 、 ｏ−ｖヘル’
ｄ １．２５ Ｖ、 グー ） ｔｉｌｄｏ、 ４ｍ
Ａ、ＲＩＣ５＝几Ｃ６＝ １．５６ ｋΩ、 ＲＥ４＝
１．２５ｋｎ、ＶＣ８＝−２，０５Ｖである。即ち、コ
レクタ用の抵抗ＲＣｓ、ＲＣｓは従来のコレクタ用の抵
抗値の１．２５ ｋΩを１．２倍にし、論理振幅を０．
５■から０．６■に拡大している。トランジスタＴＲ１
８と抵抗ＲＥＦ４とによるエミッタホロフ回路では几Ｅ
Ｆ４＝ＲＥＦ６＝６にΩで、エミッタホロワ電流はベー
ス電位がハイレベル（＝Ｏ，０ＯＶ）のときに０．４２
ｍＡ流れ、ローレベル（＝−０，６Ｖ）のときに０．３
３ｍＡ流れ、又ベース電位が中間レベル（＝−０，３Ｖ
）のときに０．３７ｍＡ流れる。
工（ツタホロワ回路の出力Ｃ，Ｄはハイレベルが−０，
７８Ｖ、ローレベルが−１，３２で、中間レベルが−１
，０８Ｖである。従って、第１図の出力Ｃ１Ｄに第３図
の回路を接続し、第３図における基準電圧■几ＥＦＥを
一〇、 ９３ Ｖに設定すれば、中間レベルはローレベ
ルと見做して動作する。こうすることにより第３図のト
ランジスタＴＲＩＩのコレクタ出力に入力信号Ａおよび
ＢのＥＸ−ＯＲ信号を得ることができる。
７８Ｖ、ローレベルが−１，３２で、中間レベルが−１
，０８Ｖである。従って、第１図の出力Ｃ１Ｄに第３図
の回路を接続し、第３図における基準電圧■几ＥＦＥを
一〇、 ９３ Ｖに設定すれば、中間レベルはローレベ
ルと見做して動作する。こうすることにより第３図のト
ランジスタＴＲＩＩのコレクタ出力に入力信号Ａおよび
ＢのＥＸ−ＯＲ信号を得ることができる。
なお、本発明ではＶＣＣとＶＥＥとの間電圧が３．３ｖ
と小さい場合には、論理振幅を従来の１．２倍程度にす
るのが限度のため、従来回路に較べて雑音余裕度が減少
する。しかし内部ゲート回路部を外部ゲート回路部の近
くに配置する等の配慮により、従来と遜色のない安定性
が得られる。また、入力信号ＡとＢとのレベルを対比す
る回路において、ＡとＢとが同極性であっても電位差が
あり、例えばＡの方がＢよす４９ｍＡ高いとすると、ト
ランジスタＴＲ１１５と’ｌ’Ｒ１６とのエミッタ電流
はそれぞれＱ、３ｍＡと０．１ｍＡとなシ、トランジス
タＴＲ１６のコレクタ出力がハイレベルになる。
と小さい場合には、論理振幅を従来の１．２倍程度にす
るのが限度のため、従来回路に較べて雑音余裕度が減少
する。しかし内部ゲート回路部を外部ゲート回路部の近
くに配置する等の配慮により、従来と遜色のない安定性
が得られる。また、入力信号ＡとＢとのレベルを対比す
る回路において、ＡとＢとが同極性であっても電位差が
あり、例えばＡの方がＢよす４９ｍＡ高いとすると、ト
ランジスタＴＲ１１５と’ｌ’Ｒ１６とのエミッタ電流
はそれぞれＱ、３ｍＡと０．１ｍＡとなシ、トランジス
タＴＲ１６のコレクタ出力がハイレベルになる。
従ってＡとＢとのゲートは同種のゲートで、かつＩＣ内
において互いに隣接する様な場所に配置する必要がある
。またトランジスタＴＲ１５とＴＲ。
において互いに隣接する様な場所に配置する必要がある
。またトランジスタＴＲ１５とＴＲ。
１６とのエミッタ抵抗を意図的に大きくして、ベース電
位差に対するエミッタ電流の差が小さくなる様にしても
よい。
位差に対するエミッタ電流の差が小さくなる様にしても
よい。
なおまた、上述の実施例では外部ゲートの基準電圧を、
ハイレベルと中間レベルとの中央付近に設定し直すこと
によりＥｘ−ｏ几機能を実現しているが、この基準電圧
は従来通りとし、エミッタホロワの出力Ｃ９Ｄを、エミ
ッタホロワ抵抗ＢＥＦ３．几Ｅ Ｆ ４を１：１４程度
に分割し、分圧して取ジ出して出力レベルを全体的に０
．１５ Ｖ程度下げることによりＥＸ−ＯＲ機能を実現
することもできる。
ハイレベルと中間レベルとの中央付近に設定し直すこと
によりＥｘ−ｏ几機能を実現しているが、この基準電圧
は従来通りとし、エミッタホロワの出力Ｃ９Ｄを、エミ
ッタホロワ抵抗ＢＥＦ３．几Ｅ Ｆ ４を１：１４程度
に分割し、分圧して取ジ出して出力レベルを全体的に０
．１５ Ｖ程度下げることによりＥＸ−ＯＲ機能を実現
することもできる。
以上説明したように本発明によれば、内部ゲート用のト
ランジスタ５個と内部り゛−ト用の抵抗５個と外部ゲー
ト用のトランジスタ４個と抵抗３個とで、ＥＸ−ＯＲ，
回路が構成でき、素子数を従来回路の７側根度までに減
少させる効果がある。
ランジスタ５個と内部り゛−ト用の抵抗５個と外部ゲー
ト用のトランジスタ４個と抵抗３個とで、ＥＸ−ＯＲ，
回路が構成でき、素子数を従来回路の７側根度までに減
少させる効果がある。
第１図は本発明の内部ゲート部の一実施例の回路図、第
２図は従来の排他的論理和回路の内部ゲート部の代表的
な回路図、第３図は本発明と従来の排他的論理和回路と
に共通の外部ゲート部の代表的な回路図である。 ＴＲ１〜ＴＲ，１９・・・・・・トランジスタ、ＲＣ１
〜ＲＣ６，凡Ｅ１〜几Ｅ４．几ＥＦｘ〜ａＥｐ４・・・
・・・抵抗。 代理人 弁理士 内 原 晋 べ べ 茅 ２ＷＪ （Ｊ ロ
２図は従来の排他的論理和回路の内部ゲート部の代表的
な回路図、第３図は本発明と従来の排他的論理和回路と
に共通の外部ゲート部の代表的な回路図である。 ＴＲ１〜ＴＲ，１９・・・・・・トランジスタ、ＲＣ１
〜ＲＣ６，凡Ｅ１〜几Ｅ４．几ＥＦｘ〜ａＥｐ４・・・
・・・抵抗。 代理人 弁理士 内 原 晋 べ べ 茅 ２ＷＪ （Ｊ ロ
Claims (1)
- 【特許請求の範囲】 入力信号Ａおよび入力信号Ｂから論理値Ａ＋ＢおよびＡ
＋Ｂを出力する内部ゲート回路部と、論理値（Ａ＋Ｂ）
・（＠Ａ＠＋＠Ｂ＠）を出力する外部ゲート回路部とか
らなるＣＬＭ回路による排他的論理回路において、前記
入 力信号Ａおよび入力信号Ｂをそれぞれのベース入力とし
、エミッタが互に結合された第１のトランジスタと第２
のトランジスタと、この互に結合されたエミッタに接続
された定電流回路と、前記第１および第２のトランジス
タのそれぞれのコレクタ出力を入力とする第１および第
２のエミッタホロワ回路とからなる前記内部ゲート回路
部と、これら第１および第２ののエミッタホロワ回路の
出力を受けて、この出力の否定論理積を出力とする前記
外部ゲート回路部とからなることを特徴とする排他的論
理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6510188A JPH01236816A (ja) | 1988-03-17 | 1988-03-17 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6510188A JPH01236816A (ja) | 1988-03-17 | 1988-03-17 | 排他的論理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01236816A true JPH01236816A (ja) | 1989-09-21 |
Family
ID=13277178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6510188A Pending JPH01236816A (ja) | 1988-03-17 | 1988-03-17 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01236816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235872A (ja) * | 1993-12-24 | 1995-09-05 | Bull Sa | 排他的論理和タイプ論理ゲート |
-
1988
- 1988-03-17 JP JP6510188A patent/JPH01236816A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235872A (ja) * | 1993-12-24 | 1995-09-05 | Bull Sa | 排他的論理和タイプ論理ゲート |
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