JP3845066B2 - 論理積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタル回路に多用される論理積（ＡＮＤ）回路に係り、特に、高速動作が可能で、２つの論理入力の速度の対称性またはパタンレイアウトの対称性が必要とされるタイミング回路を構成するのに好適な論理積回路に関するものである。
【０００２】
【従来の技術】
従来の論理積回路の例は、例えば特許文献１、特許文献２に記載されている。図７に従来の論理積回路の構成例を示す。第１のトランジスタ差動対１（トランジスタＱ１，Ｑ２）には、第１の論理入力９，１０（ＡＴ，ＡＣ）が入力され、第２のトランジスタ差動対２（トランジスタＱ３，Ｑ４）には第２の論理入力１１，１２（ＢＴ，ＢＣ）が入力される。第１のトランジスタ差動対１の各コレクタには、それぞれ第１の負荷抵抗５（Ｒ１）、第２の負荷抵抗６（Ｒ２）が接続され、第２のトランジスタ差動対２の各コレクタには、それぞれ第１のトランジスタ差動対１の共通エミッタと、第２の負荷抵抗６が接続される。第２のトランジスタ差動対２の共通エミッタには、電流源７（トランジスタＱ６と抵抗Ｒ３）が接続される。ＶＣＳはバイアス電圧、ＶＣＣは高電位電源電圧、ＶＥＥは低電位電源電圧、１７，１８は論理積出力（ＯＣ，ＯＴ）である。なお、ＡＴ，ＢＴ，ＯＴは正論理を、ＡＣ，ＢＣ，ＯＣは負論理を表し、よって第１，第２の論理入力、および論理積出力は差動信号である。
【０００３】
図７の回路が論理積回路であることは、以下のように示される。まず、第１の論理入力９，１０が“１”（正論理はハイ、負論理はロウ、以下同じ）、第２の論理入力１１，１２が“１”の場合には、第１のトランジスタ差動対１内のトランジスタＱ１がオン、Ｑ２がオフとなり、第２のトランジスタ差動対２内のトランジスタＱ３がオン、Ｑ４がオフとなる。従つて、電流源７が吸込む電流は、第１の負荷抵抗５に全て流れ、第２の負荷抵抗６には流れない。これにより負論理の出力１７はロー、正論理の出力１８はハイとなる。従って、第１の論理入力が“１”、第２の論理入力が“１”の場合には、本回路の論理積出力１７，１８は“１”となる。
【０００４】
反対に、第１の論理入力、第２の論理入力のどちらかが“０”（正論理はロウ、負論理はハイ、以下同じ）の場合、及び両者とも“０”の場合、Ｑ１またはＱ３（あるいは両方）がオフになるので、電流源７が吸込む電流は、第１の負荷抵抗５には流れない。また、この場合、Ｑ２とＱ３が同時にオンになるか、Ｑ４がオンになるので、電流源７が吸込む電流は、第２の負荷抵抗６に流れる。従って、第１の論理入力、第２の論理入力のどちらかが“０”の場合、及び両者とも“０”の場合には、本回路の論理積出力１７，１８は“０”となる。以上より、図７の回路が論理積回路として動作することは明らかである。
【０００５】
図８に従来の論理積回路（図７）を集積化する場合のパタンレイアウト例を示す。図８の左側に第１の論理入力、第２の論理入力を接続すると、図８の右側に論理積出力を取り出すことができる。
【０００６】
【特許文献１】
特開平５−０９５２７８号公報
【特許文献２】
特開平５−１０２８４０号公報
【０００７】
【発明が解決しようとする課題】
従来の論理積回路（図７）では、トランジスタ差動対の２組を電圧方向に縦積みすることにより実現するので、第１の論理入力と第２の論理入力で負荷が異なることが避けられなかった。このため、第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延に差が生じることが避けられなかった。
【０００８】
また、従来の論理積回路のパタンレイアウト（図８）では、第１の論理入力と第２の論理入力とをレイアウト的に対称に配置することが不可能であるため、両入力に接続する配線を等長にすることが難しい。両入力の配線の差やレイアウトの非対称性も、第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延が異なる原因となる。
【０００９】
論理積回路を実際に実用に供しようとする場合、上記ゲート遅延の差はタイミング不整合やジッタ発生に関する問題を引き起こす。例えば、パルス信号を複数に分配し、それぞれの信号を並列処理した後に再び合成する回路は、パラレル（並列）処理あるいはインターリーブ処理として広く採用されている。この場合、合成回路として、論理積回路が使用される（ド・モルガンの法則を利用して論理和回路として使用される）。論理積回路において、第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延に差があると、分配から合成までの回路の遅延を等しく設計（複数の処理回路の電気的特性を一致させ、分配から合成までの各配線を等長に）したとしても、合成後の出力には、論理積回路におけるゲート遅延の差に相当する時間ずれ（ジッタ、ノイズ）が生じてしまう。
【００１０】
本発明の目的は、第１の論理入力と第２の論理入力における負荷の非対称性、及びパタンレイアウトの非対称性を解消し、これにより第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延を一致させることにある。
【００１１】
【課題を解決するための手段】
請求項１にかかる発明は、第１の論理入力及び第２の論理入力を入力して論理積出力を得る論理積回路であって、前記第１の論理入力が各べースに入力され、各コレクタが第１の負荷抵抗及び第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第１のトランジスタ差動対と、前記第２の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第１のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第２のトランジスタ差動対と、前記第２の論理入力が各べースに入力され、各コレクタが前記第１の負荷抵抗及び前記第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第３のトランジスタ差動対と、前記第１の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第３のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第４のトランジスタ差動対と、前記第２のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第１の電流源と、前記第４のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第２の電流源と、前記第２のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第１のレベルシフトダイオードと、前記第４のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第２のレベルシフトダイオードと、から構成され、前記第１の負荷抵抗及び前記第２の負荷抵抗に発生する電圧降下を前記論理積出力とすることを特徴とする論理積回路とした。
【００１２】
請求項２にかかる発明は、第１の論理入力及び第２の論理入力を入力して論理積出力を得る論理積回路であって、前記第１の論理入力が各べースに入力され、各コレクタが第１の負荷抵抗及び第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第１のトランジスタ差動対と、前記第２の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第１のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第２のトランジスタ差動対と、前記第２の論理入力が各べースに入力され、各コレクタが前記第１の負荷抵抗及び前記第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第３のトランジスタ差動対と、前記第１の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第３のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第４のトランジスタ差動対と、前記第２のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第１の電流源と、前記第４のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第２の電流源と、前記第２のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第１のカスコード接続トランジスタと、前記第４のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第２のカスコード接続トランジスタと、から構成され、前記第１の負荷抵抗及び前記第２の負荷抵抗に発生する電圧降下を前記論理積出力とすることを特徴とする論理積回路とした。
【００１３】
請求項３にかかる発明は、請求項１又は２に記載の論理回路において、前記トランジスタの全てまたは一部を電界効果トランジスタ又はバイポーラトランジスタで構成することを特徴とする論理積回路とした。
【００１４】
【００１５】
【発明の実施の形態】
本発明の論理積回路は、従来の論理積回路を２つ用意し、負荷抵抗を共通化するとともに、合計４つの論理入力（従来の２入力論理積回路が２個）を第１の論理入力と第２の論理入力とで負荷が等しくなるように接続することを最も主要な特徴とする。
【００１６】
本発明は、論理積回路の第１の論理入力と第２の論理入力との負荷を等しくすることができ、かつパタンレイアウトを対称に行うことができるので両入力に接続する配線を等長にすることができ、これにより第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延を一致できる効果が得られる。
【００１７】
［参考例］
図１は本発明の参考例を示す回路図である。図１において、第１のトランジスタ差動対１（トランジスタＱ１，Ｑ２）には、第１の論理入力９，１０（Ａ１Ｔ，Ａ１Ｃ）が入力され、第２のトランジスタ差動対２（トランジスタＱ３，Ｑ４）には第２の論理入力１１，１２（Ｂ２Ｔ，Ｂ２Ｃ）が入力される。第１のトランジスタ差動対１の各コレクタには、それぞれ第１の負荷抵抗５（Ｒ１）、第２の負荷抵抗６（Ｒ２）が接続され、第２のトランジスタ差動対２の各コレクタには、それぞれ第１のトランジスタ差動対１の共通エミッタと、第２の負荷抵抗６が接続される。第２のトランジスタ差動対２の共通エミッタには、電流源７（トランジスタＱ６と抵抗Ｒ３）が接続される。ＶＣＳはバイアス電圧、ＶＣＣは高電位電源電圧、ＶＥＥは低電位電源電圧、１７，１８は論理積出力（ＯＣ，ＯＴ）である。ここまでは、従来の論理積回路と同じである。
【００１８】
本参考例の論理積回路では、これに以下の回路が付加されている。第３のトランジスタ差動対３（トランジスタＱ７，Ｑ８）には第２の論理入力１３，１４（Ｂ１Ｔ，Ｂ１Ｃ）が入力され、第４のトランジスタ差動対４（トランジスタＱ９，Ｑ１０）には第１の論理入力１５、１６（Ａ２Ｔ，Ａ２Ｃ）が入力される。第３のトランジスタ差動対３の各コレクタには、それぞれ第１の負荷抵抗５、第２の負荷抵抗６が接続され、第４のトランジスタ差動対４の各コレクタには、それぞれ第３のトランジスタ差動対３の共通エミッタと、第２の負荷抵抗６が接続される。さらに、第４のトランジスタ差動対４の共通エミッタには、電流源８（トランジスタＱ１２と抵抗Ｒ４）が接続される。以上において、Ａ１Ｔ，Ｂ１Ｔ，Ａ２Ｔ，Ｂ２Ｔ，ＯＴは正論理を、Ａ１Ｃ，Ｂ１Ｃ，Ａ２Ｃ，Ｂ２Ｃ，ＯＣは負論理を表す。よって第１，第２の論理入力、および論理積出力は差動信号である。なお、Ａ１Ｔ＝Ａ２Ｔ、Ａ１Ｃ＝Ａ２Ｃ、Ｂ１Ｔ＝Ｂ２Ｔ、Ｂ１Ｃ＝Ｂ２Ｃである。
【００１９】
図１に示す参考例が論理積回路であることは、以下のように示される。まず、第１の論理入力９，１０，１５，１６が“１”、第２の論理入力１１，１２，１３，１４が“１”の場合には、第１のトランジスタ差動対１内のトランジスタＱ１がオン、Ｑ２がオフとなり、第２のトランジスタ差動対２内のトランジスタＱ３がオン、Ｑ４がオフとなる。従って、電流源７が吸込む電流は、第１の負荷抵抗５に全て流れ、第２の負荷抵抗６には流れない。さらに、第３のトランジスタ差動対３内のトランジスタＱ７がオン、Ｑ８がオフとなり、第４のトランジスタ差動対４内のトランジスタＱ９がオン、Ｑ１０がオフとなる。従って、電流源８が吸込む電流は、第１の負荷抵抗５に全て流れ、第２の負荷抵抗６には流れない。以上より負論理の出力１７はロー、正論理の出力１８はハイとなる。従って、第１の論理入力が“１”、第２の論理入力が“１”の場合には、参考例の論理積出力１７，１８は“１”となる。
【００２０】
反対に、第１の論理入力９，１０，１５，１６、第２の論理入力１１，１２，１３，１４のどちらかが“０”の場合、及び両者とも“０”の場合、Ｑ１またはＱ３（あるいは両方）がオフになるので、電流源７が吸込む電流は、第１の負荷抵抗５には流れない。また、Ｑ７またはＱ９（あるいは両方）がオフになるので、電流源８が吸込む電流も、第１の負荷抵抗５には流れない。一方、この場合、Ｑ２とＱ３が同時にオンになるか、Ｑ４がオンになるので、電流源７が攻込む電流は、第２の負荷抵抗６に流れる。また、Ｑ８とＱ９が同時にオンになるか、Ｑ１０がオンになるので、電流源８が吸込む電流も、第２の負荷抵抗６に流れる。従って、第１の論理入力、第２の論理入力のどちらかが“０”の場合、及び両者とも“０”の場合には、本回路の論理積出力１７，１８は“０”となる。
【００２１】
以上より、図１に示す参考例の回路が論理積回路として動作することは明らかである。
【００２２】
従来の論理積回路（図７）では、トランジスタ差動対の２組を電圧方向に縦積みすることにより実現するので、第１の論理入力と第２の論理入力で負荷が異なることが避けられなかった。このため、第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延に差が生じることが避けられなかった。これに対して参考例では、トランジスタ差動対の２組を電圧方向に縦積みした回路を２セット用意し、合計４組のトランジスタ差動対をそれぞれ第１の論理入力と、第２の論理入力とでたすきがけ状に利用するため、従来の論理積回路において第１の論理入力と第２の論理入力の間で存在した負荷の偏りを緩和できる。
【００２３】
図２に参考例を集積化する場合のパタンレイアウト例を示す。図２の左側上方に第１の論理入力９，１０，１５，１６を、下方に第２の論理入力１１，１２，１３，１４を接続すると、２図の右側に論理積出力１７，１８を取り出すことができる。
【００２４】
従来の論理積回路のパタンレイアウト（図８）では、第１の論理入力と第２の論理入力とをレイアウト的に対称に配置することが不可能であったため、両入力に接続する配線を等長にすることが難しかった。また、等長にできた場合でも、レイアウトを対称的にすることは不可能であった。これも、第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延が異なる原因となった。これに対して参考例では、図２に示すように第１の論理入力部分のパタンと第２の論理入力部分のパタンとを対称にレイアウトすることができ、かつ両入力ヘの配線を正確に等長に接続することができる。
【００２５】
すなわち、参考例では、第１の論理入力と第２の論理入力における負荷の非対称性、及びパタンレイアウトの非対称性が解消されており、これにより第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延を一致させることができる。
【００２６】
［第１の実施の形態］
図３は本発明の第１の実施の形態を示す回路図である。図３において、第１のトランジスタ差動対１には第１の論理入力９，１０が入力され、第２のトランジスタ差動対２には第２の論理入力１１，１２が入力される。第１のトランジスタ差動対１の各コレクタには、それぞれ第１の負荷抵抗５、第２の負荷抵抗６が接続される。ここまでは参考例と同じである。本発明の第１の実施の形態では、第２のトランジスタ差動対２の各コレクタに、それぞれ第１のトランジスタ差動対１の共通エミッタと、第２の負荷抵抗６がレベルシフトダイオード１９（図３ではトランジスタＱ５のべースとコレクタをアノード、エミッタをカソードとして使用）を介して接続される点が異なる。また、第２のトランジスタ差動対２の共通エミッタには、電流源７が接続される。
【００２７】
また同様に、第３のトランジスタ差動対３には第２の論理入力１３，１４が入力され、第４のトランジスタ差動対４には第１の論理入力１５，１６が入力される。第３のトランジスタ差動対３の各コレクタには、それぞれ第１の負荷抵抗５、第２の負荷抵抗６が接続される。ここまでは参考例の形態と同じである。本発明の第１の実施の形態では、第４のトランジスタ差動対４の各コレクタに、それぞれ第３のトランジスタ差動対３の共通エミッタと、第２の負荷抵抗６がレベルシフトダイオード２０（図３ではトランジスタＱ１１のベースとコレクタをアノード、エミッタをカソードとして使用）を介して接続される点が異なる。また、第４のトランジスタ差動対４の共通エミッタには、電流源８が接続される。
【００２８】
第１の実施の形態の論理的動作は参考例で説明した動作と同一である。参考例と異なるのはレベルシフトダイオード１９、２０が挿入されている点のみであり、これは第２のトランジスタ差動対２の一方のトランジスタＱ４及び、第４のトランジスタ差動対４の一方のトランジスタＱ１０にかかる電圧（コレクタ・エミッタ間電圧）を低減する目的で挿入されている。参考例では、第２のトランジスタ差動対２のトランジスタＱ４（第４のトランジスタ差動対４のトランジスタＱ１０）には、トランジスタＱ３（Ｑ９）とトランジスタＱ２（Ｑ８）の２段分の電圧がかかっていた。トランジスタの耐圧が十分に大きい場合には、２段分の電圧がかかっても問題ないが、一般的に超高周波数用のトランジスタは耐圧が低く、耐圧に近い電圧をかけると寿命が縮まる問題がある。
【００２９】
第１の実施の形態では、参考例で大きな電圧がかかっていたトランジスタＱ４，Ｑ１０にかかる電圧を他のトランジスタと同じレベルにまで低減することができるので、耐圧が低いトランジスタを使用する場合でも、電圧設計が容易になり、トランジスタの長期信頼性を確保することができる利点がある。
【００３０】
また、第１の実施の形態では、参考例で説明した発明の効果がそのまま有効である。すなわち、トランジスタ差動対の２組を電圧方向に縦積みした回路を２セット用意し、合計４組のトランジスタ差動対をそれぞれ第１の論理入力と第２の論理入力とでたすきがけ状に利用するため、従来の論理積回路において第１の論理入力と第２の論理入力の間で存在した負荷の偏りを緩和できる。
【００３１】
図４に第１の実施の形態を集積化する場合のパタンレイアウト例を示す。図４の左側上方に第１の論理入力９，１０，１５，１６を、下方に第２の論理入力１１，１２，１３，１４を接続すると、図４の右側に論理積出力１７，１８を取り出すことができる。第１の実施の形態では、図４に示すように第１の論理入力部分のパタンと第２の論理入力部分のパタンとを対称にレイアウトすることができ、かつ両入力ヘの配線を正確に等長に接続することができる。
【００３２】
すなわち、第１の実施の形態では、第１の論理入力と第２の論理入力における負荷の非対称性、及びパタンレイアウトの非対称性が解消されており、これにより第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延を一致させることができる。
【００３３】
［第２の実施の形態］
図５は本発明の第２の実施の形態を示す回路図である。図５において、第１のトランジスタ差動対１には第１の論理入力９，１０が入力され、第２のトランジスタ差動対２には第２の論理入力１１，１２が入力される。第１のトランジスタ差動対１の各コレクタには、それぞれ第１の負荷抵抗５、第２の負荷時抗６が接続される。ここまでは第１の実施の形態と同じである。本発明の第２の実施の形態では、第２のトランジスタ差動対２の各コレクタに、それぞれ第１のトランジスタ差動対１の共通エミッタと、第２の負荷抵抗６がカスコード接続トランジスタ２１（図５ではトランジスタＱ５）を介して接続される点が異なる。カスコード接続トランジスタ２１のバイアス回路２３（抵抗Ｒ５，Ｒ６）も新たに付加されている。また、第２のトランジスタ差動対２の共通エミッタには、電流源７が接続される。
【００３４】
また同様に、第３のトランジスタ差動対３には第２の論理入力１３，１４が入力され、第４のトランジスタ差動対４には第１の論理入力１５，１６が入力される。第３のトランジスタ差動対３の各コレクタには、それぞれ第１の負荷抵抗５、第２の負荷抵抗６が接続される。ここまでは第１の実施の形態と同じである。本発明の第２の実施の形態では、第４のトランジスタ差動対４の各コレクタに、それぞれ第３のトランジスタ差動対３の共通エミッタと、第２の負荷抵抗６がカスコード接続トランジスタ２２（図５ではトランジスタＱ１１）を介して接続される点が異なる。カスコード接続トランジスタ２２のバイアス回路２４（抵抗Ｒ７，Ｒ８）も新たに付加されている。また、第４のトランジスタ差動対４の共通エミッタには、電流源８が接続される。
【００３５】
第２の実施の形態の論理的動作は参考例で説明した動作と同一である。参考例と異なるのはカスコード接続トランジスタ２１、２２が挿入されている点のみであり、これは第２のトランジスタ差動対２の一方のトランジスタＱ４及び、第４のトランジスタ差動対４の一方のトランジスタＱ１０にかかる電圧（コレクタ・エミッタ間電圧）を低減する目的で挿入されている。
【００３６】
第２の実施の形態では、参考例で大きな電圧がかかっていたトランジスタＱ４，Ｑ１０にかかる電圧を他のトランジスタと同じレベルにまで低減することができるので、第１の実施の形態と同様に、耐圧が低いトランジスタを使用する場合でも、電圧設計が容易になり、トランジスタの長期信頼性を確保することができる利点がある。さらに、第１の実施の形態よりも優れた効果としては、第２の実施の形態では、カスコード接続トランジスタを使用することで、レベルシフトダイオードよりも高周波特性に優れる点にある。
【００３７】
また、第２の実施の形態では、参考例で説明した発明の効果がそのまま有効である。すなわち、トランジスタ差動対の２組を電圧方向に縦積みした回路を２セット用意し、合計４組のトランジスタ差動対をそれぞれ第１の論理入力と第２の論理入力とでたすきがけ状に利用するため、従来の論理積回路において第１の論理入力と第２の論理入力の間で存在した負荷の偏りを緩和できる。
【００３８】
図６に第２の実施の形態を集積化する場合のパタンレイアウト例を示す。図６の左側上方に第１の論理入力９，１０，１５，１６を、下方に第２の論理入力１１，１２，１３，１４を接続すると、図６の右側に論理積出力１７，１８を取り出すことができる。第２の実施の形態では、図６に示すように第１の論理入力部分のパタンと第２の論理入力部分のパタンとを対称にレイアウトすることができ、かつ両入力ヘの配線を正確に等長に接続することができる。
【００３９】
すなわち、第２の実施の形態では、第１の論理入力と第２の論理入力における負荷の非対称性、及びパタンレイアウトの非対称性が解消されており、これにより第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延を一致させることができる。
【００４０】
［その他の実施の形態］
なお、以上ではトランジスタにバイポーラトランジスタを使用したが電界効果トランジスタを使用することもでき、またバイポーラトランジスタと電界効果トランジスタを混合して使用することもできる。
【００４１】
【００４２】
【００４３】
【発明の効果】
レベルシフトダイオードを使用する本発明の論理積回路では、耐圧が低いトランジスタを使用する場合でも、電圧設計が容易になり、トランジスタの長期信頼性を確保することができる。また、カスコード接続トランジスタを使用する本発明の論理積回路では、高周波特性に優れる効果がある。
【図面の簡単な説明】
【図１】 本発明の参考例の論理積回路を示す回路図である。
【図２】 参考例を集積化する場合のパタンレイアウト図である。
【図３】 本発明の第１の実施の形態の論理積回路を示す回路図である。
【図４】 第１の実施の形態を集積化する場合のパタンレイアウト図である。
【図５】 本発明の第２の実施の形態の論理積回路を示す回路図である。
【図６】 第２の実施の形態を集積化する場合のパタンレイアウト図である。
【図７】 従来の論理積回路の構成を示す図である。
【図８】 従来の論理積回路を集積化する場合のパタンレイアウト図である。
【符号の説明】
１：第１のトランジスタ差動対
２：第２のトランジスタ差動対
３：第３のトランジスタ差動対
４：第４のトランジスタ差動対
５：第１の負荷抵抗
６：第２の負荷抵抗
７：電流源
８：電流源
９：第１の論理入力（正論理）
１０：第１の論理入力（負論理）
１１：第２の論理入力（正論理）
１２：第２の論理入力（負論理）
１３：第２の論理入力（正論理）
１４：第２の論理入力（負論理）
１５：第１の論理入力（正論理）
１６：第１の論理入力（負論理）
１７：論理積出力（負論理）
１８：論理積出力（正論理）
１９：レベルシフトダイオード
２０：レベルシフトダイオード
２１：カスコード接続トランジスタ
２２：カスコード接続トランジスタ
２３：バイアス回路
２４：バイアス回路
【発明の属する技術分野】
本発明は、ディジタル回路に多用される論理積（ＡＮＤ）回路に係り、特に、高速動作が可能で、２つの論理入力の速度の対称性またはパタンレイアウトの対称性が必要とされるタイミング回路を構成するのに好適な論理積回路に関するものである。
【０００２】
【従来の技術】
従来の論理積回路の例は、例えば特許文献１、特許文献２に記載されている。図７に従来の論理積回路の構成例を示す。第１のトランジスタ差動対１（トランジスタＱ１，Ｑ２）には、第１の論理入力９，１０（ＡＴ，ＡＣ）が入力され、第２のトランジスタ差動対２（トランジスタＱ３，Ｑ４）には第２の論理入力１１，１２（ＢＴ，ＢＣ）が入力される。第１のトランジスタ差動対１の各コレクタには、それぞれ第１の負荷抵抗５（Ｒ１）、第２の負荷抵抗６（Ｒ２）が接続され、第２のトランジスタ差動対２の各コレクタには、それぞれ第１のトランジスタ差動対１の共通エミッタと、第２の負荷抵抗６が接続される。第２のトランジスタ差動対２の共通エミッタには、電流源７（トランジスタＱ６と抵抗Ｒ３）が接続される。ＶＣＳはバイアス電圧、ＶＣＣは高電位電源電圧、ＶＥＥは低電位電源電圧、１７，１８は論理積出力（ＯＣ，ＯＴ）である。なお、ＡＴ，ＢＴ，ＯＴは正論理を、ＡＣ，ＢＣ，ＯＣは負論理を表し、よって第１，第２の論理入力、および論理積出力は差動信号である。
【０００３】
図７の回路が論理積回路であることは、以下のように示される。まず、第１の論理入力９，１０が“１”（正論理はハイ、負論理はロウ、以下同じ）、第２の論理入力１１，１２が“１”の場合には、第１のトランジスタ差動対１内のトランジスタＱ１がオン、Ｑ２がオフとなり、第２のトランジスタ差動対２内のトランジスタＱ３がオン、Ｑ４がオフとなる。従つて、電流源７が吸込む電流は、第１の負荷抵抗５に全て流れ、第２の負荷抵抗６には流れない。これにより負論理の出力１７はロー、正論理の出力１８はハイとなる。従って、第１の論理入力が“１”、第２の論理入力が“１”の場合には、本回路の論理積出力１７，１８は“１”となる。
【０００４】
反対に、第１の論理入力、第２の論理入力のどちらかが“０”（正論理はロウ、負論理はハイ、以下同じ）の場合、及び両者とも“０”の場合、Ｑ１またはＱ３（あるいは両方）がオフになるので、電流源７が吸込む電流は、第１の負荷抵抗５には流れない。また、この場合、Ｑ２とＱ３が同時にオンになるか、Ｑ４がオンになるので、電流源７が吸込む電流は、第２の負荷抵抗６に流れる。従って、第１の論理入力、第２の論理入力のどちらかが“０”の場合、及び両者とも“０”の場合には、本回路の論理積出力１７，１８は“０”となる。以上より、図７の回路が論理積回路として動作することは明らかである。
【０００５】
図８に従来の論理積回路（図７）を集積化する場合のパタンレイアウト例を示す。図８の左側に第１の論理入力、第２の論理入力を接続すると、図８の右側に論理積出力を取り出すことができる。
【０００６】
【特許文献１】
特開平５−０９５２７８号公報
【特許文献２】
特開平５−１０２８４０号公報
【０００７】
【発明が解決しようとする課題】
従来の論理積回路（図７）では、トランジスタ差動対の２組を電圧方向に縦積みすることにより実現するので、第１の論理入力と第２の論理入力で負荷が異なることが避けられなかった。このため、第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延に差が生じることが避けられなかった。
【０００８】
また、従来の論理積回路のパタンレイアウト（図８）では、第１の論理入力と第２の論理入力とをレイアウト的に対称に配置することが不可能であるため、両入力に接続する配線を等長にすることが難しい。両入力の配線の差やレイアウトの非対称性も、第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延が異なる原因となる。
【０００９】
論理積回路を実際に実用に供しようとする場合、上記ゲート遅延の差はタイミング不整合やジッタ発生に関する問題を引き起こす。例えば、パルス信号を複数に分配し、それぞれの信号を並列処理した後に再び合成する回路は、パラレル（並列）処理あるいはインターリーブ処理として広く採用されている。この場合、合成回路として、論理積回路が使用される（ド・モルガンの法則を利用して論理和回路として使用される）。論理積回路において、第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延に差があると、分配から合成までの回路の遅延を等しく設計（複数の処理回路の電気的特性を一致させ、分配から合成までの各配線を等長に）したとしても、合成後の出力には、論理積回路におけるゲート遅延の差に相当する時間ずれ（ジッタ、ノイズ）が生じてしまう。
【００１０】
本発明の目的は、第１の論理入力と第２の論理入力における負荷の非対称性、及びパタンレイアウトの非対称性を解消し、これにより第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延を一致させることにある。
【００１１】
【課題を解決するための手段】
請求項１にかかる発明は、第１の論理入力及び第２の論理入力を入力して論理積出力を得る論理積回路であって、前記第１の論理入力が各べースに入力され、各コレクタが第１の負荷抵抗及び第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第１のトランジスタ差動対と、前記第２の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第１のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第２のトランジスタ差動対と、前記第２の論理入力が各べースに入力され、各コレクタが前記第１の負荷抵抗及び前記第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第３のトランジスタ差動対と、前記第１の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第３のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第４のトランジスタ差動対と、前記第２のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第１の電流源と、前記第４のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第２の電流源と、前記第２のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第１のレベルシフトダイオードと、前記第４のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第２のレベルシフトダイオードと、から構成され、前記第１の負荷抵抗及び前記第２の負荷抵抗に発生する電圧降下を前記論理積出力とすることを特徴とする論理積回路とした。
【００１２】
請求項２にかかる発明は、第１の論理入力及び第２の論理入力を入力して論理積出力を得る論理積回路であって、前記第１の論理入力が各べースに入力され、各コレクタが第１の負荷抵抗及び第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第１のトランジスタ差動対と、前記第２の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第１のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第２のトランジスタ差動対と、前記第２の論理入力が各べースに入力され、各コレクタが前記第１の負荷抵抗及び前記第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第３のトランジスタ差動対と、前記第１の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第３のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第４のトランジスタ差動対と、前記第２のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第１の電流源と、前記第４のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第２の電流源と、前記第２のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第１のカスコード接続トランジスタと、前記第４のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第２のカスコード接続トランジスタと、から構成され、前記第１の負荷抵抗及び前記第２の負荷抵抗に発生する電圧降下を前記論理積出力とすることを特徴とする論理積回路とした。
【００１３】
請求項３にかかる発明は、請求項１又は２に記載の論理回路において、前記トランジスタの全てまたは一部を電界効果トランジスタ又はバイポーラトランジスタで構成することを特徴とする論理積回路とした。
【００１４】
【００１５】
【発明の実施の形態】
本発明の論理積回路は、従来の論理積回路を２つ用意し、負荷抵抗を共通化するとともに、合計４つの論理入力（従来の２入力論理積回路が２個）を第１の論理入力と第２の論理入力とで負荷が等しくなるように接続することを最も主要な特徴とする。
【００１６】
本発明は、論理積回路の第１の論理入力と第２の論理入力との負荷を等しくすることができ、かつパタンレイアウトを対称に行うことができるので両入力に接続する配線を等長にすることができ、これにより第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延を一致できる効果が得られる。
【００１７】
［参考例］
図１は本発明の参考例を示す回路図である。図１において、第１のトランジスタ差動対１（トランジスタＱ１，Ｑ２）には、第１の論理入力９，１０（Ａ１Ｔ，Ａ１Ｃ）が入力され、第２のトランジスタ差動対２（トランジスタＱ３，Ｑ４）には第２の論理入力１１，１２（Ｂ２Ｔ，Ｂ２Ｃ）が入力される。第１のトランジスタ差動対１の各コレクタには、それぞれ第１の負荷抵抗５（Ｒ１）、第２の負荷抵抗６（Ｒ２）が接続され、第２のトランジスタ差動対２の各コレクタには、それぞれ第１のトランジスタ差動対１の共通エミッタと、第２の負荷抵抗６が接続される。第２のトランジスタ差動対２の共通エミッタには、電流源７（トランジスタＱ６と抵抗Ｒ３）が接続される。ＶＣＳはバイアス電圧、ＶＣＣは高電位電源電圧、ＶＥＥは低電位電源電圧、１７，１８は論理積出力（ＯＣ，ＯＴ）である。ここまでは、従来の論理積回路と同じである。
【００１８】
本参考例の論理積回路では、これに以下の回路が付加されている。第３のトランジスタ差動対３（トランジスタＱ７，Ｑ８）には第２の論理入力１３，１４（Ｂ１Ｔ，Ｂ１Ｃ）が入力され、第４のトランジスタ差動対４（トランジスタＱ９，Ｑ１０）には第１の論理入力１５、１６（Ａ２Ｔ，Ａ２Ｃ）が入力される。第３のトランジスタ差動対３の各コレクタには、それぞれ第１の負荷抵抗５、第２の負荷抵抗６が接続され、第４のトランジスタ差動対４の各コレクタには、それぞれ第３のトランジスタ差動対３の共通エミッタと、第２の負荷抵抗６が接続される。さらに、第４のトランジスタ差動対４の共通エミッタには、電流源８（トランジスタＱ１２と抵抗Ｒ４）が接続される。以上において、Ａ１Ｔ，Ｂ１Ｔ，Ａ２Ｔ，Ｂ２Ｔ，ＯＴは正論理を、Ａ１Ｃ，Ｂ１Ｃ，Ａ２Ｃ，Ｂ２Ｃ，ＯＣは負論理を表す。よって第１，第２の論理入力、および論理積出力は差動信号である。なお、Ａ１Ｔ＝Ａ２Ｔ、Ａ１Ｃ＝Ａ２Ｃ、Ｂ１Ｔ＝Ｂ２Ｔ、Ｂ１Ｃ＝Ｂ２Ｃである。
【００１９】
図１に示す参考例が論理積回路であることは、以下のように示される。まず、第１の論理入力９，１０，１５，１６が“１”、第２の論理入力１１，１２，１３，１４が“１”の場合には、第１のトランジスタ差動対１内のトランジスタＱ１がオン、Ｑ２がオフとなり、第２のトランジスタ差動対２内のトランジスタＱ３がオン、Ｑ４がオフとなる。従って、電流源７が吸込む電流は、第１の負荷抵抗５に全て流れ、第２の負荷抵抗６には流れない。さらに、第３のトランジスタ差動対３内のトランジスタＱ７がオン、Ｑ８がオフとなり、第４のトランジスタ差動対４内のトランジスタＱ９がオン、Ｑ１０がオフとなる。従って、電流源８が吸込む電流は、第１の負荷抵抗５に全て流れ、第２の負荷抵抗６には流れない。以上より負論理の出力１７はロー、正論理の出力１８はハイとなる。従って、第１の論理入力が“１”、第２の論理入力が“１”の場合には、参考例の論理積出力１７，１８は“１”となる。
【００２０】
反対に、第１の論理入力９，１０，１５，１６、第２の論理入力１１，１２，１３，１４のどちらかが“０”の場合、及び両者とも“０”の場合、Ｑ１またはＱ３（あるいは両方）がオフになるので、電流源７が吸込む電流は、第１の負荷抵抗５には流れない。また、Ｑ７またはＱ９（あるいは両方）がオフになるので、電流源８が吸込む電流も、第１の負荷抵抗５には流れない。一方、この場合、Ｑ２とＱ３が同時にオンになるか、Ｑ４がオンになるので、電流源７が攻込む電流は、第２の負荷抵抗６に流れる。また、Ｑ８とＱ９が同時にオンになるか、Ｑ１０がオンになるので、電流源８が吸込む電流も、第２の負荷抵抗６に流れる。従って、第１の論理入力、第２の論理入力のどちらかが“０”の場合、及び両者とも“０”の場合には、本回路の論理積出力１７，１８は“０”となる。
【００２１】
以上より、図１に示す参考例の回路が論理積回路として動作することは明らかである。
【００２２】
従来の論理積回路（図７）では、トランジスタ差動対の２組を電圧方向に縦積みすることにより実現するので、第１の論理入力と第２の論理入力で負荷が異なることが避けられなかった。このため、第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延に差が生じることが避けられなかった。これに対して参考例では、トランジスタ差動対の２組を電圧方向に縦積みした回路を２セット用意し、合計４組のトランジスタ差動対をそれぞれ第１の論理入力と、第２の論理入力とでたすきがけ状に利用するため、従来の論理積回路において第１の論理入力と第２の論理入力の間で存在した負荷の偏りを緩和できる。
【００２３】
図２に参考例を集積化する場合のパタンレイアウト例を示す。図２の左側上方に第１の論理入力９，１０，１５，１６を、下方に第２の論理入力１１，１２，１３，１４を接続すると、２図の右側に論理積出力１７，１８を取り出すことができる。
【００２４】
従来の論理積回路のパタンレイアウト（図８）では、第１の論理入力と第２の論理入力とをレイアウト的に対称に配置することが不可能であったため、両入力に接続する配線を等長にすることが難しかった。また、等長にできた場合でも、レイアウトを対称的にすることは不可能であった。これも、第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延が異なる原因となった。これに対して参考例では、図２に示すように第１の論理入力部分のパタンと第２の論理入力部分のパタンとを対称にレイアウトすることができ、かつ両入力ヘの配線を正確に等長に接続することができる。
【００２５】
すなわち、参考例では、第１の論理入力と第２の論理入力における負荷の非対称性、及びパタンレイアウトの非対称性が解消されており、これにより第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延を一致させることができる。
【００２６】
［第１の実施の形態］
図３は本発明の第１の実施の形態を示す回路図である。図３において、第１のトランジスタ差動対１には第１の論理入力９，１０が入力され、第２のトランジスタ差動対２には第２の論理入力１１，１２が入力される。第１のトランジスタ差動対１の各コレクタには、それぞれ第１の負荷抵抗５、第２の負荷抵抗６が接続される。ここまでは参考例と同じである。本発明の第１の実施の形態では、第２のトランジスタ差動対２の各コレクタに、それぞれ第１のトランジスタ差動対１の共通エミッタと、第２の負荷抵抗６がレベルシフトダイオード１９（図３ではトランジスタＱ５のべースとコレクタをアノード、エミッタをカソードとして使用）を介して接続される点が異なる。また、第２のトランジスタ差動対２の共通エミッタには、電流源７が接続される。
【００２７】
また同様に、第３のトランジスタ差動対３には第２の論理入力１３，１４が入力され、第４のトランジスタ差動対４には第１の論理入力１５，１６が入力される。第３のトランジスタ差動対３の各コレクタには、それぞれ第１の負荷抵抗５、第２の負荷抵抗６が接続される。ここまでは参考例の形態と同じである。本発明の第１の実施の形態では、第４のトランジスタ差動対４の各コレクタに、それぞれ第３のトランジスタ差動対３の共通エミッタと、第２の負荷抵抗６がレベルシフトダイオード２０（図３ではトランジスタＱ１１のベースとコレクタをアノード、エミッタをカソードとして使用）を介して接続される点が異なる。また、第４のトランジスタ差動対４の共通エミッタには、電流源８が接続される。
【００２８】
第１の実施の形態の論理的動作は参考例で説明した動作と同一である。参考例と異なるのはレベルシフトダイオード１９、２０が挿入されている点のみであり、これは第２のトランジスタ差動対２の一方のトランジスタＱ４及び、第４のトランジスタ差動対４の一方のトランジスタＱ１０にかかる電圧（コレクタ・エミッタ間電圧）を低減する目的で挿入されている。参考例では、第２のトランジスタ差動対２のトランジスタＱ４（第４のトランジスタ差動対４のトランジスタＱ１０）には、トランジスタＱ３（Ｑ９）とトランジスタＱ２（Ｑ８）の２段分の電圧がかかっていた。トランジスタの耐圧が十分に大きい場合には、２段分の電圧がかかっても問題ないが、一般的に超高周波数用のトランジスタは耐圧が低く、耐圧に近い電圧をかけると寿命が縮まる問題がある。
【００２９】
第１の実施の形態では、参考例で大きな電圧がかかっていたトランジスタＱ４，Ｑ１０にかかる電圧を他のトランジスタと同じレベルにまで低減することができるので、耐圧が低いトランジスタを使用する場合でも、電圧設計が容易になり、トランジスタの長期信頼性を確保することができる利点がある。
【００３０】
また、第１の実施の形態では、参考例で説明した発明の効果がそのまま有効である。すなわち、トランジスタ差動対の２組を電圧方向に縦積みした回路を２セット用意し、合計４組のトランジスタ差動対をそれぞれ第１の論理入力と第２の論理入力とでたすきがけ状に利用するため、従来の論理積回路において第１の論理入力と第２の論理入力の間で存在した負荷の偏りを緩和できる。
【００３１】
図４に第１の実施の形態を集積化する場合のパタンレイアウト例を示す。図４の左側上方に第１の論理入力９，１０，１５，１６を、下方に第２の論理入力１１，１２，１３，１４を接続すると、図４の右側に論理積出力１７，１８を取り出すことができる。第１の実施の形態では、図４に示すように第１の論理入力部分のパタンと第２の論理入力部分のパタンとを対称にレイアウトすることができ、かつ両入力ヘの配線を正確に等長に接続することができる。
【００３２】
すなわち、第１の実施の形態では、第１の論理入力と第２の論理入力における負荷の非対称性、及びパタンレイアウトの非対称性が解消されており、これにより第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延を一致させることができる。
【００３３】
［第２の実施の形態］
図５は本発明の第２の実施の形態を示す回路図である。図５において、第１のトランジスタ差動対１には第１の論理入力９，１０が入力され、第２のトランジスタ差動対２には第２の論理入力１１，１２が入力される。第１のトランジスタ差動対１の各コレクタには、それぞれ第１の負荷抵抗５、第２の負荷時抗６が接続される。ここまでは第１の実施の形態と同じである。本発明の第２の実施の形態では、第２のトランジスタ差動対２の各コレクタに、それぞれ第１のトランジスタ差動対１の共通エミッタと、第２の負荷抵抗６がカスコード接続トランジスタ２１（図５ではトランジスタＱ５）を介して接続される点が異なる。カスコード接続トランジスタ２１のバイアス回路２３（抵抗Ｒ５，Ｒ６）も新たに付加されている。また、第２のトランジスタ差動対２の共通エミッタには、電流源７が接続される。
【００３４】
また同様に、第３のトランジスタ差動対３には第２の論理入力１３，１４が入力され、第４のトランジスタ差動対４には第１の論理入力１５，１６が入力される。第３のトランジスタ差動対３の各コレクタには、それぞれ第１の負荷抵抗５、第２の負荷抵抗６が接続される。ここまでは第１の実施の形態と同じである。本発明の第２の実施の形態では、第４のトランジスタ差動対４の各コレクタに、それぞれ第３のトランジスタ差動対３の共通エミッタと、第２の負荷抵抗６がカスコード接続トランジスタ２２（図５ではトランジスタＱ１１）を介して接続される点が異なる。カスコード接続トランジスタ２２のバイアス回路２４（抵抗Ｒ７，Ｒ８）も新たに付加されている。また、第４のトランジスタ差動対４の共通エミッタには、電流源８が接続される。
【００３５】
第２の実施の形態の論理的動作は参考例で説明した動作と同一である。参考例と異なるのはカスコード接続トランジスタ２１、２２が挿入されている点のみであり、これは第２のトランジスタ差動対２の一方のトランジスタＱ４及び、第４のトランジスタ差動対４の一方のトランジスタＱ１０にかかる電圧（コレクタ・エミッタ間電圧）を低減する目的で挿入されている。
【００３６】
第２の実施の形態では、参考例で大きな電圧がかかっていたトランジスタＱ４，Ｑ１０にかかる電圧を他のトランジスタと同じレベルにまで低減することができるので、第１の実施の形態と同様に、耐圧が低いトランジスタを使用する場合でも、電圧設計が容易になり、トランジスタの長期信頼性を確保することができる利点がある。さらに、第１の実施の形態よりも優れた効果としては、第２の実施の形態では、カスコード接続トランジスタを使用することで、レベルシフトダイオードよりも高周波特性に優れる点にある。
【００３７】
また、第２の実施の形態では、参考例で説明した発明の効果がそのまま有効である。すなわち、トランジスタ差動対の２組を電圧方向に縦積みした回路を２セット用意し、合計４組のトランジスタ差動対をそれぞれ第１の論理入力と第２の論理入力とでたすきがけ状に利用するため、従来の論理積回路において第１の論理入力と第２の論理入力の間で存在した負荷の偏りを緩和できる。
【００３８】
図６に第２の実施の形態を集積化する場合のパタンレイアウト例を示す。図６の左側上方に第１の論理入力９，１０，１５，１６を、下方に第２の論理入力１１，１２，１３，１４を接続すると、図６の右側に論理積出力１７，１８を取り出すことができる。第２の実施の形態では、図６に示すように第１の論理入力部分のパタンと第２の論理入力部分のパタンとを対称にレイアウトすることができ、かつ両入力ヘの配線を正確に等長に接続することができる。
【００３９】
すなわち、第２の実施の形態では、第１の論理入力と第２の論理入力における負荷の非対称性、及びパタンレイアウトの非対称性が解消されており、これにより第１の論理入力で規定した場合のゲート遅延と、第２の論理入力で規定した場合のゲート遅延を一致させることができる。
【００４０】
［その他の実施の形態］
なお、以上ではトランジスタにバイポーラトランジスタを使用したが電界効果トランジスタを使用することもでき、またバイポーラトランジスタと電界効果トランジスタを混合して使用することもできる。
【００４１】
【００４２】
【００４３】
【発明の効果】
レベルシフトダイオードを使用する本発明の論理積回路では、耐圧が低いトランジスタを使用する場合でも、電圧設計が容易になり、トランジスタの長期信頼性を確保することができる。また、カスコード接続トランジスタを使用する本発明の論理積回路では、高周波特性に優れる効果がある。
【図面の簡単な説明】
【図１】 本発明の参考例の論理積回路を示す回路図である。
【図２】 参考例を集積化する場合のパタンレイアウト図である。
【図３】 本発明の第１の実施の形態の論理積回路を示す回路図である。
【図４】 第１の実施の形態を集積化する場合のパタンレイアウト図である。
【図５】 本発明の第２の実施の形態の論理積回路を示す回路図である。
【図６】 第２の実施の形態を集積化する場合のパタンレイアウト図である。
【図７】 従来の論理積回路の構成を示す図である。
【図８】 従来の論理積回路を集積化する場合のパタンレイアウト図である。
【符号の説明】
１：第１のトランジスタ差動対
２：第２のトランジスタ差動対
３：第３のトランジスタ差動対
４：第４のトランジスタ差動対
５：第１の負荷抵抗
６：第２の負荷抵抗
７：電流源
８：電流源
９：第１の論理入力（正論理）
１０：第１の論理入力（負論理）
１１：第２の論理入力（正論理）
１２：第２の論理入力（負論理）
１３：第２の論理入力（正論理）
１４：第２の論理入力（負論理）
１５：第１の論理入力（正論理）
１６：第１の論理入力（負論理）
１７：論理積出力（負論理）
１８：論理積出力（正論理）
１９：レベルシフトダイオード
２０：レベルシフトダイオード
２１：カスコード接続トランジスタ
２２：カスコード接続トランジスタ
２３：バイアス回路
２４：バイアス回路
Claims (3)
- 第１の論理入力及び第２の論理入力を入力して論理積出力を得る論理積回路であって、
前記第１の論理入力が各べースに入力され、各コレクタが第１の負荷抵抗及び第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第１のトランジスタ差動対と、
前記第２の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第１のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第２のトランジスタ差動対と、
前記第２の論理入力が各べースに入力され、各コレクタが前記第１の負荷抵抗及び前記第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第３のトランジスタ差動対と、
前記第１の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第３のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第４のトランジスタ差動対と、
前記第２のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第１の電流源と、
前記第４のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第２の電流源と、
前記第２のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第１のレベルシフトダイオードと、
前記第４のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第２のレベルシフトダイオードと、
から構成され、
前記第１の負荷抵抗及び前記第２の負荷抵抗に発生する電圧降下を前記論理積出力とすることを特徴とする論理積回路。 - 第１の論理入力及び第２の論理入力を入力して論理積出力を得る論理積回路であって、
前記第１の論理入力が各べースに入力され、各コレクタが第１の負荷抵抗及び第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第１のトランジスタ差動対と、
前記第２の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第１のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第２のトランジスタ差動対と、
前記第２の論理入力が各べースに入力され、各コレクタが前記第１の負荷抵抗及び前記第２の負荷抵抗にそれぞれ接続される２個のトランジスタからなる第３のトランジスタ差動対と、
前記第１の論理入力が各ベースに入力され、一方のトランジスタのコレクタが前記第３のトランジスタ差動対の２個のトランジスタの共通エミッタに接続され、他方のトランジスタのコレクタが前記第２の負荷抵抗に接続される２個のトランジスタからなる第４のトランジスタ差動対と、
前記第２のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第１の電流源と、
前記第４のトランジスタ差動対の２個のトランジスタの共通エミッタに接続される第２の電流源と、
前記第２のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第１のカスコード接続トランジスタと、
前記第４のトランジスタ差動対における前記他方のトランジスタのコレクタと前記第２の負荷抵抗との間に挿入した第２のカスコード接続トランジスタと、
から構成され、
前記第１の負荷抵抗及び前記第２の負荷抵抗に発生する電圧降下を前記論理積出力とすることを特徴とする論理積回路。 - 前記トランジスタの全てまたは一部を電界効果トランジスタ又はバイポーラトランジスタで構成することを特徴とする請求項１又は２に記載の論理積回路。
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