JPH0821853B2 - エクスクル−シブｏｒゲ−ト - Google Patents
エクスクル−シブｏｒゲ−トInfo
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- JPH0821853B2 JPH0821853B2 JP60086995A JP8699585A JPH0821853B2 JP H0821853 B2 JPH0821853 B2 JP H0821853B2 JP 60086995 A JP60086995 A JP 60086995A JP 8699585 A JP8699585 A JP 8699585A JP H0821853 B2 JPH0821853 B2 JP H0821853B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、差動アンプの構成を基本構成とするエク
スクルーシブORゲート（以下、EX−ORゲートと称す
る。）に関する。
スクルーシブORゲート（以下、EX−ORゲートと称す
る。）に関する。
この発明は、トランジスタが飽和動作しない論理回路
を使用したEX−ORゲートにおいて、二つの差動対を縦方
向に接続し、上側の差動対のトランジスタに供給される
二つの入力の間に1/2VL（但し、VLは、ハイレベルとロ
ーレベルとの間の論理振幅）のレベル差を設け、1/2VL
の量、レベルシフトされて低い側の入力を所定電圧（Vs
−1/2VL）低くして下側の差動対の一方のトランジスタ
のベースに供給し、他方の入力を（Vs＋1/2VL）低くし
て下側の差動対の他方のトランジスタのベースに供給す
ることにより、基準電圧を必要とせず、消費電力の低減
及び遅延時間の短縮を実現するようにしたEX−ORゲート
である。
を使用したEX−ORゲートにおいて、二つの差動対を縦方
向に接続し、上側の差動対のトランジスタに供給される
二つの入力の間に1/2VL（但し、VLは、ハイレベルとロ
ーレベルとの間の論理振幅）のレベル差を設け、1/2VL
の量、レベルシフトされて低い側の入力を所定電圧（Vs
−1/2VL）低くして下側の差動対の一方のトランジスタ
のベースに供給し、他方の入力を（Vs＋1/2VL）低くし
て下側の差動対の他方のトランジスタのベースに供給す
ることにより、基準電圧を必要とせず、消費電力の低減
及び遅延時間の短縮を実現するようにしたEX−ORゲート
である。
例えば米国特許第3259761号明細書に示すように、ト
ランジスタのエミッタを共通に接続した差動アンプを基
本構成とする論理回路が知られている。この論理回路
は、ECL（Emitter Coupled Logic）と称される。
ランジスタのエミッタを共通に接続した差動アンプを基
本構成とする論理回路が知られている。この論理回路
は、ECL（Emitter Coupled Logic）と称される。
第６図は、かかる論理回路を示すもので、31、33、41
が互いのエミッタが共通接続され、エミッタ共通接続点
が定電流源35に接続されたトランジスタを示す。トラン
ジスタ31のベースに入力端子32が接続され、トランジス
タ33のベースに入力端子34が接続され、トランジスタ41
のベースに基準電圧Vr1の入力端子42が接続されてい
る。
が互いのエミッタが共通接続され、エミッタ共通接続点
が定電流源35に接続されたトランジスタを示す。トラン
ジスタ31のベースに入力端子32が接続され、トランジス
タ33のベースに入力端子34が接続され、トランジスタ41
のベースに基準電圧Vr1の入力端子42が接続されてい
る。
トランジスタ31及び33のコレクタ同士が接続され、共
通接続点が電源端子47に抵抗36を介して接続されると共
に、出力端子37として導出される。トランジスタ41のコ
レクタが電源端子47に抵抗45を介して接続されると共
に、出力端子46として導出される。
通接続点が電源端子47に抵抗36を介して接続されると共
に、出力端子37として導出される。トランジスタ41のコ
レクタが電源端子47に抵抗45を介して接続されると共
に、出力端子46として導出される。
入力端子32及び34に供給される入力をＡ及びＢとし、
出力端子37及び46に夫々得られる出力を及びＸとする
と、上述の論理回路は、第７図に示すように、ORゲート
及びNORゲートの機能を有するものである。
出力端子37及び46に夫々得られる出力を及びＸとする
と、上述の論理回路は、第７図に示すように、ORゲート
及びNORゲートの機能を有するものである。
従来のECL回路では、第８図に示すように、入力Ａ及
びＢのローレベル（以下の説明でＬと表す）及びハイレ
ベル（以下の説明でＨと表す）間の論理振幅VLの中央の
レベルと基準電圧Vr1とが一致する関係とされている。
例えばＡ及びＢのうちの一方の入力がＨであると、トラ
ンジスタ31及び33の一方を電流が流れ、Ｘ＝Ｈ、＝Ｌ
となる。
びＢのローレベル（以下の説明でＬと表す）及びハイレ
ベル（以下の説明でＨと表す）間の論理振幅VLの中央の
レベルと基準電圧Vr1とが一致する関係とされている。
例えばＡ及びＢのうちの一方の入力がＨであると、トラ
ンジスタ31及び33の一方を電流が流れ、Ｘ＝Ｈ、＝Ｌ
となる。
また、第９図に示すように、ECL回路として、差動対
を縦方向に二段接続する構成が知られている。即ち、ト
ランジスタ31及び41からなる差動対と、トランジスタ33
及び43からなる差動対とを並列に接続し、これらの差動
対の下側にトランジスタ51及び53からなる差動対を接続
したものである。
を縦方向に二段接続する構成が知られている。即ち、ト
ランジスタ31及び41からなる差動対と、トランジスタ33
及び43からなる差動対とを並列に接続し、これらの差動
対の下側にトランジスタ51及び53からなる差動対を接続
したものである。
一方のトランジスタ31のベースから導出された端子32
に入力Ａが供給され、他方のトランジスタ41から導出さ
れた端子42に基準電圧Vr1が供給される。また、一方の
トランジスタ33のベースから導出された端子34に入力Ｂ
が供給され、他方のトランジスタ43のベースから導出さ
れた端子44に基準電圧Vr1が供給される。トランジスタ3
1のコレクタ及びトランジスタ33のコレクタ同士が共通
接続され、トランジスタ41のコレクタ及びトランジスタ
43のコレクタ同士が共通接続される。このコレクタ共通
接続点が出力端子37及び46として導出される。
に入力Ａが供給され、他方のトランジスタ41から導出さ
れた端子42に基準電圧Vr1が供給される。また、一方の
トランジスタ33のベースから導出された端子34に入力Ｂ
が供給され、他方のトランジスタ43のベースから導出さ
れた端子44に基準電圧Vr1が供給される。トランジスタ3
1のコレクタ及びトランジスタ33のコレクタ同士が共通
接続され、トランジスタ41のコレクタ及びトランジスタ
43のコレクタ同士が共通接続される。このコレクタ共通
接続点が出力端子37及び46として導出される。
トランジスタ31及び41のエミッタ共通接続点と、トラ
ンジスタ33及び43のエミッタ共通接続点との夫々にトラ
ンジスタ51のコレクタ及びトランジスタ53のコレクタが
接続される。トランジスタ51のエミッタ及びトランジス
タ53のエミッタ接続点に定電流源55が接続されている。
ンジスタ33及び43のエミッタ共通接続点との夫々にトラ
ンジスタ51のコレクタ及びトランジスタ53のコレクタが
接続される。トランジスタ51のエミッタ及びトランジス
タ53のエミッタ接続点に定電流源55が接続されている。
この第９図に示す構成は、第10図に示すように、入力
Ａ及び入力Ｂを入力Ｃにより、選択して出力するセレク
タとして動作する。
Ａ及び入力Ｂを入力Ｃにより、選択して出力するセレク
タとして動作する。
基準電圧Vr1は、基準電圧Vr2より高いレベルとされて
いる。第11図に示すように、入力Ａ及びＢは、基準電圧
Vr1を中心として、ハイレベルがHuで、ローレベルがLu
の論理振幅VLを有する。入力Ｃは、基準電圧Vr2を中心
として、ハイレベルがHdで、ローレベルがLdの論理振幅
VLを有する。基準電圧Vr1及びVr2の差は、トランジスタ
が能動領域で動作する上で必要なコレクタ・エミッタ間
電圧を与えるための電圧である。
いる。第11図に示すように、入力Ａ及びＢは、基準電圧
Vr1を中心として、ハイレベルがHuで、ローレベルがLu
の論理振幅VLを有する。入力Ｃは、基準電圧Vr2を中心
として、ハイレベルがHdで、ローレベルがLdの論理振幅
VLを有する。基準電圧Vr1及びVr2の差は、トランジスタ
が能動領域で動作する上で必要なコレクタ・エミッタ間
電圧を与えるための電圧である。
この第９図に示す構成において、トランジスタ41及び
トランジスタ33のベースを共通接続し、端子42に基準電
圧Vr1を供給し、また、トランジスタ43及びトランジス
タ31のベースを共通接続し、端子32に入力Ａを供給し、
更に、端子52に入力Ｂを供給する構成（第12図）は、EX
−ORゲートを構成する。
トランジスタ33のベースを共通接続し、端子42に基準電
圧Vr1を供給し、また、トランジスタ43及びトランジス
タ31のベースを共通接続し、端子32に入力Ａを供給し、
更に、端子52に入力Ｂを供給する構成（第12図）は、EX
−ORゲートを構成する。
例えば入力ＡがHuで、入力ＢがHdの場合には、トラン
ジスタ31及びトランジスタ51を通じて電流が流れ、出力
端子37の出力ＸがLuとなる。
ジスタ31及びトランジスタ51を通じて電流が流れ、出力
端子37の出力ＸがLuとなる。
従来のECL論理回路は、トランジスタを飽和動作させ
ないので、高速の動作が可能である。しかし、従来のEC
L論理回路は、基準電圧Vr1と入力信号とを比較するた
め、基準電圧発生回路を必要とする。高速の論理回路で
は、各論理回路に流す電流が大きいので、スイッチング
時の過渡電流を吸収するために、回路規模に応じた個数
の基準電圧発生回路が必要になる。勿論、第６図から明
らかなように、基準電圧を必要とすることは、２入力の
ORゲートを実現する場合に、差動対を構成するトランジ
スタの個数が計３個となる。
ないので、高速の動作が可能である。しかし、従来のEC
L論理回路は、基準電圧Vr1と入力信号とを比較するた
め、基準電圧発生回路を必要とする。高速の論理回路で
は、各論理回路に流す電流が大きいので、スイッチング
時の過渡電流を吸収するために、回路規模に応じた個数
の基準電圧発生回路が必要になる。勿論、第６図から明
らかなように、基準電圧を必要とすることは、２入力の
ORゲートを実現する場合に、差動対を構成するトランジ
スタの個数が計３個となる。
従って、従来の論理回路は、素子数が多くなる欠点が
あった。また、基準電圧を各論理回路に供給するための
配線パターンが必要で、基板上で配線パターンの占める
割合が多くなり、チップサイズが大きくなる欠点があっ
た。
あった。また、基準電圧を各論理回路に供給するための
配線パターンが必要で、基板上で配線パターンの占める
割合が多くなり、チップサイズが大きくなる欠点があっ
た。
従って、かかる従来のECL回路を用いて構成されたEX
−ORゲートも、また、上述と同様の問題点を有してい
る。
−ORゲートも、また、上述と同様の問題点を有してい
る。
この発明の目的は、基準電圧を必要としないEX−ORゲ
ートを提供することにある。この発明は、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現するものであ
る。
ートを提供することにある。この発明は、トランジス
タ、抵抗等の素子数の大幅な減少を図ることができ、消
費電力の低減及び遅延時間の短縮を実現するものであ
る。
この発明によれば、従来のECL回路と同程度の動作速
度を実現する時には、差動対の定電流源の値を小とでき
るので、素子数の低減と相乗して消費電力を極めて少な
くすることができる。
度を実現する時には、差動対の定電流源の値を小とでき
るので、素子数の低減と相乗して消費電力を極めて少な
くすることができる。
また、この発明は、基準電圧を各ゲート回路に供給す
る必要がないので、基準電圧供給用の配線パターンが不
要となり、IC回路のチップサイズを小型化できる。
る必要がないので、基準電圧供給用の配線パターンが不
要となり、IC回路のチップサイズを小型化できる。
この発明は、互いのエミッタが共通に接続され、少な
くとも一方のトランジスタのコレクタから出力端子が導
出された第１のトランジスタ１及び第２のトランジスタ
２と、 第１のトランジスタ１及び第２のトランジスタ２のエ
ミッタ共通接続点とコレクタが接続された第３のトラン
ジスタ３と、 第２のトランジスタ２とコレクタが共通接続された第
４のトランジスタ４と、 第３のトランジスタ３及び第４のトランジスタ４の互
いのエミッタ共通接続点と基準電位点間に挿入された定
電流源５と、 第１のトランジスタ１のベースに供給される入力であ
って、ハイレベル及びローレベル間の振幅がVLである第
１の入力Ａと、 第２のトランジスタ２のベースに供給される入力であ
って、振幅が第１の入力Ａと等しくVLであって、且つ第
１の入力Ａに対して1/2VL下げる方向にレベルシフトさ
れた第２の入力Ｂ＊と 第１の入力Ａを所定レベルVsに1/2VL加えた量、レベ
ルシフトした信号ｄ＊を 第４のトランジスタ４のベー
スに供給する手段17と、 第２の入力Ｂ＊を所定レベルVsから1/2VL減じた量、
レベルシフトした信号ｃを第３のトランジスタ３のベー
スに供給する手段18と、 からなることを特徴とするエクスクルーシブORゲート
である。
くとも一方のトランジスタのコレクタから出力端子が導
出された第１のトランジスタ１及び第２のトランジスタ
２と、 第１のトランジスタ１及び第２のトランジスタ２のエ
ミッタ共通接続点とコレクタが接続された第３のトラン
ジスタ３と、 第２のトランジスタ２とコレクタが共通接続された第
４のトランジスタ４と、 第３のトランジスタ３及び第４のトランジスタ４の互
いのエミッタ共通接続点と基準電位点間に挿入された定
電流源５と、 第１のトランジスタ１のベースに供給される入力であ
って、ハイレベル及びローレベル間の振幅がVLである第
１の入力Ａと、 第２のトランジスタ２のベースに供給される入力であ
って、振幅が第１の入力Ａと等しくVLであって、且つ第
１の入力Ａに対して1/2VL下げる方向にレベルシフトさ
れた第２の入力Ｂ＊と 第１の入力Ａを所定レベルVsに1/2VL加えた量、レベ
ルシフトした信号ｄ＊を 第４のトランジスタ４のベー
スに供給する手段17と、 第２の入力Ｂ＊を所定レベルVsから1/2VL減じた量、
レベルシフトした信号ｃを第３のトランジスタ３のベー
スに供給する手段18と、 からなることを特徴とするエクスクルーシブORゲート
である。
第１の入力Ａ及び第２の入力Ｂ＊の間に、1/2VLのレ
ベル差があるために、本来の二つの入力Ｘ及びＹが共
に、同一のレベルの場合には、第１のトランジスタ１及
び第３のトランジスタ３を通じて電流が流れ、出力Ｚが
ローレベルとなる。また、本来の入力Ｘがハイレベル
で、入力Ｙがローレベルの場合は、第４のトランジスタ
４を通じて電流が流れ、出力Ｚがハイレベルとなる。更
に、本来の入力Ｘがローレベルで、入力Ｙがハイレベル
の場合は、第２のトランジスタ２及び第３のトランジス
タ３を通じて電流が流れ、出力Ｚがハイレベルとなる。
従って、出力Ｚは、入力Ｘ及びＹに関して、排他的論理
和出力となる。
ベル差があるために、本来の二つの入力Ｘ及びＹが共
に、同一のレベルの場合には、第１のトランジスタ１及
び第３のトランジスタ３を通じて電流が流れ、出力Ｚが
ローレベルとなる。また、本来の入力Ｘがハイレベル
で、入力Ｙがローレベルの場合は、第４のトランジスタ
４を通じて電流が流れ、出力Ｚがハイレベルとなる。更
に、本来の入力Ｘがローレベルで、入力Ｙがハイレベル
の場合は、第２のトランジスタ２及び第３のトランジス
タ３を通じて電流が流れ、出力Ｚがハイレベルとなる。
従って、出力Ｚは、入力Ｘ及びＹに関して、排他的論理
和出力となる。
以下、この発明の一実施例について、図面を参照して
説明する。
説明する。
第１図において、１及び２は、上側の差動対を構成す
る一対のトランジスタを示す。また、３及び４は、下側
の差動対を構成する一対のトランジスタを示す。トラン
ジスタ１及び２のエミッタ共通接続点がトランジスタ３
のコレクタに接続される。トランジスタ３及び４のエミ
ッタ共通接続点が定電流源５を介して接地端子７に接続
される。トランジスタ２のコレクタ及びトランジスタ４
のコレクタが共通接続されている。
る一対のトランジスタを示す。また、３及び４は、下側
の差動対を構成する一対のトランジスタを示す。トラン
ジスタ１及び２のエミッタ共通接続点がトランジスタ３
のコレクタに接続される。トランジスタ３及び４のエミ
ッタ共通接続点が定電流源５を介して接地端子７に接続
される。トランジスタ２のコレクタ及びトランジスタ４
のコレクタが共通接続されている。
トランジスタ１のコレクタが抵抗８を介して電源端子
６に接続されると共に、出力端子10として導出される。
トランジスタ２のコレクタが抵抗９を介して電源端子６
に接続されると共に、出力端子11として導出される。抵
抗８及び抵抗９の大きさは、互いに等しい大きさとされ
ている。
６に接続されると共に、出力端子10として導出される。
トランジスタ２のコレクタが抵抗９を介して電源端子６
に接続されると共に、出力端子11として導出される。抵
抗８及び抵抗９の大きさは、互いに等しい大きさとされ
ている。
トランジスタ１のベースに、トランジスタ12のエミッ
タが接続される。トランジスタ12のコレクタが電源端子
６に接続され、そのエミッタが抵抗17及び定電流源19を
介して接地端子７に接続される。トランジスタ12のベー
スが導出された入力端子14に入力Ｘが供給される。抵抗
17及び定電流源19の接続点とトランジスタ４のベースと
が接続されている。
タが接続される。トランジスタ12のコレクタが電源端子
６に接続され、そのエミッタが抵抗17及び定電流源19を
介して接地端子７に接続される。トランジスタ12のベー
スが導出された入力端子14に入力Ｘが供給される。抵抗
17及び定電流源19の接続点とトランジスタ４のベースと
が接続されている。
トランジスタ２のベースにトランジスタ13のエミッタ
が抵抗16を介して接続される。トランジスタ13のコレク
タが電源端子６に接続され、そのエミッタが抵抗16,18
及び定電流源20を介して電源端子７に接続される。トラ
ンジスタ13のベースが導出された端子15に入力Ｙが供給
される。
が抵抗16を介して接続される。トランジスタ13のコレク
タが電源端子６に接続され、そのエミッタが抵抗16,18
及び定電流源20を介して電源端子７に接続される。トラ
ンジスタ13のベースが導出された端子15に入力Ｙが供給
される。
トランジスタ１のベース１に供給される入力信号をＡ
とし、トランジスタ２のベースに供給される入力をＢ＊
とし、トランジスタ３のベースに供給される入力をｃと
し、トランジスタ４のベースに供給される入力をｄ＊を
表わす。また、出力端子10に取り出される出力をＺ、出
力端子11に取り出される出力をとする。
とし、トランジスタ２のベースに供給される入力をＢ＊
とし、トランジスタ３のベースに供給される入力をｃと
し、トランジスタ４のベースに供給される入力をｄ＊を
表わす。また、出力端子10に取り出される出力をＺ、出
力端子11に取り出される出力をとする。
上述のこの発明の一実施例は、第２図に示すように、
２個のNORゲートの一方の入力端子に入力Ａ及びｄ＊の
反転した信号が供給され、このNORゲートの他方の入力
端子に入力Ｂ＊の反転した信号及びｃが供給され、２個
のNORゲートの出力がORゲートに供給され、このORゲー
トから出力Ｚが取り出される論理回路の構成として表わ
すことができる。この第２図に示す論理回路は、第３図
に示すように、入力Ｘ及びＹが供給され、出力Ｚを発生
するEX−ORゲートと等価な構成である。
２個のNORゲートの一方の入力端子に入力Ａ及びｄ＊の
反転した信号が供給され、このNORゲートの他方の入力
端子に入力Ｂ＊の反転した信号及びｃが供給され、２個
のNORゲートの出力がORゲートに供給され、このORゲー
トから出力Ｚが取り出される論理回路の構成として表わ
すことができる。この第２図に示す論理回路は、第３図
に示すように、入力Ｘ及びＹが供給され、出力Ｚを発生
するEX−ORゲートと等価な構成である。
入力Ｘ及び入力Ｙは、電源電圧をVccとすると、ハイ
レベルがVccと一致し、ローレベルが（Vcc−VL）（但
し、VLは、論理振幅）となるものである。トランジスタ
12のベース及びエミッタ間電圧をＶBEとすると、トラン
ジスタ１のベースに供給される入力ＡのハイレベルHu及
びLuの夫々は、次式のものとなる。
レベルがVccと一致し、ローレベルが（Vcc−VL）（但
し、VLは、論理振幅）となるものである。トランジスタ
12のベース及びエミッタ間電圧をＶBEとすると、トラン
ジスタ１のベースに供給される入力ＡのハイレベルHu及
びLuの夫々は、次式のものとなる。
Hu＝Vcc−ＶBE Lu＝Vcc−ＶBE−VL 一方、トランジスタ13及び抵抗16を介してトランジス
タ２のベースに供給される入力Ｂ＊は、定電流源20の大
きさをI0とし、抵抗16の値をR1とすると、次式で示すハ
イレベルＨ＊ ｕ及びローレベルＬ＊ ｕを有する。
タ２のベースに供給される入力Ｂ＊は、定電流源20の大
きさをI0とし、抵抗16の値をR1とすると、次式で示すハ
イレベルＨ＊ ｕ及びローレベルＬ＊ ｕを有する。
Ｈ＊ ｕ＝Vcc−ＶBE−I0・R1 ＝Vcc−ＶBE−1/2VL＝Hu−1/2VL Ｌ＊ ｕ＝Vcc−ＶBE−I0・R1−VL ＝Vcc−ＶBE−3/2VL＝Lu−1/2VL 下側の差動対のトランジスタ３のベースには、トラン
ジスタ13,抵抗16及び抵抗18を介された入力ｃが供給さ
れる。一方、トランジスタ４のベースには、トランジス
タ12及び抵抗17を介された入力ｄ＊が供給される。
ジスタ13,抵抗16及び抵抗18を介された入力ｃが供給さ
れる。一方、トランジスタ４のベースには、トランジス
タ12及び抵抗17を介された入力ｄ＊が供給される。
定電流源19により抵抗17において生じる電圧降下が
（Vs＋1/2VL）となり、定電流源20により抵抗18におい
て生じる電圧降下が（Vs−1/2VL）となるように、抵抗1
7及び抵抗18の値が選定されている。ここで、Vsは、ハ
イレベルHuとハイレベルHdとの差の電圧であって、上側
の差動対のトランジスタが動作するための必要電圧であ
る。
（Vs＋1/2VL）となり、定電流源20により抵抗18におい
て生じる電圧降下が（Vs−1/2VL）となるように、抵抗1
7及び抵抗18の値が選定されている。ここで、Vsは、ハ
イレベルHuとハイレベルHdとの差の電圧であって、上側
の差動対のトランジスタが動作するための必要電圧であ
る。
以上のこの一実施例の入力レベル及び出力レベルの関
係は、第４図に示すものとなる。即ち、上側の差動対に
は、共に論理振幅がVLで、ハイレベルHu及びＨ＊ ｕ間
（ローレベルLu及びＬ＊ ｕ間）で、1/2VLのレベル差を
有する入力Ａ及びＢ＊が供給される。下側の差動対に
は、共に論理振幅がVLで、ハイレベルHd及びＨ＊ ｄ間
（ローレベルLd及びＬ＊ ｄ間）で、1/2VLのレベル差を
有する入力ｃ及びｄ＊が供給される。
係は、第４図に示すものとなる。即ち、上側の差動対に
は、共に論理振幅がVLで、ハイレベルHu及びＨ＊ ｕ間
（ローレベルLu及びＬ＊ ｕ間）で、1/2VLのレベル差を
有する入力Ａ及びＢ＊が供給される。下側の差動対に
は、共に論理振幅がVLで、ハイレベルHd及びＨ＊ ｄ間
（ローレベルLd及びＬ＊ ｄ間）で、1/2VLのレベル差を
有する入力ｃ及びｄ＊が供給される。
例えば入力Ｘがハイレベルで、入力Ｙがハイレベルの
時には、入力ＡがHuとなり、入力Ｂ＊がＨ＊ ｕとなる。
また、入力ｃがHdとなり、入力ｄ＊がＨ＊ ｄとなる。従
って、トランジスタ１及びトランジスタ３を通じて、電
流が流れ、出力Ｚがローレベル（Vcc−VL）となる。
時には、入力ＡがHuとなり、入力Ｂ＊がＨ＊ ｕとなる。
また、入力ｃがHdとなり、入力ｄ＊がＨ＊ ｄとなる。従
って、トランジスタ１及びトランジスタ３を通じて、電
流が流れ、出力Ｚがローレベル（Vcc−VL）となる。
例えば入力Ｘがハイレベルで、入力Ｙがローレベルの
時には、入力ＡがHuとなり入力Ｂ＊がＬ＊ ｕとなる。ま
た、入力ｃがLdとなり、入力ｄ＊がＨ＊ ｄとなる。従っ
て、トランジスタ４を通じて、電流が流れ、出力Ｚがハ
イレベル（Vcc）となる。
時には、入力ＡがHuとなり入力Ｂ＊がＬ＊ ｕとなる。ま
た、入力ｃがLdとなり、入力ｄ＊がＨ＊ ｄとなる。従っ
て、トランジスタ４を通じて、電流が流れ、出力Ｚがハ
イレベル（Vcc）となる。
第５図は、この発明の他の実施例を示す。前述の一実
施例と同様に、トランジスタ１及びトランジスタ２によ
り、上側の差動対が構成され、トランジスタ３及びトラ
ンジスタ４により、下側の差動対が構成される。トラン
ジスタ１のベースにトランジスタ12のベース・エミッタ
間を介して入力Ｘが供給される。トランジスタ２のベー
スにトランジスタ13のベース・エミッタ間及び抵抗16を
介して入力Ｙが供給される。抵抗16には、定電流源20に
より、1/2VLの電圧降下が発生する。
施例と同様に、トランジスタ１及びトランジスタ２によ
り、上側の差動対が構成され、トランジスタ３及びトラ
ンジスタ４により、下側の差動対が構成される。トラン
ジスタ１のベースにトランジスタ12のベース・エミッタ
間を介して入力Ｘが供給される。トランジスタ２のベー
スにトランジスタ13のベース・エミッタ間及び抵抗16を
介して入力Ｙが供給される。抵抗16には、定電流源20に
より、1/2VLの電圧降下が発生する。
トランジスタ12のエミッタ及び接地端子７間には、コ
レクタ・ベースが共通接続されたダイオード構成のトラ
ンジスタ21、抵抗22及び定電流源19の直列接続が設けら
れている。この抵抗22及び定電流源19の接続点がトラン
ジスタ４のベースに接続されている。抵抗22において生
じる電圧降下が1/2VLとなるように、抵抗22の値が選定
されている。従って、トランジスタ４のベースには、ト
ランジスタ１のベースに供給される入力Ａに比して、
（ＶBE＋1/2VL）の電圧だけ下がる方向にレベルシフト
された入力ｄ＊が供給される。
レクタ・ベースが共通接続されたダイオード構成のトラ
ンジスタ21、抵抗22及び定電流源19の直列接続が設けら
れている。この抵抗22及び定電流源19の接続点がトラン
ジスタ４のベースに接続されている。抵抗22において生
じる電圧降下が1/2VLとなるように、抵抗22の値が選定
されている。従って、トランジスタ４のベースには、ト
ランジスタ１のベースに供給される入力Ａに比して、
（ＶBE＋1/2VL）の電圧だけ下がる方向にレベルシフト
された入力ｄ＊が供給される。
トランジスタ13のエミッタ及び接地端子間には、コレ
クタ及びベースが共通接続されたダイオード構成のトラ
ンジスタ23と、定電流源24の直列接続が設けられてい
る。トランジスタ23のエミッタ及び定電流源24の接続点
がトランジスタ３のベースに接続されている。従って、
トランジスタ３のベースには、トランジスタ２のベース
に供給される入力Ｂ＊と比して、（ＶBE−1/2VL）の電
圧だけ下がる方向にレベルシフトされた入力ｃが供給さ
れる。つまり、この第５図に示す他の実施例は、上側の
差動対と下側の差動対との間の電圧Vsとして、トランジ
スタ21及びトランジスタ23のベース・エミッタ間電圧Ｖ
BEを使用した例である。
クタ及びベースが共通接続されたダイオード構成のトラ
ンジスタ23と、定電流源24の直列接続が設けられてい
る。トランジスタ23のエミッタ及び定電流源24の接続点
がトランジスタ３のベースに接続されている。従って、
トランジスタ３のベースには、トランジスタ２のベース
に供給される入力Ｂ＊と比して、（ＶBE−1/2VL）の電
圧だけ下がる方向にレベルシフトされた入力ｃが供給さ
れる。つまり、この第５図に示す他の実施例は、上側の
差動対と下側の差動対との間の電圧Vsとして、トランジ
スタ21及びトランジスタ23のベース・エミッタ間電圧Ｖ
BEを使用した例である。
この発明に依れば、ECL回路と同様に、トランジスタ
が飽和動作しないEX−Ｏゲートを構成することができ
る。この発明は、従来のECL回路と異なり、基準電圧を
必要としない。従って、基準電圧発生回路を設ける必要
が無く、基準電圧を供給するための配線が不要となり、
IC回路のチップサイズを小型化できる。また、従来のEC
L回路と同様の動作速度を実現する時には、差動対の定
電流源の値を小さくできるので、消費電力の低減を図る
ことができる。
が飽和動作しないEX−Ｏゲートを構成することができ
る。この発明は、従来のECL回路と異なり、基準電圧を
必要としない。従って、基準電圧発生回路を設ける必要
が無く、基準電圧を供給するための配線が不要となり、
IC回路のチップサイズを小型化できる。また、従来のEC
L回路と同様の動作速度を実現する時には、差動対の定
電流源の値を小さくできるので、消費電力の低減を図る
ことができる。
第１図はこの発明の一実施例の接続図、第２図及び第３
図の夫々はこの発明の一実施例の論理回路図、第４図は
この発明の一実施例におけるレベル関係を示す略線図、
第５図はこの発明の他の実施例の接続図、第６図は従来
のECL回路の接続図、第７図は従来のECL回路の論理回路
図、第８図は従来のECL回路の論理振幅の略線図、第９
図及び第10図は従来のECL回路の他の例の接続図及び論
理回路図、第11図は従来のECL回路の他の例の説明に用
いる略線図、第12図は従来のECL回路により構成されたE
X−ORゲートの接続図である。 図面における主要な符号の説明 1:第１のトランジスタ、2:第２のトランジスタ、3:第３
のトランジスタ、4:第４のトランジスタ、10,11:出力端
子、14,15:入力端子。
図の夫々はこの発明の一実施例の論理回路図、第４図は
この発明の一実施例におけるレベル関係を示す略線図、
第５図はこの発明の他の実施例の接続図、第６図は従来
のECL回路の接続図、第７図は従来のECL回路の論理回路
図、第８図は従来のECL回路の論理振幅の略線図、第９
図及び第10図は従来のECL回路の他の例の接続図及び論
理回路図、第11図は従来のECL回路の他の例の説明に用
いる略線図、第12図は従来のECL回路により構成されたE
X−ORゲートの接続図である。 図面における主要な符号の説明 1:第１のトランジスタ、2:第２のトランジスタ、3:第３
のトランジスタ、4:第４のトランジスタ、10,11:出力端
子、14,15:入力端子。
Claims (1)
- 【請求項１】互いのエミッタが共通に接続され、少なく
とも一方のトランジスタのコレクタから出力端子が導出
された第１及び第２のトランジスタと、 上記第１のトランジスタ及び上記第２のトランジスタの
エミッタ共通接続点とコレクタが接続された第３のトラ
ンジスタと、 上記第２のトランジスタとコレクタが共通接続された第
４のトランジスタと、 上記第３のトランジスタ及び上記第４のトランジスタの
互いのエミッタ共通接続点と基準電位点間に挿入された
定電流源と、 上記第１のトランジスタのベースに供給される入力であ
って、ハイレベル及びローレベル間の振幅がVLである第
１の入力と、 上記第２のトランジスタのベースに供給される入力であ
って、上記振幅が上記第１の入力と等しくVLであって、
且つ上記第１の入力に対して1/2VL下げる方向にレベル
シフトされた第２の入力と、 上記第１の入力を所定レベルに1/2VL加えた量、レベル
シフトして上記第４のトランジスタのベースに供給する
手段と、 上記第２の入力を所定レベルから1/2VL減じた量、レベ
ルシフトして上記第３のトランジスタのベースに供給す
る手段と、 からなることを特徴とするエクスクルーシブORゲート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086995A JPH0821853B2 (ja) | 1985-04-23 | 1985-04-23 | エクスクル−シブｏｒゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60086995A JPH0821853B2 (ja) | 1985-04-23 | 1985-04-23 | エクスクル−シブｏｒゲ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245626A JPS61245626A (ja) | 1986-10-31 |
| JPH0821853B2 true JPH0821853B2 (ja) | 1996-03-04 |
Family
ID=13902455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60086995A Expired - Fee Related JPH0821853B2 (ja) | 1985-04-23 | 1985-04-23 | エクスクル−シブｏｒゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821853B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2563156B2 (ja) * | 1992-09-22 | 1996-12-11 | インダストリアル テクノロジー リサーチ インスティチュート | クロック再生回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178682A (ja) * | 1974-12-28 | 1976-07-08 | Takeda Riken Ind Co Ltd | Haitatekironriwakairo |
-
1985
- 1985-04-23 JP JP60086995A patent/JPH0821853B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5178682A (ja) * | 1974-12-28 | 1976-07-08 | Takeda Riken Ind Co Ltd | Haitatekironriwakairo |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61245626A (ja) | 1986-10-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |