JPS5838033A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
- Publication number
- JPS5838033A JPS5838033A JP56135102A JP13510281A JPS5838033A JP S5838033 A JPS5838033 A JP S5838033A JP 56135102 A JP56135102 A JP 56135102A JP 13510281 A JP13510281 A JP 13510281A JP S5838033 A JPS5838033 A JP S5838033A
- Authority
- JP
- Japan
- Prior art keywords
- current
- circuit
- exclusive
- gate
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
- H03K19/217—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors using Schottky type FET [MESFET]
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はシ、、トキーグートＦＥＴを用いた排他的論理
和回路に関する。
和回路に関する。
排他的論理−和（ＥＸ−ＯＲ）およびその否定（Ｅ Ｘ
−ＮＯＲ）回路（以下では・これらを総称して排他的
論理和回路と呼ぶ）は各種の論理回路を構成する上で重
要な役割をはたす。ＭＯ８回路では第１図に示すように
、一対のドライバーＭＯ８ＦＥＴ −Ｑｔｓ ＋ Ｑ
ｌｚと負荷ＭＯ８ＦＥＴ −Ｑ ｔ ｓにより、簡単な
構成でＥ Ｘ −ＮＯＲ回路を実現できる。
−ＮＯＲ）回路（以下では・これらを総称して排他的
論理和回路と呼ぶ）は各種の論理回路を構成する上で重
要な役割をはたす。ＭＯ８回路では第１図に示すように
、一対のドライバーＭＯ８ＦＥＴ −Ｑｔｓ ＋ Ｑ
ｌｚと負荷ＭＯ８ＦＥＴ −Ｑ ｔ ｓにより、簡単な
構成でＥ Ｘ −ＮＯＲ回路を実現できる。
これらのＭＯＳＦＥＴ −Ｑ １１〜Ｑ Ｉｓをシ、、
トキー）ｒ’ −） ＦＥＴ −Ｑ寞ｔ 〜ＱＣｓに置
きかエテ、＠２図に示すようにＥ Ｘ −ＮＯＲ回路を
構成することも原理的には可能である。
トキー）ｒ’ −） ＦＥＴ −Ｑ寞ｔ 〜ＱＣｓに置
きかエテ、＠２図に示すようにＥ Ｘ −ＮＯＲ回路を
構成することも原理的には可能である。
しかし、ｆ−）がシ、ツトキー接合で作られたＦＥＴで
構成される第２図の回路では、ダートとバルクの間の接
合が順方向になるとｒ−）からバルクに電流が流れ込ん
でＭＯＳタイグの葦−ＮＯＲ回路にない動作を行ない特
性上不都合をも九らす。その様子を第３図（１） 、
（ｂ）を用いて説明する、第３図（鳳＞ 、 ＜ｂ＞で
は、Ｅ Ｘ −ＮＯＲ回路の入力端である端子Ｎ１およ
びＮ３がそれぞれ前段のインバータＩｌｅ１ｇの出力端
に接続され、Ｅ Ｘ −ＮＯＲ回路の出力端が次段のイ
ンバータエ３０入力端に＠続されている場合の入力状態
に応じ九電流経路を破線で示しである。なお、前段の内
入力が共に１１１のときＦｉ％に問題ないので省略する
。第３図（、）は前段の内入力が＠０”状態の場合であ
る。このとき、入力段ＦＥＴ−（ｈ４゜Ｑｔｓは共にオ
フ状態のため電流源負荷（ｈｓ＋Ｑ鵞γの電９１ＦｉＥ
Ｘ −Ｎ０Ｒ（Ｄ トライバＦＥＴ −ＱＣｌ、Ｑｍ
ｔの各ダートからドレイン方向に流れ込み、電流源負荷
Ｑ！ｓの電流とともに次段のＦＥＴ −（ｈｓのゲート
に流れ込む、このためＱ＊１＊Ｑｘｓはチャンネルがオ
ンし、ドレイン電流が流れ、結局ダート電流とチャンネ
ル電流がつり合った状態となる。こうして、ＱｓｍＫＦ
ｉ、１つの電流源電流の約３倍の電流が流れ込むために
、そのオン電圧即チ、インパータエ・＄の出力“０ｍレ
ベルに浮き上りが生じてしまう。
構成される第２図の回路では、ダートとバルクの間の接
合が順方向になるとｒ−）からバルクに電流が流れ込ん
でＭＯＳタイグの葦−ＮＯＲ回路にない動作を行ない特
性上不都合をも九らす。その様子を第３図（１） 、
（ｂ）を用いて説明する、第３図（鳳＞ 、 ＜ｂ＞で
は、Ｅ Ｘ −ＮＯＲ回路の入力端である端子Ｎ１およ
びＮ３がそれぞれ前段のインバータＩｌｅ１ｇの出力端
に接続され、Ｅ Ｘ −ＮＯＲ回路の出力端が次段のイ
ンバータエ３０入力端に＠続されている場合の入力状態
に応じ九電流経路を破線で示しである。なお、前段の内
入力が共に１１１のときＦｉ％に問題ないので省略する
。第３図（、）は前段の内入力が＠０”状態の場合であ
る。このとき、入力段ＦＥＴ−（ｈ４゜Ｑｔｓは共にオ
フ状態のため電流源負荷（ｈｓ＋Ｑ鵞γの電９１ＦｉＥ
Ｘ −Ｎ０Ｒ（Ｄ トライバＦＥＴ −ＱＣｌ、Ｑｍ
ｔの各ダートからドレイン方向に流れ込み、電流源負荷
Ｑ！ｓの電流とともに次段のＦＥＴ −（ｈｓのゲート
に流れ込む、このためＱ＊１＊Ｑｘｓはチャンネルがオ
ンし、ドレイン電流が流れ、結局ダート電流とチャンネ
ル電流がつり合った状態となる。こうして、ＱｓｍＫＦ
ｉ、１つの電流源電流の約３倍の電流が流れ込むために
、そのオン電圧即チ、インパータエ・＄の出力“０ｍレ
ベルに浮き上りが生じてしまう。
が“１′の状態の時である。このとき左側の入力段ＦＥ
Ｔ −Ｑ ！４はオフ状態の九めにその電流源負荷Ｑｌ
ｌの電流Ｕ Ｅ Ｘ −ＮＯＲ回路のドライバＦＥＴ−
Ｑｘｓのダートからソースに抜け、右側の入力段ＦＥＴ
−Ｑｉａのドレイン電流と加わることになる。このため
Ｑｘｓには１つの電流源電流の３倍の電流が流れるため
に、オン抵抗による電圧降下が生じ、結果的に次段のイ
ンパータエ。
Ｔ −Ｑ ！４はオフ状態の九めにその電流源負荷Ｑｌ
ｌの電流Ｕ Ｅ Ｘ −ＮＯＲ回路のドライバＦＥＴ−
Ｑｘｓのダートからソースに抜け、右側の入力段ＦＥＴ
−Ｑｉａのドレイン電流と加わることになる。このため
Ｑｘｓには１つの電流源電流の３倍の電流が流れるため
に、オン抵抗による電圧降下が生じ、結果的に次段のイ
ンパータエ。
のｒ−）電圧の“Ｏ″レベル浮き上がらせてしまう。さ
らＫＱ＊ｘ＋Ｑｚｘのソース電位はＱｘｓの順方向ショ
ットキー電圧にＱｓｔ（又はＱｔｚ）の順方向−／／ｗ
ットキー電圧が加わるため、通常の１１ルベルの約２倍
となってしまい、論理振幅が変化することになる。
らＫＱ＊ｘ＋Ｑｚｘのソース電位はＱｘｓの順方向ショ
ットキー電圧にＱｓｔ（又はＱｔｚ）の順方向−／／ｗ
ットキー電圧が加わるため、通常の１１ルベルの約２倍
となってしまい、論理振幅が変化することになる。
上述し念ようにショットキ−ｆ−）ＦＥＴＫよるＥ Ｘ
−ＮＯＲ，ではダート端子からの無用な電流の流れ込
みによって、前段あるいは次段に過剰の電流が流れ、論
理レベルの浮き上がりを生じる。これは状態を反転する
際に、通常よシ多くの電荷をｆ−）からチャージし、あ
るいはディスチャージしなければならないことを意味し
、動作速度を著しく悪化させる。また、回路内に呻理振
幅の大きさが異なる部分が生じると、その部分はノイズ
発生源となり、論理動作上不都−合なこととなる。
−ＮＯＲ，ではダート端子からの無用な電流の流れ込
みによって、前段あるいは次段に過剰の電流が流れ、論
理レベルの浮き上がりを生じる。これは状態を反転する
際に、通常よシ多くの電荷をｆ−）からチャージし、あ
るいはディスチャージしなければならないことを意味し
、動作速度を著しく悪化させる。また、回路内に呻理振
幅の大きさが異なる部分が生じると、その部分はノイズ
発生源となり、論理動作上不都−合なこととなる。
本預明は上記の如き問題を屏決した、７璽ットキーダ−
） ＦＥＴ ｔ−用いた排他的論理和回路を提供するも
のである。
） ＦＥＴ ｔ−用いた排他的論理和回路を提供するも
のである。
即ち本発明は、一対のシ１．トキーグートＦＥＴのドレ
イン端子を共通に負荷に接続し、それぞれのダート端子
を相手方のソース端子に接続して、それぞれのソース端
子を信号入力端とする排他的論理和回路において、前記
各ダート端子にフラング用ダイオードを接続することに
より、上記目的を達成する。
イン端子を共通に負荷に接続し、それぞれのダート端子
を相手方のソース端子に接続して、それぞれのソース端
子を信号入力端とする排他的論理和回路において、前記
各ダート端子にフラング用ダイオードを接続することに
より、上記目的を達成する。
［４図は本発明の一実施例のＥ Ｘ −ＮＯＲ回路であ
る。第２図と異なる点は、フラング用ダイオードとして
、Ｑｌｌ ｅ ＱＣｓのｙ−上端子にそれぞれアノード
を接続し、カソードを接地したショットキーダイオード
Ｄ１＋Ｄ１を設けていることである。これらのダイオー
ドＤ１．Ｄ。
る。第２図と異なる点は、フラング用ダイオードとして
、Ｑｌｌ ｅ ＱＣｓのｙ−上端子にそれぞれアノード
を接続し、カソードを接地したショットキーダイオード
Ｄ１＋Ｄ１を設けていることである。これらのダイオー
ドＤ１．Ｄ。
は、ドレイン”ＦＥＴ −Ｑｌｌ ｒ Ｑｘｚのｆｆ
−）面積よりも小さく設計されている。
−）面積よりも小さく設計されている。
第５図（ａ）、（ｂ） ＩＩｉこのＥ Ｘ −ＮＯＲを
用イタときの入力状態に対する電流経路を！３図（ａ）
、 （ｂ）に対応させて示したものである。内入力端
子が“０＃の状態の第５図（１）では、電流源負荷Ｑｔ
ｓ＋Ｑｍｙの電流は新たにもうけられたダイオードＤＩ
＋Ｄ、によって接地電位に流れ込む。故に端子Ｎ１゜Ｎ
、の電位はダイオードＤ１＊Ｄ１の順方向電圧にフラン
グされる友め正常の＠１”レベルとなる。従ってこのと
き、Ｅ Ｘ −ＮＯＲ回路のドライバＦＥＴ −Ｑｌｌ
Ｉ Ｑ＊雪を通して次段のインバータＩ３のｆ−）
に電流が流れ込むこともない。
用イタときの入力状態に対する電流経路を！３図（ａ）
、 （ｂ）に対応させて示したものである。内入力端
子が“０＃の状態の第５図（１）では、電流源負荷Ｑｔ
ｓ＋Ｑｍｙの電流は新たにもうけられたダイオードＤＩ
＋Ｄ、によって接地電位に流れ込む。故に端子Ｎ１゜Ｎ
、の電位はダイオードＤ１＊Ｄ１の順方向電圧にフラン
グされる友め正常の＠１”レベルとなる。従ってこのと
き、Ｅ Ｘ −ＮＯＲ回路のドライバＦＥＴ −Ｑｌｌ
Ｉ Ｑ＊雪を通して次段のインバータＩ３のｆ−）
に電流が流れ込むこともない。
左側の入力が“０′、右側の入力が′″１”の第５図（
ｂ）の場合も同様に電流源負荷ＱＣｓの電流は右側のダ
イオードＤ！を通して接地電位に流れるため、ＦＥＴ−
Ｑｘｓには電流源電流の２倍の電流が流れるだけで、結
果的に次段イ゛ンパータＩ、の入力端の“Ｏ″レベル浮
き上がシは改善される。
ｂ）の場合も同様に電流源負荷ＱＣｓの電流は右側のダ
イオードＤ！を通して接地電位に流れるため、ＦＥＴ−
Ｑｘｓには電流源電流の２倍の電流が流れるだけで、結
果的に次段イ゛ンパータＩ、の入力端の“Ｏ″レベル浮
き上がシは改善される。
なお、第５図（ａ）から（ｂ）への状態反転は、ダイオ
ードＤ ｌ ＃ Ｄ ＠の面積をＦＥＴ −Ｑｓｌｅ
Ｑｚｇのｒ−）面積よシ小さく設定しておけば、端子
Ｎｌが０１となったときに電流源負荷Ｑｚｓかもの電流
がダイオードＤ８ よりもＦＥＴ−Ｑｓｘに支配的に流
れ込む結果、ＱＣｓがオン状態になることにより、可能
である。
ードＤ ｌ ＃ Ｄ ＠の面積をＦＥＴ −Ｑｓｌｅ
Ｑｚｇのｒ−）面積よシ小さく設定しておけば、端子
Ｎｌが０１となったときに電流源負荷Ｑｚｓかもの電流
がダイオードＤ８ よりもＦＥＴ−Ｑｓｘに支配的に流
れ込む結果、ＱＣｓがオン状態になることにより、可能
である。
従って、この実施例によれば−、オフであるべきショッ
トキーｒ −） ＦＩＴへの無用な電流の流れ込みによ
り、Ｉ Ｘ −ＮＯＲ回路の前段あるいは次段に過剰の
電流が流れることがなく、動作速度の向上が図られる。
トキーｒ −） ＦＩＴへの無用な電流の流れ込みによ
り、Ｉ Ｘ −ＮＯＲ回路の前段あるいは次段に過剰の
電流が流れることがなく、動作速度の向上が図られる。
ま之、回路内の論理振幅は均一になシ・誤動作のない所
望の論理動作が可能となる。
望の論理動作が可能となる。
第６図は本発明の他の実施例で、ダイオードＤ１ｓＤ１
に直列に小さな抵抗ＲＨｅ Ｒ愈を接続することによっ
て、ＥＸ−ＮＯＲ回路のＦＩＴ −Ｑｓｔ ５Ｑｓｓの
オン動作を確実に行なわせることなお、本発明は上記各
実施例に限られるものではない０例えば電流源負荷とし
てノー°マリオン聾のシ、ットキーグ−） ＦＥＴを用
い比例を示したが・これは抵抗など他の負荷におき代え
てもよい。またクランプ用ダイオードとしてｐｎ接合ダ
イオードを用いることも可能である。
に直列に小さな抵抗ＲＨｅ Ｒ愈を接続することによっ
て、ＥＸ−ＮＯＲ回路のＦＩＴ −Ｑｓｔ ５Ｑｓｓの
オン動作を確実に行なわせることなお、本発明は上記各
実施例に限られるものではない０例えば電流源負荷とし
てノー°マリオン聾のシ、ットキーグ−） ＦＥＴを用
い比例を示したが・これは抵抗など他の負荷におき代え
てもよい。またクランプ用ダイオードとしてｐｎ接合ダ
イオードを用いることも可能である。
以上詳述したはう−に本発明によれば、シヨ。
トキーグートＦＥＴを用いた場合でもその各端子の論理
振幅は均一になるため安定な動作が可能で、しかも動作
速度の速い排他的論理和回路を実現できることになる。
振幅は均一になるため安定な動作が可能で、しかも動作
速度の速い排他的論理和回路を実現できることになる。
た従来のＥ Ｘ −ＮＯＲ回路図、第３図（ａ） 、
（ｂ）はその動作を前段シよび次段のインバータを含め
て説明する友めの図、第４図は本発明の一実施例のＥ
Ｘ −ＮＯＲ回路図、第５図（＆） 、 Ｃｂ）はその
動作を第３図・（ａ） 、 （ｂ）と対応させて説明す
るための図。 図は他の実施例のＥ Ｘ −ＮＯＲ回路図である。 ＱりＩＩＱ！！・・・シ冒ットキーグー） ＦＥ’ｒ％
Ｑｓｓ・・・シ１．トギーグ−） ＦＥＴ （電流源負
荷）、ＤｉｅＤ、・・・シ、、トキーダイオード（クラ
ンプ用ダイオード）、ＲＩ ＩＲ雪・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第１ＷＪ 第３図 （ｂ） ＤＤ 第４図 第５図 （ｂ） 第６図
（ｂ）はその動作を前段シよび次段のインバータを含め
て説明する友めの図、第４図は本発明の一実施例のＥ
Ｘ −ＮＯＲ回路図、第５図（＆） 、 Ｃｂ）はその
動作を第３図・（ａ） 、 （ｂ）と対応させて説明す
るための図。 図は他の実施例のＥ Ｘ −ＮＯＲ回路図である。 ＱりＩＩＱ！！・・・シ冒ットキーグー） ＦＥ’ｒ％
Ｑｓｓ・・・シ１．トギーグ−） ＦＥＴ （電流源負
荷）、ＤｉｅＤ、・・・シ、、トキーダイオード（クラ
ンプ用ダイオード）、ＲＩ ＩＲ雪・・・抵抗。 出願人代理人 弁理士 鈴 江 武 彦第１ＷＪ 第３図 （ｂ） ＤＤ 第４図 第５図 （ｂ） 第６図
Claims (3)
- （１）一対のシ璽ットキーグートＦＩＴのドレイン端子
を共通に負荷に接続し、それぞれのｙ −ト端子を相手
方のソース端子に接続して、それぞれのソース端子を信
号入力端子とする排他的論理和回路において、前記各ｒ
−）端子にクランプ用ダイオードを接続したことを特徴
とする排他的論理和回路。 - （２） クランプ用ダイオードはショットキーダイオ
ードであって、アノードをｆ−）端子に接続し、カソー
ドを接地してなる特許請求の範囲第１項記載の排他的論
理和回路。 - （３） クランプ用ダイオードはシｗｖトキーダイオ
ードであって、アノードをダート・端子に接続し、カソ
ードを抵抗を介して接地してなる特許請求の範囲第１項
記載の排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135102A JPS5838033A (ja) | 1981-08-28 | 1981-08-28 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56135102A JPS5838033A (ja) | 1981-08-28 | 1981-08-28 | 排他的論理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5838033A true JPS5838033A (ja) | 1983-03-05 |
Family
ID=15143880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56135102A Pending JPS5838033A (ja) | 1981-08-28 | 1981-08-28 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5838033A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134327U (ja) * | 1984-02-20 | 1985-09-06 | 日本電気株式会社 | 論理回路 |
| JPS62194731A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | Ｅｃｌ出力回路 |
| US4870305A (en) * | 1987-01-13 | 1989-09-26 | U.S. Philips Corporation | Circuit for performing the EXCLUSIVE-OR function |
| JP2006148805A (ja) * | 2004-11-24 | 2006-06-08 | Nec Electronics Corp | 論理回路 |
-
1981
- 1981-08-28 JP JP56135102A patent/JPS5838033A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134327U (ja) * | 1984-02-20 | 1985-09-06 | 日本電気株式会社 | 論理回路 |
| JPS62194731A (ja) * | 1986-02-21 | 1987-08-27 | Hitachi Ltd | Ｅｃｌ出力回路 |
| US4870305A (en) * | 1987-01-13 | 1989-09-26 | U.S. Philips Corporation | Circuit for performing the EXCLUSIVE-OR function |
| JP2006148805A (ja) * | 2004-11-24 | 2006-06-08 | Nec Electronics Corp | 論理回路 |
| JP4587788B2 (ja) * | 2004-11-24 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 論理回路 |
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