JP2006148805A - 論理回路 - Google Patents
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Abstract
伝播遅延時間の短縮を図り高速化に対応可能とした論理回路の提供。
【解決手段】
論理信号をそれぞれ入力とする第1及び第2の入力端子A、Bを有し、ソースがそれぞれに対応する第1及び第2の入力端子A、Bに接続され、ゲートが、第2及び第1の入力端子B、Aに交差接続された第1及び第2のMOSトランジスタNM1、NM2を備え、第1及び第2のMOSトランジスタNM1、NM2のドレインが共通接続され、第1の電源VDDと、第1及び第2のMOSトランジスタNM1、NM2のドレインの共通ノードN1との間に接続され、リセット信号/RESETをゲートに受けリセット時に導通するMOSトランジスタPM1を備え、さらに共通ノードN1を入力端に接続してなるインバータINVを備えている。
【選択図】
図2
Description
・2入力排他的論理和回路の一方の入力である信号φ1の変化、
・2入力排他的論理和回路の他方の入力RDの変化、
・2入力排他的論理和回路の両方の入力φ1とRDがともに変化、
のそれぞれの場合で、伝播遅延時間が異なり、このため、スキューが発生する。
NM1〜NM7、NM11、NM12 nMOSトランジスタ
INV インバータ
Claims (16)
- 論理信号をそれぞれ入力とする複数の入力端子を有し、第1の信号端子がそれぞれ対応する前記入力端子に接続され、制御端子が、前記第1の信号端子が接続されている前記入力端子とは別の前記入力端子に接続された複数のトランジスタを備えている、ことを特徴とする論理回路。
- 前記複数のトランジスタの各トランジスタの第2の信号端子は、直接に又は別のトランジスタを介して一のノード(「共通ノード」という)に接続され、
前記共通ノードは、制御端子に入力される信号に基づきオン・オフ制御されるスイッチを介して第1の電源に接続され、
入力端が前記共通ノードに接続され、出力端が出力端子に接続されてなる、正転又は反転回路を備えている、ことを特徴とする請求項1記載の論理回路。 - 前記複数のトランジスタの第2の信号端子が、直接に又は別のトランジスタを介して一のノード(「共通ノード」という)に接続され、
前記第1の電源と前記共通ノード間に直列形態に接続され、前記複数の入力端子からの信号をそれぞれ制御端子に入力し、オン・オフ制御される第1群のスイッチを含む、ことを特徴とする請求項1記載の論理回路。 - 前記出力端子と第2の電源間に直列形態に接続され、前記複数の入力端子からの信号をそれぞれ制御端子に入力し、前記第1群のスイッチとは相補にオン・オフ制御される第2群のスイッチを含む、ことを特徴とする請求項3記載の論理回路。
- 前記正転又は反転回路の電源側と、前記第1の電源間に、並列に接続され、前記複数の入力端子からの信号をそれぞれ制御端子に入力し、オン・オフ制御される第3群のスイッチを含む、ことを特徴とする請求項3又は4記載の論理回路。
- 前記複数のトランジスタの第2の信号端子が一のノード(「共通ノード」という)に接続され、
前記共通ノードは、制御端子に入力されるリセット信号が活性状態のときオンとされ、非活性状態のときオフに制御されるスイッチを介して第1の電源に接続され、
入力端が前記共通ノードに接続され、出力端が出力端子に接続されてなる、正転又は反転回路を備えている、ことを特徴とする請求項1記載の論理回路。 - 前記複数のトランジスタの各トランジスタの第2の信号端子は、別のトランジスタを介して一のノード(「共通ノード」という)に接続され、前記別のトランジスタの制御端子は、前記別のトランジスタに対応する前記各トランジスタの第1の信号端子が接続されている入力端子とは異なる入力端子に接続され、
前記第1の電源と前記共通ノード間に直列形態に接続され、リセット信号を制御端子に入力とし、オン・オフ制御されるスイッチを含み、
第1の電源と第2の電源間に直列に接続された2つの相補トランジスタの制御端子には、それぞれ、前記共通ノードと前記リセット信号の相補を入力する端子に接続され、
前記2つの相補トランジスタの接続点と第1電源間に直列形態に接続され、前記複数の入力端子からの信号を制御端子に入力としオン・オフ制御される複数のスイッチを含む、、ことを特徴とする請求項1記載の論理回路。 - ドレインが共通接続されてなる第1及び第2のMOSトランジスタを有し、
前記第1及び第2のMOSトランジスタの各MOSトランジスタのソースはそれぞれ対応する入力端子に接続され、ゲートは、前記各MOSトランジスタのソースが接続される入力端子とは別の入力端子に接続されてなる、ことを特徴とする論理回路。 - 論理信号をそれぞれ入力とする第1及び第2の入力端子と、
ソースがそれぞれに対応する前記第1及び第2の入力端子に接続され、ゲートが、前記第2及び第1の入力端子に交差接続され、ドレインが一のノード(「共通ノード」という)に共通接続された第1及び第2のMOSトランジスタと、
第1の電源と前記共通ノードとの間に直列形態に接続され、ゲートが前記第1及び第2の入力端子にそれぞれ接続された第3及び第4のMOSトランジスタと、
前記共通ノードに入力端が接続されたインバータと、
前記インバータの電源と前記第1電源間に並列に接続され、ゲートが前記第1及び第2の入力端子にそれぞれ接続された第5及び第6のMOSトランジスタと、
を備えている、ことを特徴とする論理回路。 - 前記第3及び第4のMOSトランジスタと前記第5及び第6のMOSトランジスタは、前記第1及び第2のMOSトランジスタと逆導電型である、ことを特徴とする請求項9記載の論理回路。
- 前記インバータの出力端と第2の電源間に直列形態に接続され、ゲートが前記第1及び第2の入力端子にそれぞれ接続された第7及び第8のMOSトランジスタをさらに備え、前記第1及び第2の入力端子の信号がともに予め定められた論理値のとき、前記第7及び第8のMOSトランジスタがオンし前記出力端子を前記第2の電源に対応する論理レベルとする、ことを特徴とする請求項9記載の論理回路。
- 論理信号をそれぞれ入力とする第1及び第2の入力端子と、
ソースがそれぞれに対応する前記第1及び第2の入力端子に接続され、ゲートが前記第2及び第1の入力端子に交差接続され、ドレインが一のノード(「共通ノード」という)に共通接続された第1及び第2のMOSトランジスタと、
第1の電源と前記共通ノードとの間に接続され、活性状態のリセット信号を制御端子に受けて導通する第3のMOSトランジスタと、
前記共通ノードを入力端に接続してなる反転回路と、
を備えている、ことを特徴とする論理回路。 - 前記第3のMOSトランジスタは、前記第1及び第2のMOSトランジスタと逆導電型である、ことを特徴とする請求項12記載の論理回路。
- 論理信号をそれぞれ入力とする第1乃至第3の入力端子と、
ソースがそれぞれに対応する前記第1乃至第3の入力端子に接続され、ゲートが、それぞれ前記第3、第3、第2の入力端子にそれぞれ接続された第1乃至第3のMOSトランジスタと、
ソースがそれぞれ前記第1乃至第3のMOSトランジスタのドレインに接続され、ゲートがそれぞれ前記第2、第1、第1の入力端子に接続され、ドレインが一のノード(「共通ノード」という)に共通接続された第4乃至第6のMOSトランジスタと、
第1の電源と前記共通ノードとの間に接続され、リセット端子にゲートが接続された第7のMOSトランジスタと、
前記共通ノードにゲートが接続され、ソースが前記第1の電源に接続された第8のMOSトランジスタと、
ソースが第2の電源に接続され、ドレインが前記第8のMOSトランジスタのドレインに接続され、ゲートに、前記リセット端子に印加される信号の相補信号を入力する第9のMOSトランジスタと、
前記第8及び第9のMOSトランジスタのドレインの接続点と前記第1の電源間に直列に接続され、ゲートが第1乃至第3の入力端子にそれぞれ接続された第10乃至第12のMOSトランジスタと、
前記第8及び第9のMOSトランジスタのドレインの接続点に入力端が接続されたインバータと、
を備えている、ことを特徴とする論理回路。 - 前記第7、第8、第10乃至第12のMOSトランジスタは、前記第1乃至第6、第9のMOSトランジスタと逆導電型である、ことを特徴とする請求項14記載の論理回路。
- 請求項1乃至6、請求項9乃至13のいずれか一に記載の論理回路を、排他的論理和回路として備えている、ことを特徴とするECC回路。
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