JP6306846B2 - 再構成可能な論理デバイス - Google Patents
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Description
1. 論理要素又は接続要素として構成される再構成可能な論理デバイスであって、
各々が構成情報を記憶して、論理要素及び/又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対の論理用ビット線と、
論理用ワード線と、
前記一対の論理用ビット線と接続するインバータ部と、を有し、
前記インバータ部は、
前記一対の論理用ビット線のうちの一方から入力信号を受け取るとともに、第1MOSトランジスタと第2MOSトランジスタを有する第1CMOSと、前記一対の論理用ビット線のうちの他方から入力信号を受け取るとともに、第3MOSトランジスタと第4MOSトランジスタを有する第2CMOSとを有し、且つ、
第1MOSトランジスタと第3MOSトランジスタとの出力信号のセットである第1差動信号、及び、第2MOSトランジスタと第4MOSトランジスタとの出力信号のセットである第2差動信号を、論理用データ信号として、他のメモリセルユニットに出力する、再構成可能な論理デバイス。
これにより、MLUT本体からメモリ動作用のセンスアンプを不要にして、面積の小さい再構成可能な論理デバイスを提供する。
2.前記メモリセルユニットは、マルチルックアップテーブルである、請求項1に記載の再構成可能な論理デバイス。
3.他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る差動4線式論理の論理用アドレスデコーダをさらに備える請求項1又は2に記載の再構成可能な論理デバイス。
差動4線式信号で構成された配線によるデコーダなので、否定論理を省いた簡略した構成を有するため、デコーダも小規模化できる。
4.前記複数のメモリセルユニットに接続するとともに、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号をデコードして、ワード線を選択するワード線選択信号を出力するアドレスデコーダと、を備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対のメモリ用ビット線と、
前記アドレスデコーダと接続するメモリ用ワード線と、を有する、請求項1〜3の何れか1項に記載の再構成可能な論理デバイス。
本案でMLUTのアドレス・デコーダが配線だけで形成でき、MLUTのメモリ・セル効率が上げられる。
また、MRLDでの大容量メモリ活用では、MLUTのビット線をローカル・ビット線として、短ワード長のメモリ・セル構成が出来、グローバル・ビット線にデータを供給することで、従来のセンス・アンプを使い、大容量メモリの動作を行わせる。この事はメモリ動作時の低電圧化が出来、低消費電力のメモリおよび再構成可能な論理デバイスが実現できる。
5.前記メモリ用ビット線に接続するセンスアンプをさらに備える項目4の再構成可能な論理デバイス。
メモリ用のセンスアンプを別個に持たせることで、短距離ビット線によりビット線ばらつきが抑えられ、0.4Vでもメモリ動作が維持できる。例えば、メモリ書き込み動作時は1.3Vでも論理動作の読み出し時は0.4Vにでき、動作消費電力を下げることができる。
6.各々が構成情報を記憶して、論理要素及び/又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、前記一対の論理用ビット線と接続するインバータ部と、を有し、
前記インバータ部は、第1MOSトランジスタと第2MOSトランジスタを有する第1CMOSと、第3MOSトランジスタと第4MOSトランジスタを有する第2CMOSとを有し、
論理要素又は接続要素として構成される再構成可能な論理デバイスの動作方法であって、
前記インバータ部が、
前記一対の論理用ビット線のうちの一方から入力信号を受け取り、
前記一対の論理用ビット線のうちの他方から入力信号を受け取り、
第1MOSトランジスタと第3MOSトランジスタとの出力信号のセットである第1差動信号、及び、第2MOSトランジスタと第4MOSトランジスタとの出力信号のセットである第2差動信号を、論理用データ信号として、他のメモリセルユニットに出力する、再構成可能な論理デバイスの制御方法。
7.前記メモリセルユニットは、マルチルックアップテーブルである、項目6に記載の再構成可能な論理デバイスの制御方法。
8.前記再構成可能な論理デバイスは、差動4線式論理の論理用アドレスデコーダをさらに備え、
前記論理用アドレスデコーダは、他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る、項目6又は7に記載の再構成可能な論理デバイスの制御方法。
9.前記再構成可能な論理デバイスは、前記複数のメモリセルユニットに接続するアドレスデコーダを備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対のメモリ用ビット線と、
前記アドレスデコーダと接続するメモリ用ワード線と、を有し、
前記アドレスデコーダは、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号を受け取り、当該アドレス信号をデコードして、ワード線を選択するワード線選択信号を出力する、
項目6〜8の何れか1項に記載の再構成可能な論理デバイスの制御方法。
10.前記再構成可能な論理デバイスは、前記メモリ用ビット線に接続するセンスアンプをさらに備え、
前記センスアンプは、前記メモリ用ビット線からデータを読み出す、項目9に記載の再構成可能な論理デバイスの制御方法。
11.再構成可能な論理デバイスを制御するためのプログラムであって、
前記再構成可能な論理デバイスは、各々が真理値表データから構成されるプログラムを記憶して、論理要素及び/又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、前記一対の論理用ビット線と接続するインバータ部と、を有し、
前記インバータ部は、第1MOSトランジスタと第2MOSトランジスタを有する第1CMOSと、第3MOSトランジスタと第4MOSトランジスタを有する第2CMOSとを有し、
前記インバータ部が、
前記一対の論理用ビット線のうちの一方から入力信号を受け取り、
前記一対の論理用ビット線のうちの他方から入力信号を受け取り、
第1MOSトランジスタと第3MOSトランジスタとの出力信号のセットである第1差動信号、及び、第2MOSトランジスタと第4MOSトランジスタとの出力信号のセットである第2差動信号を、論理用データ信号として、他のメモリセルユニットに出力し、
前記メモリセルユニットに、
ある前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、データ線に出力して、論理回路として動作する処理、
ある前記アドレス線で特定されたメモリセルに記憶される値を、他の記憶部のアドレス線に接続するデータ線に出力して、接続回路として動作する処理、を事項させることを特徴とするプログラム。
12.前記メモリセルユニットは、マルチルックアップテーブルである、項目11に記載のプログラム。
13.前記再構成可能な論理デバイスは、差動4線式論理の論理用アドレスデコーダをさらに備え、
前記論理用アドレスデコーダは、他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る、項目11又は12に記載のプログラム。
14.前記再構成可能な論理デバイスは、前記複数のメモリセルユニットに接続するアドレスデコーダを備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対のメモリ用ビット線と、
前記アドレスデコーダと接続するメモリ用ワード線と、を有し、
前記アドレスデコーダは、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号を受け取り、当該アドレス信号をデコードして、ワード線を選択するワード線選択信号を出力する、
項目11〜13の何れか1項に記載のプログラム。
15.前記再構成可能な論理デバイスは、前記メモリ用ビット線に接続するセンスアンプをさらに備え、
前記センスアンプは、前記メモリ用ビット線からデータを読み出す、項目14に記載のプログラム。
16.項目11〜15の何れか1項に示すプログラムを格納する記憶媒体。
図1は、本実施形態に係る再構成可能な論理デバイスの一例を示す図である。以下、当該再構成可能な論理デバイス(「プログラマブル論理デバイス」とも言う)は、MRLD、又は、MPLDとも呼ばれる。なお、背景技術にも同様にMRLD、MPLDと記載したが、本願に係るMRLD又はMPLDは、同一商標により称呼されるが、従前とは、異なる技術的特徴を有するものである。
図2は、MPLDのMLUTアレイの一例を示す図である。MPLDは、図2の右上のようにアドレス線とデータ線の1ビットずつを対にして、擬似的な双方向線を定義する。この擬似的な双方向線をMPLDにおいては「AD対」と呼ぶ。アドレス線の幅とデータ線の幅がNビットのメモリを用いることで、AD対をN本もつMLUTが実現される。MPLDのMLUTアレイ300は、周辺のMLUT30と一対のAD対で接続する。
以下、図3及び図4で示すMLUTアレイは、交互配置をアーキテクチャとするため、MRLDのMLUTアレイである。
MLUTと称する微小メモリは通常のメモリとして設計されており、メモリセルユニットだけでなく、アドレスをデコードするアドレスデコーダとセンスアンプ有する。メモリは微小化すると、このアドレスデコーダやセンスアンプの論理回路面積比率が大きくなり、面積効率が悪くなる。
以下、図6では、再構成可能な論理デバイスの全容、図7A〜Cでは、論理アドレスデコーダ、図8では、メモリセルを説明する。
図6は、本実施形態に係る再構成可能な論理デバイスの一例を示す図である。図6に示す再構成可能な論理デバイスは、メモリセルアレイのデータ出力に、インバータ部16及び論理アドレスデコーダ18を備える。インバータ部16は、一対の論理用ビット線(b0、/b0)のうちの一方から入力信号を受け取るCMOS(Complementary Metal Oxide Semiconductor)を2つ有する。CMOSは、PチャネルMOSFET(MOS Field effect transistor) QPとNチャネルMOSFET QNのドレイン端子が分離されてそれぞれが送信端とされる。そして、PチャネルMOSFET QPのドレイン端子は“ソース”側送信端、NチャネルMOSFET QNのドレイン端子は“シンク”側送信端とされる。
図7A〜7Cは、差動4線式論理における論理アドレスデコーダの一例を説明する図である。図7Bは、/Wxを削除した構成で図であり、図7Cは、回路を簡略した図である。論理アドレスデコーダ18は、前段のMLUT30から出力される論理用データ信号を、所定のアドレス信号として、A0 sorceとA0 sink、/A0 sorceと/A0 sinkの差動の4線式信号を受ける。それを、ワード線選択動作に従い配線をする。例えば、ワード線W0はすべてのアドレスが「0」の時、ワード線が「1」でそれ以外は「0」とする動作が要るが、差動信号/Anがあれば、/Anが一つでも「1」であれば「1」で全て「0」であれば「1」であれば実現できる。そのために、/Anのソース(Sorce)信号をワイアードORして負荷NーMOSに繋げW0とすれば、配線だけでW0のアドレス・デコーダが出来る。逆に、Anのシンク(Sink)をワイアードORして負荷も、PチャネルMOSFET QPに繋げれば/W0が実現できる。このようにして、各ワード線に必要な接続を持させてWn,/Wnを構成する。負荷MOSはチャージにて電圧を保持しているので、その電圧値を維持している。アドレスが変更になった場合は、一度、リセットが必要であるが、/CLKをゲートに印可する回路携帯にすればクロックでワード線選択され、ビット線からデータが出力されて、センスアンプのF/Fで状態が維持されるので、クロック後にリセットされてもメモリ動作をする。ロジック動作では前段の出力をアドレスで受け次段のアドレス・デコーダの負荷MOSで状態を維持しているので、クロック後、ワード線が非選択になってもビット線データが維持されているので所定の論理動作をする。図7Bでは、差動論理ではQと/Qが出来るが、この場倍はQだけが必要であり、/Wnは不要なので、それを削除した状況を示す。図7Cで配線だけになり、負荷MOS以外は配線だけになり、、面積が削減できる。
図8は、シングルポートのメモリセルの一例を示す図である。メモリセル5は、デコード信号の信号線であるワード線と、ビット線の交差点に配置される。メモリセル5では、pMOSトランジスタ161、162、及び、nMOSトランジスタ163、164、165、166を備える。pMOSトランジスタ161のソースと、pMOSトランジスタ162のソースとは、VDD(電源電圧端)に接続する。nMOSトランジスタ163のドレーンと、nMOSトランジスタ164のドレーンは、VSS(接地電圧端)に接続される。
以下、MLUTに、あるアドレス線で特定されたメモリセルに記憶される値の論理演算を、データ線に出力して、論理回路として動作する処理(論理要素)、及び/又は、あるアドレス線で特定されたメモリセルに記憶される値を、他の記憶部のアドレス線に接続するデータ線に出力して、接続回路として動作する処理(接続要素)、を実行させる真理値表データを説明する。
5.1 論理要素
図9は、論理要素として動作するMLUTの一例を示す図である。図9に示すMLUTは、図10に示すMLUT又は図12又は7に示す半導体メモリ装置と同様な回路である。図9では、説明を簡単にするために、アドレス切替回路10A、及び出力データ切替回路10Bの記載は、省略される。図9に示すMLUT30A、30Bは、4つの論理用アドレス入力LA線A0〜A3と、4つの論理動作用データ線D0〜D3と、4×16=64個の記憶素子40と、アドレスデコーダ9とをそれぞれ有する。論理動作用データ線D0〜D3は、24個の記憶素子40をそれぞれ直列に接続する。アドレスデコーダ9は、論理用アドレス入力LA線A0〜A3に入力される信号に基づき、16本のワード線のいずれかに接続される4つの記憶素子を選択するように構成される。この4つの記憶素子はそれぞれ、論理動作用データ線D0〜D3に接続され、記憶素子に記憶されるデータを論理動作用データ線D0〜D3に出力する。例えば、論理用アドレス入力LA線A0〜A3に適当な信号が入力される場合は、4つの記憶素子40A、40B、40C、及び40Dを選択するように構成することができる。ここで、記憶素子40Aは、論理動作用データ線D0に接続され、記憶素子40Bは、論理動作用データ線D1に接続され、記憶素子40Dは、論理動作用データ線D2に接続され、記憶素子40Dは、論理動作用データ線D3に接続される。そして、論理動作用データ線D0〜D3には、記憶素子40A〜40Dに記憶される信号が出力される。このように、MLUT30A、30Bは、論理用アドレス入力LA線A0〜A3から論理用アドレス入力LAを受け取り、その論理用アドレス入力LAによってアドレスデコーダ9が選択する4つの記憶素子40に記憶される値を、論理動作用データ線D0〜D3に論理動作用データとしてそれぞれ出力する。なお、MLUT30Aの論理用アドレス入力LA線A2は、隣接するMLUT30Bの論理動作用データ線D0と接続しており、MLUT30Aは、MLUT30Bから出力される論理動作用データを、論理用アドレス入力LAとして受け取る。また、MLUT30Aの論理動作用データ線D2は、MLUT30Bの論理用アドレス入力LA線A0と接続しており、MLUT30Aが出力する論理動作用データは、MLUT30Bで論理用アドレス入力LAとして受け取られる。例えば、MLUT30Aの論理動作用データ線D2は、MLUT30Aの論理用アドレス入力LA線A0〜A3に入力される信号に基づき、論理動作用データ線D2に接続される16個の記憶素子のいずれか1つに記憶される信号をMLUT30Bの論理用アドレス入力LAA0に出力する。同様に、MLUT30Bの論理動作用データ線D0は、MLUT30Bの論理用アドレス入力LA線A0〜A3に入力される信号に基づき、論理動作用データ線D0に接続される16個の記憶素子のいずれか1つに記憶される信号をMLUT30Aの論理用アドレス入力LAA2に出力する。このように、MPLD同士の連結は、1対のアドレス線とデータ線とを用いる。以下、MLUT30Aの論理用アドレス入力LA線A2と、論理動作用データ線D2のように、MLUTの連結に使用されるアドレス線とデータ線の対を「AD対」という。
図12は、接続要素として動作するMLUTの一例を示す図である。図12では、接続要素としてのMLUTは、論理用アドレス入力LA線A0の信号を論理動作用データ線D1に出力し、論理用アドレス入力LA線A1の信号を論理動作用データ線D2に出力し、論理用アドレス入力LA線A2の信号を論理動作用データ線D3に出力するように動作する。接続要素としてのMLUTはさらに、論理用アドレス入力LA線A3の信号を論理動作用データ線D1に出力するように動作する。
図15は、1つのMLUTが、論理要素及び接続要素として動作する一例を示す図である。図15に示す例では、論理用アドレス入力LA線A0及びA1を2入力NOR回路121の入力とし、2入力NOR回路121の出力と、論理用アドレス入力LA線A2とを2入力NAND回路122の入力とし、2入力NAND回路122の出力を論理動作用データ線D0に出力する論理回路を構成する。また同時に、論理用アドレス入力LA線A3の信号を論理動作用データ線D2に出力する接続要素を構成する。
再構成可能な論理デバイスは、論理構成用のソフトウェアプログラムを実行する情報処理装置によって真理値表データが生成され、その真理値表データをMLUTに記憶することで、MLUTは、論理要素及び/又は接続要素の機能を実現する。
30 MLUT
Claims (16)
- 論理要素又は接続要素として構成される再構成可能な論理デバイスであって、
各々が構成情報を記憶して、論理要素及び/又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、
メモリセルの列に対応して配置される一対の論理用ビット線と、
論理用ワード線と、
前記一対の論理用ビット線と接続するインバータ部と、
メモリ用ワード線と、
メモリセルの列に対応して配置される一対のメモリ用ビット線と、を有し、
前記インバータ部は、
前記一対の論理用ビット線のうちの一方から入力信号を受け取るとともに、第1MOSトランジスタと第2MOSトランジスタを有する第1CMOSと、前記一対の論理用ビット線のうちの他方から入力信号を受け取るとともに、第3MOSトランジスタと第4MOSトランジスタを有する第2CMOSとを有し、且つ、
第1MOSトランジスタと第3MOSトランジスタとの出力信号のセットである第1差動信号、及び、第2MOSトランジスタと第4MOSトランジスタとの出力信号のセットである第2差動信号を、論理用データ信号として、他のメモリセルユニットに出力する、再構成可能な論理デバイス。 - 前記メモリセルユニットは、マルチルックアップテーブルである、請求項1に記載の再構成可能な論理デバイス。
- 他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る差動4線式論理の論理用アドレスデコーダをさらに備える請求項1又は2に記載の再構成可能な論理デバイス。
- 前記複数のメモリセルユニットに接続するとともに、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号をデコードして、ワード線を選択するワード線選択信号を出力するアドレスデコーダと、を備え、
前記メモリ用ワード線は、前記アドレスデコーダに接続する、請求項1〜3の何れか1項に記載の再構成可能な論理デバイス。 - 前記メモリ用ビット線に接続するセンスアンプをさらに備える請求項4に記載の再構成可能な論理デバイス。
- 各々が構成情報を記憶して、論理要素及び/又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、前記一対の論理用ビット線と接続するインバータ部と、メモリ用ワード線と、メモリセルの列に対応して配置される一対のメモリ用ビット線と、を有し、
前記インバータ部は、第1MOSトランジスタと第2MOSトランジスタを有する第1CMOSと、第3MOSトランジスタと第4MOSトランジスタを有する第2CMOSとを有し、
論理要素又は接続要素として構成される再構成可能な論理デバイスの制御方法であって、
前記インバータ部が、
前記一対の論理用ビット線のうちの一方から入力信号を受け取り、
前記一対の論理用ビット線のうちの他方から入力信号を受け取り、
第1MOSトランジスタと第3MOSトランジスタとの出力信号のセットである第1差動信号、及び、第2MOSトランジスタと第4MOSトランジスタとの出力信号のセットである第2差動信号を、論理用データ信号として、他のメモリセルユニットに出力する、再構成可能な論理デバイスの制御方法。 - 前記メモリセルユニットは、マルチルックアップテーブルである、請求項6に記載の再構成可能な論理デバイスの制御方法。
- 前記再構成可能な論理デバイスは、差動4線式論理の論理用アドレスデコーダをさらに備え、
前記論理用アドレスデコーダは、他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る、請求項6又は7に記載の再構成可能な論理デバイスの制御方法。 - 前記再構成可能な論理デバイスは、前記複数のメモリセルユニットに接続するアドレスデコーダを備え、
前記メモリ用ワード線は、前記アドレスデコーダと接続し、
前記アドレスデコーダは、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号を受け取り、当該アドレス信号をデコードして、ワード線を選択するワード線選択信号を出力する、
請求項6〜8の何れか1項に記載の再構成可能な論理デバイスの制御方法。 - 前記再構成可能な論理デバイスは、前記メモリ用ビット線に接続するセンスアンプをさらに備え、
前記センスアンプは、前記メモリ用ビット線からデータを読み出す、請求項9に記載の再構成可能な論理デバイスの制御方法。 - 再構成可能な論理デバイスを制御するためのプログラムであって、
前記再構成可能な論理デバイスは、各々が真理値表データから構成されるプログラムを記憶して、論理要素及び/又は接続要素として構成される、複数のメモリセルユニットを備え、
前記複数のメモリセルユニットの各々は、メモリセルの列に対応して配置される一対の論理用ビット線と、論理用ワード線と、前記一対の論理用ビット線と接続するインバータ部と、メモリ用ワード線と、メモリセルの列に対応して配置される一対のメモリ用ビット線と、を有し、
前記インバータ部は、第1MOSトランジスタと第2MOSトランジスタを有する第1CMOSと、第3MOSトランジスタと第4MOSトランジスタを有する第2CMOSとを有し、
前記インバータ部が、
前記一対の論理用ビット線のうちの一方から入力信号を受け取り、
前記一対の論理用ビット線のうちの他方から入力信号を受け取り、
第1MOSトランジスタと第3MOSトランジスタとの出力信号のセットである第1差動信号、及び、第2MOSトランジスタと第4MOSトランジスタとの出力信号のセットである第2差動信号を、論理用データ信号として、他のメモリセルユニットに出力し、
前記メモリセルユニットに、
ある前記アドレス線で特定されたメモリセルに記憶される値の論理演算を、データ線に出力して、論理回路として動作する処理、
ある前記アドレス線で特定されたメモリセルに記憶される値を、他のメモリセルユニットのアドレス線に接続するデータ線に出力して、接続回路として動作する処理、を実行させることを特徴とするプログラム。 - 前記メモリセルユニットは、マルチルックアップテーブルである、請求項11に記載のプログラム。
- 前記再構成可能な論理デバイスは、差動4線式論理の論理用アドレスデコーダをさらに備え、
前記論理用アドレスデコーダは、他のメモリセルユニットから出力される論理用データ信号を、論理用アドレス信号として受け取る、請求項11又は12に記載のプログラム。 - 前記再構成可能な論理デバイスは、前記複数のメモリセルユニットに接続するアドレスデコーダを備え、
前記メモリ用ワード線は、前記アドレスデコーダに接続し、
前記アドレスデコーダは、前記接続した複数のメモリセルユニットの何れかのメモリセルを特定するアドレス信号を受け取り、当該アドレス信号をデコードして、ワード線を選択するワード線選択信号を出力する、
請求項11〜13の何れか1項に記載のプログラム。 - 前記再構成可能な論理デバイスは、前記メモリ用ビット線に接続するセンスアンプをさらに備え、
前記センスアンプは、前記メモリ用ビット線からデータを読み出す、請求項14に記載のプログラム。 - 請求項11〜15の何れか1項に示すプログラムを格納する記憶媒体。
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