JP6378775B2 - 再構成可能デバイス - Google Patents
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Description
前記再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレイユニットと、を有し、
前記メモリセルアレイユニットのアドレス線が、前記メインメモリのデータ出力線と接続されている、再構成可能デバイス。
前記複数のアドレス線の一部から入力されるアドレスをデコードする第1アドレスデコーダと、
前記複数のアドレス線の他の一部から入力されるアドレスをデコードする第2アドレスデコーダと、
前記第1アドレスデコーダのデコード線により特定される複数にメモリセルを有する第1メモリセルユニットと、
前記第2アドレスデコーダのデコード線により特定される複数のメモリセルを有する第2メモリセルユニットと、を備える項目1又は2に記載の再構成可能デバイス。
前記メインメモリと接続する再構成可能デバイスであって、
前記再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレイユニットと、を有し、
前記メモリセルアレイユニットのデータ出力が、前記メインメモリのアドレス線と接続されている、再構成可能デバイスと、を備える半導体装置。
前記第2の再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレイユニットと、を有し、
前記メモリセルアレイユニットのデータ出力が、前記メインメモリのアドレス線と接続されている、
項目6に記載の半導体装置。
プロセッサにとってメインメモリ上のデータは、逐次アドレスを照合しながら情報探しを実行することになるので極めて大きな時間と負担を伴う処理となる。従って効率的に情報処理を行うためには通常メモリ上のどのアドレスにどのような情報が存在するかなどを事前に整理加工し、プロセッサの情報探しの負担が軽減できるようにメタデータを用意する。例えば、ハッシュテーブルである。しかし、メタデータの準備には多大な時間を要するため、データメンテナンスを繰り返す必要があり、プロセッサを並列化するなど、装置を大型化して大電力を与える必要がある。以下に示す、コンピュータ装置又は半導体装置は、メタデータを要することなく、メモリに様々な機能を実現することができる。
図1は、本実施形態に係るコンピュータ装置の全体構成の第1例を示す図である。図1に示すように、コンピュータ装置10は、プロセッサ510、メインメモリ600、通信部530、外部記憶装置540、ドライブ装置550、及びI/Oコントローラ560を有する。
Access Memory)である。
16は、メインメモリと再構成可能デバイスで少なくとも構成される半導体装置である。メインメモリ600のデータ出力には、再構成可能デバイス20が接続されている。再構成可能デバイスは、単純な演算を行う回路が実現されている。例えば、シーケンシャル比較機やオートマトンである。
Addressable Memory)等を実現する。メモリ不良救済とは、歩留向上のため、不良ビットを冗長ビットに置き換え不良を良品にするものである。メインメモリは、一般的に固定の救済回路を持つが、このメモリ不良救済を、再構成可能デバイス20Aでも実現できる。これにより、テストして不良を他のアドレスに切り替え、自立的に救済できる。
以下、再構成可能な論理デバイスを、MRLD(Memory based Reconfigurable Logic Device)(登録商標)とも呼び、同一の参照符号20を用いて説明する。MRLDは、各MLUT間が、配線要素を介在せずに直接接続するとともに、メモリIPとして供給される同期SRAMの機能を有効に活用される。尚、以下の記述でのMLUTでは図示していないが、アドレス遷移検出部を備え、同期SRAMでも非同期化している。これにより、非同期化すると同時に、論理を構成しないブロックには入力信号が入力されず、アドレス遷移が起こらず、電力が削減できる。論理を構成するブロックは入力信号が入力されるので、クロック生成がなされ、所定の論理値を出力できる。
図7は、図9に示す2メモリセルユニットからなるMLUTを横積みして構成されるMRLDを概略的に示す図である。図8は、MLUTの入出力線を示す図である。図7に示すMLUT30は、左方向から図8に示すアドレスA0L〜A7Lの入力があり、及び、右方向から図8に示すアドレスA0R〜A7Rの入力があり、また、左方向へ図8に示すデータD0L〜D7Lの出力があり、右方向へ図8に示すデータD0R〜D7Rの出力がある。n値=8のMLUTは従来方式では1MビットとなりCLB相当が4Mビットと大規模化してしまう。それに対して本案では後述するように、8K(256ワード×16ビット×MLUT2個)ビットで構成される。
ここで説明するMLUTは、双方向配置MLUTであり、図7及び図8で説明したMLUTと同じ機能構成を有する。しかし、上記の双方向配置MLUTと異なり、同期動作用のメモリセルユニットと、非同期動作用のメモリセルユニットを備える。同期動作用のメモリセルユニット又は非同期動作用のメモリセルユニットは、ペアを構成するが、論理要素及び/又は接続要素として動作するメモリセルユニットは、何れか1つである。両者のデータ出力を、ワイヤードオア接続、又は、OR回路で接続されるため、動作しないメモリセルユニットには、全て「0」のデータが格納される。
図11に示す信号線を、下記表1に説明する。
メモリセルユニット31A〜31Dは、同期SRAMである。メモリセルユニット31A〜31Dはそれぞれ、左方向および右方向へ接続するための真理値表データを記憶する。メモリセルユニット31B及び31Dは、システムクロックに同期して動作する。一方、メモリセルユニット31A及び31Cは、後述するアドレス遷移回路35が生成するATD生成クロック(「内部クロック信号」とも言う)に同期して動作するために、クロック(システムクロック)に対して、非同期で動作する。ATD生成クロックが、システムクロック信号より、高周波数で動作するために、メモリセルユニット31A、31Cは、MLUT30外部からは、非同期動作するようにみえることで、非同期の機能を提供する。
また、メモリ分割の特性として、禁止論理構成がある。表2に示す2つの真理値表を用いて、禁止論理の必要性を説明する。
I/O(入出力)バッファ13A〜13Dは、クロックとATD生成クロックの何れかに同期して、メモリセルユニットのデータ線からデータを読み出すことで、FFの機能を提供している。なお、I/O(入出力)バッファ13A〜13Dは、メモリセルのビット線から出力される電圧を増幅するセンスアンプを含んでいる。
MRLD20は、小さなメモリセルユニットで構成されるため、メインメモリ600と比べて集積回路の規模が大きくなり、合わない。図12は、規模調整回路の一例を示す図である。規模調整回路21Aは、メインメモリ600とMRLD20Aの間に配置され、回路規模調整回路21Bは、メインメモリ600とMRLD20Bの間に配置される。
A.論理要素
図13は、MLUTの一例を示す図である。図13では、論理動作の説明を行うために、アドレスセレクタ、I/Oバッファ及びデータセレクタの表記は、省略される。図13に示すMLUT30a、30bは、4つの論理用アドレス入力LA線A0〜A3と、4つの論理動作用データ線D0〜D3と、4×16=64個の記憶素子40と、アドレスデコーダ9とをそれぞれ有する。論理動作用データ線D0〜D3は、16個の記憶素子40をそれぞれ直列に接続する。アドレスデコーダ9は、論理用アドレス入力LA線A0〜A3に入力される信号に基づき、16本のワード線のいずれかに接続される4つの記憶素子を選択するように構成される。この4つの記憶素子はそれぞれ、論理動作用データ線D0〜D3に接続され、記憶素子に記憶されるデータを論理動作用データ線D0〜D3に出力する。例えば、論理用アドレス入力LA線A0〜A3に適当な信号が入力される場合は、4つの記憶素子40A、40B、40C、及び40Dを選択するように構成することができる。ここで、記憶素子40Aは、論理動作用データ線D0に接続され、記憶素子40Bは、論理動作用データ線D1に接続され、記憶素子40Dは、論理動作用データ線D2に接続され、記憶素子40Dは、論理動作用データ線D3に接続される。そして、論理動作用データ線D0〜D3には、記憶素子40A〜40Dに記憶される信号が出力される。このように、MLUT30A、30Bは、論理用アドレス入力LA線A0〜A3から論理用アドレス入力LAを受け取り、その論理用アドレス入力LAによってアドレスデコーダ9が選択する4つの記憶素子40に記憶される値を、論理動作用データ線D0〜D3に論理動作用データとしてそれぞれ出力する。なお、MLUT30Aの論理用アドレス入力LA線A2は、隣接するMLUT30Bの論理動作用データ線D0と接続しており、MLUT30Aは、MLUT30Bから出力される論理動作用データを、論理用アドレス入力LAとして受け取る。また、MLUT30Aの論理動作用データ線D2は、MLUT30Bの論理用アドレス入力LA線A0と接続しており、MLUT30Aが出力する論理動作用データは、MLUT30Bで論理用アドレス入力LAとして受け取られる。例えば、MLUT30Aの論理動作用データ線D2は、MLUT30Aの論理用アドレス入力LA線A0〜A3に入力される信号に基づき、論理動作用データD2に接続される16個の記憶素子のいずれか1つに記憶される信号をMLUT30Bの論理用アドレス入力LA線A0に出力する。同様に、MLUT30Bの論理動作用データ線D0は、MLUT30Bの論理用アドレス入力LA線A0〜A3に入力される信号に基づき、論理動作用データ線D0に接続される16個の記憶素子のいずれか1つに記憶される信号をMLUT30Aの論理用アドレス入力LA線A2に出力する。このように、MLUT同士の連結は、1対のアドレス線とデータ線とを用いる。以下、MLUT30Aの論理用アドレス入力LA線A2と、論理動作用データ線D2のように、MLUTの連結に使用されるアドレス線とデータ線の対を「AD対」という。
図16は、接続要素として動作するMLUTの一例を示す図である。図16では、接続要素としてのMLUTは、論理用アドレス入力LA線A0の信号を論理動作用データ線D1に出力し、論理用アドレス入力LA線A1の信号を論理動作用データ線D2に出力し、論理用アドレス入力LA線A2の信号を論理動作用データ線D3に出力するように動作する。接続要素としてのMLUTはさらに、論理用アドレス入力LA線A3の信号を論理動作用データ線D0に出力するように動作する。
図19は、1つのMLUTが、論理要素及び接続要素として動作する一例を示す図である。図19に示す例では、論理用アドレス入力LA線A0及びA1を2入力NOR回路121の入力とし、2入力NOR回路121の出力と、論理用アドレス入力LA線A2とを2入力NAND回路122の入力とし、2入力NAND回路122の出力を論理動作用データ線D0に出力する論理回路を構成する。また同時に、論理用アドレス入力LA線A3の信号を論理動作用データ線D2に出力する接続要素を構成する。
第1及び第2実施形態を用いて説明した再構成可能な半導体装置に適用される真理値表データは、論理構成用のソフトウェアプログラムを実行する情報処理装置によって生成される。例えば、当該情報処理装置は、コンピュータ装置10であってもよいし、また、コンピュータ装置10と同様のハードウェア資源を有し、ネットワーク1100に接続される他のコンピュータ装置であってもよい。
11 アドレスデコーダ
12 I/Oバッファ
13 データセレクタ
20 再構成可能デバイス
30 MLUT
31 メモリセルユニット
32 選択回路
35 アドレス遷移検出部
60 MLUTアレイ
61 行デコーダ
62 列デコーダ
510 プロセッサ
530 通信部
540 外部記憶装置
550 ドライブ装置
600 メインメモリ
1100 ネットワーク
1200 記憶媒体
Claims (7)
- メインメモリと、接続する再構成可能デバイスであって、
前記再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレイユニットと、を有し、
前記メモリセルアレイユニットのアドレス線が、前記メインメモリのデータ出力線と接続されている、再構成可能デバイス。 - 前記メモリセルユニットは、マルチルックアップテーブルである、請求項1に記載の再構成可能デバイス。
- 前記各論理部は、
前記複数のアドレス線の一部から入力されるアドレスをデコードする第1アドレスデコーダと、
前記複数のアドレス線の他の一部から入力されるアドレスをデコードする第2アドレスデコーダと、
前記第1アドレスデコーダのデコード線により特定される複数にメモリセルを有する第1メモリセルユニットと、
前記第2アドレスデコーダのデコード線により特定される複数のメモリセルを有する第2メモリセルユニットと、を備える請求項1又は2に記載の再構成可能デバイス。 - 前記第1メモリセルユニット及び第2メモリセルユニットは、複数の真理値表データを記憶し、前記複数の真理値表データの何れか1つを特定するデータを出力する第2の複数アドレス線に接続する、請求項3に記載の再構成可能デバイス。
- メインメモリと、
前記メインメモリと接続する再構成可能デバイスであって、
前記再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレイユニットと、を有し、
前記メモリセルアレイユニットのデータ出力が、前記メインメモリのアドレス線と接続されている、再構成可能デバイスと、を備える半導体装置。 - 第2の再構成可能デバイスをさらに備え、
前記第2の再構成可能デバイスは、互いにアドレス線又はデータ線で接続する複数の論理部を備え、
前記各論理部は、
複数のアドレス線と、
複数のデータ線と、
前記複数のアドレス線の一部から入力されるアドレスをデコードするアドレスデコーダと、
前記アドレスデコーダのデコード線により特定される複数のメモリセルを有し、前記特定されたメモリセルから読み出されたデータを前記データ線に出力するメモリセルアレイユニットと、を有し、
前記メモリセルアレイユニットのデータ出力が、前記メインメモリのアドレス線と接続されている、
請求項5に記載の半導体装置。 - 前記メインメモリと、前記再構成可能デバイスの間に、両者の回路規模を調整する規模調整回路をさらに備える請求項5又は6に記載の半導体装置。
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Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10074493B2 (en) * | 2016-11-21 | 2018-09-11 | Aeroflex Colorado Springs Inc. | Radiation-hardened break before make circuit |
US10312918B2 (en) * | 2017-02-13 | 2019-06-04 | High Performance Data Storage And Processing Corporation | Programmable logic design |
CN112735493B (zh) * | 2019-10-28 | 2023-06-13 | 敦泰电子股份有限公司 | 静态随机存取内存系统及其数据读写方法 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5726584A (en) * | 1996-03-18 | 1998-03-10 | Xilinx, Inc. | Virtual high density programmable integrated circuit having addressable shared memory cells |
JP3106998B2 (ja) * | 1997-04-11 | 2000-11-06 | 日本電気株式会社 | メモリ付加型プログラマブルロジックlsi |
JP4212257B2 (ja) * | 2001-04-26 | 2009-01-21 | 株式会社東芝 | 半導体集積回路 |
US6765408B2 (en) * | 2002-02-11 | 2004-07-20 | Lattice Semiconductor Corporation | Device and method with generic logic blocks |
DE60321453D1 (de) * | 2002-03-18 | 2008-07-17 | Nxp Bv | Auf nachschlagtabellen basierte rekonfigurierbare logische architektur |
JP4037411B2 (ja) * | 2003-04-16 | 2008-01-23 | 富士通株式会社 | Ip画像伝送装置 |
DE602004019093D1 (en) * | 2003-07-14 | 2009-03-05 | Zmos Technology Inc | 1t1c-sram |
KR100606242B1 (ko) * | 2004-01-30 | 2006-07-31 | 삼성전자주식회사 | 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치 |
WO2006129722A1 (ja) * | 2005-05-31 | 2006-12-07 | Ipflex Inc. | 再構成可能な装置 |
JP5081240B2 (ja) * | 2007-06-25 | 2012-11-28 | 太陽誘電株式会社 | 半導体装置 |
JP5140029B2 (ja) * | 2009-03-30 | 2013-02-06 | 太陽誘電株式会社 | 半導体装置 |
US20110137805A1 (en) | 2009-12-03 | 2011-06-09 | International Business Machines Corporation | Inter-cloud resource sharing within a cloud computing environment |
US8952721B2 (en) * | 2010-06-24 | 2015-02-10 | Taiyo Yuden Co., Ltd. | Semiconductor device |
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JP5822772B2 (ja) * | 2012-04-11 | 2015-11-24 | 太陽誘電株式会社 | 再構成可能な半導体装置 |
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