JP3576638B2 - フリップフロップ装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、高速で動作させる分周器等に用いられるフリップフロップ装置に係わり、特に回路形式としてＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ−Ｌｏｇｉｃ ）や（Ｓｏｕｒｃｅ−Ｃｏｕｐｌｅｄ−ＦＥＴ−Ｌｏｇｉｃ）等を用いたフリップフロップ装置に関する。
【０００２】
【従来の技術】
従来、デジタル信号処理を高速動作させる回路形式として、ＥＣＬやＳＣＦＬ等が用いられる。ＥＣＬ及びＳＣＦＬでは、トランジスタを縦積みすることで信号の伝搬時間を少なくし高速化を可能とする。分周器においても高速に動作させたい場合には、ＥＣＬ又はＳＣＦＬでフリップフロップ回路を構成し、このフリップフロップ回路を２段接続したＴ−ＦＦ（Ｔｏｇｇｌｅ−Ｆｌｉｐ−Ｆｌｏｐ）として１／２分周器とすることが多い。以下、用いるトランジスタをＦＥＴを例にとって説明するが、バイポーラトランジスタでも同様である。
【０００３】
図１８に、従来のＳＣＦＬフリップフロップ回路の構成を示す。Ｒ１，Ｒ２は負荷抵抗、ＦＥＴＪ３，Ｊ４はデータ読込み部の差動対、ＦＥＴＪ５，Ｊ６はデータ保持部の差動対、ＦＥＴＪ１，Ｊ２はクロック入力用の差動対、ＦＥＴＪ７はこれらの差動対に電流を供給するための定電流原として用いる。各々の差動対は同じゲート幅、しきい値を持つ２つのＦＥＴから構成されている。
【０００４】
また、ＦＥＴＪ８，Ｊ９，Ｊ１０，Ｊ１１はソースフォロアとしての役割を果たすのと同時にデータ保持部にラッチ動作させるため、その出力をＦＥＴＪ５，Ｊ６のゲートに接続し正帰還をかけるのに使用される。Ｄ１，Ｄ２はソースフォロアで使われるレベルシフト用ダイオード、Ｒ３，Ｒ４，Ｒ５，Ｒ６は保護抵抗である。また、ＶｂはＦＥＴＪ７，Ｊ１０，Ｊ１１に与えるＤＣ電圧、Ｖｓｓは負の電源である。
【０００５】
図１９は、図１８のフリップフロップ回路を２段接続したＴ−ＦＦの構成図である。図中のＦＦ１，ＦＦ２は図１８のフリップフロップ回路を示す。ＦＦ２の反転出力端Ｑの信号をＦＦ１の非反転入力端／Ｄへ、ＦＦ２の反転出力端／Ｑの信号をＦＦ１の非反転入力端Ｄへ接続することによって、入力するクロック信号の１／２の周期の信号を生成することができる。
【０００６】
ＦＥＴＪ１２，Ｊ１３によって構成されるソースフォロアは、後段の回路を駆動する能力を向上させるために使用する。端子ＣＫはクロック信号を入力、端子Ｖｒｅｆはリファレンス電圧を与える端子であるが、クロック信号ＣＫの逆相信号／ＣＫを入力する場合もある。
【０００７】
図２０は、図１８のフリップフロップ回路のクロック入力用差動対に周期Ｔのサイン波を入力したときの動作の説明図である。縦軸は電流値、横軸は時間を示す。図中のＡがデータ読込み部差動対に供給される電流、Ｂがデータ保持部差動対に供給される電流を示す。
【０００８】
図１８のＦＥＴＪ７のドレインに流れる電流量は一定であることから、データ読込み部差動対に供給される電流とデータ保持部差動対に供給される電流の合計値は常に一定である。従って、データ読込み部差動対に電流が流れ込む時、即ちデータ読込み部がＯＮの時、データ保持部はＯＦＦとなる。そして、データ読込み部がＯＦＦの時、データ保持部はＯＮとなる。
【０００９】
ここで、データ読込み部がＯＮの時間をデータ読込み時間、データ保持部がＯＮの時間をデータ保持時間とすると、クロック入力用差動対を構成するＦＥＴＪ１とＪ２はゲート幅及びしきい値が同じであるため、クロック１周期にかかる時間Ｔに占めるデータ読込み時間（Ｄ）とデータ保持時間（Ｔ−Ｄ）は各々Ｔ／２であることから、
（データ読込み時間）＝（データ保持時間）
となり、図１８のフリップフロップ回路ではデータ読込み部とデータ保持部の動作する時間が分離されている。
【００１０】
次に、フリップフロップ回路を２段接続したＴ−ＦＦの動作について説明する。図１９のＴ−ＦＦにおいて、ＣＫに入力されるクロック信号が“Ｈ”レベルのとき、ＦＦ１ではデータ読込み部はＯＮ、データ保持部はＯＦＦとなり、ＦＦ２ではデータ読込み部はＯＦＦ、データ保持部はＯＮとなる。このクロック信号が“Ｈ”レベルの状態ではＦＦ２のデータ保持部からＦＦ１のデータ読込み部へ反転した信号が入力され、ＦＦ１のデータ読込み部の信号が反転する。
【００１１】
入力されるクロック信号が“Ｌ”レベルのとき、図１９のＦＦ１ではデータ読込み部はＯＦＦ、データ保持部はＯＮとなり、ＦＦ２ではデータ読込み部はＯＮ、データ保持部はＯＦＦとなる。このクロック信号が“Ｌ”レベルの状態では、ＦＦ１のデータ読込み部とＦＦ２のデータ保持部はＯＦＦとなり、クロック信号が“Ｈ”レベルのとき反転したＦＦ１のデータ読込み部の信号がＦＦ１のデータ保持部を通じてＦＦ２のデータ読込み部へ送り込まれることになる。
【００１２】
このような動作が繰り返されることによって、入力クロック信号の２倍の周期を持つ信号、即ち入力クロック信号の１／２の周波数の信号が生成される。このＴ−ＦＦは図１８のフリップフロップ回路を２つ使用していることから、ＦＦ１のデータ読込み部及びＦＦ２のデータ保持部とＦＦ１のデータ保持部及びＦＦ２のデータ読込み部との間が時間的に分離されることにより、高周波領域からほぼＤＣに近い低周波領域まで安定した動作が可能である。
【００１３】
ところで、図１９のＴ−ＦＦの最高動作周波数ｆｍａｘは図１８のフリップフロップ回路の遅延時間をτとおくと、ｆｍａｘ＝１／２・τで近似できる。遅延時間τは主に直接負荷抵抗を駆動するデータ読込み部のＦＥＴＪ３，Ｊ４の駆動能力、及び配線容量や寄生容量などから決まる値である。ＦＥＴＪ３，Ｊ４の駆動能力は主にＦＥＴに供給される電流量によって決まり、この電流量が多い場合に駆動能力が増加する。
【００１４】
しかし、フリップフロップ回路においてＦＦ１，ＦＦ２のデータ読込み部がＯＮである時間は入力されるクロック信号の周期Ｔの半分のＴ／２でしかない。従って、直接負荷抵抗を駆動するデータ読込み部のＦＥＴＪ３，Ｊ４に供給されるクロック一周期あたりの平均電流量は、フリップフロップ回路の定電流源であるＦＥＴＪ７のドレインに流れる電流量の半分にしかならないため、ＦＥＴの駆動能力が低下しＴ−ＦＦのｆｍａｘが減少してしまう。ＦＥＴの駆動能力を高めてｆｍａｘを向上させるには、フリップフロップ回路に流れる電流量を増加させるのが有効であるが、そのためには消費電力が大きくなってしまう、という問題があった。
【００１５】
一方、図１８に示した従来のＳＣＦＬフリップフロップ回路において、負荷抵抗Ｒ１，Ｒ２にインダクタを直列に接続することにより、高速動作時にピーキングを掛けて高速化をはかる試みがある。しかし、負荷にインダクタを設けることで、インダクタに付随する寄生容量によって自己共振数で並列共振が起きた場合、インダクタのインピーダンスが無限大となる。そして、入力信号の周波数成分がインダクタの自己共振周波数に近い場合、フリップフロップ回路が誤動作する可能性があった。
【００１６】
【発明が解決しようとする課題】
このように、従来のフリップフロップ回路においては、トランジスタの駆動能力を高めて最高動作周波数ｆｍａｘを向上させるためにフリップフロップ回路に流れる電流量を増加させると、回路の消費電力が大きくなってしまうという問題があった。また、負荷にインダクタを設けると、その自己共振数の影響でフリップフロップ回路が誤動作を起こす可能性があった。
【００１７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、消費電力を殆ど増加させずにより高速な動作を可能とするフリップフロップ装置を提供することにある。
【００１８】
また、本発明の他の目的は、フリップ・フロップ回路の負荷にインダクタを用いた場合でも、その自己共振の影響による誤動作を防ぎつつ、高速な動作を可能とするフリップフロップ装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明（請求項１）は、制御電極がデータ入力端子となる一対のトランジスタにより構成されたデータ読込み部差動対と、制御電極が出力端子に接続される一対のトランジスタにより構成されたデータ保持部差動対と、制御電極がクロック入力端子となる一対のトランジスタにより構成されたクロック入力用差動対とを備え、クロック入力用差動対を構成する各トランジスタの第１の主電極の一方がデータ読込み部差動対を構成する各トランジスタの第２の主電極に接続され、他方がデータ保持部差動対を構成する各トランジスタの第２の主電極に接続されたＳＣＦＬ（Ｓｏｕｒｃｅ−Ｃｏｕｐｌｅｄ−ＦＥＴ−Ｌｏｇｉｃ）又はＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ−Ｌｏｇｉｃ ）のフリップフロップ装置において、クロック入力用差動対を構成する一対のトランジスタのうち、第１の主電極がデータ読込み部差動対（又はデータ保持部差動対）を構成する各トランジスタの第２の主電極に接続されたトランジスタと並列に、データ読込み時間可変用のトランジスタを設けたことを特徴とする。
【００２０】
また、本発明（請求項２）は、上記構成のフリップフロップ装置において、データ読込み部差動対（又はデータ保持部差動対）を構成する各トランジスタの第２の主電極と電源Ｖｓｓとの間に、データ読込み時間可変用（又はデータ保持時間可変用）のトランジスタを設けたことを特徴とする。
【００２１】
また、本発明（請求項３）は、一対のトランジスタにより構成されたデータ読込み部差動対と、一対のトランジスタにより構成されたデータ保持部差動対と、一対のトランジスタにより構成されて２つのクロック入力端子ＣＫ，／ＣＫを有するクロック入力用差動対と、からなるフリップフロップ回路を２段縦列接続したマスタ・スレーブ型フリップフロップ装置において、第１のフリップフロップ回路のクロック入力端子ＣＫ１，／ＣＫ１と第２のフリップフロップ回路のクロック入力端子ＣＫ２，／ＣＫ２のうち、ＣＫ１と／ＣＫ２を接続し、かつ／ＣＫ１とＣＫ２を電気的に分離して新たなバイアス端子Ｖｂｉａｓ１とＶｂｉａｓ２を設けたことを特徴とする。
【００２２】
また、本発明（請求項４）は、一対のトランジスタにより構成されたデータ読込み部差動対と、一対のトランジスタにより構成されたデータ保持部差動対と、一対のトランジスタにより構成されて２つのクロック入力端子ＣＫ，／ＣＫを有するクロック入力用差動対と、からなるフリップフロップ回路を２段縦列接続したマスタ・スレーブ型フリップフロップ装置において、第１及び第２のフリップフロップ回路内に、一対のトランジスタの第１の主電極の一方がデータ読込み部差動対に接続され、他方がデータ保持部差動対に接続された補助差動対をそれぞれ設け、各々の補助差動対を構成する各トランジスタのうち、第１の主電極がデータ読込み部差動対に接続されたもの同士とデータ保持部差動対に接続されたもの同士とでそれぞれ第２の主電極を共通接続したことを特徴とする。
【００２３】
また、本発明は、上記構成のフリップフロップ装置において、クロック入力用差動対を構成する一対のトランジスタのうち、データ読込み部差動対に接続されたトランジスタと並列に、データ読込み時間増大用のトランジスタを設け、かつデータ保持部差動対を構成する各トランジスタの第２の主電極と電源Ｖｓｓとの間に、データ保持時間可変用のトランジスタを設けたことを特徴とする。
【００２４】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
（１） トランジスタとしてＭＯＳトランジスタ等のＦＥＴを用い、制御電極はゲート、第１の主電極はドレイン、第２の主電極はソースであること。
（２） トランジスタとしてバイポーラトランジスタを用い、制御電極はベース、第１の主電極はコレクタ、第２の主電極はエミッタであること。
（３） データ読込み部差動対及びデータ保持部差動対における負荷として、抵抗又は抵抗とインダクタの直列回路を用いたこと。
（５） 請求項４において、補助差動対を構成する各トランジスタの第２の電極と電源Ｖｓｓとの間に定電流源としてのトランジスタを設けること。
【００２５】
また、本発明（請求項５）は、制御電極がデータ入力端子となる一対のトランジスタにより構成されたデータ読込み部差動対と、制御電極が出力端子に接続される一対のトランジスタにより構成されたデータ保持部差動対と、制御電極がクロック入力端子となる一対のトランジスタにより構成されたクロック入力用差動対とを備え、データ読込み部差動対及びデータ保持部差動対の共通負荷として抵抗とインダクタが直列接続されたＳＣＦＬ又はＥＣＬのフリップフロップ装置において、前記データ保持部差動対を構成する各トランジスタに一方の主電極がそれぞれ共通接続され、他方の主電極が前記負荷としての抵抗とインダクタとの接続点にそれぞれ接続された一対の補助トランジスタを設けてなることを特徴とする。
【００２６】
【作用】
本発明（請求項１，２）によれば、データ読込み時間可変用のトランジスタを設け、データ読込み時間を増大させるようにすることにより、フリップフロップ回路におけるデータ読込み時間とデータ保持時間との関係を、
（データ読込み時間）＞（データ保持時間）
とすることができ、一定の消費電力のままクロック１周期のあたりのデータ読込み部のトランジスタに供給される電流量を増加することが可能になる。従って、データ読込み部のトランジスタの駆動能力を高めることができ、これにより最高動作周波数ｆｍａｘを向上させることが可能となる。さらに、データ保持時間可変用のトランジスタを設け、データ保持時間を増大させるようにすることによって、
（データ読込み時間）＜（データ保持時間）
とすることもでき、この場合はより低周波領域での安定した動作が可能となる。この場合、前記データ読込み時間又はデータ保持時間可変用トランジスタの制御電極を外部からコントロールすることにより、（データ読込み時間）と（データ保持時間）との関係を任意に選ぶことができるので、高周波から低周波までの幅広い周波数帯域において安定な動作を実現できる。
【００２７】
また、本発明（請求項３）によれば、新たなバイアス端子Ｖｂｉａｓ１とＶｂｉａｓ２を設けているので、これらのバイアス端子に印加するＤＣバイアス値の変化によって、データ読込み時間とデータ保持時間を任意に設定することができる。例えば、
（データ読込み時間）＞（データ保持時間）
と設定することにより、より高周波領域での動作が可能となる。逆に、
（データ読込み時間）＜（データ保持時間）
と設定することにより、より低周波領域での安定した動作が可能となる。
【００２８】
また、本発明（請求項４）によれば、補助差動対を設けたことによって、（請求項４）と同様にデータ読込み時間とデータ保持時間を任意に設定することができ、より高周波領域での動作又はより低周波領域での動作が可能となる。
【００２９】
また、本発明（請求項５）によれば、補助トランジスタを設けたことにより、データ保持時間においてデータ保持部差動対に流れる電流の一部を、負荷の抵抗をパスしインダクタのみを介して流すことができる。即ち、データ保持時間において負荷の値が減少し、インダクタの自己共振によってインピーダンスが増大する悪影響を相殺し、ダンピングすることが可能となる。従って、フリップ・フロップ回路の負荷にインダクタを用いた場合でも、その自己共振の影響による誤動作を防ぎつつ、高速なフリップフロップ装置を実現することが可能となる。
【００３０】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
（実施例１）
図１は、本発明の第１の実施例に係わるフリップフロップ回路を示す回路構成図である。基本的な構成は前記図１８と同様であるが、本実施例ではこれに加えて、データ読込み時間可変用のトランジスタ（ＦＥＴ）Ｊ２１が設けられている。即ち、クロック入力用の差動対を構成するＦＥＴのうち、そのドレインがデータ読込み部につながるＦＥＴＪ１と並列に、データ読込み時間可変用のＦＥＴＪ２１が接続されている。
【００３１】
このような構成であれば、データ保持部差動対側には１つのＦＥＴＪ２が接続されるのに対し、データ読込み部差動対側には２つのＦＥＴＪ１，Ｊ２１が接続されることになるため、ＦＥＴＪ２１をＯＮ状態にすることにより、データ保持部差動対側よりもデータ読込み部差動対側の方により多くの電流を流すことができ、フリップフロップ回路におけるデータ読込み時間とデータ保持時間との関係を、
（データ読込み時間）＞（データ保持時間）
とすることができる。このため、一定の消費電力のままクロック１周期あたりにデータ読込み部のＦＥＴに供給される電流量を増加することが可能になる。さらに、ＦＥＴＪ２１をＯＦＦ状態にすることで、（データ読込み時間）＝（データ保持時間）とすることができ、低周波での動作も安定に行うことができる。
【００３２】
また、ＦＥＴＪ２１のゲートＧ２１はＦＥＴＪ１のゲートに接続してＣＫと同電位にしてもよいし、別にＤＣバイアスを加えてもよい。データ読込み部差動対におけるＦＥＴＪ３，Ｊ４の負荷ＺＬ としては、抵抗のみ、又は抵抗とインダクタを直列接続したものなどが考えられる。用いるインダクタはスパイラルインダクタ、又はショートスタブ線路などが考えられる。
【００３３】
図２は、図１のフリップフロップ回路の動作原理を示す図である。ＦＥＴＪ２１のゲート幅をＦＥＴＪ１のゲート幅と同じとし、かつＦＥＴＪ２１のゲートＧ２１をＦＥＴＪ１のゲートに接続、同電位にした場合である。縦軸が電流量、横軸が時間を示す。図中Ａがデータ読込み部に流れる電流量、Ｂがデータ保持部に流れる電流量を示す。データ読込み時間Ｄとデータ保持時間（Ｔ−Ｄ）の割合はほぼ２：１となり、データ読込み時間が増加していることが分かる。
【００３４】
図３は、図１のフリップフロップ回路から構成される図１９のＴ−ＦＦの入力感度特性をシミュレーションで従来例と比較したものである。図中ＡがＦＥＴＪ２１のゲート幅をＦＥＴＪ１のゲート幅と同じとし、かつＦＥＴＪ２１のゲートＧ２１をＦＥＴＪ１のゲートに接続して同電位にした場合（実施例）であり、Ｂが従来例である。また、斜線部が動作範囲を示す。
【００３５】
本実施例では、特にクロック入力振幅が小さいときの動作領域が広くなっており、従来例では約８．０ＧＨｚ付近にあったフリーラン周波数が１０．８ＧＨｚ付近まで向上する。また、クロック入力が０．６Ｖｐｐのときの最高動作周波数ｆｍａｘは従来例では１０．０ＧＨｚであったものが１２．０ＧＨｚとなり２０％の高速化が達成できる。
【００３６】
このように本実施例によれば、クロック入力用差動対を構成するＦＥＴＪ１，Ｊ２のうちデータ読込み部差動対に接続されたＦＥＴＪ１と並列にＦＥＴＪ２１を設けているので、フリップフロップ回路におけるデータ読込み時間とデータ保持時間との関係を、
（データ読込み時間）＞（データ保持時間）
とすることができ、一定の消費電力のままクロック１周期のあたりのデータ読込み部のＦＥＴＪ３，Ｊ４に供給される電流量を増加することが可能になる。従って、データ読込み部のＦＥＴＪ３，Ｊ４の駆動能力を高めることができ、これにより最高動作周波数ｆｍａｘを向上させることが可能となる。
（実施例２）
図４は、本発明の第２の実施例に係わるＴ−ＦＦを示すブロック図である。従来例では図１９のように、ＦＦ１及びＦＦ２のクロック入力端ＣＫ，／ＣＫがＤＣ的に結合されて端子ＣＫ及び端子Ｖｒｅｆへ接続されていた。これに対して本実施例では、ＦＦ１のクロック入力端／ＣＫ１とＦＦ２のクロック入力端ＣＫ２とをＤＣ的に分離し、新たなバイアス端子Ｖｂｉａｓ１及びＶｂｉａｓ２を設けることで、ＦＦ１，ＦＦ２における各々のＤＣバイアス値を個別に変化させることを可能にしている。
【００３７】
ここで、ＦＦ１，ＦＦ２を構成するフリップフロップ回路は、図１又は図１８のいずれの回路であってもよい。ＤＣバイアス値は本実施例のフリップフロップ回路が形成されるＩＣ内に設けた抵抗によって設定してもよいし、外部からコントロールできるようＩＣ内に設けたパッドに接続し、外部から電圧を与えてもよい。これによって、ＤＣバイアス値の変化によってデータ読込み時間とデータ保持時間を任意に設定することができる。
【００３８】
例えば、ＦＦ１のデータ読込み部とＦＦ２のデータ保持部へ入力されるクロックに加えるＤＣバイアス値をＶｄｃ１，ＦＦ１のデータ保持部とデータ読込み部へ入力されるクロックのＤＣバイアス値を各々Ｖｂｉａｓ１，Ｖｂｉａｓ２とおくと、Ｖｄｃ１＞Ｖｂｉａｓ１、かつＶｄｃ１＜Ｖｂｉａｓ２（即ち、Ｖｂｉａｓ１＝Ｖｄｃ１−Ｘ，Ｖｂｉａｓ２＝Ｖｄｃ１＋Ｘ、但しＸ＞０）としたとき、ＦＦ１とＦＦ２の両方が（データ読込み時間）＞（データ保持時間）となる方向へ変化する。従来例ではＦＦ１の／ＣＫ１、ＦＦ２のＣＫ２がＤＣ的に結合されていたため、ＦＦ１とＦＦ２の両方が（データ読込み時間）＞（データ保持時間）とすることが不可能であったのに対し、本実施例ではこれを可能とし高速化が図れる。
【００３９】
以上の実施例の応用分野としては高速な入力信号を分周する必要がある回路、例えばプリスケーラの初段の分周器、又はマルチプレクサ、デマルチプレクサの初段の分周器などがあげられる。
【００４０】
なお、（データ読込み時間）＞（データ保持時間）と設定した場合、高速化は達成できるが、データ読込み部とデータ保持部の動作する時間が完全に切り離されずデータ保持部がＯＮの場合も、データ読込み部に電流が流れる。このため、図１のフリップフロップ回路を用いてＴ−ＦＦを構成したとき、入力されるクロック信号が“Ｌ”レベルの場合の動作が不安定となり、低周波領域では動作が不安定となり、誤動作を起こすことがある。
【００４１】
これの解決方法として、図４においてＦＦ１，ＦＦ２に用いるフリップフロップ回路として図１の回路を用い、低周波領域において、ＦＦ１のデータ読込み部とＦＦ２のデータ保持部へ入力されるクロックに加えるＤＣバイアス値をＶｄｃ１、ＦＦ１のデータ保持部とデータ読込み部へ入力されるクロックのＤＣバイアス値を各々Ｖｄｃ１＜Ｖｂｉａｓ１、かつＶｄｃ１＞Ｖｂｉａｓ２（即ち、Ｖｂｉａｓ１＝Ｖｄｃ１−Ｘ，Ｖｂｉａｓ２＝Ｖｄｃ１＋Ｘ、但しＸ＜０）とおくことによって、（データ読込み時間）＞（データ保持時間）と設定されていた関係を（データ読込み時間）≦（データ保持時間）とすることができ、外部電圧の調整で低周波領域での動作を可能とする。
【００４２】
このように、外部からの電圧の調整で低周波領域の動作を可能とすることにより、低周波から高周波まで周波数を掃引させる必要がある測定器に用いる分周器などにも本発明を適用することができる。
（実施例３）
図５は、本発明の第３の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号付して、その詳しい説明は省略する。基本的な構成は図１と同様であり、本実施例では、負荷ＺＬ として抵抗のみを用いている。
【００４３】
この場合、クロック入力用差動対のＦＥＴＪ１，Ｊ２のゲート幅をＷｃ、データ読込み部差動対のＦＥＴＪ３，Ｊ４のゲート幅をＷｄ、データ保持部差動対のＦＥＴＪ５，Ｊ６のゲート幅をＷｌとすると、ゲート幅Ｗｃ，Ｗｄ，Ｗｌとの関係は、Ｗｃ≧Ｗｄ≧ＷｌでもＷｃ≦Ｗｄ≧Ｗｌでもよい。
【００４４】
また、本実施例と同様の効果は、クロック入力用の差動対を構成するＦＥＴのしきい値の関係を（ＦＥＴＪ２のしきい値）＞（ＦＥＴＪ１のしきい値）とした場合にも得られる。（ＦＥＴＪ２のしきい値）＞（ＦＥＴＪ１のしきい値）とすることによって、ＦＥＴＪ１に流れる電流量を増加させることができ、フリップフロップ回路におけるデータ読込み時間とデータ保持時間の関係を（データ読込み時間）＞（データ保持時間）とすることができる。また、（ＦＥＴＪ２のしきい値）＞（ＦＥＴＪ１のしきい値）で、かつＦＥＴＪ１と並列にＦＥＴＪ２１を加えた場合でも同様の効果が得られる。
（実施例３の変形例）
図６は、第３の実施例の変形例を示す図である。この例は、図５のＦＥＴＪ２１のゲート端子Ｇ２１をＦＥＴＪ２１のソース端子に接続したものである。このような構成であれば、Ｇ２１のバイアス回路が不要となる。
【００４５】
図７は、第３の実施例の別の変形例を示す図である。この例では、図６のような構成のフリップ・フロップの２つＦＦ１，ＦＦ２を並列に設け、ＦＦ１のＦＥＴＪ２１のゲート端子をＦＦ２のＦＥＴＪ２２のソース端子に接続し、かつＦＦ２のＦＥＴＪ２２のゲート端子をＦＦ１のＦＥＴＪ２１のソース端子に接続している。
【００４６】
このような構成であれば、クロック入力が単相のとき、ＦＦ１のＦＥＴＪ２１のソース端子及びＦＦ２のＦＥＴＪ２２のソース端子は各々クロック入力信号ＣＫに対して同相、逆相の位相関係となる。従って、このような接続を行うことで、ＦＦ１，ＦＦ２のデータ読み込み部がＯＮになるときＦＥＴＪ２１，ＦＥＴＪ２２のゲート−ソース間電圧が上昇し、データ読み込み部がＯＮの時に流れる電流量が増加して高周波動作が可能となる。
（実施例４）
図８は、本発明の第４の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号付して、その詳しい説明は省略する。基本的な構成は図１と同様であり、本実施例では、負荷ＺＬ として抵抗とインダクタを直列接続したものを用いている。
【００４７】
一般に、フリップフロップの負荷にインダクタを用いることで高速化がはかれる。従来例のフリップフロップ回路の負荷として抵抗とインダクタを直列接続したものを用いる場合と比較して、本実施例ではフリップフロップ回路自体を（データ読込み時間）＞（データ保持時間）とすることで高速化が可能であるので、インダクタの効果によって高速化をはかる周波数帯域を従来例より更に高く設定でき、従来例と比較して使用するインダクタンスの値が小さくてすむ。
【００４８】
インダクタとしてスパイラルインダクタを用いる場合、使用するインダクタンスの値が大きいと自己共振周波数が低下し、回路の誤動作を引き起こす可能性がある。本実施例で用いるインダクタの値は従来例と比較して小さいことから、インダクタの自己共振周波数の低下による誤動作によってフリップフロップ回路の動作周波数領域が低下する問題を解決できる。
【００４９】
また、隣接したインダクタＬ１，Ｌ２を近付けた場合に生じる相互インダクタンスは、インダクタＬ１，Ｌ２間の距離が近付くほど大きくなり、使用するインダクタＬ１，Ｌ２の値が大きい場合には、相互インダクタンスの影響が大きくなり回路が誤動作を起こし動作周波数範囲が低下する可能性があった。
【００５０】
本実施例で用いるインダクタの値は従来例と比較して小さいことから、相互インダクタンスの増加による動作周波数範囲の低下による問題を解決でき、かつインダクタＬ１，Ｌ２間の距離を近付けてレイアウトできることから、フリップフロップ回路をレイアウトするのに必要な面積を小さくすることができ、チップ面積増大に伴うコストの増大を避けることができる。
【００５１】
なお、本発明はフリップフロップの負荷として抵抗のみの場合と負荷にインダクタを使用する場合の両方について有効であるが、以下の実施例では抵抗のみを負荷とする場合について説明する。
（実施例５）
図９は、本発明の第５の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号付して、その詳しい説明は省略する。
【００５２】
基本的な構成は前記図１８と同様であるが、本実施例ではこれに加えて、ドレインがデータ読込み部の差動対につながるようにＦＥＴＪ３１を加え、ＦＥＴＪ３１のソースは保護抵抗Ｒ７を介して電源Ｖｓｓに接続し、ゲートＧ３１にはＤＣ電位を接続している。
【００５３】
図９のフリップフロップ回路を２段接続してＴ−ＦＦを作るときは、ＦＦ１側のＧ３１とＦＦ２側のＧ３１を接続する。Ｇ３１のＤＣ電位を調節することによってＦＥＴＪ３１に流れる電流量を調整、データ読込み時間とデータ保持時間の割合を制御して、低周波領域ではＦＥＴＪ３１に電流が流れないように設定し、高周波領域ではＦＥＴＪ３１に電流が流れるように設定することで、低周波領域も可能となりかつ高速化が達成できる。
【００５４】
本実施例では、図４の実施例が制御電源が２つ必要であったのに対し、制御電源が単一で済む。特に、ＦＥＴＪ３１にエンハンストモード型のＦＥＴを使用した場合は、ＦＥＴのゲート・ソース間電圧が正のときにのみ電流が流れる。従って、低周波領域におけるＧ３１に与える電圧と電源電圧Ｖｓｓとの差をＦＥＴＪ３１のしきい値以下と設定することによって、（データ読込み時間）＝（データ保持時間）となり、低周波領域の動作が可能となる。
【００５５】
この場合、Ｇ３１に与える電圧と電源電圧Ｖｓｓとの差は正であるので、ＧＮＤとＶｓｓとの間を抵抗を用い電圧を分割しＧ３１に接続すると共に、Ｇ３１をＩＣ内に設けたパッドに接続し、外部からパッドに与える電圧を制御することによって、従来例より高周波動作が可能であると共に、低周波領域の動作時にはＧ３１に外部から電圧を与えず、回路の消費電力を変化させずに動作させることが可能である。
（実施例６）
図１０は、本発明の第６の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号付して、その詳しい説明は省略する。
【００５６】
本実施例では図１の構成に加え、データ保持部差動対を構成するＦＥＴＪ５，Ｊ６のソースにドレインがつながるようにデータ保持時間増大用のＦＥＴＪ３２を加え、ＦＥＴＪ３２のソースを保護抵抗Ｒ７を介して電源Ｖｓｓに接続し、ゲートＧ３２にはＤＣ電位を接続している。
【００５７】
図１０のフリップフロップ回路を２段接続してＴ−ＦＦを作るとき、ＦＦ１側のＧ３２とＦＦ２側のＧ３２を接続する。Ｇ３２のＤＣ電位を調節することによってＦＥＴＪ３２に流れる電流量を制御してデータ読込み時間とデータ保持時間の割合を制御して、低周波領域から動作が可能でかつ高速化が達成できる。
【００５８】
本実施例の場合も制御電源が単一で済む。また、ＦＥＴＪ３２のゲートＧ３２を数ｋΩの抵抗を介して電源電圧Ｖｓｓに接続、かつＧ３２をＩＣ内部に設けたパッドに接続する構成にすることによって、低周波動作時には外部からパッドに一定電位の電圧を与え、（データ読込み時間）＝（データ保持時間）とし、高周波動作時にはパッドをオープンの状態にして、（データ読込み時間）＞（データ保持時間）とすることで、低周波動作から高周波動作まで可能となる。なお、この場合は高周波動作時にＦＥＴＪ３２には電流が流れないため、高周波動作時での消費電力を低周波領域の動作時の消費電力よりも低減できる。
（実施例７）
図１１は、本発明の第７の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号付して、その詳しい説明は省略する。
【００５９】
本実施例では、ＦＦ１内にＦＥＴＪ４１，４２からなる補助差動対を設け、ＦＦ２内にＦＥＴＪ４３，４４からなる補助差動対を設け、これらの差動対のＪ４１，Ｊ４３のドレインを各々ＦＦ１のデータ読込み部差動対とＦＦ２のデータ読込み部差動対に接続し、Ｊ４２，Ｊ４４のドレインを各々ＦＦ１のデータ保持部差動対とＦＦ２のデータ保持部差動対に接続する。そして、Ｊ４１，Ｊ４３のゲートをＧ４１に、Ｊ４２，Ｊ４４のゲートをＧ４２に接続する。また、Ｊ４１〜４４のソースを共通接続してＦＥＴＪ４５のドレインに接続し、ＦＥＴＪ４５のソースは保護抵抗Ｒ７を介して電源Ｖｓｓに接続する。
【００６０】
このような構成であれば、ＦＥＴＪ４１，Ｊ４３のゲートＧ４１と、ＦＥＴＪ４２，Ｊ４４のゲートＧ４２のＤＣ電位を調節することにより、データ読込み時間とデータ保持時間との割合を制御することができる。このとき、ＦＦ１とＦＦ２には本発明の実施例である図１を用いてもよいし、従来例の図１８を用いてもよい。また、ゲートＧ４１をＣＫに接続してもよい。
（実施例７の変形例）
図１２は、第７の実施例の変形例を示す図であり、フリップフロップ回路の１つ分を示している。フリップフロップ回路にＦＥＴＪ３１，Ｊ３２からなる差動対を設け、各々のゲート端子Ｇ３１及びＧ３２に加えるバイアスでデータ読み込み時間、保持時間をコントロールする。これにより、第７の実施例と同様の効果が得られる。
（実施例８）
図１３は、本発明の第８の実施例に係わるフリップ・フロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６１】
この実施例の構成は前記図５に示す第３の実施例と類似しているが、第３の実施例とは異なり、ＦＥＴＪ１ではなくＦＥＴＪ２と並列にＦＥＴＪ３１を設け、ＦＥＴＪ３１のゲートＧ３１を外部端子としている。
【００６２】
このような構成であれば、ＦＥＴＪ３１のゲート端子Ｇ３１でデータ読み込み時間、保持時間をコントロールすることができる。より具体的には、ＦＥＴＪ３１とＦＥＴＪ２の並列回路をＦＥＴＪ１と同じ電流容量にすれば、ＦＥＴＪ３１のＯＦＦによりデータ保持時間を減少させることができる。即ち、ＦＥＴＪ３１がＯＮで（データ読み込み時間）＝（データ保持時間）とすることができ、ＦＥＴＪ３２がＯＦＦで（データ読み込み時間）＞（データ保持時間）とすることができ、低周波動作から高周波動作まで可能となる。
（実施例８の変形例）
図１４は、第８の実施例の変形例であり、ＦＥＴＪ３１のドレインをＦＥＴＪ５１，Ｊ５２からなる差動対のソースに接続している。ＦＥＴＪ５１のゲート及びドレインはＦＥＴＪ５のゲート及びドレインとそれぞれ共通接続され、ＦＥＴＪ５２のゲート及びドレインはＦＥＴＪ６のゲート及びドレインとそれぞれ共通接続されている。
【００６３】
このような構成であれば、高周波動作時にはＧ３１端子に加えるバイアスを制御してＦＥＴＪ３１のドレインに電流を流さないようにする。このとき、データ保持部を構成するＦＥＴＪ５１，Ｊ５２からなる差動対が動作しなくなることで、データ保持部のＦＥＴのゲート幅が減少したように見え、データ保持部の負荷容量が減少し、より高速化が達成できる。
（実施例９）
図１５は、本発明の第９の実施例に係わるフリップ・フロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６４】
本実施例は、図１８に示した従来例の負荷部分の構成を改良したものである。抵抗Ｒ１，Ｒ２、及びこれらに各々直列にインダクタＬ１，Ｌ２を負荷として備え、かつトランジスタＪ３，Ｊ４のドレインと上記負荷との間に抵抗Ｒ１１，Ｒ１２を備え、データ保持部の差動対を構成するトランジスタＪ５，Ｊ６のドレインを各々上記Ｒ１，Ｌ１及びＲ２，Ｌ２から構成される負荷に接続、かつトランジスタＪ３，Ｊ４のドレインを各々ソースフォロアを構成するトランジスタＪ８，Ｊ９のゲートに接続したことを特徴とするものである。
【００６５】
このような構成とすることによって、データ読込み側がＯＮのときの振幅は（Ｒ１＋Ｒ１１＋ｊωＬ１）ｉとなり、データ保持側がＯＮのときの振幅は（Ｒ１＋ｊωＬ１）ｉとなり、データ保持側で振幅が小さくなる（但し、Ｒ１＝Ｒ２，Ｒ１１＝Ｒ１２，Ｌ１＝Ｌ２、ｉはＪ７に流れる電流）。即ち、データ保持時間において負荷の値が減少し、インダクタの自己共振によってインピーダンスが増大する悪影響を相殺し、ダンピングすることが可能である。
【００６６】
図１６は、図１５のフリップフロップをマスタスレーブＤ−ＦＦに適用した場合について、本発明と従来例とのシミュレーションによる比較を示す。太線が本発明の実施例、細線が従来例である。入力信号は１０Ｇｂｐｓの（‥０１０１１０１‥）信号とし、インダクタは１ｎＨであり、その自己共振周波数は５ＧＨｚである。論理振幅は０．８Ｖとし、Ｒ１１，Ｒ１２の抵抗値は、振幅は０．１Ｖとなるように設定した。
【００６７】
図１６から分かるように、従来例では誤動作を起こしているのに対し、本発明の実施例では正常な出力信号が得られていることが分かる。なお、Ｒ１１，Ｒ１２の値が大きいほどダンピングの効果が大きくなるが、それに伴い負荷が増加し、遅延時間も増加してしまう。従って、Ｒ１１，Ｒ１２の値をＲ１及びＲ２の値の１０％から２５％とした場合に高速性と安定性を兼ね備えることができる。
（実施例１０）
図１７は、本発明の第１０の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６８】
本実施例も、図１８に示した従来例の負荷部分の構成を改良したものである。基本的な構成は図１８と同様であり、負荷として、抵抗Ｒ１とインダクタＬ１を直列接続し、また抵抗Ｒ２にインダクタＬ２を直列接続している。そして、データ保持部差動対を構成するトランジスタＪ５，Ｊ６にトランジスタＪ９５，Ｊ９６をそれぞれ並列的に接続している。具体的には、トランジスタＪ９５のソースはトランジスタＪ５のソースに接続され、トランジスタＪ９５のドレインは抵抗Ｒ２とインダクタＬ２の接続点に接続されている。トランジスタＪ９６のソースはトランジスタＪ６のソースに接続され、トランジスタにＪ９６のドレインは抵抗Ｒ１とインダクタＬ１の接続点に接続されている。
【００６９】
このような構成とすることによって、データ読込み側がＯＮのときの振幅は（Ｒ１＋ｊωＬ１）ｉとなり、データ保持側がＯＮのときの振幅は（Ｒ１＋ｊωＬ１）ｉ１＋ｊωＬ１・ｉ２となり、データ保持側で振幅が小さくなる（但し、Ｒ１＝Ｒ２，Ｌ１＝Ｌ２，ｉ＝ｉ１＋ｉ２：ｉ１はＪ５又はＪ６に流れる電流、ｉ２はＪ９５又はＪ９６に流れる電流）。即ち、データ保持時にＲ１，Ｒ２へ流れる電流を減少させることによりダンピングを行わせることができ、第９の実施例と同様の効果が得られる。
【００７０】
また、本実施例では第９の実施例に比して、抵抗Ｒ１，Ｒ２の分割が不要となることから、レイアウト面積の増大を抑えることができる。なお、トランジスタＪ９５，Ｊ９６はトランジスタＪ５，Ｊ６にゲートを共通接続し、かつソースも共通接続しているので、トランジスタＪ５，Ｊ６の近傍に極めて小さい面積で形成でき、これらのトランジスタの増加によるレイアウト面積の増大は殆ど無視できる。
【００７１】
なお、本発明は上述した各実施例に限定されるものではない。実施例では、ＭＯＳトランジスタを用いたＳＣＦＬ回路で説明したが、バイポーラトランジスタを用いたＥＣＬ回路に適用することもできる。さらに、実施例ではＴ−ＦＦについて説明したが、Ｄ−ＦＦに適用できるのは勿論のことである。また、図４、図９、図１０及び図１１の本発明の実施例の回路はフリップフロップ外部電圧から制御することでフリーランの周波数を変化させることができるので、Ｔ−ＦＦのみでなく電圧制御型発振器としても使用できる。
【００７２】
また、本発明は各実施例を単独で実施するに限らず、種々の実施例を適宜組み合わせて実施することができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７３】
【発明の効果】
以上説明したように本発明によれば、データ読込み時間可変用のトランジスタ、バイアス端子Ｖｂｉａｓ１，Ｖｂｉａｓ２又は補助差動対等を設けることにより、（データ読込み時間）＞（データ保持時間）とすることができ、一定の消費電力のままクロック１周期あたりのデータ読込み部のトランジスタに供給される電流量を増加させることができる。従って、データ読込み部のトランジスタの駆動能力を高めることができ、消費電力を殆ど増加させずにより高速な動作を可能とするフリップフロップ装置を実現することが可能となる。
【００７４】
また、（データ読込み時間）と（データ保持時間）との関係を任意に制御することができ、高周波から低周波にわたる広い周波数帯域で安定に動作させることができるフリップ・フロップ装置を実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わるフリップフロップ回路を示す回路構成図。
【図２】図１のフリップフロップ回路の動作原理を示す図。
【図３】図１のフリップフロップ回路から構成されるＴ−ＦＦの入力感度特性をシミュレーションで従来例と比較した結果を示す図。
【図４】第２の実施例に係わるＴ−ＦＦを示すブロック図。
【図５】第３の実施例に係わるフリップフロップ回路を示す回路構成図。
【図６】第３の実施例の変形例を示す回路構成図。
【図７】第３の実施例の別の変形例を示す回路構成図。
【図８】第４の実施例に係わるフリップフロップ回路を示す回路構成図。
【図９】第５の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１０】第６の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１１】第７の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１２】第７の実施例の変形例を示す回路構成図。
【図１３】第８の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１４】第８の実施例の変形例を示す回路構成図。
【図１５】第９の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１６】図１５のフリップフロップをマスタスレーブＤ−ＦＦに適用した場合について、本発明と従来例とのシミュレーションによる比較を示す図。
【図１７】第１０の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１８】従来のＳＣＦＬフリップフロップ回路を示す回路構成図。
【図１９】図１８のフリップフロップ回路を２段接続したＴ−ＦＦの構成図。
【図２０】図１８のフリップフロップ回路のクロック信号入力差動対に周期Ｔのサイン波を入力したときの動作の説明図。
【符号の説明】
Ｊ１〜Ｊ１５，Ｊ２１，Ｊ３１，Ｊ３２，Ｊ４１〜Ｊ４５…ＦＥＴ
Ｒ１〜Ｒ７…抵抗
Ｄ１，Ｄ２…ダイオード
Ｌ１，Ｌ２…インダクタ
【産業上の利用分野】
本発明は、高速で動作させる分周器等に用いられるフリップフロップ装置に係わり、特に回路形式としてＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ−Ｌｏｇｉｃ ）や（Ｓｏｕｒｃｅ−Ｃｏｕｐｌｅｄ−ＦＥＴ−Ｌｏｇｉｃ）等を用いたフリップフロップ装置に関する。
【０００２】
【従来の技術】
従来、デジタル信号処理を高速動作させる回路形式として、ＥＣＬやＳＣＦＬ等が用いられる。ＥＣＬ及びＳＣＦＬでは、トランジスタを縦積みすることで信号の伝搬時間を少なくし高速化を可能とする。分周器においても高速に動作させたい場合には、ＥＣＬ又はＳＣＦＬでフリップフロップ回路を構成し、このフリップフロップ回路を２段接続したＴ−ＦＦ（Ｔｏｇｇｌｅ−Ｆｌｉｐ−Ｆｌｏｐ）として１／２分周器とすることが多い。以下、用いるトランジスタをＦＥＴを例にとって説明するが、バイポーラトランジスタでも同様である。
【０００３】
図１８に、従来のＳＣＦＬフリップフロップ回路の構成を示す。Ｒ１，Ｒ２は負荷抵抗、ＦＥＴＪ３，Ｊ４はデータ読込み部の差動対、ＦＥＴＪ５，Ｊ６はデータ保持部の差動対、ＦＥＴＪ１，Ｊ２はクロック入力用の差動対、ＦＥＴＪ７はこれらの差動対に電流を供給するための定電流原として用いる。各々の差動対は同じゲート幅、しきい値を持つ２つのＦＥＴから構成されている。
【０００４】
また、ＦＥＴＪ８，Ｊ９，Ｊ１０，Ｊ１１はソースフォロアとしての役割を果たすのと同時にデータ保持部にラッチ動作させるため、その出力をＦＥＴＪ５，Ｊ６のゲートに接続し正帰還をかけるのに使用される。Ｄ１，Ｄ２はソースフォロアで使われるレベルシフト用ダイオード、Ｒ３，Ｒ４，Ｒ５，Ｒ６は保護抵抗である。また、ＶｂはＦＥＴＪ７，Ｊ１０，Ｊ１１に与えるＤＣ電圧、Ｖｓｓは負の電源である。
【０００５】
図１９は、図１８のフリップフロップ回路を２段接続したＴ−ＦＦの構成図である。図中のＦＦ１，ＦＦ２は図１８のフリップフロップ回路を示す。ＦＦ２の反転出力端Ｑの信号をＦＦ１の非反転入力端／Ｄへ、ＦＦ２の反転出力端／Ｑの信号をＦＦ１の非反転入力端Ｄへ接続することによって、入力するクロック信号の１／２の周期の信号を生成することができる。
【０００６】
ＦＥＴＪ１２，Ｊ１３によって構成されるソースフォロアは、後段の回路を駆動する能力を向上させるために使用する。端子ＣＫはクロック信号を入力、端子Ｖｒｅｆはリファレンス電圧を与える端子であるが、クロック信号ＣＫの逆相信号／ＣＫを入力する場合もある。
【０００７】
図２０は、図１８のフリップフロップ回路のクロック入力用差動対に周期Ｔのサイン波を入力したときの動作の説明図である。縦軸は電流値、横軸は時間を示す。図中のＡがデータ読込み部差動対に供給される電流、Ｂがデータ保持部差動対に供給される電流を示す。
【０００８】
図１８のＦＥＴＪ７のドレインに流れる電流量は一定であることから、データ読込み部差動対に供給される電流とデータ保持部差動対に供給される電流の合計値は常に一定である。従って、データ読込み部差動対に電流が流れ込む時、即ちデータ読込み部がＯＮの時、データ保持部はＯＦＦとなる。そして、データ読込み部がＯＦＦの時、データ保持部はＯＮとなる。
【０００９】
ここで、データ読込み部がＯＮの時間をデータ読込み時間、データ保持部がＯＮの時間をデータ保持時間とすると、クロック入力用差動対を構成するＦＥＴＪ１とＪ２はゲート幅及びしきい値が同じであるため、クロック１周期にかかる時間Ｔに占めるデータ読込み時間（Ｄ）とデータ保持時間（Ｔ−Ｄ）は各々Ｔ／２であることから、
（データ読込み時間）＝（データ保持時間）
となり、図１８のフリップフロップ回路ではデータ読込み部とデータ保持部の動作する時間が分離されている。
【００１０】
次に、フリップフロップ回路を２段接続したＴ−ＦＦの動作について説明する。図１９のＴ−ＦＦにおいて、ＣＫに入力されるクロック信号が“Ｈ”レベルのとき、ＦＦ１ではデータ読込み部はＯＮ、データ保持部はＯＦＦとなり、ＦＦ２ではデータ読込み部はＯＦＦ、データ保持部はＯＮとなる。このクロック信号が“Ｈ”レベルの状態ではＦＦ２のデータ保持部からＦＦ１のデータ読込み部へ反転した信号が入力され、ＦＦ１のデータ読込み部の信号が反転する。
【００１１】
入力されるクロック信号が“Ｌ”レベルのとき、図１９のＦＦ１ではデータ読込み部はＯＦＦ、データ保持部はＯＮとなり、ＦＦ２ではデータ読込み部はＯＮ、データ保持部はＯＦＦとなる。このクロック信号が“Ｌ”レベルの状態では、ＦＦ１のデータ読込み部とＦＦ２のデータ保持部はＯＦＦとなり、クロック信号が“Ｈ”レベルのとき反転したＦＦ１のデータ読込み部の信号がＦＦ１のデータ保持部を通じてＦＦ２のデータ読込み部へ送り込まれることになる。
【００１２】
このような動作が繰り返されることによって、入力クロック信号の２倍の周期を持つ信号、即ち入力クロック信号の１／２の周波数の信号が生成される。このＴ−ＦＦは図１８のフリップフロップ回路を２つ使用していることから、ＦＦ１のデータ読込み部及びＦＦ２のデータ保持部とＦＦ１のデータ保持部及びＦＦ２のデータ読込み部との間が時間的に分離されることにより、高周波領域からほぼＤＣに近い低周波領域まで安定した動作が可能である。
【００１３】
ところで、図１９のＴ−ＦＦの最高動作周波数ｆｍａｘは図１８のフリップフロップ回路の遅延時間をτとおくと、ｆｍａｘ＝１／２・τで近似できる。遅延時間τは主に直接負荷抵抗を駆動するデータ読込み部のＦＥＴＪ３，Ｊ４の駆動能力、及び配線容量や寄生容量などから決まる値である。ＦＥＴＪ３，Ｊ４の駆動能力は主にＦＥＴに供給される電流量によって決まり、この電流量が多い場合に駆動能力が増加する。
【００１４】
しかし、フリップフロップ回路においてＦＦ１，ＦＦ２のデータ読込み部がＯＮである時間は入力されるクロック信号の周期Ｔの半分のＴ／２でしかない。従って、直接負荷抵抗を駆動するデータ読込み部のＦＥＴＪ３，Ｊ４に供給されるクロック一周期あたりの平均電流量は、フリップフロップ回路の定電流源であるＦＥＴＪ７のドレインに流れる電流量の半分にしかならないため、ＦＥＴの駆動能力が低下しＴ−ＦＦのｆｍａｘが減少してしまう。ＦＥＴの駆動能力を高めてｆｍａｘを向上させるには、フリップフロップ回路に流れる電流量を増加させるのが有効であるが、そのためには消費電力が大きくなってしまう、という問題があった。
【００１５】
一方、図１８に示した従来のＳＣＦＬフリップフロップ回路において、負荷抵抗Ｒ１，Ｒ２にインダクタを直列に接続することにより、高速動作時にピーキングを掛けて高速化をはかる試みがある。しかし、負荷にインダクタを設けることで、インダクタに付随する寄生容量によって自己共振数で並列共振が起きた場合、インダクタのインピーダンスが無限大となる。そして、入力信号の周波数成分がインダクタの自己共振周波数に近い場合、フリップフロップ回路が誤動作する可能性があった。
【００１６】
【発明が解決しようとする課題】
このように、従来のフリップフロップ回路においては、トランジスタの駆動能力を高めて最高動作周波数ｆｍａｘを向上させるためにフリップフロップ回路に流れる電流量を増加させると、回路の消費電力が大きくなってしまうという問題があった。また、負荷にインダクタを設けると、その自己共振数の影響でフリップフロップ回路が誤動作を起こす可能性があった。
【００１７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、消費電力を殆ど増加させずにより高速な動作を可能とするフリップフロップ装置を提供することにある。
【００１８】
また、本発明の他の目的は、フリップ・フロップ回路の負荷にインダクタを用いた場合でも、その自己共振の影響による誤動作を防ぎつつ、高速な動作を可能とするフリップフロップ装置を提供することにある。
【００１９】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明（請求項１）は、制御電極がデータ入力端子となる一対のトランジスタにより構成されたデータ読込み部差動対と、制御電極が出力端子に接続される一対のトランジスタにより構成されたデータ保持部差動対と、制御電極がクロック入力端子となる一対のトランジスタにより構成されたクロック入力用差動対とを備え、クロック入力用差動対を構成する各トランジスタの第１の主電極の一方がデータ読込み部差動対を構成する各トランジスタの第２の主電極に接続され、他方がデータ保持部差動対を構成する各トランジスタの第２の主電極に接続されたＳＣＦＬ（Ｓｏｕｒｃｅ−Ｃｏｕｐｌｅｄ−ＦＥＴ−Ｌｏｇｉｃ）又はＥＣＬ（Ｅｍｉｔｔｅｒ−Ｃｏｕｐｌｅｄ−Ｌｏｇｉｃ ）のフリップフロップ装置において、クロック入力用差動対を構成する一対のトランジスタのうち、第１の主電極がデータ読込み部差動対（又はデータ保持部差動対）を構成する各トランジスタの第２の主電極に接続されたトランジスタと並列に、データ読込み時間可変用のトランジスタを設けたことを特徴とする。
【００２０】
また、本発明（請求項２）は、上記構成のフリップフロップ装置において、データ読込み部差動対（又はデータ保持部差動対）を構成する各トランジスタの第２の主電極と電源Ｖｓｓとの間に、データ読込み時間可変用（又はデータ保持時間可変用）のトランジスタを設けたことを特徴とする。
【００２１】
また、本発明（請求項３）は、一対のトランジスタにより構成されたデータ読込み部差動対と、一対のトランジスタにより構成されたデータ保持部差動対と、一対のトランジスタにより構成されて２つのクロック入力端子ＣＫ，／ＣＫを有するクロック入力用差動対と、からなるフリップフロップ回路を２段縦列接続したマスタ・スレーブ型フリップフロップ装置において、第１のフリップフロップ回路のクロック入力端子ＣＫ１，／ＣＫ１と第２のフリップフロップ回路のクロック入力端子ＣＫ２，／ＣＫ２のうち、ＣＫ１と／ＣＫ２を接続し、かつ／ＣＫ１とＣＫ２を電気的に分離して新たなバイアス端子Ｖｂｉａｓ１とＶｂｉａｓ２を設けたことを特徴とする。
【００２２】
また、本発明（請求項４）は、一対のトランジスタにより構成されたデータ読込み部差動対と、一対のトランジスタにより構成されたデータ保持部差動対と、一対のトランジスタにより構成されて２つのクロック入力端子ＣＫ，／ＣＫを有するクロック入力用差動対と、からなるフリップフロップ回路を２段縦列接続したマスタ・スレーブ型フリップフロップ装置において、第１及び第２のフリップフロップ回路内に、一対のトランジスタの第１の主電極の一方がデータ読込み部差動対に接続され、他方がデータ保持部差動対に接続された補助差動対をそれぞれ設け、各々の補助差動対を構成する各トランジスタのうち、第１の主電極がデータ読込み部差動対に接続されたもの同士とデータ保持部差動対に接続されたもの同士とでそれぞれ第２の主電極を共通接続したことを特徴とする。
【００２３】
また、本発明は、上記構成のフリップフロップ装置において、クロック入力用差動対を構成する一対のトランジスタのうち、データ読込み部差動対に接続されたトランジスタと並列に、データ読込み時間増大用のトランジスタを設け、かつデータ保持部差動対を構成する各トランジスタの第２の主電極と電源Ｖｓｓとの間に、データ保持時間可変用のトランジスタを設けたことを特徴とする。
【００２４】
ここで、本発明の望ましい実施態様としては、次のものがあげられる。
（１） トランジスタとしてＭＯＳトランジスタ等のＦＥＴを用い、制御電極はゲート、第１の主電極はドレイン、第２の主電極はソースであること。
（２） トランジスタとしてバイポーラトランジスタを用い、制御電極はベース、第１の主電極はコレクタ、第２の主電極はエミッタであること。
（３） データ読込み部差動対及びデータ保持部差動対における負荷として、抵抗又は抵抗とインダクタの直列回路を用いたこと。
（５） 請求項４において、補助差動対を構成する各トランジスタの第２の電極と電源Ｖｓｓとの間に定電流源としてのトランジスタを設けること。
【００２５】
また、本発明（請求項５）は、制御電極がデータ入力端子となる一対のトランジスタにより構成されたデータ読込み部差動対と、制御電極が出力端子に接続される一対のトランジスタにより構成されたデータ保持部差動対と、制御電極がクロック入力端子となる一対のトランジスタにより構成されたクロック入力用差動対とを備え、データ読込み部差動対及びデータ保持部差動対の共通負荷として抵抗とインダクタが直列接続されたＳＣＦＬ又はＥＣＬのフリップフロップ装置において、前記データ保持部差動対を構成する各トランジスタに一方の主電極がそれぞれ共通接続され、他方の主電極が前記負荷としての抵抗とインダクタとの接続点にそれぞれ接続された一対の補助トランジスタを設けてなることを特徴とする。
【００２６】
【作用】
本発明（請求項１，２）によれば、データ読込み時間可変用のトランジスタを設け、データ読込み時間を増大させるようにすることにより、フリップフロップ回路におけるデータ読込み時間とデータ保持時間との関係を、
（データ読込み時間）＞（データ保持時間）
とすることができ、一定の消費電力のままクロック１周期のあたりのデータ読込み部のトランジスタに供給される電流量を増加することが可能になる。従って、データ読込み部のトランジスタの駆動能力を高めることができ、これにより最高動作周波数ｆｍａｘを向上させることが可能となる。さらに、データ保持時間可変用のトランジスタを設け、データ保持時間を増大させるようにすることによって、
（データ読込み時間）＜（データ保持時間）
とすることもでき、この場合はより低周波領域での安定した動作が可能となる。この場合、前記データ読込み時間又はデータ保持時間可変用トランジスタの制御電極を外部からコントロールすることにより、（データ読込み時間）と（データ保持時間）との関係を任意に選ぶことができるので、高周波から低周波までの幅広い周波数帯域において安定な動作を実現できる。
【００２７】
また、本発明（請求項３）によれば、新たなバイアス端子Ｖｂｉａｓ１とＶｂｉａｓ２を設けているので、これらのバイアス端子に印加するＤＣバイアス値の変化によって、データ読込み時間とデータ保持時間を任意に設定することができる。例えば、
（データ読込み時間）＞（データ保持時間）
と設定することにより、より高周波領域での動作が可能となる。逆に、
（データ読込み時間）＜（データ保持時間）
と設定することにより、より低周波領域での安定した動作が可能となる。
【００２８】
また、本発明（請求項４）によれば、補助差動対を設けたことによって、（請求項４）と同様にデータ読込み時間とデータ保持時間を任意に設定することができ、より高周波領域での動作又はより低周波領域での動作が可能となる。
【００２９】
また、本発明（請求項５）によれば、補助トランジスタを設けたことにより、データ保持時間においてデータ保持部差動対に流れる電流の一部を、負荷の抵抗をパスしインダクタのみを介して流すことができる。即ち、データ保持時間において負荷の値が減少し、インダクタの自己共振によってインピーダンスが増大する悪影響を相殺し、ダンピングすることが可能となる。従って、フリップ・フロップ回路の負荷にインダクタを用いた場合でも、その自己共振の影響による誤動作を防ぎつつ、高速なフリップフロップ装置を実現することが可能となる。
【００３０】
【実施例】
以下、本発明の実施例を図面を参照して説明する。
（実施例１）
図１は、本発明の第１の実施例に係わるフリップフロップ回路を示す回路構成図である。基本的な構成は前記図１８と同様であるが、本実施例ではこれに加えて、データ読込み時間可変用のトランジスタ（ＦＥＴ）Ｊ２１が設けられている。即ち、クロック入力用の差動対を構成するＦＥＴのうち、そのドレインがデータ読込み部につながるＦＥＴＪ１と並列に、データ読込み時間可変用のＦＥＴＪ２１が接続されている。
【００３１】
このような構成であれば、データ保持部差動対側には１つのＦＥＴＪ２が接続されるのに対し、データ読込み部差動対側には２つのＦＥＴＪ１，Ｊ２１が接続されることになるため、ＦＥＴＪ２１をＯＮ状態にすることにより、データ保持部差動対側よりもデータ読込み部差動対側の方により多くの電流を流すことができ、フリップフロップ回路におけるデータ読込み時間とデータ保持時間との関係を、
（データ読込み時間）＞（データ保持時間）
とすることができる。このため、一定の消費電力のままクロック１周期あたりにデータ読込み部のＦＥＴに供給される電流量を増加することが可能になる。さらに、ＦＥＴＪ２１をＯＦＦ状態にすることで、（データ読込み時間）＝（データ保持時間）とすることができ、低周波での動作も安定に行うことができる。
【００３２】
また、ＦＥＴＪ２１のゲートＧ２１はＦＥＴＪ１のゲートに接続してＣＫと同電位にしてもよいし、別にＤＣバイアスを加えてもよい。データ読込み部差動対におけるＦＥＴＪ３，Ｊ４の負荷ＺＬ としては、抵抗のみ、又は抵抗とインダクタを直列接続したものなどが考えられる。用いるインダクタはスパイラルインダクタ、又はショートスタブ線路などが考えられる。
【００３３】
図２は、図１のフリップフロップ回路の動作原理を示す図である。ＦＥＴＪ２１のゲート幅をＦＥＴＪ１のゲート幅と同じとし、かつＦＥＴＪ２１のゲートＧ２１をＦＥＴＪ１のゲートに接続、同電位にした場合である。縦軸が電流量、横軸が時間を示す。図中Ａがデータ読込み部に流れる電流量、Ｂがデータ保持部に流れる電流量を示す。データ読込み時間Ｄとデータ保持時間（Ｔ−Ｄ）の割合はほぼ２：１となり、データ読込み時間が増加していることが分かる。
【００３４】
図３は、図１のフリップフロップ回路から構成される図１９のＴ−ＦＦの入力感度特性をシミュレーションで従来例と比較したものである。図中ＡがＦＥＴＪ２１のゲート幅をＦＥＴＪ１のゲート幅と同じとし、かつＦＥＴＪ２１のゲートＧ２１をＦＥＴＪ１のゲートに接続して同電位にした場合（実施例）であり、Ｂが従来例である。また、斜線部が動作範囲を示す。
【００３５】
本実施例では、特にクロック入力振幅が小さいときの動作領域が広くなっており、従来例では約８．０ＧＨｚ付近にあったフリーラン周波数が１０．８ＧＨｚ付近まで向上する。また、クロック入力が０．６Ｖｐｐのときの最高動作周波数ｆｍａｘは従来例では１０．０ＧＨｚであったものが１２．０ＧＨｚとなり２０％の高速化が達成できる。
【００３６】
このように本実施例によれば、クロック入力用差動対を構成するＦＥＴＪ１，Ｊ２のうちデータ読込み部差動対に接続されたＦＥＴＪ１と並列にＦＥＴＪ２１を設けているので、フリップフロップ回路におけるデータ読込み時間とデータ保持時間との関係を、
（データ読込み時間）＞（データ保持時間）
とすることができ、一定の消費電力のままクロック１周期のあたりのデータ読込み部のＦＥＴＪ３，Ｊ４に供給される電流量を増加することが可能になる。従って、データ読込み部のＦＥＴＪ３，Ｊ４の駆動能力を高めることができ、これにより最高動作周波数ｆｍａｘを向上させることが可能となる。
（実施例２）
図４は、本発明の第２の実施例に係わるＴ−ＦＦを示すブロック図である。従来例では図１９のように、ＦＦ１及びＦＦ２のクロック入力端ＣＫ，／ＣＫがＤＣ的に結合されて端子ＣＫ及び端子Ｖｒｅｆへ接続されていた。これに対して本実施例では、ＦＦ１のクロック入力端／ＣＫ１とＦＦ２のクロック入力端ＣＫ２とをＤＣ的に分離し、新たなバイアス端子Ｖｂｉａｓ１及びＶｂｉａｓ２を設けることで、ＦＦ１，ＦＦ２における各々のＤＣバイアス値を個別に変化させることを可能にしている。
【００３７】
ここで、ＦＦ１，ＦＦ２を構成するフリップフロップ回路は、図１又は図１８のいずれの回路であってもよい。ＤＣバイアス値は本実施例のフリップフロップ回路が形成されるＩＣ内に設けた抵抗によって設定してもよいし、外部からコントロールできるようＩＣ内に設けたパッドに接続し、外部から電圧を与えてもよい。これによって、ＤＣバイアス値の変化によってデータ読込み時間とデータ保持時間を任意に設定することができる。
【００３８】
例えば、ＦＦ１のデータ読込み部とＦＦ２のデータ保持部へ入力されるクロックに加えるＤＣバイアス値をＶｄｃ１，ＦＦ１のデータ保持部とデータ読込み部へ入力されるクロックのＤＣバイアス値を各々Ｖｂｉａｓ１，Ｖｂｉａｓ２とおくと、Ｖｄｃ１＞Ｖｂｉａｓ１、かつＶｄｃ１＜Ｖｂｉａｓ２（即ち、Ｖｂｉａｓ１＝Ｖｄｃ１−Ｘ，Ｖｂｉａｓ２＝Ｖｄｃ１＋Ｘ、但しＸ＞０）としたとき、ＦＦ１とＦＦ２の両方が（データ読込み時間）＞（データ保持時間）となる方向へ変化する。従来例ではＦＦ１の／ＣＫ１、ＦＦ２のＣＫ２がＤＣ的に結合されていたため、ＦＦ１とＦＦ２の両方が（データ読込み時間）＞（データ保持時間）とすることが不可能であったのに対し、本実施例ではこれを可能とし高速化が図れる。
【００３９】
以上の実施例の応用分野としては高速な入力信号を分周する必要がある回路、例えばプリスケーラの初段の分周器、又はマルチプレクサ、デマルチプレクサの初段の分周器などがあげられる。
【００４０】
なお、（データ読込み時間）＞（データ保持時間）と設定した場合、高速化は達成できるが、データ読込み部とデータ保持部の動作する時間が完全に切り離されずデータ保持部がＯＮの場合も、データ読込み部に電流が流れる。このため、図１のフリップフロップ回路を用いてＴ−ＦＦを構成したとき、入力されるクロック信号が“Ｌ”レベルの場合の動作が不安定となり、低周波領域では動作が不安定となり、誤動作を起こすことがある。
【００４１】
これの解決方法として、図４においてＦＦ１，ＦＦ２に用いるフリップフロップ回路として図１の回路を用い、低周波領域において、ＦＦ１のデータ読込み部とＦＦ２のデータ保持部へ入力されるクロックに加えるＤＣバイアス値をＶｄｃ１、ＦＦ１のデータ保持部とデータ読込み部へ入力されるクロックのＤＣバイアス値を各々Ｖｄｃ１＜Ｖｂｉａｓ１、かつＶｄｃ１＞Ｖｂｉａｓ２（即ち、Ｖｂｉａｓ１＝Ｖｄｃ１−Ｘ，Ｖｂｉａｓ２＝Ｖｄｃ１＋Ｘ、但しＸ＜０）とおくことによって、（データ読込み時間）＞（データ保持時間）と設定されていた関係を（データ読込み時間）≦（データ保持時間）とすることができ、外部電圧の調整で低周波領域での動作を可能とする。
【００４２】
このように、外部からの電圧の調整で低周波領域の動作を可能とすることにより、低周波から高周波まで周波数を掃引させる必要がある測定器に用いる分周器などにも本発明を適用することができる。
（実施例３）
図５は、本発明の第３の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号付して、その詳しい説明は省略する。基本的な構成は図１と同様であり、本実施例では、負荷ＺＬ として抵抗のみを用いている。
【００４３】
この場合、クロック入力用差動対のＦＥＴＪ１，Ｊ２のゲート幅をＷｃ、データ読込み部差動対のＦＥＴＪ３，Ｊ４のゲート幅をＷｄ、データ保持部差動対のＦＥＴＪ５，Ｊ６のゲート幅をＷｌとすると、ゲート幅Ｗｃ，Ｗｄ，Ｗｌとの関係は、Ｗｃ≧Ｗｄ≧ＷｌでもＷｃ≦Ｗｄ≧Ｗｌでもよい。
【００４４】
また、本実施例と同様の効果は、クロック入力用の差動対を構成するＦＥＴのしきい値の関係を（ＦＥＴＪ２のしきい値）＞（ＦＥＴＪ１のしきい値）とした場合にも得られる。（ＦＥＴＪ２のしきい値）＞（ＦＥＴＪ１のしきい値）とすることによって、ＦＥＴＪ１に流れる電流量を増加させることができ、フリップフロップ回路におけるデータ読込み時間とデータ保持時間の関係を（データ読込み時間）＞（データ保持時間）とすることができる。また、（ＦＥＴＪ２のしきい値）＞（ＦＥＴＪ１のしきい値）で、かつＦＥＴＪ１と並列にＦＥＴＪ２１を加えた場合でも同様の効果が得られる。
（実施例３の変形例）
図６は、第３の実施例の変形例を示す図である。この例は、図５のＦＥＴＪ２１のゲート端子Ｇ２１をＦＥＴＪ２１のソース端子に接続したものである。このような構成であれば、Ｇ２１のバイアス回路が不要となる。
【００４５】
図７は、第３の実施例の別の変形例を示す図である。この例では、図６のような構成のフリップ・フロップの２つＦＦ１，ＦＦ２を並列に設け、ＦＦ１のＦＥＴＪ２１のゲート端子をＦＦ２のＦＥＴＪ２２のソース端子に接続し、かつＦＦ２のＦＥＴＪ２２のゲート端子をＦＦ１のＦＥＴＪ２１のソース端子に接続している。
【００４６】
このような構成であれば、クロック入力が単相のとき、ＦＦ１のＦＥＴＪ２１のソース端子及びＦＦ２のＦＥＴＪ２２のソース端子は各々クロック入力信号ＣＫに対して同相、逆相の位相関係となる。従って、このような接続を行うことで、ＦＦ１，ＦＦ２のデータ読み込み部がＯＮになるときＦＥＴＪ２１，ＦＥＴＪ２２のゲート−ソース間電圧が上昇し、データ読み込み部がＯＮの時に流れる電流量が増加して高周波動作が可能となる。
（実施例４）
図８は、本発明の第４の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号付して、その詳しい説明は省略する。基本的な構成は図１と同様であり、本実施例では、負荷ＺＬ として抵抗とインダクタを直列接続したものを用いている。
【００４７】
一般に、フリップフロップの負荷にインダクタを用いることで高速化がはかれる。従来例のフリップフロップ回路の負荷として抵抗とインダクタを直列接続したものを用いる場合と比較して、本実施例ではフリップフロップ回路自体を（データ読込み時間）＞（データ保持時間）とすることで高速化が可能であるので、インダクタの効果によって高速化をはかる周波数帯域を従来例より更に高く設定でき、従来例と比較して使用するインダクタンスの値が小さくてすむ。
【００４８】
インダクタとしてスパイラルインダクタを用いる場合、使用するインダクタンスの値が大きいと自己共振周波数が低下し、回路の誤動作を引き起こす可能性がある。本実施例で用いるインダクタの値は従来例と比較して小さいことから、インダクタの自己共振周波数の低下による誤動作によってフリップフロップ回路の動作周波数領域が低下する問題を解決できる。
【００４９】
また、隣接したインダクタＬ１，Ｌ２を近付けた場合に生じる相互インダクタンスは、インダクタＬ１，Ｌ２間の距離が近付くほど大きくなり、使用するインダクタＬ１，Ｌ２の値が大きい場合には、相互インダクタンスの影響が大きくなり回路が誤動作を起こし動作周波数範囲が低下する可能性があった。
【００５０】
本実施例で用いるインダクタの値は従来例と比較して小さいことから、相互インダクタンスの増加による動作周波数範囲の低下による問題を解決でき、かつインダクタＬ１，Ｌ２間の距離を近付けてレイアウトできることから、フリップフロップ回路をレイアウトするのに必要な面積を小さくすることができ、チップ面積増大に伴うコストの増大を避けることができる。
【００５１】
なお、本発明はフリップフロップの負荷として抵抗のみの場合と負荷にインダクタを使用する場合の両方について有効であるが、以下の実施例では抵抗のみを負荷とする場合について説明する。
（実施例５）
図９は、本発明の第５の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号付して、その詳しい説明は省略する。
【００５２】
基本的な構成は前記図１８と同様であるが、本実施例ではこれに加えて、ドレインがデータ読込み部の差動対につながるようにＦＥＴＪ３１を加え、ＦＥＴＪ３１のソースは保護抵抗Ｒ７を介して電源Ｖｓｓに接続し、ゲートＧ３１にはＤＣ電位を接続している。
【００５３】
図９のフリップフロップ回路を２段接続してＴ−ＦＦを作るときは、ＦＦ１側のＧ３１とＦＦ２側のＧ３１を接続する。Ｇ３１のＤＣ電位を調節することによってＦＥＴＪ３１に流れる電流量を調整、データ読込み時間とデータ保持時間の割合を制御して、低周波領域ではＦＥＴＪ３１に電流が流れないように設定し、高周波領域ではＦＥＴＪ３１に電流が流れるように設定することで、低周波領域も可能となりかつ高速化が達成できる。
【００５４】
本実施例では、図４の実施例が制御電源が２つ必要であったのに対し、制御電源が単一で済む。特に、ＦＥＴＪ３１にエンハンストモード型のＦＥＴを使用した場合は、ＦＥＴのゲート・ソース間電圧が正のときにのみ電流が流れる。従って、低周波領域におけるＧ３１に与える電圧と電源電圧Ｖｓｓとの差をＦＥＴＪ３１のしきい値以下と設定することによって、（データ読込み時間）＝（データ保持時間）となり、低周波領域の動作が可能となる。
【００５５】
この場合、Ｇ３１に与える電圧と電源電圧Ｖｓｓとの差は正であるので、ＧＮＤとＶｓｓとの間を抵抗を用い電圧を分割しＧ３１に接続すると共に、Ｇ３１をＩＣ内に設けたパッドに接続し、外部からパッドに与える電圧を制御することによって、従来例より高周波動作が可能であると共に、低周波領域の動作時にはＧ３１に外部から電圧を与えず、回路の消費電力を変化させずに動作させることが可能である。
（実施例６）
図１０は、本発明の第６の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号付して、その詳しい説明は省略する。
【００５６】
本実施例では図１の構成に加え、データ保持部差動対を構成するＦＥＴＪ５，Ｊ６のソースにドレインがつながるようにデータ保持時間増大用のＦＥＴＪ３２を加え、ＦＥＴＪ３２のソースを保護抵抗Ｒ７を介して電源Ｖｓｓに接続し、ゲートＧ３２にはＤＣ電位を接続している。
【００５７】
図１０のフリップフロップ回路を２段接続してＴ−ＦＦを作るとき、ＦＦ１側のＧ３２とＦＦ２側のＧ３２を接続する。Ｇ３２のＤＣ電位を調節することによってＦＥＴＪ３２に流れる電流量を制御してデータ読込み時間とデータ保持時間の割合を制御して、低周波領域から動作が可能でかつ高速化が達成できる。
【００５８】
本実施例の場合も制御電源が単一で済む。また、ＦＥＴＪ３２のゲートＧ３２を数ｋΩの抵抗を介して電源電圧Ｖｓｓに接続、かつＧ３２をＩＣ内部に設けたパッドに接続する構成にすることによって、低周波動作時には外部からパッドに一定電位の電圧を与え、（データ読込み時間）＝（データ保持時間）とし、高周波動作時にはパッドをオープンの状態にして、（データ読込み時間）＞（データ保持時間）とすることで、低周波動作から高周波動作まで可能となる。なお、この場合は高周波動作時にＦＥＴＪ３２には電流が流れないため、高周波動作時での消費電力を低周波領域の動作時の消費電力よりも低減できる。
（実施例７）
図１１は、本発明の第７の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号付して、その詳しい説明は省略する。
【００５９】
本実施例では、ＦＦ１内にＦＥＴＪ４１，４２からなる補助差動対を設け、ＦＦ２内にＦＥＴＪ４３，４４からなる補助差動対を設け、これらの差動対のＪ４１，Ｊ４３のドレインを各々ＦＦ１のデータ読込み部差動対とＦＦ２のデータ読込み部差動対に接続し、Ｊ４２，Ｊ４４のドレインを各々ＦＦ１のデータ保持部差動対とＦＦ２のデータ保持部差動対に接続する。そして、Ｊ４１，Ｊ４３のゲートをＧ４１に、Ｊ４２，Ｊ４４のゲートをＧ４２に接続する。また、Ｊ４１〜４４のソースを共通接続してＦＥＴＪ４５のドレインに接続し、ＦＥＴＪ４５のソースは保護抵抗Ｒ７を介して電源Ｖｓｓに接続する。
【００６０】
このような構成であれば、ＦＥＴＪ４１，Ｊ４３のゲートＧ４１と、ＦＥＴＪ４２，Ｊ４４のゲートＧ４２のＤＣ電位を調節することにより、データ読込み時間とデータ保持時間との割合を制御することができる。このとき、ＦＦ１とＦＦ２には本発明の実施例である図１を用いてもよいし、従来例の図１８を用いてもよい。また、ゲートＧ４１をＣＫに接続してもよい。
（実施例７の変形例）
図１２は、第７の実施例の変形例を示す図であり、フリップフロップ回路の１つ分を示している。フリップフロップ回路にＦＥＴＪ３１，Ｊ３２からなる差動対を設け、各々のゲート端子Ｇ３１及びＧ３２に加えるバイアスでデータ読み込み時間、保持時間をコントロールする。これにより、第７の実施例と同様の効果が得られる。
（実施例８）
図１３は、本発明の第８の実施例に係わるフリップ・フロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６１】
この実施例の構成は前記図５に示す第３の実施例と類似しているが、第３の実施例とは異なり、ＦＥＴＪ１ではなくＦＥＴＪ２と並列にＦＥＴＪ３１を設け、ＦＥＴＪ３１のゲートＧ３１を外部端子としている。
【００６２】
このような構成であれば、ＦＥＴＪ３１のゲート端子Ｇ３１でデータ読み込み時間、保持時間をコントロールすることができる。より具体的には、ＦＥＴＪ３１とＦＥＴＪ２の並列回路をＦＥＴＪ１と同じ電流容量にすれば、ＦＥＴＪ３１のＯＦＦによりデータ保持時間を減少させることができる。即ち、ＦＥＴＪ３１がＯＮで（データ読み込み時間）＝（データ保持時間）とすることができ、ＦＥＴＪ３２がＯＦＦで（データ読み込み時間）＞（データ保持時間）とすることができ、低周波動作から高周波動作まで可能となる。
（実施例８の変形例）
図１４は、第８の実施例の変形例であり、ＦＥＴＪ３１のドレインをＦＥＴＪ５１，Ｊ５２からなる差動対のソースに接続している。ＦＥＴＪ５１のゲート及びドレインはＦＥＴＪ５のゲート及びドレインとそれぞれ共通接続され、ＦＥＴＪ５２のゲート及びドレインはＦＥＴＪ６のゲート及びドレインとそれぞれ共通接続されている。
【００６３】
このような構成であれば、高周波動作時にはＧ３１端子に加えるバイアスを制御してＦＥＴＪ３１のドレインに電流を流さないようにする。このとき、データ保持部を構成するＦＥＴＪ５１，Ｊ５２からなる差動対が動作しなくなることで、データ保持部のＦＥＴのゲート幅が減少したように見え、データ保持部の負荷容量が減少し、より高速化が達成できる。
（実施例９）
図１５は、本発明の第９の実施例に係わるフリップ・フロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６４】
本実施例は、図１８に示した従来例の負荷部分の構成を改良したものである。抵抗Ｒ１，Ｒ２、及びこれらに各々直列にインダクタＬ１，Ｌ２を負荷として備え、かつトランジスタＪ３，Ｊ４のドレインと上記負荷との間に抵抗Ｒ１１，Ｒ１２を備え、データ保持部の差動対を構成するトランジスタＪ５，Ｊ６のドレインを各々上記Ｒ１，Ｌ１及びＲ２，Ｌ２から構成される負荷に接続、かつトランジスタＪ３，Ｊ４のドレインを各々ソースフォロアを構成するトランジスタＪ８，Ｊ９のゲートに接続したことを特徴とするものである。
【００６５】
このような構成とすることによって、データ読込み側がＯＮのときの振幅は（Ｒ１＋Ｒ１１＋ｊωＬ１）ｉとなり、データ保持側がＯＮのときの振幅は（Ｒ１＋ｊωＬ１）ｉとなり、データ保持側で振幅が小さくなる（但し、Ｒ１＝Ｒ２，Ｒ１１＝Ｒ１２，Ｌ１＝Ｌ２、ｉはＪ７に流れる電流）。即ち、データ保持時間において負荷の値が減少し、インダクタの自己共振によってインピーダンスが増大する悪影響を相殺し、ダンピングすることが可能である。
【００６６】
図１６は、図１５のフリップフロップをマスタスレーブＤ−ＦＦに適用した場合について、本発明と従来例とのシミュレーションによる比較を示す。太線が本発明の実施例、細線が従来例である。入力信号は１０Ｇｂｐｓの（‥０１０１１０１‥）信号とし、インダクタは１ｎＨであり、その自己共振周波数は５ＧＨｚである。論理振幅は０．８Ｖとし、Ｒ１１，Ｒ１２の抵抗値は、振幅は０．１Ｖとなるように設定した。
【００６７】
図１６から分かるように、従来例では誤動作を起こしているのに対し、本発明の実施例では正常な出力信号が得られていることが分かる。なお、Ｒ１１，Ｒ１２の値が大きいほどダンピングの効果が大きくなるが、それに伴い負荷が増加し、遅延時間も増加してしまう。従って、Ｒ１１，Ｒ１２の値をＲ１及びＲ２の値の１０％から２５％とした場合に高速性と安定性を兼ね備えることができる。
（実施例１０）
図１７は、本発明の第１０の実施例に係わるフリップフロップ回路を示す回路構成図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００６８】
本実施例も、図１８に示した従来例の負荷部分の構成を改良したものである。基本的な構成は図１８と同様であり、負荷として、抵抗Ｒ１とインダクタＬ１を直列接続し、また抵抗Ｒ２にインダクタＬ２を直列接続している。そして、データ保持部差動対を構成するトランジスタＪ５，Ｊ６にトランジスタＪ９５，Ｊ９６をそれぞれ並列的に接続している。具体的には、トランジスタＪ９５のソースはトランジスタＪ５のソースに接続され、トランジスタＪ９５のドレインは抵抗Ｒ２とインダクタＬ２の接続点に接続されている。トランジスタＪ９６のソースはトランジスタＪ６のソースに接続され、トランジスタにＪ９６のドレインは抵抗Ｒ１とインダクタＬ１の接続点に接続されている。
【００６９】
このような構成とすることによって、データ読込み側がＯＮのときの振幅は（Ｒ１＋ｊωＬ１）ｉとなり、データ保持側がＯＮのときの振幅は（Ｒ１＋ｊωＬ１）ｉ１＋ｊωＬ１・ｉ２となり、データ保持側で振幅が小さくなる（但し、Ｒ１＝Ｒ２，Ｌ１＝Ｌ２，ｉ＝ｉ１＋ｉ２：ｉ１はＪ５又はＪ６に流れる電流、ｉ２はＪ９５又はＪ９６に流れる電流）。即ち、データ保持時にＲ１，Ｒ２へ流れる電流を減少させることによりダンピングを行わせることができ、第９の実施例と同様の効果が得られる。
【００７０】
また、本実施例では第９の実施例に比して、抵抗Ｒ１，Ｒ２の分割が不要となることから、レイアウト面積の増大を抑えることができる。なお、トランジスタＪ９５，Ｊ９６はトランジスタＪ５，Ｊ６にゲートを共通接続し、かつソースも共通接続しているので、トランジスタＪ５，Ｊ６の近傍に極めて小さい面積で形成でき、これらのトランジスタの増加によるレイアウト面積の増大は殆ど無視できる。
【００７１】
なお、本発明は上述した各実施例に限定されるものではない。実施例では、ＭＯＳトランジスタを用いたＳＣＦＬ回路で説明したが、バイポーラトランジスタを用いたＥＣＬ回路に適用することもできる。さらに、実施例ではＴ−ＦＦについて説明したが、Ｄ−ＦＦに適用できるのは勿論のことである。また、図４、図９、図１０及び図１１の本発明の実施例の回路はフリップフロップ外部電圧から制御することでフリーランの周波数を変化させることができるので、Ｔ−ＦＦのみでなく電圧制御型発振器としても使用できる。
【００７２】
また、本発明は各実施例を単独で実施するに限らず、種々の実施例を適宜組み合わせて実施することができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００７３】
【発明の効果】
以上説明したように本発明によれば、データ読込み時間可変用のトランジスタ、バイアス端子Ｖｂｉａｓ１，Ｖｂｉａｓ２又は補助差動対等を設けることにより、（データ読込み時間）＞（データ保持時間）とすることができ、一定の消費電力のままクロック１周期あたりのデータ読込み部のトランジスタに供給される電流量を増加させることができる。従って、データ読込み部のトランジスタの駆動能力を高めることができ、消費電力を殆ど増加させずにより高速な動作を可能とするフリップフロップ装置を実現することが可能となる。
【００７４】
また、（データ読込み時間）と（データ保持時間）との関係を任意に制御することができ、高周波から低周波にわたる広い周波数帯域で安定に動作させることができるフリップ・フロップ装置を実現することが可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わるフリップフロップ回路を示す回路構成図。
【図２】図１のフリップフロップ回路の動作原理を示す図。
【図３】図１のフリップフロップ回路から構成されるＴ−ＦＦの入力感度特性をシミュレーションで従来例と比較した結果を示す図。
【図４】第２の実施例に係わるＴ−ＦＦを示すブロック図。
【図５】第３の実施例に係わるフリップフロップ回路を示す回路構成図。
【図６】第３の実施例の変形例を示す回路構成図。
【図７】第３の実施例の別の変形例を示す回路構成図。
【図８】第４の実施例に係わるフリップフロップ回路を示す回路構成図。
【図９】第５の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１０】第６の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１１】第７の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１２】第７の実施例の変形例を示す回路構成図。
【図１３】第８の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１４】第８の実施例の変形例を示す回路構成図。
【図１５】第９の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１６】図１５のフリップフロップをマスタスレーブＤ−ＦＦに適用した場合について、本発明と従来例とのシミュレーションによる比較を示す図。
【図１７】第１０の実施例に係わるフリップフロップ回路を示す回路構成図。
【図１８】従来のＳＣＦＬフリップフロップ回路を示す回路構成図。
【図１９】図１８のフリップフロップ回路を２段接続したＴ−ＦＦの構成図。
【図２０】図１８のフリップフロップ回路のクロック信号入力差動対に周期Ｔのサイン波を入力したときの動作の説明図。
【符号の説明】
Ｊ１〜Ｊ１５，Ｊ２１，Ｊ３１，Ｊ３２，Ｊ４１〜Ｊ４５…ＦＥＴ
Ｒ１〜Ｒ７…抵抗
Ｄ１，Ｄ２…ダイオード
Ｌ１，Ｌ２…インダクタ
Claims (5)
- 制御電極がデータ入力端子となる一対のトランジスタにより構成されたデータ読込み部差動対と、制御電極が出力端子に接続される一対のトランジスタにより構成されたデータ保持部差動対と、制御電極がクロック入力端子となる一対のトランジスタにより構成されたクロック入力用差動対とを備え、クロック入力用差動対を構成する各トランジスタの第１の主電極の一方がデータ読込み部差動対を構成する各トランジスタの第２の主電極に接続され、他方がデータ保持部差動対を構成する各トランジスタの第２の主電極に接続されたＳＣＦＬ又はＥＣＬのフリップフロップ装置において、
前記クロック入力用差動対を構成する一対のトランジスタのうち、第１の主電極が前記データ読込み部差動対又はデータ保持部差動対を構成する各トランジスタの第２の主電極に接続されたトランジスタと並列に、データ読込み時間又はデータ保持時間の可変用のトランジスタを設けたことを特徴とするフリップフロップ装置。 - 制御電極がデータ入力端子となる一対のトランジスタにより構成されたデータ読込み部差動対と、制御電極が出力端子に接続される一対のトランジスタにより構成されたデータ保持部差動対と、制御電極がクロック入力端子となる一対のトランジスタにより構成されたクロック入力用差動対とを備え、クロック入力用差動対を構成する各トランジスタの第１の主電極の一方がデータ読込み部差動対を構成する各トランジスタの第２の主電極に接続され、他方がデータ保持部差動対を構成する各トランジスタの第２の主電極に接続されたＳＣＦＬ又はＥＣＬのフリップフロップ装置において、
前記データ読込み部差動対又はデータ保持部差動対を構成する各トランジスタの第２の主電極と電源Ｖｓｓとの間に、データ読込み時間又はデータ保持時間の可変用のトランジスタを設けたことを特徴とするフリップフロップ装置。 - 一対のトランジスタにより構成されたデータ読込み部差動対と、一対のトランジスタにより構成されたデータ保持部差動対と、一対のトランジスタにより構成されて２つのクロック入力端子ＣＫ，／ＣＫを有するクロック入力用差動対と、からなるフリップフロップ回路を２段縦列接続したマスタ・スレーブ型フリップフロップ装置において、
第１のフリップフロップ回路のクロック入力端子ＣＫ１，／ＣＫ１と第２のフリップフロップ回路のクロック入力端子ＣＫ２，／ＣＫ２のうち、ＣＫ１と／ＣＫ２とを接続し、かつ／ＣＫ１とＣＫ２とを電気的に分離して新たなバイアス端子Ｖｂｉａｓ１とＶｂｉａｓ２を設けたことを特徴とするフリップフロップ装置。 - 一対のトランジスタにより構成されたデータ読込み部差動対と、一対のトランジスタにより構成されたデータ保持部差動対と、一対のトランジスタにより構成されて２つのクロック入力端子ＣＫ，／ＣＫを有するクロック入力用差動対と、からなるフリップフロップ回路を２段縦列接続したマスタ・スレーブ型フリップフロップ装置において、
第１及び第２のフリップフロップ回路内に、一対のトランジスタの第１の主電極の一方がデータ読込み部差動対に接続され、他方がデータ保持部差動対に接続された補助差動対をそれぞれ設け、各々の補助差動対を構成する各トランジスタのうち、第１の主電極がデータ読込み部差動対に接続されたもの同士とデータ保持部差動対に接続されたもの同士とでそれぞれ第２の主電極を共通接続したことを特徴とするフリップフロップ装置。 - 制御電極がデータ入力端子となる一対のトランジスタにより構成されたデータ読込み部差動対と、制御電極が出力端子に接続される一対のトランジスタにより構成されたデータ保持部差動対と、制御電極がクロック入力端子となる一対のトランジスタにより構成されたクロック入力用差動対とを備え、データ読込み部差動対及びデータ保持部差動対の共通負荷として抵抗とインダクタが直列接続されたＳＣＦＬ又はＥＣＬのフリップフロップ装置において、
前記データ保持部差動対を構成する各トランジスタに一方の主電極がそれぞれ共通接続され、前記負荷としての抵抗とインダクタとの接続点に他方の主電極がそれぞれ接続された一対の補助トランジスタを設けてなることを特徴とするフリップフロップ装置。
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