JPH0856140A - フリップフロップ装置 - Google Patents
フリップフロップ装置Info
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- JPH0856140A JPH0856140A JP7143523A JP14352395A JPH0856140A JP H0856140 A JPH0856140 A JP H0856140A JP 7143523 A JP7143523 A JP 7143523A JP 14352395 A JP14352395 A JP 14352395A JP H0856140 A JPH0856140 A JP H0856140A
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Abstract
(57)【要約】
【目的】 消費電力を殆ど増加させずに、より高速な動
作を可能とするフリップフロップ装置を提供すること。 【構成】 ゲートがデータ入力端子Ｄ，／Ｄとなる一対
のＦＥＴＪ３，Ｊ４により構成されたデータ読込み部差
動対と、ゲートが出力端子Ｑ，／Ｑに接続される一対の
ＦＥＴＪ５，Ｊ６により構成されたデータ保持部差動対
と、ゲートがクロック入力端子ＣＫ，／ＣＫとなる一対
のＦＥＴＪ１，Ｊ２により構成されたクロック入力用差
動対とを備え、ＦＥＴＪ１のドレインがＦＥＴＪ３，Ｊ
４のソースに接続され、ＦＥＴＪ２のドレインがＦＥＴ
Ｊ５，Ｊ６のソースに接続されたＳＣＦＬのフリップフ
ロップ装置において、クロック入力用差動対を構成する
一対のＦＥＴのうち、ドレインがデータ読込み部差動対
に接続されたＦＥＴＪ１と並列に、データ読込み時間増
大用のＦＥＴＪ２１を設けたことを特徴とする。
作を可能とするフリップフロップ装置を提供すること。 【構成】 ゲートがデータ入力端子Ｄ，／Ｄとなる一対
のＦＥＴＪ３，Ｊ４により構成されたデータ読込み部差
動対と、ゲートが出力端子Ｑ，／Ｑに接続される一対の
ＦＥＴＪ５，Ｊ６により構成されたデータ保持部差動対
と、ゲートがクロック入力端子ＣＫ，／ＣＫとなる一対
のＦＥＴＪ１，Ｊ２により構成されたクロック入力用差
動対とを備え、ＦＥＴＪ１のドレインがＦＥＴＪ３，Ｊ
４のソースに接続され、ＦＥＴＪ２のドレインがＦＥＴ
Ｊ５，Ｊ６のソースに接続されたＳＣＦＬのフリップフ
ロップ装置において、クロック入力用差動対を構成する
一対のＦＥＴのうち、ドレインがデータ読込み部差動対
に接続されたＦＥＴＪ１と並列に、データ読込み時間増
大用のＦＥＴＪ２１を設けたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、高速で動作させる分周
器等に用いられるフリップフロップ装置に係わり、特に
回路形式としてＥＣＬ（Emitter-Coupled-Logic ）や
（Source-Coupled-FET-Logic）等を用いたフリップフロ
ップ装置に関する。
器等に用いられるフリップフロップ装置に係わり、特に
回路形式としてＥＣＬ（Emitter-Coupled-Logic ）や
（Source-Coupled-FET-Logic）等を用いたフリップフロ
ップ装置に関する。
【０００２】
【従来の技術】従来、デジタル信号処理を高速動作させ
る回路形式として、ＥＣＬやＳＣＦＬ等が用いられる。
ＥＣＬ及びＳＣＦＬでは、トランジスタを縦積みするこ
とで信号の伝搬時間を少なくし高速化を可能とする。分
周器においても高速に動作させたい場合には、ＥＣＬ又
はＳＣＦＬでフリップフロップ回路を構成し、このフリ
ップフロップ回路を２段接続したＴ−ＦＦ（Toggle-Fli
p-Flop）として１／２分周器とすることが多い。以下、
用いるトランジスタをＦＥＴを例にとって説明するが、
バイポーラトランジスタでも同様である。
る回路形式として、ＥＣＬやＳＣＦＬ等が用いられる。
ＥＣＬ及びＳＣＦＬでは、トランジスタを縦積みするこ
とで信号の伝搬時間を少なくし高速化を可能とする。分
周器においても高速に動作させたい場合には、ＥＣＬ又
はＳＣＦＬでフリップフロップ回路を構成し、このフリ
ップフロップ回路を２段接続したＴ−ＦＦ（Toggle-Fli
p-Flop）として１／２分周器とすることが多い。以下、
用いるトランジスタをＦＥＴを例にとって説明するが、
バイポーラトランジスタでも同様である。
【０００３】図１８に、従来のＳＣＦＬフリップフロッ
プ回路の構成を示す。Ｒ１，Ｒ２は負荷抵抗、ＦＥＴＪ
３，Ｊ４はデータ読込み部の差動対、ＦＥＴＪ５，Ｊ６
はデータ保持部の差動対、ＦＥＴＪ１，Ｊ２はクロック
入力用の差動対、ＦＥＴＪ７はこれらの差動対に電流を
供給するための定電流原として用いる。各々の差動対は
同じゲート幅、しきい値を持つ２つのＦＥＴから構成さ
れている。
プ回路の構成を示す。Ｒ１，Ｒ２は負荷抵抗、ＦＥＴＪ
３，Ｊ４はデータ読込み部の差動対、ＦＥＴＪ５，Ｊ６
はデータ保持部の差動対、ＦＥＴＪ１，Ｊ２はクロック
入力用の差動対、ＦＥＴＪ７はこれらの差動対に電流を
供給するための定電流原として用いる。各々の差動対は
同じゲート幅、しきい値を持つ２つのＦＥＴから構成さ
れている。
【０００４】また、ＦＥＴＪ８，Ｊ９，Ｊ１０，Ｊ１１
はソースフォロアとしての役割を果たすのと同時にデー
タ保持部にラッチ動作させるため、その出力をＦＥＴＪ
５，Ｊ６のゲートに接続し正帰還をかけるのに使用され
る。Ｄ１，Ｄ２はソースフォロアで使われるレベルシフ
ト用ダイオード、Ｒ３，Ｒ４，Ｒ５，Ｒ６は保護抵抗で
ある。また、ＶｂはＦＥＴＪ７，Ｊ１０，Ｊ１１に与え
るＤＣ電圧、Ｖssは負の電源である。
はソースフォロアとしての役割を果たすのと同時にデー
タ保持部にラッチ動作させるため、その出力をＦＥＴＪ
５，Ｊ６のゲートに接続し正帰還をかけるのに使用され
る。Ｄ１，Ｄ２はソースフォロアで使われるレベルシフ
ト用ダイオード、Ｒ３，Ｒ４，Ｒ５，Ｒ６は保護抵抗で
ある。また、ＶｂはＦＥＴＪ７，Ｊ１０，Ｊ１１に与え
るＤＣ電圧、Ｖssは負の電源である。
【０００５】図１９は、図１８のフリップフロップ回路
を２段接続したＴ−ＦＦの構成図である。図中のＦＦ
１，ＦＦ２は図１８のフリップフロップ回路を示す。Ｆ
Ｆ２の反転出力端Ｑの信号をＦＦ１の非反転入力端／Ｄ
へ、ＦＦ２の反転出力端／Ｑの信号をＦＦ１の非反転入
力端Ｄへ接続することによって、入力するクロック信号
の１／２の周期の信号を生成することができる。
を２段接続したＴ−ＦＦの構成図である。図中のＦＦ
１，ＦＦ２は図１８のフリップフロップ回路を示す。Ｆ
Ｆ２の反転出力端Ｑの信号をＦＦ１の非反転入力端／Ｄ
へ、ＦＦ２の反転出力端／Ｑの信号をＦＦ１の非反転入
力端Ｄへ接続することによって、入力するクロック信号
の１／２の周期の信号を生成することができる。
【０００６】ＦＥＴＪ１２，Ｊ１３によって構成される
ソースフォロアは、後段の回路を駆動する能力を向上さ
せるために使用する。端子ＣＫはクロック信号を入力、
端子Ｖｒｅｆはリファレンス電圧を与える端子である
が、クロック信号ＣＫの逆相信号／ＣＫを入力する場合
もある。
ソースフォロアは、後段の回路を駆動する能力を向上さ
せるために使用する。端子ＣＫはクロック信号を入力、
端子Ｖｒｅｆはリファレンス電圧を与える端子である
が、クロック信号ＣＫの逆相信号／ＣＫを入力する場合
もある。
【０００７】図２０は、図１８のフリップフロップ回路
のクロック入力用差動対に周期Ｔのサイン波を入力した
ときの動作の説明図である。縦軸は電流値、横軸は時間
を示す。図中のＡがデータ読込み部差動対に供給される
電流、Ｂがデータ保持部差動対に供給される電流を示
す。
のクロック入力用差動対に周期Ｔのサイン波を入力した
ときの動作の説明図である。縦軸は電流値、横軸は時間
を示す。図中のＡがデータ読込み部差動対に供給される
電流、Ｂがデータ保持部差動対に供給される電流を示
す。
【０００８】図１８のＦＥＴＪ７のドレインに流れる電
流量は一定であることから、データ読込み部差動対に供
給される電流とデータ保持部差動対に供給される電流の
合計値は常に一定である。従って、データ読込み部差動
対に電流が流れ込む時、即ちデータ読込み部がＯＮの
時、データ保持部はＯＦＦとなる。そして、データ読込
み部がＯＦＦの時、データ保持部はＯＮとなる。
流量は一定であることから、データ読込み部差動対に供
給される電流とデータ保持部差動対に供給される電流の
合計値は常に一定である。従って、データ読込み部差動
対に電流が流れ込む時、即ちデータ読込み部がＯＮの
時、データ保持部はＯＦＦとなる。そして、データ読込
み部がＯＦＦの時、データ保持部はＯＮとなる。
【０００９】ここで、データ読込み部がＯＮの時間をデ
ータ読込み時間、データ保持部がＯＮの時間をデータ保
持時間とすると、クロック入力用差動対を構成するＦＥ
ＴＪ１とＪ２はゲート幅及びしきい値が同じであるた
め、クロック１周期にかかる時間Ｔに占めるデータ読込
み時間（Ｄ）とデータ保持時間（Ｔ−Ｄ）は各々Ｔ／２
であることから、 （データ読込み時間）＝（データ保持時間） となり、図１８のフリップフロップ回路ではデータ読込
み部とデータ保持部の動作する時間が分離されている。
ータ読込み時間、データ保持部がＯＮの時間をデータ保
持時間とすると、クロック入力用差動対を構成するＦＥ
ＴＪ１とＪ２はゲート幅及びしきい値が同じであるた
め、クロック１周期にかかる時間Ｔに占めるデータ読込
み時間（Ｄ）とデータ保持時間（Ｔ−Ｄ）は各々Ｔ／２
であることから、 （データ読込み時間）＝（データ保持時間） となり、図１８のフリップフロップ回路ではデータ読込
み部とデータ保持部の動作する時間が分離されている。
【００１０】次に、フリップフロップ回路を２段接続し
たＴ−ＦＦの動作について説明する。図１９のＴ−ＦＦ
において、ＣＫに入力されるクロック信号が“Ｈ”レベ
ルのとき、ＦＦ１ではデータ読込み部はＯＮ、データ保
持部はＯＦＦとなり、ＦＦ２ではデータ読込み部はＯＦ
Ｆ、データ保持部はＯＮとなる。このクロック信号が
“Ｈ”レベルの状態ではＦＦ２のデータ保持部からＦＦ
１のデータ読込み部へ反転した信号が入力され、ＦＦ１
のデータ読込み部の信号が反転する。
たＴ−ＦＦの動作について説明する。図１９のＴ−ＦＦ
において、ＣＫに入力されるクロック信号が“Ｈ”レベ
ルのとき、ＦＦ１ではデータ読込み部はＯＮ、データ保
持部はＯＦＦとなり、ＦＦ２ではデータ読込み部はＯＦ
Ｆ、データ保持部はＯＮとなる。このクロック信号が
“Ｈ”レベルの状態ではＦＦ２のデータ保持部からＦＦ
１のデータ読込み部へ反転した信号が入力され、ＦＦ１
のデータ読込み部の信号が反転する。
【００１１】入力されるクロック信号が“Ｌ”レベルの
とき、図１９のＦＦ１ではデータ読込み部はＯＦＦ、デ
ータ保持部はＯＮとなり、ＦＦ２ではデータ読込み部は
ＯＮ、データ保持部はＯＦＦとなる。このクロック信号
が“Ｌ”レベルの状態では、ＦＦ１のデータ読込み部と
ＦＦ２のデータ保持部はＯＦＦとなり、クロック信号が
“Ｈ”レベルのとき反転したＦＦ１のデータ読込み部の
信号がＦＦ１のデータ保持部を通じてＦＦ２のデータ読
込み部へ送り込まれることになる。
とき、図１９のＦＦ１ではデータ読込み部はＯＦＦ、デ
ータ保持部はＯＮとなり、ＦＦ２ではデータ読込み部は
ＯＮ、データ保持部はＯＦＦとなる。このクロック信号
が“Ｌ”レベルの状態では、ＦＦ１のデータ読込み部と
ＦＦ２のデータ保持部はＯＦＦとなり、クロック信号が
“Ｈ”レベルのとき反転したＦＦ１のデータ読込み部の
信号がＦＦ１のデータ保持部を通じてＦＦ２のデータ読
込み部へ送り込まれることになる。
【００１２】このような動作が繰り返されることによっ
て、入力クロック信号の２倍の周期を持つ信号、即ち入
力クロック信号の１／２の周波数の信号が生成される。
このＴ−ＦＦは図１８のフリップフロップ回路を２つ使
用していることから、ＦＦ１のデータ読込み部及びＦＦ
２のデータ保持部とＦＦ１のデータ保持部及びＦＦ２の
データ読込み部との間が時間的に分離されることによ
り、高周波領域からほぼＤＣに近い低周波領域まで安定
した動作が可能である。
て、入力クロック信号の２倍の周期を持つ信号、即ち入
力クロック信号の１／２の周波数の信号が生成される。
このＴ−ＦＦは図１８のフリップフロップ回路を２つ使
用していることから、ＦＦ１のデータ読込み部及びＦＦ
２のデータ保持部とＦＦ１のデータ保持部及びＦＦ２の
データ読込み部との間が時間的に分離されることによ
り、高周波領域からほぼＤＣに近い低周波領域まで安定
した動作が可能である。
【００１３】ところで、図１９のＴ−ＦＦの最高動作周
波数ｆｍａｘは図１８のフリップフロップ回路の遅延時
間をτとおくと、ｆｍａｘ＝１／２・τで近似できる。
遅延時間τは主に直接負荷抵抗を駆動するデータ読込み
部のＦＥＴＪ３，Ｊ４の駆動能力、及び配線容量や寄生
容量などから決まる値である。ＦＥＴＪ３，Ｊ４の駆動
能力は主にＦＥＴに供給される電流量によって決まり、
この電流量が多い場合に駆動能力が増加する。
波数ｆｍａｘは図１８のフリップフロップ回路の遅延時
間をτとおくと、ｆｍａｘ＝１／２・τで近似できる。
遅延時間τは主に直接負荷抵抗を駆動するデータ読込み
部のＦＥＴＪ３，Ｊ４の駆動能力、及び配線容量や寄生
容量などから決まる値である。ＦＥＴＪ３，Ｊ４の駆動
能力は主にＦＥＴに供給される電流量によって決まり、
この電流量が多い場合に駆動能力が増加する。
【００１４】しかし、フリップフロップ回路においてＦ
Ｆ１，ＦＦ２のデータ読込み部がＯＮである時間は入力
されるクロック信号の周期Ｔの半分のＴ／２でしかな
い。従って、直接負荷抵抗を駆動するデータ読込み部の
ＦＥＴＪ３，Ｊ４に供給されるクロック一周期あたりの
平均電流量は、フリップフロップ回路の定電流源である
ＦＥＴＪ７のドレインに流れる電流量の半分にしかなら
ないため、ＦＥＴの駆動能力が低下しＴ−ＦＦのｆｍａ
ｘが減少してしまう。ＦＥＴの駆動能力を高めてｆｍａ
ｘを向上させるには、フリップフロップ回路に流れる電
流量を増加させるのが有効であるが、そのためには消費
電力が大きくなってしまう、という問題があった。
Ｆ１，ＦＦ２のデータ読込み部がＯＮである時間は入力
されるクロック信号の周期Ｔの半分のＴ／２でしかな
い。従って、直接負荷抵抗を駆動するデータ読込み部の
ＦＥＴＪ３，Ｊ４に供給されるクロック一周期あたりの
平均電流量は、フリップフロップ回路の定電流源である
ＦＥＴＪ７のドレインに流れる電流量の半分にしかなら
ないため、ＦＥＴの駆動能力が低下しＴ−ＦＦのｆｍａ
ｘが減少してしまう。ＦＥＴの駆動能力を高めてｆｍａ
ｘを向上させるには、フリップフロップ回路に流れる電
流量を増加させるのが有効であるが、そのためには消費
電力が大きくなってしまう、という問題があった。
【００１５】一方、図１８に示した従来のＳＣＦＬフリ
ップフロップ回路において、負荷抵抗Ｒ１，Ｒ２にイン
ダクタを直列に接続することにより、高速動作時にピー
キングを掛けて高速化をはかる試みがある。しかし、負
荷にインダクタを設けることで、インダクタに付随する
寄生容量によって自己共振数で並列共振が起きた場合、
インダクタのインピーダンスが無限大となる。そして、
入力信号の周波数成分がインダクタの自己共振周波数に
近い場合、フリップフロップ回路が誤動作する可能性が
あった。
ップフロップ回路において、負荷抵抗Ｒ１，Ｒ２にイン
ダクタを直列に接続することにより、高速動作時にピー
キングを掛けて高速化をはかる試みがある。しかし、負
荷にインダクタを設けることで、インダクタに付随する
寄生容量によって自己共振数で並列共振が起きた場合、
インダクタのインピーダンスが無限大となる。そして、
入力信号の周波数成分がインダクタの自己共振周波数に
近い場合、フリップフロップ回路が誤動作する可能性が
あった。
【００１６】
【発明が解決しようとする課題】このように、従来のフ
リップフロップ回路においては、トランジスタの駆動能
力を高めて最高動作周波数ｆｍａｘを向上させるために
フリップフロップ回路に流れる電流量を増加させると、
回路の消費電力が大きくなってしまうという問題があっ
た。また、負荷にインダクタを設けると、その自己共振
数の影響でフリップフロップ回路が誤動作を起こす可能
性があった。
リップフロップ回路においては、トランジスタの駆動能
力を高めて最高動作周波数ｆｍａｘを向上させるために
フリップフロップ回路に流れる電流量を増加させると、
回路の消費電力が大きくなってしまうという問題があっ
た。また、負荷にインダクタを設けると、その自己共振
数の影響でフリップフロップ回路が誤動作を起こす可能
性があった。
【００１７】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、消費電力を殆ど増加さ
せずにより高速な動作を可能とするフリップフロップ装
置を提供することにある。
ので、その目的とするところは、消費電力を殆ど増加さ
せずにより高速な動作を可能とするフリップフロップ装
置を提供することにある。
【００１８】また、本発明の他の目的は、フリップ・フ
ロップ回路の負荷にインダクタを用いた場合でも、その
自己共振の影響による誤動作を防ぎつつ、高速な動作を
可能とするフリップフロップ装置を提供することにあ
る。
ロップ回路の負荷にインダクタを用いた場合でも、その
自己共振の影響による誤動作を防ぎつつ、高速な動作を
可能とするフリップフロップ装置を提供することにあ
る。
【００１９】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、制御電極がデータ入力端子となる
一対のトランジスタにより構成されたデータ読込み部差
動対と、制御電極が出力端子に接続される一対のトラン
ジスタにより構成されたデータ保持部差動対と、制御電
極がクロック入力端子となる一対のトランジスタにより
構成されたクロック入力用差動対とを備え、クロック入
力用差動対を構成する各トランジスタの第１の主電極の
一方がデータ読込み部差動対を構成する各トランジスタ
の第２の主電極に接続され、他方がデータ保持部差動対
を構成する各トランジスタの第２の主電極に接続された
ＳＣＦＬ（Source-Coupled-FET-Logic）又はＥＣＬ（Em
itter-Coupled-Logic ）のフリップフロップ装置におい
て、クロック入力用差動対を構成する一対のトランジス
タのうち、第１の主電極がデータ読込み部差動対（又は
データ保持部差動対）を構成する各トランジスタの第２
の主電極に接続されたトランジスタと並列に、データ読
込み時間可変用のトランジスタを設けたことを特徴とす
る。
に本発明は、次のような構成を採用している。即ち、本
発明（請求項１）は、制御電極がデータ入力端子となる
一対のトランジスタにより構成されたデータ読込み部差
動対と、制御電極が出力端子に接続される一対のトラン
ジスタにより構成されたデータ保持部差動対と、制御電
極がクロック入力端子となる一対のトランジスタにより
構成されたクロック入力用差動対とを備え、クロック入
力用差動対を構成する各トランジスタの第１の主電極の
一方がデータ読込み部差動対を構成する各トランジスタ
の第２の主電極に接続され、他方がデータ保持部差動対
を構成する各トランジスタの第２の主電極に接続された
ＳＣＦＬ（Source-Coupled-FET-Logic）又はＥＣＬ（Em
itter-Coupled-Logic ）のフリップフロップ装置におい
て、クロック入力用差動対を構成する一対のトランジス
タのうち、第１の主電極がデータ読込み部差動対（又は
データ保持部差動対）を構成する各トランジスタの第２
の主電極に接続されたトランジスタと並列に、データ読
込み時間可変用のトランジスタを設けたことを特徴とす
る。
【００２０】また、本発明（請求項２）は、上記構成の
フリップフロップ装置において、データ読込み部差動対
（又はデータ保持部差動対）を構成する各トランジスタ
の第２の主電極と電源Ｖssとの間に、データ読込み時間
可変用（又はデータ保持時間可変用）のトランジスタを
設けたことを特徴とする。
フリップフロップ装置において、データ読込み部差動対
（又はデータ保持部差動対）を構成する各トランジスタ
の第２の主電極と電源Ｖssとの間に、データ読込み時間
可変用（又はデータ保持時間可変用）のトランジスタを
設けたことを特徴とする。
【００２１】また、本発明（請求項３）は、一対のトラ
ンジスタにより構成されたデータ読込み部差動対と、一
対のトランジスタにより構成されたデータ保持部差動対
と、一対のトランジスタにより構成されて２つのクロッ
ク入力端子ＣＫ，／ＣＫを有するクロック入力用差動対
と、からなるフリップフロップ回路を２段縦列接続した
マスタ・スレーブ型フリップフロップ装置において、第
１のフリップフロップ回路のクロック入力端子ＣＫ１，
／ＣＫ１と第２のフリップフロップ回路のクロック入力
端子ＣＫ２，／ＣＫ２のうち、ＣＫ１と／ＣＫ２を接続
し、かつ／ＣＫ１とＣＫ２を電気的に分離して新たなバ
イアス端子Ｖbias１とＶbias２を設けたことを特徴とす
る。
ンジスタにより構成されたデータ読込み部差動対と、一
対のトランジスタにより構成されたデータ保持部差動対
と、一対のトランジスタにより構成されて２つのクロッ
ク入力端子ＣＫ，／ＣＫを有するクロック入力用差動対
と、からなるフリップフロップ回路を２段縦列接続した
マスタ・スレーブ型フリップフロップ装置において、第
１のフリップフロップ回路のクロック入力端子ＣＫ１，
／ＣＫ１と第２のフリップフロップ回路のクロック入力
端子ＣＫ２，／ＣＫ２のうち、ＣＫ１と／ＣＫ２を接続
し、かつ／ＣＫ１とＣＫ２を電気的に分離して新たなバ
イアス端子Ｖbias１とＶbias２を設けたことを特徴とす
る。
【００２２】また、本発明（請求項４）は、一対のトラ
ンジスタにより構成されたデータ読込み部差動対と、一
対のトランジスタにより構成されたデータ保持部差動対
と、一対のトランジスタにより構成されて２つのクロッ
ク入力端子ＣＫ，／ＣＫを有するクロック入力用差動対
と、からなるフリップフロップ回路を２段縦列接続した
マスタ・スレーブ型フリップフロップ装置において、第
１及び第２のフリップフロップ回路内に、一対のトラン
ジスタの第１の主電極の一方がデータ読込み部差動対に
接続され、他方がデータ保持部差動対に接続された補助
差動対をそれぞれ設け、各々の補助差動対を構成する各
トランジスタのうち、第１の主電極がデータ読込み部差
動対に接続されたもの同士とデータ保持部差動対に接続
されたもの同士とでそれぞれ第２の主電極を共通接続し
たことを特徴とする。
ンジスタにより構成されたデータ読込み部差動対と、一
対のトランジスタにより構成されたデータ保持部差動対
と、一対のトランジスタにより構成されて２つのクロッ
ク入力端子ＣＫ，／ＣＫを有するクロック入力用差動対
と、からなるフリップフロップ回路を２段縦列接続した
マスタ・スレーブ型フリップフロップ装置において、第
１及び第２のフリップフロップ回路内に、一対のトラン
ジスタの第１の主電極の一方がデータ読込み部差動対に
接続され、他方がデータ保持部差動対に接続された補助
差動対をそれぞれ設け、各々の補助差動対を構成する各
トランジスタのうち、第１の主電極がデータ読込み部差
動対に接続されたもの同士とデータ保持部差動対に接続
されたもの同士とでそれぞれ第２の主電極を共通接続し
たことを特徴とする。
【００２３】また、本発明は、上記構成のフリップフロ
ップ装置において、クロック入力用差動対を構成する一
対のトランジスタのうち、データ読込み部差動対に接続
されたトランジスタと並列に、データ読込み時間増大用
のトランジスタを設け、かつデータ保持部差動対を構成
する各トランジスタの第２の主電極と電源Ｖssとの間
に、データ保持時間可変用のトランジスタを設けたこと
を特徴とする。
ップ装置において、クロック入力用差動対を構成する一
対のトランジスタのうち、データ読込み部差動対に接続
されたトランジスタと並列に、データ読込み時間増大用
のトランジスタを設け、かつデータ保持部差動対を構成
する各トランジスタの第２の主電極と電源Ｖssとの間
に、データ保持時間可変用のトランジスタを設けたこと
を特徴とする。
【００２４】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) トランジスタとしてＭＯＳトランジスタ等のＦＥＴ
を用い、制御電極はゲート、第１の主電極はドレイン、
第２の主電極はソースであること。 (2) トランジスタとしてバイポーラトランジスタを用
い、制御電極はベース、第１の主電極はコレクタ、第２
の主電極はエミッタであること。 (3) データ読込み部差動対及びデータ保持部差動対にお
ける負荷として、抵抗又は抵抗とインダクタの直列回路
を用いたこと。 (5) 請求項４において、補助差動対を構成する各トラン
ジスタの第２の電極と電源Ｖssとの間に定電流源として
のトランジスタを設けること。
は、次のものがあげられる。 (1) トランジスタとしてＭＯＳトランジスタ等のＦＥＴ
を用い、制御電極はゲート、第１の主電極はドレイン、
第２の主電極はソースであること。 (2) トランジスタとしてバイポーラトランジスタを用
い、制御電極はベース、第１の主電極はコレクタ、第２
の主電極はエミッタであること。 (3) データ読込み部差動対及びデータ保持部差動対にお
ける負荷として、抵抗又は抵抗とインダクタの直列回路
を用いたこと。 (5) 請求項４において、補助差動対を構成する各トラン
ジスタの第２の電極と電源Ｖssとの間に定電流源として
のトランジスタを設けること。
【００２５】また、本発明（請求項５）は、制御電極が
データ入力端子となる一対のトランジスタにより構成さ
れたデータ読込み部差動対と、制御電極が出力端子に接
続される一対のトランジスタにより構成されたデータ保
持部差動対と、制御電極がクロック入力端子となる一対
のトランジスタにより構成されたクロック入力用差動対
とを備え、データ読込み部差動対及びデータ保持部差動
対の共通負荷として抵抗とインダクタが直列接続された
ＳＣＦＬ又はＥＣＬのフリップフロップ装置において、
前記データ保持部差動対を構成する各トランジスタに一
方の主電極がそれぞれ共通接続され、他方の主電極が前
記負荷としての抵抗とインダクタとの接続点にそれぞれ
接続された一対の補助トランジスタを設けてなることを
特徴とする。
データ入力端子となる一対のトランジスタにより構成さ
れたデータ読込み部差動対と、制御電極が出力端子に接
続される一対のトランジスタにより構成されたデータ保
持部差動対と、制御電極がクロック入力端子となる一対
のトランジスタにより構成されたクロック入力用差動対
とを備え、データ読込み部差動対及びデータ保持部差動
対の共通負荷として抵抗とインダクタが直列接続された
ＳＣＦＬ又はＥＣＬのフリップフロップ装置において、
前記データ保持部差動対を構成する各トランジスタに一
方の主電極がそれぞれ共通接続され、他方の主電極が前
記負荷としての抵抗とインダクタとの接続点にそれぞれ
接続された一対の補助トランジスタを設けてなることを
特徴とする。
【００２６】
【作用】本発明（請求項１，２）によれば、データ読込
み時間可変用のトランジスタを設け、データ読込み時間
を増大させるようにすることにより、フリップフロップ
回路におけるデータ読込み時間とデータ保持時間との関
係を、 （データ読込み時間）＞（データ保持時間） とすることができ、一定の消費電力のままクロック１周
期のあたりのデータ読込み部のトランジスタに供給され
る電流量を増加することが可能になる。従って、データ
読込み部のトランジスタの駆動能力を高めることがで
き、これにより最高動作周波数ｆｍａｘを向上させるこ
とが可能となる。さらに、データ保持時間可変用のトラ
ンジスタを設け、データ保持時間を増大させるようにす
ることによって、 （データ読込み時間）＜（データ保持時間） とすることもでき、この場合はより低周波領域での安定
した動作が可能となる。この場合、前記データ読込み時
間又はデータ保持時間可変用トランジスタの制御電極を
外部からコントロールすることにより、（データ読込み
時間）と（データ保持時間）との関係を任意に選ぶこと
ができるので、高周波から低周波までの幅広い周波数帯
域において安定な動作を実現できる。
み時間可変用のトランジスタを設け、データ読込み時間
を増大させるようにすることにより、フリップフロップ
回路におけるデータ読込み時間とデータ保持時間との関
係を、 （データ読込み時間）＞（データ保持時間） とすることができ、一定の消費電力のままクロック１周
期のあたりのデータ読込み部のトランジスタに供給され
る電流量を増加することが可能になる。従って、データ
読込み部のトランジスタの駆動能力を高めることがで
き、これにより最高動作周波数ｆｍａｘを向上させるこ
とが可能となる。さらに、データ保持時間可変用のトラ
ンジスタを設け、データ保持時間を増大させるようにす
ることによって、 （データ読込み時間）＜（データ保持時間） とすることもでき、この場合はより低周波領域での安定
した動作が可能となる。この場合、前記データ読込み時
間又はデータ保持時間可変用トランジスタの制御電極を
外部からコントロールすることにより、（データ読込み
時間）と（データ保持時間）との関係を任意に選ぶこと
ができるので、高周波から低周波までの幅広い周波数帯
域において安定な動作を実現できる。
【００２７】また、本発明（請求項３）によれば、新た
なバイアス端子Ｖbias１とＶbias２を設けているので、
これらのバイアス端子に印加するＤＣバイアス値の変化
によって、データ読込み時間とデータ保持時間を任意に
設定することができる。例えば、 （データ読込み時間）＞（データ保持時間） と設定することにより、より高周波領域での動作が可能
となる。逆に、 （データ読込み時間）＜（データ保持時間） と設定することにより、より低周波領域での安定した動
作が可能となる。
なバイアス端子Ｖbias１とＶbias２を設けているので、
これらのバイアス端子に印加するＤＣバイアス値の変化
によって、データ読込み時間とデータ保持時間を任意に
設定することができる。例えば、 （データ読込み時間）＞（データ保持時間） と設定することにより、より高周波領域での動作が可能
となる。逆に、 （データ読込み時間）＜（データ保持時間） と設定することにより、より低周波領域での安定した動
作が可能となる。
【００２８】また、本発明（請求項４）によれば、補助
差動対を設けたことによって、（請求項４）と同様にデ
ータ読込み時間とデータ保持時間を任意に設定すること
ができ、より高周波領域での動作又はより低周波領域で
の動作が可能となる。
差動対を設けたことによって、（請求項４）と同様にデ
ータ読込み時間とデータ保持時間を任意に設定すること
ができ、より高周波領域での動作又はより低周波領域で
の動作が可能となる。
【００２９】また、本発明（請求項５）によれば、補助
トランジスタを設けたことにより、データ保持時間にお
いてデータ保持部差動対に流れる電流の一部を、負荷の
抵抗をパスしインダクタのみを介して流すことができ
る。即ち、データ保持時間において負荷の値が減少し、
インダクタの自己共振によってインピーダンスが増大す
る悪影響を相殺し、ダンピングすることが可能となる。
従って、フリップ・フロップ回路の負荷にインダクタを
用いた場合でも、その自己共振の影響による誤動作を防
ぎつつ、高速なフリップフロップ装置を実現することが
可能となる。
トランジスタを設けたことにより、データ保持時間にお
いてデータ保持部差動対に流れる電流の一部を、負荷の
抵抗をパスしインダクタのみを介して流すことができ
る。即ち、データ保持時間において負荷の値が減少し、
インダクタの自己共振によってインピーダンスが増大す
る悪影響を相殺し、ダンピングすることが可能となる。
従って、フリップ・フロップ回路の負荷にインダクタを
用いた場合でも、その自己共振の影響による誤動作を防
ぎつつ、高速なフリップフロップ装置を実現することが
可能となる。
【００３０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。 （実施例１）図１は、本発明の第１の実施例に係わるフ
リップフロップ回路を示す回路構成図である。基本的な
構成は前記図１８と同様であるが、本実施例ではこれに
加えて、データ読込み時間可変用のトランジスタ（ＦＥ
Ｔ）Ｊ２１が設けられている。即ち、クロック入力用の
差動対を構成するＦＥＴのうち、そのドレインがデータ
読込み部につながるＦＥＴＪ１と並列に、データ読込み
時間可変用のＦＥＴＪ２１が接続されている。
する。 （実施例１）図１は、本発明の第１の実施例に係わるフ
リップフロップ回路を示す回路構成図である。基本的な
構成は前記図１８と同様であるが、本実施例ではこれに
加えて、データ読込み時間可変用のトランジスタ（ＦＥ
Ｔ）Ｊ２１が設けられている。即ち、クロック入力用の
差動対を構成するＦＥＴのうち、そのドレインがデータ
読込み部につながるＦＥＴＪ１と並列に、データ読込み
時間可変用のＦＥＴＪ２１が接続されている。
【００３１】このような構成であれば、データ保持部差
動対側には１つのＦＥＴＪ２が接続されるのに対し、デ
ータ読込み部差動対側には２つのＦＥＴＪ１，Ｊ２１が
接続されることになるため、ＦＥＴＪ２１をＯＮ状態に
することにより、データ保持部差動対側よりもデータ読
込み部差動対側の方により多くの電流を流すことがで
き、フリップフロップ回路におけるデータ読込み時間と
データ保持時間との関係を、 （データ読込み時間）＞（データ保持時間） とすることができる。このため、一定の消費電力のまま
クロック１周期あたりにデータ読込み部のＦＥＴに供給
される電流量を増加することが可能になる。さらに、Ｆ
ＥＴＪ２１をＯＦＦ状態にすることで、（データ読込み
時間）＝（データ保持時間）とすることができ、低周波
での動作も安定に行うことができる。
動対側には１つのＦＥＴＪ２が接続されるのに対し、デ
ータ読込み部差動対側には２つのＦＥＴＪ１，Ｊ２１が
接続されることになるため、ＦＥＴＪ２１をＯＮ状態に
することにより、データ保持部差動対側よりもデータ読
込み部差動対側の方により多くの電流を流すことがで
き、フリップフロップ回路におけるデータ読込み時間と
データ保持時間との関係を、 （データ読込み時間）＞（データ保持時間） とすることができる。このため、一定の消費電力のまま
クロック１周期あたりにデータ読込み部のＦＥＴに供給
される電流量を増加することが可能になる。さらに、Ｆ
ＥＴＪ２１をＯＦＦ状態にすることで、（データ読込み
時間）＝（データ保持時間）とすることができ、低周波
での動作も安定に行うことができる。
【００３２】また、ＦＥＴＪ２１のゲートＧ２１はＦＥ
ＴＪ１のゲートに接続してＣＫと同電位にしてもよい
し、別にＤＣバイアスを加えてもよい。データ読込み部
差動対におけるＦＥＴＪ３，Ｊ４の負荷ＺL としては、
抵抗のみ、又は抵抗とインダクタを直列接続したものな
どが考えられる。用いるインダクタはスパイラルインダ
クタ、又はショートスタブ線路などが考えられる。
ＴＪ１のゲートに接続してＣＫと同電位にしてもよい
し、別にＤＣバイアスを加えてもよい。データ読込み部
差動対におけるＦＥＴＪ３，Ｊ４の負荷ＺL としては、
抵抗のみ、又は抵抗とインダクタを直列接続したものな
どが考えられる。用いるインダクタはスパイラルインダ
クタ、又はショートスタブ線路などが考えられる。
【００３３】図２は、図１のフリップフロップ回路の動
作原理を示す図である。ＦＥＴＪ２１のゲート幅をＦＥ
ＴＪ１のゲート幅と同じとし、かつＦＥＴＪ２１のゲー
トＧ２１をＦＥＴＪ１のゲートに接続、同電位にした場
合である。縦軸が電流量、横軸が時間を示す。図中Ａが
データ読込み部に流れる電流量、Ｂがデータ保持部に流
れる電流量を示す。データ読込み時間Ｄとデータ保持時
間（Ｔ−Ｄ）の割合はほぼ２：１となり、データ読込み
時間が増加していることが分かる。
作原理を示す図である。ＦＥＴＪ２１のゲート幅をＦＥ
ＴＪ１のゲート幅と同じとし、かつＦＥＴＪ２１のゲー
トＧ２１をＦＥＴＪ１のゲートに接続、同電位にした場
合である。縦軸が電流量、横軸が時間を示す。図中Ａが
データ読込み部に流れる電流量、Ｂがデータ保持部に流
れる電流量を示す。データ読込み時間Ｄとデータ保持時
間（Ｔ−Ｄ）の割合はほぼ２：１となり、データ読込み
時間が増加していることが分かる。
【００３４】図３は、図１のフリップフロップ回路から
構成される図１９のＴ−ＦＦの入力感度特性をシミュレ
ーションで従来例と比較したものである。図中ＡがＦＥ
ＴＪ２１のゲート幅をＦＥＴＪ１のゲート幅と同じと
し、かつＦＥＴＪ２１のゲートＧ２１をＦＥＴＪ１のゲ
ートに接続して同電位にした場合（実施例）であり、Ｂ
が従来例である。また、斜線部が動作範囲を示す。
構成される図１９のＴ−ＦＦの入力感度特性をシミュレ
ーションで従来例と比較したものである。図中ＡがＦＥ
ＴＪ２１のゲート幅をＦＥＴＪ１のゲート幅と同じと
し、かつＦＥＴＪ２１のゲートＧ２１をＦＥＴＪ１のゲ
ートに接続して同電位にした場合（実施例）であり、Ｂ
が従来例である。また、斜線部が動作範囲を示す。
【００３５】本実施例では、特にクロック入力振幅が小
さいときの動作領域が広くなっており、従来例では約
８．０ＧＨｚ付近にあったフリーラン周波数が１０．８
ＧＨｚ付近まで向上する。また、クロック入力が０．６
Ｖｐｐのときの最高動作周波数ｆｍａｘは従来例では１
０．０ＧＨｚであったものが１２．０ＧＨｚとなり２０
％の高速化が達成できる。
さいときの動作領域が広くなっており、従来例では約
８．０ＧＨｚ付近にあったフリーラン周波数が１０．８
ＧＨｚ付近まで向上する。また、クロック入力が０．６
Ｖｐｐのときの最高動作周波数ｆｍａｘは従来例では１
０．０ＧＨｚであったものが１２．０ＧＨｚとなり２０
％の高速化が達成できる。
【００３６】このように本実施例によれば、クロック入
力用差動対を構成するＦＥＴＪ１，Ｊ２のうちデータ読
込み部差動対に接続されたＦＥＴＪ１と並列にＦＥＴＪ
２１を設けているので、フリップフロップ回路における
データ読込み時間とデータ保持時間との関係を、 （データ読込み時間）＞（データ保持時間） とすることができ、一定の消費電力のままクロック１周
期のあたりのデータ読込み部のＦＥＴＪ３，Ｊ４に供給
される電流量を増加することが可能になる。従って、デ
ータ読込み部のＦＥＴＪ３，Ｊ４の駆動能力を高めるこ
とができ、これにより最高動作周波数ｆｍａｘを向上さ
せることが可能となる。 （実施例２）図４は、本発明の第２の実施例に係わるＴ
−ＦＦを示すブロック図である。従来例では図１９のよ
うに、ＦＦ１及びＦＦ２のクロック入力端ＣＫ，／ＣＫ
がＤＣ的に結合されて端子ＣＫ及び端子Ｖｒｅｆへ接続
されていた。これに対して本実施例では、ＦＦ１のクロ
ック入力端／ＣＫ１とＦＦ２のクロック入力端ＣＫ２と
をＤＣ的に分離し、新たなバイアス端子Ｖbias１及びＶ
bias２を設けることで、ＦＦ１，ＦＦ２における各々の
ＤＣバイアス値を個別に変化させることを可能にしてい
る。
力用差動対を構成するＦＥＴＪ１，Ｊ２のうちデータ読
込み部差動対に接続されたＦＥＴＪ１と並列にＦＥＴＪ
２１を設けているので、フリップフロップ回路における
データ読込み時間とデータ保持時間との関係を、 （データ読込み時間）＞（データ保持時間） とすることができ、一定の消費電力のままクロック１周
期のあたりのデータ読込み部のＦＥＴＪ３，Ｊ４に供給
される電流量を増加することが可能になる。従って、デ
ータ読込み部のＦＥＴＪ３，Ｊ４の駆動能力を高めるこ
とができ、これにより最高動作周波数ｆｍａｘを向上さ
せることが可能となる。 （実施例２）図４は、本発明の第２の実施例に係わるＴ
−ＦＦを示すブロック図である。従来例では図１９のよ
うに、ＦＦ１及びＦＦ２のクロック入力端ＣＫ，／ＣＫ
がＤＣ的に結合されて端子ＣＫ及び端子Ｖｒｅｆへ接続
されていた。これに対して本実施例では、ＦＦ１のクロ
ック入力端／ＣＫ１とＦＦ２のクロック入力端ＣＫ２と
をＤＣ的に分離し、新たなバイアス端子Ｖbias１及びＶ
bias２を設けることで、ＦＦ１，ＦＦ２における各々の
ＤＣバイアス値を個別に変化させることを可能にしてい
る。
【００３７】ここで、ＦＦ１，ＦＦ２を構成するフリッ
プフロップ回路は、図１又は図１８のいずれの回路であ
ってもよい。ＤＣバイアス値は本実施例のフリップフロ
ップ回路が形成されるＩＣ内に設けた抵抗によって設定
してもよいし、外部からコントロールできるようＩＣ内
に設けたパッドに接続し、外部から電圧を与えてもよ
い。これによって、ＤＣバイアス値の変化によってデー
タ読込み時間とデータ保持時間を任意に設定することが
できる。
プフロップ回路は、図１又は図１８のいずれの回路であ
ってもよい。ＤＣバイアス値は本実施例のフリップフロ
ップ回路が形成されるＩＣ内に設けた抵抗によって設定
してもよいし、外部からコントロールできるようＩＣ内
に設けたパッドに接続し、外部から電圧を与えてもよ
い。これによって、ＤＣバイアス値の変化によってデー
タ読込み時間とデータ保持時間を任意に設定することが
できる。
【００３８】例えば、ＦＦ１のデータ読込み部とＦＦ２
のデータ保持部へ入力されるクロックに加えるＤＣバイ
アス値をＶｄｃ１，ＦＦ１のデータ保持部とデータ読込
み部へ入力されるクロックのＤＣバイアス値を各々Ｖbi
as１，Ｖbias２とおくと、Ｖｄｃ１＞Ｖbias１、かつＶ
ｄｃ１＜Ｖbias２（即ち、Ｖbias１＝Ｖｄｃ１−Ｘ，Ｖ
bias２＝Ｖｄｃ１＋Ｘ、但しＸ＞０）としたとき、ＦＦ
１とＦＦ２の両方が（データ読込み時間）＞（データ保
持時間）となる方向へ変化する。従来例ではＦＦ１の／
ＣＫ１、ＦＦ２のＣＫ２がＤＣ的に結合されていたた
め、ＦＦ１とＦＦ２の両方が（データ読込み時間）＞
（データ保持時間）とすることが不可能であったのに対
し、本実施例ではこれを可能とし高速化が図れる。
のデータ保持部へ入力されるクロックに加えるＤＣバイ
アス値をＶｄｃ１，ＦＦ１のデータ保持部とデータ読込
み部へ入力されるクロックのＤＣバイアス値を各々Ｖbi
as１，Ｖbias２とおくと、Ｖｄｃ１＞Ｖbias１、かつＶ
ｄｃ１＜Ｖbias２（即ち、Ｖbias１＝Ｖｄｃ１−Ｘ，Ｖ
bias２＝Ｖｄｃ１＋Ｘ、但しＸ＞０）としたとき、ＦＦ
１とＦＦ２の両方が（データ読込み時間）＞（データ保
持時間）となる方向へ変化する。従来例ではＦＦ１の／
ＣＫ１、ＦＦ２のＣＫ２がＤＣ的に結合されていたた
め、ＦＦ１とＦＦ２の両方が（データ読込み時間）＞
（データ保持時間）とすることが不可能であったのに対
し、本実施例ではこれを可能とし高速化が図れる。
【００３９】以上の実施例の応用分野としては高速な入
力信号を分周する必要がある回路、例えばプリスケーラ
の初段の分周器、又はマルチプレクサ、デマルチプレク
サの初段の分周器などがあげられる。
力信号を分周する必要がある回路、例えばプリスケーラ
の初段の分周器、又はマルチプレクサ、デマルチプレク
サの初段の分周器などがあげられる。
【００４０】なお、（データ読込み時間）＞（データ保
持時間）と設定した場合、高速化は達成できるが、デー
タ読込み部とデータ保持部の動作する時間が完全に切り
離されずデータ保持部がＯＮの場合も、データ読込み部
に電流が流れる。このため、図１のフリップフロップ回
路を用いてＴ−ＦＦを構成したとき、入力されるクロッ
ク信号が“Ｌ”レベルの場合の動作が不安定となり、低
周波領域では動作が不安定となり、誤動作を起こすこと
がある。
持時間）と設定した場合、高速化は達成できるが、デー
タ読込み部とデータ保持部の動作する時間が完全に切り
離されずデータ保持部がＯＮの場合も、データ読込み部
に電流が流れる。このため、図１のフリップフロップ回
路を用いてＴ−ＦＦを構成したとき、入力されるクロッ
ク信号が“Ｌ”レベルの場合の動作が不安定となり、低
周波領域では動作が不安定となり、誤動作を起こすこと
がある。
【００４１】これの解決方法として、図４においてＦＦ
１，ＦＦ２に用いるフリップフロップ回路として図１の
回路を用い、低周波領域において、ＦＦ１のデータ読込
み部とＦＦ２のデータ保持部へ入力されるクロックに加
えるＤＣバイアス値をＶｄｃ１、ＦＦ１のデータ保持部
とデータ読込み部へ入力されるクロックのＤＣバイアス
値を各々Ｖｄｃ１＜Ｖbias１、かつＶｄｃ１＞Ｖbias２
（即ち、Ｖbias１＝Ｖｄｃ１−Ｘ，Ｖbias２＝Ｖｄｃ１
＋Ｘ、但しＸ＜０）とおくことによって、（データ読込
み時間）＞（データ保持時間）と設定されていた関係を
（データ読込み時間）≦（データ保持時間）とすること
ができ、外部電圧の調整で低周波領域での動作を可能と
する。
１，ＦＦ２に用いるフリップフロップ回路として図１の
回路を用い、低周波領域において、ＦＦ１のデータ読込
み部とＦＦ２のデータ保持部へ入力されるクロックに加
えるＤＣバイアス値をＶｄｃ１、ＦＦ１のデータ保持部
とデータ読込み部へ入力されるクロックのＤＣバイアス
値を各々Ｖｄｃ１＜Ｖbias１、かつＶｄｃ１＞Ｖbias２
（即ち、Ｖbias１＝Ｖｄｃ１−Ｘ，Ｖbias２＝Ｖｄｃ１
＋Ｘ、但しＸ＜０）とおくことによって、（データ読込
み時間）＞（データ保持時間）と設定されていた関係を
（データ読込み時間）≦（データ保持時間）とすること
ができ、外部電圧の調整で低周波領域での動作を可能と
する。
【００４２】このように、外部からの電圧の調整で低周
波領域の動作を可能とすることにより、低周波から高周
波まで周波数を掃引させる必要がある測定器に用いる分
周器などにも本発明を適用することができる。 （実施例３）図５は、本発明の第３の実施例に係わるフ
リップフロップ回路を示す回路構成図である。なお、図
１と同一部分には同一符号付して、その詳しい説明は省
略する。基本的な構成は図１と同様であり、本実施例で
は、負荷ＺL として抵抗のみを用いている。
波領域の動作を可能とすることにより、低周波から高周
波まで周波数を掃引させる必要がある測定器に用いる分
周器などにも本発明を適用することができる。 （実施例３）図５は、本発明の第３の実施例に係わるフ
リップフロップ回路を示す回路構成図である。なお、図
１と同一部分には同一符号付して、その詳しい説明は省
略する。基本的な構成は図１と同様であり、本実施例で
は、負荷ＺL として抵抗のみを用いている。
【００４３】この場合、クロック入力用差動対のＦＥＴ
Ｊ１，Ｊ２のゲート幅をＷｃ、データ読込み部差動対の
ＦＥＴＪ３，Ｊ４のゲート幅をＷｄ、データ保持部差動
対のＦＥＴＪ５，Ｊ６のゲート幅をＷｌとすると、ゲー
ト幅Ｗｃ，Ｗｄ，Ｗｌとの関係は、Ｗｃ≧Ｗｄ≧Ｗｌで
もＷｃ≦Ｗｄ≧Ｗｌでもよい。
Ｊ１，Ｊ２のゲート幅をＷｃ、データ読込み部差動対の
ＦＥＴＪ３，Ｊ４のゲート幅をＷｄ、データ保持部差動
対のＦＥＴＪ５，Ｊ６のゲート幅をＷｌとすると、ゲー
ト幅Ｗｃ，Ｗｄ，Ｗｌとの関係は、Ｗｃ≧Ｗｄ≧Ｗｌで
もＷｃ≦Ｗｄ≧Ｗｌでもよい。
【００４４】また、本実施例と同様の効果は、クロック
入力用の差動対を構成するＦＥＴのしきい値の関係を
（ＦＥＴＪ２のしきい値）＞（ＦＥＴＪ１のしきい値）
とした場合にも得られる。（ＦＥＴＪ２のしきい値）＞
（ＦＥＴＪ１のしきい値）とすることによって、ＦＥＴ
Ｊ１に流れる電流量を増加させることができ、フリップ
フロップ回路におけるデータ読込み時間とデータ保持時
間の関係を（データ読込み時間）＞（データ保持時間）
とすることができる。また、（ＦＥＴＪ２のしきい値）
＞（ＦＥＴＪ１のしきい値）で、かつＦＥＴＪ１と並列
にＦＥＴＪ２１を加えた場合でも同様の効果が得られ
る。 （実施例３の変形例）図６は、第３の実施例の変形例を
示す図である。この例は、図５のＦＥＴＪ２１のゲート
端子Ｇ２１をＦＥＴＪ２１のソース端子に接続したもの
である。このような構成であれば、Ｇ２１のバイアス回
路が不要となる。
入力用の差動対を構成するＦＥＴのしきい値の関係を
（ＦＥＴＪ２のしきい値）＞（ＦＥＴＪ１のしきい値）
とした場合にも得られる。（ＦＥＴＪ２のしきい値）＞
（ＦＥＴＪ１のしきい値）とすることによって、ＦＥＴ
Ｊ１に流れる電流量を増加させることができ、フリップ
フロップ回路におけるデータ読込み時間とデータ保持時
間の関係を（データ読込み時間）＞（データ保持時間）
とすることができる。また、（ＦＥＴＪ２のしきい値）
＞（ＦＥＴＪ１のしきい値）で、かつＦＥＴＪ１と並列
にＦＥＴＪ２１を加えた場合でも同様の効果が得られ
る。 （実施例３の変形例）図６は、第３の実施例の変形例を
示す図である。この例は、図５のＦＥＴＪ２１のゲート
端子Ｇ２１をＦＥＴＪ２１のソース端子に接続したもの
である。このような構成であれば、Ｇ２１のバイアス回
路が不要となる。
【００４５】図７は、第３の実施例の別の変形例を示す
図である。この例では、図６のような構成のフリップ・
フロップの２つＦＦ１，ＦＦ２を並列に設け、ＦＦ１の
ＦＥＴＪ２１のゲート端子をＦＦ２のＦＥＴＪ２２のソ
ース端子に接続し、かつＦＦ２のＦＥＴＪ２２のゲート
端子をＦＦ１のＦＥＴＪ２１のソース端子に接続してい
る。
図である。この例では、図６のような構成のフリップ・
フロップの２つＦＦ１，ＦＦ２を並列に設け、ＦＦ１の
ＦＥＴＪ２１のゲート端子をＦＦ２のＦＥＴＪ２２のソ
ース端子に接続し、かつＦＦ２のＦＥＴＪ２２のゲート
端子をＦＦ１のＦＥＴＪ２１のソース端子に接続してい
る。
【００４６】このような構成であれば、クロック入力が
単相のとき、ＦＦ１のＦＥＴＪ２１のソース端子及びＦ
Ｆ２のＦＥＴＪ２２のソース端子は各々クロック入力信
号ＣＫに対して同相、逆相の位相関係となる。従って、
このような接続を行うことで、ＦＦ１，ＦＦ２のデータ
読み込み部がＯＮになるときＦＥＴＪ２１，ＦＥＴＪ２
２のゲート−ソース間電圧が上昇し、データ読み込み部
がＯＮの時に流れる電流量が増加して高周波動作が可能
となる。 （実施例４）図８は、本発明の第４の実施例に係わるフ
リップフロップ回路を示す回路構成図である。なお、図
１と同一部分には同一符号付して、その詳しい説明は省
略する。基本的な構成は図１と同様であり、本実施例で
は、負荷ＺL として抵抗とインダクタを直列接続したも
のを用いている。
単相のとき、ＦＦ１のＦＥＴＪ２１のソース端子及びＦ
Ｆ２のＦＥＴＪ２２のソース端子は各々クロック入力信
号ＣＫに対して同相、逆相の位相関係となる。従って、
このような接続を行うことで、ＦＦ１，ＦＦ２のデータ
読み込み部がＯＮになるときＦＥＴＪ２１，ＦＥＴＪ２
２のゲート−ソース間電圧が上昇し、データ読み込み部
がＯＮの時に流れる電流量が増加して高周波動作が可能
となる。 （実施例４）図８は、本発明の第４の実施例に係わるフ
リップフロップ回路を示す回路構成図である。なお、図
１と同一部分には同一符号付して、その詳しい説明は省
略する。基本的な構成は図１と同様であり、本実施例で
は、負荷ＺL として抵抗とインダクタを直列接続したも
のを用いている。
【００４７】一般に、フリップフロップの負荷にインダ
クタを用いることで高速化がはかれる。従来例のフリッ
プフロップ回路の負荷として抵抗とインダクタを直列接
続したものを用いる場合と比較して、本実施例ではフリ
ップフロップ回路自体を（データ読込み時間）＞（デー
タ保持時間）とすることで高速化が可能であるので、イ
ンダクタの効果によって高速化をはかる周波数帯域を従
来例より更に高く設定でき、従来例と比較して使用する
インダクタンスの値が小さくてすむ。
クタを用いることで高速化がはかれる。従来例のフリッ
プフロップ回路の負荷として抵抗とインダクタを直列接
続したものを用いる場合と比較して、本実施例ではフリ
ップフロップ回路自体を（データ読込み時間）＞（デー
タ保持時間）とすることで高速化が可能であるので、イ
ンダクタの効果によって高速化をはかる周波数帯域を従
来例より更に高く設定でき、従来例と比較して使用する
インダクタンスの値が小さくてすむ。
【００４８】インダクタとしてスパイラルインダクタを
用いる場合、使用するインダクタンスの値が大きいと自
己共振周波数が低下し、回路の誤動作を引き起こす可能
性がある。本実施例で用いるインダクタの値は従来例と
比較して小さいことから、インダクタの自己共振周波数
の低下による誤動作によってフリップフロップ回路の動
作周波数領域が低下する問題を解決できる。
用いる場合、使用するインダクタンスの値が大きいと自
己共振周波数が低下し、回路の誤動作を引き起こす可能
性がある。本実施例で用いるインダクタの値は従来例と
比較して小さいことから、インダクタの自己共振周波数
の低下による誤動作によってフリップフロップ回路の動
作周波数領域が低下する問題を解決できる。
【００４９】また、隣接したインダクタＬ１，Ｌ２を近
付けた場合に生じる相互インダクタンスは、インダクタ
Ｌ１，Ｌ２間の距離が近付くほど大きくなり、使用する
インダクタＬ１，Ｌ２の値が大きい場合には、相互イン
ダクタンスの影響が大きくなり回路が誤動作を起こし動
作周波数範囲が低下する可能性があった。
付けた場合に生じる相互インダクタンスは、インダクタ
Ｌ１，Ｌ２間の距離が近付くほど大きくなり、使用する
インダクタＬ１，Ｌ２の値が大きい場合には、相互イン
ダクタンスの影響が大きくなり回路が誤動作を起こし動
作周波数範囲が低下する可能性があった。
【００５０】本実施例で用いるインダクタの値は従来例
と比較して小さいことから、相互インダクタンスの増加
による動作周波数範囲の低下による問題を解決でき、か
つインダクタＬ１，Ｌ２間の距離を近付けてレイアウト
できることから、フリップフロップ回路をレイアウトす
るのに必要な面積を小さくすることができ、チップ面積
増大に伴うコストの増大を避けることができる。
と比較して小さいことから、相互インダクタンスの増加
による動作周波数範囲の低下による問題を解決でき、か
つインダクタＬ１，Ｌ２間の距離を近付けてレイアウト
できることから、フリップフロップ回路をレイアウトす
るのに必要な面積を小さくすることができ、チップ面積
増大に伴うコストの増大を避けることができる。
【００５１】なお、本発明はフリップフロップの負荷と
して抵抗のみの場合と負荷にインダクタを使用する場合
の両方について有効であるが、以下の実施例では抵抗の
みを負荷とする場合について説明する。 （実施例５）図９は、本発明の第５の実施例に係わるフ
リップフロップ回路を示す回路構成図である。なお、図
１と同一部分には同一符号付して、その詳しい説明は省
略する。
して抵抗のみの場合と負荷にインダクタを使用する場合
の両方について有効であるが、以下の実施例では抵抗の
みを負荷とする場合について説明する。 （実施例５）図９は、本発明の第５の実施例に係わるフ
リップフロップ回路を示す回路構成図である。なお、図
１と同一部分には同一符号付して、その詳しい説明は省
略する。
【００５２】基本的な構成は前記図１８と同様である
が、本実施例ではこれに加えて、ドレインがデータ読込
み部の差動対につながるようにＦＥＴＪ３１を加え、Ｆ
ＥＴＪ３１のソースは保護抵抗Ｒ７を介して電源Ｖssに
接続し、ゲートＧ３１にはＤＣ電位を接続している。
が、本実施例ではこれに加えて、ドレインがデータ読込
み部の差動対につながるようにＦＥＴＪ３１を加え、Ｆ
ＥＴＪ３１のソースは保護抵抗Ｒ７を介して電源Ｖssに
接続し、ゲートＧ３１にはＤＣ電位を接続している。
【００５３】図９のフリップフロップ回路を２段接続し
てＴ−ＦＦを作るときは、ＦＦ１側のＧ３１とＦＦ２側
のＧ３１を接続する。Ｇ３１のＤＣ電位を調節すること
によってＦＥＴＪ３１に流れる電流量を調整、データ読
込み時間とデータ保持時間の割合を制御して、低周波領
域ではＦＥＴＪ３１に電流が流れないように設定し、高
周波領域ではＦＥＴＪ３１に電流が流れるように設定す
ることで、低周波領域も可能となりかつ高速化が達成で
きる。
てＴ−ＦＦを作るときは、ＦＦ１側のＧ３１とＦＦ２側
のＧ３１を接続する。Ｇ３１のＤＣ電位を調節すること
によってＦＥＴＪ３１に流れる電流量を調整、データ読
込み時間とデータ保持時間の割合を制御して、低周波領
域ではＦＥＴＪ３１に電流が流れないように設定し、高
周波領域ではＦＥＴＪ３１に電流が流れるように設定す
ることで、低周波領域も可能となりかつ高速化が達成で
きる。
【００５４】本実施例では、図４の実施例が制御電源が
２つ必要であったのに対し、制御電源が単一で済む。特
に、ＦＥＴＪ３１にエンハンストモード型のＦＥＴを使
用した場合は、ＦＥＴのゲート・ソース間電圧が正のと
きにのみ電流が流れる。従って、低周波領域におけるＧ
３１に与える電圧と電源電圧Ｖssとの差をＦＥＴＪ３１
のしきい値以下と設定することによって、（データ読込
み時間）＝（データ保持時間）となり、低周波領域の動
作が可能となる。
２つ必要であったのに対し、制御電源が単一で済む。特
に、ＦＥＴＪ３１にエンハンストモード型のＦＥＴを使
用した場合は、ＦＥＴのゲート・ソース間電圧が正のと
きにのみ電流が流れる。従って、低周波領域におけるＧ
３１に与える電圧と電源電圧Ｖssとの差をＦＥＴＪ３１
のしきい値以下と設定することによって、（データ読込
み時間）＝（データ保持時間）となり、低周波領域の動
作が可能となる。
【００５５】この場合、Ｇ３１に与える電圧と電源電圧
Ｖssとの差は正であるので、ＧＮＤとＶssとの間を抵抗
を用い電圧を分割しＧ３１に接続すると共に、Ｇ３１を
ＩＣ内に設けたパッドに接続し、外部からパッドに与え
る電圧を制御することによって、従来例より高周波動作
が可能であると共に、低周波領域の動作時にはＧ３１に
外部から電圧を与えず、回路の消費電力を変化させずに
動作させることが可能である。 （実施例６）図１０は、本発明の第６の実施例に係わる
フリップフロップ回路を示す回路構成図である。なお、
図１と同一部分には同一符号付して、その詳しい説明は
省略する。
Ｖssとの差は正であるので、ＧＮＤとＶssとの間を抵抗
を用い電圧を分割しＧ３１に接続すると共に、Ｇ３１を
ＩＣ内に設けたパッドに接続し、外部からパッドに与え
る電圧を制御することによって、従来例より高周波動作
が可能であると共に、低周波領域の動作時にはＧ３１に
外部から電圧を与えず、回路の消費電力を変化させずに
動作させることが可能である。 （実施例６）図１０は、本発明の第６の実施例に係わる
フリップフロップ回路を示す回路構成図である。なお、
図１と同一部分には同一符号付して、その詳しい説明は
省略する。
【００５６】本実施例では図１の構成に加え、データ保
持部差動対を構成するＦＥＴＪ５，Ｊ６のソースにドレ
インがつながるようにデータ保持時間増大用のＦＥＴＪ
３２を加え、ＦＥＴＪ３２のソースを保護抵抗Ｒ７を介
して電源Ｖssに接続し、ゲートＧ３２にはＤＣ電位を接
続している。
持部差動対を構成するＦＥＴＪ５，Ｊ６のソースにドレ
インがつながるようにデータ保持時間増大用のＦＥＴＪ
３２を加え、ＦＥＴＪ３２のソースを保護抵抗Ｒ７を介
して電源Ｖssに接続し、ゲートＧ３２にはＤＣ電位を接
続している。
【００５７】図１０のフリップフロップ回路を２段接続
してＴ−ＦＦを作るとき、ＦＦ１側のＧ３２とＦＦ２側
のＧ３２を接続する。Ｇ３２のＤＣ電位を調節すること
によってＦＥＴＪ３２に流れる電流量を制御してデータ
読込み時間とデータ保持時間の割合を制御して、低周波
領域から動作が可能でかつ高速化が達成できる。
してＴ−ＦＦを作るとき、ＦＦ１側のＧ３２とＦＦ２側
のＧ３２を接続する。Ｇ３２のＤＣ電位を調節すること
によってＦＥＴＪ３２に流れる電流量を制御してデータ
読込み時間とデータ保持時間の割合を制御して、低周波
領域から動作が可能でかつ高速化が達成できる。
【００５８】本実施例の場合も制御電源が単一で済む。
また、ＦＥＴＪ３２のゲートＧ３２を数ｋΩの抵抗を介
して電源電圧Ｖssに接続、かつＧ３２をＩＣ内部に設け
たパッドに接続する構成にすることによって、低周波動
作時には外部からパッドに一定電位の電圧を与え、（デ
ータ読込み時間）＝（データ保持時間）とし、高周波動
作時にはパッドをオープンの状態にして、（データ読込
み時間）＞（データ保持時間）とすることで、低周波動
作から高周波動作まで可能となる。なお、この場合は高
周波動作時にＦＥＴＪ３２には電流が流れないため、高
周波動作時での消費電力を低周波領域の動作時の消費電
力よりも低減できる。 （実施例７）図１１は、本発明の第７の実施例に係わる
フリップフロップ回路を示す回路構成図である。なお、
図１と同一部分には同一符号付して、その詳しい説明は
省略する。
また、ＦＥＴＪ３２のゲートＧ３２を数ｋΩの抵抗を介
して電源電圧Ｖssに接続、かつＧ３２をＩＣ内部に設け
たパッドに接続する構成にすることによって、低周波動
作時には外部からパッドに一定電位の電圧を与え、（デ
ータ読込み時間）＝（データ保持時間）とし、高周波動
作時にはパッドをオープンの状態にして、（データ読込
み時間）＞（データ保持時間）とすることで、低周波動
作から高周波動作まで可能となる。なお、この場合は高
周波動作時にＦＥＴＪ３２には電流が流れないため、高
周波動作時での消費電力を低周波領域の動作時の消費電
力よりも低減できる。 （実施例７）図１１は、本発明の第７の実施例に係わる
フリップフロップ回路を示す回路構成図である。なお、
図１と同一部分には同一符号付して、その詳しい説明は
省略する。
【００５９】本実施例では、ＦＦ１内にＦＥＴＪ４１，
４２からなる補助差動対を設け、ＦＦ２内にＦＥＴＪ４
３，４４からなる補助差動対を設け、これらの差動対の
Ｊ４１，Ｊ４３のドレインを各々ＦＦ１のデータ読込み
部差動対とＦＦ２のデータ読込み部差動対に接続し、Ｊ
４２，Ｊ４４のドレインを各々ＦＦ１のデータ保持部差
動対とＦＦ２のデータ保持部差動対に接続する。そし
て、Ｊ４１，Ｊ４３のゲートをＧ４１に、Ｊ４２，Ｊ４
４のゲートをＧ４２に接続する。また、Ｊ４１〜４４の
ソースを共通接続してＦＥＴＪ４５のドレインに接続
し、ＦＥＴＪ４５のソースは保護抵抗Ｒ７を介して電源
Ｖssに接続する。
４２からなる補助差動対を設け、ＦＦ２内にＦＥＴＪ４
３，４４からなる補助差動対を設け、これらの差動対の
Ｊ４１，Ｊ４３のドレインを各々ＦＦ１のデータ読込み
部差動対とＦＦ２のデータ読込み部差動対に接続し、Ｊ
４２，Ｊ４４のドレインを各々ＦＦ１のデータ保持部差
動対とＦＦ２のデータ保持部差動対に接続する。そし
て、Ｊ４１，Ｊ４３のゲートをＧ４１に、Ｊ４２，Ｊ４
４のゲートをＧ４２に接続する。また、Ｊ４１〜４４の
ソースを共通接続してＦＥＴＪ４５のドレインに接続
し、ＦＥＴＪ４５のソースは保護抵抗Ｒ７を介して電源
Ｖssに接続する。
【００６０】このような構成であれば、ＦＥＴＪ４１，
Ｊ４３のゲートＧ４１と、ＦＥＴＪ４２，Ｊ４４のゲー
トＧ４２のＤＣ電位を調節することにより、データ読込
み時間とデータ保持時間との割合を制御することができ
る。このとき、ＦＦ１とＦＦ２には本発明の実施例であ
る図１を用いてもよいし、従来例の図１８を用いてもよ
い。また、ゲートＧ４１をＣＫに接続してもよい。 （実施例７の変形例）図１２は、第７の実施例の変形例
を示す図であり、フリップフロップ回路の１つ分を示し
ている。フリップフロップ回路にＦＥＴＪ３１，Ｊ３２
からなる差動対を設け、各々のゲート端子Ｇ３１及びＧ
３２に加えるバイアスでデータ読み込み時間、保持時間
をコントロールする。これにより、第７の実施例と同様
の効果が得られる。 （実施例８）図１３は、本発明の第８の実施例に係わる
フリップ・フロップ回路を示す回路構成図である。な
お、図１と同一部分には同一符号を付して、その詳しい
説明は省略する。
Ｊ４３のゲートＧ４１と、ＦＥＴＪ４２，Ｊ４４のゲー
トＧ４２のＤＣ電位を調節することにより、データ読込
み時間とデータ保持時間との割合を制御することができ
る。このとき、ＦＦ１とＦＦ２には本発明の実施例であ
る図１を用いてもよいし、従来例の図１８を用いてもよ
い。また、ゲートＧ４１をＣＫに接続してもよい。 （実施例７の変形例）図１２は、第７の実施例の変形例
を示す図であり、フリップフロップ回路の１つ分を示し
ている。フリップフロップ回路にＦＥＴＪ３１，Ｊ３２
からなる差動対を設け、各々のゲート端子Ｇ３１及びＧ
３２に加えるバイアスでデータ読み込み時間、保持時間
をコントロールする。これにより、第７の実施例と同様
の効果が得られる。 （実施例８）図１３は、本発明の第８の実施例に係わる
フリップ・フロップ回路を示す回路構成図である。な
お、図１と同一部分には同一符号を付して、その詳しい
説明は省略する。
【００６１】この実施例の構成は前記図５に示す第３の
実施例と類似しているが、第３の実施例とは異なり、Ｆ
ＥＴＪ１ではなくＦＥＴＪ２と並列にＦＥＴＪ３１を設
け、ＦＥＴＪ３１のゲートＧ３１を外部端子としてい
る。
実施例と類似しているが、第３の実施例とは異なり、Ｆ
ＥＴＪ１ではなくＦＥＴＪ２と並列にＦＥＴＪ３１を設
け、ＦＥＴＪ３１のゲートＧ３１を外部端子としてい
る。
【００６２】このような構成であれば、ＦＥＴＪ３１の
ゲート端子Ｇ３１でデータ読み込み時間、保持時間をコ
ントロールすることができる。より具体的には、ＦＥＴ
Ｊ３１とＦＥＴＪ２の並列回路をＦＥＴＪ１と同じ電流
容量にすれば、ＦＥＴＪ３１のＯＦＦによりデータ保持
時間を減少させることができる。即ち、ＦＥＴＪ３１が
ＯＮで（データ読み込み時間）＝（データ保持時間）と
することができ、ＦＥＴＪ３２がＯＦＦで（データ読み
込み時間）＞（データ保持時間）とすることができ、低
周波動作から高周波動作まで可能となる。 （実施例８の変形例）図１４は、第８の実施例の変形例
であり、ＦＥＴＪ３１のドレインをＦＥＴＪ５１，Ｊ５
２からなる差動対のソースに接続している。ＦＥＴＪ５
１のゲート及びドレインはＦＥＴＪ５のゲート及びドレ
インとそれぞれ共通接続され、ＦＥＴＪ５２のゲート及
びドレインはＦＥＴＪ６のゲート及びドレインとそれぞ
れ共通接続されている。
ゲート端子Ｇ３１でデータ読み込み時間、保持時間をコ
ントロールすることができる。より具体的には、ＦＥＴ
Ｊ３１とＦＥＴＪ２の並列回路をＦＥＴＪ１と同じ電流
容量にすれば、ＦＥＴＪ３１のＯＦＦによりデータ保持
時間を減少させることができる。即ち、ＦＥＴＪ３１が
ＯＮで（データ読み込み時間）＝（データ保持時間）と
することができ、ＦＥＴＪ３２がＯＦＦで（データ読み
込み時間）＞（データ保持時間）とすることができ、低
周波動作から高周波動作まで可能となる。 （実施例８の変形例）図１４は、第８の実施例の変形例
であり、ＦＥＴＪ３１のドレインをＦＥＴＪ５１，Ｊ５
２からなる差動対のソースに接続している。ＦＥＴＪ５
１のゲート及びドレインはＦＥＴＪ５のゲート及びドレ
インとそれぞれ共通接続され、ＦＥＴＪ５２のゲート及
びドレインはＦＥＴＪ６のゲート及びドレインとそれぞ
れ共通接続されている。
【００６３】このような構成であれば、高周波動作時に
はＧ３１端子に加えるバイアスを制御してＦＥＴＪ３１
のドレインに電流を流さないようにする。このとき、デ
ータ保持部を構成するＦＥＴＪ５１，Ｊ５２からなる差
動対が動作しなくなることで、データ保持部のＦＥＴの
ゲート幅が減少したように見え、データ保持部の負荷容
量が減少し、より高速化が達成できる。 （実施例９）図１５は、本発明の第９の実施例に係わる
フリップ・フロップ回路を示す回路構成図である。な
お、図１と同一部分には同一符号を付して、その詳しい
説明は省略する。
はＧ３１端子に加えるバイアスを制御してＦＥＴＪ３１
のドレインに電流を流さないようにする。このとき、デ
ータ保持部を構成するＦＥＴＪ５１，Ｊ５２からなる差
動対が動作しなくなることで、データ保持部のＦＥＴの
ゲート幅が減少したように見え、データ保持部の負荷容
量が減少し、より高速化が達成できる。 （実施例９）図１５は、本発明の第９の実施例に係わる
フリップ・フロップ回路を示す回路構成図である。な
お、図１と同一部分には同一符号を付して、その詳しい
説明は省略する。
【００６４】本実施例は、図１８に示した従来例の負荷
部分の構成を改良したものである。抵抗Ｒ１，Ｒ２、及
びこれらに各々直列にインダクタＬ１，Ｌ２を負荷とし
て備え、かつトランジスタＪ３，Ｊ４のドレインと上記
負荷との間に抵抗Ｒ１１，Ｒ１２を備え、データ保持部
の差動対を構成するトランジスタＪ５，Ｊ６のドレイン
を各々上記Ｒ１，Ｌ１及びＲ２，Ｌ２から構成される負
荷に接続、かつトランジスタＪ３，Ｊ４のドレインを各
々ソースフォロアを構成するトランジスタＪ８，Ｊ９の
ゲートに接続したことを特徴とするものである。
部分の構成を改良したものである。抵抗Ｒ１，Ｒ２、及
びこれらに各々直列にインダクタＬ１，Ｌ２を負荷とし
て備え、かつトランジスタＪ３，Ｊ４のドレインと上記
負荷との間に抵抗Ｒ１１，Ｒ１２を備え、データ保持部
の差動対を構成するトランジスタＪ５，Ｊ６のドレイン
を各々上記Ｒ１，Ｌ１及びＲ２，Ｌ２から構成される負
荷に接続、かつトランジスタＪ３，Ｊ４のドレインを各
々ソースフォロアを構成するトランジスタＪ８，Ｊ９の
ゲートに接続したことを特徴とするものである。
【００６５】このような構成とすることによって、デー
タ読込み側がＯＮのときの振幅は（Ｒ１＋Ｒ１１＋ｊω
Ｌ１）ｉとなり、データ保持側がＯＮのときの振幅は
（Ｒ１＋ｊωＬ１）ｉとなり、データ保持側で振幅が小
さくなる（但し、Ｒ１＝Ｒ２，Ｒ１１＝Ｒ１２，Ｌ１＝
Ｌ２、ｉはＪ７に流れる電流）。即ち、データ保持時間
において負荷の値が減少し、インダクタの自己共振によ
ってインピーダンスが増大する悪影響を相殺し、ダンピ
ングすることが可能である。
タ読込み側がＯＮのときの振幅は（Ｒ１＋Ｒ１１＋ｊω
Ｌ１）ｉとなり、データ保持側がＯＮのときの振幅は
（Ｒ１＋ｊωＬ１）ｉとなり、データ保持側で振幅が小
さくなる（但し、Ｒ１＝Ｒ２，Ｒ１１＝Ｒ１２，Ｌ１＝
Ｌ２、ｉはＪ７に流れる電流）。即ち、データ保持時間
において負荷の値が減少し、インダクタの自己共振によ
ってインピーダンスが増大する悪影響を相殺し、ダンピ
ングすることが可能である。
【００６６】図１６は、図１５のフリップフロップをマ
スタスレーブＤ−ＦＦに適用した場合について、本発明
と従来例とのシミュレーションによる比較を示す。太線
が本発明の実施例、細線が従来例である。入力信号は１
０Ｇｂｐｓの（‥０１０１１０１‥）信号とし、インダ
クタは１ｎＨであり、その自己共振周波数は５ＧＨｚで
ある。論理振幅は０．８Ｖとし、Ｒ１１，Ｒ１２の抵抗
値は、振幅は０．１Ｖとなるように設定した。
スタスレーブＤ−ＦＦに適用した場合について、本発明
と従来例とのシミュレーションによる比較を示す。太線
が本発明の実施例、細線が従来例である。入力信号は１
０Ｇｂｐｓの（‥０１０１１０１‥）信号とし、インダ
クタは１ｎＨであり、その自己共振周波数は５ＧＨｚで
ある。論理振幅は０．８Ｖとし、Ｒ１１，Ｒ１２の抵抗
値は、振幅は０．１Ｖとなるように設定した。
【００６７】図１６から分かるように、従来例では誤動
作を起こしているのに対し、本発明の実施例では正常な
出力信号が得られていることが分かる。なお、Ｒ１１，
Ｒ１２の値が大きいほどダンピングの効果が大きくなる
が、それに伴い負荷が増加し、遅延時間も増加してしま
う。従って、Ｒ１１，Ｒ１２の値をＲ１及びＲ２の値の
１０％から２５％とした場合に高速性と安定性を兼ね備
えることができる。 （実施例１０）図１７は、本発明の第１０の実施例に係
わるフリップフロップ回路を示す回路構成図である。な
お、図１と同一部分には同一符号を付して、その詳しい
説明は省略する。
作を起こしているのに対し、本発明の実施例では正常な
出力信号が得られていることが分かる。なお、Ｒ１１，
Ｒ１２の値が大きいほどダンピングの効果が大きくなる
が、それに伴い負荷が増加し、遅延時間も増加してしま
う。従って、Ｒ１１，Ｒ１２の値をＲ１及びＲ２の値の
１０％から２５％とした場合に高速性と安定性を兼ね備
えることができる。 （実施例１０）図１７は、本発明の第１０の実施例に係
わるフリップフロップ回路を示す回路構成図である。な
お、図１と同一部分には同一符号を付して、その詳しい
説明は省略する。
【００６８】本実施例も、図１８に示した従来例の負荷
部分の構成を改良したものである。基本的な構成は図１
８と同様であり、負荷として、抵抗Ｒ１とインダクタＬ
１を直列接続し、また抵抗Ｒ２にインダクタＬ２を直列
接続している。そして、データ保持部差動対を構成する
トランジスタＪ５，Ｊ６にトランジスタＪ９５，Ｊ９６
をそれぞれ並列的に接続している。具体的には、トラン
ジスタＪ９５のソースはトランジスタＪ５のソースに接
続され、トランジスタＪ９５のドレインは抵抗Ｒ２とイ
ンダクタＬ２の接続点に接続されている。トランジスタ
Ｊ９６のソースはトランジスタＪ６のソースに接続さ
れ、トランジスタにＪ９６のドレインは抵抗Ｒ１とイン
ダクタＬ１の接続点に接続されている。
部分の構成を改良したものである。基本的な構成は図１
８と同様であり、負荷として、抵抗Ｒ１とインダクタＬ
１を直列接続し、また抵抗Ｒ２にインダクタＬ２を直列
接続している。そして、データ保持部差動対を構成する
トランジスタＪ５，Ｊ６にトランジスタＪ９５，Ｊ９６
をそれぞれ並列的に接続している。具体的には、トラン
ジスタＪ９５のソースはトランジスタＪ５のソースに接
続され、トランジスタＪ９５のドレインは抵抗Ｒ２とイ
ンダクタＬ２の接続点に接続されている。トランジスタ
Ｊ９６のソースはトランジスタＪ６のソースに接続さ
れ、トランジスタにＪ９６のドレインは抵抗Ｒ１とイン
ダクタＬ１の接続点に接続されている。
【００６９】このような構成とすることによって、デー
タ読込み側がＯＮのときの振幅は（Ｒ１＋ｊωＬ１）ｉ
となり、データ保持側がＯＮのときの振幅は（Ｒ１＋ｊ
ωＬ１）ｉ１＋ｊωＬ１・ｉ２となり、データ保持側で
振幅が小さくなる（但し、Ｒ１＝Ｒ２，Ｌ１＝Ｌ２，ｉ
＝ｉ１＋ｉ２：ｉ１はＪ５又はＪ６に流れる電流、ｉ２
はＪ９５又はＪ９６に流れる電流）。即ち、データ保持
時にＲ１，Ｒ２へ流れる電流を減少させることによりダ
ンピングを行わせることができ、第９の実施例と同様の
効果が得られる。
タ読込み側がＯＮのときの振幅は（Ｒ１＋ｊωＬ１）ｉ
となり、データ保持側がＯＮのときの振幅は（Ｒ１＋ｊ
ωＬ１）ｉ１＋ｊωＬ１・ｉ２となり、データ保持側で
振幅が小さくなる（但し、Ｒ１＝Ｒ２，Ｌ１＝Ｌ２，ｉ
＝ｉ１＋ｉ２：ｉ１はＪ５又はＪ６に流れる電流、ｉ２
はＪ９５又はＪ９６に流れる電流）。即ち、データ保持
時にＲ１，Ｒ２へ流れる電流を減少させることによりダ
ンピングを行わせることができ、第９の実施例と同様の
効果が得られる。
【００７０】また、本実施例では第９の実施例に比し
て、抵抗Ｒ１，Ｒ２の分割が不要となることから、レイ
アウト面積の増大を抑えることができる。なお、トラン
ジスタＪ９５，Ｊ９６はトランジスタＪ５，Ｊ６にゲー
トを共通接続し、かつソースも共通接続しているので、
トランジスタＪ５，Ｊ６の近傍に極めて小さい面積で形
成でき、これらのトランジスタの増加によるレイアウト
面積の増大は殆ど無視できる。
て、抵抗Ｒ１，Ｒ２の分割が不要となることから、レイ
アウト面積の増大を抑えることができる。なお、トラン
ジスタＪ９５，Ｊ９６はトランジスタＪ５，Ｊ６にゲー
トを共通接続し、かつソースも共通接続しているので、
トランジスタＪ５，Ｊ６の近傍に極めて小さい面積で形
成でき、これらのトランジスタの増加によるレイアウト
面積の増大は殆ど無視できる。
【００７１】なお、本発明は上述した各実施例に限定さ
れるものではない。実施例では、ＭＯＳトランジスタを
用いたＳＣＦＬ回路で説明したが、バイポーラトランジ
スタを用いたＥＣＬ回路に適用することもできる。さら
に、実施例ではＴ−ＦＦについて説明したが、Ｄ−ＦＦ
に適用できるのは勿論のことである。また、図４、図
９、図１０及び図１１の本発明の実施例の回路はフリッ
プフロップ外部電圧から制御することでフリーランの周
波数を変化させることができるので、Ｔ−ＦＦのみでな
く電圧制御型発振器としても使用できる。
れるものではない。実施例では、ＭＯＳトランジスタを
用いたＳＣＦＬ回路で説明したが、バイポーラトランジ
スタを用いたＥＣＬ回路に適用することもできる。さら
に、実施例ではＴ−ＦＦについて説明したが、Ｄ−ＦＦ
に適用できるのは勿論のことである。また、図４、図
９、図１０及び図１１の本発明の実施例の回路はフリッ
プフロップ外部電圧から制御することでフリーランの周
波数を変化させることができるので、Ｔ−ＦＦのみでな
く電圧制御型発振器としても使用できる。
【００７２】また、本発明は各実施例を単独で実施する
に限らず、種々の実施例を適宜組み合わせて実施するこ
とができる。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
に限らず、種々の実施例を適宜組み合わせて実施するこ
とができる。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
【００７３】
【発明の効果】以上説明したように本発明によれば、デ
ータ読込み時間可変用のトランジスタ、バイアス端子Ｖ
bias１，Ｖbias２又は補助差動対等を設けることによ
り、（データ読込み時間）＞（データ保持時間）とする
ことができ、一定の消費電力のままクロック１周期あた
りのデータ読込み部のトランジスタに供給される電流量
を増加させることができる。従って、データ読込み部の
トランジスタの駆動能力を高めることができ、消費電力
を殆ど増加させずにより高速な動作を可能とするフリッ
プフロップ装置を実現することが可能となる。
ータ読込み時間可変用のトランジスタ、バイアス端子Ｖ
bias１，Ｖbias２又は補助差動対等を設けることによ
り、（データ読込み時間）＞（データ保持時間）とする
ことができ、一定の消費電力のままクロック１周期あた
りのデータ読込み部のトランジスタに供給される電流量
を増加させることができる。従って、データ読込み部の
トランジスタの駆動能力を高めることができ、消費電力
を殆ど増加させずにより高速な動作を可能とするフリッ
プフロップ装置を実現することが可能となる。
【００７４】また、（データ読込み時間）と（データ保
持時間）との関係を任意に制御することができ、高周波
から低周波にわたる広い周波数帯域で安定に動作させる
ことができるフリップ・フロップ装置を実現することが
可能となる。
持時間）との関係を任意に制御することができ、高周波
から低周波にわたる広い周波数帯域で安定に動作させる
ことができるフリップ・フロップ装置を実現することが
可能となる。
【図１】第１の実施例に係わるフリップフロップ回路を
示す回路構成図。
示す回路構成図。
【図２】図１のフリップフロップ回路の動作原理を示す
図。
図。
【図３】図１のフリップフロップ回路から構成されるＴ
−ＦＦの入力感度特性をシミュレーションで従来例と比
較した結果を示す図。
−ＦＦの入力感度特性をシミュレーションで従来例と比
較した結果を示す図。
【図４】第２の実施例に係わるＴ−ＦＦを示すブロック
図。
図。
【図５】第３の実施例に係わるフリップフロップ回路を
示す回路構成図。
示す回路構成図。
【図６】第３の実施例の変形例を示す回路構成図。
【図７】第３の実施例の別の変形例を示す回路構成図。
【図８】第４の実施例に係わるフリップフロップ回路を
示す回路構成図。
示す回路構成図。
【図９】第５の実施例に係わるフリップフロップ回路を
示す回路構成図。
示す回路構成図。
【図１０】第６の実施例に係わるフリップフロップ回路
を示す回路構成図。
を示す回路構成図。
【図１１】第７の実施例に係わるフリップフロップ回路
を示す回路構成図。
を示す回路構成図。
【図１２】第７の実施例の変形例を示す回路構成図。
【図１３】第８の実施例に係わるフリップフロップ回路
を示す回路構成図。
を示す回路構成図。
【図１４】第８の実施例の変形例を示す回路構成図。
【図１５】第９の実施例に係わるフリップフロップ回路
を示す回路構成図。
を示す回路構成図。
【図１６】図１５のフリップフロップをマスタスレーブ
Ｄ−ＦＦに適用した場合について、本発明と従来例との
シミュレーションによる比較を示す図。
Ｄ−ＦＦに適用した場合について、本発明と従来例との
シミュレーションによる比較を示す図。
【図１７】第１０の実施例に係わるフリップフロップ回
路を示す回路構成図。
路を示す回路構成図。
【図１８】従来のＳＣＦＬフリップフロップ回路を示す
回路構成図。
回路構成図。
【図１９】図１８のフリップフロップ回路を２段接続し
たＴ−ＦＦの構成図。
たＴ−ＦＦの構成図。
【図２０】図１８のフリップフロップ回路のクロック信
号入力差動対に周期Ｔのサイン波を入力したときの動作
の説明図。
号入力差動対に周期Ｔのサイン波を入力したときの動作
の説明図。
Ｊ１〜Ｊ１５，Ｊ２１，Ｊ３１，Ｊ３２，Ｊ４１〜Ｊ４
５…ＦＥＴ Ｒ１〜Ｒ７…抵抗 Ｄ１，Ｄ２…ダイオード Ｌ１，Ｌ２…インダクタ
５…ＦＥＴ Ｒ１〜Ｒ７…抵抗 Ｄ１，Ｄ２…ダイオード Ｌ１，Ｌ２…インダクタ
Claims (5)
- 【請求項１】制御電極がデータ入力端子となる一対のト
ランジスタにより構成されたデータ読込み部差動対と、
制御電極が出力端子に接続される一対のトランジスタに
より構成されたデータ保持部差動対と、制御電極がクロ
ック入力端子となる一対のトランジスタにより構成され
たクロック入力用差動対とを備え、クロック入力用差動
対を構成する各トランジスタの第１の主電極の一方がデ
ータ読込み部差動対を構成する各トランジスタの第２の
主電極に接続され、他方がデータ保持部差動対を構成す
る各トランジスタの第２の主電極に接続されたＳＣＦＬ
又はＥＣＬのフリップフロップ装置において、 前記クロック入力用差動対を構成する一対のトランジス
タのうち、第１の主電極が前記データ読込み部差動対又
はデータ保持部差動対を構成する各トランジスタの第２
の主電極に接続されたトランジスタと並列に、データ読
込み時間又はデータ保持時間の可変用のトランジスタを
設けたことを特徴とするフリップフロップ装置。 - 【請求項２】制御電極がデータ入力端子となる一対のト
ランジスタにより構成されたデータ読込み部差動対と、
制御電極が出力端子に接続される一対のトランジスタに
より構成されたデータ保持部差動対と、制御電極がクロ
ック入力端子となる一対のトランジスタにより構成され
たクロック入力用差動対とを備え、クロック入力用差動
対を構成する各トランジスタの第１の主電極の一方がデ
ータ読込み部差動対を構成する各トランジスタの第２の
主電極に接続され、他方がデータ保持部差動対を構成す
る各トランジスタの第２の主電極に接続されたＳＣＦＬ
又はＥＣＬのフリップフロップ装置において、 前記データ読込み部差動対又はデータ保持部差動対を構
成する各トランジスタの第２の主電極と電源Ｖssとの間
に、データ読込み時間又はデータ保持時間の可変用のト
ランジスタを設けたことを特徴とするフリップフロップ
装置。 - 【請求項３】一対のトランジスタにより構成されたデー
タ読込み部差動対と、一対のトランジスタにより構成さ
れたデータ保持部差動対と、一対のトランジスタにより
構成されて２つのクロック入力端子ＣＫ，／ＣＫを有す
るクロック入力用差動対と、からなるフリップフロップ
回路を２段縦列接続したマスタ・スレーブ型フリップフ
ロップ装置において、 第１のフリップフロップ回路のクロック入力端子ＣＫ
１，／ＣＫ１と第２のフリップフロップ回路のクロック
入力端子ＣＫ２，／ＣＫ２のうち、ＣＫ１と／ＣＫ２と
を接続し、かつ／ＣＫ１とＣＫ２とを電気的に分離して
新たなバイアス端子Ｖbias１とＶbias２を設けたことを
特徴とするフリップフロップ装置。 - 【請求項４】一対のトランジスタにより構成されたデー
タ読込み部差動対と、一対のトランジスタにより構成さ
れたデータ保持部差動対と、一対のトランジスタにより
構成されて２つのクロック入力端子ＣＫ，／ＣＫを有す
るクロック入力用差動対と、からなるフリップフロップ
回路を２段縦列接続したマスタ・スレーブ型フリップフ
ロップ装置において、 第１及び第２のフリップフロップ回路内に、一対のトラ
ンジスタの第１の主電極の一方がデータ読込み部差動対
に接続され、他方がデータ保持部差動対に接続された補
助差動対をそれぞれ設け、各々の補助差動対を構成する
各トランジスタのうち、第１の主電極がデータ読込み部
差動対に接続されたもの同士とデータ保持部差動対に接
続されたもの同士とでそれぞれ第２の主電極を共通接続
したことを特徴とするフリップフロップ装置。 - 【請求項５】制御電極がデータ入力端子となる一対のト
ランジスタにより構成されたデータ読込み部差動対と、
制御電極が出力端子に接続される一対のトランジスタに
より構成されたデータ保持部差動対と、制御電極がクロ
ック入力端子となる一対のトランジスタにより構成され
たクロック入力用差動対とを備え、データ読込み部差動
対及びデータ保持部差動対の共通負荷として抵抗とイン
ダクタが直列接続されたＳＣＦＬ又はＥＣＬのフリップ
フロップ装置において、 前記データ保持部差動対を構成する各トランジスタに一
方の主電極がそれぞれ共通接続され、前記負荷としての
抵抗とインダクタとの接続点に他方の主電極がそれぞれ
接続された一対の補助トランジスタを設けてなることを
特徴とするフリップフロップ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14352395A JP3576638B2 (ja) | 1994-06-09 | 1995-06-09 | フリップフロップ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12776994 | 1994-06-09 | ||
| JP6-127769 | 1994-06-09 | ||
| JP14352395A JP3576638B2 (ja) | 1994-06-09 | 1995-06-09 | フリップフロップ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0856140A true JPH0856140A (ja) | 1996-02-27 |
| JP3576638B2 JP3576638B2 (ja) | 2004-10-13 |
Family
ID=26463646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14352395A Expired - Fee Related JP3576638B2 (ja) | 1994-06-09 | 1995-06-09 | フリップフロップ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3576638B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004004122A1 (ja) * | 2002-07-01 | 2004-01-08 | Nec Corporation | スタティック型フリップフロップ回路 |
| JPWO2004112247A1 (ja) * | 2003-06-16 | 2006-07-20 | 日本電気株式会社 | 差動回路への漏洩電流が抑制された論理回路 |
| KR100646244B1 (ko) * | 2005-09-28 | 2006-11-23 | 엘지전자 주식회사 | 고속 및 저소비전력의 디-플립플롭 회로. |
| US7583112B2 (en) * | 2004-08-13 | 2009-09-01 | Nxp B.V. | Frequency-division circuit |
| JP2009537805A (ja) * | 2006-05-16 | 2009-10-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デジタル信号のデューティ・サイクル又は相対デューティ・サイクルを測定する方法及び装置 |
| JP2022143656A (ja) * | 2021-03-18 | 2022-10-03 | Ｎｅｃプラットフォームズ株式会社 | プリエンファシス回路、制御方法およびプログラム |
-
1995
- 1995-06-09 JP JP14352395A patent/JP3576638B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2022143656A (ja) * | 2021-03-18 | 2022-10-03 | Ｎｅｃプラットフォームズ株式会社 | プリエンファシス回路、制御方法およびプログラム |
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| Publication number | Publication date |
|---|---|
| JP3576638B2 (ja) | 2004-10-13 |
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