JP2009537805A - デジタル信号のデューティ・サイクル又は相対デューティ・サイクルを測定する方法及び装置 - Google Patents

Abstract

【課題】 デジタル信号のデューティ・サイクル又は相対デューティ・サイクルを測定する方法及び装置を提供する。
【解決手段】 開示された方法及び装置は、クロック信号のデューティ・サイクルを測定するものである。可変デューティ・サイクル回路は、クロック信号ジェネレータからクロック信号を受け取る。可変デューティ・サイクル回路は、それが受け取るデューティ・サイクル・インデックス値に依存する量だけクロック信号のデューティ・サイクルを調整する。可変デューティ・サイクル回路は、デューティ・サイクルが調整されたクロック信号を分周回路に供給する。この装置は、クロック信号の周波数を初期値からそれ以上では分周回路がフェイルする最大周波数までスイープする。次に、この装置は、最大周波数からデューティ・サイクルが調整されたクロック信号のデューティ・サイクルを決定する。１つの実施形態において、開示された方法及び装置は、クロック信号が電子回路上のクロック分配ネットワークの選択されたノードまで進む際の、入力ノードに対するクロック信号の相対デューティ・サイクル情報を測定する。
【選択図】 図５

Description

本明細書における開示は一般にデジタル・システムに関し、より具体的には、可変デューティ・サイクルのデジタル信号のデューティ・サイクルを測定する方法及び装置に関する。
本出願は、本特許出願と同じ譲受人に譲渡された、発明者Ｂｏｅｒｓｔｌｅｒ他による、２００６年５月１日出願の“Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏｒ Ｏｎ−Ｃｈｉｐ Ｄｕｔｙ Ｃｙｃｌｅ Ｍｅａｓｕｒｅｍｅｎｔ”と題する特許文献１に関連し、その開示の全体が引用により本明細書に組み入れられる。
本特許出願はまた、同じ譲受人に譲渡された、発明者Ｂｏｅｒｓｔｌｅｒ他による、２００６年５月１日出願の“Ｄｕｔｙ Ｃｙｃｌｅ Ｍｅａｓｕｒｅｍｅｎｔ Ｍｅｔｈｏｄ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｔｈａｔ Ｏｐｅｒａｔｅｓ Ｉｎ Ａ Ｃａｌｉｂｒａｔｉｏｎ Ｍｏｄｅ Ａｎｄ Ａ Ｔｅｓｔ Ｍｏｄｅ”と題する特許文献２に関連し、その開示の全体が引用により本明細書に組み入れられる。
本特許出願はまた、同じ譲受人に譲渡された、発明者Ｂｏｅｒｓｔｌｅｒ他による、２００６年５月１日出願の“Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｔｈｅ Ｄｕｔｙ Ｃｙｃｌｅ Ｏｆ Ａ Ｄｉｇｉｔａｌ Ｓｉｎｇａｌ”と題する特許文献３に関連し、その開示の全体が引用により本明細書に組み入れられる。

幾つかの従来のクロック信号ジェネレータ回路は、ユーザ又は設計者が回路が生成するクロック信号のデューティ・サイクルを変えることを可能にする。クロック周期の間、クロック信号は、周期の一部分に対してロジック・ハイを示し、周期の残り部分に対してはロジック・ローを示す。デューティ・サイクルとは、クロック信号が特定の論理状態（例えば、ロジック・ハイ）を示すクロック周期の割合のことをいう。信号周期の５０％に対してロジック・ハイ状態を示す信号が５０％のデューティ・サイクルに対応する。同様に、信号周期の４０％に対してロジック・ハイ状態を示す信号は、４０％のデューティ・サイクルに対応する。勿論、設計者又はユーザは代わりに反転論理を用いて信号がロジック・ロー状態を示す信号周期の割合によってデューティ・サイクルを定義することができる。

ＭＨｚ領域を含む周波数までの比較的に低い周波数においては、デジタル信号のデューティ・サイクルに対するインクリメント変化又は調整値を測定することは困難ではない。しかしながら、ＧＨｚ領域のクロック回路を扱うときは、設計者は、デジタル信号のデューティ・サイクルの小さな変化を測定する際に著しい困難に遭遇する。周波数ではなく時間により、ピコ秒領域におけるクロック・デューティ・サイクル又はパルス継続時間に対するインクリメント調整を測定することは非常に困難である。

ピコ秒領域におけるクロック信号のデューティ・サイクルに対する変化を測定するための１つの解決法は、極めて広い帯域幅を有する高速オシロスコープを用いることである。残念なことに、マルチＧＨｚスコープを備える実験室は、実現し維持するのに費用がかかる。さらに、どんな回路が結合しても、論理チップからスコープへのクロック信号がデューティ・サイクルに対するインクリメント調整の継続時間を越えるジッターを導入しないことを保証するように注意しなければならない。

集積回路（ＩＣ）上のクロック信号のデューティ・サイクルの変化を測定する別の方法は、ピコ秒画像形成回路解析（ＰＩＣＡ）である。ＰＩＣＡ法では、クロック・パルスの前縁及び後縁で放射される光の光子を検出して、それらのデューティ・サイクルを決定する。この型のデューティ・サイクル解析は役に立つが、極めて高価である。さらに、この型の解析は被試験コンポーネントを破壊する。

米国特許出願第１１／３８０９８２号 米国特許出願第１１／３８１０３１号 米国特許出願第１１／３８１０５０号

上述の問題に対処するデューティ・サイクル測定方法及び装置が必要である。

１つの実施形態において、本発明は、可変デューティ・サイクル回路が処理するクロック信号に関連するデューティ・サイクル情報を決定するための方法を提供する。この方法は、クロック信号ジェネレータによりクロック信号を可変デューティ・サイクル回路に提供するステップを含む。それに応答して、可変デューティ・サイクル回路は、デューティ・サイクル・インデックスに依存するデューティ・サイクルを示す出力信号を提供する。出力信号は第１周波数を示す。この方法はまた、可変デューティ・サイクル回路により、デューティ・サイクル・インデックスに依存する最大周波数においてフェイルする分周回路に出力信号を提供するステップを含む。この方法は、クロック信号ジェネレータによりクロック信号の周波数を、第１周波数から、それより高い周波数では分周回路のフェイルが起る第２周波数までスイープするステップをさらに含む。この方法はまた、出力信号に関するデューティ・サイクル情報を第２周波数から決定するステップをさらに含む。

別の実施形態において、本発明は、デジタル信号のデューティ・サイクルを決定するデューティ・サイクル測定システムを提供する。このデューティ・サイクル測定システムは、第１周波数及び第１デューティ・サイクルを示すクロック信号を生成するクロック信号ジェネレータを含む。このシステムはまた、クロック信号ジェネレータに結合して第１デューティ・サイクルを示すクロック信号を受け取る可変デューティ・サイクル回路を含む。それに応答して、可変デューティ・サイクル回路は、デューティ・サイクル・インデックスに依存する第２デューティ・サイクルを示すクロック信号を出力する。このシステムは、可変デューティ・サイクル回路に結合してデューティ・サイクル・インデックスに依存する最大周波数においてフェイルする分周回路をさらに含む。１つの実施形態において、このシステムは、クロック信号ジェネレータに結合して、クロック信号の周波数を第１周波数から、それより高い周波数では分周回路のフェイルが起る第２周波数まで変えるコントローラを含む。このシステムはまた、クロック信号ジェネレータ及び分周回路に結合してそれより高い周波数では分周回路がフェイルする第２周波数を示すインジケータをさらに含む。コントローラは、デューティ・サイクル情報をインジケータによって示された第２周波数から決定する。

別の実施形態において、本発明は、クロック信号がクロック分配ネットワークのような電子回路中を伝搬する際のクロック信号に関する相対デューティ・サイクル情報を決定するための方法を提供する。この方法は、クロック信号ジェネレータにより、クロック信号をクロック分配ネットワーク全域の複数の位置に分配するクロック分配ネットワークを含む電子回路に、クロック信号を送るステップを含む。この方法はまた、相対デューティ・サイクル測定回路により、ベンチマーク・モードで動作してクロック分配ネットワークの外部位置におけるクロック信号に関するベンチマーク・デューティ・サイクル情報を決定して外部クロック信号を明示するステップをさらに含む。この方法は、相対デューティ・サイクル測定回路により、相対モードで動作して、クロック分配ネットワーク内の複数の位置のうちの１つにおけるクロック信号の相対デューティ・サイクル情報をベンチマーク・デューティ・サイクル情報に対して決定して内部クロック信号を明示するステップをさらに含む。

別の実施形態において、本発明は、クロック信号をクロック・グリッド内の複数の分配ノードに分配するクロック・グリッドを有する電子回路を含む試験システムを提供する。試験システムは、電子回路に結合してクロック・グリッドによって分配するためのクロック信号を生成するクロック信号ジェネレータを含む。試験システムはまた、クロック信号ジェネレータ及びクロック・グリッドの複数の分配ノードに結合した相対デューティ・サイクル測定回路を含む。相対デューティ・サイクル測定回路は、ベンチマーク・モードで動作して試験システム内のクロック・グリッドの外部位置におけるクロック信号に関するベンチマークのデューティ・サイクル情報を決定して外部クロック信号を明示する。相対デューティ・サイクル測定回路はまた、相対モードで動作して、クロック・グリッド内の複数の分配ノードのうちの１つにおけるクロック信号の相対デューティ・サイクル情報をベンチマークのデューティ・サイクル情報に対して決定して内部クロック信号を明示する。

添付の図面は、本発明の例示的な実施形態のみを示し、従って、本発明の概念は他の同様に効果的な実施形態に役立つので、その範囲を制限するものではない。

１つの実施形態において、開示された装置及び方法は、デジタル信号のデューティ・サイクルにおける相対的に小さなインクリメント変化の時間幅を決定するための方法を提供する。開示された装置はギガヘルツ領域、即ち凡そ１ＧＨｚ及びそれ以上における測定のために特に有用であるが、より低い周波数のデジタル信号のデューティ・サイクルのインクリメント変化を測定することもできる。

１つの実施形態において、開示された方法は、分周回路がフェイルする周波数においてフェイルする分周回路の特性を用いて、クロック信号のデューティ・サイクルのインクリメント変化又は補正の時間幅を決定するものである。図１は、入力１００Ａ及び出力１００Ｂを含む代表的な分周回路１００を示す。分周回路１００は、その入力１００Ａにおいて所定の周波数を示すデジタル信号を受け取り、出力１００Ｂにおいてそのデジタル信号の分周形を提供する。分周回路１００は、ラッチ１０５及び１１０を含む。ラッチ１０５のクロック入力は分周回路入力１００Ａに結合して、周波数Ｆを示すクロック信号ＣＬＫ＿ＩＮを受け取る。ラッチ１０５のクロック入力はラッチ１１０のクロック入力に結合するので、各々のラッチのクロック入力は同じＣＬＫ＿ＩＮ信号を受け取る。ラッチ１０５のＱ出力は、ラッチ１１０のＤ入力に結合する。ラッチ１１０のＱ出力は、インバータ１１５を介してラッチ１０５のＤ入力に結合する。ラッチ１１０のＱ出力はまた、分周回路１００の出力１００Ｂに結合する。この構成において分周回路１００は、分周回路出力１００Ｂにおいて、Ｆ／２の周波数、即ち入力１００ＡにおけるＣＬＫ＿ＩＮ信号の半分の周波数を示す出力信号ＣＬＫ＿ＯＵＴを提供する。ラッチ１０５及び１１０は、セットアップ及びホールド要件、即ち、ラッチがそのラッチのＤ入力においてデータをラッチすることを可能にするためにクロック・パルスがラッチのクロック入力上に滞在する必要がある所定の時間量を有する。分周回路１００が受け取るＣＬＫ＿ＩＮ信号がセットアップ及びホールド要件を侵す場合には、分周回路１００はフェイルする。分周回路１００がフェイルするときは、分周回路１００が生成するＣＬＫ＿ＯＵＴ信号は、分周された信号には等しくなく、むしろ何らかの別の波形となる。

図２は、デューティ・サイクル補正（ＤＣＣ）回路２０５がクロック信号に付与してそのデューティ・サイクルを変える、インクリメント・デューティ・サイクル補正、デルタ（Δ）を測定するシステム２００の１つの実施形態を示す。より具体的には、システム２００は、基準クロック源（図示せず）から、基準クロック信号ＲＥＦ＿ＣＬＫを受け取る周波数シンセサイザ２１０を含む。周波数シンセサイザ２１０は、通常の位相ロック・ループ（ＰＬＬ）と、電圧制御発振器（ＶＣＯ）と、周波数シンセサイザ２１０がＲＥＦ＿ＣＬＫ信号のある複数（Ｍ）倍の周波数において出力信号ＲＥＦ＿ＣＬＫ’を生成することを可能にする分周回路とを含む。

デューティ・サイクル補正（ＤＣＣ）回路２０５は、周波数シンセサイザ２１０からＲＥＦ＿ＣＬＫ’信号を受け取る可変デューティ・サイクル回路である。ＲＥＦ＿ＣＬＫ’信号に応答して、ＤＣＣ回路２０５は、その入力におけるＲＥＦ＿ＣＬＫ’信号の関数であるＣＬＫ＿ＩＮ信号を、その出力において供給する。ＤＣＣ回路２０５は、ＲＥＦ＿ＣＬＫ’信号のデューティ・サイクルを増減して、ＣＬＫ＿ＩＮ信号を生成することができる。代替的に、ＤＣＣ回路２０５は、ＲＥＦ＿ＣＬＫ’信号を変化させず、ＲＥＦ＿ＣＬＫ’信号をＤＣＣ回路２０５の出力までＣＬＫ＿ＩＮ信号として送ることができる。

図３（Ａ）は、代表的な５０％のデューティ・サイクルのパルス信号、即ちＤＣＣ回路２０５がその入力において受け取ることができるクロック信号ＲＥＦ＿ＣＬＫ’を示す。このパルス信号は、ロジック・ハイに対応する多数のパルス３００を含む。ロジック・ローは、示されるように、各々のパルス３００又はロジック・ハイの次にくる。パルス信号は、周期Ｘ、即ち１つのパルス３００と次のパルス３００との開始端の間の時間を示す。図３（Ａ）のパルス信号は、各々のパルス周期の５０％に対してロジック・ハイを示し、従って、このパルス信号は５０％のデューティ・サイクルを示す。ＤＣＣ回路２０５がＲＥＦ＿ＣＬＫ信号のデューティ・サイクルを変化させないときには、ＤＣＣ回路２０５の出力におけるＣＬＫ＿ＩＮ信号もまた、図３（Ｂ）に示すような５０％のデューティ・サイクルを示す。ＤＣＣ回路２０５が受け取るＲＥＦ＿ＣＬＫ’信号のデューティ・サイクルを増加させる場合には、ＤＣＣ回路の出力におけるＣＬＫ＿ＩＮ信号のパルス３０５は、ＤＣＣ回路の入力における対応するパルス３００よりも長い時間幅を示す。例えば、図３（Ｃ）のＣＬＫ＿ＩＮパルス３０５は、６０％の拡大デューティ・サイクルを示す。しかしながら、ＤＣＣ回路２０５が受け取るＲＥＦ＿ＣＬＫ’信号のデューティ・サイクルを減少させる場合には、ＤＣＣ回路の出力におけるＣＬＫ＿ＩＮ信号のパルス３１０は、ＤＣＣ回路の入力における対応するパルス３００よりも短い時間幅を示す。この場合、ＤＣＣ回路２０５は、受け取るデジタル・パルスのデューティ・サイクルを実効的に縮小させる。例えば、図３（Ｄ）のＣＬＫ＿ＩＮパルス３１０は、４０％の縮小デューティ・サイクルを示す。

このように、ＤＣＣ回路２０５は、受け取るパルス３００のパルス幅を拡大又は縮小することができる。１つの実施形態において、ＤＣＣ回路２０５が提供することができるパルス幅の最小補正は、デルタ（Δ）ピコ秒（ｐＳ）、即ちインクリメント・デューティ・サイクル補正の単位である。補正インデックス“ｉ”は、ＤＣＣ回路２０５が受け取った特定のデジタル信号に適用されるインクリメント・デューティ・サイクル補正単位Δの数を規定する。補正インデックス“ｉ”により、ＤＣＣ回路は、ｉ^＊Δピコ秒に等しいパルス幅変化又は補正を提供する。開示された装置及び方法は、より詳細に後述するように、分周回路１００がいつフェイルするかに関する観測結果を用いることにより、各々の補正インデックス“ｉ”に対するインクリメント補正Δの決定を可能にする。

ＤＣＣ回路２０５の出力は、クロック分配ネットワーク又はクロック・グリッド２１５の入力に結合する。クロック・グリッド２１５は、補正されたクロック信号、即ち変更されたデューティ・サイクルのクロック信号ＣＬＫ＿ＩＮを、クロック・グリッド２１５に結合した多数の機能ブロック（図示せず）に分配する。これらの機能ブロックは、プロセッサ、コプロセッサ、デジタル論理回路、並びに他の電気回路において見出されるようなデジタル論理回路を含むことができる。１つの実施形態において、システム２００はまた、上で分周回路１００として図１に示した試験分周回路を含む。試験分周回路１００は、ＤＣＣ回路２０５の出力に結合して、それからＣＬＫ＿ＩＮの補正又は変更されたクロック信号を受け取る。試験分周回路１００の出力は、オシロスコープ２２０の１つの入力に結合し、それにＣＬＫ＿ＯＵＴ信号を送る。オシロスコープ２２０の残りの入力は、周波数シンセサイザ２１０の入力に結合する。このように、オシロスコープ２２０は、ＲＥＦ＿ＣＬＫ信号と試験分周回路１００が生成するＣＬＫ＿ＯＵＴ信号の両方を受け取る。別の実施形態において、オシロスコープ２２０は、ＲＥＦ’ＣＬＫ信号を周波数シンセサイザ２１０の出力から受け取る。

周波数シンセサイザ２１０内の内部ＶＣＯ分周回路は、周波数シンセサイザ２１０がその出力において５０％のデューティ・サイクル信号、ＲＥＦ＿ＣＬＫ’を生成するように２の設定を示す。従って、ＤＣＣ補正回路２０５の入力は、この場合、５０％のデューティ・サイクルのクロック信号を受け取る。それに応答して、ＤＣＣ回路２０５は、５０％のデューティ・サイクル信号のパルス波形を所定量の時間により調整して、ＤＣＣ回路２０５の出力においてＣＬＫ＿ＩＮ信号を生成する。試験分周回路１００は、このＣＬＫ＿ＩＮ信号をＤＣＣ回路２０５から受け取り、ＣＬＫ＿ＩＮ信号を所定の除数又は係数で割ることを試みる。この特定の実施例において、除数は２であるが、他の除数値も特定の用途に応じて満足なものとなり得る。

図４（Ａ）は、分周回路の動作前のＣＬＫ＿ＩＮ信号を示す。図４（Ａ）はまた、分周回路の動作後のＣＬＫ＿ＯＵＴ信号、即ちクロック信号の分周形を示す。この特定の実施例において、分周回路１００は、図４（Ａ）のＣＬＫ＿ＯＵＴ波形の視察によって分かるように、ＣＬＫ＿ＩＮ信号を分周してＣＬＫ＿ＯＵＴ信号を首尾よく形成した。分周回路１００がその分周動作を首尾よく行うときは、結果として得られるＣＬＫ＿ＯＵＴ波形は、分周回路の入力におけるＣＬＫ＿ＩＮ信号と同期し、また基準クロック信号ＲＥＦ＿ＣＬＫとも同期する。分周回路１００が成功するこの場合には、パルス４００の時間幅Ｐは、試験分周回路１００をフェイルさせるほどには長くも又は短くもない。しかしながら、幾つかの周波数において、パルス４００の時間幅Ｐは、パルス波形が分周回路１００のセットアップ及びホールド閾値時間Ｔ_Ｓ／Ｈを侵すように長く又は短くなる。それに応答して、分周回路１００は分周にフェイルする。

例えば、図４（Ｂ）に見られるように、パルス４０５の時間幅が、パルス４０５間の時間がＴ_Ｓ／Ｈに等しいか又はそれより小さくなるほどに長くなる場合には、分周回路１００はフェイルする。換言すれば、結果として得られる分周回路１００の出力信号、即ちＣＬＫ＿ＯＵＴは、ＣＬＫ＿ＩＮの分周形ではなく、むしろその破損形となる。ＣＬＫ＿ＯＵＴ信号とＲＥＦ＿ＣＬＫ信号との間の同期の欠如は、分周回路１００がこの特定のＣＬＫ＿ＩＮ波形に対してフェイルしたことの表示となる。同様に、幾つかの周波数において、パルス４００の時間幅Ｐは、分周回路１００のセットアップ及びホールド閾値時間Ｔ_Ｓ／Ｈを侵すほどに短くなる。それに応答して、分周回路１００は、分周にフェイルする。例えば、図４（Ｃ）に見られるように、パルス４１０の時間幅がＴ_Ｓ／Ｈに等しいか又はそれより小さくなると、分周回路１００はフェイルする。換言すれば、結果として得られる分周回路１００の出力信号、即ちＣＬＫ＿ＯＵＴは、ＣＬＫ＿ＩＮの分周形ではなくて、むしろその破損形となる。この場合にも、ＣＬＫ＿ＯＵＴ信号とＲＥＦ＿ＣＬＫ信号との間の同期の欠如は、分周回路１００がこの特定のＣＬＫ＿ＩＮ波形に対してフェイルしたことの表示となる。

上述のように、１つの実施形態において、ＤＣＣ回路２０５が受け取るＲＥＦ＿ＣＬＫ’信号は、５０％のデューティ・サイクルを示す。Ｘは、ＤＣＣ回路２０５が受け取るＲＦ＿ＣＬＫ’信号の周期である。この場合Ｘは、ＤＣＣ回路が処理する信号波形の周期を変えないので、ＤＣＣ回路２０５の出力におけるＣＬＫ＿ＩＮ信号の周期でもある。ＤＣＣ回路２０５が導入することのできる最小補正はΔピコ秒（ｐＳ）である。補正インデックス“ｉ”において、ＤＣＣ回路は、ｉ^＊ΔｐＳに等しい補正を提供する。１つの実施形態において、補正Δは、１０ｐＳ、２０ｐＳ、３０ｐＳ、４０ｐＳ、５０ｐＳ、６０ｐＳ、及び−１０ｐＳ、−２０ｐＳ、−３０ｐＳ、−４０ｐＳ、−５０ｐＳ、−６０ｐＳのうちの１つである。設計者又はユーザはまた、特定の用途に応じて他の補正設定値を選択することもできる。所与の補正インデックス設定値“ｉ”に対して、ＤＣＣ２０５の出力におけるＣＬＫ＿ＩＮ信号のパルス幅Ｐは、以下の式１によって与えられる。
式１

Ｐ＝Ｘ／２＋ｉ^＊Δ

試験分周回路１００がＴ_Ｓ／Ｈに等しいセットアップ／ホールド時間を示す場合には、ＰがＴ_Ｓ／Ｈに等しいか又はＰがＸ−Ｔ_Ｓ／Ｈに等しいときに分周回路はフェイルする。１つの実施形態において、開示された方法は、上記の関係式を用いて、各々のデューティ・サイクル設定に対してＤＣＣ回路２０５によって導入されるデューティ・サイクル補正を実験的に抽出する。ＤＣＣ回路２０５は、各々のｉ^＊Δの値に対して異なるデューティ・サイクル補正を導入することになる。所与のＤＣＣ設定値ｉに対して、分周回路１００をフェイルさせる最小のＣＬＫ＿ＩＮのクロック周期Ｘ_ＭＩＮは、式１内のＰをＴ_Ｓ／Ｈで置き換えることによって与えられる。Ｘ_ＭＩＮについて解くと、次の式２が得られる。
式２

Ｘ_ＭＩＮ（ｉ）＝［２（Ｔ_Ｓ／Ｈ−ｉ^＊Δ）］

このように、所与の補正インデックス“ｉ”に対して、分周回路１００がフェイルせずに動作する最大許容周波数（ＦＭＡＸ）は、以下の式３によって与えられる。
式３

Ｆ_ＭＡＸ（ｉ）＝１／Ｘ_ＭＩＮ（ｉ）＝１／［２（Ｔ_Ｓ／Ｈ−ｉ^＊Δ）］
従って、
式４

Ｘ_ＭＩＮ（ｉ＋１）−Ｘ_ＭＩＮ（ｉ）＝−２ｉ^＊Δ
が得られる。
この再帰方程式４は、全ての補正インデックス“ｉ”に対して解くことができて各々のインデックスｉに対応する補正Δを見出すことができる。

ユーザ、設計者又は他者は、スコープ２２０を観測して各々のインデックス設定値“ｉ”に対するＦＭＡＸ周波数を決定することができる。特定のインデックス“ｉ”に対して、ＤＣＣ回路２０５は、ｉ^＊Δのデューティ・サイクル補正を示すＣＬＫ＿ＩＮ信号を、分周回路１００に入力信号として送る。従って、ＣＬＫ＿ＩＮパルスの幅は、元のＲＥＦ＿ＣＬＫ’パルス幅にｉ^＊Δを加えたものとなる。フェイル点及びそれ以下の周波数において分周回路を観測するために、スコープ２２０は分周回路の出力信号ＣＬＫ＿ＯＵＴを受け取り、基準クロック信号ＲＥＦ＿ＣＬＫをトリガする。図２に見られるように、スコープ２２０は、分周ＣＬＫ＿ＯＵＴ信号と、スコープがトリガするＲＥＦ＿ＣＬＫ信号の両方を受け取る。分周回路がまだフェイルしておらず、周波数シンセサイザ２１０内のＰＬＬが現時点でロックされている場合には、基準クロックＲＥＦ＿ＣＬＫ及び分周回路１００からの分周ＣＬＫ＿ＯＵＴ信号は互いに同期する。ＲＥＦ＿ＣＬＫ及びＣＬＫ＿ＯＵＴが互いに同期するときに、スコープのユーザ又はオペレータは、スコープ上の２つの信号の間の一定の位相関係を観測することによって、この状態を容易に判断することができる。しかしながら、ＣＬＫ＿ＩＮ信号が特定のインデックスｉに対してＦ_ＭＡＸを超えるときのような、分周回路１００がフェイルするときは、ＲＥＦ＿ＣＬＫ及びＣＬＫ＿ＯＵＴは、もはや同期せず一定の位相関係を有しない。むしろ、分周回路１００がフェイルするときは、分周回路出力は自走特性を示す。

図５は、システム２００が、周波数シンセサイザ２１０及びＤＣＣ回路２０５が提供するような高速クロック信号のデューティ・サイクルを特徴付け又は決定するのに用いるステップを描写するフローチャートを示す。プロセス・フローは、開始ブロック５００で始まる。オペレータ又は代替的にコンピュータ制御装置は、ブロック５０５により、周波数シンセサイザ２１０の周波数を所定の初期周波数に設定する。所定の初期周波数は、分周回路１００をフェイルさせるほどに小さなパルス幅を生じないように十分に低くする。次に、ブロック５１０により、ＤＣＣ回路２０５は、現在の補正インデックスが指定する初期値に等しいデューティ・サイクル補正を適用する。１つの実施形態において、システム２００は、ブロック５１０により、ＤＣＣ回路２０５によるゼロのデューティ・サイクル補正に対応するｉ＝０の補正インデックスから開始することができる。ＤＣＣ回路が５０％のデューティ・サイクルの入力信号を受け取り、インデックスｉ＝０のときにゼロのデューティ・サイクル補正を適用する場合には、ＤＣＣ回路２０５の出力において結果として得られる信号もまた、５０％のデューティ・サイクルを示す。換言すれば、分周回路１００が受け取るＣＬＫ＿ＩＮ信号のパルス幅は、ＤＣＣ回路２０５の入力におけるＲＥＦ＿ＣＬＫ’信号のパルス幅と同じである。説明のために、ＤＣＣ回路２０５によって提供されたＣＬＫ＿ＩＮ信号のパルス時間幅が５０％のデューティ・サイクルにおいて１００ｐＳであると仮定する。従って、パルス信号の周期は２００ｐＳとなり、その半分の時間にパルス信号はロジック・ハイ状態を示し、周期の残りの半分の時間にはパルス信号はロジック・ロー状態を示す。換言すれば、パルス自体は１００ｐＳの時間幅を示し、一方全体のパルス周期は２００ｐＳである。

従って、デューティ・サイクルがｉ＝０の初期補正インデックスによって設定される場合には、システム・オペレータは、手動で又はコンピュータ支援により、シンセサイザ２１０が生成するＲＥＦ＿ＣＬＫ’信号の周波数を、低い所定の値（例えば、２００ＭＨｚ）から次第に高い周波数へ、周波数がＦ_ＭＡＸに到達するまでスイープすることができる。このスイープの間、オペレータはスコープ２２０を監視して、どの周波数においてＣＬＫ＿ＯＵＴ信号とＲＥＦ＿ＣＬＫ信号の間に同期喪失が生じるかを判定する。Ｆ_ＭＡＸは、特定のデューティ・サイクル補正値又はインデックス“ｉ”に対して、ＣＬＫ＿ＯＵＴとＲＥＦ＿ＣＬＫの間に同期が依然として存在する最大周波数である。オペレータは、インデックス“ｉ”及びデューティ・サイクル補正量と共にＦ_ＭＡＸを手動で又はコンピュータ支援によって記録する。コンピュータ・システム２３０の内部のストレージ２２５内のテーブル又はデータベースが、各々のインデックスｉ及び対応するＦ_ＭＡＸ値をストアするための１つの便利な方法を提供する。オペレータは、ブロック５２０により、手動で又はコンピュータ・システム２３０の支援により、Ｆ_ＭＡＸ値及び対応する“ｉ”値を式３に代入してΔを決定することができる。補正インデックス“ｉ”がゼロであるこの特定の実施例においては、ＤＣＣ回路２０５は、ＤＣＣ回路２０５が分周回路１００に提供するパルスにデューティ・サイクル補正ｉΔを加えない。１つの実施形態において、ストレージ２２５は、ブロック５２５により、インデックス“ｉ”、対応するＦ_ＭＡＸ、決定された又は解かれたΔ、及びデューティ・サイクル補正ｉΔをストレージ２２５内にストアする。所与の補正インデックス“ｉ”に対する実際のパルス幅を決定するために、オペレータは、手動で又はコンピュータ・システム２３０の支援により、ＤＣＣ回路２０５がその入力において受け取るＲＥＦ＿ＣＬＫ’パルスのパルス幅にデューティ・サイクル補正ｉΔを加えることができる。所与の補正インデックス“ｉ”に対する実際のデューティ・サイクルを決定するために、オペレータは、手動で又はコンピュータの支援により、補正されたパルス幅を、パルス信号の周期で割ることができる。ストレージ２２５はまた、対応する補正インデックス“ｉ”と共にこのデューティ・サイクル値をストアすることができる。

判断ブロック５３０は試験を実行して、システム２００が補正インデックス“ｉ”の全ての値に対して分周回路１００を完全に試験したかどうかを判断する。システム２００が未だ試験していない他のインデックス“ｉ”が残っている場合には、システム２００は、ブロック５３５により、次の補正インデックス“ｉ”に進む。例えば、一旦システム２００がインデックス“ｉ”＝０に対する試験を完了すると、システム２００は、インデックスをインクリメントし、次の正のインデックス“ｉ”＝１に進む。ＤＣＣ回路２０５は、補正インデックス“ｉ”＝１がブロック５１０により指定する次のデューティ・サイクルに取り掛かる。システム２００は、ブロック５１５により、再び周波数のスイープを行い、ブロック５２０により、デューティ・サイクル補正情報を決定する。次に、システム２００は、ブロック５２５により、前と同様に、デューティ・サイクル補正情報をストアする。次に、システム２００は、判断ブロック５２０において試験し、ブロック５３５により、次の正の補正インデックスに進む。このプロセスは、システム２００が全ての正の補正インデックス“ｉ”を試験し、その各々のインデックスに関するそれぞれのデューティ・サイクル補正情報をストアするまで継続する。正の補正インデックス“ｉ”の試験が完了すると、次にシステム２００は、補正インデックス“ｉ”の全ての負の値に対してテストを継続する。判断ブロック５３０が、システム２００が全ての補正インデックス“ｉ”に対して試験を完了したと判断すると、プロセス・フローは、ブロック５４０により終了する。

図６は、システム２００が試験する各々の補正インデックス“ｉ”に対する典型的なＦ_ＭＡＸ値を示すグラフである。ｘ軸は、ピコ秒（ｐＳ）単位の時間を示し、ｙ軸は、ギガヘルツ（ＧＨｚ）単位の周波数を示す。図６に示されたデータは、分周回路１００が補正インデックスｉの各々の値に対してフェイルすることなく首尾よく動作する最大周波数を示す逆放物線を形成する。Ｆ_ＭＡＸの最大値は、ゼロのデューティ・サイクル補正において、即ちクロック信号が補正インデックスｉ＝０において５０％のデューティ・サイクルを示すときに生じる。

図７は、図２のシステム２００に類似したシステム７００を示し、ここで同じコンポーネント番号は同じ要素を示す。しかしながら、システム７００は、デューティ・サイクル補正（ＤＣＣ）回路２０５、周波数シンセサイザ２１０、クロック・グリッド２１５、及び試験分周回路１００を用いた集積回路７０５を含む。集積回路７０５は、プロセッサ、マルチプロセッサ、コプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、又はデューティ・サイクル測定が望ましい任意の他のデジタル論理回路とすることができる。システム７００において、コンピュータ・システム／コントローラ２３０は、周波数シンセサイザ２１０、ＤＣＣ回路２０５、及びスコープ２２０を制御するコントローラとして機能して図６のフローチャートにおけるステップを実行する。より具体的には、コンピュータ・システム／コントローラ２３０はＤＣＣ回路２０５に結合して、ＤＣＣ回路２０５が試験中の異なる時間に用いるべき特定のデューティ・サイクル・インデックス、即ち各々のＦ_ＭＡＸ周波数スイープに対する異なるインデックスに関してＤＣＣ回路２０５に指示する補正インデックス値“ｉ”をＤＣＣ回路２０５に提供する。コンピュータ・システム／コントローラ２３０はまた周波数シンセサイザ２１０に結合して、上述のように、各々の補正インデックス値“ｉ”に対して、ＲＥＦ＿ＣＬＫ’信号の周波数を、低周波数から高周波数へデバイダ１００がフェイルするまでスイープする。コンピュータ・システム／コントローラ２３０はまたスコープ２２０に結合して、各々の補正インデックス“ｉ”に対して、それぞれの周波数スイープ中に、ＲＥＦ＿ＣＬＫ信号とＣＬＫ＿ＯＵＴ信号の間の同期喪失について監視する。図７はまた、周波数シンセサイザ２１０に結合してそれに基準クロック信号ＲＥＦ＿ＣＬＫを提供する基準クロック７１０を示す。コンピュータ・システム２３０は、上述のように、式１〜４を解く計算機能を有して各々の補正インデックス値“ｉ”に対する実際のデューティ・サイクルを決定する。システムのオペレータは、これらの計算を手動で行うことができ、或いは、著しく高い効率でコンピュータ・システム／コントローラ２３０は、式１〜４が指定するこれらのデータ処理を行うことができる。１つの実施形態において、ストレージ２２５は、各々の補正インデックス“ｉ”及び対応するそれぞれのＦ_ＭＡＸ、デューティ・サイクル補正ｉΔ、補正されたパルス幅及びデューティ・サイクルをストアする。

図８は、情報処理システム（ＩＨＳ）８００を示すが、これは図７の集積回路７０５をＩＨＳ用のプロセッサとして用いている。この実施例において、集積回路７０５は、命令デコーダ、実行ユニット、ロード／ストア・ユニット、並びに他の機能ユニットのようなプロセッサに普通に付随する機能ブロック（図示せず）を含む。基準クロック７１０、スコープ２２０、及びコンピュータ・システム／コントローラ２３０（図８には図示せず）は、集積回路プロセッサ７０５に結合して上述のデューティ・サイクル測定を実行することができる。ＩＨＳ８００は、プロセッサ７０５をシステム・メモリ８１５及びビデオ・グラフィックス・コントローラ８２０に結合するバス８１０をさらに含む。ディスプレイ８２５は、ビデオ・グラフィックス・コントローラ８２０に結合する。ハード・ディスク・ドライブ、ＣＤドライブ、ＤＶＤドライブ、又は他の不揮発性ストレージのような、不揮発性ストレージ８３０は、バス８１０に結合してＩＨＳ８００に情報の恒久的ストレージを提供する。オペレーティング・システム８３５は、メモリ８１５にロードされてＩＨＳ８００の動作を管理する。キーボード及びマウス・ポインティング・デバイスのような、Ｉ／Ｏデバイス８４０はバス８１０に結合する。ＵＳＢ、ＩＥＥＥ１３９４バス、ＡＴＡ、ＳＡＴＡ、ＰＣＩ、ＰＣＩＥ、及び他のバスのような、１つ又は複数の拡張バス８４５がバス８１０に結合してＩＨＳ８００への周辺装置及びデバイスの接続を容易にする。ネットワーク・アダプタ８５０はバス８１０に結合して、ＩＨＳ８００が有線又は無線でネットワーク及び他の情報処理システムに接続することを可能にする。図８はプロセッサ７０５を用いる１つのＩＨＳを示すが、ＩＨＳは多くの形態をとることができる。例えば、ＩＨＳ８００は、デスクトップ、サーバ、ポータブル、ラップトップ、ノートブック、又は他のフォーム・ファクタのコンピュータ若しくはデータ処理システムの形態をとることができる。ＩＨＳ８００は、ゲーム機、携帯情報端末（ＰＤＡ）、携帯電話、通信デバイス、又はプロセッサ及びメモリを含む他のデバイスのような、他のフォーム・ファクタをとることができる。図８のシステム８００は情報処理システムであるが、図７のコンピュータ・システム／コントローラ２３０は、それ自体が情報処理システムの形態である。

以上は、１つの実施形態において、クロック信号のようなデジタル信号のデューティ・サイクルを測定する情報処理システム（ＩＨＳ）を開示するものである。１つの実施形態において、開示されたシステムは、可変デューティ・サイクル補正回路によってデューティ・サイクルの補正又は調整を受けるクロック信号のデューティ・サイクルを測定する。別の実施形態を以下に説明する。

集積回路チップなどの電子回路全域にわたってクロック生成及び分配を必要とする多くの用途において、集積回路チップ全域にわたる種々のポイントにおいてクロック信号の周波数及びデューティ・サイクルを知ることが望ましい。より具体的には、集積回路チップのクロック分配ネットワーク又はクロック・ツリーの種々異なるポイントにおいてクロック信号の相対デューティ・サイクル情報を知ることが望ましい。例えば、このような相対デューティ・サイクル情報は、クロック信号がチップのクロック分配ネットワーク全域にわたって伝搬する際のクロックのデューティ・サイクルの劣化を追跡するのに有用である。この理由及び他の理由のために、クロック信号が電子回路のクロック分配ネットワーク全域にわたって伝搬する際のクロック信号の相対デューティ・サイクル情報の決定又は測定を可能にする方法及び装置に対する必要性が存在する。

図９は、クロック信号が集積回路などの電子回路のクロック分配ネットワーク又はクロック・グリッド２１５’の全域にわたって伝搬する際のクロック信号の相対デューティ・サイクルを決定する試験システム９００を示す。従って、試験システム９００は、相対デューティ・サイクル測定の試験システムである。図９の試験システム９００は、図２のシステム２００及び図７のシステム７００と共通の多数の要素を含む。図９のシステム９００を図２のシステム２００及び図７のシステム７００と比較するとき、同じ番号は同じ要素を示す。図９のクロック・グリッド２１５’は、クロック・グリッド２１５’がクロック・グリッド全域にわたって多数の異なる位置又はノードＡ、Ｂ、Ｃ、．．．Ｈを特定することを除いて、図２のクロック・グリッド２１５に類似する。クロック信号がクロック・グリッドのエントリ・ポイント又は入力からさらに遠くに伝わるにつれて、クロック信号のデューティ・サイクルは、入力からの距離の増加と共にさらに大きく劣化する傾向がある。クロック・グリッド２１５’は、クロック分配ネットワークよりも多くの回路を収容することができる電子回路である。クロック・グリッド２１５’の１つの目的は、クロック信号を集積回路チップ上のそれら他の回路に分配することである。

システム９００は、図２のシステム２００又は図７のシステム７００と共通に、基準クロック７１０、周波数シンセサイザ２１０、オシロスコープ２２０、及びコンピュータ・システム又はコントローラ２３０を含む。この特定の実施例において、周波数シンセサイザ２１０は、基準クロック信号ＲＥＦ＿ＣＬＫを基準クロック（ＲＥＦ．ＣＬＯＣＫ）７１０から受け取る。ＲＥＦ＿ＣＬＫ信号に応答して、周波数シンセサイザ２１０は、ＲＥＦ＿ＣＬＫ基準クロック信号の周波数のある倍数Ｍにおける出力信号ＲＥＦ＿ＣＬＫ’を生成する。周波数シンセサイザ２１０は、システム９００のクロック生成ユニットとして機能する。バッファ９０５は、周波数シンセサイザ２１０の出力をクロック・グリッド２１５’の入力に結合する。従って、バッファ９０５は、バッファ化ＲＥＦ＿ＣＬＫ’クロック信号をクロック・グリッド２１５’の入力に提供する。

システム９００はまた、クロック分配グリッド２１５’全域にわたる位置又はノードＡ、Ｂ、Ｃ、．．．Ｈにおける相対デューティ・サイクル情報を測定する相対デューティ・サイクル測定（ＰＤＣＭ）回路９１０を含む。相対デューティ・サイクル測定回路９１０は、多入力マルチプレクサ９１５を含む。この特定の実施例において、マルチプレクサ９１５は、９つの入力、即ち周波数シンセサイザ２１０の出力に結合し、それからＲＥＦ＿ＣＬＫ’基準信号を受け取る１つの入力と、８つの他の信号入力Ａ、Ｂ、Ｃ、．．．Ｈとを含む。マルチプレクサの信号入力Ａ〜Ｈの各々は、それぞれの導体（図示せず）によりクロック・グリッド２１５’の位置又はノードＡ〜Ｈのそれぞれの１つに結合する。便宜上、文字Ａ〜Ｈはまた、マルチプレクサ９１５がクロック・グリッド２１５’の位置又はノードＡ〜Ｈから受け取るクロック信号を表す。例えば、ＣＬＫ＿ＩＮ（Ａ）は、マルチプレクサ９１５の入力Ａがクロック・グリッド２１５’のノードＡから受け取るクロック信号を表し、ＣＬＫ＿ＩＮ（Ｂ）は、マルチプレクサ９１５の入力Ｂがクロック・グリッド２１５’のノードＢから受け取るクロック信号を表し、以下マルチプレクサ９１５の入力Ｈがクロック・グリッド２１５’のノードＨから受け取るクロック信号を表すＣＬＫ＿ＩＮ（Ｈ）に至るまで同様である。クロック信号ＣＬＫ＿ＩＮ（Ａ）〜ＣＬＫ＿ＩＮ（Ｈ）のそれぞれのデューティ・サイクルは、ＲＥＦ＿ＣＬＫ’信号がクロック・グリッド２１５’を通して進む際のＲＥＦ＿ＣＬＫ’信号のデューティ・サイクルの劣化によって異なる可能性がある。マルチプレクサ９１５は、その入力においてクロック信号ＣＬＫ＿ＩＮ（Ａ）〜ＣＬＫ＿ＩＮ（Ｈ）のいずれか１つを選択し、その選択されたクロック信号をマルチプレクサ９１５の出力に提供することができる。例えば、マルチプレクサ９１５は、ＲＥＦ＿ＣＬＫ’信号、即ち周波数シンセサイザ２１０からの基準クロック信号を選択し、その信号をマルチプレクサの出力に送ることができる。マルチプレクサ９１５はまた、クロック信号ＣＬＫ＿ＩＮ（Ａ）、クロック信号ＣＬＫ＿ＩＮ（Ｂ）又はクロック・グリッドからの任意の他のクロック信号を選択して、それを出力に提供することができる。特定のクロック信号の選択は、試験システムのオペレータによる手動によるもの、或いはマルチプレクサ９１５の選択入力（ＳＥＬＥＣＴ）に結合したコンピュータ・システム２３０によるものとすることができる。この実施形態において、ＲＥＦ＿ＣＬＫ’は、それがクロック・グリッド２１５’の外部にあるという意味では、外部信号である。より具体的には、ＲＥＦ＿ＣＬＫ’信号は、ノード９２５に現れる。これとは対照的に、クロック信号ＣＬＫ＿ＩＮ（Ａ）〜ＣＬＫ＿ＩＮ（Ｈ）は、クロック・グリッド２１５’の内部にあるノードＡからＨまで伝わるという意味で、内部クロック信号である。

マルチプレクサ９１５の出力は、プログラム可能なパルス整形回路９２０の入力に結合する。パルス整形回路９２０は、マルチプレクサ９１５が提供する特定のクロック信号のパルス幅を拡大又は縮小することができる。代替的に、パルス整形回路９２０は、クロック信号のパルス幅を変えずにおくことができる。システム９００は、図１〜図８及び対応する説明により教示された方法の幾つかを用いて、基準クロック信号ＲＥＦ＿ＣＬＫ’と、クロック・グリッド２１５’内の位置又はノードＡ〜Ｈの各々におけるクロック信号との間の相対デューティ・サイクルの差を決定する。プログラム可能なパルス整形回路９２０の出力は、試験分周回路１００の入力に結合する。試験分周回路１００の出力は、２信号入力型オシロスコープ２２０の１つの信号入力に結合する。オシロスコープ２２０の残りの信号入力は、基準クロック７１０の出力に結合してそれから基準クロック信号ＲＥＦ＿ＣＬＫを受け取る。１つの実施形態において、試験方法は、所定の値Ｆ_ＭＡＸを超えるか、又は後述のパルス整形回路のインクリメント数を越える周波数における試験分周回路１００のフェイル特性を用いる。

パルス整形回路９２０が受け取る入力信号に付与することができる最小の正又は負の時間インクリメントは、デルタ（Δ）ピコ秒（ｐＳ）、即ちインクリメント・デューティ・サイクル変化の単位である。インデックス“ｉ”は、ＲＤＣＭ回路９１０が受け取る特定のデジタル信号又はクロック信号に付与することになるインクリメント・デューティ・サイクル変化の単位Δの数を規定する。インデックス“ｉ”は、初期値０、次いでインクリメントするに連れて、１、２、３．．．等々を示すことができる。従って、インデックス“ｉ”において、プログラム可能なパルス整形回路９２０は、ｉ^＊Δピコ秒に等しい量だけ、それが受け取るクロック信号を縮小又は拡大する。周波数シンセサイザ２１０は、基準クロック信号ＲＥＦ＿ＣＬＫを基準クロック７１０から受け取る。１つの実施形態において、周波数シンセサイザ２１０は、２の除数値に設定されたＶＣＯ分周回路を含む。この機能は、周波数シンセサイザ２１０の出力における５０％のデューティ・サイクルを保証する。従って、ノード９２５におけるＲＥＦ＿ＣＬＫ’信号は、５０％のデューティ・サイクルを示す。上記の他の実施形態の場合と同様に、Ｘは、ノード９２５又は周波数シンセサイザ２１０の出力におけるクロック信号の周期を規定する。説明のために、マルチプレクサ９１５はノード９２５におけるクロック信号、即ちＲＥＦ＿ＣＬＫ’信号を選択すると仮定する。このシナリオにおいて、ＲＤＣＭ回路９１０は、「ベンチマーク・モード」で動作し、マルチプレクサ９１５は、ＲＥＦ＿ＣＬＫ’信号をプログラム可能なパルス整形回路９２０に供給する。所与のインデックス設定値“ｉ”に対して、パルス整形回路９２０の出力における結果として得られるクロック信号のパルス幅Ｐは、前と同様に式１によって与えられる。
式１

Ｐ＝Ｘ／２＋ｉ^＊Δ

試験分周回路１００が時間Ｔ_Ｓ／Ｈのセットアップ／ホールド時間を示す場合には、パルス幅Ｐ＝Ｔ_Ｓ／Ｈ又はＰ＝Ｘ−Ｔ_Ｓ／Ｈであるとき、試験分周回路１００はフェイルする。試験オペレータは、オシロスコープ２２０を見て試験分周回路１００のこのフェイルを観測することができる。より具体的には、周波数シンセサイザ２１０の位相ロック・ループ（ＰＬＬ）がロックされた状態で、ＲＥＦ＿ＣＬＫの基準クロック信号が、オシロスコープ２２０の１つの入力に送り込まれる。試験分周回路１００の出力信号は、オシロスコープ２２０の残りの入力に送り込まれ、従ってそれにＣＬＫ＿ＯＵＴ信号を提供する。ＰＬＬ周波数シンセサイザ２１０がロックを示し、試験分周回路１００が未だフェイルを示さないときは、オシロスコープ２２０の１つの入力におけるＲＥＦ＿ＣＬＫ信号とオシロスコープ２２０の残りの入力におけるＣＬＫ＿ＯＵＴ信号との間には同期関係が存在する。試験オペレータは、オシロスコープ２２０を観測することによって、この同期の存在を容易に判断することができる。

ノード９２５における所与のクロック周期Ｘに対して、インデックス“ｉ”が増加するに連れて、試験システム９００は、Ｐ＞＝Ｘ−Ｔ_Ｓ／Ｈ又はＰ＜＝Ｔ_Ｓ／Ｈであるポイントに到達し、そこで試験分周回路１００がフェイルする。オシロスコープ２２０を観測する試験オペレータは、ＲＥＦ＿ＣＬＫとＣＬＫ＿ＯＵＴの間の同期喪失を容易に知ることができる。これらの条件下では、相対デューティ・サイクル測定回路９１０の出力は、もはや同期信号をスコープ２２０に提供しない。試験システム９００は２つのモードで動作して、クロック信号がクロック分配グリッド２１５’内の多数の異なる位置又はノードＡ、Ｂ、．．．Ｈにわたって伝わる際の、クロック信号の相対デューティ・サイクルを決定する。より詳細には、試験システム９００は、初めに「ベンチマーク・モード」で動作し、その後に「相対モード」で動作する。試験システム９００は、初めにベンチマーク・モードにおいて、基準クロック信号ＲＥＦ＿ＣＬＫ’のデューティ・サイクルに関する情報を決定する。試験システム９００は次に、モードを相対モードにスイッチ又は変更する。相対モードにおいて、試験システム９００は、クロック・グリッドの信号ＣＬＫ＿ＩＮ（Ａ）、ＣＬＫ＿ＩＮ（Ｂ）、．．．ＣＬＫ＿ＩＮ（Ｈ）のうちの１つの相対デューティ・サイクルを、ベンチマーク信号モードが用いたＲＥＦ＿ＣＬＫ’信号のデューティ・サイクルと比較して、決定する。

ベンチマーク・モードにおいて、マルチプレクサ９１５は、ノード９２５における信号、即ちＲＥＦ＿ＣＬＫ’信号を基準信号として選択する。従って、マルチプレクサ９１５は、ＲＥＦ＿ＣＬＫ’信号をマルチプレクサの出力に送る。次に、マルチプレクサの出力は、選択されたＲＥＦ＿ＣＬＫ’信号をパルス整形回路９２０を介して試験分周回路１００に与える。プログラム可能なパルス整形回路９２０が受け取った信号を変えることができる最小のインクリメントは、デルタ（Δ）ピコ秒、即ちインクリメント・デューティ・サイクル変化の単位である。この試験に関して、マルチプレクサ９１５がノード９２５におけるＲＥＦ＿ＣＬＫ’信号を選択するとき、試験分周回路１００がパルス整形回路９２０のあるインデックス値“ｉ”＝ｎにおいてフェイルすると仮定する。１つの実施形態において、周波数シンセサイザ２１０がＲＥＦ＿ＣＬＫ１の一定周波数で動作する場合に、パルス整形回路９２０は、インデックス値ｉについて、試験分周回路が特定のインデックス値ｉ＝ｎにおいてフェイルするまでスイープする。換言すれば、パルス整形回路９２０は、インデックスｉ＝０から開始し、次いでｉ＝１に進み、次いでｉ＝２に進む等々、試験分周回路１００のフェイルが特定のインデックス値ｉ＝ｎにおいて起るまで進む。インデックスｉを負の方向にｉ＝０、ｉ＝−１、ｉ＝−２等のように循環させることにより、試験分周回路１００がフェイルする負のインデックス値の位置決定を行うことも可能である。

試験システム９００は、上記のベンチマーク・モードの完了後に相対モードにスイッチする。相対モードにおいては、マルチプレクサ９１５は、クロック分配グリッドのノードＡ〜Ｈからの他のクロック入力信号ＣＬＫ＿ＩＮ（Ａ）．．．ＣＬＫ＿ＩＮ（Ｈ）のいずれか１つを選択してベンチマーク信号の結果と比較する。例えば、マルチプレクサ９１５は、マルチプレクサ９１５の入力Ａにおけるクロック信号、即ちＣＬＫ＿ＩＮ（Ａ）クロック信号を選択することができる。この場合、マルチプレクサ９１５は、ＣＬＫ＿ＩＮ（Ａ）信号をプログラム可能なパルス整形回路９２０に供給する。パルス整形回路は、ｉ＝０からｉ＋１まで、ｉ＋２まで、ｉ＋３まで、．．．ｉ＋Ｎまで、及びｉから、ｉ−１まで、ｉ−２まで、ｉ−３まで、ｉ−Ｎまで、そのインクリメントにより進み、ここで、Ｎは、正又は負のインクリメントの最大数である。

この特定の実施例において、オシロスコープ２２０を見る試験オペレータは、試験分周回路１００がインデックスｉ＋３においてフェイルすることを観測する。従って、ノード９２５（ＲＥＦ＿ＣＬＫ’信号）とクロック・グリッド２１５’の位置又はノードＡ（ＣＬＫ＿ＩＮ（Ａ）信号）との間の相対デューティ・サイクル歪みは、“３×Δ”ピコ秒となる。

電子回路内の２つのポイント間の相対デューティ・サイクル差又は歪みを決定するためのこの概ね手動のプロセスにおいては、プロセスは、コンピュータ・システム２３０からある支援を受けることができる。例えば、コンピュータ・システム２３０をマルチプレクサ９１５の選択入力（ＳＥＬＥＣＴ）に結合すると、コンピュータ・システム２３０がマルチプレクサ９１５の入力のいずれか１つを選択することが可能になる。コンピュータ・システム２３０は、試験オペレータが試験システム９００から収集したデータをストアするのに便利に使用できるストレージ２２５を含む。例えば、ストレージ２２５は、インデックス値“ｉ”、インクリメント情報、分周回路がフェイルするポイントの情報、及び上記の実施例における“３×Δ”ピコ秒の結果のような相対デューティ・サイクル差情報をストアすることができる。

上述の概ね手動のプロセスは、集積回路上の２つのポイント又は位置の間の相対デューティ・サイクル差を決定するのに有用であるが、プロセスを自動化することが望ましい。図９が関連する手動プロセスにおいては、試験オペレータは、インデックス“ｉ”の全てのパルス整形回路設定値にわたって、試験分周回路１００がフェイルするまで手動でスイープする。図１０は、より自動化された様式で電子回路の２つのポイントの間の相対デューティ・サイクル決定を行う試験回路１０００を示す。図１０の自動試験回路１０００は、図９の試験回路９００と共通の多くのコンポーネントを含む。図１０を図９と比較する際、同じ符号は同じ要素を示す。

試験システム９００が用いるオシロスコープ２２０の代わりに、試験システム１０００は、ロック・インジケータ１００５を用いて、ＣＬＫ＿ＯＵＴ出力信号がＲＥＦ＿ＣＬＫ基準クロック信号に対して同期を示すかどうかを判断する。ロック・インジケータ１００５は、信号入力１００５Ａ及び１００５Ｂを含む。ロック・インジケータの信号入力１００５Ａは、基準クロック７１０の出力に結合してそれから基準クロック信号ＲＥＦ＿ＣＬＫを受け取る。ロック・インジケータの信号入力１００５Ｂは、試験分周回路１００の出力に結合してそれからＣＬＫ＿ＯＵＴクロック信号を受け取る。ロック・インジケータ回路１００５は、出力１００５ＣにおいてＬＯＣＫ信号を生成して入力１００５Ａ及び１００５Ｂにおける信号が互いに同期を示すかどうかを示す。２つの入力信号が同期を示す場合には、ＬＯＣＫ信号はロジック・ハイを示す。しかしながら、２つの入力信号が同期を示さない場合には、ＬＯＣＫ信号はロジック・ローを示す。代替的な実施形態において、信号入力１００５Ａは、ノード９２５に結合してそれからＲＥＦ＿ＣＬＫ’信号を受け取る。この場合、相対モードで動作するときは、ロック・インジケータは、クロック入力信号ＣＬＫ＿ＩＮ（Ａ）．．．ＣＬＫ＿ＩＮ（Ｈ）のうちの１つとＲＥＦ＿ＣＬＫ’信号との間の同期を示す。

試験回路１０００のＲＤＣＭ回路９１０は、示されるように、その出力がプログラム可能なパルス整形回路９２０に結合するカウンタ１０１０を含む。ＲＤＣＭ回路９１０はまた、その出力がカウンタ１０１０の入力に結合するＡＮＤゲート１０１５を含む。ロック・インジケータの出力１００５Ｃは、ＡＮＤゲート１０１５の１つの入力に結合する。このように、ＡＮＤゲート１０１５は１つの入力においてＬＯＣＫ信号を受け取る。ＡＮＤゲート１０１５の残りの入力は基準ロック７１０に結合する。このように、ＡＮＤゲート１０１５は残りの入力においてＲＥＦ＿ＣＬＫ基準クロック信号を受け取る。カウンタの出力は、パルス整形回路９２０の特定の設定値、即ちインクリメント“ｉ”の数を選択し、それによりパルス整形回路９２０が、パルス整形回路９２０を通して進むクロック信号のデューティ・サイクル又はパルス幅をそれぞれ拡大又は縮小することになる。

１つの実施形態において、各々のベンチマーク・モード試験の始め又はその付近において、コンピュータ・システム２３０は、ＲＥＳＥＴ信号をカウンタ１０１０のＲＥＳＥＴ入力に送ってカウンタをそのデフォルト値に初期化する。例えば、カウンタ１０１０のデフォルト値は、１つの実施形態において０とすることができる。試験が開始する前は、周波数シンセサイザ２１０内の位相ロック・ループ（ＰＬＬ）はロックを示す。試験は「ベンチマーク・モード」において、コンピュータ・システム２３０が、マルチプレクサ９１５に、ノード９２５からのＲＥＦ＿ＣＬＫ’信号をプログラム可能なパルス整形回路９２０に伝送するように指示するＳＥＬＥＣＴ信号を送ることによって開始する。これらの条件下では、試験分周回路１００のＣＬＫ＿ＯＵＴ信号は、ＲＥＦ＿ＣＬＫ信号に対して同期している。その結果、ロック・インジケータの出力１００５ＣにおけるＬＯＣＫ信号はロジック・ハイを示す。コンピュータ・システム２３０は、ＲＥＳＥＴ信号によりカウンタ１０１０をそのデフォルト値にリセットする。ロック・インジケータ１００５の出力１００５ＣにおけるＬＯＣＫ信号は、ロジック・ハイを示し、従って、ＡＮＤゲート１０１５の出力は、次のＲＥＦ＿ＣＬＫ信号のエッジにおいてハイとなる。従って、カウンタ１０１０は、その次のカウント値までカウントする。それに応答して、パルス整形回路９２０は、インデックス“ｉ”の次の値にインクリメントする又は進む。換言すれば、カウンタ１０１０の出力が１をカウントする度に、プログラム可能なパルス整形回路９２０は、次のインクリメント・インデックス値に移り、それに応じて、それを通過する選択されたクロック信号のデューティ・サイクル又はパルス時間幅を調整する。ＬＯＣＫ信号がハイに留まる場合には、カウンタ１０１０は、ＡＮＤゲート１０１５が受け取るＲＥＦ＿ＣＬＫ基準クロック信号の次のエッジでそれの出力カウント値をインクリメントする。カウンタ１０１０が出力カウント値をインクリメントするのに応答して、パルス整形回路９２０は、それの次のインクリメント・インデックスにインクリメントする。例えば、パルス整形回路９２０が初めに用いるインデックス“ｉ”が“ｉ＝０”である場合には、カウンタがインクリメントするときにパルス整形回路９２０が用いる次のインデックスは、“ｉ＝１”となる。ｉ＝０のインデックスは、パルス整形回路９２０を通過するクロック信号のデューティ・サイクルに調整を加えないことに対応する。ｉ＝１のインデックスは、パルス整形回路９２０を通過する信号のデューティ・サイクル又はパルス時間幅に対する１×デルタ（Δ）ピコ秒の調整に対応する。ｉ＝２のインデックスは、パルス整形回路９２０を通過する信号のデューティ・サイクル又はパルス時間幅に対する２×デルタ（Δ）ピコ秒の調整に対応する。カウンタ１０１０がカウントし、そしてパルス整形回路９２０がインデックスｉによりインクリメントする又は進むこのプロセスは、ロック・インジケータ１００５がＬＯＣＫ信号をハイからローに遷移させて、試験分周回路のフェイル及びＣＬＫ＿ＯＵＴ信号とＲＥＦ＿ＣＬＫ信号の間の同期喪失を示すまで継続する。ハイからローに遷移するＬＯＣＫ信号に応答して、カウンタ１０１０はカウントを停止する。カウンタがカウントを停止するときのカウンタ１０１０のカウント値及び対応するインクリメント・インデックス“ｉ”の値は、システム１００が次の測定値を比較するためのベンチマークとなる。コンピュータ・システム２３０は、このカウント値及びインデックス“ｉ”を「ベンチマーク・モード」のベンチマーク試験に対応するように、ストレージ２２５内にストアすることができる。ベンチマーク・モードは、ここで終了する。

試験システム１００は、次に「相対モード」にスイッチし、そこでマルチプレクサ９１５は、クロック分配グリッド２１５’から別の入力信号、例えばクロック・グリッドのノードＡからのＣＬＫ＿ＩＮ（Ａ）を選択する。カウンタ１０１０がカウントし、そしてパルス整形回路９２０がインデックス“ｉ”値によりインクリメントする上記のプロセスが新たに始まり、ロック・インジケータの信号ＬＯＣＫがローとなって分周回路のフェイル及びＣＬＫ＿ＩＮ（Ａ）クロック信号とＲＥＦ＿ＣＬＫ基準クロック信号の間の同期喪失を示すまで継続する。このとき、カウンタ１０１０は再度カウントを停止する。コンピュータ・システム２３０は、ＣＬＫ＿ＩＮ（Ａ）信号に付随するカウント値、及び関連する、パルス整形回路９２０の“ｉ”の現在のインクリメント・インデックス値をストレージ２２５内にストアすることができる。

「相対モード」のＣＬＫ＿ＩＮ（Ａ）クロック信号に関連したカウント値と「ベンチマーク・モード」のＲＥＦ＿ＣＬＫ’クロック信号に関連したカウント値との差が、ノード９２５における信号とクロック・グリッド２１５’のノードＡにおける信号との間の相対デューティ・サイクル歪みの示度を与える。例えば、ノード９２５のＲＥＦ＿ＣＬＫ’信号を初期に試験した「ベンチマーク・モード」に対する最終カウント値が１０に等しいと仮定する。同様に、クロック・グリッド２１５’のノードＡからのＣＬＫ＿ＩＮ（Ａ）クロック信号を試験した「相対モード」に対する最終カウント値が１３に等しいと仮定する。このシナリオにおいては、相対デューティ・サイクル歪みは、１３と１０との間の差のΔ倍、即ち３のΔ倍即ち３Δに等しく、ここで、Δはパルス整形回路９２０の粒度を表す。

パルス整形回路９２０の粒度Δは、この測定プロセスの誤差限界を制限する。試験回路１０００の相対デューティ・サイクル歪みの読み取り精度は、パルス整形回路９２０の粒度Δが小さくなるにつれて増大する。１つの実施形態において、パルス整形回路９２０の粒度Δは、許容できる測定精度に対して凡そ５ピコ秒又はそれ以下とする必要がある。パルス整形回路９２０の粒度Δはまた、特定の用途に応じて、凡そ５ピコ秒を上回るものとすることもできる。粒度Δの値は、図１〜図７及び対応する上記の説明により教示された装置及び方法を用いて決定することができる。

図１１は、試験回路１０００により、クロック信号が電子回路上のある位置から別の位置まで進む際のクロック信号の相対デューティ・サイクル差を決定するのに用いられる方法ステップを要約するフローチャートである。プロセス・フローは、開始ブロック１１００から始まる。周波数シンセサイザ２１０の位相ロック・ループ（ＰＬＬ）は、ブロック１１０５により、ロックを示す。周波数シンセサイザ２１０がこのようにロックされた状態で、試験システム１０００は、ブロック１１１０により、「ベンチマーク・モード」に入る。ベンチマーク・モードにおいて、マルチプレクサ９１５は、ブロック１１１５により、ＲＥＦ＿ＣＬＫ’信号をそれの入力信号として選択し、そのＲＥＦ＿ＣＬＫ’信号をマルチプレクサの出力に送る。コンピュータ・システム２３０は、ブロック１１２０により、カウンタ１０１０をそのデフォルト初期値にリセットするコントローラとして機能する。ロック・インジケータ１００５のＬＯＣＫ信号が、入力１００５ＡにおけるＲＥＦ＿ＣＬＫ信号と、ＲＥＦ＿ＣＬＫ’信号の無整形パルスに対応するＣＬＫ＿ＯＵＴ信号との間の同期を示す状態で、カウンタ１０１０は次のカウント値に進む。パルス整形回路９２０は、インクリメント・インデックス“ｉ”の現在の値に応じて“ｉ”をインクリメントし、それを通過するクロック信号のパルス幅を変化させる。ロック・インジケータ１００５は、判断ブロック１１３５により、結果として得られたＣＬＫ＿ＯＵＴ信号を、ＲＥＦ＿ＣＬＫ信号に対する同期の欠如に関して試験する。この同期の欠如は、試験分周回路１００がフェイルしたことを示す。判断ブロック１１３５が、試験分周回路１００がフェイルしなかったと判断する場合には、プロセス・フローは、ブロック１１２５に戻って継続し、そこでカウンタ１０１０は次のカウント値に進む。このプロセスは、パルス整形回路９２０が“ｉ”をインクリメントし、そしてカウンタ１０１０がカウントを進め、判断ブロック１１３５が、分周回路１００がフェイルしたと判断するまで継続する。その分周回路のフェイルが起った場合には、プロセス・フローはブロック１１４０に進み、そこでコンピュータ・システム２３０は、カウンタ１０１０の現在のカウント値、及び対応する現在のインクリメント・インデックス“ｉ”をストレージ２２５にストアする。このように、試験回路１０００は、「ベンチマーク・モード」において相対デューティ・サイクルのベンチマークを確立して、後の「相対モード」における別のクロック信号のデューティ・サイクル示度との比較に備える。

このようにベンチマークを確立した後に、試験システム１０００は「ベンチマーク・モード」から「相対モード」にスイッチして、クロック・グリッド信号ＣＬＫ＿ＩＮ（Ａ）．．．ＣＬＫ＿ＩＮ（Ｈ）のうちの１つの相対デューティ・サイクルを、ノード９２５におけるＲＥＦ＿ＣＬＫ’クロック信号に対して決定する。「相対モード」へのこのスイッチは、ブロック１１４５において行われる。コンピュータ・システム２３０は、ブロック１１５０により、マルチプレクサ９１５に、その入力Ａ〜Ｈにおける信号のうちの１つを選択するように指示するコントローラとして機能する。例えば、マルチプレクサ９１５は、マルチプレクサの入力ＡにおけるＣＬＫ＿ＩＮ（Ａ）信号を選択することができる。コンピュータ・システム２３０は、ブロック１１５５により、カウンタ１０１０に、そのデフォルト値にリセットするように指示するコントローラとして機能する。カウンタ１０１０は、ブロック１１２５によると同様に、ブロック１１６０により次のカウント値に進む。次のカウント値に応答して、パルス整形回路９２０は、ブロック１１６５により、インデックス“ｉ”をインクリメントして、それを通過するＣＬＫ＿ＩＮ（Ａ）信号のパルス幅及びデューティ・サイクルを変化させる。次に、ロック・インジケータ１００５が、判断ブロック１１７０により、試験を実行して試験分周回路１００がフェイルを示すかどうか判断する。ロック・インジケータ１００５がフェイルが起きないことを示す場合には、プロセス・フローはブロック１１６０に戻って継続し、そこでカウンタ１０１０がカウント値を進める。それに応答して、パルス整形回路９２０は、再びインデックス“ｉ”をインクリメントしてパルス幅及びデューティ・サイクルを変化させる。判断ブロック１１７０は再度、分周回路フェイルの試験を行う。このプロセスは、判断ブロック１１７０が、分周回路１００がフェイルしたと判断するまで継続する。それが起きた場合には、コンピュータ・システム２３０は、ブロック１１７５により、選択されたＣＬＫ＿ＩＮ（Ａ）クロック信号に対する現在のカウント値及び対応するインクリメント・インデックス“ｉ”をストレージ２２５にストアする。一例として、プログラム可能なパルス整形回路９２０のインデックスが“ｉ＝０”から始まって“ｉ＋３”まで進む場合には、ノード９２５とクロック分配グリッド２１５’のノードＡとの間の相対デューティ・サイクル歪みは、“３Δ”となり、ここで、Δは、パルス整形回路９２０の粒度を表す。換言すれば、ブロック１１８０により、試験システムのオペレータ又はコンピュータ・システム２３０は、相対モードの結果をベンチマーク・モードの結果と比較して、クロック信号がクロック・グリッド２１５’を横切ってクロック・グリッド２１５’の選択されたノードまで伝搬する際の相対デューティ・サイクル歪みの情報を観測する。コンピュータ・システム２３０はまた、相対デューティ・サイクル歪み値及び対応するインデックス情報をストレージ２２５にストアすることができる。１つの実施形態において、上記のプロセスは、ブロック１１８５により、試験システムが、クロック・グリッド２１５’の全ての分配ノードＡ〜Ｈに関して、ＲＥＦ＿ＣＬＫの外部クロック信号に対する相対デューティ・サイクル歪み情報を決定するまで何度も繰り返す。コンピュータ・システム２３０が全ての分配ノードＡ〜Ｈに対するデューティ・サイクル情報を収集したとき、このプロセスは、ブロック１１９０により終了する。

１つの実施形態において、試験システム１００の多くの要素は、共通の半導体チップ又は集積回路１０２０上で互いに結合する。集積回路１０２０は、周波数シンセサイザ２１０、バッファ９０５、クロック分配グリッド２１５’、相対デューティ・サイクル測定（ＲＤＣＭ）回路９１０、ロック・インジケータ１００５、カウンタ１０１０、及びＡＮＤゲート１０１５を含む。１つの実施形態において、図１０の集積回路１０２０の回路は、図８のＩＨＳ８００のプロセッサ７０５の回路の代わりになる。このような実施形態においては、プロセッサは、集積回路１０２０の回路構成と、命令フェッチャ、命令デコーダ、実行ユニット、レジスタ・ファイル、並びに他のプロセッサ回路構成のようなプロセッサの回路構成との両方を含む。代替的に、図１０の集積回路１０２０は、命令フェッチャ、命令デコーダ、実行ユニット、レジスタ・ファイル、並びに他のプロセッサ回路構成のようなプロセッサの回路構成を含む他の回路構成１０２５を含むことができる。

以上の説明は、クロック信号のようなデジタル信号のデューティ・サイクルを測定するシステムに加えて、クロック信号が入力から集積回路などの電気回路のクロック分配グリッド内の多数の異なる位置又はノードに進む際の、クロック信号の相対デューティ・サイクル歪みを決定する方法及び装置を開示する。本発明の特定の実施形態を以下に説明する。

１つの実施形態は、電子回路に関するデューティ・サイクル情報を決定する方法を提供し、この方法は、クロック信号ジェネレータにより、クロック信号をクロック分配ネットワーク全域にわたる複数の位置に分配するクロック分配ネットワークを含む電子回路に、クロック信号を送るステップと、相対デューティ・サイクル測定回路によりベンチマーク・モードにおいて動作して、クロック分配ネットワークの外部位置におけるクロック信号に関するベンチマークのデューティ・サイクル情報を決定して外部クロック信号を明示するステップと、相対デューティ・サイクル測定回路により相対モードにおいて動作して、クロック分配ネットワーク内の複数の位置のうちの１つにおけるクロック信号の相対デューティ・サイクル情報を、ベンチマークのデューティ・サイクル情報に対して決定して内部クロック信号を明示するステップとを含む。

この実施形態の方法は、相対デューティ・サイクル測定回路がベンチマーク・モードで動作するときに、マルチプレクサにより外部クロック信号を入力信号として選択するステップをさらに含むことができる。この方法は、相対デューティ・サイクル測定回路が相対モードで動作するときに、マルチプレクサにより内部クロック信号を入力信号として選択するステップをさらに含むことができる。この方法は、ベンチマーク・モードにおいてマルチプレクサにより、外部クロック信号をプログラム可能なパルス整形回路に供給するステップをさらに含むことができ、ここで、パルス整形回路は、外部クロック信号のデューティ・サイクルをあるインクリメント数だけ変更し、且つ、この変更された外部クロック信号を試験分周回路に供給し、そのインクリメント数は、試験分周回路がフェイルを示すまで増加させられ、試験分周回路は試験分周回路の出力信号を与える。この方法は、相対モードにおいてマルチプレクサにより、内部クロック信号をプログラム可能なパルス整形回路に供給するステップを含むことができ、ここで、パルス整形回路は、内部クロック信号のデューティ・サイクルをあるインクリメント数だけ変更し、且つ、この変更された内部クロック信号を試験分周回路に供給し、そのインクリメント数は、試験分周回路がフェイルを示すまで増加させられ、試験分周回路は試験分周回路の出力信号を与える。この方法は、ロック・インジケータ回路により、試験分周回路の出力信号と外部クロック信号の間の同期を試験するステップを含むことができ、ここで同期の欠如は試験分周回路のフェイルを示す。この方法は、オシロスコープにより試験分周回路の出力信号と外部クロック信号の間の同期を表示するステップを含むことができ、ここで同期の欠如は試験分周回路のフェイルを示す。この方法は、試験分周回路がベンチマーク・モードでフェイルを示すときのインクリメント数を、試験分周回路が相対モードでフェイルを示すときのインクリメント数と比較して、外部クロック信号と内部クロック信号の間のデューティ・サイクル歪みの示度を与えるステップを含むことができる。

別の実施形態は、クロック・グリッドが含む複数の分配ノードにクロック信号を分配するクロック・グリッドを含む電子回路と、電子回路に結合してクロック・グリッドによって分配するためのクロック信号を生成するクロック信号ジェネレータと、クロック信号ジェネレータ及びクロック・グリッドの複数の分配ノードに結合した相対デューティ・サイクル測定回路とを含む試験システムを提供するが、ここで相対デューティ・サイクル測定回路は、ベンチマーク・モードにおいて動作して、試験システム内のクロック・グリッドの外部位置におけるクロック信号に関するベンチマークのデューティ・サイクル情報を決定して外部クロック信号を明示し、さらに、相対モードにおいて動作して、クロック・グリッド内の複数の分配ノードのうちの１つにおけるクロック信号の相対デューティ・サイクル情報を、ベンチマークのデューティ・サイクル情報に対して決定して内部クロック信号を明示するものである。

この試験システムにおいて、クロック信号ジェネレータは周波数シンセサイザを含むことができる。相対デューティ・サイクル測定回路は、相対デューティ・サイクル測定回路がベンチマーク・モードで動作するときに、外部クロック信号をマルチプレクサの入力信号として選択するマルチプレクサを含むことができる。この実施形態において、マルチプレクサは、相対デューティ・サイクル測定回路が相対モードで動作するときに、クロック・グリッド内の複数の分配ノードのうちの１つからの内部クロック信号を入力信号として選択することができる。さらに、相対デューティ・サイクル測定回路は、プログラム可能なパルス整形回路を含むことができ、そのパルス整形回路は、ベンチマーク・モードにおいて動作して外部クロック信号のデューティ・サイクルをインクリメント数だけ変更し、且つ結果として得られた変更された外部クロック信号を、相対デューティ・サイクル測定回路に結合した試験分周回路に供給するものであり、インクリメント数は、試験分周回路がフェイルを示すまで、プログラム可能なパルス整形回路によって増加させられる。さらに、プログラム可能なパルス整形回路は相対モードにおいて動作して、内部クロック信号のデューティ・サイクルをインクリメント数だけ変更し、結果として得られる変更された内部クロック信号を試験分周回路に供給することができ、その際、インクリメント数は、試験分周回路がフェイルを示すまで増加させられる。試験システムは、相対デューティ・サイクル測定回路に結合したコントローラをさらに含むことができ、このコントローラは、試験分周回路がベンチマーク・モードでフェイルを示すときのインクリメント数を、試験分周回路が相対モードでフェイルを示すときのインクリメント数と比較して、外部クロック信号と内部クロック信号の間のデューティ・サイクル歪みの示度を与える。電子回路は集積回路を含むことができる。

別の実施形態は、試験システムを含む集積回路（ＩＣ）上に配置されたプロセッサと、プロセッサに結合したメモリとを含む情報処理システム（ＩＨＳ）を提供するが、その試験システムは、クロック・グリッドが含む複数の分配ノードにクロック信号を分配するためのクロック・グリッドを含む電子回路と、電子回路に結合してクロック・グリッドによって分配するためのクロック信号を生成するクロック信号ジェネレータと、クロック信号ジェネレータ及びクロック・グリッドの複数の分配ノードに結合した相対デューティ・サイクル測定回路とを含み、ここで、相対デューティ・サイクル測定回路は、ベンチマーク・モードにおいて動作して、試験システム内のクロック・グリッドの外部位置におけるクロック信号に関するベンチマークのデューティ・サイクル情報を決定して外部クロック信号を明示し、さらに、相対モードにおいて動作して、クロック・グリッド内の複数の分配ノードのうちの１つにおけるクロック信号の相対デューティ・サイクル情報を、ベンチマークのデューティ・サイクル情報に対して決定して内部クロック信号を明示する。

このＩＨＳにおいて、クロック信号ジェネレータは周波数シンセサイザを含むことができる。相対デューティ・サイクル測定回路は、相対デューティ・サイクル測定回路がベンチマーク・モードで動作するときに、外部クロック信号をマルチプレクサの入力信号として選択するマルチプレクサを含むことができる。マルチプレクサは、相対デューティ・サイクル測定回路が相対モードで動作するときに、クロック・グリッド内の複数の分配ノードのうちの１つからの内部クロック信号を入力信号として選択することができる。

本発明の変更及び代替的な実施形態は、本発明のこの説明を考慮することにより当業者には明らかとなるであろう。従って、この説明は、当業者に本発明の実施方法を教示し、例証としてのみ解釈されることを意図したものである。図示され、説明された本発明の形態が、本実施形態を構成する。当業者であれば、部品の形状、サイズ、及び配置において種々の変更を加えることができる。例えば、当業者であれば、ここで示され、説明された要素に対して等価の要素を置き換えることができる。さらに、当業者であれば、本発明のこの説明の利益を把握した後で、本発明の範囲から逸脱することなく、本発明の特定の特徴を他の特徴とは独立に用いることができる。

開示されたデューティ・サイクル測定（ＤＣＭ）装置が用いることのできる１つの分周回路を示す。 開示されたデューティ・サイクル測定（ＤＣＭ）装置の１つの実施形態を示す。 開示された装置内の可変デューティ・サイクル回路によって変更されたそれぞれのデューティ・サイクルを示すクロック信号を示す。 異なる動作条件下における分周回路入力及び分周回路出力信号を示す。 開示されたデューティ・サイクル測定装置の１つの実施形態の動作を要約するフローチャートを示す。 多数のデューティ・サイクル値に対する分周回路フェイルが起らない最大動作周波数を図示する周波数対時間のグラフを示す。 開示されたデューティ・サイクル測定（ＤＣＭ）装置の別の実施形態を示す。 開示されたデューティ・サイクル測定装置を使用するプロセッサを用いた情報処理システム（ＩＨＳ）を示す。 開示されたデューティ・サイクル測定（ＤＣＭ）装置の別の実施形態を示す。 開示されたデューティ・サイクル測定（ＤＣＭ）装置のさらに別の実施形態を示す。 開示された相対デューティ・サイクル測定装置の１つの実施形態の動作を要約するフローチャートを示す。

符号の説明

１００：試験分周回路
１００Ａ：入力
１００Ｂ：出力
１０５、１１０：ラッチ
１１５：インバータ
２００、７００、９００、１０００：試験システム
２０５：デューティ・サイクル補正（ＤＣＣ）回路
２１０：周波数シンセサイザ
２１５、２１５’：クロック・グリッド
２２０：オシロスコープ
２２５：ストレージ
２３０：コンピュータ・システム／コントローラ
３００、３０５、３１０、４００、４０５、４１０：パルス
７０５：集積回路
７１０：基準クロック
８００：情報処理システム（ＩＨＳ）
８１０：バス
８１５：システム・メモリ
８２０：ビデオ・グラフィック・コントローラ
８２５：ディスプレイ
８３０：不揮発性ストレージ
８３５：オペレーティング・システム
８４０：Ｉ／Ｏデバイス
８４５：拡張バス
８５０：ネットワーク・アダプタ
９０５：バッファ
９１０：デューティ・サイクル測定（ＲＤＣＭ）回路
９１５：マルチプレクサ
９２０：プログラム可能パルス整形回路
９２５：ノード
１００５：ロック・インジケータ
１００５Ａ，１００５Ｂ：ロック・インジケータの信号入力
１００５Ｃ：ロック・インジケータの出力
１０１０：カウンタ
１０１５：ＡＮＤゲート
１０２０：集積回路

Claims (24)

1. 可変デューティ・サイクル回路に関するデューティ・サイクル情報を決定する方法であって、
   クロック信号ジェネレータにより、クロック信号を前記可変デューティ・サイクル回路に提供するステップであって、前記可変デューティ・サイクル回路はそれに応答してデューティ・サイクル・インデックスに依存するデューティ・サイクルを示す出力信号を提供し、前記出力信号は第１周波数を示す、ステップと、
   前記可変デューティ・サイクル回路により、前記出力信号を、前記デューティ・サイクル・インデックスに依存する最大周波数においてフェイルする分周回路に提供するステップと、
   前記クロック信号ジェネレータにより、前記クロック信号の周波数を前記第１周波数から、それより高い周波数においては前記分周回路のフェイルが起る第２周波数までスイープするステップと、
   前記出力信号に関するデューティ・サイクル情報を、前記第２周波数から決定するステップと
   を含む方法。
2. 前記決定するステップは、ＦＭＡＸを前記スイープするステップによって分かる前記第２周波数とし、Ｔ_Ｓ／Ｈを前記分周回路のセットアップ及びホールド閾値時間とする次式、
   ＦＭＡＸ＝１／［２（Ｔ_Ｓ／Ｈ−ｉ^＊Δ）］
   によりデューティ・サイクル情報Δを導出することによって実施される、請求項１に記載の方法。
3. 複数の異なるデューティ・サイクル・インデックスを前記可変デューティ・サイクル回路に提供するステップをさらに含む、請求項１又は請求項２に記載の方法。
4. 前記スイープするステップは、前記クロック信号ジェネレータにより、前記クロック信号の周波数を、前記可変デューティ・サイクル回路に提供されたデューティ・サイクル・インデックスの各々に対して、前記第１周波数から異なる第２周波数までスイープするステップを含む、請求項３に記載の方法。
5. 前記分周回路のフェイルは、該分周回路が前記可変デューティ・サイクル回路の前記出力信号の分周にフェイルするときに起る、前記請求項のいずれか１項に記載の方法。
6. 前記クロック信号と前記分周回路の分周された出力信号との間の同期の喪失によって、前記分周回路のフェイルを決定するステップをさらに含む、請求項５に記載の方法。
7. 前記可変デューティ・サイクル回路は、５０％のデューティ・サイクルを示す出力信号を生成する、前記請求項のいずれか１項に記載の方法。
8. デューティ・サイクル補正回路に関するデューティ・サイクル情報を決定する方法であって、
   クロック信号ジェネレータにより、デューティ・サイクルを示す第１クロック信号を前記デューティ・サイクル補正回路に提供するステップと、
   前記デューティ・サイクル補正回路により、複数のデューティ・サイクル・インデックスを受け取るステップと、
   前記デューティ・サイクル補正回路により、各々のデューティ・サイクル・インデックスについてのそれぞれの第２クロック信号を生成するステップであって、前記それぞれの第２クロック信号のデューティ・サイクルは、それぞれ前記各々のデューティ・サイクル・インデックスに関連する、ステップと、
   各々のデューティ・サイクル・インデックスに対して、異なる最大周波数においてフェイルする分周回路により、前記第２クロック信号を受け取るステップと、
   前記クロック信号ジェネレータにより、各々のデューティ・サイクル・インデックスに対して、第１クロック信号の周波数を、第１周波数から、それ以上では前記分周回路のフェイルが起る第２周波数までスイープして、各々のデューティ・サイクル・インデックスに対応するそれぞれの第２最大周波数の値を提供するステップと、
   各々のデューティ・サイクル・インデックスに対応する前記第２最大周波数の値から、各々のデューティ・サイクル・インデックスに対応するそれぞれのデューティ・サイクル情報を決定するステップと
   を含む方法。
9. 前記決定するステップは、ＦＭＡＸを前記スイープするステップによって分かる各々のデューティ・サイクル・インデックスに対応する前記第２周波数とし、Ｔ_Ｓ／Ｈを前記分周回路のセットアップ及びホールド閾値時間とする次式、
   ＦＭＡＸ＝１／［２（Ｔ_Ｓ／Ｈ−ｉ^＊Δ）］
   によりデューティ・サイクル情報Δを導出することによって実施される、請求項８に記載の方法。
10. 前記分周回路のフェイルは、該分周回路が前記デューティ・サイクル補正回路の前記第２クロック信号の分周にフェイルするときに起る、請求項８又は請求項９に記載の方法。
11. 前記分周回路のフェイルを、前記第１クロック信号と前記分周回路の分周された出力信号との間の同期喪失によって決定するステップをさらに含む、請求項１０に記載の方法。
12. 前記クロック信号ジェネレータは、５０％のデューティ・サイクルを示す出力を生成する、請求項８乃至請求項１１のいずれか１項に記載の方法。
13. 第１周波数と第１デューティ・サイクルとを示すクロック信号を生成するクロック信号ジェネレータと、
    前記クロック信号ジェネレータに結合して前記第１デューティ・サイクルを示す前記クロック信号を受け取り、且つ、それに応答して、デューティ・サイクル・インデックスに依存する第２デューティ・サイクルを示すクロック信号を出力する可変デューティ・サイクル回路と、
    前記可変デューティ・サイクル回路に結合し、前記デューティ・サイクル・インデックスに依存する最大周波数においてフェイルする分周回路と、
    前記クロック信号ジェネレータに結合し、前記クロック信号の前記周波数を前記第１周波数から、それ以上では分周回路のフェイルが生じる第２周波数まで変える、コントローラと、
    前記クロック信号ジェネレータ及び前記分周回路に結合し、それ以上では前記分周回路がフェイルする前記第２周波数を示すインジケータであって、前記コントローラは、前記インジケータによって示された前記第２周波数からデューティ・サイクル情報を決定する、インジケータと
    を備えるデューティ・サイクル測定システム。
14. 前記インジケータはオシロスコープを含む、請求項１３に記載のデューティ・サイクル測定システム。
15. 前記コントローラは、ＦＭＡＸを前記第２周波数とし、Ｔ_Ｓ／Ｈを前記分周回路のセットアップ及びホールド閾値時間とする次式、
    ＦＭＡＸ＝１／［２（Ｔ_Ｓ／Ｈ−ｉ^＊Δ）］
    によってデューティ・サイクル情報Δを決定する、請求項１３又は請求項１４に記載のデューティ・サイクル測定システム。
16. 前記コントローラは、複数のデューティ・サイクル・インデックスを前記可変デューティ・サイクル回路に提供し、且つ、前記コントローラは、前記クロック信号ジェネレータに指示して、前記可変デューティ・サイクル回路に提供された各々のデューティ・サイクル・インデックスに対して、前記クロック信号の前記周波数を前記第１周波数から異なる第２周波数までスイープさせる、請求項１３乃至請求項１５のいずれか１項に記載のデューティ・サイクル測定システム。
17. 前記インジケータは、前記第１デューティ・サイクルを示す前記クロック信号が前記分周回路の出力信号との同期を失うときに、前記分周回路のフェイルを示す、請求項１３乃至請求項１６のいずれか１項に記載のデューティ・サイクル測定システム。
18. 前記可変デューティ・サイクル回路は、５０％の第２デューティ・サイクルを示すクロック信号を生成する、請求項１３乃至請求項１７のいずれか１項に記載のデューティ・サイクル測定システム。
19. デューティ・サイクル測定回路を含む集積回路（ＩＣ）上に配置されたプロセッサと、
    前記プロセッサに結合したメモリと
    を備え、
    前記デューティ・サイクル測定回路は、
    第１周波数と第１デューティ・サイクルとを示すクロック信号を生成するクロック信号ジェネレータと、
    前記クロック信号ジェネレータに結合し、前記第１デューティ・サイクルを示す前記クロック信号を受け取り、且つ、それに応答してデューティ・サイクル・インデックスに依存する第２デューティ・サイクルを示すクロック信号を出力する、可変デューティ・サイクル回路と、
    前記可変デューティ・サイクル回路に結合し、前記デューティ・サイクル・インデックスに依存する周波数においてフェイルする、分周回路と
    を含み、
    前記クロック信号ジェネレータに結合し、前記クロック信号の周波数を前記第１周波数から、それ以上では分周回路のフェイルが起る第２周波数まで変える、コントローラと、
    前記クロック信号ジェネレータ及び前記分周回路に結合し、それ以上では前記分周回路がフェイルする前記第２周波数を示すインジケータであって、前記コントローラは該インジケータにより示された前記第２周波数からデューティ・サイクル情報を決定する、インジケータと
    をさらに備える、情報処理システム。
20. 前記インジケータはオシロスコープを含む、請求項１９に記載の情報処理システム。
21. 前記コントローラは、ＦＭＡＸを前記第２周波数とし、Ｔ_Ｓ／Ｈを前記分周回路のセットアップ及びホールド閾値時間とする次式、
    ＦＭＡＸ＝１／［２（Ｔ_Ｓ／Ｈ−ｉ^＊Δ）］
    によってデューティ・サイクル情報Δを決定する、請求項１９又は請求項２０に記載の情報処理システム。
22. 前記コントローラは、複数のデューティ・サイクル・インデックスを前記可変デューティ・サイクル回路に提供し、且つ、前記コントローラは、前記クロック信号ジェネレータに指示して、前記可変デューティ・サイクル回路に提供された各々のデューティ・サイクル・インデックスに対して、前記クロック信号の前記周波数を前記第１周波数から異なる第２周波数までスイープさせる、請求項１９乃至請求項２１のいずれか１項に記載の情報処理システム。
23. 前記インジケータは、前記第１デューティ・サイクルを示す前記クロック信号が前記分周回路の出力信号との同期を失うときに前記分周回路のフェイルを示す、請求項１９乃至請求項２２のいずれか１項に記載の情報処理システム。
24. 前記可変デューティ・サイクル回路は、５０％の第２デューティ・サイクルを示すクロック信号を生成する、請求項１９乃至請求項２３のいずれか１項に記載の情報処理システム。

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