JP2000049589A - 共通モ―ド論理回路 - Google Patents
共通モ―ド論理回路Info
- Publication number
- JP2000049589A JP2000049589A JP11203628A JP20362899A JP2000049589A JP 2000049589 A JP2000049589 A JP 2000049589A JP 11203628 A JP11203628 A JP 11203628A JP 20362899 A JP20362899 A JP 20362899A JP 2000049589 A JP2000049589 A JP 2000049589A
- Authority
- JP
- Japan
- Prior art keywords
- logic circuit
- common mode
- transistor
- transistors
- mode logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09432—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors with coupled sources or source coupled logic
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 高速動作など性能特性の向上を図るために改
善されたバイアス回路とトライオード領域だけで動作す
る能動ＭＯＳ負荷とを有する共通モード論理（CML）回
路を提供する。 【解決手段】 CML回路のバイアス回路は1対のＭＯＳト
ランジスタを含み、その片方はアスペクト比(W/L)を有
し、他方はアスペクト比(W/L)/nを有し、その際1< n <
4。この構成によってバイアス回路の第3のＭＯＳトラン
ジスタをトライオード領域だけで動作させられるように
なる。
善されたバイアス回路とトライオード領域だけで動作す
る能動ＭＯＳ負荷とを有する共通モード論理（CML）回
路を提供する。 【解決手段】 CML回路のバイアス回路は1対のＭＯＳト
ランジスタを含み、その片方はアスペクト比(W/L)を有
し、他方はアスペクト比(W/L)/nを有し、その際1< n <
4。この構成によってバイアス回路の第3のＭＯＳトラン
ジスタをトライオード領域だけで動作させられるように
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、高速共通モード論
理回路（Common Mode Logic Circuit, CML回路）に関
し、より具体的には性能特性の向上を図るためにトライ
オード領域だけで動作する能動ＭＯＳ負荷を有するCML
回路に関する。
理回路（Common Mode Logic Circuit, CML回路）に関
し、より具体的には性能特性の向上を図るためにトライ
オード領域だけで動作する能動ＭＯＳ負荷を有するCML
回路に関する。
【０００２】
【従来の技術】ディジタル集積回路の基本のビルディン
グブロックは、論理回路もしくはインバータ、ANDゲー
ト、ORゲート、NANDゲート、XORゲートといった論理ゲ
ートである。集積回路（IC）の進歩に伴い、論理ゲート
を構成する個別部品（ダイオード、トランジスタ、抵
抗）は小さな半導体結晶上に作られ、チップと呼ばれる
ことがある。様々なゲートがチップ内部で相互接続され
て所要の回路を形成する。ディジタルICはよく単一チッ
プ上の論理ゲート数で決められる回路の複雑度によって
分類される。数個から数千個に及ぶ内部ゲート数いかん
で、チップはそれぞれ小規模集積素子、中規模集積素
子、大規模集積素子もしくは超大規模集積素子と称され
る。
グブロックは、論理回路もしくはインバータ、ANDゲー
ト、ORゲート、NANDゲート、XORゲートといった論理ゲ
ートである。集積回路（IC）の進歩に伴い、論理ゲート
を構成する個別部品（ダイオード、トランジスタ、抵
抗）は小さな半導体結晶上に作られ、チップと呼ばれる
ことがある。様々なゲートがチップ内部で相互接続され
て所要の回路を形成する。ディジタルICはよく単一チッ
プ上の論理ゲート数で決められる回路の複雑度によって
分類される。数個から数千個に及ぶ内部ゲート数いかん
で、チップはそれぞれ小規模集積素子、中規模集積素
子、大規模集積素子もしくは超大規模集積素子と称され
る。
【０００３】ディジタルICは、その論理演算及び複雑度
だけでなく、用いている特定の回路技術によっても分類
される。回路技術は論理ファミリーと称され、各ファミ
リーはより一層複雑なディジタル回路及び構成要素を開
発する基となる基本回路の集合を有する。基本回路は、
例えば、NANDゲート、NORゲート、インバータなどを含
む。数多くいろいろ異なる論理ファミリーのディジタル
集積回路が市販されている。より重要な論理ファミリー
の中に、TTL (transistor-transistor logic)、ECL (em
itter-coupled logic)、ＭＯＳ (metal oxide semicond
uctor)、CMOS(complementary metal-oxide semiconduct
or) がある。これらの論理ファミリーはそれぞれに利点
と欠点があり、或る特定の用途にどの論理ファミリーを
用いるかの選択は速度、費用、雑音余裕度、消費電力な
どにより異なるけれども、CMOSが最も広く用いられてい
る柔軟性のある論理ファミリーとして台頭してきてい
る。
だけでなく、用いている特定の回路技術によっても分類
される。回路技術は論理ファミリーと称され、各ファミ
リーはより一層複雑なディジタル回路及び構成要素を開
発する基となる基本回路の集合を有する。基本回路は、
例えば、NANDゲート、NORゲート、インバータなどを含
む。数多くいろいろ異なる論理ファミリーのディジタル
集積回路が市販されている。より重要な論理ファミリー
の中に、TTL (transistor-transistor logic)、ECL (em
itter-coupled logic)、ＭＯＳ (metal oxide semicond
uctor)、CMOS(complementary metal-oxide semiconduct
or) がある。これらの論理ファミリーはそれぞれに利点
と欠点があり、或る特定の用途にどの論理ファミリーを
用いるかの選択は速度、費用、雑音余裕度、消費電力な
どにより異なるけれども、CMOSが最も広く用いられてい
る柔軟性のある論理ファミリーとして台頭してきてい
る。
【０００４】
【発明が解決しようとする課題】CMOSディジタル集積回
路は多種多様の用途に有益でSSI（小規模集積素子）か
らVLSI（超大規模集積素子）とあらゆる集積度で製造さ
れている。CMOS集積回路は比較的低消費電力で高速で動
作することができ、他のファミリーの回路から作られて
いる素子と比べ供給電力の変動に対して耐久性がある。
しかしながら、より高速且つより静かな集積回路に対す
る需要が高まっているので、現在入手可能なものと比べ
供給電力の変動がさらに小さくしかももっと高速で動作
するCMOS論理回路のニーズがある。
路は多種多様の用途に有益でSSI（小規模集積素子）か
らVLSI（超大規模集積素子）とあらゆる集積度で製造さ
れている。CMOS集積回路は比較的低消費電力で高速で動
作することができ、他のファミリーの回路から作られて
いる素子と比べ供給電力の変動に対して耐久性がある。
しかしながら、より高速且つより静かな集積回路に対す
る需要が高まっているので、現在入手可能なものと比べ
供給電力の変動がさらに小さくしかももっと高速で動作
するCMOS論理回路のニーズがある。
【０００５】従って、本発明の目的は、上述の問題を克
服することである。
服することである。
【０００６】本発明のもう一つの目的は、0.7μｍ技術
を用いても少なくとも500 MHzの速度で駆動できるCML回
路を提供することである。
を用いても少なくとも500 MHzの速度で駆動できるCML回
路を提供することである。
【０００７】本発明の更なる目的は、トライオード領域
だけで動作する能動ＭＯＳ負荷を有するCML回路を提供
することである。
だけで動作する能動ＭＯＳ負荷を有するCML回路を提供
することである。
【０００８】本発明のもう一つ別の目的は、同様の負荷
構造を有するCMOS VCOと互換性を有するトライオード領
域だけで動作する能動ＭＯＳ負荷を有する高速CML回路
を提供することである。
構造を有するCMOS VCOと互換性を有するトライオード領
域だけで動作する能動ＭＯＳ負荷を有する高速CML回路
を提供することである。
【０００９】ここで、本発明におけるトライオード領域
の説明をする。ＭＯＳトランジスタにおけるドレイン電
流（Ｉｄ）とドレインとソース間の電圧（Ｖｄｓ）の関
係を考えた場合に、Ｖｄｓが増えるとＩｄも増える関係
にあり、そのＩｄは、あるＶｄｓの値（Ｖｄｓ，ｓａ
ｔ）以降は、飽和した状態になる。この時、Ｖｄｓ＜Ｖ
ｄｓ，ｓａｔである領域をトライオード領域といい、Ｖ
ｄｓ≧Ｖｄｓ，ｓａｔである領域を飽和領域という。
の説明をする。ＭＯＳトランジスタにおけるドレイン電
流（Ｉｄ）とドレインとソース間の電圧（Ｖｄｓ）の関
係を考えた場合に、Ｖｄｓが増えるとＩｄも増える関係
にあり、そのＩｄは、あるＶｄｓの値（Ｖｄｓ，ｓａ
ｔ）以降は、飽和した状態になる。この時、Ｖｄｓ＜Ｖ
ｄｓ，ｓａｔである領域をトライオード領域といい、Ｖ
ｄｓ≧Ｖｄｓ，ｓａｔである領域を飽和領域という。
【００１０】
【課題を解決するための手段】本発明の一つの態様にお
いては、バイアス回路と論理部分を含む論理回路を設け
る。論理部分はXORゲート、XNORゲート、NANDゲート、N
ORゲートなどの論理ゲート及び／又はDフリップフロッ
プなどのフリップフロップで構わない。論理部分は複数
の論理ゲート及び／又はフリップフロップからなるもっ
と複雑なディジタル回路を組み込むこともできる。
いては、バイアス回路と論理部分を含む論理回路を設け
る。論理部分はXORゲート、XNORゲート、NANDゲート、N
ORゲートなどの論理ゲート及び／又はDフリップフロッ
プなどのフリップフロップで構わない。論理部分は複数
の論理ゲート及び／又はフリップフロップからなるもっ
と複雑なディジタル回路を組み込むこともできる。
【００１１】バイアス回路は第1の対になったＭＯＳト
ランジスタと第3のＭＯＳトランジスタを有し、その第1
の対のトランジスタはその第3のトランジスタをトライ
オード領域で動作させるようになっている。バイアス回
路は協力し合ってバイアス回路で基準電流を生成する複
数のカレントミラーＭＯＳトランジスタをさらに含んで
いてもいい。
ランジスタと第3のＭＯＳトランジスタを有し、その第1
の対のトランジスタはその第3のトランジスタをトライ
オード領域で動作させるようになっている。バイアス回
路は協力し合ってバイアス回路で基準電流を生成する複
数のカレントミラーＭＯＳトランジスタをさらに含んで
いてもいい。
【００１２】論理部分は複数の対になった入力ＭＯＳト
ランジスタと、複数の負荷ＭＯＳトランジスタを有し、
負荷ＭＯＳトランジスタはそれぞれ1個が入力ＭＯＳト
ランジスタの対それぞれに接続されている。本願発明に
よれば、バイアス回路は負荷ＭＯＳトランジスタのそれ
ぞれをトライオード領域で動作させるようにする。
ランジスタと、複数の負荷ＭＯＳトランジスタを有し、
負荷ＭＯＳトランジスタはそれぞれ1個が入力ＭＯＳト
ランジスタの対それぞれに接続されている。本願発明に
よれば、バイアス回路は負荷ＭＯＳトランジスタのそれ
ぞれをトライオード領域で動作させるようにする。
【００１３】バイアス回路の第3のトランジスタ及び論
理部分の負荷トランジスタをトライオード領域で動作さ
せるようにするために、バイアス回路の第1の対のトラ
ンジスタの片方はアスペクト比 (W/L) を、他方はアス
ペクト比 (Ｗ/L)/n をそれぞれ有し、その際1 < n < 4
とする。ここで、Ｗはチャンネル幅を示し、Ｌはチャン
ネル長を示す。さらに、バイアス電圧がバイアス回路の
第3のトランジスタのゲートで生成され、この電圧が論
理部分の負荷トランジスタそれぞれのゲートに印加され
る。
理部分の負荷トランジスタをトライオード領域で動作さ
せるようにするために、バイアス回路の第1の対のトラ
ンジスタの片方はアスペクト比 (W/L) を、他方はアス
ペクト比 (Ｗ/L)/n をそれぞれ有し、その際1 < n < 4
とする。ここで、Ｗはチャンネル幅を示し、Ｌはチャン
ネル長を示す。さらに、バイアス電圧がバイアス回路の
第3のトランジスタのゲートで生成され、この電圧が論
理部分の負荷トランジスタそれぞれのゲートに印加され
る。
【００１４】論理部分は差動入出力回路が好ましい。従
って、複数の入力ＭＯＳトランジスタは第1及び第2の対
になった入力トランジスタを含み第1差動入力信号を受
取ることができる。論理部分は第3の対になった入力Ｍ
ＯＳトランジスタも含んでいるので第2差動入力信号を
受取ることができる。
って、複数の入力ＭＯＳトランジスタは第1及び第2の対
になった入力トランジスタを含み第1差動入力信号を受
取ることができる。論理部分は第3の対になった入力Ｍ
ＯＳトランジスタも含んでいるので第2差動入力信号を
受取ることができる。
【００１５】添付の図面と共に以下に記載の説明並びに
特許請求の範囲を読むことにより本願発明のその他の目
的及び成就していることが明白になると共により一層理
解が深まるであろう。
特許請求の範囲を読むことにより本願発明のその他の目
的及び成就していることが明白になると共により一層理
解が深まるであろう。
【００１６】
【発明の実施の形態】図1は、本発明の好適な実施例に
従った高速CML回路を図示したものである。CML回路10は
バイアス回路及び論理部分を含み、それぞれ参照番号11
及び12で大まかに示している。図1において、論理部分1
2は排他的OR／排他的NORゲート（XOR/XNORゲート）の組
み合わせである。バイアス回路11は安定し且つ予測可能
な直流を生成し、それを用いてXOR/XNORゲート12にバイ
アスをかける。バイアス回路11及びXOR/XNORゲート12は
共にNMOSタイプ及びPMOSタイプ両方からなる複数のＭＯ
Ｓトランジスタから構成される。本明細書の説明並びに
図面において、NMOSトランジスタには接頭語NとPMOSト
ランジスタには接頭語Pを付けて示している。
従った高速CML回路を図示したものである。CML回路10は
バイアス回路及び論理部分を含み、それぞれ参照番号11
及び12で大まかに示している。図1において、論理部分1
2は排他的OR／排他的NORゲート（XOR/XNORゲート）の組
み合わせである。バイアス回路11は安定し且つ予測可能
な直流を生成し、それを用いてXOR/XNORゲート12にバイ
アスをかける。バイアス回路11及びXOR/XNORゲート12は
共にNMOSタイプ及びPMOSタイプ両方からなる複数のＭＯ
Ｓトランジスタから構成される。本明細書の説明並びに
図面において、NMOSトランジスタには接頭語NとPMOSト
ランジスタには接頭語Pを付けて示している。
【００１７】図1にIbiasと示した定入力バイアス電流が
バイアス回路11のトランジスタN1のドレインに印加され
る。Ibiasは、例えば、100μＡなど適した電流値からど
れでもいい。トランジスタN1のドレイン及びゲートはト
ランジスタN2及びN3それぞれのゲートに接続されて1対
のカレントミラーを形成する。
バイアス回路11のトランジスタN1のドレインに印加され
る。Ibiasは、例えば、100μＡなど適した電流値からど
れでもいい。トランジスタN1のドレイン及びゲートはト
ランジスタN2及びN3それぞれのゲートに接続されて1対
のカレントミラーを形成する。
【００１８】本発明によれば、バイアス回路11はさらに
1対のトランジスタP4とP5を含み、トランジスタP4とP5
はそのアスペクト比の割合がトランジスタP6をトライオ
ード領域だけで動作するように強制する或る特定の範囲
内に収まるようになっている。具体的に、P4のアスペク
ト比 ＝ (WP/LP) ならば、P5のアスペクト比 ＝ (WP/
LP)/n となり、その際1 < n < 4とする。nを調整してP4
とP5のアスペクト比間の関係を調整することにより、P6
のドレインでの電圧VPXを調整することができる。n = 2
とすれば、P5を通る電流はP4を通る電流に等しいから、
1対のトランジスタP4とP5を含み、トランジスタP4とP5
はそのアスペクト比の割合がトランジスタP6をトライオ
ード領域だけで動作するように強制する或る特定の範囲
内に収まるようになっている。具体的に、P4のアスペク
ト比 ＝ (WP/LP) ならば、P5のアスペクト比 ＝ (WP/
LP)/n となり、その際1 < n < 4とする。nを調整してP4
とP5のアスペクト比間の関係を調整することにより、P6
のドレインでの電圧VPXを調整することができる。n = 2
とすれば、P5を通る電流はP4を通る電流に等しいから、
【００１９】
【数１】
【００２０】となる。 ここで、WP はＰ型トランジスタ
のチャンネル幅を示し、LP はＰ型トランジスタのチャ
ンネル長を示す。VGS4 及び VGS5 はトランジスタP4及
びP5それぞれのゲート／ソース電圧で、|VTP| はしきい
値電圧の大きさで、ここでは約0.7 Vである。
のチャンネル幅を示し、LP はＰ型トランジスタのチャ
ンネル長を示す。VGS4 及び VGS5 はトランジスタP4及
びP5それぞれのゲート／ソース電圧で、|VTP| はしきい
値電圧の大きさで、ここでは約0.7 Vである。
【００２１】P4のドレイン及びゲートは互いに接続し合
うと共にトランジスタP6のゲートに接続してカレントミ
ラーになりノードを形成しており、そこでバイアス電圧
PBが生成される。同様に、P5のドレイン及びゲートも相
互接続されると共にトランジスタP8のゲートに接続され
てノードを形成するが、P5とP8はP6の配置からしてカレ
ントミラートランジスタにはならない。トランジスタP
4、P5、P6の各ソースは電圧供給源AVDDに接続され、AVD
Dは、例えば、3.3 Vもしくは5.0 Vで構わない。一方、
トランジスタP8のソースはトランジスタP6のドレインに
接続されてノードをなし、そこで電圧VPXが生成され
る。トランジスタP4、P5、P8のドレインはトランジスタ
N2、N3、N10のドレインにそれぞれ接続され、これら後
者のトランジスタ3個のソースはトランジスタN1のソー
ス同様にAVSSに接続され、AVSSは接地されていてももし
くは第2電圧源でもいい。
うと共にトランジスタP6のゲートに接続してカレントミ
ラーになりノードを形成しており、そこでバイアス電圧
PBが生成される。同様に、P5のドレイン及びゲートも相
互接続されると共にトランジスタP8のゲートに接続され
てノードを形成するが、P5とP8はP6の配置からしてカレ
ントミラートランジスタにはならない。トランジスタP
4、P5、P6の各ソースは電圧供給源AVDDに接続され、AVD
Dは、例えば、3.3 Vもしくは5.0 Vで構わない。一方、
トランジスタP8のソースはトランジスタP6のドレインに
接続されてノードをなし、そこで電圧VPXが生成され
る。トランジスタP4、P5、P8のドレインはトランジスタ
N2、N3、N10のドレインにそれぞれ接続され、これら後
者のトランジスタ3個のソースはトランジスタN1のソー
ス同様にAVSSに接続され、AVSSは接地されていてももし
くは第2電圧源でもいい。
【００２２】動作において、定入力電流Ibiasを用いて
基準電流Iref及びバイアス電圧NB及びPBが生成される。
Irefは、トランジスタN1とN2及びN1とN3によりカレント
ミラーが形成される結果、トランジスタP4とN2を通ると
共にトランジスタP5とN3を通って流れる。バイアス回路
11の第2段において、P8はP5のドレインで生成された電
圧PB2でバイアスがかけられ、P4とP5のアスペクト比の
割合が先に説明した範囲内に設定されると飽和領域で動
作する。この設計の結果、P8のバイアス電圧PB2は電圧V
PXをP6のドレインで低レベルに保持できるほど高くない
のでP6を飽和領域で動作させることができない。数学的
には、|VDS6| = |VDS5|−|VGS8| < |VGS6|−|VTP| とな
り、その際 |VTP| ≒0.7 V。これでP6はトライオード領
域だけで動作するように強いられる。P6がトライオード
領域で動作すると、その電流ID'は常にIref未満であ
る。さらに、トライオード領域で動作すると、P6は優れ
た線形性特性を有する抵抗のような働きをする。
基準電流Iref及びバイアス電圧NB及びPBが生成される。
Irefは、トランジスタN1とN2及びN1とN3によりカレント
ミラーが形成される結果、トランジスタP4とN2を通ると
共にトランジスタP5とN3を通って流れる。バイアス回路
11の第2段において、P8はP5のドレインで生成された電
圧PB2でバイアスがかけられ、P4とP5のアスペクト比の
割合が先に説明した範囲内に設定されると飽和領域で動
作する。この設計の結果、P8のバイアス電圧PB2は電圧V
PXをP6のドレインで低レベルに保持できるほど高くない
のでP6を飽和領域で動作させることができない。数学的
には、|VDS6| = |VDS5|−|VGS8| < |VGS6|−|VTP| とな
り、その際 |VTP| ≒0.7 V。これでP6はトライオード領
域だけで動作するように強いられる。P6がトライオード
領域で動作すると、その電流ID'は常にIref未満であ
る。さらに、トライオード領域で動作すると、P6は優れ
た線形性特性を有する抵抗のような働きをする。
【００２３】CML回路10の論理部分に関して述べれば、X
OR/XNORゲート12は2つの対の差動入力ノードと1対の差
動出力ノードを有する差動入出力ゲートである。信号IN
ANと信号INAPとの差として定義される第1差動入力信号
が第1の対の差動入力ノードに印加され、信号INBNと信
号INBPとの差として定義される第2差動信号が第2の対の
差動入力ノードに印加される。差動出力信号は信号ONと
信号OPとの差として定義される。
OR/XNORゲート12は2つの対の差動入力ノードと1対の差
動出力ノードを有する差動入出力ゲートである。信号IN
ANと信号INAPとの差として定義される第1差動入力信号
が第1の対の差動入力ノードに印加され、信号INBNと信
号INBPとの差として定義される第2差動信号が第2の対の
差動入力ノードに印加される。差動出力信号は信号ONと
信号OPとの差として定義される。
【００２４】ゲート12は入力INAN、INAP、INBN、INBPを
電圧制御発振器もしくは差動レシーバ（未表示）といっ
た駆動回路から受け取る。互換性を有する駆動回路なら
どれでも使用できるけれども、好適な駆動回路はCMLト
ランジスタ10と類似の負荷構造を有するCMOS電圧制御発
振器（すなわち、トライオード領域だけで動作する能動
ＭＯＳ負荷を用いるVCO）である。そうした構造並びに
電圧／電流変換器を有するVCOは、ジェーソン・チェン
（Jason Chen）及びピン・ズ（Ping Xu）を発明者とし
出願人及び出願日を本願と同じくする別途特許出願の発
明の名称「CMOS電圧制御発振器」の課題である。当該別
途出願の開示を参照することにより本願明細書に組み込
まれているものとする。このCMOS VCOを用いることによ
り、本願発明のCML回路は、0.7μｍ技術を用いた従来型
のCMOS論理回路と比べ、0.7μｍ技術を用いて約2倍高速
の少なくとも500 MHzで駆動することができる。
電圧制御発振器もしくは差動レシーバ（未表示）といっ
た駆動回路から受け取る。互換性を有する駆動回路なら
どれでも使用できるけれども、好適な駆動回路はCMLト
ランジスタ10と類似の負荷構造を有するCMOS電圧制御発
振器（すなわち、トライオード領域だけで動作する能動
ＭＯＳ負荷を用いるVCO）である。そうした構造並びに
電圧／電流変換器を有するVCOは、ジェーソン・チェン
（Jason Chen）及びピン・ズ（Ping Xu）を発明者とし
出願人及び出願日を本願と同じくする別途特許出願の発
明の名称「CMOS電圧制御発振器」の課題である。当該別
途出願の開示を参照することにより本願明細書に組み込
まれているものとする。このCMOS VCOを用いることによ
り、本願発明のCML回路は、0.7μｍ技術を用いた従来型
のCMOS論理回路と比べ、0.7μｍ技術を用いて約2倍高速
の少なくとも500 MHzで駆動することができる。
【００２５】XOR/XNORゲート12は、N11及びN12と示した
第1の対のトランジスタ及びN13とN14と示した第2の対の
トランジスタを含み、複数の入力トランジスタを含む。
N11からN14まで全てが設計上同じサイズ、すなわち、N1
1からN14のそれぞれが同じチャネル幅とチャネル長を有
するのが好ましい。N11とN13のゲートは入力信号INANを
受け取り、N12とN14のゲートは入力信号INAPを受け取
る。入力トランジスタN11及びN14のソースは互いに接続
されると共に入力トランジスタN15のドレインに接続さ
れて電圧COM2を有するノードを形成する。同様に、入力
トランジスタN12及びN13のソースは互いに接続されると
共に入力トランジスタN16のドレインに接続されて電圧C
OM3を有するノードを形成する。N15とN16とで第3の対の
入力トランジスタをなし、そのゲートは入力電圧信号IN
BNとINBPをそれぞれ受け取る。N15とN16は設計上同じサ
イズであることが好ましく、これらも互いに接続される
と共に電流源トランジスタN17のドレインに接続されて
電圧COM1を有するノードを形成する。N17はN10と設計上
同じサイズであるのが好ましく、そのソース端子はVSS1
に接続され、VSS1は接地でももしくは電圧源でも構わな
い。トランジスタN17のゲートにはバイアス電圧NBが印
加される。
第1の対のトランジスタ及びN13とN14と示した第2の対の
トランジスタを含み、複数の入力トランジスタを含む。
N11からN14まで全てが設計上同じサイズ、すなわち、N1
1からN14のそれぞれが同じチャネル幅とチャネル長を有
するのが好ましい。N11とN13のゲートは入力信号INANを
受け取り、N12とN14のゲートは入力信号INAPを受け取
る。入力トランジスタN11及びN14のソースは互いに接続
されると共に入力トランジスタN15のドレインに接続さ
れて電圧COM2を有するノードを形成する。同様に、入力
トランジスタN12及びN13のソースは互いに接続されると
共に入力トランジスタN16のドレインに接続されて電圧C
OM3を有するノードを形成する。N15とN16とで第3の対の
入力トランジスタをなし、そのゲートは入力電圧信号IN
BNとINBPをそれぞれ受け取る。N15とN16は設計上同じサ
イズであることが好ましく、これらも互いに接続される
と共に電流源トランジスタN17のドレインに接続されて
電圧COM1を有するノードを形成する。N17はN10と設計上
同じサイズであるのが好ましく、そのソース端子はVSS1
に接続され、VSS1は接地でももしくは電圧源でも構わな
い。トランジスタN17のゲートにはバイアス電圧NBが印
加される。
【００２６】トランジスタN11とN12のドレインは互いに
接続されると共にPMOS負荷トランジスタP18のドレイン
に接続されて、出力電圧信号ONがとられるノードを形成
する。第2のPMOS負荷トランジスタP19は同じように入力
トランジスタN13及びN14の入力に接続される。負荷トラ
ンジスタP18とP19はトランジスタP6、P8共々、全て設計
上同じサイズであるのが好ましい。トランジスタN13、N
14、N19のドレインを結合しているノードで出力信号OP
が生成される。負荷トランジスタP18及びP19のソースは
相互に接続されると共に電圧供給源VDD1に接続され、VD
D1はバイアス回路11におけるAVDDと同じである。トラン
ジスタP18及びP19のゲートはそれぞれ電圧PBでバイアス
がかけられる。
接続されると共にPMOS負荷トランジスタP18のドレイン
に接続されて、出力電圧信号ONがとられるノードを形成
する。第2のPMOS負荷トランジスタP19は同じように入力
トランジスタN13及びN14の入力に接続される。負荷トラ
ンジスタP18とP19はトランジスタP6、P8共々、全て設計
上同じサイズであるのが好ましい。トランジスタN13、N
14、N19のドレインを結合しているノードで出力信号OP
が生成される。負荷トランジスタP18及びP19のソースは
相互に接続されると共に電圧供給源VDD1に接続され、VD
D1はバイアス回路11におけるAVDDと同じである。トラン
ジスタP18及びP19のゲートはそれぞれ電圧PBでバイアス
がかけられる。
【００２７】差動入力信号はそれぞれ約0.5Ｖと小振幅
範囲を有する。振幅範囲は概して約(AVDD−0.5 V) から
約AVDDの幅がある。差動出力信号はほとんど同じ振幅範
囲を有する。従って、論理ゲートの各トランジスタは、
回路が完全にオン／オフすることができるように適正な
サイズになっていなければならない。
範囲を有する。振幅範囲は概して約(AVDD−0.5 V) から
約AVDDの幅がある。差動出力信号はほとんど同じ振幅範
囲を有する。従って、論理ゲートの各トランジスタは、
回路が完全にオン／オフすることができるように適正な
サイズになっていなければならない。
【００２８】本発明によれば、PMOS負荷トランジスタP1
8及びP19は、トランジスタP6がトライオード領域で動作
するようにさせられるのと同じように、トライオード領
域だけで動作するように強制される。すなわち、トラン
ジスタP4及びP5のアスペクト比の割合を既定の範囲に維
持することにより、強制される。そうするとによってP6
はトライオード領域で動作するようになり、次に、負荷
トランジスタP18及びP19の各ゲートに、P6のゲートで生
成された電圧信号ＰＢによりバイアスがかけられるか
ら、XOR/XNORゲート12の負荷トランジスタP18及びP19の
それぞれがトライオード領域で動作するようになる。こ
の設計にすると、電流源トランジスタN17のバイアス電
流は、動作時終始一貫して、トランジスタP4及びP5の飽
和電流未満に保持される。従って、バイアス回路11によ
って、確実にPMOS負荷トランジスタP18及びP19がトライ
オード領域で動作しつづけXOR/XNORゲート12が優れた線
形能動負荷を有することが保証される。
8及びP19は、トランジスタP6がトライオード領域で動作
するようにさせられるのと同じように、トライオード領
域だけで動作するように強制される。すなわち、トラン
ジスタP4及びP5のアスペクト比の割合を既定の範囲に維
持することにより、強制される。そうするとによってP6
はトライオード領域で動作するようになり、次に、負荷
トランジスタP18及びP19の各ゲートに、P6のゲートで生
成された電圧信号ＰＢによりバイアスがかけられるか
ら、XOR/XNORゲート12の負荷トランジスタP18及びP19の
それぞれがトライオード領域で動作するようになる。こ
の設計にすると、電流源トランジスタN17のバイアス電
流は、動作時終始一貫して、トランジスタP4及びP5の飽
和電流未満に保持される。従って、バイアス回路11によ
って、確実にPMOS負荷トランジスタP18及びP19がトライ
オード領域で動作しつづけXOR/XNORゲート12が優れた線
形能動負荷を有することが保証される。
【００２９】負荷トランジスタP18及びP19が線形トライ
オード領域だけで動作するので、0.7μm技術を用いた従
来型のCMOS論理回路より約2倍高速の少なくとも500 MHz
で0.7μm技術を用いてXOR/XNORゲート12を駆動すること
ができる。図1においては、AVDD = VDD1 = VDD で、AVS
S = VSS1 = VSS。入出力信号については、ハイ(H) =VDD
で、ロー(L)＝VDD−ΔV（ここではΔV＝0.5 V）。従っ
て、INAN = H (INAP= L) 且つ INBN = H (INBP = L)
で、INAP = L の時、ON = L (OP = H) となることが分
かる。この場合、ゲート12のXOR部分の出力はONで、XNO
R部分の出力はOPである。
オード領域だけで動作するので、0.7μm技術を用いた従
来型のCMOS論理回路より約2倍高速の少なくとも500 MHz
で0.7μm技術を用いてXOR/XNORゲート12を駆動すること
ができる。図1においては、AVDD = VDD1 = VDD で、AVS
S = VSS1 = VSS。入出力信号については、ハイ(H) =VDD
で、ロー(L)＝VDD−ΔV（ここではΔV＝0.5 V）。従っ
て、INAN = H (INAP= L) 且つ INBN = H (INBP = L)
で、INAP = L の時、ON = L (OP = H) となることが分
かる。この場合、ゲート12のXOR部分の出力はONで、XNO
R部分の出力はOPである。
【００３０】先に述べた通り、XOR/XNORゲート12はCML
回路10に組み込むことができる論理回路の一つのタイプ
を表しているにすぎない。本願発明に従って構築できる
もう一つのタイプの論理回路はDフリップフロップであ
る。そうしたDフリップフロップを図2に示す。参照番号
112で示したDフリップフロップはXOR/XNORゲート12に関
して表示すると共に説明したと同じバイアス回路11を用
いることができる。そのため、バイアス回路は図2に表
示していない。
回路10に組み込むことができる論理回路の一つのタイプ
を表しているにすぎない。本願発明に従って構築できる
もう一つのタイプの論理回路はDフリップフロップであ
る。そうしたDフリップフロップを図2に示す。参照番号
112で示したDフリップフロップはXOR/XNORゲート12に関
して表示すると共に説明したと同じバイアス回路11を用
いることができる。そのため、バイアス回路は図2に表
示していない。
【００３１】図2に表示したDフリップフロップは、マス
タステージ113及びスレーブステージ114の2段からな
る。Dフリップフロップ112は、入力データ信号DNとDPと
の差から生成される差動データ入力信号と、入力クロッ
ク信号CLKNとCLKPとの差から生成される差動クロック入
力信号の2タイプの入力信号を有する。XOR/XNORゲート1
2の場合と同様に、Dフリップフロップ112は入力を電圧
制御発振器もしくは差動レシーバ（未表示）といった駆
動回路から受け取る。ここでも、0.7μm技術を用いて少
なくとも500 MHzを達成するのに駆動回路は互換性を有
するならどれでもいいが、好適な駆動回路については、
ジェーソン・チェン（Jason Chen）とピン・ズ（Ping X
u）を発明者とし本願と同日に出願された発明の名称を
「CMOS電圧制御発振器」とする特許出願書類に記載があ
る。
タステージ113及びスレーブステージ114の2段からな
る。Dフリップフロップ112は、入力データ信号DNとDPと
の差から生成される差動データ入力信号と、入力クロッ
ク信号CLKNとCLKPとの差から生成される差動クロック入
力信号の2タイプの入力信号を有する。XOR/XNORゲート1
2の場合と同様に、Dフリップフロップ112は入力を電圧
制御発振器もしくは差動レシーバ（未表示）といった駆
動回路から受け取る。ここでも、0.7μm技術を用いて少
なくとも500 MHzを達成するのに駆動回路は互換性を有
するならどれでもいいが、好適な駆動回路については、
ジェーソン・チェン（Jason Chen）とピン・ズ（Ping X
u）を発明者とし本願と同日に出願された発明の名称を
「CMOS電圧制御発振器」とする特許出願書類に記載があ
る。
【００３２】Dフリップフロップ112のマスタステージ11
3は、第1の対のトランジスタN111とN112、第2の対のト
ランジスタN113とN114を含む複数の入力トランジスタを
含む。N111及びN114のゲートはデータ入力信号DPとDNで
それぞれバイアスがかけられ差動データ入力信号をな
し、これら2個のトランジスタのソースは互いに接続さ
れて電圧COM2を有するノードを形成する。N111及びN112
のドレインは互いに接続されてノードを形成し、そこか
ら電圧信号ON1がとられN113のゲートに印加される。同
様に、N113及びN114のドレインは互いに接続されてノー
ドをなし、そこから電圧信号OP1がとられN112のゲート
に印加される。N112及びN113のソースは互いに接続され
て電圧COM3を有するノードを形成する。N115とN116はそ
のソースとソースで接続されて第3の対の入力トランジ
スタをなし、電流源トランジスタN117のドレインに接続
されて電圧COM1を有するノードを形成する。トランジス
タN115とN116はクロック入力信号CLKNとCLKPをそれぞれ
受け取る。トランジスタN117のソースはVSS1に接続さ
れ、VSS1は接地でももしくは電圧源でも構わない。バイ
アス電圧NBはN117のゲートに印加される。
3は、第1の対のトランジスタN111とN112、第2の対のト
ランジスタN113とN114を含む複数の入力トランジスタを
含む。N111及びN114のゲートはデータ入力信号DPとDNで
それぞれバイアスがかけられ差動データ入力信号をな
し、これら2個のトランジスタのソースは互いに接続さ
れて電圧COM2を有するノードを形成する。N111及びN112
のドレインは互いに接続されてノードを形成し、そこか
ら電圧信号ON1がとられN113のゲートに印加される。同
様に、N113及びN114のドレインは互いに接続されてノー
ドをなし、そこから電圧信号OP1がとられN112のゲート
に印加される。N112及びN113のソースは互いに接続され
て電圧COM3を有するノードを形成する。N115とN116はそ
のソースとソースで接続されて第3の対の入力トランジ
スタをなし、電流源トランジスタN117のドレインに接続
されて電圧COM1を有するノードを形成する。トランジス
タN115とN116はクロック入力信号CLKNとCLKPをそれぞれ
受け取る。トランジスタN117のソースはVSS1に接続さ
れ、VSS1は接地でももしくは電圧源でも構わない。バイ
アス電圧NBはN117のゲートに印加される。
【００３３】2個のPMOS負荷トランジスタ、P118とP119
を設ける。P118のドレインはトランジスタN111とN112の
間の共通ドレイン接続に接続され、P119のドレインはN1
13とN114の間の共通ドレイン接続に接続されている。ト
ランジスタP118及びP119のソースは相互接続されると共
に電圧供給源VDD1に接続されており、VDD1は、例えば、
3.3Ｖもしくは5.0Ｖでいい。トランジスタP118及びP119
のゲートはそれぞれ電圧PBでバイアスがかけられる。
を設ける。P118のドレインはトランジスタN111とN112の
間の共通ドレイン接続に接続され、P119のドレインはN1
13とN114の間の共通ドレイン接続に接続されている。ト
ランジスタP118及びP119のソースは相互接続されると共
に電圧供給源VDD1に接続されており、VDD1は、例えば、
3.3Ｖもしくは5.0Ｖでいい。トランジスタP118及びP119
のゲートはそれぞれ電圧PBでバイアスがかけられる。
【００３４】Dフリップフロップ112のスレーブステージ
114も、第1の対のN121とN122、第2の対のN123とN124を
含む複数の入力トランジスタを含む。N121及びN124のゲ
ートは差動入力信号ON1及びOP1でそれぞれバイアスがか
けられ、これら2個のトランジスタのソースは互いに接
続されて電圧COMB2を有するノードを形成する。N121及
びN122のドレインは互いに接続されてノードをなし、そ
こから出力電圧信号OPがとられる。OPはN123のゲートに
も印加される。同様に、N123及びN124のドレインは互い
に接続されてノードをなし、そこから出力電圧信号ONが
とられ、ONはN122のゲートにも印加される。N122及びN1
23のソースは互いに接続されて電圧COMB3を有するノー
ドを形成する。N125とN126はそのソースとソースで接続
されて第3の対の入力トランジスタをなし、電流源トラ
ンジスタN127のドレインに接続されて電圧COM11を有す
るノードを形成する。トランジスタN125及びN126のゲー
トはクロック入力信号CLKP及びCLKNをそれぞれ受け取
る。トランジスタN127のソースはVSS1に接続され、VSS1
は接地でももしくは電圧源でもいい。バイアス電圧NBは
N127のゲートに印加される。
114も、第1の対のN121とN122、第2の対のN123とN124を
含む複数の入力トランジスタを含む。N121及びN124のゲ
ートは差動入力信号ON1及びOP1でそれぞれバイアスがか
けられ、これら2個のトランジスタのソースは互いに接
続されて電圧COMB2を有するノードを形成する。N121及
びN122のドレインは互いに接続されてノードをなし、そ
こから出力電圧信号OPがとられる。OPはN123のゲートに
も印加される。同様に、N123及びN124のドレインは互い
に接続されてノードをなし、そこから出力電圧信号ONが
とられ、ONはN122のゲートにも印加される。N122及びN1
23のソースは互いに接続されて電圧COMB3を有するノー
ドを形成する。N125とN126はそのソースとソースで接続
されて第3の対の入力トランジスタをなし、電流源トラ
ンジスタN127のドレインに接続されて電圧COM11を有す
るノードを形成する。トランジスタN125及びN126のゲー
トはクロック入力信号CLKP及びCLKNをそれぞれ受け取
る。トランジスタN127のソースはVSS1に接続され、VSS1
は接地でももしくは電圧源でもいい。バイアス電圧NBは
N127のゲートに印加される。
【００３５】2個のPMOSトランジスタ、P128とP129を設
ける。P128のドレインはトランジスタN121とN122の間の
共通ドレイン接続に接続され、P129のドレインはN123と
N124の間の共通ドレイン接続に接続される。トランジス
タP128及びP129のソースは相互接続されると共にVDD1に
接続される。トランジスタN128及びN129のゲートはそれ
ぞれ電圧PBでバイアスがかけられる。
ける。P128のドレインはトランジスタN121とN122の間の
共通ドレイン接続に接続され、P129のドレインはN123と
N124の間の共通ドレイン接続に接続される。トランジス
タP128及びP129のソースは相互接続されると共にVDD1に
接続される。トランジスタN128及びN129のゲートはそれ
ぞれ電圧PBでバイアスがかけられる。
【００３６】好ましくは、入力トランジスタN111からN1
14及びN121からN124は、全て設計上同じサイズで、入力
トランジスタN115、N116、N125及びN126は全て設計上同
じサイズ、トランジスタN10、N117とN127は全て設計上
同じサイズ、そしてトランジスタP6、P8、P118、P119、
P128及びP129は全て設計上同じサイズであることであ
る。
14及びN121からN124は、全て設計上同じサイズで、入力
トランジスタN115、N116、N125及びN126は全て設計上同
じサイズ、トランジスタN10、N117とN127は全て設計上
同じサイズ、そしてトランジスタP6、P8、P118、P119、
P128及びP129は全て設計上同じサイズであることであ
る。
【００３７】本発明によれば、 XOR/XNORゲート12の負
荷トランジスタP18及びP19に関して先に説明したよう
に、PMOS負荷トランジスタP118、P119、P128及びP129は
トライオード領域だけで動作するように強制される。こ
の設計にすると、電流源トランジスタN117とN127のバイ
アス電流は、動作時終始一貫して、バイアス回路11のト
ランジスタP4及びP5の飽和電流未満のままである。従っ
て、バイアス回路11により、確実にPMOS負荷トランジス
タP118、P119、P128及びP129がトライオード領域で動作
しつづけDフリップフロップが優れた線形能動負荷を有
することが保証される。
荷トランジスタP18及びP19に関して先に説明したよう
に、PMOS負荷トランジスタP118、P119、P128及びP129は
トライオード領域だけで動作するように強制される。こ
の設計にすると、電流源トランジスタN117とN127のバイ
アス電流は、動作時終始一貫して、バイアス回路11のト
ランジスタP4及びP5の飽和電流未満のままである。従っ
て、バイアス回路11により、確実にPMOS負荷トランジス
タP118、P119、P128及びP129がトライオード領域で動作
しつづけDフリップフロップが優れた線形能動負荷を有
することが保証される。
【００３８】負荷トランジスタP118、P119、P128及びP1
29は線形トライオード領域だけで動作するので、Dフリ
ップフロップ112は、0.7μm技術を用いた従来型のCMOS
論理回路の約2倍高速の少なくとも500 MHzで0.7μｍ技
術を用いて駆動することができる。
29は線形トライオード領域だけで動作するので、Dフリ
ップフロップ112は、0.7μm技術を用いた従来型のCMOS
論理回路の約2倍高速の少なくとも500 MHzで0.7μｍ技
術を用いて駆動することができる。
【００３９】本書で説明したXOR/XNORゲート12及びDフ
リップフロップに加え、本願発明に従って他のタイプの
論理回路を構築することもできる。本願発明のCML回路1
0は、例えば、インバータ、NAND、AND、NOR、及びORの
各ゲートを含む他の論理ゲートを組み込むようにしても
いい。実際、NAND/ANDゲート及びNOR/ORゲートといった
コンプリメンタリゲートは同じ回路を用いるようにし、
一つのコンプリメンタリゲートは一つの出力を使用し、
もう一つは別の出力を使用するようにしてもいい。CML
回路10も他のタイプのフリップフロップを組み込み、ク
ロックシーケンシャル回路のメモリ素子として用いるこ
とができる。そうしたフリップフロップの例には、RS、
JK、Tフリップフロップがある。さらに、これらのゲー
ト及びフリップフロップはそれぞれ本明細書で説明した
のと同じバイアス回路を用いることができる。また、よ
く知られているように、複数の論理ゲート及び／又はフ
リップフロップを相互接続してより複雑な回路を形成す
ることができる。この場合、本書で説明したタイプのバ
イアス回路を単一で用いて個々のゲート及び／又はフリ
ップフロップ全てにバイアスをかけることができる。こ
れらのゲート及び／又はフリップフロップを一つ以上組
み込んでそうしたCML回路を構築・実現することは本書
に説明した技法及び動作原理に鑑みれば当業者ならよく
理解するであろう。
リップフロップに加え、本願発明に従って他のタイプの
論理回路を構築することもできる。本願発明のCML回路1
0は、例えば、インバータ、NAND、AND、NOR、及びORの
各ゲートを含む他の論理ゲートを組み込むようにしても
いい。実際、NAND/ANDゲート及びNOR/ORゲートといった
コンプリメンタリゲートは同じ回路を用いるようにし、
一つのコンプリメンタリゲートは一つの出力を使用し、
もう一つは別の出力を使用するようにしてもいい。CML
回路10も他のタイプのフリップフロップを組み込み、ク
ロックシーケンシャル回路のメモリ素子として用いるこ
とができる。そうしたフリップフロップの例には、RS、
JK、Tフリップフロップがある。さらに、これらのゲー
ト及びフリップフロップはそれぞれ本明細書で説明した
のと同じバイアス回路を用いることができる。また、よ
く知られているように、複数の論理ゲート及び／又はフ
リップフロップを相互接続してより複雑な回路を形成す
ることができる。この場合、本書で説明したタイプのバ
イアス回路を単一で用いて個々のゲート及び／又はフリ
ップフロップ全てにバイアスをかけることができる。こ
れらのゲート及び／又はフリップフロップを一つ以上組
み込んでそうしたCML回路を構築・実現することは本書
に説明した技法及び動作原理に鑑みれば当業者ならよく
理解するであろう。
【００４０】本発明を具体的な実施例と共に説明してき
たが、上記の説明に鑑みれば更なる代替え、変更、変形
が数多く考えられることが当業者なら明白であろう。従
って、本書で説明した発明は添付の特許請求の範囲に記
載の精神及び範囲から逸脱しない限りそうした代替え、
変更、応用、変形を全て網羅するものとする。
たが、上記の説明に鑑みれば更なる代替え、変更、変形
が数多く考えられることが当業者なら明白であろう。従
って、本書で説明した発明は添付の特許請求の範囲に記
載の精神及び範囲から逸脱しない限りそうした代替え、
変更、応用、変形を全て網羅するものとする。
【図１】本発明の好適な実施例に従って構築されたXOR/
XNORゲート並びにバイアス回路を含むCML回路の回路
図。
XNORゲート並びにバイアス回路を含むCML回路の回路
図。
【図２】本発明のCML回路に組み込むことができるDフリ
ップフロップの回路図。
ップフロップの回路図。
Claims (11)
- 【請求項１】 第１のＭＯＳトランジスタ及び第２のＭ
ＯＳトランジスタとからなる第１の対のＭＯＳトランジ
スタと、第３のＭＯＳトランジスタとを有し、前記第１
の対のＭＯＳトランジスタは、前記第３のＭＯＳトラン
ジスタをトライオード領域で動作させるように構成され
ているバイアス回路と、複数の対になった入力ＭＯＳト
ランジスタ及び複数の負荷ＭＯＳトランジスタとを有
し、前記複数の負荷ＭＯＳトランジスタは、そのそれぞ
れ１つの負荷ＭＯＳトランジスタが、各対の前記入力Ｍ
ＯＳトランジスタに接続されており、前記バイアス回路
により、前記複数の負荷ＭＯＳトランジスタを、それぞ
れトライオード領域で動作させるように構成されている
論理回路と、から構成されていることを特徴とする共通
モード論理回路。 - 【請求項２】 請求項１に記載の共通モード論理回路に
おいて、前記第1の対になったＭＯＳトランジスタは、
その一方のトランジスタがアスペクト比 (W／L) を有
し、他方のトランジスタがアスペクト比 (W／L)／n を
有し、ｎは1 < n <4であることを特徴とする。ここで、
ＷはＭＯＳトランジスタのチャンネル幅を示し、ＬはＭ
ＯＳトランジスタのチャンネル長を示す共通モード論理
回路。 - 【請求項３】 請求項１に記載の共通モード論理回路に
おいて、前記バイアス回路は、協力して基準電流を生成
する複数のカレントミラーＭＯＳトランジスタをさらに
含むことを特徴とする共通モード論理回路。 - 【請求項４】 請求項１に記載の共通モード論理回路に
おいて、前記複数の入ＭＯＳトランジスタは、第1及び
第2の対になった入力ＭＯＳトランジスタを含み、第1の
差動入力信号を受け取ることができるように構成されて
いることを特徴とする共通モード論理回路。 - 【請求項５】 請求項４に記載の共通モード論理回路に
おいて、前記複数の入力ＭＯＳトランジスタは、第3の
対をなす入力ＭＯＳトランジスタをさらに含み、第2の
差動入力信号を受け取ることができるように構成されて
いることを特徴とする共通モード論理回路。 - 【請求項６】 請求項５に記載の共通モード論理回路に
おいて、前記バイアス回路は、前記負荷ＭＯＳトランジ
スタの各々のゲートに印加されるバイアス電圧を生成す
るように構成されていることを特徴とする共通モード論
理回路。 - 【請求項７】 請求項６に記載の共通モード論理回路に
おいて、前記バイアス電圧は、前記バイアス回路の前記
第3のＭＯＳトランジスタのゲートで生成されるもので
あることを特徴とする共通モード論理回路。 - 【請求項８】 請求項１に記載の共通モード論理回路に
おいて、前記論理回路は、論理ゲートから構成されてい
ることを特徴とする共通モード論理回路。 - 【請求項９】 請求項８に記載の共通モード論理回路に
おいて、前記論理ゲートは、AND、OR、インバータ、NAN
D、NOR、XOR及びXNORからなるグループから選択される
構成を有していることを特徴とする共通モード論理回
路。 - 【請求項１０】 請求項１に記載の共通モード論理回路
において、前記論理回路は、フリップフロップから構成
されていることを特徴とする共通モード論理回路。 - 【請求項１１】 請求項１０に記載の共通モード論理回
路において、前記フリップフロップは、RSフリップフロ
ップ、Dフリップフロップ、JKフリップフロップ及びTフ
リップフロップからなるグループから選択される構成を
有していることを特徴とする共通モード論理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/116,645 | 1998-07-16 | ||
| US09/116,645 US6094074A (en) | 1998-07-16 | 1998-07-16 | High speed common mode logic circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000049589A true JP2000049589A (ja) | 2000-02-18 |
Family
ID=22368410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11203628A Withdrawn JP2000049589A (ja) | 1998-07-16 | 1999-07-16 | 共通モ―ド論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6094074A (ja) |
| JP (1) | JP2000049589A (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| US6424194B1 (en) | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
| US6897697B2 (en) * | 1999-06-28 | 2005-05-24 | Broadcom Corporation | Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process |
| US6340899B1 (en) | 2000-02-24 | 2002-01-22 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
| US6748205B1 (en) * | 2000-10-31 | 2004-06-08 | Canon Kabushiki Kaisha | Integrated circuit |
| DE10102443A1 (de) * | 2001-01-19 | 2002-08-01 | Infineon Technologies Ag | Stromquellenschaltung |
| US6864558B2 (en) * | 2001-05-17 | 2005-03-08 | Broadcom Corporation | Layout technique for C3MOS inductive broadbanding |
| US7212534B2 (en) | 2001-07-23 | 2007-05-01 | Broadcom Corporation | Flow based congestion control |
| US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
| EP1554842A4 (en) | 2002-08-30 | 2010-01-27 | Corporation Broadcom | SYSTEM AND METHOD FOR TREATING FRAMES OUTSIDE THE ORDER |
| US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
| US6762624B2 (en) * | 2002-09-03 | 2004-07-13 | Agilent Technologies, Inc. | Current mode logic family with bias current compensation |
| US20050206424A1 (en) * | 2004-03-16 | 2005-09-22 | Agency For Science, Technology And Research | Current selective D flip-flop circuit |
| US7088138B2 (en) * | 2004-08-31 | 2006-08-08 | Intel Corporation | Symmetric and non-stacked XOR circuit |
| JP4724514B2 (ja) * | 2005-09-27 | 2011-07-13 | 株式会社日立製作所 | 論理回路 |
| KR100631049B1 (ko) * | 2005-11-15 | 2006-10-04 | 한국전자통신연구원 | 리플리카 바이어스 회로 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0294914A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | 電圧制御型発振器 |
| NL9100066A (nl) * | 1991-01-16 | 1992-08-17 | Koninkl Philips Electronics Nv | Oscillator. |
| US5061907A (en) * | 1991-01-17 | 1991-10-29 | National Semiconductor Corporation | High frequency CMOS VCO with gain constant and duty cycle compensation |
| US5149992A (en) * | 1991-04-30 | 1992-09-22 | The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University | MOS folded source-coupled logic |
| US5239274A (en) * | 1992-05-26 | 1993-08-24 | Digital Equipment Corporation | Voltage-controlled ring oscillator using complementary differential buffers for generating multiple phase signals |
| JP2630272B2 (ja) * | 1994-08-25 | 1997-07-16 | 日本電気株式会社 | 半導体集積回路 |
| US5469120A (en) * | 1994-12-07 | 1995-11-21 | Lsi Logic Corporation | High performance voltage controlled oscillator |
| US5673008A (en) * | 1995-05-18 | 1997-09-30 | Matsushita Electric Industrial Co., Ltd. | Voltage-controlled oscillator and PLL circuit exhibiting high-frequency band operation, linear frequency characteristics, and power-source variation immunity |
| US5764101A (en) * | 1995-08-23 | 1998-06-09 | National Semiconductor Corporation | Rail-to-rail input common mode range differential amplifier that operates with very low rail-to-rail voltages |
| US5909127A (en) * | 1995-12-22 | 1999-06-01 | International Business Machines Corporation | Circuits with dynamically biased active loads |
| US5635880A (en) * | 1996-03-14 | 1997-06-03 | Northern Telecom Limited | CMOS microwave multiphase voltage controlled oscillator |
| US5644270A (en) * | 1996-03-15 | 1997-07-01 | Ics Technologies, Inc. | Enchanced stability voltage controlled RC oscillator |
| US5703543A (en) * | 1996-05-06 | 1997-12-30 | Taylor; Clive Roland | Current limited cross-coupled oscillators |
| US5767699A (en) * | 1996-05-28 | 1998-06-16 | Sun Microsystems, Inc. | Fully complementary differential output driver for high speed digital communications |
-
1998
- 1998-07-16 US US09/116,645 patent/US6094074A/en not_active Expired - Lifetime
-
1999
- 1999-07-16 JP JP11203628A patent/JP2000049589A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US6094074A (en) | 2000-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6094074A (en) | High speed common mode logic circuit | |
| JPH07183774A (ja) | 出力バッファ回路、入力バッファ回路、および入出力バッファ回路 | |
| JPH1188143A (ja) | 半導体回路 | |
| JP2982196B2 (ja) | 異電源インターフェース回路 | |
| JP3519143B2 (ja) | 電流型インバータ回路、電流型論理回路、電流型ラッチ回路、半導体集積回路、電流型リング発振器、電圧制御発振器及びｐｌｌ回路 | |
| KR100246164B1 (ko) | 고속에서 저전류 소모로 저진폭 입력 신호의 증폭이 가능한 입력버퍼 회로를 포함하는 반도체 소자 | |
| KR100484257B1 (ko) | 반도체 소자의 차동증폭형 입력 버퍼 | |
| US20060176096A1 (en) | Power supply insensitive delay element | |
| US6011443A (en) | CMOS voltage controlled oscillator | |
| US5880617A (en) | Level conversion circuit and semiconductor integrated circuit | |
| JPH11103227A (ja) | 出力振幅調整回路 | |
| US7619459B2 (en) | High speed voltage translator circuit | |
| US5485110A (en) | ECL differential multiplexing circuit | |
| JPH09172367A (ja) | レベルシフタ回路 | |
| US6426658B1 (en) | Buffers with reduced voltage input/output signals | |
| CN1691508A (zh) | 高速电流模式逻辑电路 | |
| KR100453424B1 (ko) | 반도체 집적 회로 | |
| US6703864B2 (en) | Buffer circuit | |
| JP2549729B2 (ja) | 半導体集積回路 | |
| JPH06343025A (ja) | シュミット・トリガ回路 | |
| US7064586B2 (en) | Input buffer circuit including reference voltage monitoring circuit | |
| JPH06326592A (ja) | ドライバ回路を具える電子回路 | |
| JPS62292014A (ja) | シユミツト回路 | |
| US20200228119A1 (en) | Lower voltage switching of current mode logic circuits | |
| US5656955A (en) | Low power output buffer circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061003 |