JPS62292014A - シユミツト回路 - Google Patents
シユミツト回路Info
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- JPS62292014A JPS62292014A JP61135049A JP13504986A JPS62292014A JP S62292014 A JPS62292014 A JP S62292014A JP 61135049 A JP61135049 A JP 61135049A JP 13504986 A JP13504986 A JP 13504986A JP S62292014 A JPS62292014 A JP S62292014A
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- 102000003629 TRPC3 Human genes 0.000 abstract description 2
- 101150037542 Trpc3 gene Proteins 0.000 abstract description 2
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- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 101500018095 Apis mellifera APMGFYGTR-amide Proteins 0.000 description 2
- 102000003622 TRPC4 Human genes 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- LKKMLIBUAXYLOY-UHFFFAOYSA-N 3-Amino-1-methyl-5H-pyrido[4,3-b]indole Chemical compound N1C2=CC=CC=C2C2=C1C=C(N)N=C2C LKKMLIBUAXYLOY-UHFFFAOYSA-N 0.000 description 1
- 101000648495 Homo sapiens Transportin-2 Proteins 0.000 description 1
- 102100031413 L-dopachrome tautomerase Human genes 0.000 description 1
- 101710093778 L-dopachrome tautomerase Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔概 要〕
ヒステリシス特性を有するシュミット回路において、所
定のしきい値電圧を発生する基準電圧発生回路と、各し
きい値電圧と入力電圧を比較する比較回路と、ヒステリ
シス特性を出力する出力ラッチ回路を設け、しきい値の
安定化とヒステリシス幅を可変し得るようにしたもので
ある。
定のしきい値電圧を発生する基準電圧発生回路と、各し
きい値電圧と入力電圧を比較する比較回路と、ヒステリ
シス特性を出力する出力ラッチ回路を設け、しきい値の
安定化とヒステリシス幅を可変し得るようにしたもので
ある。
本発明はヒステリシス特性を有するゲート回路としての
シュミット回路に関し、特にヒステリシス特性を得るた
めの入力しきい値電圧の安定化とヒステリシス幅を変化
させることのできるシュミット回路に関する。
シュミット回路に関し、特にヒステリシス特性を得るた
めの入力しきい値電圧の安定化とヒステリシス幅を変化
させることのできるシュミット回路に関する。
〔従来の技術及び発明が解決しようとする問題点〕ヒス
テリシス特性を有するゲート回路としてのシュミット回
路は雑音に強い回路として広く知られている。シュミッ
ト回路には一般にインバータによるものとＮＡＮＤゲー
トによるものとがある。
テリシス特性を有するゲート回路としてのシュミット回
路は雑音に強い回路として広く知られている。シュミッ
ト回路には一般にインバータによるものとＮＡＮＤゲー
トによるものとがある。
第６図はＣＭＯＳインバータを接続して構成されるシュ
ミット回路の従来例（特開昭筒５６−１６３１６号公報
）、第７図はＣＭＯ３によるＮＡＮＤゲートで構成され
るシュミット回路の従来例である。
ミット回路の従来例（特開昭筒５６−１６３１６号公報
）、第７図はＣＭＯ３によるＮＡＮＤゲートで構成され
るシュミット回路の従来例である。
第８図は一般的なシュミット回路の入出力特性を示しＲ
３がヒステリシス幅である。即ち、第６図回路において
は帰還抵抗Ｒ，の大小によってヒステリシス幅が変化し
Ｒ７が大のときヒステリシス幅は小さくなる。一方、第
７図回路においてはＮＡＮＤゲートの一方の入力Ｖａの
大小によってヒステリシス幅か変化しＶａが大のときヒ
ステリシス幅は小さくなる。
３がヒステリシス幅である。即ち、第６図回路において
は帰還抵抗Ｒ，の大小によってヒステリシス幅が変化し
Ｒ７が大のときヒステリシス幅は小さくなる。一方、第
７図回路においてはＮＡＮＤゲートの一方の入力Ｖａの
大小によってヒステリシス幅か変化しＶａが大のときヒ
ステリシス幅は小さくなる。
一方、これらの回路を構成するトランジスタは、そのチ
ャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ）を変
えることによって入力のしきい値を変え、全体としてし
きい値の異なるゲート回路を組合せてヒステリシスを得
ている。即ち、ハイ（Ｈ） レベルのしきい値はＰチャ
ネル間Ｏ３ではＷ／Ｌを大きくとり、ＮチャネルＭＯ３
ではＷ／Ｌを小さくとる。また、ロー（Ｌ）レベルのし
きい値はＰチャネル間Ｏ３ではＷ／Ｌを小さくし、Ｎチ
ャネルＭＯ３ではＷ／Ｌを大きくしている。
ャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ）を変
えることによって入力のしきい値を変え、全体としてし
きい値の異なるゲート回路を組合せてヒステリシスを得
ている。即ち、ハイ（Ｈ） レベルのしきい値はＰチャ
ネル間Ｏ３ではＷ／Ｌを大きくとり、ＮチャネルＭＯ３
ではＷ／Ｌを小さくとる。また、ロー（Ｌ）レベルのし
きい値はＰチャネル間Ｏ３ではＷ／Ｌを小さくし、Ｎチ
ャネルＭＯ３ではＷ／Ｌを大きくしている。
しかしながら、このようなＷ／Ｌはトランジスタの製造
工程の影響を受けやすく、プロセスバラツキによってし
きい値が一定しないという問題がある。即ち、従来の回
路ではゲート回路の入力しきい値がシュミット回路の入
力しきい値を決定する基本となるためプロセス条件の影
響を受けやすく、また入力信号に合せたヒステリシス幅
を持せることはできないという問題がある。
工程の影響を受けやすく、プロセスバラツキによってし
きい値が一定しないという問題がある。即ち、従来の回
路ではゲート回路の入力しきい値がシュミット回路の入
力しきい値を決定する基本となるためプロセス条件の影
響を受けやすく、また入力信号に合せたヒステリシス幅
を持せることはできないという問題がある。
〔問題点を解決するための手段および作用〕本発明は上
述の問題点を解消したシュミット回路を提供することに
あり、その手段は、電源電圧を所定の電圧に分圧し第１
および第２のしきい値電圧を発生する基準電圧発生回路
と、入力電圧と該第１のしきい値を比較する第１の判定
回路と入力電圧と該第２のしきい値を比較する第２の判
定回路とから成る比較回路と、該第１および第２の判定
回路の出力を入力に受けヒステリシス特性を出力する出
力ラッチ回路とを具備し、さらに本発明によれば、電源
電圧を所定の電圧に分圧し第１および第２のしきい値電
圧を発生する基準電圧発生回路と、該第１のしきい値電
圧と入力電圧をレベルシフトする第１のレベルシフト回
路と該第２のしきい値電圧と入力電圧をレベルシフトす
る第２のレベルシフト回路とから成るレベルシフト回路
と、該第１のレベルシフト回路の出力を受けレベルシフ
トされた入力電圧と第１のしきい値を比較する第１の判
定回路と該第２のレベルシフト回路の出力を受けレベル
シフトされた入力電圧と第２のしきい値を比較する第２
の判定回路とから成る比較回路と、該第１および第２の
判定回路の出力を入力に受けヒステリシス特性を出力す
る出力ラッチ回路とを具備することを特徴とする。
述の問題点を解消したシュミット回路を提供することに
あり、その手段は、電源電圧を所定の電圧に分圧し第１
および第２のしきい値電圧を発生する基準電圧発生回路
と、入力電圧と該第１のしきい値を比較する第１の判定
回路と入力電圧と該第２のしきい値を比較する第２の判
定回路とから成る比較回路と、該第１および第２の判定
回路の出力を入力に受けヒステリシス特性を出力する出
力ラッチ回路とを具備し、さらに本発明によれば、電源
電圧を所定の電圧に分圧し第１および第２のしきい値電
圧を発生する基準電圧発生回路と、該第１のしきい値電
圧と入力電圧をレベルシフトする第１のレベルシフト回
路と該第２のしきい値電圧と入力電圧をレベルシフトす
る第２のレベルシフト回路とから成るレベルシフト回路
と、該第１のレベルシフト回路の出力を受けレベルシフ
トされた入力電圧と第１のしきい値を比較する第１の判
定回路と該第２のレベルシフト回路の出力を受けレベル
シフトされた入力電圧と第２のしきい値を比較する第２
の判定回路とから成る比較回路と、該第１および第２の
判定回路の出力を入力に受けヒステリシス特性を出力す
る出力ラッチ回路とを具備することを特徴とする。
第１図は本発明に係るシュミット回路の一実施例回路図
である。第１図において、ブロック■はシュミット回路
の持つ２つのしきい値電圧を発生する基準電圧回路部、
ブロック■はシュミット回路の入力信号のしきい値の電
圧との比較回路部、そしてブロック■はシュミット回路
のヒステリシス特性を出力するためのラッチ回路部であ
る。また、図中のＴＲＰＩ−ＴＲＰ４はＰチャネル間Ｏ
３ＦＥＴを、ＴＲＮ１〜ＴＲＮ４はＮチャネルＭＯ３Ｆ
ＥＴを示している。
である。第１図において、ブロック■はシュミット回路
の持つ２つのしきい値電圧を発生する基準電圧回路部、
ブロック■はシュミット回路の入力信号のしきい値の電
圧との比較回路部、そしてブロック■はシュミット回路
のヒステリシス特性を出力するためのラッチ回路部であ
る。また、図中のＴＲＰＩ−ＴＲＰ４はＰチャネル間Ｏ
３ＦＥＴを、ＴＲＮ１〜ＴＲＮ４はＮチャネルＭＯ３Ｆ
ＥＴを示している。
回路■は電源電圧Ｖｃｃを分圧し、しきい値を得るため
のものである。点Ｐ１における一方のしきい値電圧■い
、と点Ｐ２における他方のしきい値電圧■い２との関係
は動作時に■いＩ＞ＶＬｋ２である。この条件を満せば
■い１．■い２は可変することも可能である。この場合
の回路は例えば第２図に示す如くなり、ゲートに入力さ
れる信号φ。
のものである。点Ｐ１における一方のしきい値電圧■い
、と点Ｐ２における他方のしきい値電圧■い２との関係
は動作時に■いＩ＞ＶＬｋ２である。この条件を満せば
■い１．■い２は可変することも可能である。この場合
の回路は例えば第２図に示す如くなり、ゲートに入力さ
れる信号φ。
７（φの反転信号）のＨ，Ｌレベルによって各ＭＯ３Ｆ
ＥＴは０Ｎ１０ＦＦするので入力信号に対するシュミッ
ト電圧幅（ヒステリシス幅）を自由に発生させることが
できる。
ＥＴは０Ｎ１０ＦＦするので入力信号に対するシュミッ
ト電圧幅（ヒステリシス幅）を自由に発生させることが
できる。
回路■はトランジスタＴＲＰＩ、ＴＲＰ２、ＴＲＮＩ、
ＴＲＮ２からなる■い２用の第１の判定回路部分と、ト
ランジスタＴＲＰ３．ＴＲＰ４゜ＴＲＮ３．ＴＲＮ４か
らなるＶ １１，１用の第２の判定回路部分とにより構
成される。図から明らかな如く前者の判定回路では入力
電圧Ｖ、、４としきい値■い２との比較を行い、後者の
判定回路ではＶＩＮと■い１との比較を行う。
ＴＲＮ２からなる■い２用の第１の判定回路部分と、ト
ランジスタＴＲＰ３．ＴＲＰ４゜ＴＲＮ３．ＴＲＮ４か
らなるＶ １１，１用の第２の判定回路部分とにより構
成される。図から明らかな如く前者の判定回路では入力
電圧Ｖ、、４としきい値■い２との比較を行い、後者の
判定回路ではＶＩＮと■い１との比較を行う。
ＶＩＮと■い、とを比較する第１の判定回路について以
下に詳述する。
下に詳述する。
第３図（ａ）〜（Ｃ）はこの第１の判定回路の等価回路
図である。（ａ）はＶ＋ｓ＜Ｖい２の場合、（ｂ）はＶ
ＩＮ＝ Ｖｚ＠Ｈの場合、（ｃ）はＶＩＮ〉Ｖい宜の
場合である。ノードＮ２はこの判定回路の出力端子であ
り、この点Ｎ２の電位は上記各条件によって変化する。
図である。（ａ）はＶ＋ｓ＜Ｖい２の場合、（ｂ）はＶ
ＩＮ＝ Ｖｚ＠Ｈの場合、（ｃ）はＶＩＮ〉Ｖい宜の
場合である。ノードＮ２はこの判定回路の出力端子であ
り、この点Ｎ２の電位は上記各条件によって変化する。
即ち、Ｖ＋ｓくＶｔｈｚのとき、Ｒ＋ ＞Ｒ１，Ｒｊ
〉Ｒ２の条件で、Ｖ、、＝Ｖｃｃ−Ｒ＊／ （Ｒ＋
＋Ｒｔ）＞Ｖｃｃ／２となる。Ｖ Ｉ Ｎ ＝ Ｖ Ｌ
ｈｔのときはＲ＋ ＃Ｒｚの条件で、ＶＨ１＃Ｖｃｃ／
２となり、ＶＩＭ＞ＶｔｈｚのときはＲａ ＜ Ｒ１，
Ｒａ ＜ Ｒｚの条件で、Ｖ、４ｚ＝Ｖｃｃ−Ｒ４／
（Ｒ＋＋Ｒ４）＜Ｖｃｃ／２となる。
〉Ｒ２の条件で、Ｖ、、＝Ｖｃｃ−Ｒ＊／ （Ｒ＋
＋Ｒｔ）＞Ｖｃｃ／２となる。Ｖ Ｉ Ｎ ＝ Ｖ Ｌ
ｈｔのときはＲ＋ ＃Ｒｚの条件で、ＶＨ１＃Ｖｃｃ／
２となり、ＶＩＭ＞ＶｔｈｚのときはＲａ ＜ Ｒ１，
Ｒａ ＜ Ｒｚの条件で、Ｖ、４ｚ＝Ｖｃｃ−Ｒ４／
（Ｒ＋＋Ｒ４）＜Ｖｃｃ／２となる。
このようにＶＩＭのレベルによってノードＮ２における
電圧■。が変化する。このためＶＩＮを■い。
電圧■。が変化する。このためＶＩＮを■い。
のレベルと比較することが可能である。ＶＩＮと■い、
との比較を行う第２の判定回路についても動作は全く同
様なので説明を省略する。
との比較を行う第２の判定回路についても動作は全く同
様なので説明を省略する。
回路■はヒステリシス特性を出力するラッチ回路であり
、ノードＮ２およびＮ４の電圧■８□。
、ノードＮ２およびＮ４の電圧■８□。
ＶＨ４を入力として動作する。第１図に示す如くこの回
路は２つのＮＡＮＤゲートと３つのインバータにより構
成される。第４図は入力と出力の状態を説明する図であ
る。図に示す如＜ＶｓｚとＶＨ４の“０”、“１”に対
応して出力Ｖ。ＵＴＩとＶ。ＬＩＴ□が変化する。尚、
“ＨＯＬＤ”は動作時には発生しないモードである。こ
れら３回路■〜■を結合することによって入力しきい値
を自由に変えることのできるシュミット回路を実現する
ことができる。
路は２つのＮＡＮＤゲートと３つのインバータにより構
成される。第４図は入力と出力の状態を説明する図であ
る。図に示す如＜ＶｓｚとＶＨ４の“０”、“１”に対
応して出力Ｖ。ＵＴＩとＶ。ＬＩＴ□が変化する。尚、
“ＨＯＬＤ”は動作時には発生しないモードである。こ
れら３回路■〜■を結合することによって入力しきい値
を自由に変えることのできるシュミット回路を実現する
ことができる。
第５図は本発明に係るシュミット回路の他の実施例であ
る。図に示す如く、基準電圧回路部Ｉと比較回路部■の
間にレベルシフタ部ＬＳＩとＬＳ２を設けている。この
レベルシフタを用いるとＮチャネルとＰチャネルＭＯ３
ＦＥＴのしきい値■いの影響を受けず電源電圧に近い電
圧を入力しきい値にもてる回路を示している。即ち、Ｌ
Ｓ １゜ＬＳ２は各々Ｖｃｃに近い電圧、ＶＳＳに近い
電圧をゲート回路で用いることができるような電圧に切
換えることができるもので、図に示すように、ＬＳＩは
人力がすべてＰチャネルでありＶｓｓレベルに近い値（
Ｎチャネルトランジスタの■い以下）をＮチャネルトラ
ンジスタのＶいより大きな電圧に変換する。またＬＳ２
は入力がすべてＮチャネルであり■Ｄゎ電圧レベルに近
い値（■０．よりＰチャネルＶい以下の電位差）をＰチ
ャネルＶい以上の値に変換する。これらのレベルシフト
部をさらに設けることによって電源電圧に近いレベルの
しきい値をもつシュミット回路を構成することが可能と
なる。
る。図に示す如く、基準電圧回路部Ｉと比較回路部■の
間にレベルシフタ部ＬＳＩとＬＳ２を設けている。この
レベルシフタを用いるとＮチャネルとＰチャネルＭＯ３
ＦＥＴのしきい値■いの影響を受けず電源電圧に近い電
圧を入力しきい値にもてる回路を示している。即ち、Ｌ
Ｓ １゜ＬＳ２は各々Ｖｃｃに近い電圧、ＶＳＳに近い
電圧をゲート回路で用いることができるような電圧に切
換えることができるもので、図に示すように、ＬＳＩは
人力がすべてＰチャネルでありＶｓｓレベルに近い値（
Ｎチャネルトランジスタの■い以下）をＮチャネルトラ
ンジスタのＶいより大きな電圧に変換する。またＬＳ２
は入力がすべてＮチャネルであり■Ｄゎ電圧レベルに近
い値（■０．よりＰチャネルＶい以下の電位差）をＰチ
ャネルＶい以上の値に変換する。これらのレベルシフト
部をさらに設けることによって電源電圧に近いレベルの
しきい値をもつシュミット回路を構成することが可能と
なる。
本発明によるシュミット回路によれば、トランジスタの
Ｗ／Ｌによらないためトランジスタサイズを共通化する
ことができ、かつしきい値の安定化とヒステリシス特性
を変化させることができる効果がある。
Ｗ／Ｌによらないためトランジスタサイズを共通化する
ことができ、かつしきい値の安定化とヒステリシス特性
を変化させることができる効果がある。
第１図は本発明に係るシュミット回路の一実施例回路図
、 第２図は第１図回路の基準電圧回路部の他の実施例、 第３図（ａ）〜（ｃ）は第１図回路の判定回路部分の各
条件における等価回路図、 第４図は第１図回路の出力ラッチ回路部の入出力説明図
、 第５図は本発明に係るシュミット回路の他の実施例回路
図、 第６図は従来のシュミット回路の一例、第７図は従来の
シュミット回路の他の例、および 第８図はシュミット回路の入出力特性図である。 （符号の説明） ＴＲＰＩ〜ＴＲＰ４・・・ＰチャネルＭＯ３ＦＥＴＴＲ
Ｎ１〜ＴＲＮ４・・・ＮチャネルＭＯ３ＦＥＴＴ・・・
基準電圧回路部 ■・・・比較回路部 ■・・・出力ラッチ回路部
、 第２図は第１図回路の基準電圧回路部の他の実施例、 第３図（ａ）〜（ｃ）は第１図回路の判定回路部分の各
条件における等価回路図、 第４図は第１図回路の出力ラッチ回路部の入出力説明図
、 第５図は本発明に係るシュミット回路の他の実施例回路
図、 第６図は従来のシュミット回路の一例、第７図は従来の
シュミット回路の他の例、および 第８図はシュミット回路の入出力特性図である。 （符号の説明） ＴＲＰＩ〜ＴＲＰ４・・・ＰチャネルＭＯ３ＦＥＴＴＲ
Ｎ１〜ＴＲＮ４・・・ＮチャネルＭＯ３ＦＥＴＴ・・・
基準電圧回路部 ■・・・比較回路部 ■・・・出力ラッチ回路部
Claims (1)
- 【特許請求の範囲】 １、電源電圧を所定の電圧に分圧し第１および第２のし
きい値電圧を発生する基準電圧発生手段と、入力電圧と
該第１のしきい値を比較する第１の判定回路と入力電圧
と該第２のしきい値を比較する第２の判定回路とから成
る比較手段と、該第１および第２の判定回路の出力を入
力に受けヒステリシス特性を出力する出力ラッチ手段と
を具備するシュミット回路。 ２、電源電圧を所定の電圧に分圧し第１および第２のし
きい値電圧を発生する基準電圧発生手段と、該第１のし
きい値電圧と入力電圧をレベルシフトする第１のレベル
シフト回路と該第２のしきい値電圧と入力電圧をレベル
シフトする第２のレベルシフト回路とから成るレベルシ
フト手段と、該第１のレベルシフト回路の出力を受けレ
ベルシフトされた入力電圧と第１のしきい値を比較する
第１の判定回路と該第２のレベルシフト回路の出力を受
けレベルシフトされた入力電圧と第２のしきい値を比較
する第２の判定回路とから成る比較手段と、該第１およ
び第２の判定回路の出力を入力に受けヒステリシス特性
を出力する出力ラッチ手段とを具備するシュミット回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135049A JPS62292014A (ja) | 1986-06-12 | 1986-06-12 | シユミツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61135049A JPS62292014A (ja) | 1986-06-12 | 1986-06-12 | シユミツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62292014A true JPS62292014A (ja) | 1987-12-18 |
| JPH0453448B2 JPH0453448B2 (ja) | 1992-08-26 |
Family
ID=15142735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61135049A Granted JPS62292014A (ja) | 1986-06-12 | 1986-06-12 | シユミツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62292014A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0449623A2 (en) * | 1990-03-28 | 1991-10-02 | Nec Corporation | Integrated circuit device for RS-232C line receiver |
| US5327020A (en) * | 1991-10-29 | 1994-07-05 | Mitsubishi Denki Kabushiki Kaisha | Schmitt trigger input buffer circuit |
| EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
| JP2007208714A (ja) * | 2006-02-02 | 2007-08-16 | Freescale Semiconductor Inc | レベルシフタ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115016A (en) * | 1981-01-07 | 1982-07-17 | Mitsubishi Electric Corp | Comparator circuit of hysteresis level |
-
1986
- 1986-06-12 JP JP61135049A patent/JPS62292014A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57115016A (en) * | 1981-01-07 | 1982-07-17 | Mitsubishi Electric Corp | Comparator circuit of hysteresis level |
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|---|---|---|---|---|
| EP0449623A2 (en) * | 1990-03-28 | 1991-10-02 | Nec Corporation | Integrated circuit device for RS-232C line receiver |
| EP0449623A3 (en) * | 1990-03-28 | 1992-01-08 | Nec Corporation | Integrated circuit device for rs-232c line receiver |
| US5327020A (en) * | 1991-10-29 | 1994-07-05 | Mitsubishi Denki Kabushiki Kaisha | Schmitt trigger input buffer circuit |
| EP0661812A1 (en) * | 1993-12-31 | 1995-07-05 | STMicroelectronics S.r.l. | Interface TTL/CMOS circuit with temperature and supply voltage independent threshold level |
| JP2007208714A (ja) * | 2006-02-02 | 2007-08-16 | Freescale Semiconductor Inc | レベルシフタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453448B2 (ja) | 1992-08-26 |
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