JPH04284020A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04284020A JPH04284020A JP3048113A JP4811391A JPH04284020A JP H04284020 A JPH04284020 A JP H04284020A JP 3048113 A JP3048113 A JP 3048113A JP 4811391 A JP4811391 A JP 4811391A JP H04284020 A JPH04284020 A JP H04284020A
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- JP
- Japan
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- transistor
- inverter
- input
- conductivity type
- clock
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- Pending
Links
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- 239000003990 capacitor Substances 0.000 abstract description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101000582320 Homo sapiens Neurogenic differentiation factor 6 Proteins 0.000 description 1
- 102100030589 Neurogenic differentiation factor 6 Human genes 0.000 description 1
- 108700003816 citrullinated- EBNA-2 protein (338-358) Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は入力閾値電圧を変更でき
る半導体集積回路に関するものである。
る半導体集積回路に関するものである。
【０００２】
【従来の技術】図７は入力信号に対する出力信号の変化
が、ヒステリシス特性となっている従来のインバータの
回路図であり、図８は入力信号及び出力信号の波形図で
ある。いま、出力信号がＨレベルからＬレベルに変化す
るときの閾値電圧をＶＩＨ、出力信号がＬレベルからＨ
レベルに変化するときの閾値電圧をＶＩＬとすると、図
８（ａ） に示す入力信号ＶＩＮの変化により、出力信
号ＶＯＵＴ は図８（ｂ） に示すように変化する。即
ち、入力信号ＶＩＮがＬレベルからＨレベルに変化する
ときは、入力信号ＶＩＮが閾値電圧ＶＩＨを超えると出
力信号ＶＯＵＴ がＨレベルからＬレベルに反転し、入
力信号ＶＩＮがＨレベルからＬレベルに変化するときは
、入力信号ＶＩＮが閾値電圧ＶＩＬを超えると、出力信
号ＶＯＵＴ がＬレベルからＨレベルに反転する。そし
て、この閾値電圧ＶＩＨ及びＶＩＬは夫々一定である。
が、ヒステリシス特性となっている従来のインバータの
回路図であり、図８は入力信号及び出力信号の波形図で
ある。いま、出力信号がＨレベルからＬレベルに変化す
るときの閾値電圧をＶＩＨ、出力信号がＬレベルからＨ
レベルに変化するときの閾値電圧をＶＩＬとすると、図
８（ａ） に示す入力信号ＶＩＮの変化により、出力信
号ＶＯＵＴ は図８（ｂ） に示すように変化する。即
ち、入力信号ＶＩＮがＬレベルからＨレベルに変化する
ときは、入力信号ＶＩＮが閾値電圧ＶＩＨを超えると出
力信号ＶＯＵＴ がＨレベルからＬレベルに反転し、入
力信号ＶＩＮがＨレベルからＬレベルに変化するときは
、入力信号ＶＩＮが閾値電圧ＶＩＬを超えると、出力信
号ＶＯＵＴ がＬレベルからＨレベルに反転する。そし
て、この閾値電圧ＶＩＨ及びＶＩＬは夫々一定である。
【０００３】
【発明が解決しようとする課題】ところで、このインバ
ータをその閾値電圧を基準にして入力信号を大小比較す
るコンパレータに利用しようとした場合、閾値電圧が一
定しているために、異なる入力信号について大小比較す
ることができないという問題がある。本発明は斯かる問
題に鑑み、インバータを備えており、異なる入力信号を
大小比較できるようにした半導体集積回路を提供するこ
とを目的とする。
ータをその閾値電圧を基準にして入力信号を大小比較す
るコンパレータに利用しようとした場合、閾値電圧が一
定しているために、異なる入力信号について大小比較す
ることができないという問題がある。本発明は斯かる問
題に鑑み、インバータを備えており、異なる入力信号を
大小比較できるようにした半導体集積回路を提供するこ
とを目的とする。
【０００４】
【課題を解決するための手段】第１発明に係る半導体集
積回路は、同時に有意になることがなく、夫々のデュー
ティが可変の第１クロック及び第２クロックを出力する
信号発生回路と、第１電位が与えられ前記第１クロック
が入力される一導電型トランジスタと、第２電位が与え
られ前記第２クロックが入力される他導電型トランジス
タと、前記一導電型トランジスタ及び前記他導電型トラ
ンジスタの間に介装されたＣＭＯＳトランジスタと、入
力側をＣＭＯＳトランジスタの直列接続部と接続したイ
ンバータとを備えており、入力信号をＣＭＯＳトランジ
スタのゲートに入力して、インバータの出力側から出力
信号を得るよう構成する。
積回路は、同時に有意になることがなく、夫々のデュー
ティが可変の第１クロック及び第２クロックを出力する
信号発生回路と、第１電位が与えられ前記第１クロック
が入力される一導電型トランジスタと、第２電位が与え
られ前記第２クロックが入力される他導電型トランジス
タと、前記一導電型トランジスタ及び前記他導電型トラ
ンジスタの間に介装されたＣＭＯＳトランジスタと、入
力側をＣＭＯＳトランジスタの直列接続部と接続したイ
ンバータとを備えており、入力信号をＣＭＯＳトランジ
スタのゲートに入力して、インバータの出力側から出力
信号を得るよう構成する。
【０００５】第２発明に係る半導体集積回路は、同時に
有意になることがなく、夫々のデューティが可変の第１
クロック及び第２クロックを出力する信号発生回路と、
第１電位が与えられ前記第１クロックが入力される一導
電型トランジスタと、第２電位が与えられ前記第２クロ
ックが入力される他導電型トランジスタと、前記一導電
型トランジスタ及び前記他導電型トランジスタの間に介
装されたＣＭＯＳトランジスタと、ＣＭＯＳトランジス
タの一導電型トランジスタに並列接続された第２の一導
電型トランジスタと、ＣＭＯＳトランジスタの他導電型
トランジスタに直列接続された第２の他導電型トランジ
スタと、入力側をＣＭＯＳトランジスタの直列接続部と
接続しているインバータとを備えており、第１入力信号
をＣＭＯＳトランジスタのゲートに、第２入力信号を第
２の一導電型トランジスタ及び第２の他導電型トランジ
スタのゲートに入力し、インバータの出力側から出力信
号を得るよう構成する。
有意になることがなく、夫々のデューティが可変の第１
クロック及び第２クロックを出力する信号発生回路と、
第１電位が与えられ前記第１クロックが入力される一導
電型トランジスタと、第２電位が与えられ前記第２クロ
ックが入力される他導電型トランジスタと、前記一導電
型トランジスタ及び前記他導電型トランジスタの間に介
装されたＣＭＯＳトランジスタと、ＣＭＯＳトランジス
タの一導電型トランジスタに並列接続された第２の一導
電型トランジスタと、ＣＭＯＳトランジスタの他導電型
トランジスタに直列接続された第２の他導電型トランジ
スタと、入力側をＣＭＯＳトランジスタの直列接続部と
接続しているインバータとを備えており、第１入力信号
をＣＭＯＳトランジスタのゲートに、第２入力信号を第
２の一導電型トランジスタ及び第２の他導電型トランジ
スタのゲートに入力し、インバータの出力側から出力信
号を得るよう構成する。
【０００６】
【作用】第１発明ではＣＭＯＳトランジスタに入力信号
を入力するとＣＭＯＳトランジスタがオンする。第１ク
ロック及び第２クロックの時間幅に応じて一導電型トラ
ンジスタ及び他導電型トランジスタがオンする。インバ
ータの閾値電圧に対して入力信号が変化するとインバー
タの入力電位が変化し、また第１クロック及び第２クロ
ックの時間幅を相対的に変化させるとインバータの入力
電位が変化する。そしてインバータの入力電位と閾値電
圧との差が変化する。それにより、インバータの閾値電
圧が一定であっても、入力信号を入力する側における閾
値電圧が変わる。よって、異なる入力信号の大小比較が
可能になる。
を入力するとＣＭＯＳトランジスタがオンする。第１ク
ロック及び第２クロックの時間幅に応じて一導電型トラ
ンジスタ及び他導電型トランジスタがオンする。インバ
ータの閾値電圧に対して入力信号が変化するとインバー
タの入力電位が変化し、また第１クロック及び第２クロ
ックの時間幅を相対的に変化させるとインバータの入力
電位が変化する。そしてインバータの入力電位と閾値電
圧との差が変化する。それにより、インバータの閾値電
圧が一定であっても、入力信号を入力する側における閾
値電圧が変わる。よって、異なる入力信号の大小比較が
可能になる。
【０００７】第２発明では、ＣＭＯＳトランジスタに第
１入力信号を入力するとＣＭＯＳトランジスタがオンす
る。第２の一導電型及び第２の他導電型トランジスタに
第２入力信号を入力すると、第２の一導電型及び第２の
他導電型トランジスタがオンする。第１入力信号及び第
２入力信号がともに非反転信号の場合は、ＣＭＯＳトラ
ンジスタの一導電型トランジスタ及び第２の一導電型ト
ランジスタがともにオフし、ＣＭＯＳトランジスタの他
導電型トランジスタ及び第２の他導電型トランジスタが
ともにオンする。 第１入力信号又は第２入力信号が非反転信号の場合、あ
るいは第１入力信号及び第２入力信号がともに反転信号
である場合は、ＣＭＯＳトランジスタの一導電型トラン
ジスタ及び第２の一導電型トランジスタがともにオンし
、ＣＭＯＳトランジスタの他導電型トランジスタ及び第
２の他導電型トランジスタがともにオフする。第１クロ
ック及び第２クロックの時間幅に応じて一導電型トラン
ジスタ及び他導電型トランジスタがオンする。インバー
タの閾値電圧に対し第１入力信号が変化するとインバー
タの入力電位が変化し、また第１クロック及び第２クロ
ックの時間幅を相対的に変化させるとインバータの入力
電位が変化する。そしてインバータの入力電位と、イン
バータの閾値電圧との差が変化する。それにより第２入
力信号を固定しておいて、両入力信号がともに非反転信
号になったときに、インバータの閾値電圧が一定であっ
ても、第１入力信号が入力される側における閾値電圧が
変わる。 よって、第１入力信号と第２入力信号との論理が成立す
るときの異なる第１の入力信号の大小比較が可能になる
。
１入力信号を入力するとＣＭＯＳトランジスタがオンす
る。第２の一導電型及び第２の他導電型トランジスタに
第２入力信号を入力すると、第２の一導電型及び第２の
他導電型トランジスタがオンする。第１入力信号及び第
２入力信号がともに非反転信号の場合は、ＣＭＯＳトラ
ンジスタの一導電型トランジスタ及び第２の一導電型ト
ランジスタがともにオフし、ＣＭＯＳトランジスタの他
導電型トランジスタ及び第２の他導電型トランジスタが
ともにオンする。 第１入力信号又は第２入力信号が非反転信号の場合、あ
るいは第１入力信号及び第２入力信号がともに反転信号
である場合は、ＣＭＯＳトランジスタの一導電型トラン
ジスタ及び第２の一導電型トランジスタがともにオンし
、ＣＭＯＳトランジスタの他導電型トランジスタ及び第
２の他導電型トランジスタがともにオフする。第１クロ
ック及び第２クロックの時間幅に応じて一導電型トラン
ジスタ及び他導電型トランジスタがオンする。インバー
タの閾値電圧に対し第１入力信号が変化するとインバー
タの入力電位が変化し、また第１クロック及び第２クロ
ックの時間幅を相対的に変化させるとインバータの入力
電位が変化する。そしてインバータの入力電位と、イン
バータの閾値電圧との差が変化する。それにより第２入
力信号を固定しておいて、両入力信号がともに非反転信
号になったときに、インバータの閾値電圧が一定であっ
ても、第１入力信号が入力される側における閾値電圧が
変わる。 よって、第１入力信号と第２入力信号との論理が成立す
るときの異なる第１の入力信号の大小比較が可能になる
。
【０００８】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係る半導体集積回路の回路図で
ある。ＰチャネルＭＯＳ トランジスタ（以下Ｐチャネ
ルトランジスタという）１のソースＳは電源ＶＣＣと接
続され、そのドレインＤはＰチャネルトランジスタ２の
ソースＳと接続される。Ｐチャネルトランジスタ２のド
レインＤはＮチャネルＭＯＳ トランジスタ（以下Ｎチ
ャネルトランジスタという）３のドレインＤと接続され
、そのソースＳはＮチャネルトランジスタ４のドレイン
Ｄと接続される。Ｎチャネルトランジスタ４のソースＳ
は接地される。ＣＭＯＳトランジスタを構成しているＰ
チャネルトランジスタ２のゲートＧと、Ｎチャネルトラ
ンジスタ３のゲートＧは共通接続され、それに入力信号
ＶＩＮが入力される。Ｐチャネルトランジスタ１のゲー
トＧ及びＮチャネルトランジスタ４のゲートＧには制御
信号発生回路８が出力する、同時に有意になることがな
い、つまり一方がＬレベルのときに他方がＨレベルにな
ることがなく、夫々がデューティ可変の第１クロックφ
１ 及び第２クロックφ２ が各別に入力される。Ｐチ
ャネルトランジスタ２のドレインＤとＮチャネルトラン
ジスタ３のドレインＤとの接続部は、抵抗５を介して入
出力がヒステリシス特性を有するインバータ７の入力側
と接続され、その入力側はコンデンサ６を介して接地さ
れる。インバータ７の出力側から出力信号ＶＯＵＴ を
出力する。
述する。図１は本発明に係る半導体集積回路の回路図で
ある。ＰチャネルＭＯＳ トランジスタ（以下Ｐチャネ
ルトランジスタという）１のソースＳは電源ＶＣＣと接
続され、そのドレインＤはＰチャネルトランジスタ２の
ソースＳと接続される。Ｐチャネルトランジスタ２のド
レインＤはＮチャネルＭＯＳ トランジスタ（以下Ｎチ
ャネルトランジスタという）３のドレインＤと接続され
、そのソースＳはＮチャネルトランジスタ４のドレイン
Ｄと接続される。Ｎチャネルトランジスタ４のソースＳ
は接地される。ＣＭＯＳトランジスタを構成しているＰ
チャネルトランジスタ２のゲートＧと、Ｎチャネルトラ
ンジスタ３のゲートＧは共通接続され、それに入力信号
ＶＩＮが入力される。Ｐチャネルトランジスタ１のゲー
トＧ及びＮチャネルトランジスタ４のゲートＧには制御
信号発生回路８が出力する、同時に有意になることがな
い、つまり一方がＬレベルのときに他方がＨレベルにな
ることがなく、夫々がデューティ可変の第１クロックφ
１ 及び第２クロックφ２ が各別に入力される。Ｐチ
ャネルトランジスタ２のドレインＤとＮチャネルトラン
ジスタ３のドレインＤとの接続部は、抵抗５を介して入
出力がヒステリシス特性を有するインバータ７の入力側
と接続され、その入力側はコンデンサ６を介して接地さ
れる。インバータ７の出力側から出力信号ＶＯＵＴ を
出力する。
【０００９】次にこのように構成した半導体集積回路の
動作を説明する。先ず、ＣＭＯＳトランジスタのＰチャ
ネルトランジスタ２の閾値電圧をＶｔｈＰ とし、Ｎチ
ャネルトランジスタ３の閾値電圧をＶｔｈＮ とする。 そして、Ｐチャネルトランジスタ１のソースＳに与えら
れている電位をＶＣＣ、Ｎチャネルトランジスタ４のソ
ースＳの電位をＶＳＳ、インバータ７のインバータ入力
電位をＶＣＰとする。そして入力信号ＶＩＮが、ＶＳＳ
＋ＶｔｈＮ より大きくＶＣＣ−ＶｔｈＰ より小さい
範囲にある場合について説明する。このときＰチャネル
トランジスタ２及び３はオン状態になる。ここでＰチャ
ネルトランジスタ１のゲートＧに例えば図２に示す第１
クロックφ１ を、Ｎチャネルトランジスタ４のゲート
Ｇには第２クロックφ２ を入力する。
動作を説明する。先ず、ＣＭＯＳトランジスタのＰチャ
ネルトランジスタ２の閾値電圧をＶｔｈＰ とし、Ｎチ
ャネルトランジスタ３の閾値電圧をＶｔｈＮ とする。 そして、Ｐチャネルトランジスタ１のソースＳに与えら
れている電位をＶＣＣ、Ｎチャネルトランジスタ４のソ
ースＳの電位をＶＳＳ、インバータ７のインバータ入力
電位をＶＣＰとする。そして入力信号ＶＩＮが、ＶＳＳ
＋ＶｔｈＮ より大きくＶＣＣ−ＶｔｈＰ より小さい
範囲にある場合について説明する。このときＰチャネル
トランジスタ２及び３はオン状態になる。ここでＰチャ
ネルトランジスタ１のゲートＧに例えば図２に示す第１
クロックφ１ を、Ｎチャネルトランジスタ４のゲート
Ｇには第２クロックφ２ を入力する。
【００１０】いま、第１クロックφ１ がＨレベルであ
り、第２クロックφ２ がＬレベルであるとき、Ｐチャ
ネルトランジスタ１及びＮチャネルトランジスタ４がと
もにオフになり、インバータ入力電位ＶＣＰは変化せず
、いまでの値を保持する。次に第１クロックφ１ 及び
第２クロックφ２ がともにＨレベルであるときは、Ｐ
チャネルトランジスタ１はオフになり、Ｎチャネルトラ
ンジスタ４はオンになる。それによりコンデンサ６が放
電してインバータ入力電位ＶＣＰが低下する。次に第１
クロックφ１ 及び第２クロックφ２ がともにＬレベ
ルであるときは、Ｐチャネルトランジスタ１がオンにな
り、Ｎチャネルトランジスタ４がオフになる。それによ
り、コンデンサ６が充電されて、インバータ入力電位Ｖ
ＣＰは上昇する。
り、第２クロックφ２ がＬレベルであるとき、Ｐチャ
ネルトランジスタ１及びＮチャネルトランジスタ４がと
もにオフになり、インバータ入力電位ＶＣＰは変化せず
、いまでの値を保持する。次に第１クロックφ１ 及び
第２クロックφ２ がともにＨレベルであるときは、Ｐ
チャネルトランジスタ１はオフになり、Ｎチャネルトラ
ンジスタ４はオンになる。それによりコンデンサ６が放
電してインバータ入力電位ＶＣＰが低下する。次に第１
クロックφ１ 及び第２クロックφ２ がともにＬレベ
ルであるときは、Ｐチャネルトランジスタ１がオンにな
り、Ｎチャネルトランジスタ４がオフになる。それによ
り、コンデンサ６が充電されて、インバータ入力電位Ｖ
ＣＰは上昇する。
【００１１】ここで、入力信号ＶＩＮを入力する回路の
閾値電圧に、ＣＭＯＳトランジスタを構成しているＰチ
ャネルトランジスタ２及びＮチャネルトランジスタ３が
ともにオンするような閾値電圧ＶＩＲを与えたときのＰ
チャネルトランジスタ２のソース、ドレイン間の抵抗を
ＲＰ 、Ｎチャネルトランジスタ３のドレイン、ソース
間の抵抗をＲＮ とする。そして例えば図２に示してい
るように第１クロックφ１ がＬレベルである時間をｔ
１ 、第２クロックφ２ がＨレベルである時間をｔ２
、抵抗５の抵抗値をＲ、コンデンサ６の静電容量をＣ
、インバータ７の出力信号がＬレベルからＨレベルに反
転する閾値電圧をＶＩＬ、ＨレベルからＬレベルに反転
する閾値電圧をＶＩＨとすると、インバータ入力電位Ｖ
ＣＰの初期値がＶＡ の場合に、コンデンサ６が充電さ
れるときのインバータ入力電位ＶＣＰ１ と時間との関
係は
閾値電圧に、ＣＭＯＳトランジスタを構成しているＰチ
ャネルトランジスタ２及びＮチャネルトランジスタ３が
ともにオンするような閾値電圧ＶＩＲを与えたときのＰ
チャネルトランジスタ２のソース、ドレイン間の抵抗を
ＲＰ 、Ｎチャネルトランジスタ３のドレイン、ソース
間の抵抗をＲＮ とする。そして例えば図２に示してい
るように第１クロックφ１ がＬレベルである時間をｔ
１ 、第２クロックφ２ がＨレベルである時間をｔ２
、抵抗５の抵抗値をＲ、コンデンサ６の静電容量をＣ
、インバータ７の出力信号がＬレベルからＨレベルに反
転する閾値電圧をＶＩＬ、ＨレベルからＬレベルに反転
する閾値電圧をＶＩＨとすると、インバータ入力電位Ｖ
ＣＰの初期値がＶＡ の場合に、コンデンサ６が充電さ
れるときのインバータ入力電位ＶＣＰ１ と時間との関
係は
【００１２】
【数１】
【００１３】となる。また、インバータ入力電位ＶＣＰ
の初期値がＶＡ より高いＶＢ の場合は、コンデンサ
６が放電するときのインバータ入力電位ＶＣＰと時間と
の関係は、
の初期値がＶＡ より高いＶＢ の場合は、コンデンサ
６が放電するときのインバータ入力電位ＶＣＰと時間と
の関係は、
【００１４】
【数２】
【００１５】となる。ここで図５を参照して第１クロッ
クφ１ 、第２クロックφ２ の時間ｔ１ ，ｔ２ の
求め方を説明する。 まず、ＶＩＬ≦ＶＡ ＜ＶＢ ≦ＶＩＨ …（３
）の関係を満足するＶＡ ，ＶＢ を適宜に決定する。 インバータ入力電位ＶＣＰ１ ，ＶＣＰ２ が初期値Ｖ
Ａ からＶＢ までの変化分をΔＶＣＰ１ 、ΔＶＣＰ
２ とすると、
クφ１ 、第２クロックφ２ の時間ｔ１ ，ｔ２ の
求め方を説明する。 まず、ＶＩＬ≦ＶＡ ＜ＶＢ ≦ＶＩＨ …（３
）の関係を満足するＶＡ ，ＶＢ を適宜に決定する。 インバータ入力電位ＶＣＰ１ ，ＶＣＰ２ が初期値Ｖ
Ａ からＶＢ までの変化分をΔＶＣＰ１ 、ΔＶＣＰ
２ とすると、
【００１６】
【数３】
【００１７】
【数４】
【００１８】となり、ΔＶＣＰ１ ＝ΔＶＣＰ２ によ
り、ｔ１ をＶＩＬ＜ＶＣＰ１ （ｔ１ ）＜ＶＩＨを
満足するように選ぶと、時間幅ｔ２ は次式から求まる
。
り、ｔ１ をＶＩＬ＜ＶＣＰ１ （ｔ１ ）＜ＶＩＨを
満足するように選ぶと、時間幅ｔ２ は次式から求まる
。
【００１９】
【数５】
【００２０】となる。また、Ｐチャネルトランジスタ２
のソース，ドレイン間抵抗ＲＰ 及びＮチャネルトラン
ジスタ３のドレイン，ソース間抵抗ＲＮ は、ＲＰ ＝
ＲＰ （ＶＩＲ） …（７）ＲＮ ＝ＲＮ （Ｖ
ＩＲ） …（８）であり、閾値電圧ＶＩＲによっ
て異なった値になる。このようにして、ＣＭＯＳトラン
ジスタ２，３の閾値電圧ＶＩＲは、第１クロックφ１
， 第２クロックφ２ の時間ｔ１ ，ｔ２ を前述し
た計算式により決めることにより変化させ得ることにな
る。次に入力信号ＶＩＮが閾値電圧ＶＩＲより低い場合
、高い場合、等しい場合におけるインバータ入力電位Ｖ
ＣＰの変化を図２、図３、図４とともに説明する。ただ
し、インバータ入力電位ＶＣＰの初期値ＶＣＰ（ｔ＝０
） は、ＶＣＰ（ｔ＝０） ＝ＶＣＣとする。
のソース，ドレイン間抵抗ＲＰ 及びＮチャネルトラン
ジスタ３のドレイン，ソース間抵抗ＲＮ は、ＲＰ ＝
ＲＰ （ＶＩＲ） …（７）ＲＮ ＝ＲＮ （Ｖ
ＩＲ） …（８）であり、閾値電圧ＶＩＲによっ
て異なった値になる。このようにして、ＣＭＯＳトラン
ジスタ２，３の閾値電圧ＶＩＲは、第１クロックφ１
， 第２クロックφ２ の時間ｔ１ ，ｔ２ を前述し
た計算式により決めることにより変化させ得ることにな
る。次に入力信号ＶＩＮが閾値電圧ＶＩＲより低い場合
、高い場合、等しい場合におけるインバータ入力電位Ｖ
ＣＰの変化を図２、図３、図４とともに説明する。ただ
し、インバータ入力電位ＶＣＰの初期値ＶＣＰ（ｔ＝０
） は、ＶＣＰ（ｔ＝０） ＝ＶＣＣとする。
【００２１】図２に示すように、閾値電圧ＶＩＲより低
い入力信号ＶＩＮが入力された場合は、閾値電圧ＶＩＲ
と等しい入力信号ＶＩＮが入力された場合と比べて、Ｐ
チャネルトランジスタ２のソース、ドレイン間抵抗ＲＰ
が小さく、Ｎチャネルトランジスタ３のドレイン、ソ
ース間抵抗ＲＮ が大きくなるので、インバータ入力電
位ＶＣＰは（ＶＩＨ＋ＶＩＬ）／２付近ではインバータ
入力電位の上昇成分が下降成分を上回ることになって、
インバータ入力電位ＶＣＰは次第に低下するが、インバ
ータ７の反転レベルＶＩＬを超えて低下することがない
ので、出力信号ＶＯＵＴ はＬレベルのままである。
い入力信号ＶＩＮが入力された場合は、閾値電圧ＶＩＲ
と等しい入力信号ＶＩＮが入力された場合と比べて、Ｐ
チャネルトランジスタ２のソース、ドレイン間抵抗ＲＰ
が小さく、Ｎチャネルトランジスタ３のドレイン、ソ
ース間抵抗ＲＮ が大きくなるので、インバータ入力電
位ＶＣＰは（ＶＩＨ＋ＶＩＬ）／２付近ではインバータ
入力電位の上昇成分が下降成分を上回ることになって、
インバータ入力電位ＶＣＰは次第に低下するが、インバ
ータ７の反転レベルＶＩＬを超えて低下することがない
ので、出力信号ＶＯＵＴ はＬレベルのままである。
【００２２】図３に示すように、入力閾値電圧ＶＩＲよ
り高い入力信号ＶＩＮが入力された場合は、閾値電圧Ｖ
ＩＲと等しい入力信号ＶＩＮが入力された場合と比べて
、Ｐチャネルトランジスタ２のソース、ドレイン間抵抗
ＲＰ が大きく、Ｎチャネルトランジスタ３のドレイン
、ソース間抵抗ＲＮ が小さくなるので、インバータ入
力電位ＶＣＰの下降成分が上昇成分を上回って、次第に
低下していく。 そしてインバータ入力電位ＶＣＰがインバータ７の閾値
電圧ＶＩＬを超えると出力信号ＶＯＵＴ が反転する。
り高い入力信号ＶＩＮが入力された場合は、閾値電圧Ｖ
ＩＲと等しい入力信号ＶＩＮが入力された場合と比べて
、Ｐチャネルトランジスタ２のソース、ドレイン間抵抗
ＲＰ が大きく、Ｎチャネルトランジスタ３のドレイン
、ソース間抵抗ＲＮ が小さくなるので、インバータ入
力電位ＶＣＰの下降成分が上昇成分を上回って、次第に
低下していく。 そしてインバータ入力電位ＶＣＰがインバータ７の閾値
電圧ＶＩＬを超えると出力信号ＶＯＵＴ が反転する。
【００２３】図４に示すように閾値電圧ＶＩＲと等しい
入力信号が入力された場合には、インバータ７のインバ
ータ入力電位ＶＣＰは次第に低下していくが、（ＶＩＨ
＋ＶＩＬ）／２を中心にして、インバータ７の閾値電圧
ＶＩＨとＶＩＬとの間で変化するようになるので、出力
信号ＶＯＵＴ が変化することがない。
入力信号が入力された場合には、インバータ７のインバ
ータ入力電位ＶＣＰは次第に低下していくが、（ＶＩＨ
＋ＶＩＬ）／２を中心にして、インバータ７の閾値電圧
ＶＩＨとＶＩＬとの間で変化するようになるので、出力
信号ＶＯＵＴ が変化することがない。
【００２４】このようにして入力信号ＶＩＮが閾値電圧
ＶＩＲを超えている場合は、インバータ入力電位ＶＣＰ
がインバータ７の閾値電圧ＶＩＬに達してインバータ７
の出力信号ＶＯＵＴ が反転する。なお、第１クロック
φ１ 及び第２クロックφ２ の時間幅を変更すること
により、インバータ入力電位ＶＣＰとインバータの閾値
電圧との差を変化させることができ、インバータ７の出
力信号ＶＯＵＴ が反転する入力信号ＶＩＮの大きさが
変わる。それにより、インバータを備えており、閾値電
圧が変化する半導体集積回路が得られて、異なる入力信
号ＶＩＮの大小比較が可能な半導体集積回路を提供でき
る。
ＶＩＲを超えている場合は、インバータ入力電位ＶＣＰ
がインバータ７の閾値電圧ＶＩＬに達してインバータ７
の出力信号ＶＯＵＴ が反転する。なお、第１クロック
φ１ 及び第２クロックφ２ の時間幅を変更すること
により、インバータ入力電位ＶＣＰとインバータの閾値
電圧との差を変化させることができ、インバータ７の出
力信号ＶＯＵＴ が反転する入力信号ＶＩＮの大きさが
変わる。それにより、インバータを備えており、閾値電
圧が変化する半導体集積回路が得られて、異なる入力信
号ＶＩＮの大小比較が可能な半導体集積回路を提供でき
る。
【００２５】図６は本発明に係る半導体集積回路の他の
実施例を示したものである。ＣＭＯＳトランジスタの第
１のＰチャネルトランジスタ２に、第２のＰチャネルト
ランジスタ２Ａが並列接続され、第１のＮチャネルトラ
ンジスタ３に第２のＮチャネルトランジスタ３Ａが直列
接続される。Ｐチャネルトランジスタ２及びＮチャネル
トランジスタ３のゲートが共通接続されて第１入力信号
ＶＩＮａ が入力される。そして第２のＰチャネルトラ
ンジスタ２Ａのゲートと、第２のＮチャネルトランジス
タ３Ａのゲートとが共通接続されて、第２入力信号ＶＩ
Ｎｂ が入力される。 それ以外の回路構成は図１に示したものと同様となって
いる。そして、ＣＭＯＳトランジスタのＰチャネルトラ
ンジスタ２とＮチャネルトランジスタ３と、第２のＰチ
ャネルトランジスタ２Ａと、第２のＮチャネルトランジ
スタ３ＡとによりＮＡＮＤ回路を構成している。
実施例を示したものである。ＣＭＯＳトランジスタの第
１のＰチャネルトランジスタ２に、第２のＰチャネルト
ランジスタ２Ａが並列接続され、第１のＮチャネルトラ
ンジスタ３に第２のＮチャネルトランジスタ３Ａが直列
接続される。Ｐチャネルトランジスタ２及びＮチャネル
トランジスタ３のゲートが共通接続されて第１入力信号
ＶＩＮａ が入力される。そして第２のＰチャネルトラ
ンジスタ２Ａのゲートと、第２のＮチャネルトランジス
タ３Ａのゲートとが共通接続されて、第２入力信号ＶＩ
Ｎｂ が入力される。 それ以外の回路構成は図１に示したものと同様となって
いる。そして、ＣＭＯＳトランジスタのＰチャネルトラ
ンジスタ２とＮチャネルトランジスタ３と、第２のＰチ
ャネルトランジスタ２Ａと、第２のＮチャネルトランジ
スタ３ＡとによりＮＡＮＤ回路を構成している。
【００２６】このように構成した場合は、例えば第２入
力信号ＶＩＮｂを固定しておけば、第１入力信号ＶＩＮ
ａ に応じて論理が成立、不成立になり、論理が成立し
てインバータ入力電位ＶＣＰがインバータ７の閾値電圧
ＶＩＬに達するとインバータ７の出力信号ＶＯＵＴ が
反転する。そしてこの場合も前述したと同様に、インバ
ータ７の出力信号ＶＯＵＴ を反転させる閾値電圧ＶＩ
Ｒを変化させ得て、論理動作が可能な半導体集積回路を
提供できる。また、第１クロックφ１ 、第２クロック
φ２ の時間幅ｔ１ ，ｔ２ をプログラムにより変更
するようにすれば、閾値電圧をプログラムで設定できる
。その場合は、例えば閾値電圧と第１クロック及び第２
クロックの時間幅ｔ１ 及びｔ２ の組合せを予め定め
ておいて、閾値電圧を指令すれば、それに応じた時間幅
ｔ１ ，ｔ２ の第１クロックφ１ 及び第２クロック
φ２ を制御信号発生回路８から出力させることができ
る。
力信号ＶＩＮｂを固定しておけば、第１入力信号ＶＩＮ
ａ に応じて論理が成立、不成立になり、論理が成立し
てインバータ入力電位ＶＣＰがインバータ７の閾値電圧
ＶＩＬに達するとインバータ７の出力信号ＶＯＵＴ が
反転する。そしてこの場合も前述したと同様に、インバ
ータ７の出力信号ＶＯＵＴ を反転させる閾値電圧ＶＩ
Ｒを変化させ得て、論理動作が可能な半導体集積回路を
提供できる。また、第１クロックφ１ 、第２クロック
φ２ の時間幅ｔ１ ，ｔ２ をプログラムにより変更
するようにすれば、閾値電圧をプログラムで設定できる
。その場合は、例えば閾値電圧と第１クロック及び第２
クロックの時間幅ｔ１ 及びｔ２ の組合せを予め定め
ておいて、閾値電圧を指令すれば、それに応じた時間幅
ｔ１ ，ｔ２ の第１クロックφ１ 及び第２クロック
φ２ を制御信号発生回路８から出力させることができ
る。
【００２７】
【発明の効果】以上詳述したように本発明によれば、第
１クロック及び第２クロックの時間幅を変えることによ
り、入力信号が入力される回路の閾値電圧を変更するこ
とができ、異なる入力信号を大小比較することが可能に
なる。それにより異なる入力信号を大小比較できる範囲
が広いコンパレータとして利用可能な半導体集積回路を
提供できる優れた効果を奏する。
１クロック及び第２クロックの時間幅を変えることによ
り、入力信号が入力される回路の閾値電圧を変更するこ
とができ、異なる入力信号を大小比較することが可能に
なる。それにより異なる入力信号を大小比較できる範囲
が広いコンパレータとして利用可能な半導体集積回路を
提供できる優れた効果を奏する。
【図１】本発明に係る半導体集積回路の回路図である。
【図２】入力信号が閾値電圧より低い場合の各部信号の
タイミングチャートである。
タイミングチャートである。
【図３】入力信号が閾値電圧より高い場合の各部信号の
タイミングチャートである。
タイミングチャートである。
【図４】入力信号が閾値電圧と等しい場合の各部信号の
タイミングチャートである。
タイミングチャートである。
【図５】クロックの時間幅の算出方法を示す説明図であ
る。
る。
【図６】本発明の他の実施例を示す半導体集積回路の回
路図である。
路図である。
【図７】従来のインバータの回路図である。
【図８】インバータの入力信号と出力信号との関係を示
す波形図である。
す波形図である。
１ ＰチャネルＭＯＳ トランジスタ２ Ｐチャネ
ルＭＯＳ トランジスタ２Ａ ＰチャネルＭＯＳ ト
ランジスタ３ ＮチャネルＭＯＳ トランジスタ３Ａ
ＮチャネルＭＯＳ トランジスタ４ Ｎチャネル
ＭＯＳ トランジスタ６ コンデンサ ７ インバータ ８ 制御信号発生回路
ルＭＯＳ トランジスタ２Ａ ＰチャネルＭＯＳ ト
ランジスタ３ ＮチャネルＭＯＳ トランジスタ３Ａ
ＮチャネルＭＯＳ トランジスタ４ Ｎチャネル
ＭＯＳ トランジスタ６ コンデンサ ７ インバータ ８ 制御信号発生回路
Claims (2)
- 【請求項１】 閾値電圧に基づいて、出力信号が変化
するインバータを備えている半導体集積回路において、
同時に有意にならず、夫々のデューティが可変の第１ク
ロック及び第２クロックを出力する信号発生回路と、第
１電位が与えられ前記第１クロックを入力すべき一導電
型トランジスタと、第２電位が与えられ前記第２クロッ
クを入力すべき他導電型トランジスタと、前記一導電型
トランジスタ及び前記他導電型トランジスタの間に介装
されたＣＭＯＳトランジスタとを備え、該ＣＭＯＳトラ
ンジスタの直列接続部を前記インバータの入力側と接続
しており、入力信号をＣＭＯＳトランジスタのゲートに
入力し、インバータの出力側から出力信号を得る構成と
してあることを特徴とする半導体集積回路。 - 【請求項２】 閾値電圧に基づいて、出力信号が変化
するインバータを備えている半導体集積回路において、
同時に有意にならず、夫々のデューティが可変の第１ク
ロック及び第２クロックを出力する信号発生回路と、第
１電位が与えられ前記第１クロックを入力すべき一導電
型トランジスタと、第２電位が与えられ前記第２クロッ
クを入力すべき他導電型トランジスタと、前記一導電型
トランジスタ及び前記他導電型トランジスタの間に介装
されたＣＭＯＳトランジスタと、該ＣＭＯＳトランジス
タの一導電型トランジスタに並列接続された第２の一導
電型トランジスタと、ＣＭＯＳトランジスタの他導電型
トランジスタに直列接続された第２の他導電型トランジ
スタとを備え、ＣＭＯＳトランジスタの直列接続部を前
記インバータの入力側と接続し、第１入力信号をＣＭＯ
Ｓトランジスタのゲートに入力し、第２入力信号を第２
の一導電型トランジスタ及び第２の他導電型トランジス
タのゲートに入力し、インバータの出力側から出力信号
を得る構成としてあることを特徴とする半導体集積回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048113A JPH04284020A (ja) | 1991-03-13 | 1991-03-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3048113A JPH04284020A (ja) | 1991-03-13 | 1991-03-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04284020A true JPH04284020A (ja) | 1992-10-08 |
Family
ID=12794264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3048113A Pending JPH04284020A (ja) | 1991-03-13 | 1991-03-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04284020A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
-
1991
- 1991-03-13 JP JP3048113A patent/JPH04284020A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811992A (en) * | 1994-12-16 | 1998-09-22 | Sun Microsystems, Inc. | Dynamic clocked inverter latch with reduced charged leakage and reduced body effect |
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