JPS58162130A - 半導体入力回路 - Google Patents
半導体入力回路Info
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- JPS58162130A JPS58162130A JP57044637A JP4463782A JPS58162130A JP S58162130 A JPS58162130 A JP S58162130A JP 57044637 A JP57044637 A JP 57044637A JP 4463782 A JP4463782 A JP 4463782A JP S58162130 A JPS58162130 A JP S58162130A
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、消費電力が小さく、製造バラツキ要素に対
してしきい電圧の変動の小さい半導体入力回路に関する
。
してしきい電圧の変動の小さい半導体入力回路に関する
。
従来のＴＴＬレベル用相補型ＭＯ８入力回路を第１図に
示す。この第１図において、１は信号入力端子％２は信
号出力端子、Ｔ１はＰチャネル型ＭＯ８）ランジスタ、
Ｔ２はＮチャネル型ＭＯＳトランジスタ（これらは以下
ＭＯ８ＦＥＴと云う）である。
示す。この第１図において、１は信号入力端子％２は信
号出力端子、Ｔ１はＰチャネル型ＭＯ８）ランジスタ、
Ｔ２はＮチャネル型ＭＯＳトランジスタ（これらは以下
ＭＯ８ＦＥＴと云う）である。
信号入力端子１はＭＯＳＦＥＴＴｌ、Ｔ２の各ゲート端
子に接続され、信号出力端子２はＭＯＳＦＥＴＴｌ、Ｔ
２の各ドレイン端子に接続され、ＭＯＳ ＦＥＴＴ １
Ｏソー ス端子は電源線Ｖｃｃ （５Ｖ ） 、ＭＯ
ＳＦＥＴＴ２のソース端子は接地線ＧＮＤ（ＯＶ）に接
続されておｊｌ、ＴＴＬレベル用入力回路としては、信
号入力端子１にローレベルであるＯ、Ｓ Ｖが入力され
た場合に、ＭＯＳＦＥＴ Ｔｌが導通状態で、ＭＯＳＦ
ＥＴ Ｔ２が非導通状態となるため、信号出力端子２は
電源線Ｖｃｃである５Ｖが出力される。
子に接続され、信号出力端子２はＭＯＳＦＥＴＴｌ、Ｔ
２の各ドレイン端子に接続され、ＭＯＳ ＦＥＴＴ １
Ｏソー ス端子は電源線Ｖｃｃ （５Ｖ ） 、ＭＯ
ＳＦＥＴＴ２のソース端子は接地線ＧＮＤ（ＯＶ）に接
続されておｊｌ、ＴＴＬレベル用入力回路としては、信
号入力端子１にローレベルであるＯ、Ｓ Ｖが入力され
た場合に、ＭＯＳＦＥＴ Ｔｌが導通状態で、ＭＯＳＦ
ＥＴ Ｔ２が非導通状態となるため、信号出力端子２は
電源線Ｖｃｃである５Ｖが出力される。
さらに、信号入力端子１にハイレベルである２、ＯＶが
入力された場合には、ＭＯＳＦＥＴ Ｔｌが非導通まで
ゆかず中間状態となシ、ＭＯＳＦＥＴＴ１が導通状態、
ＭＯＳＦＥＴ Ｔ２も導通状態となるため、ＭＯＳＦＥ
Ｔ Ｔｌの導通抵抗ＲＰ 、ＭＯＳ ＦＥＴＴ２の導通
抵抗ＲＮから信号出力端子２のレベルｖｏｔｒ’ｒは、 ＶＯＵＴ ＝Ｖｃｃ °ＲＮ／ （ＲＰ ＋ＲＮ）
・・・・・・（１）と表わせるので、内部ローレベルを
満足するように、０≦ｖｏｔｒ’ｒ≦０．４ を満足
するような導通抵抗ＲＮ ＋ ＲＰをもつトランジスタ
を設計することで、この回路はＴＴＬレベルのハイレベ
ル２．０■およヒローレベル０．８ｖに対して、それぞ
れ内部論理レベルのローレベル０．４Ｖ以下およびハイ
レベル５■に出力するようなレベル変換および反転論理
機能を有する動作を示す。
入力された場合には、ＭＯＳＦＥＴ Ｔｌが非導通まで
ゆかず中間状態となシ、ＭＯＳＦＥＴＴ１が導通状態、
ＭＯＳＦＥＴ Ｔ２も導通状態となるため、ＭＯＳＦＥ
Ｔ Ｔｌの導通抵抗ＲＰ 、ＭＯＳ ＦＥＴＴ２の導通
抵抗ＲＮから信号出力端子２のレベルｖｏｔｒ’ｒは、 ＶＯＵＴ ＝Ｖｃｃ °ＲＮ／ （ＲＰ ＋ＲＮ）
・・・・・・（１）と表わせるので、内部ローレベルを
満足するように、０≦ｖｏｔｒ’ｒ≦０．４ を満足
するような導通抵抗ＲＮ ＋ ＲＰをもつトランジスタ
を設計することで、この回路はＴＴＬレベルのハイレベ
ル２．０■およヒローレベル０．８ｖに対して、それぞ
れ内部論理レベルのローレベル０．４Ｖ以下およびハイ
レベル５■に出力するようなレベル変換および反転論理
機能を有する動作を示す。
したがって、入力レベルがハイレベルのトキには、ＭＯ
ＳＦＦ２ＴＴＩ、Ｔ２ともに導通ずるので、電源線Ｖｃ
ｃから接地線ＧＮＤへの直流経路が存在するため、相補
型ＭＯ８回路特有の低消費電力特性はすべて入力回路の
消費電力に依存すると云う欠点があった。
ＳＦＦ２ＴＴＩ、Ｔ２ともに導通ずるので、電源線Ｖｃ
ｃから接地線ＧＮＤへの直流経路が存在するため、相補
型ＭＯ８回路特有の低消費電力特性はすべて入力回路の
消費電力に依存すると云う欠点があった。
さらに、相補型ＭＯ８回路での導通抵抗ＲＰ、ＲＮの値
を決定する工程はそれぞれ独立な工程であるため、工程
バラツキは最悪の場合にはバラツキ要素が加重され、回
路のバラツキをより大きくする方向にあるため、製造工
程のバラツキが導通抵抗ＲＰ ＋ ＲＮの許容範囲を越
え、歩留シに大きく影響すると云う欠点があった。
を決定する工程はそれぞれ独立な工程であるため、工程
バラツキは最悪の場合にはバラツキ要素が加重され、回
路のバラツキをより大きくする方向にあるため、製造工
程のバラツキが導通抵抗ＲＰ ＋ ＲＮの許容範囲を越
え、歩留シに大きく影響すると云う欠点があった。
この発明は、上記従来の欠点を除去するためになされた
もので、入力回路全体としては、直流消費電力を零とし
、製造バラツキに対しては回路によシ影響を最小に抑制
できる半導体入力回路を提供することを目的とする。
もので、入力回路全体としては、直流消費電力を零とし
、製造バラツキに対しては回路によシ影響を最小に抑制
できる半導体入力回路を提供することを目的とする。
以下、この発明の半導体入力回路の実施例について図面
に基づき説明する。第２図はその一実施例の回路図であ
る。この第２図において、第１図と同一部分には同一符
号を付して述べる。信号入力端子１はＭＯＳＦＥＴＴｌ
、Ｔ２のゲートおよびＭＯＳＦＥＴ ＴＳのゲートに接
続されている。
に基づき説明する。第２図はその一実施例の回路図であ
る。この第２図において、第１図と同一部分には同一符
号を付して述べる。信号入力端子１はＭＯＳＦＥＴＴｌ
、Ｔ２のゲートおよびＭＯＳＦＥＴ ＴＳのゲートに接
続されている。
ＭＯＳＦＥＴＴｌ、Ｔ２はＭＯＳＦＥＴＴ３．Ｔ４とと
もに入力レベル変換回路プルツク３を構成しており、Ｍ
ＯＳＦＥＴ Ｔ４のソースは電源端子に接続され、その
ゲートとドレインはＭＯＳＦＥＴ Ｔ３のソースに接続
されている。ＭＯＳＦＥＴ Ｔ３のゲートとドレインは
ＭＯＳＦＥＴ Ｔｌのソースに接続されている。このＭ
ＯＳＦＥＴ Ｔ３とＴ４は電圧降下回路７を構成してい
る。
もに入力レベル変換回路プルツク３を構成しており、Ｍ
ＯＳＦＥＴ Ｔ４のソースは電源端子に接続され、その
ゲートとドレインはＭＯＳＦＥＴ Ｔ３のソースに接続
されている。ＭＯＳＦＥＴ Ｔ３のゲートとドレインは
ＭＯＳＦＥＴ Ｔｌのソースに接続されている。このＭ
ＯＳＦＥＴ Ｔ３とＴ４は電圧降下回路７を構成してい
る。
ＭＯＳＦＥＴ ＴｌのドレインとＭＯＳＦＥＴ Ｔ２の
ドレインは直結され、その接続点は入力レベル変換回路
ブロック３の反転出力端子５を介してＭＯＳＦＥＴ Ｔ
Ｓのゲートに接続されている。
ドレインは直結され、その接続点は入力レベル変換回路
ブロック３の反転出力端子５を介してＭＯＳＦＥＴ Ｔ
Ｓのゲートに接続されている。
ＭＯＳＦＥＴ Ｔ５〜ＴＩＯとにより双安定状態保持回
路ブロック４が形成されてお！Ｄ、ＭＯ８ＦＥＴＴ５と
Ｔ６のソースはアースされ、両ドレインはＭＯＳ ＦＥ
Ｔ Ｔ９のドレインおよびＭＯＳＦＥＴ Ｔ７゜ＴＩＯ
のゲートに接続されている。ＭＯＳＦＥＴＴ６のゲート
とＭＯＳＦＥＴ Ｔ９のゲートは直結されてお、ｊ）、
ＭＯＳＦＥＴ Ｔ９のソースは電源に接続されている。
路ブロック４が形成されてお！Ｄ、ＭＯ８ＦＥＴＴ５と
Ｔ６のソースはアースされ、両ドレインはＭＯＳ ＦＥ
Ｔ Ｔ９のドレインおよびＭＯＳＦＥＴ Ｔ７゜ＴＩＯ
のゲートに接続されている。ＭＯＳＦＥＴＴ６のゲート
とＭＯＳＦＥＴ Ｔ９のゲートは直結されてお、ｊ）、
ＭＯＳＦＥＴ Ｔ９のソースは電源に接続されている。
ＭＯＳＦＥＴＴ７．Ｔ８の両ソースはアースされ、両ド
レインはＭＯＳ Ｆ’ＥＴ Ｔ １０のドレインに接続
され、ＭＯＳＦＥＴ Ｔ１０のソースは電源に接続され
ている。このＭＯＳＦＥＴＴ７．Ｔ８のドレインとＭＯ
ＳＦＥＴ Ｔ １０のドレイン、 ＭＯＳ Ｆ’ＥＴ
Ｔ６とＴ９のゲートは信号出力端子２に接続されている
。
レインはＭＯＳ Ｆ’ＥＴ Ｔ １０のドレインに接続
され、ＭＯＳＦＥＴ Ｔ１０のソースは電源に接続され
ている。このＭＯＳＦＥＴＴ７．Ｔ８のドレインとＭＯ
ＳＦＥＴ Ｔ １０のドレイン、 ＭＯＳ Ｆ’ＥＴ
Ｔ６とＴ９のゲートは信号出力端子２に接続されている
。
なお、ＭＯＳＦＥＴ ＴＳのゲートは入力レベル変換回
路ブロック３の非反転出力端子６に接続されている。
路ブロック３の非反転出力端子６に接続されている。
また、ＭＯＳＦＥＴ Ｔｌ 、Ｔ３ 、Ｔ４ 、Ｔ９
。
。
ＴＩＯはＰチャネル型であり、ＭＯＳＦＥＴ Ｔ２ 。
Ｔ５〜Ｔ８はＮチャネル型である。そして、ＭＯＳＦＥ
Ｔ Ｔ６とＴ９とによシＣＭＯＳインバータを構成して
おシ、ＭＯＳＦＥＴ Ｔ６にＭＯＳＦＥＴ Ｔ５が並列
に接続されている。同じ＜、ＭＯＳＦＥＴ Ｔ７とＴＩ
ＯはＣＭＯＳインバータを構成しており、ＭＯＳＦＥＴ
Ｔ７にＭＯＳＦＥＴ Ｔ８が並列に接続されている。
Ｔ Ｔ６とＴ９とによシＣＭＯＳインバータを構成して
おシ、ＭＯＳＦＥＴ Ｔ６にＭＯＳＦＥＴ Ｔ５が並列
に接続されている。同じ＜、ＭＯＳＦＥＴ Ｔ７とＴＩ
ＯはＣＭＯＳインバータを構成しており、ＭＯＳＦＥＴ
Ｔ７にＭＯＳＦＥＴ Ｔ８が並列に接続されている。
次に、以上のように構成されたこの発明の半導体入力回
路の動作について説明する。ＭＯＳＦＥＴＴ１のソース
に印加される電圧はＭＯＳＦＥＴ Ｔ３゜Ｔ４（７）し
きい値電圧ＶＴＰに対応しテ、 Ｖｃｃ−２１ＶＴＰＩ
となるため、ＭＯＳＦＥＴ Ｔｌが非導通となる信号入
力端子１の入力電圧条件はＶｉｎ ＞ Ｖｃｃ −５１
ＶＴＰｌとなる。
路の動作について説明する。ＭＯＳＦＥＴＴ１のソース
に印加される電圧はＭＯＳＦＥＴ Ｔ３゜Ｔ４（７）し
きい値電圧ＶＴＰに対応しテ、 Ｖｃｃ−２１ＶＴＰＩ
となるため、ＭＯＳＦＥＴ Ｔｌが非導通となる信号入
力端子１の入力電圧条件はＶｉｎ ＞ Ｖｃｃ −５１
ＶＴＰｌとなる。
このため、信号入力端子１に加わる電圧がＴＴＬレベル
のハイレベルである２、Ｏｖが印加された場合にも、Ｍ
ＯＳＦＥＴ Ｔ１〜Ｔ４を定常時に流れる電流を「０」
とすることができ、レベル変換回路ブロック３の反転出
力端子５にはＯＶ、非反転出力端子６には信号入力端子
１の電圧が出力される。
のハイレベルである２、Ｏｖが印加された場合にも、Ｍ
ＯＳＦＥＴ Ｔ１〜Ｔ４を定常時に流れる電流を「０」
とすることができ、レベル変換回路ブロック３の反転出
力端子５にはＯＶ、非反転出力端子６には信号入力端子
１の電圧が出力される。
逆に、信号入力端子１にローレベルである０、８Ｖ以下
が印加された場合には、ＭＯＳＦＥＴ Ｔ２が非導通と
なシ、反転出力端子５にはＶｃｃ −２１ＶＴＰ ｌの
電圧が出力され、非反転出力端子６には信号入力端子１
の電圧が出力される。
が印加された場合には、ＭＯＳＦＥＴ Ｔ２が非導通と
なシ、反転出力端子５にはＶｃｃ −２１ＶＴＰ ｌの
電圧が出力され、非反転出力端子６には信号入力端子１
の電圧が出力される。
次に、双安定状態保持回路ブロック４の動作について説
明する。非反転出力端子６がノーイレベルに変化した場
合、すなわち、反転出力端子５がローレベルに変化した
場合には、その変化した瞬間には、ＭＯＳＦＥＴ Ｔ６
、ＴＩＯが導通状態で、ＭＯＳＦＥＴＴ７．Ｔ９が非
導通状態のため、非反転出力端子６がハイレベルとなる
ことで、ＭＯＳ ＦＥＴＴ８のドレインはＭＯＳＦＥＴ
Ｔ８ 、ＴＩＯの導通抵抗比で決まる電圧となる。し
たがって、ＭＯＳ ＦＥＴＴ８ 、ＴＩＯの導通抵抗を
適当に選ぶことによシ、ＭＯＳＦＥＴ Ｔ９が導通状態
、ＭＯＳＦＥＴ Ｔ６が非導通状態となシ、ＭＯＳＦＥ
Ｔ Ｔ７ 、ＴＩＯのゲートはＶａＣと同電位となる。
明する。非反転出力端子６がノーイレベルに変化した場
合、すなわち、反転出力端子５がローレベルに変化した
場合には、その変化した瞬間には、ＭＯＳＦＥＴ Ｔ６
、ＴＩＯが導通状態で、ＭＯＳＦＥＴＴ７．Ｔ９が非
導通状態のため、非反転出力端子６がハイレベルとなる
ことで、ＭＯＳ ＦＥＴＴ８のドレインはＭＯＳＦＥＴ
Ｔ８ 、ＴＩＯの導通抵抗比で決まる電圧となる。し
たがって、ＭＯＳ ＦＥＴＴ８ 、ＴＩＯの導通抵抗を
適当に選ぶことによシ、ＭＯＳＦＥＴ Ｔ９が導通状態
、ＭＯＳＦＥＴ Ｔ６が非導通状態となシ、ＭＯＳＦＥ
Ｔ Ｔ７ 、ＴＩＯのゲートはＶａＣと同電位となる。
これによシ、ＭＯＳＦＥＴ Ｔ１０が非導通状態。
ＭＯＳＦＥＴ Ｔ７が導通状態となジ、信号出力端子２
はローレベルとしてＯＶが出力される。
はローレベルとしてＯＶが出力される。
同様に、非反転出力端子６がローレベルに変化した場合
、すなわち、反転出力端子５がハイレベルに変化した場
合には、その変化した瞬間には、ＭＯＳＦＥＴＴ７．Ｔ
９が導通状態でＭＯＳＦＥＴＴ６ 、Ｔｌ Ｏが非導通
状態のため、反転出力端子５がハイレベルとなる。
、すなわち、反転出力端子５がハイレベルに変化した場
合には、その変化した瞬間には、ＭＯＳＦＥＴＴ７．Ｔ
９が導通状態でＭＯＳＦＥＴＴ６ 、Ｔｌ Ｏが非導通
状態のため、反転出力端子５がハイレベルとなる。
これによシ、ＭＯＳ ＦＥＴ Ｔ５のドレインはＭＯＳ
ＦＥＴＴ５．Ｔ９の導通抵抗比で決まる電圧となるので
、ＭＯＳＦＥＴＴ５．Ｔ９の導通抵抗を適当に選ぶこと
によＬ ＭＯＳＦＥＴ Ｔ １０が導通状態。
ＦＥＴＴ５．Ｔ９の導通抵抗比で決まる電圧となるので
、ＭＯＳＦＥＴＴ５．Ｔ９の導通抵抗を適当に選ぶこと
によＬ ＭＯＳＦＥＴ Ｔ １０が導通状態。
ＭＯＳＦＥＴ Ｔ７が非導通状態となる。したがって、
ＭＯＳＦＥＴＴ６．Ｔ９のゲートはＶｃｃと同電位とな
シ、ＭＯＳＦＥＴ Ｔ９が非導通状態で、ＭＯＳＦＥＴ
Ｔ６が導通状態となり、信号出力端子２はハイレベルと
して％ Ｖ（！（！と同電位が出力されるように、双安
定状態保持回路ブロック４が動作する。
ＭＯＳＦＥＴＴ６．Ｔ９のゲートはＶｃｃと同電位とな
シ、ＭＯＳＦＥＴ Ｔ９が非導通状態で、ＭＯＳＦＥＴ
Ｔ６が導通状態となり、信号出力端子２はハイレベルと
して％ Ｖ（！（！と同電位が出力されるように、双安
定状態保持回路ブロック４が動作する。
さらに、この半導体入力回路では、信号出力端子２をハ
イレベル、ローレベルに変化させる主な要素は反転出力
端子５．非反転出力端子６にハイレベルが入力されるこ
とにあＱ１０−レベルの入力は従属的であるため、入力
回路のしきい値電圧は双安定状態保持回路ブロック４の
しきい値電圧が支配的と々る。
イレベル、ローレベルに変化させる主な要素は反転出力
端子５．非反転出力端子６にハイレベルが入力されるこ
とにあＱ１０−レベルの入力は従属的であるため、入力
回路のしきい値電圧は双安定状態保持回路ブロック４の
しきい値電圧が支配的と々る。
以上説明したように、第１の実施例では、出力ハイレベ
ルはｖｃＣレベルよシ低いが、ＴＴＬレベルのハイレベ
ルが入力された場合でも、直流電流経路が生じない入力
レベル変換回路ブロック３と。
ルはｖｃＣレベルよシ低いが、ＴＴＬレベルのハイレベ
ルが入力された場合でも、直流電流経路が生じない入力
レベル変換回路ブロック３と。
ＴＴＬレベルのハイレベルで状態の変化する双安定状態
保持回路ブロック４で半導体入力回路を構成しているか
ら、ＴＴＬレベルのハイレベルがこの半導体入力回路に
入力された場合でも、定常的には、直流消費電力は零と
なる利点がある。
保持回路ブロック４で半導体入力回路を構成しているか
ら、ＴＴＬレベルのハイレベルがこの半導体入力回路に
入力された場合でも、定常的には、直流消費電力は零と
なる利点がある。
また、第１の実施例の回路のしきい値電圧は双安定状態
保持回路ブロック４のしきい値電圧が支配的であるため
、この双安定状態保持回路４のしきい値電圧はＭＯＳＦ
ＥＴ Ｔ５．Ｔ６．Ｔ９およびＴ７゜Ｔ８．Ｔ１０で構
成される回路のバランスで決定され、したがって、しき
い値電圧は回路定数によシ決まり、製造工程のバラツキ
要素の影響を受けにくいと云う利点がある。
保持回路ブロック４のしきい値電圧が支配的であるため
、この双安定状態保持回路４のしきい値電圧はＭＯＳＦ
ＥＴ Ｔ５．Ｔ６．Ｔ９およびＴ７゜Ｔ８．Ｔ１０で構
成される回路のバランスで決定され、したがって、しき
い値電圧は回路定数によシ決まり、製造工程のバラツキ
要素の影響を受けにくいと云う利点がある。
さらに、上記第１の実施例では、ＭＯ８ＦＥＴＴ１とＶ
ｃｃの電源が印加される電源線との間に二つのＰチャネ
ル型のＭＯ８ＦＥＴＴ３．Ｔ４を接続した入力レベル変
換回路ブロック３を用いた場合で説明したが、第３図に
示すように、ＭＯ８ＰＥＴＴ３ 、Ｔ４に代えて、Ｎチ
ャネル型のＭＯＳ Ｆ’ＥＴＴｌｌ、Ｔ１２を用いて、
ＭＯＳＦＥＴ ＴｌｔＤｙ−スにＭＯＳＦＥＴ Ｔ１１
のソースを接続し、このＭＯＳＦＥＴ Ｔ１１のゲート
とドレインを接続して、ＭＯＳＦＥＴ Ｔ １２（０７
−２に接続し、ＭＯ８ＦＥＴＴ１２のゲートとドレイン
を電源線（Ｖｃｃの電圧が印加されている）に接続した
入力レベル変換回路ブロックでもよい。
ｃｃの電源が印加される電源線との間に二つのＰチャネ
ル型のＭＯ８ＦＥＴＴ３．Ｔ４を接続した入力レベル変
換回路ブロック３を用いた場合で説明したが、第３図に
示すように、ＭＯ８ＰＥＴＴ３ 、Ｔ４に代えて、Ｎチ
ャネル型のＭＯＳ Ｆ’ＥＴＴｌｌ、Ｔ１２を用いて、
ＭＯＳＦＥＴ ＴｌｔＤｙ−スにＭＯＳＦＥＴ Ｔ１１
のソースを接続し、このＭＯＳＦＥＴ Ｔ１１のゲート
とドレインを接続して、ＭＯＳＦＥＴ Ｔ １２（０７
−２に接続し、ＭＯ８ＦＥＴＴ１２のゲートとドレイン
を電源線（Ｖｃｃの電圧が印加されている）に接続した
入力レベル変換回路ブロックでもよい。
このように構成しても、上記第１の実施例と同様にして
、ＭＯＳＦＥＴ Ｔ１１とＴ１２のしきい値電圧ＶＴＮ
に対応して、ＭＯＳＦＥＴ Ｔｌのソース電圧はＶｃｃ
−２ｌ ＶＴＮ ｌ となる。したがって、第１の実
施例と同様の動作が得られるため、ＴＴＬレベル入力電
圧に対して定常的な直流電流を零とすることができる。
、ＭＯＳＦＥＴ Ｔ１１とＴ１２のしきい値電圧ＶＴＮ
に対応して、ＭＯＳＦＥＴ Ｔｌのソース電圧はＶｃｃ
−２ｌ ＶＴＮ ｌ となる。したがって、第１の実
施例と同様の動作が得られるため、ＴＴＬレベル入力電
圧に対して定常的な直流電流を零とすることができる。
さらに、製造工程のバラツキ要素の影響を受けにくいと
云う同様の効果が生じる。
云う同様の効果が生じる。
上記第１および第２の実施例では、ＭＯ８ＦＥＴＴ３
、Ｔ４またはＴｌｌ、Ｔ１２のようなドレインとゲート
を接続したＭＯＳＦＥＴをＶｃ ｃとＭＯＳＦＥＴ Ｔ
ｌのソースの間に直列に接続したものであるが、それに
代えて、第４図に示すように、ゲートを内部または外部
の基準電源線に接続され、適宜バイアスされたＮチャネ
ル型のＭＯＳ ＦＥＴ Ｔ１３のドレインを電源線（Ｖ
ｃｃの電圧が印加されている）に接続し、このＭＯＳＦ
ＥＴ Ｔ１３のソースをＭＯＳＦＥＴ Ｔｌのソースに
接続した入力レベル変換回路ブロック３であっても、同
様に、ＭＯ８ＦＥＴＴ１３のしきい値電圧ｖＴＮオｘび
ＭＯＳ ＦＥＴ Ｔ１３のゲートに印加される基準電源
Ｖ１に応じて、ＭＯＳＦＥＴ ＴｌのソースはＶ １−
Ｉ ＶＴＮ ｌとなる。
、Ｔ４またはＴｌｌ、Ｔ１２のようなドレインとゲート
を接続したＭＯＳＦＥＴをＶｃ ｃとＭＯＳＦＥＴ Ｔ
ｌのソースの間に直列に接続したものであるが、それに
代えて、第４図に示すように、ゲートを内部または外部
の基準電源線に接続され、適宜バイアスされたＮチャネ
ル型のＭＯＳ ＦＥＴ Ｔ１３のドレインを電源線（Ｖ
ｃｃの電圧が印加されている）に接続し、このＭＯＳＦ
ＥＴ Ｔ１３のソースをＭＯＳＦＥＴ Ｔｌのソースに
接続した入力レベル変換回路ブロック３であっても、同
様に、ＭＯ８ＦＥＴＴ１３のしきい値電圧ｖＴＮオｘび
ＭＯＳ ＦＥＴ Ｔ１３のゲートに印加される基準電源
Ｖ１に応じて、ＭＯＳＦＥＴ ＴｌのソースはＶ １−
Ｉ ＶＴＮ ｌとなる。
したがって、前記第１および第２の実施例と同様の動作
が得られるため、ＴＴＬレベル入力電圧に対して定常的
な直流電流を零とすることができ、さらに、製造工程の
バラツキ要素の影響を受けにくいと云う効果が得られる
。
が得られるため、ＴＴＬレベル入力電圧に対して定常的
な直流電流を零とすることができ、さらに、製造工程の
バラツキ要素の影響を受けにくいと云う効果が得られる
。
加えて、この第３の実施例では、ＭＯ８ＦＥＴＴ１のソ
ース端子電圧はＶｃｃではなく、基準電源Ｖ１により定
まるので・Ｖｃｃの電源線から安定化回路を通した出力
を基準電源ｖ１にすることで、電源電圧の変動によるし
きい値電圧の変動はなくなる。
ース端子電圧はＶｃｃではなく、基準電源Ｖ１により定
まるので・Ｖｃｃの電源線から安定化回路を通した出力
を基準電源ｖ１にすることで、電源電圧の変動によるし
きい値電圧の変動はなくなる。
また、入力振幅としては、基準電源Ｖ１の設定により変
化させることが可能であると云う利点がある。
化させることが可能であると云う利点がある。
以上のように、この発明の半導体入力回路によれは、電
源線と接地線間に縦続的に接続した電位降下回路とＣＭ
ＯＳインバータとによりレベル入力変換回路を形成して
ＴＴＬレベルの信号に対して直流経路をなくするように
した相補的に出力させるとともに、ＴＴＬレベルのハイ
レベルで状態が変化するように双安定状態保持回路を形
成するようにしたので、超低消費電力にできる利点があ
る。
源線と接地線間に縦続的に接続した電位降下回路とＣＭ
ＯＳインバータとによりレベル入力変換回路を形成して
ＴＴＬレベルの信号に対して直流経路をなくするように
した相補的に出力させるとともに、ＴＴＬレベルのハイ
レベルで状態が変化するように双安定状態保持回路を形
成するようにしたので、超低消費電力にできる利点があ
る。
これにともない、低消費電力指向のスタティックメモリ
、ダイナミックメモリ、論理ＬＳＩなどの集積回路の入
力回路に特に有効とな）、製造工程のバラツキを少なく
することができ、特に、入力ピンが多い論理ＬＳＩに有
利になるものである。
、ダイナミックメモリ、論理ＬＳＩなどの集積回路の入
力回路に特に有効とな）、製造工程のバラツキを少なく
することができ、特に、入力ピンが多い論理ＬＳＩに有
利になるものである。
第１図は従来の相補型ＭＯ８人カ回路を示す回路図、第
２図はこの発明の半導体入力回路の一実施例を示す回路
図、第３図および第４図はそれぞれこの発明の半導体入
力回路の他の実施例を示す回路図である。 １・・・信号入力端子、２・・・信号出力端子、３・・
・入力レベル変換回路ブロック、４・°・双安定状態保
持回路ブロック、５・・・反転出力端子、６・・・非反
転出力端子、７・・・電圧降下回路、Ｔｌ−Ｔ１３・・
・ＭＯＳＦＥＴ。 第１図 第２図 ７．３ 第３図 −７，３ 第４図 ス 手続補正書 昭和５７年！９月１７日 特許庁長官 若杉和夫殿 １、事件の表示 昭和５７年 特 許 願第４４６３７ 号２、発明
の名称 半導体入力回路 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖
電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細誉の特許請求の範囲および発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、 補正の内容 １）明細書の「２特許請求の範囲」全別紙の通り訂正す
る。 ２）明細書４頁１６行ｒ５Ｖに」をｒ５Ｖを」と訂正す
る。 ３）同９頁６行「ドレインは」ｖｒ ｖレイン端子は」
と訂正する。 ４）同９頁末行お工び１０頁１行［となる。これにエリ
、ＭＯＳ ＦＥＴＪを［となることで、ＭＯＳ ＰＥＴ
Ｊと訂正する。 ５）同１０頁１行［ドレインＵＪ？Ｉ−ｒ ）’レイン
端子は」と訂正する。 ６）同１０頁１９行「低いが、ＴＴＬレペ」ケ「低いＴ
ＴＬレペ」と訂正する。 ７）同１４頁８行「ようにした相補的に出力させ」を「
ようにし、相補的な信号全出力させ」と訂正する。 ２、特許請求の範囲 （１）電源線と接地線との間に縦続接続されｆｃＮ位降
下回路と第１のＣＭＯＳインバータとよりなり第１のＣ
ＭＯＳインバータにハイレベルが入力されたときに反転
出力端子にローレベルを出力しかつ非反転出力端子に入
力電位全出力するとともにローレベルが入力されたとき
に反転出力には電源電圧から上記電位降下回路のしきい
値電圧の差電圧だけ低い電圧を出力しかつ非反転出力端
子に入力電位全出力する工うに構成された入力レベル変
換回路ブロックと、相互に入出力端？たすきがけ状にＷ
続するとともに一方のＭＯＳ）ランジスタのソース？電
源線に接続しかつ他方のＭＯＳトランジスタのソース全
接地線に接続した第２および第３のＣＭＯＳインバータ
と、この第２のＣＭＯＳインバータの接地側のＭＯＳト
ランジスタと並列に接続され上記非反転出力端子がノ＼
イレペルになると第２のＣＭＯＳインバータの接地側の
ＭＯＳ ）ランジスタと第３のＣＭＯＳインバータの電
源側のＭＯＳトランジスタを導通させてローレベルを出
力させる第１の並列接続のＭＯＳ ）ランジスタと、上
記第３のＣＭＯＳインバータの接地側のＭＯＳ ）ラン
プロックとよりなる半導体入力回路。 （２）電位降下回路はケ゛−ト２ｖレインに接続した門
弟１項記載の半導体入力回路。 （３）電位降下回路はケ゛−トにバイアスが印加された
ＭＯＳトランジスタであること？特徴とする特許請求の
範囲第１項記載の半導体入力回路。
２図はこの発明の半導体入力回路の一実施例を示す回路
図、第３図および第４図はそれぞれこの発明の半導体入
力回路の他の実施例を示す回路図である。 １・・・信号入力端子、２・・・信号出力端子、３・・
・入力レベル変換回路ブロック、４・°・双安定状態保
持回路ブロック、５・・・反転出力端子、６・・・非反
転出力端子、７・・・電圧降下回路、Ｔｌ−Ｔ１３・・
・ＭＯＳＦＥＴ。 第１図 第２図 ７．３ 第３図 −７，３ 第４図 ス 手続補正書 昭和５７年！９月１７日 特許庁長官 若杉和夫殿 １、事件の表示 昭和５７年 特 許 願第４４６３７ 号２、発明
の名称 半導体入力回路 ３、補正をする者 事件との関係 特 許 出願人（０２９）沖
電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６、補正の対象 明細誉の特許請求の範囲および発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、 補正の内容 １）明細書の「２特許請求の範囲」全別紙の通り訂正す
る。 ２）明細書４頁１６行ｒ５Ｖに」をｒ５Ｖを」と訂正す
る。 ３）同９頁６行「ドレインは」ｖｒ ｖレイン端子は」
と訂正する。 ４）同９頁末行お工び１０頁１行［となる。これにエリ
、ＭＯＳ ＦＥＴＪを［となることで、ＭＯＳ ＰＥＴ
Ｊと訂正する。 ５）同１０頁１行［ドレインＵＪ？Ｉ−ｒ ）’レイン
端子は」と訂正する。 ６）同１０頁１９行「低いが、ＴＴＬレペ」ケ「低いＴ
ＴＬレペ」と訂正する。 ７）同１４頁８行「ようにした相補的に出力させ」を「
ようにし、相補的な信号全出力させ」と訂正する。 ２、特許請求の範囲 （１）電源線と接地線との間に縦続接続されｆｃＮ位降
下回路と第１のＣＭＯＳインバータとよりなり第１のＣ
ＭＯＳインバータにハイレベルが入力されたときに反転
出力端子にローレベルを出力しかつ非反転出力端子に入
力電位全出力するとともにローレベルが入力されたとき
に反転出力には電源電圧から上記電位降下回路のしきい
値電圧の差電圧だけ低い電圧を出力しかつ非反転出力端
子に入力電位全出力する工うに構成された入力レベル変
換回路ブロックと、相互に入出力端？たすきがけ状にＷ
続するとともに一方のＭＯＳ）ランジスタのソース？電
源線に接続しかつ他方のＭＯＳトランジスタのソース全
接地線に接続した第２および第３のＣＭＯＳインバータ
と、この第２のＣＭＯＳインバータの接地側のＭＯＳト
ランジスタと並列に接続され上記非反転出力端子がノ＼
イレペルになると第２のＣＭＯＳインバータの接地側の
ＭＯＳ ）ランジスタと第３のＣＭＯＳインバータの電
源側のＭＯＳトランジスタを導通させてローレベルを出
力させる第１の並列接続のＭＯＳ ）ランジスタと、上
記第３のＣＭＯＳインバータの接地側のＭＯＳ ）ラン
プロックとよりなる半導体入力回路。 （２）電位降下回路はケ゛−ト２ｖレインに接続した門
弟１項記載の半導体入力回路。 （３）電位降下回路はケ゛−トにバイアスが印加された
ＭＯＳトランジスタであること？特徴とする特許請求の
範囲第１項記載の半導体入力回路。
Claims (3)
- （１）電源線と接地線との間に縦続的に接続された電位
降下回路と第１のＣＭＯＳインバータとによシ構成され
この第１のＣＭＯＳインバータにハイレベルが入力され
たときに反転出力端子にローレベルを出力しかつ非反転
出力端子に入力電位を出力するとともにローレベルが入
力されたときに反転出力は電源電圧から上記電位降下回
路のしきい値電圧の差電圧を出力しかつ非反転出力端子
に入力電位を出力する入力レベル変換回路ブロックと、
相互に入出力端をたすきかけ状に接続するとともに一方
のＭＯＳ）ランジスタのソースを電源線に接続しかつ他
方のＭＯＳトランジスタのソースを接地線に接続した第
２および第３のＣＭＯＳインバータと、この第２のＣＭ
ＯＳインバータの接地側のＭＯＳ）ランジスタと並列に
接続され上記非反転出力端子がハイレベルになると第２
のＣＭＯＳインバータの接地側のＭＯＳ）ランジスタと
第３のＣＭＯＳインバータの電源側のＭＯＳ）ランジス
タを導通させてローレベル管出力させる第１の並列接続
のＭＯＳ）ランジスタと、上記第３のＣＭＯＳインバー
タの接地線側のＭＯＳ）ランジスタと並列に接続されて
上記第２および第３のＣＭＯＳインバータおよび上記第
１の並列接続のＭＯＳトランジスタとともに双安定状態
保持回路ブロックを構成し、上記反転出力端子がハイレ
ベルになると上記第２のＣＭＯＳインバータの電源側の
ＭＯＳ）ランジスタと第３のＣＭＯＳインバータの接地
線側のＭＯＳ）ランジスタを導通状態にしてハイレベル
を出力させる第２の並列接続のＭＯＳ）ランジスタとよ
りなる半導体入力回路。 - （２）電位降下回路はゲートをドレインに接続したＭＯ
Ｓ）ランジスタを２段縦続接続してなることを特徴とす
る特許請求の範囲第１項記載の半導体入力回路。 - （３）電位降下回路はゲートにバイアスが印加され＊Ｍ
Ｏ８）ランジスタであることを特徴とする特許請求の範
囲第１項記載の半導体入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57044637A JPS58162130A (ja) | 1982-03-23 | 1982-03-23 | 半導体入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57044637A JPS58162130A (ja) | 1982-03-23 | 1982-03-23 | 半導体入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58162130A true JPS58162130A (ja) | 1983-09-26 |
Family
ID=12696938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57044637A Pending JPS58162130A (ja) | 1982-03-23 | 1982-03-23 | 半導体入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58162130A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314913A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | 相補型ｍｉｓインバ−タ |
| WO1998031097A1 (en) * | 1997-01-10 | 1998-07-16 | Microchip Technology Incorporated | High voltage latch using cmos transistors and method therefor |
| US5945865A (en) * | 1997-01-10 | 1999-08-31 | Microchip Technology Incorporated | Full-swing high voltage data latch |
| WO2006064822A1 (en) * | 2004-12-13 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| JP2010258929A (ja) * | 2009-04-28 | 2010-11-11 | Denso Corp | 入力インターフェイス回路 |
| US8861288B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit and semiconductor integrated circuit |
-
1982
- 1982-03-23 JP JP57044637A patent/JPS58162130A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314913A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | 相補型ｍｉｓインバ−タ |
| WO1998031097A1 (en) * | 1997-01-10 | 1998-07-16 | Microchip Technology Incorporated | High voltage latch using cmos transistors and method therefor |
| US5844441A (en) * | 1997-01-10 | 1998-12-01 | Microchip Technology, Incorporated | High votage latch using CMOS transistors and method therefor |
| US5945865A (en) * | 1997-01-10 | 1999-08-31 | Microchip Technology Incorporated | Full-swing high voltage data latch |
| WO2006064822A1 (en) * | 2004-12-13 | 2006-06-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| US8054111B2 (en) | 2004-12-13 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| US8179170B2 (en) | 2004-12-13 | 2012-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| JP2010258929A (ja) * | 2009-04-28 | 2010-11-11 | Denso Corp | 入力インターフェイス回路 |
| US8861288B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit and semiconductor integrated circuit |
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