JP2985673B2 - 遅延回路 - Google Patents
遅延回路Info
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- JP2985673B2 JP2985673B2 JP6167433A JP16743394A JP2985673B2 JP 2985673 B2 JP2985673 B2 JP 2985673B2 JP 6167433 A JP6167433 A JP 6167433A JP 16743394 A JP16743394 A JP 16743394A JP 2985673 B2 JP2985673 B2 JP 2985673B2
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Description
【０００１】
【産業上の利用分野】この発明は、ＣＭＯＳインバータ
を利用した遅延回路に係り、特に異種電源共存型のＬＳ
Ｉに用いて有用な遅延回路に関する。
を利用した遅延回路に係り、特に異種電源共存型のＬＳ
Ｉに用いて有用な遅延回路に関する。
【０００２】
【従来の技術】ＭＯＳＬＳＩにおいて、遅延回路は多く
の場合インバータ・チェーンを用いて構成される。例え
ば、２段のＣＭＯＳインバータによる遅延回路では、入
力段ＮＭＯＳトランジスタのチャネル幅Ｗとチャネル長
Ｌの比Ｗ／Ｌを小さく、即ちチャネルコンダクタンスを
小さく設計することにより、入力信号が高レベルに立上
がる時に遅延が得られる。ＰＭＯＳトランジスタ側のＷ
／Ｌを小さく設計すれば、入力信号立下がり時に遅延が
得られる。ＮＭＯＳトランジスタ，ＰＭＯＳトランジス
タ共にＷ／Ｌを小さくすれば、立上がり，立下がり共に
遅延が得られることになる。
の場合インバータ・チェーンを用いて構成される。例え
ば、２段のＣＭＯＳインバータによる遅延回路では、入
力段ＮＭＯＳトランジスタのチャネル幅Ｗとチャネル長
Ｌの比Ｗ／Ｌを小さく、即ちチャネルコンダクタンスを
小さく設計することにより、入力信号が高レベルに立上
がる時に遅延が得られる。ＰＭＯＳトランジスタ側のＷ
／Ｌを小さく設計すれば、入力信号立下がり時に遅延が
得られる。ＮＭＯＳトランジスタ，ＰＭＯＳトランジス
タ共にＷ／Ｌを小さくすれば、立上がり，立下がり共に
遅延が得られることになる。
【０００３】ところでＬＳＩは、素子の微細化と大規模
化に伴い、電源の低電圧化が考えられているが、既存シ
ステムとの関係で例えば３Ｖ／５Ｖ共存型のＬＳＩも作
られる。この様な異種電源共存型のＬＳＩにおいては、
従来のＣＭＯＳインバータによる遅延回路では電源電圧
により遅延時間が異なるという問題がある。通常ＣＭＯ
Ｓインバータはエンハンスメント型（以下、Ｅ型とい
う）ＭＯＳトランジスタを用いて構成され、これらスイ
ッチングＭＯＳトランジスタ自体で遅延を実現しようと
すると、電源電圧が変わることによってゲート・ソース
間電圧も変わり、これにより実質的にドレイン電圧−ド
レイン電流特性が変化して、一定の遅延時間が得られな
くなるからである。
化に伴い、電源の低電圧化が考えられているが、既存シ
ステムとの関係で例えば３Ｖ／５Ｖ共存型のＬＳＩも作
られる。この様な異種電源共存型のＬＳＩにおいては、
従来のＣＭＯＳインバータによる遅延回路では電源電圧
により遅延時間が異なるという問題がある。通常ＣＭＯ
Ｓインバータはエンハンスメント型（以下、Ｅ型とい
う）ＭＯＳトランジスタを用いて構成され、これらスイ
ッチングＭＯＳトランジスタ自体で遅延を実現しようと
すると、電源電圧が変わることによってゲート・ソース
間電圧も変わり、これにより実質的にドレイン電圧−ド
レイン電流特性が変化して、一定の遅延時間が得られな
くなるからである。
【０００４】
【発明が解決しようとする課題】以上のように従来のＣ
ＭＯＳインバータを用いた遅延回路は、電源電圧により
遅延特性が変化し、異種電源共存型のＬＳＩにおいて一
定の遅延特性を得ることができないという問題があっ
た。この発明は、上記事情を考慮してなされたもので、
電源依存性の小さい遅延特性を持った遅延回路を提供す
ることを目的としている。
ＭＯＳインバータを用いた遅延回路は、電源電圧により
遅延特性が変化し、異種電源共存型のＬＳＩにおいて一
定の遅延特性を得ることができないという問題があっ
た。この発明は、上記事情を考慮してなされたもので、
電源依存性の小さい遅延特性を持った遅延回路を提供す
ることを目的としている。
【０００５】
【課題を解決するための手段】この発明に係る遅延回路
は、第１に、ソースが高レベル側電源端子に接続されゲ
ートが入力端子に接続されたエンハンスメント型の第１
のＰＭＯＳトランジスタと、ソースが低レベル側電源端
子に接続されゲートが前記入力端子に接続されたエンハ
ンスメント型の第１のＮＭＯＳトランジスタと、オン抵
抗が前記第１のＮＭＯＳトランジスタより大きく設定さ
れ、前記第１のＰＭＯＳトランジスタのドレインと前記
第１のＮＭＯＳトランジスタのドレインの間に介挿され
てゲートが前記低レベル側電源端子に接続され常時高抵
抗のオン状態を保つデプレション型の第２のＮＭＯＳト
ランジスタとを備えて、前記ＰＭＯＳトランジスタのド
レインを出力ノードとするＣＭＯＳインバータを遅延要
素とし、且つ前記ＣＭＯＳインバータの出力を反転して
前記入力端子への入力信号に対して立上がりを遅延させ
た出力を得る反転回路を備え、前記反転回路は、一方の
入力端子を前記ＣＭＯＳインバータの出力ノードに接続
し、他方の入力端子を基準電圧入力端子とした差動増幅
器であり、前記基準電圧入力端子に接続される基準電圧
発生回路は、ソースが高レベル側電源端子に接続され、
ゲートとドレインが共通に前記基準電圧入力端子に接続
されたエンハンスメント型の第２のＰＭＯＳトランジス
タと、この第２のＰＭＯＳトランジスタのドレインにド
レインが接続されゲートとソースが低レベル側電源端子
に接続されたデプレション型の第３のＮＭＯＳトランジ
スタとから構成されていることを特徴とする。
は、第１に、ソースが高レベル側電源端子に接続されゲ
ートが入力端子に接続されたエンハンスメント型の第１
のＰＭＯＳトランジスタと、ソースが低レベル側電源端
子に接続されゲートが前記入力端子に接続されたエンハ
ンスメント型の第１のＮＭＯＳトランジスタと、オン抵
抗が前記第１のＮＭＯＳトランジスタより大きく設定さ
れ、前記第１のＰＭＯＳトランジスタのドレインと前記
第１のＮＭＯＳトランジスタのドレインの間に介挿され
てゲートが前記低レベル側電源端子に接続され常時高抵
抗のオン状態を保つデプレション型の第２のＮＭＯＳト
ランジスタとを備えて、前記ＰＭＯＳトランジスタのド
レインを出力ノードとするＣＭＯＳインバータを遅延要
素とし、且つ前記ＣＭＯＳインバータの出力を反転して
前記入力端子への入力信号に対して立上がりを遅延させ
た出力を得る反転回路を備え、前記反転回路は、一方の
入力端子を前記ＣＭＯＳインバータの出力ノードに接続
し、他方の入力端子を基準電圧入力端子とした差動増幅
器であり、前記基準電圧入力端子に接続される基準電圧
発生回路は、ソースが高レベル側電源端子に接続され、
ゲートとドレインが共通に前記基準電圧入力端子に接続
されたエンハンスメント型の第２のＰＭＯＳトランジス
タと、この第２のＰＭＯＳトランジスタのドレインにド
レインが接続されゲートとソースが低レベル側電源端子
に接続されたデプレション型の第３のＮＭＯＳトランジ
スタとから構成されていることを特徴とする。
【０００６】この発明に係る遅延回路は、第２に、ソー
スが高レベル側電源端子に接続されゲートが入力端子に
接続されたエンハンスメント型のＰＭＯＳトランジスタ
と、ソースが低レベル側電源端子に接続されゲートが前
記入力端子に接続されたエンハンスメント型の第１のＮ
ＭＯＳトランジスタと、オン抵抗が前記ＰＭＯＳトラン
ジスタより大きく設定され、前記ＰＭＯＳトランジスタ
のドレインと前記第１のＮＭＯＳトランジスタのドレイ
ンの間に介挿されてゲートが前記低レベル側電源端子に
接続され常時高抵抗のオン状態を保つデプレション型の
第２のＮＭＯＳトランジスタとを備えて、前記第１のＮ
ＭＯＳトランジスタのドレインを出力ノードとするＣＭ
ＯＳインバータを遅延要素とし、前記ＣＭＯＳインバー
タの出力を反転して前記入力端子への入力信号に対して
立下がりを遅延させた出力を得る反転回路を備え、前記
反転回路は、一方の入力端子を前記ＣＭＯＳインバータ
の出力ノードに接続し、他方の入力端子を基準電圧入力
端子とした差動増幅器であり、前記基準電圧入力端子に
接続される基準電圧発生回路は、ソースが低レベル側電
源端子に接続され、ゲートとドレインが共通に前記基準
電圧入力端子に接続されたエンハンスメント型の第３の
ＮＭＯＳトランジスタと、この第３のＮＭＯＳトランジ
スタのドレインにソースが接続され、ゲートが低レベル
側電源端子に接続され、ドレインが高レベル側電源端子
に接続されたデプレション型の第４のＮＭＯＳトランジ
スタとから構成されていることを特徴とする。
スが高レベル側電源端子に接続されゲートが入力端子に
接続されたエンハンスメント型のＰＭＯＳトランジスタ
と、ソースが低レベル側電源端子に接続されゲートが前
記入力端子に接続されたエンハンスメント型の第１のＮ
ＭＯＳトランジスタと、オン抵抗が前記ＰＭＯＳトラン
ジスタより大きく設定され、前記ＰＭＯＳトランジスタ
のドレインと前記第１のＮＭＯＳトランジスタのドレイ
ンの間に介挿されてゲートが前記低レベル側電源端子に
接続され常時高抵抗のオン状態を保つデプレション型の
第２のＮＭＯＳトランジスタとを備えて、前記第１のＮ
ＭＯＳトランジスタのドレインを出力ノードとするＣＭ
ＯＳインバータを遅延要素とし、前記ＣＭＯＳインバー
タの出力を反転して前記入力端子への入力信号に対して
立下がりを遅延させた出力を得る反転回路を備え、前記
反転回路は、一方の入力端子を前記ＣＭＯＳインバータ
の出力ノードに接続し、他方の入力端子を基準電圧入力
端子とした差動増幅器であり、前記基準電圧入力端子に
接続される基準電圧発生回路は、ソースが低レベル側電
源端子に接続され、ゲートとドレインが共通に前記基準
電圧入力端子に接続されたエンハンスメント型の第３の
ＮＭＯＳトランジスタと、この第３のＮＭＯＳトランジ
スタのドレインにソースが接続され、ゲートが低レベル
側電源端子に接続され、ドレインが高レベル側電源端子
に接続されたデプレション型の第４のＮＭＯＳトランジ
スタとから構成されていることを特徴とする。
【０００７】
【作用】第１の発明によると、遅延要素としてのＣＭＯ
Ｓインバータの出力ノードよりもＮＭＯＳトランジスタ
側にデプレション型（以下、Ｄ型という）の第２のＮＭ
ＯＳトランジスタが介挿されて、安定な立上がり遅延特
性が得られる。第２のＮＭＯＳトランジスタは、例えば
Ｗ／Ｌを充分に小さく、且つゲートしきい値電圧Ｖthの
絶対値｜Ｖth｜を小さく設計して、ゲート電位を基準電
位例えば低レベル側電源に固定して、５極管特性領域で
高抵抗の定電流特性を示すものとする。この第２のＮＭ
ＯＳトランジスタを常時高抵抗のオン状態を保つと、Ｃ
ＭＯＳインバータのスイッチングＮＭＯＳトランジスタ
即ち第１のＮＭＯＳトランジスタがオンする入力信号の
立上がりの際、出力ノードの立下がり特性は、出力ノー
ドの浮遊容量と第２のＮＭＯＳトランジスタの定電流特
性により決まる放電曲線を描く。第２のＮＭＯＳトラン
ジスタは、ゲート・ソース間電圧が電源電圧によらず一
定に保たれるから、電源電圧によらず一定の定電流特性
を示す。従ってその出力ノードにつながる次段の反転回
路の回路しきい値が電源電圧に応じて変われば、電源電
圧によらずほぼ一定の立上がり遅延特性が得られる。
Ｓインバータの出力ノードよりもＮＭＯＳトランジスタ
側にデプレション型（以下、Ｄ型という）の第２のＮＭ
ＯＳトランジスタが介挿されて、安定な立上がり遅延特
性が得られる。第２のＮＭＯＳトランジスタは、例えば
Ｗ／Ｌを充分に小さく、且つゲートしきい値電圧Ｖthの
絶対値｜Ｖth｜を小さく設計して、ゲート電位を基準電
位例えば低レベル側電源に固定して、５極管特性領域で
高抵抗の定電流特性を示すものとする。この第２のＮＭ
ＯＳトランジスタを常時高抵抗のオン状態を保つと、Ｃ
ＭＯＳインバータのスイッチングＮＭＯＳトランジスタ
即ち第１のＮＭＯＳトランジスタがオンする入力信号の
立上がりの際、出力ノードの立下がり特性は、出力ノー
ドの浮遊容量と第２のＮＭＯＳトランジスタの定電流特
性により決まる放電曲線を描く。第２のＮＭＯＳトラン
ジスタは、ゲート・ソース間電圧が電源電圧によらず一
定に保たれるから、電源電圧によらず一定の定電流特性
を示す。従ってその出力ノードにつながる次段の反転回
路の回路しきい値が電源電圧に応じて変われば、電源電
圧によらずほぼ一定の立上がり遅延特性が得られる。
【０００８】第２の発明においては、遅延要素としての
ＣＭＯＳインバータの出力ノードよりもＰＭＯＳトラン
ジスタ側にＤ型の第２のＮＭＯＳトランジスタが介挿さ
れて、安定な立下がり遅延特性が得られる。この場合も
第２のＮＭＯＳトランジスタは、例えばＷ／Ｌを充分に
小さく、且つゲートしきい値電圧Ｖthの絶対値｜Ｖth｜
を小さく設計し、ゲート電位を基準電位例えば低レベル
側電源に固定して、５極管特性領域で高抵抗の定電流特
性を示すものとする。従ってＣＭＯＳインバータのスイ
ッチングＰＭＯＳトランジスタがオンする入力信号の立
下がりの際、その出力ノードの立上がり特性は、出力ノ
ードの浮遊容量と第２のＮＭＯＳトランジスタの定電流
特性により決まる充電曲線を描く。この充電曲線の開始
点電圧は電源電圧と無関係であるから、電源電圧が異な
る場合でも、充電曲線の傾きをほぼ一定と仮定して、出
力ノードにつながる次段の反転回路の回路しきい値が電
源電圧に比べて小さく設定されていれば、電源電圧によ
らずほぼ一定の立下がり遅延特性が得られる。
ＣＭＯＳインバータの出力ノードよりもＰＭＯＳトラン
ジスタ側にＤ型の第２のＮＭＯＳトランジスタが介挿さ
れて、安定な立下がり遅延特性が得られる。この場合も
第２のＮＭＯＳトランジスタは、例えばＷ／Ｌを充分に
小さく、且つゲートしきい値電圧Ｖthの絶対値｜Ｖth｜
を小さく設計し、ゲート電位を基準電位例えば低レベル
側電源に固定して、５極管特性領域で高抵抗の定電流特
性を示すものとする。従ってＣＭＯＳインバータのスイ
ッチングＰＭＯＳトランジスタがオンする入力信号の立
下がりの際、その出力ノードの立上がり特性は、出力ノ
ードの浮遊容量と第２のＮＭＯＳトランジスタの定電流
特性により決まる充電曲線を描く。この充電曲線の開始
点電圧は電源電圧と無関係であるから、電源電圧が異な
る場合でも、充電曲線の傾きをほぼ一定と仮定して、出
力ノードにつながる次段の反転回路の回路しきい値が電
源電圧に比べて小さく設定されていれば、電源電圧によ
らずほぼ一定の立下がり遅延特性が得られる。
【０００９】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の第１の実施例による遅延
回路である。この遅延回路は、入力信号の立上がりに遅
延を持たせる遅延要素としての初段のＣＭＯＳインバー
タ１１と、その出力ノードＮ１に接続された２段目ＣＭ
ＯＳインバータ１２により構成される。
説明する。図１は、この発明の第１の実施例による遅延
回路である。この遅延回路は、入力信号の立上がりに遅
延を持たせる遅延要素としての初段のＣＭＯＳインバー
タ１１と、その出力ノードＮ１に接続された２段目ＣＭ
ＯＳインバータ１２により構成される。
【００１０】遅延要素としての初段のＣＭＯＳインバー
タ１１は、ソースが高レベル側電源端子ＶDDに接続さ
れ、ゲートが入力端子ＩＮに接続されたＥ型のＰＭＯＳ
トランジスタＱP1と、ソースが低レベル側電源端子ＶSS
に接続され、ゲートが入力端子ＩＮに接続されたＥ型の
第１のＮＭＯＳトランジスタＱN1とを基本とする。ＰＭ
ＯＳトランジスタＱP1のドレインと第１のＮＭＯＳトラ
ンジスタＱN1のドレインの間には、ゲートがＶSS端子に
接続されたＤ型の第２のＮＭＯＳトランジスタＱN3が介
挿されており、ＰＭＯＳトランジスタＱP1のドレインを
出力ノードＮ１としている。
タ１１は、ソースが高レベル側電源端子ＶDDに接続さ
れ、ゲートが入力端子ＩＮに接続されたＥ型のＰＭＯＳ
トランジスタＱP1と、ソースが低レベル側電源端子ＶSS
に接続され、ゲートが入力端子ＩＮに接続されたＥ型の
第１のＮＭＯＳトランジスタＱN1とを基本とする。ＰＭ
ＯＳトランジスタＱP1のドレインと第１のＮＭＯＳトラ
ンジスタＱN1のドレインの間には、ゲートがＶSS端子に
接続されたＤ型の第２のＮＭＯＳトランジスタＱN3が介
挿されており、ＰＭＯＳトランジスタＱP1のドレインを
出力ノードＮ１としている。
【００１１】第２のＮＭＯＳトランジスタＱN3は、第１
のＮＭＯＳトランジスタＱN1と比較してＷ／Ｌが充分小
さく、従ってオン抵抗が充分大きく設計される。またそ
のしきい値電圧の絶対値｜Ｖth｜は電源電圧より充分小
さく設定される。例えばこの遅延回路が用いられるＬＳ
Ｉが、電源電圧をＶDD＝５ＶあるいはＶDD＝３Ｖとする
３Ｖ／５Ｖ共存型であるとした場合、Ｖth＝−０．５Ｖ
程度に設定される。このとき第２のＮＭＯＳトランジス
タＱN3の静特性は、図３のようになり、５極管動作領域
（ピンチオフ領域）で高抵抗の定電流特性を示す。
のＮＭＯＳトランジスタＱN1と比較してＷ／Ｌが充分小
さく、従ってオン抵抗が充分大きく設計される。またそ
のしきい値電圧の絶対値｜Ｖth｜は電源電圧より充分小
さく設定される。例えばこの遅延回路が用いられるＬＳ
Ｉが、電源電圧をＶDD＝５ＶあるいはＶDD＝３Ｖとする
３Ｖ／５Ｖ共存型であるとした場合、Ｖth＝−０．５Ｖ
程度に設定される。このとき第２のＮＭＯＳトランジス
タＱN3の静特性は、図３のようになり、５極管動作領域
（ピンチオフ領域）で高抵抗の定電流特性を示す。
【００１２】２段目ＣＭＯＳインバータ１２は、ＰＭＯ
ＳトランジスタＱP2とＮＭＯＳトランジスタＱN2とから
なる通常のＣＭＯＳインバータであり、その出力ノード
が最終出力端子ＯＵＴとなる。
ＳトランジスタＱP2とＮＭＯＳトランジスタＱN2とから
なる通常のＣＭＯＳインバータであり、その出力ノード
が最終出力端子ＯＵＴとなる。
【００１３】この様に構成された遅延回路の特性を次に
説明する。入力端子ＩＮがＬレベルからＨレベルに立ち
上がると、初段ＣＭＯＳインバータ１１のＰＭＯＳトラ
ンジスタＱP1がオフになり、第１のＮＭＯＳトランジス
タＱN1がオンになる。これにより、入力がＬレベルの間
ＶDDに充電されていたノードＮ１の充電電荷は、第２の
ＮＭＯＳトランジスタＱN3及び第１のＮＭＯＳトランジ
スタＱN1を介して放電される。第１のＮＭＯＳトランジ
スタＱN1のオン抵抗は前述のように第２のＮＭＯＳトラ
ンジスタＱN3に比べて充分小さいから、第２のＮＭＯＳ
トランジスタＱN3を定電流源として、このときノードＮ
１の放電の様子は、図２のようになる。
説明する。入力端子ＩＮがＬレベルからＨレベルに立ち
上がると、初段ＣＭＯＳインバータ１１のＰＭＯＳトラ
ンジスタＱP1がオフになり、第１のＮＭＯＳトランジス
タＱN1がオンになる。これにより、入力がＬレベルの間
ＶDDに充電されていたノードＮ１の充電電荷は、第２の
ＮＭＯＳトランジスタＱN3及び第１のＮＭＯＳトランジ
スタＱN1を介して放電される。第１のＮＭＯＳトランジ
スタＱN1のオン抵抗は前述のように第２のＮＭＯＳトラ
ンジスタＱN3に比べて充分小さいから、第２のＮＭＯＳ
トランジスタＱN3を定電流源として、このときノードＮ
１の放電の様子は、図２のようになる。
【００１４】第２のＮＭＯＳトランジスタＱN3の電流ｉ
は、図３に示したように、ドレイン・ソース間電圧ＶDS
のほぼ全範囲に亘って一定であり、このとき放電曲線
は、Ｖ＝ＶDD（１−ｉｔ／Ｃ）なる直線近似で表され
る。従ってこの立上がり時のノードＮ１の電圧変化は、
図４のように示される。２段目ＣＭＯＳインバータ１２
の回路しきい値をＶt （例えばＶDD／２）として、図４
に示すように最終出力端子ＯＵＴには、τだけ立上がり
が遅延した出力が得られる。信号の立下がり時は、ＰＭ
ＯＳトランジスタＱP1がオンしてノードＮ１が充電され
る。このときＰＭＯＳトランジスタＱP1のオン抵抗が充
分小さいとすれば、図４に示したように立下がり遅延は
無視できる。
は、図３に示したように、ドレイン・ソース間電圧ＶDS
のほぼ全範囲に亘って一定であり、このとき放電曲線
は、Ｖ＝ＶDD（１−ｉｔ／Ｃ）なる直線近似で表され
る。従ってこの立上がり時のノードＮ１の電圧変化は、
図４のように示される。２段目ＣＭＯＳインバータ１２
の回路しきい値をＶt （例えばＶDD／２）として、図４
に示すように最終出力端子ＯＵＴには、τだけ立上がり
が遅延した出力が得られる。信号の立下がり時は、ＰＭ
ＯＳトランジスタＱP1がオンしてノードＮ１が充電され
る。このときＰＭＯＳトランジスタＱP1のオン抵抗が充
分小さいとすれば、図４に示したように立下がり遅延は
無視できる。
【００１５】この実施例において、電源電圧ＶDDを例え
ば、ＶDD1 ＝５Ｖとした場合と、ＶDD2 ＝３Ｖとした場
合のノードＮ１の電圧変化の様子を示すと、図５のよう
になる。先の放電曲線の直線近似式から明らかなよう
に、電源電圧が異なってもノードＮ１の電位変化の傾き
は定電流ｉにより決まる一定の傾きを持つ。また電源電
圧を異ならせることにより、これに応じて２段目ＣＭＯ
Ｓインバータ１２の回路しきい値が、図示のようにＶt1
（＝ＶDD1 ／２）、Ｖt2（＝ＶDD2 ／２）と変化する。
この回路しきい値の変化は遅延時間の変化を抑制する方
向に働くが、それでも両者の遅延時間τ１，τ２の間に
若干の差が残る。
ば、ＶDD1 ＝５Ｖとした場合と、ＶDD2 ＝３Ｖとした場
合のノードＮ１の電圧変化の様子を示すと、図５のよう
になる。先の放電曲線の直線近似式から明らかなよう
に、電源電圧が異なってもノードＮ１の電位変化の傾き
は定電流ｉにより決まる一定の傾きを持つ。また電源電
圧を異ならせることにより、これに応じて２段目ＣＭＯ
Ｓインバータ１２の回路しきい値が、図示のようにＶt1
（＝ＶDD1 ／２）、Ｖt2（＝ＶDD2 ／２）と変化する。
この回路しきい値の変化は遅延時間の変化を抑制する方
向に働くが、それでも両者の遅延時間τ１，τ２の間に
若干の差が残る。
【００１６】図６は、第１の実施例での立上がり遅延特
性の電源依存性を更に改善した第２の実施例の遅延回路
である。この実施例では、２段目反転回路としてＣＭＯ
Ｓインバータに代わって、カレントミラー型差動増幅器
１３を用いている。この差動増幅器１３は、ＰＭＯＳト
ランジスタＱP3，ＱP4からなる能動負荷を用い、ＮＭＯ
ＳトランジスタＱN5，ＱN6をドライバとして構成されて
いる。初段ＣＭＯＳインバータ１１の出力ノードが一方
のＮＭＯＳトランジスタＱN5のゲートに入り、このＮＭ
ＯＳトランジスタＱN5のドレインが最終出力端子ＯＵＴ
につながる。
性の電源依存性を更に改善した第２の実施例の遅延回路
である。この実施例では、２段目反転回路としてＣＭＯ
Ｓインバータに代わって、カレントミラー型差動増幅器
１３を用いている。この差動増幅器１３は、ＰＭＯＳト
ランジスタＱP3，ＱP4からなる能動負荷を用い、ＮＭＯ
ＳトランジスタＱN5，ＱN6をドライバとして構成されて
いる。初段ＣＭＯＳインバータ１１の出力ノードが一方
のＮＭＯＳトランジスタＱN5のゲートに入り、このＮＭ
ＯＳトランジスタＱN5のドレインが最終出力端子ＯＵＴ
につながる。
【００１７】もう一方のＮＭＯＳトランジスタＱN6のゲ
ートには基準電圧発生回路１４からの基準電圧が入力さ
れる。基準電圧発生回路１４は、ＮＭＯＳトランジスタ
ＱN6のゲートにつながるノードＮ３にドレイン・ゲート
を共通接続しソースをＶDD端子に接続したＥ型のＰＭＯ
ＳトランジスタＱP5と、ノードＮ３とＶSS端子の間に挿
入されたＤ型のＮＭＯＳトランジスタＱN7とから構成さ
れている。Ｄ型のＮＭＯＳトランジスタＱN7は、遅延要
素段のＮＭＯＳトランジスタＱN3と同様に、Ｗ／Ｌが小
さく、且つしきい値の絶対値が電源電圧に比べて充分小
さく設定されている。そのゲートはＶSS端子に接続され
ている。
ートには基準電圧発生回路１４からの基準電圧が入力さ
れる。基準電圧発生回路１４は、ＮＭＯＳトランジスタ
ＱN6のゲートにつながるノードＮ３にドレイン・ゲート
を共通接続しソースをＶDD端子に接続したＥ型のＰＭＯ
ＳトランジスタＱP5と、ノードＮ３とＶSS端子の間に挿
入されたＤ型のＮＭＯＳトランジスタＱN7とから構成さ
れている。Ｄ型のＮＭＯＳトランジスタＱN7は、遅延要
素段のＮＭＯＳトランジスタＱN3と同様に、Ｗ／Ｌが小
さく、且つしきい値の絶対値が電源電圧に比べて充分小
さく設定されている。そのゲートはＶSS端子に接続され
ている。
【００１８】この基準電圧発生回路１４は、電源端子Ｖ
DDとノードＮ３の間に、ＮＭＯＳトランジスタＱN7の高
抵抗の定電流特性と、ＰＭＯＳトランジスタＱP5のゲー
トしきい値とによってほぼ決まる一定の基準電圧ＶREF1
を発生する。この基準電圧ＶREF1は電源電圧ＶDDによら
ず一定である。言い換えれば、差動増幅器１３に入る電
圧ＶDD−ＶREF1は、電源電圧ＶDDが異なった場合、それ
に応じて異なる値となる。
DDとノードＮ３の間に、ＮＭＯＳトランジスタＱN7の高
抵抗の定電流特性と、ＰＭＯＳトランジスタＱP5のゲー
トしきい値とによってほぼ決まる一定の基準電圧ＶREF1
を発生する。この基準電圧ＶREF1は電源電圧ＶDDによら
ず一定である。言い換えれば、差動増幅器１３に入る電
圧ＶDD−ＶREF1は、電源電圧ＶDDが異なった場合、それ
に応じて異なる値となる。
【００１９】図７は、この実施例の遅延回路の入力端子
ＩＮの立上がり時のノードＮ１の電位変化を、異なる電
源電圧ＶDD1（＝５Ｖ）， ＶDD2 （＝３Ｖ）の場合につ
いて示している。ＶDDが異なっても前述のように基準電
圧ＶREF1は変わらない。従って、差動増幅器１３の反転
しきい値は、それぞれＶt1，Ｖt2で示すように、電源変
動にそのまま対応してシフトする。放電曲線の傾きは電
源によらず一定であるから、結局電源によらず一定の立
上がり遅延時間τが得られることになる。
ＩＮの立上がり時のノードＮ１の電位変化を、異なる電
源電圧ＶDD1（＝５Ｖ）， ＶDD2 （＝３Ｖ）の場合につ
いて示している。ＶDDが異なっても前述のように基準電
圧ＶREF1は変わらない。従って、差動増幅器１３の反転
しきい値は、それぞれＶt1，Ｖt2で示すように、電源変
動にそのまま対応してシフトする。放電曲線の傾きは電
源によらず一定であるから、結局電源によらず一定の立
上がり遅延時間τが得られることになる。
【００２０】図８は、立下がり遅延を実現する第３の実
施例の遅延回路である。遅延要素としての初段ＣＭＯＳ
インバータ２１と２段目ＣＭＯＳインバータ２２とから
なる基本構成は図１の実施例と同様である。初段ＣＭＯ
Ｓインバータ２１のＰＭＯＳトランジスタＱP1のドレイ
ンと第１のＮＭＯＳトランジスタＱN1のドレインの間に
Ｄ型の第２のＮＭＯＳトランジスタＱN4が挿入されるこ
とも、同様である。但し、第１のＮＭＯＳトランジスタ
ＱN1のドレインが出力ノードＮ２となる。即ち図１の実
施例と逆に、出力ノードＮ２からみてＰＭＯＳトランジ
スタＱP1側にＤ型の第２のＮＭＯＳトランジスタＱN4が
挿入される。Ｄ型のＮＭＯＳトランジスタＱN4は、Ｗ／
ＬがＥ型のＰＭＯＳトランジスタＱP1に比べて充分小さ
く、またしきい値の絶対値｜Ｖth｜が電源電圧より充分
小さく、例えば３Ｖ／５Ｖ共存型に適用した場合にＶth
＝−０．５Ｖ程度に設定される。
施例の遅延回路である。遅延要素としての初段ＣＭＯＳ
インバータ２１と２段目ＣＭＯＳインバータ２２とから
なる基本構成は図１の実施例と同様である。初段ＣＭＯ
Ｓインバータ２１のＰＭＯＳトランジスタＱP1のドレイ
ンと第１のＮＭＯＳトランジスタＱN1のドレインの間に
Ｄ型の第２のＮＭＯＳトランジスタＱN4が挿入されるこ
とも、同様である。但し、第１のＮＭＯＳトランジスタ
ＱN1のドレインが出力ノードＮ２となる。即ち図１の実
施例と逆に、出力ノードＮ２からみてＰＭＯＳトランジ
スタＱP1側にＤ型の第２のＮＭＯＳトランジスタＱN4が
挿入される。Ｄ型のＮＭＯＳトランジスタＱN4は、Ｗ／
ＬがＥ型のＰＭＯＳトランジスタＱP1に比べて充分小さ
く、またしきい値の絶対値｜Ｖth｜が電源電圧より充分
小さく、例えば３Ｖ／５Ｖ共存型に適用した場合にＶth
＝−０．５Ｖ程度に設定される。
【００２１】図９は、この実施例の遅延回路の動作波形
である。入力端子ＩＮが立ち下がると、ＰＭＯＳトラン
ジスタＱP1がオン、第１のＮＭＯＳトランジスタＱN1が
オフになり、ＰＭＯＳトランジスタＱP1及びＤ型の第２
のＮＭＯＳトランジスタＱN4を介してＶDDからノードＮ
２に充電がなされる。このとき、図３で説明した先の実
施例と同様に、ＮＭＯＳトランジスタＱN4が高抵抗の定
電流源として働き、これにより決まる一定の充電電流が
流れる。従ってノードＮ２の電位変化は図９に示すよう
になり、２段目ＣＯＳインバータ２２の回路しきい値を
Ｖt として、τだけ立下がりが遅延した信号が得られ
る。立上がり遅延は、ＮＭＯＳトランジスタＱN1のオン
抵抗が充分小さいとすれば無視できる。
である。入力端子ＩＮが立ち下がると、ＰＭＯＳトラン
ジスタＱP1がオン、第１のＮＭＯＳトランジスタＱN1が
オフになり、ＰＭＯＳトランジスタＱP1及びＤ型の第２
のＮＭＯＳトランジスタＱN4を介してＶDDからノードＮ
２に充電がなされる。このとき、図３で説明した先の実
施例と同様に、ＮＭＯＳトランジスタＱN4が高抵抗の定
電流源として働き、これにより決まる一定の充電電流が
流れる。従ってノードＮ２の電位変化は図９に示すよう
になり、２段目ＣＯＳインバータ２２の回路しきい値を
Ｖt として、τだけ立下がりが遅延した信号が得られ
る。立上がり遅延は、ＮＭＯＳトランジスタＱN1のオン
抵抗が充分小さいとすれば無視できる。
【００２２】図１０は、この実施例において、電源電圧
がＶDD1 及びＶDD2 の場合のノードＮ２と出力端子ＯＵ
Ｔの電位変化を示している。充電曲線を第２のＮＭＯＳ
トランジスタＱN4の定電流特性で決まる直線近似で示す
とノードＮ２の電位の立上がり部分は電源電圧によらず
同じであるから、電源電圧によって２段目ＣＭＯＳイン
バータ２２の回路しきい値がＶt1，Ｖt2と異なると、こ
れに応じて立下がり遅延時間も、図示のようにτ1 ，τ
2 と異なる。
がＶDD1 及びＶDD2 の場合のノードＮ２と出力端子ＯＵ
Ｔの電位変化を示している。充電曲線を第２のＮＭＯＳ
トランジスタＱN4の定電流特性で決まる直線近似で示す
とノードＮ２の電位の立上がり部分は電源電圧によらず
同じであるから、電源電圧によって２段目ＣＭＯＳイン
バータ２２の回路しきい値がＶt1，Ｖt2と異なると、こ
れに応じて立下がり遅延時間も、図示のようにτ1 ，τ
2 と異なる。
【００２３】図１１は、第３の実施例を基本として、立
下がり遅延の電源依存性を更に改善した第４の実施例で
ある。この実施例では、第２の実施例と同様に、２段目
反転回路として、カレントミラー型差動増幅器１３を用
いている。差動増幅器１３に基準電圧を供給する基準電
圧発生回路２４は、差動増幅器１３のドライバＮＭＯＳ
トランジスタＱN6のゲートにつながるノードＮ４にゲー
トとドレインを共通接続し、ＶSS端子にソースを接続し
たＥ型のＮＭＯＳトランジスタＱN10 を基本とする。
下がり遅延の電源依存性を更に改善した第４の実施例で
ある。この実施例では、第２の実施例と同様に、２段目
反転回路として、カレントミラー型差動増幅器１３を用
いている。差動増幅器１３に基準電圧を供給する基準電
圧発生回路２４は、差動増幅器１３のドライバＮＭＯＳ
トランジスタＱN6のゲートにつながるノードＮ４にゲー
トとドレインを共通接続し、ＶSS端子にソースを接続し
たＥ型のＮＭＯＳトランジスタＱN10 を基本とする。
【００２４】ノードＮ４とＶDD端子の間には、Ｄ型のＮ
ＭＯＳトランジスタＱN9が接続されている。ＮＭＯＳト
ランジスタＱN9のゲートはＶSS端子に接続されている。
ＮＭＯＳトランジスタＱN9は、Ｗ／Ｌが小さく、且つし
きい値の絶対値も電源電圧に比べて小さく設定される。
これにより、このＮＭＯＳトランジスタＱN9の電源によ
らない定電流特性と、ＮＭＯＳトランジスタＱN10 のし
きい値により決まる一定の基準電圧ＶREF2が、ノードＮ
４とＶSS端子の間に発生される。
ＭＯＳトランジスタＱN9が接続されている。ＮＭＯＳト
ランジスタＱN9のゲートはＶSS端子に接続されている。
ＮＭＯＳトランジスタＱN9は、Ｗ／Ｌが小さく、且つし
きい値の絶対値も電源電圧に比べて小さく設定される。
これにより、このＮＭＯＳトランジスタＱN9の電源によ
らない定電流特性と、ＮＭＯＳトランジスタＱN10 のし
きい値により決まる一定の基準電圧ＶREF2が、ノードＮ
４とＶSS端子の間に発生される。
【００２５】図１２はこの実施例の遅延回路での信号立
下がり時のノードＮ２及び最終出力端子ＯＵＴの電位変
化を、図１０に対応させて示している。この実施例の場
合差動増幅器１３の反転しきい値はＶt は、図示のよう
に電源電圧によらず、Ｖt ＝ＶREF2一定である。従っ
て、電源電圧によらず一定の立下がり遅延時間τが得ら
れることになる。
下がり時のノードＮ２及び最終出力端子ＯＵＴの電位変
化を、図１０に対応させて示している。この実施例の場
合差動増幅器１３の反転しきい値はＶt は、図示のよう
に電源電圧によらず、Ｖt ＝ＶREF2一定である。従っ
て、電源電圧によらず一定の立下がり遅延時間τが得ら
れることになる。
【００２６】図１３は、図１に示した第１の実施例と図
８に示した第３の実施例を組み合わせた第５の実施例で
ある。遅延要素としての初段ＣＭＯＳインバータ３１に
は、スイッチング用ＮＭＯＳトランジスタＱN1側に図１
と同様にＤ型のＮＭＯＳトランジスタＱN3を挿入し、ス
イッチング用ＰＭＯＳトランジスタＱP1側にも図８と同
様にＤ型のＮＭＯＳトランジスタＱN4を挿入している。
この実施例によれば、信号の立上がり，立下がりで共に
所定の遅延が得られる遅延回路が実現できる。
８に示した第３の実施例を組み合わせた第５の実施例で
ある。遅延要素としての初段ＣＭＯＳインバータ３１に
は、スイッチング用ＮＭＯＳトランジスタＱN1側に図１
と同様にＤ型のＮＭＯＳトランジスタＱN3を挿入し、ス
イッチング用ＰＭＯＳトランジスタＱP1側にも図８と同
様にＤ型のＮＭＯＳトランジスタＱN4を挿入している。
この実施例によれば、信号の立上がり，立下がりで共に
所定の遅延が得られる遅延回路が実現できる。
【００２７】図１４は、図１に示した第１の実施例の遅
延回路と、図８に示した第３の実施例の遅延回路とを単
純に縦続接続した第６の実施例である。この実施例によ
っても、信号の立上がり，立下がりで共に所定の遅延が
得られる遅延回路が実現できる。図６に示す実施例の回
路と図１１に示す実施例の回路とを、図１３あるいは図
１４と同様の手法で組み合わせることも可能である。
延回路と、図８に示した第３の実施例の遅延回路とを単
純に縦続接続した第６の実施例である。この実施例によ
っても、信号の立上がり，立下がりで共に所定の遅延が
得られる遅延回路が実現できる。図６に示す実施例の回
路と図１１に示す実施例の回路とを、図１３あるいは図
１４と同様の手法で組み合わせることも可能である。
【００２８】
【発明の効果】以上述べたようにこの発明によれば、遅
延要素として用いられるＣＭＯＳインバータ内に、高抵
抗の定電流特性を示すＤ型ＮＭＯＳトランジスタを挿入
することによって、異種電源共存型のＬＳＩに適用して
安定な遅延特性を得ることのできる遅延回路を提供する
ことができる。
延要素として用いられるＣＭＯＳインバータ内に、高抵
抗の定電流特性を示すＤ型ＮＭＯＳトランジスタを挿入
することによって、異種電源共存型のＬＳＩに適用して
安定な遅延特性を得ることのできる遅延回路を提供する
ことができる。
【図１】 この発明の第１の実施例による遅延回路を示
す。
す。
【図２】 同実施例の立下がり遅延特性を説明するため
の図である。
の図である。
【図３】 同実施例の高抵抗ＮＭＯＳトランジスタの静
特性を示す。
特性を示す。
【図４】 同実施例の遅延回路の動作波形を示す。
【図５】 同実施例の遅延特性の電源依存性を示す。
【図６】 この発明の第２の実施例による遅延回路を示
す。
す。
【図７】 同実施例の遅延回路の動作波形を示す。
【図８】 この発明の第３の実施例の遅延回路を示す。
【図９】 同実施例の遅延回路の動作波形を示す。
【図１０】 同実施例の遅延特性の電源依存性を示す。
【図１１】 この発明の第４の実施例の遅延回路を示
す。
す。
【図１２】 同実施例の遅延回路の動作波形を示す。
【図１３】 この発明の第５の実施例の遅延回路を示
す。
す。
【図１４】 この発明の第６の実施例の遅延回路を示
す。
す。
【符号の説明】 １１，２１…初段ＣＭＯＳインバータ（遅延要素）、１
２，２２…２段目ＣＭＯＳインバータ、１３…カレント
ミラー型差動増幅器、１４，２４…基準電圧発生回路、
ＱP1…ＰＭＯＳトランジスタ、ＱN1…第１のＮＭＯＳト
ランジスタ、ＱN3，ＱN4…第２のＮＭＯＳトランジスタ
（Ｄ型）。
２，２２…２段目ＣＭＯＳインバータ、１３…カレント
ミラー型差動増幅器、１４，２４…基準電圧発生回路、
ＱP1…ＰＭＯＳトランジスタ、ＱN1…第１のＮＭＯＳト
ランジスタ、ＱN3，ＱN4…第２のＮＭＯＳトランジスタ
（Ｄ型）。
Claims (4)
- 【請求項１】 ソースが高レベル側電源端子に接続され
ゲートが入力端子に接続されたエンハンスメント型の第
１のＰＭＯＳトランジスタと、 ソースが低レベル側電源端子に接続されゲートが前記入
力端子に接続されたエンハンスメント型の第１のＮＭＯ
Ｓトランジスタと、 オン抵抗が前記第１のＮＭＯＳトランジスタより大きく
設定され、前記第１のＰＭＯＳトランジスタのドレイン
と前記第１のＮＭＯＳトランジスタのドレインの間に介
挿されてゲートが前記低レベル側電源端子に接続され常
時高抵抗のオン状態を保つデプレション型の第２のＮＭ
ＯＳトランジスタとを備えて、前記ＰＭＯＳトランジス
タのドレインを出力ノードとするＣＭＯＳインバータを
遅延要素とし、且つ 前記ＣＭＯＳインバータの出力を反
転して前記入力端子への入力信号に対して立上がりを遅
延させた出力を得る反転回路を備え、 前記反転回路は、一方の入力端子を前記ＣＭＯＳインバ
ータの出力ノードに接続し、他方の入力端子を基準電圧
入力端子とした差動増幅器であり、 前記基準電圧入力端子に接続される基準電圧発生回路
は、ソースが高レベル側電源端子に接続され、ゲートと
ドレインが共通に前記基準電圧入力端子に接続されたエ
ンハンスメント型の第２のＰＭＯＳトランジスタと、こ
の第２のＰＭＯＳトランジスタのドレインにドレインが
接続されゲートとソースが低レベル側電源端子に接続さ
れたデプレション型の第３のＮＭＯＳトランジスタとか
ら構成されている ことを特徴とする遅延回路。 - 【請求項２】 ソースが高レベル側電源端子に接続され
ゲートが入力端子に接続されたエンハンスメント型のＰ
ＭＯＳトランジスタと、 ソースが低レベル側電源端子に接続されゲートが前記入
力端子に接続されたエンハンスメント型の第１のＮＭＯ
Ｓトランジスタと、 オン抵抗が前記ＰＭＯＳトランジスタより大きく設定さ
れ、前記ＰＭＯＳトランジスタのドレインと前記第１の
ＮＭＯＳトランジスタのドレインの間に介挿されてゲー
トが前記低レベル側電源端子に接続され常時高抵抗のオ
ン状態を保つデプレション型の第２のＮＭＯＳトランジ
スタとを備えて、前記第１のＮＭＯＳトランジスタのド
レインを出力ノードとするＣＭＯＳインバータを遅延要
素とし、且つ 前記ＣＭＯＳインバータの出力を反転して
前記入力端子への入力信号に対して立下がりを遅延させ
た出力を得る反転回路を備え、 前記反転回路は、一方の入力端子を前記ＣＭＯＳインバ
ータの出力ノードに接続し、他方の入力端子を基準電圧
入力端子とした差動増幅器であり、 前記基準電圧入力端子に接続される基準電圧発生回路
は、ソースが低レベル側電源端子に接続され、ゲートと
ドレインが共通に前記基準電圧入力端子に接続されたエ
ンハンスメント型の第３のＮＭＯＳトランジスタと、こ
の第３のＮＭＯＳトランジスタのドレインにソースが接
続され、ゲートが低レベル側電源端子に接続され、ドレ
インが高レベル側電源端子に接続されたデプレション型
の第４のＮＭＯＳトランジスタとから構成されている こ
とを特徴とする遅延回路。 - 【請求項３】 前記差動増幅器は、 ソースが共通に低レベル側電源端子に接続され、一方の
ゲートが前記ＣＭＯＳインバータの出力ノードに接続さ
れ、他方のゲートを基準電圧入力端子としたＮＭＯＳト
ランジスタ対からなるドライバと、 このドライバと高レベル側電源端子の間に設けられたＰ
ＭＯＳトランジスタ対からなる能動負荷とを有するカレ
ントミラー型差動増幅器であることを特徴とする請求項
１又は２に記載の遅延回路。 - 【請求項４】 ソースが高レベル側電源端子に接続され
ゲートが入力端子に接続されたエンハンスメント型のＰ
ＭＯＳトランジスタと、 ソースが低レベル側電源端子に接続されゲートが前記入
力端子に接続されたエンハンスメント型の第１のＮＭＯ
Ｓトランジスタと、 オン抵抗が前記第１のＮＭＯＳトランジスタより大きく
設定され、前記ＰＭＯＳトランジスタのドレインと前記
第１のＮＭＯＳトランジスタのドレインの間に直列に介
挿されてゲートが共通に基準電位に設定されて常時高抵
抗のオン状態を保つデプレション型の第２及び第３のＮ
ＭＯＳトランジスタとを備えて、前記第２及び第３のＮ
ＭＯＳトランジスタの接続ノードを出力ノードとするＣ
ＭＯＳインバータを遅延要素とし、且つ前記ＣＭＯＳイ
ンバータの出力を反転して前記入力端子への入力信号に
対して立上がり及び立下がりを遅延させた出力を得る反
転回路を備えたことを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167433A JP2985673B2 (ja) | 1994-06-27 | 1994-06-27 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6167433A JP2985673B2 (ja) | 1994-06-27 | 1994-06-27 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818413A JPH0818413A (ja) | 1996-01-19 |
| JP2985673B2 true JP2985673B2 (ja) | 1999-12-06 |
Family
ID=15849622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6167433A Expired - Fee Related JP2985673B2 (ja) | 1994-06-27 | 1994-06-27 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2985673B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1155089A (ja) * | 1997-07-29 | 1999-02-26 | Mitsubishi Electric Corp | 半導体ゲート回路 |
| JPWO2004102805A1 (ja) | 2003-05-13 | 2006-07-20 | 富士通株式会社 | 遅延回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622318B2 (ja) * | 1985-04-26 | 1994-03-23 | 株式会社日立製作所 | パルス遅延回路 |
| JPH01208913A (ja) * | 1988-02-16 | 1989-08-22 | Nec Corp | インバータ回路 |
-
1994
- 1994-06-27 JP JP6167433A patent/JP2985673B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0818413A (ja) | 1996-01-19 |
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