JPH01208913A - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JPH01208913A JPH01208913A JP63034454A JP3445488A JPH01208913A JP H01208913 A JPH01208913 A JP H01208913A JP 63034454 A JP63034454 A JP 63034454A JP 3445488 A JP3445488 A JP 3445488A JP H01208913 A JPH01208913 A JP H01208913A
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- JP
- Japan
- Prior art keywords
- drain
- channel
- mos transistor
- gate
- source
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
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- Mathematical Physics (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はインバータ回路に関し、特にＭＯＳトランジス
タで構成されるインバータ回路に関する。
タで構成されるインバータ回路に関する。
従来、ＣＭＯＳで構成されたインバータとしては、第４
図に示すような回路が用いられてきた。
図に示すような回路が用いられてきた。
即ち、Ｐチャネル型ＭＯ３トランジスタ（以下、Ｐ−Ｍ
ｏ３Ｔと記す）Ｑ１２とＮチャネル型トランジスタ（以
下、Ｎ−Ｍｏ３Ｔと記す）Ｑ１３とを電源と接地間に直
列に接続し、それぞれのゲートを入力端子ｒＮ、に接続
し、Ｐ −Ｍ ＯＳ Ｔ Ｑ １２・のドレインとＮ
Ｍ ＯＳ Ｔ Ｑ １３のドレインとを出力端子ＯＵ
Ｔ、に接続していた。
ｏ３Ｔと記す）Ｑ１２とＮチャネル型トランジスタ（以
下、Ｎ−Ｍｏ３Ｔと記す）Ｑ１３とを電源と接地間に直
列に接続し、それぞれのゲートを入力端子ｒＮ、に接続
し、Ｐ −Ｍ ＯＳ Ｔ Ｑ １２・のドレインとＮ
Ｍ ＯＳ Ｔ Ｑ １３のドレインとを出力端子ＯＵ
Ｔ、に接続していた。
上述した従来のインバータ回路では、その電源能力は電
源電圧の変化により大きく変動するので、電源電圧が高
くなるにしたがって、インバータ回路を多段に接続した
場合に信号伝達速度が高速になり、一定の遅柾時間を必
要とする箇所又は高速動作になると雑音量が増大する箇
所に対して動作マージンが狭くなるという欠点がある。
源電圧の変化により大きく変動するので、電源電圧が高
くなるにしたがって、インバータ回路を多段に接続した
場合に信号伝達速度が高速になり、一定の遅柾時間を必
要とする箇所又は高速動作になると雑音量が増大する箇
所に対して動作マージンが狭くなるという欠点がある。
本第１の発明のインバータ回路は、ソースを電源端子（
又は接地端子）に接続するＰチャネル（又はＮチャネル
）型の第１のＭＯＳトランジスタと、ソースを前記第１
のＭＯＳトランジスタのドレインに接続しゲートを入力
端子に接続しドレインを出力端子に接続するＰチャネル
（又はＮチャネル）型の第２のＭＯＳトランジスタと、
ドレインを前記第２のＭＯＳトランジスタのドレインに
接続しゲートを前記入力端子に接続しソースを接地端子
（又は電源端子）に接続するＮチャネル（又はＰチャネ
ル）型の第３のＭＯＳトランジスタと、ソースを前記電
源端子（又は接地端子）に接続するＰチャネル（又はＮ
チャネル）型の第４のＭＯＳトランジスタと、ソースを
前記第４のＭＯＳトランジスタのゲートとドレインとに
接続しドレインとゲートとを前記第１のＭＯＳトランジ
スタのゲートに接続するＰチャネル（又はＮチャネル）
型の第５のＭＯＳトランジスタと、ドレインを前記第５
のＭＯＳトランジスタのドレインに接続しゲートを前記
電源端子（又は接地端子）に接続しソースを前記接地端
子（又は電源端子）に接続するＮチャネル（又はＰチャ
ネル）型の第６のＭＯＳトランジスタとを有している。
又は接地端子）に接続するＰチャネル（又はＮチャネル
）型の第１のＭＯＳトランジスタと、ソースを前記第１
のＭＯＳトランジスタのドレインに接続しゲートを入力
端子に接続しドレインを出力端子に接続するＰチャネル
（又はＮチャネル）型の第２のＭＯＳトランジスタと、
ドレインを前記第２のＭＯＳトランジスタのドレインに
接続しゲートを前記入力端子に接続しソースを接地端子
（又は電源端子）に接続するＮチャネル（又はＰチャネ
ル）型の第３のＭＯＳトランジスタと、ソースを前記電
源端子（又は接地端子）に接続するＰチャネル（又はＮ
チャネル）型の第４のＭＯＳトランジスタと、ソースを
前記第４のＭＯＳトランジスタのゲートとドレインとに
接続しドレインとゲートとを前記第１のＭＯＳトランジ
スタのゲートに接続するＰチャネル（又はＮチャネル）
型の第５のＭＯＳトランジスタと、ドレインを前記第５
のＭＯＳトランジスタのドレインに接続しゲートを前記
電源端子（又は接地端子）に接続しソースを前記接地端
子（又は電源端子）に接続するＮチャネル（又はＰチャ
ネル）型の第６のＭＯＳトランジスタとを有している。
本第２の発明のインバータ回路は、ソースを接地端子（
又は電源端子）に接続するＮチャネル（又はＰチャネル
）型の第１のＭＯＳトランジスタと、ソースを前記第１
のＭＯＳトランジスタのドレインに接続しゲートを入力
端子に接続しドレインを出力端子に接続するＮチャネル
（又はＰチャネル）型の第２のＭＯＳトランジスタと、
ドレインを前記第２のＭＯＳトランジスタのドレインに
接続しゲートを前記入力端子に接続しソースを電源端子
（又は接地端子）に接続するＰチャネル（又はＮチャネ
ル）型の第３のＭＯＳトランジスタと、ソースを前記接
地端子（又は電源端子）に接続するＮチャネル（又はＰ
チャネル）型の第４のＭＯＳトランジスタと、ソースを
前記第４のＭＯＳトランジスタのゲートとドレインとに
接続しドレインとゲートとを前記第１のＭＯＳトランジ
スタのゲートに接続するＮチャネル（又はＰチャネル）
型の第５のＭＯＳトランジスタと、一端を前記第５のＭ
ＯＳトランジスタのドレインに接続し他端を前記電源端
子（又は接地端子）に接続する抵抗とを有している。
又は電源端子）に接続するＮチャネル（又はＰチャネル
）型の第１のＭＯＳトランジスタと、ソースを前記第１
のＭＯＳトランジスタのドレインに接続しゲートを入力
端子に接続しドレインを出力端子に接続するＮチャネル
（又はＰチャネル）型の第２のＭＯＳトランジスタと、
ドレインを前記第２のＭＯＳトランジスタのドレインに
接続しゲートを前記入力端子に接続しソースを電源端子
（又は接地端子）に接続するＰチャネル（又はＮチャネ
ル）型の第３のＭＯＳトランジスタと、ソースを前記接
地端子（又は電源端子）に接続するＮチャネル（又はＰ
チャネル）型の第４のＭＯＳトランジスタと、ソースを
前記第４のＭＯＳトランジスタのゲートとドレインとに
接続しドレインとゲートとを前記第１のＭＯＳトランジ
スタのゲートに接続するＮチャネル（又はＰチャネル）
型の第５のＭＯＳトランジスタと、一端を前記第５のＭ
ＯＳトランジスタのドレインに接続し他端を前記電源端
子（又は接地端子）に接続する抵抗とを有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本箱１の発明の一実施例の回路図である。
第１図に示すように、ソースを電源端子に接続する第１
のＰ−ＭＯ３ＴＱＩと、ソースをＰ−ＭＯＳＴＱ、のド
レインに接続しゲートを入力端子ＩＮ、に接続しドレイ
ンを出力端子０１Ｊ Ｔ １に接続する第２のＰ−ＭＯ
ＳＴＱ２と、ドレインをＰ−ＭＯＳＴＱ２のドレインに
接続しゲートを入力端子ＩＮｔの接続しソースを接地端
子に接続する第３のＮ−ＭＯＳＴＱ、と、ソースを電源
端子に接続する第４のＰ−ＭＯＳＴＱ、と、ソースをＰ
−ＭＯＳＴＱ４のゲートとドレインとに接続しドレイン
とゲートとをＰ−ＭＯＳＴＱ１のゲートに接続する第５
のＰ −Ｍ ＯＳ Ｔ Ｑ ５と、ドレインをＰ−ＭＯ
ＳＴＱ、のドレインに接続しゲートを電源端子に接続し
ソースを接地端子に接続する第６のＮ Ｍ ＯＳ Ｔ
Ｑ ６とを含んで構成される。
のＰ−ＭＯ３ＴＱＩと、ソースをＰ−ＭＯＳＴＱ、のド
レインに接続しゲートを入力端子ＩＮ、に接続しドレイ
ンを出力端子０１Ｊ Ｔ １に接続する第２のＰ−ＭＯ
ＳＴＱ２と、ドレインをＰ−ＭＯＳＴＱ２のドレインに
接続しゲートを入力端子ＩＮｔの接続しソースを接地端
子に接続する第３のＮ−ＭＯＳＴＱ、と、ソースを電源
端子に接続する第４のＰ−ＭＯＳＴＱ、と、ソースをＰ
−ＭＯＳＴＱ４のゲートとドレインとに接続しドレイン
とゲートとをＰ−ＭＯＳＴＱ１のゲートに接続する第５
のＰ −Ｍ ＯＳ Ｔ Ｑ ５と、ドレインをＰ−ＭＯ
ＳＴＱ、のドレインに接続しゲートを電源端子に接続し
ソースを接地端子に接続する第６のＮ Ｍ ＯＳ Ｔ
Ｑ ６とを含んで構成される。
ここで、Ｐ Ｍ ＯＳ Ｔ Ｑ ５のドレインとＮ−
Ｍ ＯＳ Ｔ Ｑ ６のドレインとを接続する節点をＮ
。
Ｍ ＯＳ Ｔ Ｑ ６のドレインとを接続する節点をＮ
。
とし、Ｎ −Ｍ ＯＳ Ｔ Ｑ ｂの電流能力をＰ−Ｍ
Ｏ５ＴＱ４ 、Ｑ５に比較して極端に低くすると、接点
Ｎ１の電位レベルはＰ−ＭＯＳＴのしきい電圧ＶＴＰに
のみ依存し、電源電圧より一定の電位だけ低い電位レベ
ルとなる。
Ｏ５ＴＱ４ 、Ｑ５に比較して極端に低くすると、接点
Ｎ１の電位レベルはＰ−ＭＯＳＴのしきい電圧ＶＴＰに
のみ依存し、電源電圧より一定の電位だけ低い電位レベ
ルとなる。
この接点Ｎ１をＰ −Ｍ ＯＳ Ｔ Ｑ ｓのゲートに
接続し、Ｐ −Ｍ ＯＳ Ｔ Ｑ １のソースを電源端
子に接続し、ドレインをＰ−ＭＯＳＴＱ２のソースに接
続し、Ｐ−ＭＯＳＴＱ２のゲートを入力端子ＩＮ、に接
続し、ドレインを出力端子ＯＵ Ｔ １に接続する。ソ
ースとゲート間電圧が一定のためＰ−Ｍ ＯＳ Ｔ Ｑ
ｌの電流能力は一定であり、Ｐ−ＭＯＳＴＱ、は電流
リミッタの働きをする。
接続し、Ｐ −Ｍ ＯＳ Ｔ Ｑ １のソースを電源端
子に接続し、ドレインをＰ−ＭＯＳＴＱ２のソースに接
続し、Ｐ−ＭＯＳＴＱ２のゲートを入力端子ＩＮ、に接
続し、ドレインを出力端子ＯＵ Ｔ １に接続する。ソ
ースとゲート間電圧が一定のためＰ−Ｍ ＯＳ Ｔ Ｑ
ｌの電流能力は一定であり、Ｐ−ＭＯＳＴＱ、は電流
リミッタの働きをする。
第２図は第１図の実施例を動作させたときの電源電圧と
動作速度との相関の特性曲線と従来の特性曲線との比較
を示す特性図である。
動作速度との相関の特性曲線と従来の特性曲線との比較
を示す特性図である。
第２図に示すようにインバータとして出力端子ＯＵＴ、
が低レベルから高レベルに変化する場合の電源電圧に対
する動作速度の特性曲線Ａは第４図の従来のインバータ
回路の特性曲線Ｂと比べて変化が著しく改善される。
が低レベルから高レベルに変化する場合の電源電圧に対
する動作速度の特性曲線Ａは第４図の従来のインバータ
回路の特性曲線Ｂと比べて変化が著しく改善される。
第３図は本箱２の発明の一実施例の回路図である。
第３図に示すように、第２の発明の実施例は上述した第
１の発明の実施例のＰ−ＭＯＳＴをＮ−ＭＯＳＴにＮ−
ＭＯＳＴをＰ−ＭＯＳＴに変更し、かつ、第１の発明の
実施例のＮ−ＭＯＳＴＱ６を高抵抗の抵抗Ｒ１に置換え
ている。
１の発明の実施例のＰ−ＭＯＳＴをＮ−ＭＯＳＴにＮ−
ＭＯＳＴをＰ−ＭＯＳＴに変更し、かつ、第１の発明の
実施例のＮ−ＭＯＳＴＱ６を高抵抗の抵抗Ｒ１に置換え
ている。
即ち、第１図のＰ −Ｍ ＯＳ Ｔ Ｑ １． Ｑ ２
をＮ−ＭＯＳＴＱ７ 、Ｑｓに、Ｎ −Ｍ ＯＳ Ｔ
Ｑ ３をＰ−、ＭＯＳＴＱ９に、Ｐ −Ｍ ＯＳ Ｔ
Ｑ ４ 、 Ｑ ｓをＮ−ＭＯ３ＴＱＩＯ，Ｑｌｌに置
換えている。
をＮ−ＭＯＳＴＱ７ 、Ｑｓに、Ｎ −Ｍ ＯＳ Ｔ
Ｑ ３をＰ−、ＭＯＳＴＱ９に、Ｐ −Ｍ ＯＳ Ｔ
Ｑ ４ 、 Ｑ ｓをＮ−ＭＯ３ＴＱＩＯ，Ｑｌｌに置
換えている。
第３図の実施例では、出力端子０ＵＴ２が高レベルから
低レベルへ変化するときの電源電圧の変動に対する動作
時間の変動が第４図のインバータ回路に比べて著しく改
善される。
低レベルへ変化するときの電源電圧の変動に対する動作
時間の変動が第４図のインバータ回路に比べて著しく改
善される。
以上説明したように本発明は、電源電圧に依存しない安
定な動作速度をもつことができるという効果があり、従
って本発明を適用することにより、半導体回路内での正
確な遅延時間の設定及び電源電圧の高低に無関係に雑音
量を同じにおさえることが可能になるという効果がある
。
定な動作速度をもつことができるという効果があり、従
って本発明を適用することにより、半導体回路内での正
確な遅延時間の設定及び電源電圧の高低に無関係に雑音
量を同じにおさえることが可能になるという効果がある
。
第１図は本箱１の発明の一実施例の回路図、第２図は第
１図の実施例を動作させたときの電源電圧と動作速度と
の相関の特性曲線と従来の特性曲線との比較を示す特性
図、第３図は本箱２の発明の一実施例の回路図、第４図
は従来のインバータ回路の一例の回路図である。 ＩＮ、、ＩＮ、、ＩＮ３・・・入力端子、ＯＵＴ、。 ０ＵＴ２，０ＵＴ３・・・出力端子、Ｒ，−・・抵抗、
Ｑｌ、Ｑ２ 、Ｑ４ 、Ｑ５ 、Ｑ９ 、Ｑｌ２・・・
Ｐ−ＭＯＳＴ、Ｑ３ ・ Ｑ６ ・ Ｑｌ ・ Ｑ８
・ ＱＩＯ・ Ｑｌｌ・Ｑｌ９・・・Ｎ−ＭＯＳＴ。
１図の実施例を動作させたときの電源電圧と動作速度と
の相関の特性曲線と従来の特性曲線との比較を示す特性
図、第３図は本箱２の発明の一実施例の回路図、第４図
は従来のインバータ回路の一例の回路図である。 ＩＮ、、ＩＮ、、ＩＮ３・・・入力端子、ＯＵＴ、。 ０ＵＴ２，０ＵＴ３・・・出力端子、Ｒ，−・・抵抗、
Ｑｌ、Ｑ２ 、Ｑ４ 、Ｑ５ 、Ｑ９ 、Ｑｌ２・・・
Ｐ−ＭＯＳＴ、Ｑ３ ・ Ｑ６ ・ Ｑｌ ・ Ｑ８
・ ＱＩＯ・ Ｑｌｌ・Ｑｌ９・・・Ｎ−ＭＯＳＴ。
Claims (2)
- （１）ソースを電源端子（又は接地端子）に接続するＰ
チャネル（又はＮチャネル）型の第１のＭＯＳトランジ
スタと、ソースを前記第１のＭＯＳトランジスタのドレ
インに接続しゲートを入力端子に接続しドレインを出力
端子に接続するＰチャネル（又はＮチャネル）型の第２
のＭＯＳトランジスタと、ドレインを前記第２のＭＯＳ
トランジスタのドレインに接続しゲートを前記入力端子
に接続しソースを接地端子（又は電源端子）に接続する
Ｎチャネル（又はＰチャネル）型の第３のＭＯＳトラン
ジスタと、ソースを前記電源端子（又は接地端子）に接
続するＰチャネル（又はＮチャネル）型の第４のＭＯＳ
トランジスタと、ソースを前記第４のＭＯＳトランジス
タのゲートとドレインとに接続しドレインとゲートとを
前記第１のＭＯＳトランジスタのゲートに接続するＰチ
ャネル（又はＮチャネル）型の第５のＭＯＳトランジス
タと、ドレインを前記第５のＭＯＳトランジスタのドレ
インに接続しゲートを前記電源端子（又は接地端子）に
接続しソースを前記接地端子（又は電源端子）に接続す
るＮチャネル（又はＰチャネル）型の第６のＭＯＳトラ
ンジスタとを有するインバータ回路。 - （２）ソースを接地端子（又は電源端子）に接続するＮ
チャネル（又はＰチャネル）型の第１のＭＯＳトランジ
スタと、ソースを前記第１のＭＯＳトランジスタのドレ
インに接続しゲートを入力端子に接続しドレインを出力
端子に接続するＮチャネル（又はＰチャネル）型の第２
のＭＯＳトランジスタと、ドレインを前記第２のＭＯＳ
トランジスタのドレインに接続しゲートを前記入力端子
に接続しソースを電源端子（又は接地端子）に接続する
Ｐチャネル（又はＮチャネル）型の第３のＭＯＳトラン
ジスタと、ソースを前記接地端子（又は電源端子）に接
続するＮチャネル（又はＰチャネル）型の第４のＭＯＳ
トランジスタと、ソースを前記第４のＭＯＳトランジス
タのゲートとドレインとに接続しドレインとゲートとを
前記第１のＭＯＳトランジスタのゲートに接続するＮチ
ャネル（又はＰチャネル）型の第５のＭＯＳトランジス
タと、一端を前記第５のＭＯＳトランジスタのドレイン
に接続し他端を前記電源端子（又は接地端子）に接続す
る抵抗とを有するインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034454A JPH01208913A (ja) | 1988-02-16 | 1988-02-16 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63034454A JPH01208913A (ja) | 1988-02-16 | 1988-02-16 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01208913A true JPH01208913A (ja) | 1989-08-22 |
Family
ID=12414693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63034454A Pending JPH01208913A (ja) | 1988-02-16 | 1988-02-16 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01208913A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818413A (ja) * | 1994-06-27 | 1996-01-19 | Yamaha Corp | 遅延回路 |
| JP2010258716A (ja) * | 2009-04-23 | 2010-11-11 | Nippon Telegr & Teleph Corp <Ntt> | 閾値回路 |
-
1988
- 1988-02-16 JP JP63034454A patent/JPH01208913A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818413A (ja) * | 1994-06-27 | 1996-01-19 | Yamaha Corp | 遅延回路 |
| JP2010258716A (ja) * | 2009-04-23 | 2010-11-11 | Nippon Telegr & Teleph Corp <Ntt> | 閾値回路 |
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